sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.78"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_soft_errors),
 487                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 488     { STATS_OFFSET32(rx_hw_csum_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 490     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 491                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 494     { STATS_OFFSET32(rx_budget_reached),
 495                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 496     { STATS_OFFSET32(tx_pkts),
 497                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 498     { STATS_OFFSET32(tx_soft_errors),
 499                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 500     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 501                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 506     { STATS_OFFSET32(tx_ofld_frames_lso),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 510     { STATS_OFFSET32(tx_encap_failures),
 511                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 512     { STATS_OFFSET32(tx_hw_queue_full),
 513                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 514     { STATS_OFFSET32(tx_hw_max_queue_depth),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 516     { STATS_OFFSET32(tx_dma_mapping_failure),
 517                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 518     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 519                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 520     { STATS_OFFSET32(tx_window_violation_std),
 521                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 522     { STATS_OFFSET32(tx_window_violation_tso),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 524 #if 0
 525     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 526                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 527     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 529 #endif
 530     { STATS_OFFSET32(tx_chain_lost_mbuf),
 531                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 532     { STATS_OFFSET32(tx_frames_deferred),
 533                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 534     { STATS_OFFSET32(tx_queue_xoff),
 535                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 536     { STATS_OFFSET32(mbuf_defrag_attempts),
 537                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 538     { STATS_OFFSET32(mbuf_defrag_failures),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 540     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 541                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 542     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 544     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 548     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 552     { STATS_OFFSET32(mbuf_alloc_tx),
 553                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 554     { STATS_OFFSET32(mbuf_alloc_rx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 556     { STATS_OFFSET32(mbuf_alloc_sge),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 558     { STATS_OFFSET32(mbuf_alloc_tpa),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 560 };
 561
 562 static const struct {
 563     uint32_t offset;
 564     uint32_t size;
 565     char string[STAT_NAME_LEN];
 566 } bxe_eth_q_stats_arr[] = {
 567     { Q_STATS_OFFSET32(total_bytes_received_hi),
 568                 8, "rx_bytes" },
 569     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 570                 8, "rx_ucast_packets" },
 571     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 572                 8, "rx_mcast_packets" },
 573     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 574                 8, "rx_bcast_packets" },
 575     { Q_STATS_OFFSET32(no_buff_discard_hi),
 576                 8, "rx_discards" },
 577     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 578                 8, "tx_bytes" },
 579     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 580                 8, "tx_ucast_packets" },
 581     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 582                 8, "tx_mcast_packets" },
 583     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 584                 8, "tx_bcast_packets" },
 585     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 586                 8, "tpa_aggregations" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 588                 8, "tpa_aggregated_frames"},
 589     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 590                 8, "tpa_bytes"},
 591     { Q_STATS_OFFSET32(rx_calls),
 592                 4, "rx_calls"},
 593     { Q_STATS_OFFSET32(rx_pkts),
 594                 4, "rx_pkts"},
 595     { Q_STATS_OFFSET32(rx_tpa_pkts),
 596                 4, "rx_tpa_pkts"},
 597     { Q_STATS_OFFSET32(rx_soft_errors),
 598                 4, "rx_soft_errors"},
 599     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 600                 4, "rx_hw_csum_errors"},
 601     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 602                 4, "rx_ofld_frames_csum_ip"},
 603     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 604                 4, "rx_ofld_frames_csum_tcp_udp"},
 605     { Q_STATS_OFFSET32(rx_budget_reached),
 606                 4, "rx_budget_reached"},
 607     { Q_STATS_OFFSET32(tx_pkts),
 608                 4, "tx_pkts"},
 609     { Q_STATS_OFFSET32(tx_soft_errors),
 610                 4, "tx_soft_errors"},
 611     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 612                 4, "tx_ofld_frames_csum_ip"},
 613     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 614                 4, "tx_ofld_frames_csum_tcp"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 616                 4, "tx_ofld_frames_csum_udp"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 618                 4, "tx_ofld_frames_lso"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 620                 4, "tx_ofld_frames_lso_hdr_splits"},
 621     { Q_STATS_OFFSET32(tx_encap_failures),
 622                 4, "tx_encap_failures"},
 623     { Q_STATS_OFFSET32(tx_hw_queue_full),
 624                 4, "tx_hw_queue_full"},
 625     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 626                 4, "tx_hw_max_queue_depth"},
 627     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 628                 4, "tx_dma_mapping_failure"},
 629     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 630                 4, "tx_max_drbr_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_window_violation_std),
 632                 4, "tx_window_violation_std"},
 633     { Q_STATS_OFFSET32(tx_window_violation_tso),
 634                 4, "tx_window_violation_tso"},
 635 #if 0
 636     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 637                 4, "tx_unsupported_tso_request_ipv6"},
 638     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 639                 4, "tx_unsupported_tso_request_not_tcp"},
 640 #endif
 641     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 642                 4, "tx_chain_lost_mbuf"},
 643     { Q_STATS_OFFSET32(tx_frames_deferred),
 644                 4, "tx_frames_deferred"},
 645     { Q_STATS_OFFSET32(tx_queue_xoff),
 646                 4, "tx_queue_xoff"},
 647     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 648                 4, "mbuf_defrag_attempts"},
 649     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 650                 4, "mbuf_defrag_failures"},
 651     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 652                 4, "mbuf_rx_bd_alloc_failed"},
 653     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 654                 4, "mbuf_rx_bd_mapping_failed"},
 655     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 656                 4, "mbuf_rx_tpa_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 658                 4, "mbuf_rx_tpa_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 660                 4, "mbuf_rx_sge_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 662                 4, "mbuf_rx_sge_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 664                 4, "mbuf_alloc_tx"},
 665     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 666                 4, "mbuf_alloc_rx"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 668                 4, "mbuf_alloc_sge"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 670                 4, "mbuf_alloc_tpa"}
 671 };
 672
 673 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 674 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 675
 676
 677 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 678                                  uint8_t          read_cfg,
 679                                  uint8_t          cmng_type);
 680 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 681 static void    storm_memset_cmng(struct bxe_softc *sc,
 682                                  struct cmng_init *cmng,
 683                                  uint8_t          port);
 684 static void    bxe_set_reset_global(struct bxe_softc *sc);
 685 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 686 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 687                                  int              engine);
 688 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 689 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 690                                    uint8_t          *global,
 691                                    uint8_t          print);
 692 static void    bxe_int_disable(struct bxe_softc *sc);
 693 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 694 static void    bxe_pf_disable(struct bxe_softc *sc);
 695 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 696 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 697                                       struct bxe_fastpath *fp,
 698                                       uint16_t            rx_bd_prod,
 699                                       uint16_t            rx_cq_prod,
 700                                       uint16_t            rx_sge_prod);
 701 static void    bxe_link_report_locked(struct bxe_softc *sc);
 702 static void    bxe_link_report(struct bxe_softc *sc);
 703 static void    bxe_link_status_update(struct bxe_softc *sc);
 704 static void    bxe_periodic_callout_func(void *xsc);
 705 static void    bxe_periodic_start(struct bxe_softc *sc);
 706 static void    bxe_periodic_stop(struct bxe_softc *sc);
 707 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 708                                     uint16_t prev_index,
 709                                     uint16_t index);
 710 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 711                                      int                 queue);
 712 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 713                                      uint16_t            index);
 714 static uint8_t bxe_txeof(struct bxe_softc *sc,
 715                          struct bxe_fastpath *fp);
 716 static void    bxe_task_fp(struct bxe_fastpath *fp);
 717 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 718                                      struct mbuf      *m,
 719                                      uint8_t          contents);
 720 static int     bxe_alloc_mem(struct bxe_softc *sc);
 721 static void    bxe_free_mem(struct bxe_softc *sc);
 722 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 723 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 724 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 725 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 726 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 727 static int     bxe_init_locked(struct bxe_softc *sc);
 728 static int     bxe_stop_locked(struct bxe_softc *sc);
 729 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 730                                    int              load_mode);
 731 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 732                                      uint32_t         unload_mode,
 733                                      uint8_t          keep_link);
 734
 735 static void bxe_handle_sp_tq(void *context, int pending);
 736 static void bxe_handle_rx_mode_tq(void *context, int pending);
 737 static void bxe_handle_fp_tq(void *context, int pending);
 738
 739
 740 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 741 uint32_t
 742 calc_crc32(uint8_t  *crc32_packet,
 743            uint32_t crc32_length,
 744            uint32_t crc32_seed,
 745            uint8_t  complement)
 746 {
 747    uint32_t byte         = 0;
 748    uint32_t bit          = 0;
 749    uint8_t  msb          = 0;
 750    uint32_t temp         = 0;
 751    uint32_t shft         = 0;
 752    uint8_t  current_byte = 0;
 753    uint32_t crc32_result = crc32_seed;
 754    const uint32_t CRC32_POLY = 0x1edc6f41;
 755
 756    if ((crc32_packet == NULL) ||
 757        (crc32_length == 0) ||
 758        ((crc32_length % 8) != 0))
 759     {
 760         return (crc32_result);
 761     }
 762
 763     for (byte = 0; byte < crc32_length; byte = byte + 1)
 764     {
 765         current_byte = crc32_packet[byte];
 766         for (bit = 0; bit < 8; bit = bit + 1)
 767         {
 768             /* msb = crc32_result[31]; */
 769             msb = (uint8_t)(crc32_result >> 31);
 770
 771             crc32_result = crc32_result << 1;
 772
 773             /* it (msb != current_byte[bit]) */
 774             if (msb != (0x1 & (current_byte >> bit)))
 775             {
 776                 crc32_result = crc32_result ^ CRC32_POLY;
 777                 /* crc32_result[0] = 1 */
 778                 crc32_result |= 1;
 779             }
 780         }
 781     }
 782
 783     /* Last step is to:
 784      * 1. "mirror" every bit
 785      * 2. swap the 4 bytes
 786      * 3. complement each bit
 787      */
 788
 789     /* Mirror */
 790     temp = crc32_result;
 791     shft = sizeof(crc32_result) * 8 - 1;
 792
 793     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 794     {
 795         temp <<= 1;
 796         temp |= crc32_result & 1;
 797         shft-- ;
 798     }
 799
 800     /* temp[31-bit] = crc32_result[bit] */
 801     temp <<= shft;
 802
 803     /* Swap */
 804     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 805     {
 806         uint32_t t0, t1, t2, t3;
 807         t0 = (0x000000ff & (temp >> 24));
 808         t1 = (0x0000ff00 & (temp >> 8));
 809         t2 = (0x00ff0000 & (temp << 8));
 810         t3 = (0xff000000 & (temp << 24));
 811         crc32_result = t0 | t1 | t2 | t3;
 812     }
 813
 814     /* Complement */
 815     if (complement)
 816     {
 817         crc32_result = ~crc32_result;
 818     }
 819
 820     return (crc32_result);
 821 }
 822
 823 int
 824 bxe_test_bit(int                    nr,
 825              volatile unsigned long *addr)
 826 {
 827     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 828 }
 829
 830 void
 831 bxe_set_bit(unsigned int           nr,
 832             volatile unsigned long *addr)
 833 {
 834     atomic_set_acq_long(addr, (1 << nr));
 835 }
 836
 837 void
 838 bxe_clear_bit(int                    nr,
 839               volatile unsigned long *addr)
 840 {
 841     atomic_clear_acq_long(addr, (1 << nr));
 842 }
 843
 844 int
 845 bxe_test_and_set_bit(int                    nr,
 846                        volatile unsigned long *addr)
 847 {
 848     unsigned long x;
 849     nr = (1 << nr);
 850     do {
 851         x = *addr;
 852     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 853     // if (x & nr) bit_was_set; else bit_was_not_set;
 854     return (x & nr);
 855 }
 856
 857 int
 858 bxe_test_and_clear_bit(int                    nr,
 859                        volatile unsigned long *addr)
 860 {
 861     unsigned long x;
 862     nr = (1 << nr);
 863     do {
 864         x = *addr;
 865     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 866     // if (x & nr) bit_was_set; else bit_was_not_set;
 867     return (x & nr);
 868 }
 869
 870 int
 871 bxe_cmpxchg(volatile int *addr,
 872             int          old,
 873             int          new)
 874 {
 875     int x;
 876     do {
 877         x = *addr;
 878     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 879     return (x);
 880 }
 881
 882 /*
 883  * Get DMA memory from the OS.
 884  *
 885  * Validates that the OS has provided DMA buffers in response to a
 886  * bus_dmamap_load call and saves the physical address of those buffers.
 887  * When the callback is used the OS will return 0 for the mapping function
 888  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 889  * failures back to the caller.
 890  *
 891  * Returns:
 892  *   Nothing.
 893  */
 894 static void
 895 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 896 {
 897     struct bxe_dma *dma = arg;
 898
 899     if (error) {
 900         dma->paddr = 0;
 901         dma->nseg  = 0;
 902         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 903     } else {
 904         dma->paddr = segs->ds_addr;
 905         dma->nseg  = nseg;
 906 #if 0
 907         BLOGD(dma->sc, DBG_LOAD,
 908               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 909               dma->msg, dma->vaddr, (void *)dma->paddr,
 910               dma->nseg, dma->size);
 911 #endif
 912     }
 913 }
 914
 915 /*
 916  * Allocate a block of memory and map it for DMA. No partial completions
 917  * allowed and release any resources acquired if we can't acquire all
 918  * resources.
 919  *
 920  * Returns:
 921  *   0 = Success, !0 = Failure
 922  */
 923 int
 924 bxe_dma_alloc(struct bxe_softc *sc,
 925               bus_size_t       size,
 926               struct bxe_dma   *dma,
 927               const char       *msg)
 928 {
 929     int rc;
 930
 931     if (dma->size > 0) {
 932         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 933               (unsigned long)dma->size);
 934         return (1);
 935     }
 936
 937     memset(dma, 0, sizeof(*dma)); /* sanity */
 938     dma->sc   = sc;
 939     dma->size = size;
 940     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 941
 942     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 943                             BCM_PAGE_SIZE,      /* alignment */
 944                             0,                  /* boundary limit */
 945                             BUS_SPACE_MAXADDR,  /* restricted low */
 946                             BUS_SPACE_MAXADDR,  /* restricted hi */
 947                             NULL,               /* addr filter() */
 948                             NULL,               /* addr filter() arg */
 949                             size,               /* max map size */
 950                             1,                  /* num discontinuous */
 951                             size,               /* max seg size */
 952                             BUS_DMA_ALLOCNOW,   /* flags */
 953                             NULL,               /* lock() */
 954                             NULL,               /* lock() arg */
 955                             &dma->tag);         /* returned dma tag */
 956     if (rc != 0) {
 957         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 958         memset(dma, 0, sizeof(*dma));
 959         return (1);
 960     }
 961
 962     rc = bus_dmamem_alloc(dma->tag,
 963                           (void **)&dma->vaddr,
 964                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 965                           &dma->map);
 966     if (rc != 0) {
 967         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 968         bus_dma_tag_destroy(dma->tag);
 969         memset(dma, 0, sizeof(*dma));
 970         return (1);
 971     }
 972
 973     rc = bus_dmamap_load(dma->tag,
 974                          dma->map,
 975                          dma->vaddr,
 976                          size,
 977                          bxe_dma_map_addr, /* BLOGD in here */
 978                          dma,
 979                          BUS_DMA_NOWAIT);
 980     if (rc != 0) {
 981         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 982         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 983         bus_dma_tag_destroy(dma->tag);
 984         memset(dma, 0, sizeof(*dma));
 985         return (1);
 986     }
 987
 988     return (0);
 989 }
 990
 991 void
 992 bxe_dma_free(struct bxe_softc *sc,
 993              struct bxe_dma   *dma)
 994 {
 995     if (dma->size > 0) {
 996 #if 0
 997         BLOGD(sc, DBG_LOAD,
 998               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 999               dma->msg, dma->vaddr, (void *)dma->paddr,
1000               dma->nseg, dma->size);
1001 #endif
1002
1003         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1004
1005         bus_dmamap_sync(dma->tag, dma->map,
1006                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1007         bus_dmamap_unload(dma->tag, dma->map);
1008         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1009         bus_dma_tag_destroy(dma->tag);
1010     }
1011
1012     memset(dma, 0, sizeof(*dma));
1013 }
1014
1015 /*
1016  * These indirect read and write routines are only during init.
1017  * The locking is handled by the MCP.
1018  */
1019
1020 void
1021 bxe_reg_wr_ind(struct bxe_softc *sc,
1022                uint32_t         addr,
1023                uint32_t         val)
1024 {
1025     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1026     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1027     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1028 }
1029
1030 uint32_t
1031 bxe_reg_rd_ind(struct bxe_softc *sc,
1032                uint32_t         addr)
1033 {
1034     uint32_t val;
1035
1036     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1037     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1038     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1039
1040     return (val);
1041 }
1042
1043 #if 0
1044 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1045 {
1046     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1047
1048     switch (dmae->opcode & DMAE_COMMAND_DST) {
1049     case DMAE_CMD_DST_PCI:
1050         if (src_type == DMAE_CMD_SRC_PCI)
1051             DP(msglvl, "DMAE: opcode 0x%08x\n"
1052                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1053                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1054                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1055                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1056                dmae->comp_addr_hi, dmae->comp_addr_lo,
1057                dmae->comp_val);
1058         else
1059             DP(msglvl, "DMAE: opcode 0x%08x\n"
1060                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1061                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1062                dmae->opcode, dmae->src_addr_lo >> 2,
1063                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1064                dmae->comp_addr_hi, dmae->comp_addr_lo,
1065                dmae->comp_val);
1066         break;
1067     case DMAE_CMD_DST_GRC:
1068         if (src_type == DMAE_CMD_SRC_PCI)
1069             DP(msglvl, "DMAE: opcode 0x%08x\n"
1070                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1071                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1072                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1073                dmae->len, dmae->dst_addr_lo >> 2,
1074                dmae->comp_addr_hi, dmae->comp_addr_lo,
1075                dmae->comp_val);
1076         else
1077             DP(msglvl, "DMAE: opcode 0x%08x\n"
1078                "src [%08x], len [%d*4], dst [%08x]\n"
1079                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1080                dmae->opcode, dmae->src_addr_lo >> 2,
1081                dmae->len, dmae->dst_addr_lo >> 2,
1082                dmae->comp_addr_hi, dmae->comp_addr_lo,
1083                dmae->comp_val);
1084         break;
1085     default:
1086         if (src_type == DMAE_CMD_SRC_PCI)
1087             DP(msglvl, "DMAE: opcode 0x%08x\n"
1088                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1089                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1090                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1091                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1092                dmae->comp_val);
1093         else
1094             DP(msglvl, "DMAE: opcode 0x%08x\n"
1095                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1096                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1097                dmae->opcode, dmae->src_addr_lo >> 2,
1098                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1099                dmae->comp_val);
1100         break;
1101     }
1102
1103 }
1104 #endif
1105
1106 static int
1107 bxe_acquire_hw_lock(struct bxe_softc *sc,
1108                     uint32_t         resource)
1109 {
1110     uint32_t lock_status;
1111     uint32_t resource_bit = (1 << resource);
1112     int func = SC_FUNC(sc);
1113     uint32_t hw_lock_control_reg;
1114     int cnt;
1115
1116     /* validate the resource is within range */
1117     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1118         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1119         return (-1);
1120     }
1121
1122     if (func <= 5) {
1123         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1124     } else {
1125         hw_lock_control_reg =
1126                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1127     }
1128
1129     /* validate the resource is not already taken */
1130     lock_status = REG_RD(sc, hw_lock_control_reg);
1131     if (lock_status & resource_bit) {
1132         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1133               lock_status, resource_bit);
1134         return (-1);
1135     }
1136
1137     /* try every 5ms for 5 seconds */
1138     for (cnt = 0; cnt < 1000; cnt++) {
1139         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1140         lock_status = REG_RD(sc, hw_lock_control_reg);
1141         if (lock_status & resource_bit) {
1142             return (0);
1143         }
1144         DELAY(5000);
1145     }
1146
1147     BLOGE(sc, "Resource lock timeout!\n");
1148     return (-1);
1149 }
1150
1151 static int
1152 bxe_release_hw_lock(struct bxe_softc *sc,
1153                     uint32_t         resource)
1154 {
1155     uint32_t lock_status;
1156     uint32_t resource_bit = (1 << resource);
1157     int func = SC_FUNC(sc);
1158     uint32_t hw_lock_control_reg;
1159
1160     /* validate the resource is within range */
1161     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1162         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1163         return (-1);
1164     }
1165
1166     if (func <= 5) {
1167         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1168     } else {
1169         hw_lock_control_reg =
1170                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1171     }
1172
1173     /* validate the resource is currently taken */
1174     lock_status = REG_RD(sc, hw_lock_control_reg);
1175     if (!(lock_status & resource_bit)) {
1176         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1177               lock_status, resource_bit);
1178         return (-1);
1179     }
1180
1181     REG_WR(sc, hw_lock_control_reg, resource_bit);
1182     return (0);
1183 }
1184
1185 /*
1186  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1187  * had we done things the other way around, if two pfs from the same port
1188  * would attempt to access nvram at the same time, we could run into a
1189  * scenario such as:
1190  * pf A takes the port lock.
1191  * pf B succeeds in taking the same lock since they are from the same port.
1192  * pf A takes the per pf misc lock. Performs eeprom access.
1193  * pf A finishes. Unlocks the per pf misc lock.
1194  * Pf B takes the lock and proceeds to perform it's own access.
1195  * pf A unlocks the per port lock, while pf B is still working (!).
1196  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1197  * access corrupted by pf B).*
1198  */
1199 static int
1200 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1201 {
1202     int port = SC_PORT(sc);
1203     int count, i;
1204     uint32_t val = 0;
1205
1206     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1207     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1208
1209     /* adjust timeout for emulation/FPGA */
1210     count = NVRAM_TIMEOUT_COUNT;
1211     if (CHIP_REV_IS_SLOW(sc)) {
1212         count *= 100;
1213     }
1214
1215     /* request access to nvram interface */
1216     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1217            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1218
1219     for (i = 0; i < count*10; i++) {
1220         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1221         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1222             break;
1223         }
1224
1225         DELAY(5);
1226     }
1227
1228     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1229         BLOGE(sc, "Cannot get access to nvram interface\n");
1230         return (-1);
1231     }
1232
1233     return (0);
1234 }
1235
1236 static int
1237 bxe_release_nvram_lock(struct bxe_softc *sc)
1238 {
1239     int port = SC_PORT(sc);
1240     int count, i;
1241     uint32_t val = 0;
1242
1243     /* adjust timeout for emulation/FPGA */
1244     count = NVRAM_TIMEOUT_COUNT;
1245     if (CHIP_REV_IS_SLOW(sc)) {
1246         count *= 100;
1247     }
1248
1249     /* relinquish nvram interface */
1250     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1251            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1252
1253     for (i = 0; i < count*10; i++) {
1254         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1255         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1256             break;
1257         }
1258
1259         DELAY(5);
1260     }
1261
1262     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1263         BLOGE(sc, "Cannot free access to nvram interface\n");
1264         return (-1);
1265     }
1266
1267     /* release HW lock: protect against other PFs in PF Direct Assignment */
1268     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1269
1270     return (0);
1271 }
1272
1273 static void
1274 bxe_enable_nvram_access(struct bxe_softc *sc)
1275 {
1276     uint32_t val;
1277
1278     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1279
1280     /* enable both bits, even on read */
1281     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1282            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1283 }
1284
1285 static void
1286 bxe_disable_nvram_access(struct bxe_softc *sc)
1287 {
1288     uint32_t val;
1289
1290     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1291
1292     /* disable both bits, even after read */
1293     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1294            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1295                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1296 }
1297
1298 static int
1299 bxe_nvram_read_dword(struct bxe_softc *sc,
1300                      uint32_t         offset,
1301                      uint32_t         *ret_val,
1302                      uint32_t         cmd_flags)
1303 {
1304     int count, i, rc;
1305     uint32_t val;
1306
1307     /* build the command word */
1308     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1309
1310     /* need to clear DONE bit separately */
1311     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1312
1313     /* address of the NVRAM to read from */
1314     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1315            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1316
1317     /* issue a read command */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1319
1320     /* adjust timeout for emulation/FPGA */
1321     count = NVRAM_TIMEOUT_COUNT;
1322     if (CHIP_REV_IS_SLOW(sc)) {
1323         count *= 100;
1324     }
1325
1326     /* wait for completion */
1327     *ret_val = 0;
1328     rc = -1;
1329     for (i = 0; i < count; i++) {
1330         DELAY(5);
1331         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1332
1333         if (val & MCPR_NVM_COMMAND_DONE) {
1334             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1335             /* we read nvram data in cpu order
1336              * but ethtool sees it as an array of bytes
1337              * converting to big-endian will do the work
1338              */
1339             *ret_val = htobe32(val);
1340             rc = 0;
1341             break;
1342         }
1343     }
1344
1345     if (rc == -1) {
1346         BLOGE(sc, "nvram read timeout expired\n");
1347     }
1348
1349     return (rc);
1350 }
1351
1352 static int
1353 bxe_nvram_read(struct bxe_softc *sc,
1354                uint32_t         offset,
1355                uint8_t          *ret_buf,
1356                int              buf_size)
1357 {
1358     uint32_t cmd_flags;
1359     uint32_t val;
1360     int rc;
1361
1362     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1363         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1364               offset, buf_size);
1365         return (-1);
1366     }
1367
1368     if ((offset + buf_size) > sc->devinfo.flash_size) {
1369         BLOGE(sc, "Invalid parameter, "
1370                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1371               offset, buf_size, sc->devinfo.flash_size);
1372         return (-1);
1373     }
1374
1375     /* request access to nvram interface */
1376     rc = bxe_acquire_nvram_lock(sc);
1377     if (rc) {
1378         return (rc);
1379     }
1380
1381     /* enable access to nvram interface */
1382     bxe_enable_nvram_access(sc);
1383
1384     /* read the first word(s) */
1385     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1386     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1387         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1388         memcpy(ret_buf, &val, 4);
1389
1390         /* advance to the next dword */
1391         offset += sizeof(uint32_t);
1392         ret_buf += sizeof(uint32_t);
1393         buf_size -= sizeof(uint32_t);
1394         cmd_flags = 0;
1395     }
1396
1397     if (rc == 0) {
1398         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1399         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1400         memcpy(ret_buf, &val, 4);
1401     }
1402
1403     /* disable access to nvram interface */
1404     bxe_disable_nvram_access(sc);
1405     bxe_release_nvram_lock(sc);
1406
1407     return (rc);
1408 }
1409
1410 static int
1411 bxe_nvram_write_dword(struct bxe_softc *sc,
1412                       uint32_t         offset,
1413                       uint32_t         val,
1414                       uint32_t         cmd_flags)
1415 {
1416     int count, i, rc;
1417
1418     /* build the command word */
1419     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1420
1421     /* need to clear DONE bit separately */
1422     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1423
1424     /* write the data */
1425     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1426
1427     /* address of the NVRAM to write to */
1428     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1429            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1430
1431     /* issue the write command */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1433
1434     /* adjust timeout for emulation/FPGA */
1435     count = NVRAM_TIMEOUT_COUNT;
1436     if (CHIP_REV_IS_SLOW(sc)) {
1437         count *= 100;
1438     }
1439
1440     /* wait for completion */
1441     rc = -1;
1442     for (i = 0; i < count; i++) {
1443         DELAY(5);
1444         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1445         if (val & MCPR_NVM_COMMAND_DONE) {
1446             rc = 0;
1447             break;
1448         }
1449     }
1450
1451     if (rc == -1) {
1452         BLOGE(sc, "nvram write timeout expired\n");
1453     }
1454
1455     return (rc);
1456 }
1457
1458 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1459
1460 static int
1461 bxe_nvram_write1(struct bxe_softc *sc,
1462                  uint32_t         offset,
1463                  uint8_t          *data_buf,
1464                  int              buf_size)
1465 {
1466     uint32_t cmd_flags;
1467     uint32_t align_offset;
1468     uint32_t val;
1469     int rc;
1470
1471     if ((offset + buf_size) > sc->devinfo.flash_size) {
1472         BLOGE(sc, "Invalid parameter, "
1473                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1474               offset, buf_size, sc->devinfo.flash_size);
1475         return (-1);
1476     }
1477
1478     /* request access to nvram interface */
1479     rc = bxe_acquire_nvram_lock(sc);
1480     if (rc) {
1481         return (rc);
1482     }
1483
1484     /* enable access to nvram interface */
1485     bxe_enable_nvram_access(sc);
1486
1487     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1488     align_offset = (offset & ~0x03);
1489     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1490
1491     if (rc == 0) {
1492         val &= ~(0xff << BYTE_OFFSET(offset));
1493         val |= (*data_buf << BYTE_OFFSET(offset));
1494
1495         /* nvram data is returned as an array of bytes
1496          * convert it back to cpu order
1497          */
1498         val = be32toh(val);
1499
1500         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1501     }
1502
1503     /* disable access to nvram interface */
1504     bxe_disable_nvram_access(sc);
1505     bxe_release_nvram_lock(sc);
1506
1507     return (rc);
1508 }
1509
1510 static int
1511 bxe_nvram_write(struct bxe_softc *sc,
1512                 uint32_t         offset,
1513                 uint8_t          *data_buf,
1514                 int              buf_size)
1515 {
1516     uint32_t cmd_flags;
1517     uint32_t val;
1518     uint32_t written_so_far;
1519     int rc;
1520
1521     if (buf_size == 1) {
1522         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1523     }
1524
1525     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1526         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1527               offset, buf_size);
1528         return (-1);
1529     }
1530
1531     if (buf_size == 0) {
1532         return (0); /* nothing to do */
1533     }
1534
1535     if ((offset + buf_size) > sc->devinfo.flash_size) {
1536         BLOGE(sc, "Invalid parameter, "
1537                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1538               offset, buf_size, sc->devinfo.flash_size);
1539         return (-1);
1540     }
1541
1542     /* request access to nvram interface */
1543     rc = bxe_acquire_nvram_lock(sc);
1544     if (rc) {
1545         return (rc);
1546     }
1547
1548     /* enable access to nvram interface */
1549     bxe_enable_nvram_access(sc);
1550
1551     written_so_far = 0;
1552     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1553     while ((written_so_far < buf_size) && (rc == 0)) {
1554         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1555             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1556         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1557             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1558         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1559             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1560         }
1561
1562         memcpy(&val, data_buf, 4);
1563
1564         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1565
1566         /* advance to the next dword */
1567         offset += sizeof(uint32_t);
1568         data_buf += sizeof(uint32_t);
1569         written_so_far += sizeof(uint32_t);
1570         cmd_flags = 0;
1571     }
1572
1573     /* disable access to nvram interface */
1574     bxe_disable_nvram_access(sc);
1575     bxe_release_nvram_lock(sc);
1576
1577     return (rc);
1578 }
1579
1580 /* copy command into DMAE command memory and set DMAE command Go */
1581 void
1582 bxe_post_dmae(struct bxe_softc    *sc,
1583               struct dmae_command *dmae,
1584               int                 idx)
1585 {
1586     uint32_t cmd_offset;
1587     int i;
1588
1589     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1590     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1591         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1592     }
1593
1594     REG_WR(sc, dmae_reg_go_c[idx], 1);
1595 }
1596
1597 uint32_t
1598 bxe_dmae_opcode_add_comp(uint32_t opcode,
1599                          uint8_t  comp_type)
1600 {
1601     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1602                       DMAE_COMMAND_C_TYPE_ENABLE));
1603 }
1604
1605 uint32_t
1606 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1607 {
1608     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1609 }
1610
1611 uint32_t
1612 bxe_dmae_opcode(struct bxe_softc *sc,
1613                 uint8_t          src_type,
1614                 uint8_t          dst_type,
1615                 uint8_t          with_comp,
1616                 uint8_t          comp_type)
1617 {
1618     uint32_t opcode = 0;
1619
1620     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1621                (dst_type << DMAE_COMMAND_DST_SHIFT));
1622
1623     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1624
1625     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1626
1627     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1628                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1629
1630     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1631
1632 #ifdef __BIG_ENDIAN
1633     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1634 #else
1635     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1636 #endif
1637
1638     if (with_comp) {
1639         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1640     }
1641
1642     return (opcode);
1643 }
1644
1645 static void
1646 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1647                         struct dmae_command *dmae,
1648                         uint8_t             src_type,
1649                         uint8_t             dst_type)
1650 {
1651     memset(dmae, 0, sizeof(struct dmae_command));
1652
1653     /* set the opcode */
1654     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1655                                    TRUE, DMAE_COMP_PCI);
1656
1657     /* fill in the completion parameters */
1658     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1659     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1660     dmae->comp_val     = DMAE_COMP_VAL;
1661 }
1662
1663 /* issue a DMAE command over the init channel and wait for completion */
1664 static int
1665 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1666                          struct dmae_command *dmae)
1667 {
1668     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1669     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1670
1671     BXE_DMAE_LOCK(sc);
1672
1673     /* reset completion */
1674     *wb_comp = 0;
1675
1676     /* post the command on the channel used for initializations */
1677     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1678
1679     /* wait for completion */
1680     DELAY(5);
1681
1682     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1683         if (!timeout ||
1684             (sc->recovery_state != BXE_RECOVERY_DONE &&
1685              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1686             BLOGE(sc, "DMAE timeout!\n");
1687             BXE_DMAE_UNLOCK(sc);
1688             return (DMAE_TIMEOUT);
1689         }
1690
1691         timeout--;
1692         DELAY(50);
1693     }
1694
1695     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1696         BLOGE(sc, "DMAE PCI error!\n");
1697         BXE_DMAE_UNLOCK(sc);
1698         return (DMAE_PCI_ERROR);
1699     }
1700
1701     BXE_DMAE_UNLOCK(sc);
1702     return (0);
1703 }
1704
1705 void
1706 bxe_read_dmae(struct bxe_softc *sc,
1707               uint32_t         src_addr,
1708               uint32_t         len32)
1709 {
1710     struct dmae_command dmae;
1711     uint32_t *data;
1712     int i, rc;
1713
1714     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1715
1716     if (!sc->dmae_ready) {
1717         data = BXE_SP(sc, wb_data[0]);
1718
1719         for (i = 0; i < len32; i++) {
1720             data[i] = (CHIP_IS_E1(sc)) ?
1721                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1722                           REG_RD(sc, (src_addr + (i * 4)));
1723         }
1724
1725         return;
1726     }
1727
1728     /* set opcode and fixed command fields */
1729     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1730
1731     /* fill in addresses and len */
1732     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1733     dmae.src_addr_hi = 0;
1734     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1735     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1736     dmae.len         = len32;
1737
1738     /* issue the command and wait for completion */
1739     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1740         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1741     };
1742 }
1743
1744 void
1745 bxe_write_dmae(struct bxe_softc *sc,
1746                bus_addr_t       dma_addr,
1747                uint32_t         dst_addr,
1748                uint32_t         len32)
1749 {
1750     struct dmae_command dmae;
1751     int rc;
1752
1753     if (!sc->dmae_ready) {
1754         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1755
1756         if (CHIP_IS_E1(sc)) {
1757             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1758         } else {
1759             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1760         }
1761
1762         return;
1763     }
1764
1765     /* set opcode and fixed command fields */
1766     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1767
1768     /* fill in addresses and len */
1769     dmae.src_addr_lo = U64_LO(dma_addr);
1770     dmae.src_addr_hi = U64_HI(dma_addr);
1771     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1772     dmae.dst_addr_hi = 0;
1773     dmae.len         = len32;
1774
1775     /* issue the command and wait for completion */
1776     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1777         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1778     }
1779 }
1780
1781 void
1782 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1783                         bus_addr_t       phys_addr,
1784                         uint32_t         addr,
1785                         uint32_t         len)
1786 {
1787     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1788     int offset = 0;
1789
1790     while (len > dmae_wr_max) {
1791         bxe_write_dmae(sc,
1792                        (phys_addr + offset), /* src DMA address */
1793                        (addr + offset),      /* dst GRC address */
1794                        dmae_wr_max);
1795         offset += (dmae_wr_max * 4);
1796         len -= dmae_wr_max;
1797     }
1798
1799     bxe_write_dmae(sc,
1800                    (phys_addr + offset), /* src DMA address */
1801                    (addr + offset),      /* dst GRC address */
1802                    len);
1803 }
1804
1805 void
1806 bxe_set_ctx_validation(struct bxe_softc   *sc,
1807                        struct eth_context *cxt,
1808                        uint32_t           cid)
1809 {
1810     /* ustorm cxt validation */
1811     cxt->ustorm_ag_context.cdu_usage =
1812         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1813             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1814     /* xcontext validation */
1815     cxt->xstorm_ag_context.cdu_reserved =
1816         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1817             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1818 }
1819
1820 static void
1821 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1822                             uint8_t          port,
1823                             uint8_t          fw_sb_id,
1824                             uint8_t          sb_index,
1825                             uint8_t          ticks)
1826 {
1827     uint32_t addr =
1828         (BAR_CSTRORM_INTMEM +
1829          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1830
1831     REG_WR8(sc, addr, ticks);
1832
1833     BLOGD(sc, DBG_LOAD,
1834           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1835           port, fw_sb_id, sb_index, ticks);
1836 }
1837
1838 static void
1839 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1840                             uint8_t          port,
1841                             uint16_t         fw_sb_id,
1842                             uint8_t          sb_index,
1843                             uint8_t          disable)
1844 {
1845     uint32_t enable_flag =
1846         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1847     uint32_t addr =
1848         (BAR_CSTRORM_INTMEM +
1849          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1850     uint8_t flags;
1851
1852     /* clear and set */
1853     flags = REG_RD8(sc, addr);
1854     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1855     flags |= enable_flag;
1856     REG_WR8(sc, addr, flags);
1857
1858     BLOGD(sc, DBG_LOAD,
1859           "port %d fw_sb_id %d sb_index %d disable %d\n",
1860           port, fw_sb_id, sb_index, disable);
1861 }
1862
1863 void
1864 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1865                              uint8_t          fw_sb_id,
1866                              uint8_t          sb_index,
1867                              uint8_t          disable,
1868                              uint16_t         usec)
1869 {
1870     int port = SC_PORT(sc);
1871     uint8_t ticks = (usec / 4); /* XXX ??? */
1872
1873     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1874
1875     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1876     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1877 }
1878
1879 void
1880 elink_cb_udelay(struct bxe_softc *sc,
1881                 uint32_t         usecs)
1882 {
1883     DELAY(usecs);
1884 }
1885
1886 uint32_t
1887 elink_cb_reg_read(struct bxe_softc *sc,
1888                   uint32_t         reg_addr)
1889 {
1890     return (REG_RD(sc, reg_addr));
1891 }
1892
1893 void
1894 elink_cb_reg_write(struct bxe_softc *sc,
1895                    uint32_t         reg_addr,
1896                    uint32_t         val)
1897 {
1898     REG_WR(sc, reg_addr, val);
1899 }
1900
1901 void
1902 elink_cb_reg_wb_write(struct bxe_softc *sc,
1903                       uint32_t         offset,
1904                       uint32_t         *wb_write,
1905                       uint16_t         len)
1906 {
1907     REG_WR_DMAE(sc, offset, wb_write, len);
1908 }
1909
1910 void
1911 elink_cb_reg_wb_read(struct bxe_softc *sc,
1912                      uint32_t         offset,
1913                      uint32_t         *wb_write,
1914                      uint16_t         len)
1915 {
1916     REG_RD_DMAE(sc, offset, wb_write, len);
1917 }
1918
1919 uint8_t
1920 elink_cb_path_id(struct bxe_softc *sc)
1921 {
1922     return (SC_PATH(sc));
1923 }
1924
1925 void
1926 elink_cb_event_log(struct bxe_softc     *sc,
1927                    const elink_log_id_t elink_log_id,
1928                    ...)
1929 {
1930     /* XXX */
1931 #if 0
1932     //va_list ap;
1933     va_start(ap, elink_log_id);
1934     _XXX_(sc, lm_log_id, ap);
1935     va_end(ap);
1936 #endif
1937     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1938 }
1939
1940 static int
1941 bxe_set_spio(struct bxe_softc *sc,
1942              int              spio,
1943              uint32_t         mode)
1944 {
1945     uint32_t spio_reg;
1946
1947     /* Only 2 SPIOs are configurable */
1948     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1949         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1950         return (-1);
1951     }
1952
1953     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1954
1955     /* read SPIO and mask except the float bits */
1956     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1957
1958     switch (mode) {
1959     case MISC_SPIO_OUTPUT_LOW:
1960         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1961         /* clear FLOAT and set CLR */
1962         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1963         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1964         break;
1965
1966     case MISC_SPIO_OUTPUT_HIGH:
1967         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1968         /* clear FLOAT and set SET */
1969         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1970         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1971         break;
1972
1973     case MISC_SPIO_INPUT_HI_Z:
1974         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1975         /* set FLOAT */
1976         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1977         break;
1978
1979     default:
1980         break;
1981     }
1982
1983     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1984     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1985
1986     return (0);
1987 }
1988
1989 static int
1990 bxe_gpio_read(struct bxe_softc *sc,
1991               int              gpio_num,
1992               uint8_t          port)
1993 {
1994     /* The GPIO should be swapped if swap register is set and active */
1995     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1996                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1997     int gpio_shift = (gpio_num +
1998                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1999     uint32_t gpio_mask = (1 << gpio_shift);
2000     uint32_t gpio_reg;
2001
2002     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2003         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2004         return (-1);
2005     }
2006
2007     /* read GPIO value */
2008     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2009
2010     /* get the requested pin value */
2011     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2012 }
2013
2014 static int
2015 bxe_gpio_write(struct bxe_softc *sc,
2016                int              gpio_num,
2017                uint32_t         mode,
2018                uint8_t          port)
2019 {
2020     /* The GPIO should be swapped if swap register is set and active */
2021     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2022                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2023     int gpio_shift = (gpio_num +
2024                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2025     uint32_t gpio_mask = (1 << gpio_shift);
2026     uint32_t gpio_reg;
2027
2028     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2029         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2030         return (-1);
2031     }
2032
2033     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2034
2035     /* read GPIO and mask except the float bits */
2036     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2037
2038     switch (mode) {
2039     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2040         BLOGD(sc, DBG_PHY,
2041               "Set GPIO %d (shift %d) -> output low\n",
2042               gpio_num, gpio_shift);
2043         /* clear FLOAT and set CLR */
2044         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2045         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2046         break;
2047
2048     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2049         BLOGD(sc, DBG_PHY,
2050               "Set GPIO %d (shift %d) -> output high\n",
2051               gpio_num, gpio_shift);
2052         /* clear FLOAT and set SET */
2053         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2054         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2055         break;
2056
2057     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2058         BLOGD(sc, DBG_PHY,
2059               "Set GPIO %d (shift %d) -> input\n",
2060               gpio_num, gpio_shift);
2061         /* set FLOAT */
2062         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2063         break;
2064
2065     default:
2066         break;
2067     }
2068
2069     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2070     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2071
2072     return (0);
2073 }
2074
2075 static int
2076 bxe_gpio_mult_write(struct bxe_softc *sc,
2077                     uint8_t          pins,
2078                     uint32_t         mode)
2079 {
2080     uint32_t gpio_reg;
2081
2082     /* any port swapping should be handled by caller */
2083
2084     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2085
2086     /* read GPIO and mask except the float bits */
2087     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2088     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2089     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2090     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2091
2092     switch (mode) {
2093     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2094         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2095         /* set CLR */
2096         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2097         break;
2098
2099     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2100         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2101         /* set SET */
2102         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2103         break;
2104
2105     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2106         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2107         /* set FLOAT */
2108         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2109         break;
2110
2111     default:
2112         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2113         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2114         return (-1);
2115     }
2116
2117     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2118     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2119
2120     return (0);
2121 }
2122
2123 static int
2124 bxe_gpio_int_write(struct bxe_softc *sc,
2125                    int              gpio_num,
2126                    uint32_t         mode,
2127                    uint8_t          port)
2128 {
2129     /* The GPIO should be swapped if swap register is set and active */
2130     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2131                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2132     int gpio_shift = (gpio_num +
2133                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2134     uint32_t gpio_mask = (1 << gpio_shift);
2135     uint32_t gpio_reg;
2136
2137     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2138         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2139         return (-1);
2140     }
2141
2142     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2143
2144     /* read GPIO int */
2145     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2146
2147     switch (mode) {
2148     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2149         BLOGD(sc, DBG_PHY,
2150               "Clear GPIO INT %d (shift %d) -> output low\n",
2151               gpio_num, gpio_shift);
2152         /* clear SET and set CLR */
2153         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2154         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2155         break;
2156
2157     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2158         BLOGD(sc, DBG_PHY,
2159               "Set GPIO INT %d (shift %d) -> output high\n",
2160               gpio_num, gpio_shift);
2161         /* clear CLR and set SET */
2162         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2163         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2164         break;
2165
2166     default:
2167         break;
2168     }
2169
2170     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2171     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2172
2173     return (0);
2174 }
2175
2176 uint32_t
2177 elink_cb_gpio_read(struct bxe_softc *sc,
2178                    uint16_t         gpio_num,
2179                    uint8_t          port)
2180 {
2181     return (bxe_gpio_read(sc, gpio_num, port));
2182 }
2183
2184 uint8_t
2185 elink_cb_gpio_write(struct bxe_softc *sc,
2186                     uint16_t         gpio_num,
2187                     uint8_t          mode, /* 0=low 1=high */
2188                     uint8_t          port)
2189 {
2190     return (bxe_gpio_write(sc, gpio_num, mode, port));
2191 }
2192
2193 uint8_t
2194 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2195                          uint8_t          pins,
2196                          uint8_t          mode) /* 0=low 1=high */
2197 {
2198     return (bxe_gpio_mult_write(sc, pins, mode));
2199 }
2200
2201 uint8_t
2202 elink_cb_gpio_int_write(struct bxe_softc *sc,
2203                         uint16_t         gpio_num,
2204                         uint8_t          mode, /* 0=low 1=high */
2205                         uint8_t          port)
2206 {
2207     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2208 }
2209
2210 void
2211 elink_cb_notify_link_changed(struct bxe_softc *sc)
2212 {
2213     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2214                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2215 }
2216
2217 /* send the MCP a request, block until there is a reply */
2218 uint32_t
2219 elink_cb_fw_command(struct bxe_softc *sc,
2220                     uint32_t         command,
2221                     uint32_t         param)
2222 {
2223     int mb_idx = SC_FW_MB_IDX(sc);
2224     uint32_t seq;
2225     uint32_t rc = 0;
2226     uint32_t cnt = 1;
2227     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2228
2229     BXE_FWMB_LOCK(sc);
2230
2231     seq = ++sc->fw_seq;
2232     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2233     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2234
2235     BLOGD(sc, DBG_PHY,
2236           "wrote command 0x%08x to FW MB param 0x%08x\n",
2237           (command | seq), param);
2238
2239     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2240     do {
2241         DELAY(delay * 1000);
2242         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2243     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2244
2245     BLOGD(sc, DBG_PHY,
2246           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2247           cnt*delay, rc, seq);
2248
2249     /* is this a reply to our command? */
2250     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2251         rc &= FW_MSG_CODE_MASK;
2252     } else {
2253         /* Ruh-roh! */
2254         BLOGE(sc, "FW failed to respond!\n");
2255         // XXX bxe_fw_dump(sc);
2256         rc = 0;
2257     }
2258
2259     BXE_FWMB_UNLOCK(sc);
2260     return (rc);
2261 }
2262
2263 static uint32_t
2264 bxe_fw_command(struct bxe_softc *sc,
2265                uint32_t         command,
2266                uint32_t         param)
2267 {
2268     return (elink_cb_fw_command(sc, command, param));
2269 }
2270
2271 static void
2272 __storm_memset_dma_mapping(struct bxe_softc *sc,
2273                            uint32_t         addr,
2274                            bus_addr_t       mapping)
2275 {
2276     REG_WR(sc, addr, U64_LO(mapping));
2277     REG_WR(sc, (addr + 4), U64_HI(mapping));
2278 }
2279
2280 static void
2281 storm_memset_spq_addr(struct bxe_softc *sc,
2282                       bus_addr_t       mapping,
2283                       uint16_t         abs_fid)
2284 {
2285     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2286                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2287     __storm_memset_dma_mapping(sc, addr, mapping);
2288 }
2289
2290 static void
2291 storm_memset_vf_to_pf(struct bxe_softc *sc,
2292                       uint16_t         abs_fid,
2293                       uint16_t         pf_id)
2294 {
2295     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2296     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2297     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2298     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2299 }
2300
2301 static void
2302 storm_memset_func_en(struct bxe_softc *sc,
2303                      uint16_t         abs_fid,
2304                      uint8_t          enable)
2305 {
2306     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2307     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2308     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2309     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2310 }
2311
2312 static void
2313 storm_memset_eq_data(struct bxe_softc       *sc,
2314                      struct event_ring_data *eq_data,
2315                      uint16_t               pfid)
2316 {
2317     uint32_t addr;
2318     size_t size;
2319
2320     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2321     size = sizeof(struct event_ring_data);
2322     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2323 }
2324
2325 static void
2326 storm_memset_eq_prod(struct bxe_softc *sc,
2327                      uint16_t         eq_prod,
2328                      uint16_t         pfid)
2329 {
2330     uint32_t addr = (BAR_CSTRORM_INTMEM +
2331                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2332     REG_WR16(sc, addr, eq_prod);
2333 }
2334
2335 /*
2336  * Post a slowpath command.
2337  *
2338  * A slowpath command is used to propogate a configuration change through
2339  * the controller in a controlled manner, allowing each STORM processor and
2340  * other H/W blocks to phase in the change.  The commands sent on the
2341  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2342  * completion of the ramrod will occur in different ways.  Here's a
2343  * breakdown of ramrods and how they complete:
2344  *
2345  * RAMROD_CMD_ID_ETH_PORT_SETUP
2346  *   Used to setup the leading connection on a port.  Completes on the
2347  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2348  *
2349  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2350  *   Used to setup an additional connection on a port.  Completes on the
2351  *   RCQ of the multi-queue/RSS connection being initialized.
2352  *
2353  * RAMROD_CMD_ID_ETH_STAT_QUERY
2354  *   Used to force the storm processors to update the statistics database
2355  *   in host memory.  This ramrod is send on the leading connection CID and
2356  *   completes as an index increment of the CSTORM on the default status
2357  *   block.
2358  *
2359  * RAMROD_CMD_ID_ETH_UPDATE
2360  *   Used to update the state of the leading connection, usually to udpate
2361  *   the RSS indirection table.  Completes on the RCQ of the leading
2362  *   connection. (Not currently used under FreeBSD until OS support becomes
2363  *   available.)
2364  *
2365  * RAMROD_CMD_ID_ETH_HALT
2366  *   Used when tearing down a connection prior to driver unload.  Completes
2367  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2368  *   use this on the leading connection.
2369  *
2370  * RAMROD_CMD_ID_ETH_SET_MAC
2371  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2372  *   the RCQ of the leading connection.
2373  *
2374  * RAMROD_CMD_ID_ETH_CFC_DEL
2375  *   Used when tearing down a conneciton prior to driver unload.  Completes
2376  *   on the RCQ of the leading connection (since the current connection
2377  *   has been completely removed from controller memory).
2378  *
2379  * RAMROD_CMD_ID_ETH_PORT_DEL
2380  *   Used to tear down the leading connection prior to driver unload,
2381  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2382  *   default status block.
2383  *
2384  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2385  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2386  *   RSS connection that is being offloaded.  (Not currently used under
2387  *   FreeBSD.)
2388  *
2389  * There can only be one command pending per function.
2390  *
2391  * Returns:
2392  *   0 = Success, !0 = Failure.
2393  */
2394
2395 /* must be called under the spq lock */
2396 static inline
2397 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2398 {
2399     struct eth_spe *next_spe = sc->spq_prod_bd;
2400
2401     if (sc->spq_prod_bd == sc->spq_last_bd) {
2402         /* wrap back to the first eth_spq */
2403         sc->spq_prod_bd = sc->spq;
2404         sc->spq_prod_idx = 0;
2405     } else {
2406         sc->spq_prod_bd++;
2407         sc->spq_prod_idx++;
2408     }
2409
2410     return (next_spe);
2411 }
2412
2413 /* must be called under the spq lock */
2414 static inline
2415 void bxe_sp_prod_update(struct bxe_softc *sc)
2416 {
2417     int func = SC_FUNC(sc);
2418
2419     /*
2420      * Make sure that BD data is updated before writing the producer.
2421      * BD data is written to the memory, the producer is read from the
2422      * memory, thus we need a full memory barrier to ensure the ordering.
2423      */
2424     mb();
2425
2426     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2427              sc->spq_prod_idx);
2428
2429     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2430                       BUS_SPACE_BARRIER_WRITE);
2431 }
2432
2433 /**
2434  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2435  *
2436  * @cmd:      command to check
2437  * @cmd_type: command type
2438  */
2439 static inline
2440 int bxe_is_contextless_ramrod(int cmd,
2441                               int cmd_type)
2442 {
2443     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2444         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2445         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2446         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2447         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2448         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2449         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2450         return (TRUE);
2451     } else {
2452         return (FALSE);
2453     }
2454 }
2455
2456 /**
2457  * bxe_sp_post - place a single command on an SP ring
2458  *
2459  * @sc:         driver handle
2460  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2461  * @cid:        SW CID the command is related to
2462  * @data_hi:    command private data address (high 32 bits)
2463  * @data_lo:    command private data address (low 32 bits)
2464  * @cmd_type:   command type (e.g. NONE, ETH)
2465  *
2466  * SP data is handled as if it's always an address pair, thus data fields are
2467  * not swapped to little endian in upper functions. Instead this function swaps
2468  * data as if it's two uint32 fields.
2469  */
2470 int
2471 bxe_sp_post(struct bxe_softc *sc,
2472             int              command,
2473             int              cid,
2474             uint32_t         data_hi,
2475             uint32_t         data_lo,
2476             int              cmd_type)
2477 {
2478     struct eth_spe *spe;
2479     uint16_t type;
2480     int common;
2481
2482     common = bxe_is_contextless_ramrod(command, cmd_type);
2483
2484     BXE_SP_LOCK(sc);
2485
2486     if (common) {
2487         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2488             BLOGE(sc, "EQ ring is full!\n");
2489             BXE_SP_UNLOCK(sc);
2490             return (-1);
2491         }
2492     } else {
2493         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2494             BLOGE(sc, "SPQ ring is full!\n");
2495             BXE_SP_UNLOCK(sc);
2496             return (-1);
2497         }
2498     }
2499
2500     spe = bxe_sp_get_next(sc);
2501
2502     /* CID needs port number to be encoded int it */
2503     spe->hdr.conn_and_cmd_data =
2504         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2505
2506     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2507
2508     /* TBD: Check if it works for VFs */
2509     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2510              SPE_HDR_FUNCTION_ID);
2511
2512     spe->hdr.type = htole16(type);
2513
2514     spe->data.update_data_addr.hi = htole32(data_hi);
2515     spe->data.update_data_addr.lo = htole32(data_lo);
2516
2517     /*
2518      * It's ok if the actual decrement is issued towards the memory
2519      * somewhere between the lock and unlock. Thus no more explict
2520      * memory barrier is needed.
2521      */
2522     if (common) {
2523         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2524     } else {
2525         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2526     }
2527
2528     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2529     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2530           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2531     BLOGD(sc, DBG_SP,
2532           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2533           sc->spq_prod_idx,
2534           (uint32_t)U64_HI(sc->spq_dma.paddr),
2535           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2536           command,
2537           common,
2538           HW_CID(sc, cid),
2539           data_hi,
2540           data_lo,
2541           type,
2542           atomic_load_acq_long(&sc->cq_spq_left),
2543           atomic_load_acq_long(&sc->eq_spq_left));
2544
2545     bxe_sp_prod_update(sc);
2546
2547     BXE_SP_UNLOCK(sc);
2548     return (0);
2549 }
2550
2551 /**
2552  * bxe_debug_print_ind_table - prints the indirection table configuration.
2553  *
2554  * @sc: driver hanlde
2555  * @p:  pointer to rss configuration
2556  */
2557 #if 0
2558 static void
2559 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2560                           struct ecore_config_rss_params *p)
2561 {
2562     int i;
2563
2564     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2565     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2566     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2567         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2568
2569         /* Print 4 bytes in a line */
2570         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2571             (((i + 1) & 0x3) == 0)) {
2572             BLOGD(sc, DBG_LOAD, "\n");
2573             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2574         }
2575     }
2576
2577     BLOGD(sc, DBG_LOAD, "\n");
2578 }
2579 #endif
2580
2581 /*
2582  * FreeBSD Device probe function.
2583  *
2584  * Compares the device found to the driver's list of supported devices and
2585  * reports back to the bsd loader whether this is the right driver for the device.
2586  * This is the driver entry function called from the "kldload" command.
2587  *
2588  * Returns:
2589  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2590  */
2591 static int
2592 bxe_probe(device_t dev)
2593 {
2594     struct bxe_softc *sc;
2595     struct bxe_device_type *t;
2596     char *descbuf;
2597     uint16_t did, sdid, svid, vid;
2598
2599     /* Find our device structure */
2600     sc = device_get_softc(dev);
2601     sc->dev = dev;
2602     t = bxe_devs;
2603
2604     /* Get the data for the device to be probed. */
2605     vid  = pci_get_vendor(dev);
2606     did  = pci_get_device(dev);
2607     svid = pci_get_subvendor(dev);
2608     sdid = pci_get_subdevice(dev);
2609
2610     BLOGD(sc, DBG_LOAD,
2611           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2612           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2613
2614     /* Look through the list of known devices for a match. */
2615     while (t->bxe_name != NULL) {
2616         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2617             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2618             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2619             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2620             if (descbuf == NULL)
2621                 return (ENOMEM);
2622
2623             /* Print out the device identity. */
2624             snprintf(descbuf, BXE_DEVDESC_MAX,
2625                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2626                      (((pci_read_config(dev, PCIR_REVID, 4) &
2627                         0xf0) >> 4) + 'A'),
2628                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2629                      BXE_DRIVER_VERSION);
2630
2631             device_set_desc_copy(dev, descbuf);
2632             free(descbuf, M_TEMP);
2633             return (BUS_PROBE_DEFAULT);
2634         }
2635         t++;
2636     }
2637
2638     return (ENXIO);
2639 }
2640
2641 static void
2642 bxe_init_mutexes(struct bxe_softc *sc)
2643 {
2644 #ifdef BXE_CORE_LOCK_SX
2645     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2646              "bxe%d_core_lock", sc->unit);
2647     sx_init(&sc->core_sx, sc->core_sx_name);
2648 #else
2649     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2650              "bxe%d_core_lock", sc->unit);
2651     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2652 #endif
2653
2654     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2655              "bxe%d_sp_lock", sc->unit);
2656     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2657
2658     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2659              "bxe%d_dmae_lock", sc->unit);
2660     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2661
2662     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2663              "bxe%d_phy_lock", sc->unit);
2664     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2665
2666     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2667              "bxe%d_fwmb_lock", sc->unit);
2668     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2669
2670     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2671              "bxe%d_print_lock", sc->unit);
2672     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2673
2674     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2675              "bxe%d_stats_lock", sc->unit);
2676     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2677
2678     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2679              "bxe%d_mcast_lock", sc->unit);
2680     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2681 }
2682
2683 static void
2684 bxe_release_mutexes(struct bxe_softc *sc)
2685 {
2686 #ifdef BXE_CORE_LOCK_SX
2687     sx_destroy(&sc->core_sx);
2688 #else
2689     if (mtx_initialized(&sc->core_mtx)) {
2690         mtx_destroy(&sc->core_mtx);
2691     }
2692 #endif
2693
2694     if (mtx_initialized(&sc->sp_mtx)) {
2695         mtx_destroy(&sc->sp_mtx);
2696     }
2697
2698     if (mtx_initialized(&sc->dmae_mtx)) {
2699         mtx_destroy(&sc->dmae_mtx);
2700     }
2701
2702     if (mtx_initialized(&sc->port.phy_mtx)) {
2703         mtx_destroy(&sc->port.phy_mtx);
2704     }
2705
2706     if (mtx_initialized(&sc->fwmb_mtx)) {
2707         mtx_destroy(&sc->fwmb_mtx);
2708     }
2709
2710     if (mtx_initialized(&sc->print_mtx)) {
2711         mtx_destroy(&sc->print_mtx);
2712     }
2713
2714     if (mtx_initialized(&sc->stats_mtx)) {
2715         mtx_destroy(&sc->stats_mtx);
2716     }
2717
2718     if (mtx_initialized(&sc->mcast_mtx)) {
2719         mtx_destroy(&sc->mcast_mtx);
2720     }
2721 }
2722
2723 static void
2724 bxe_tx_disable(struct bxe_softc* sc)
2725 {
2726     struct ifnet *ifp = sc->ifnet;
2727
2728     /* tell the stack the driver is stopped and TX queue is full */
2729     if (ifp != NULL) {
2730         ifp->if_drv_flags = 0;
2731     }
2732 }
2733
2734 static void
2735 bxe_drv_pulse(struct bxe_softc *sc)
2736 {
2737     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2738              sc->fw_drv_pulse_wr_seq);
2739 }
2740
2741 static inline uint16_t
2742 bxe_tx_avail(struct bxe_softc *sc,
2743              struct bxe_fastpath *fp)
2744 {
2745     int16_t  used;
2746     uint16_t prod;
2747     uint16_t cons;
2748
2749     prod = fp->tx_bd_prod;
2750     cons = fp->tx_bd_cons;
2751
2752     used = SUB_S16(prod, cons);
2753
2754 #if 0
2755     KASSERT((used < 0), ("used tx bds < 0"));
2756     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2757     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2758             ("invalid number of tx bds used"));
2759 #endif
2760
2761     return (int16_t)(sc->tx_ring_size) - used;
2762 }
2763
2764 static inline int
2765 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2766 {
2767     uint16_t hw_cons;
2768
2769     mb(); /* status block fields can change */
2770     hw_cons = le16toh(*fp->tx_cons_sb);
2771     return (hw_cons != fp->tx_pkt_cons);
2772 }
2773
2774 static inline uint8_t
2775 bxe_has_tx_work(struct bxe_fastpath *fp)
2776 {
2777     /* expand this for multi-cos if ever supported */
2778     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2779 }
2780
2781 static inline int
2782 bxe_has_rx_work(struct bxe_fastpath *fp)
2783 {
2784     uint16_t rx_cq_cons_sb;
2785
2786     mb(); /* status block fields can change */
2787     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2788     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2789         rx_cq_cons_sb++;
2790     return (fp->rx_cq_cons != rx_cq_cons_sb);
2791 }
2792
2793 static void
2794 bxe_sp_event(struct bxe_softc    *sc,
2795              struct bxe_fastpath *fp,
2796              union eth_rx_cqe    *rr_cqe)
2797 {
2798     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2799     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2800     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2801     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2802
2803     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2804           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2805
2806 #if 0
2807     /*
2808      * If cid is within VF range, replace the slowpath object with the
2809      * one corresponding to this VF
2810      */
2811     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2812         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2813     }
2814 #endif
2815
2816     switch (command) {
2817     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2818         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2819         drv_cmd = ECORE_Q_CMD_UPDATE;
2820         break;
2821
2822     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2823         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2824         drv_cmd = ECORE_Q_CMD_SETUP;
2825         break;
2826
2827     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2828         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2829         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2830         break;
2831
2832     case (RAMROD_CMD_ID_ETH_HALT):
2833         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2834         drv_cmd = ECORE_Q_CMD_HALT;
2835         break;
2836
2837     case (RAMROD_CMD_ID_ETH_TERMINATE):
2838         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2839         drv_cmd = ECORE_Q_CMD_TERMINATE;
2840         break;
2841
2842     case (RAMROD_CMD_ID_ETH_EMPTY):
2843         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2844         drv_cmd = ECORE_Q_CMD_EMPTY;
2845         break;
2846
2847     default:
2848         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2849               command, fp->index);
2850         return;
2851     }
2852
2853     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2854         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2855         /*
2856          * q_obj->complete_cmd() failure means that this was
2857          * an unexpected completion.
2858          *
2859          * In this case we don't want to increase the sc->spq_left
2860          * because apparently we haven't sent this command the first
2861          * place.
2862          */
2863         // bxe_panic(sc, ("Unexpected SP completion\n"));
2864         return;
2865     }
2866
2867 #if 0
2868     /* SRIOV: reschedule any 'in_progress' operations */
2869     bxe_iov_sp_event(sc, cid, TRUE);
2870 #endif
2871
2872     atomic_add_acq_long(&sc->cq_spq_left, 1);
2873
2874     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2875           atomic_load_acq_long(&sc->cq_spq_left));
2876
2877 #if 0
2878     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2879         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2880         /*
2881          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2882          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2883          * prevent case that both bits are cleared. At the end of load/unload
2884          * driver checks that sp_state is cleared and this order prevents
2885          * races.
2886          */
2887         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2888         wmb();
2889         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2890
2891         /* schedule the sp task as MCP ack is required */
2892         bxe_schedule_sp_task(sc);
2893     }
2894 #endif
2895 }
2896
2897 /*
2898  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2899  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2900  * the current aggregation queue as in-progress.
2901  */
2902 static void
2903 bxe_tpa_start(struct bxe_softc            *sc,
2904               struct bxe_fastpath         *fp,
2905               uint16_t                    queue,
2906               uint16_t                    cons,
2907               uint16_t                    prod,
2908               struct eth_fast_path_rx_cqe *cqe)
2909 {
2910     struct bxe_sw_rx_bd tmp_bd;
2911     struct bxe_sw_rx_bd *rx_buf;
2912     struct eth_rx_bd *rx_bd;
2913     int max_agg_queues;
2914     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2915     uint16_t index;
2916
2917     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2918                        "cons=%d prod=%d\n",
2919           fp->index, queue, cons, prod);
2920
2921     max_agg_queues = MAX_AGG_QS(sc);
2922
2923     KASSERT((queue < max_agg_queues),
2924             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2925              fp->index, queue, max_agg_queues));
2926
2927     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2928             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2929              fp->index, queue));
2930
2931     /* copy the existing mbuf and mapping from the TPA pool */
2932     tmp_bd = tpa_info->bd;
2933
2934     if (tmp_bd.m == NULL) {
2935         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2936               fp->index, queue);
2937         /* XXX Error handling? */
2938         return;
2939     }
2940
2941     /* change the TPA queue to the start state */
2942     tpa_info->state            = BXE_TPA_STATE_START;
2943     tpa_info->placement_offset = cqe->placement_offset;
2944     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2945     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2946     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2947
2948     fp->rx_tpa_queue_used |= (1 << queue);
2949
2950     /*
2951      * If all the buffer descriptors are filled with mbufs then fill in
2952      * the current consumer index with a new BD. Else if a maximum Rx
2953      * buffer limit is imposed then fill in the next producer index.
2954      */
2955     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2956                 prod : cons;
2957
2958     /* move the received mbuf and mapping to TPA pool */
2959     tpa_info->bd = fp->rx_mbuf_chain[cons];
2960
2961     /* release any existing RX BD mbuf mappings */
2962     if (cons != index) {
2963         rx_buf = &fp->rx_mbuf_chain[cons];
2964
2965         if (rx_buf->m_map != NULL) {
2966             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2967                             BUS_DMASYNC_POSTREAD);
2968             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2969         }
2970
2971         /*
2972          * We get here when the maximum number of rx buffers is less than
2973          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2974          * it out here without concern of a memory leak.
2975          */
2976         fp->rx_mbuf_chain[cons].m = NULL;
2977     }
2978
2979     /* update the Rx SW BD with the mbuf info from the TPA pool */
2980     fp->rx_mbuf_chain[index] = tmp_bd;
2981
2982     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2983     rx_bd = &fp->rx_chain[index];
2984     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2985     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2986 }
2987
2988 /*
2989  * When a TPA aggregation is completed, loop through the individual mbufs
2990  * of the aggregation, combining them into a single mbuf which will be sent
2991  * up the stack. Refill all freed SGEs with mbufs as we go along.
2992  */
2993 static int
2994 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2995                    struct bxe_fastpath       *fp,
2996                    struct bxe_sw_tpa_info    *tpa_info,
2997                    uint16_t                  queue,
2998                    uint16_t                  pages,
2999                    struct mbuf               *m,
3000                                struct eth_end_agg_rx_cqe *cqe,
3001                    uint16_t                  cqe_idx)
3002 {
3003     struct mbuf *m_frag;
3004     uint32_t frag_len, frag_size, i;
3005     uint16_t sge_idx;
3006     int rc = 0;
3007     int j;
3008
3009     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3010
3011     BLOGD(sc, DBG_LRO,
3012           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3013           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3014
3015     /* make sure the aggregated frame is not too big to handle */
3016     if (pages > 8 * PAGES_PER_SGE) {
3017         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3018                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3019               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3020               tpa_info->len_on_bd, frag_size);
3021         bxe_panic(sc, ("sge page count error\n"));
3022         return (EINVAL);
3023     }
3024
3025     /*
3026      * Scan through the scatter gather list pulling individual mbufs into a
3027      * single mbuf for the host stack.
3028      */
3029     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3030         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3031
3032         /*
3033          * Firmware gives the indices of the SGE as if the ring is an array
3034          * (meaning that the "next" element will consume 2 indices).
3035          */
3036         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3037
3038         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3039                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3040               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3041
3042         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3043
3044         /* allocate a new mbuf for the SGE */
3045         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3046         if (rc) {
3047             /* Leave all remaining SGEs in the ring! */
3048             return (rc);
3049         }
3050
3051         /* update the fragment length */
3052         m_frag->m_len = frag_len;
3053
3054         /* concatenate the fragment to the head mbuf */
3055         m_cat(m, m_frag);
3056         fp->eth_q_stats.mbuf_alloc_sge--;
3057
3058         /* update the TPA mbuf size and remaining fragment size */
3059         m->m_pkthdr.len += frag_len;
3060         frag_size -= frag_len;
3061     }
3062
3063     BLOGD(sc, DBG_LRO,
3064           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3065           fp->index, queue, frag_size);
3066
3067     return (rc);
3068 }
3069
3070 static inline void
3071 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3072 {
3073     int i, j;
3074
3075     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3076         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3077
3078         for (j = 0; j < 2; j++) {
3079             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3080             idx--;
3081         }
3082     }
3083 }
3084
3085 static inline void
3086 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3087 {
3088     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3089     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3090
3091     /*
3092      * Clear the two last indices in the page to 1. These are the indices that
3093      * correspond to the "next" element, hence will never be indicated and
3094      * should be removed from the calculations.
3095      */
3096     bxe_clear_sge_mask_next_elems(fp);
3097 }
3098
3099 static inline void
3100 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3101                         uint16_t            idx)
3102 {
3103     uint16_t last_max = fp->last_max_sge;
3104
3105     if (SUB_S16(idx, last_max) > 0) {
3106         fp->last_max_sge = idx;
3107     }
3108 }
3109
3110 static inline void
3111 bxe_update_sge_prod(struct bxe_softc          *sc,
3112                     struct bxe_fastpath       *fp,
3113                     uint16_t                  sge_len,
3114                     struct eth_end_agg_rx_cqe *cqe)
3115 {
3116     uint16_t last_max, last_elem, first_elem;
3117     uint16_t delta = 0;
3118     uint16_t i;
3119
3120     if (!sge_len) {
3121         return;
3122     }
3123
3124     /* first mark all used pages */
3125     for (i = 0; i < sge_len; i++) {
3126         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3127                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3128     }
3129
3130     BLOGD(sc, DBG_LRO,
3131           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3132           fp->index, sge_len - 1,
3133           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3134
3135     /* assume that the last SGE index is the biggest */
3136     bxe_update_last_max_sge(fp,
3137                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3138
3139     last_max = RX_SGE(fp->last_max_sge);
3140     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3141     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3142
3143     /* if ring is not full */
3144     if (last_elem + 1 != first_elem) {
3145         last_elem++;
3146     }
3147
3148     /* now update the prod */
3149     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3150         if (__predict_true(fp->sge_mask[i])) {
3151             break;
3152         }
3153
3154         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3155         delta += BIT_VEC64_ELEM_SZ;
3156     }
3157
3158     if (delta > 0) {
3159         fp->rx_sge_prod += delta;
3160         /* clear page-end entries */
3161         bxe_clear_sge_mask_next_elems(fp);
3162     }
3163
3164     BLOGD(sc, DBG_LRO,
3165           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3166           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3167 }
3168
3169 /*
3170  * The aggregation on the current TPA queue has completed. Pull the individual
3171  * mbuf fragments together into a single mbuf, perform all necessary checksum
3172  * calculations, and send the resuting mbuf to the stack.
3173  */
3174 static void
3175 bxe_tpa_stop(struct bxe_softc          *sc,
3176              struct bxe_fastpath       *fp,
3177              struct bxe_sw_tpa_info    *tpa_info,
3178              uint16_t                  queue,
3179              uint16_t                  pages,
3180                          struct eth_end_agg_rx_cqe *cqe,
3181              uint16_t                  cqe_idx)
3182 {
3183     struct ifnet *ifp = sc->ifnet;
3184     struct mbuf *m;
3185     int rc = 0;
3186
3187     BLOGD(sc, DBG_LRO,
3188           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3189           fp->index, queue, tpa_info->placement_offset,
3190           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3191
3192     m = tpa_info->bd.m;
3193
3194     /* allocate a replacement before modifying existing mbuf */
3195     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3196     if (rc) {
3197         /* drop the frame and log an error */
3198         fp->eth_q_stats.rx_soft_errors++;
3199         goto bxe_tpa_stop_exit;
3200     }
3201
3202     /* we have a replacement, fixup the current mbuf */
3203     m_adj(m, tpa_info->placement_offset);
3204     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3205
3206     /* mark the checksums valid (taken care of by the firmware) */
3207     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3208     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3209     m->m_pkthdr.csum_data = 0xffff;
3210     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3211                                CSUM_IP_VALID   |
3212                                CSUM_DATA_VALID |
3213                                CSUM_PSEUDO_HDR);
3214
3215     /* aggregate all of the SGEs into a single mbuf */
3216     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3217     if (rc) {
3218         /* drop the packet and log an error */
3219         fp->eth_q_stats.rx_soft_errors++;
3220         m_freem(m);
3221     } else {
3222         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3223             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3224             m->m_flags |= M_VLANTAG;
3225         }
3226
3227         /* assign packet to this interface interface */
3228         m->m_pkthdr.rcvif = ifp;
3229
3230 #if __FreeBSD_version >= 800000
3231         /* specify what RSS queue was used for this flow */
3232         m->m_pkthdr.flowid = fp->index;
3233         m->m_flags |= M_FLOWID;
3234 #endif
3235
3236         ifp->if_ipackets++;
3237         fp->eth_q_stats.rx_tpa_pkts++;
3238
3239         /* pass the frame to the stack */
3240         (*ifp->if_input)(ifp, m);
3241     }
3242
3243     /* we passed an mbuf up the stack or dropped the frame */
3244     fp->eth_q_stats.mbuf_alloc_tpa--;
3245
3246 bxe_tpa_stop_exit:
3247
3248     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3249     fp->rx_tpa_queue_used &= ~(1 << queue);
3250 }
3251
3252 static uint8_t
3253 bxe_rxeof(struct bxe_softc    *sc,
3254           struct bxe_fastpath *fp)
3255 {
3256     struct ifnet *ifp = sc->ifnet;
3257     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3258     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3259     int rx_pkts = 0;
3260     int rc = 0;
3261
3262     BXE_FP_RX_LOCK(fp);
3263
3264     /* CQ "next element" is of the size of the regular element */
3265     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3266     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3267         hw_cq_cons++;
3268     }
3269
3270     bd_cons = fp->rx_bd_cons;
3271     bd_prod = fp->rx_bd_prod;
3272     bd_prod_fw = bd_prod;
3273     sw_cq_cons = fp->rx_cq_cons;
3274     sw_cq_prod = fp->rx_cq_prod;
3275
3276     /*
3277      * Memory barrier necessary as speculative reads of the rx
3278      * buffer can be ahead of the index in the status block
3279      */
3280     rmb();
3281
3282     BLOGD(sc, DBG_RX,
3283           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3284           fp->index, hw_cq_cons, sw_cq_cons);
3285
3286     while (sw_cq_cons != hw_cq_cons) {
3287         struct bxe_sw_rx_bd *rx_buf = NULL;
3288         union eth_rx_cqe *cqe;
3289         struct eth_fast_path_rx_cqe *cqe_fp;
3290         uint8_t cqe_fp_flags;
3291         enum eth_rx_cqe_type cqe_fp_type;
3292         uint16_t len, pad;
3293         struct mbuf *m = NULL;
3294
3295         comp_ring_cons = RCQ(sw_cq_cons);
3296         bd_prod = RX_BD(bd_prod);
3297         bd_cons = RX_BD(bd_cons);
3298
3299         cqe          = &fp->rcq_chain[comp_ring_cons];
3300         cqe_fp       = &cqe->fast_path_cqe;
3301         cqe_fp_flags = cqe_fp->type_error_flags;
3302         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3303
3304         BLOGD(sc, DBG_RX,
3305               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3306               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3307               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3308               fp->index,
3309               hw_cq_cons,
3310               sw_cq_cons,
3311               bd_prod,
3312               bd_cons,
3313               CQE_TYPE(cqe_fp_flags),
3314               cqe_fp_flags,
3315               cqe_fp->status_flags,
3316               le32toh(cqe_fp->rss_hash_result),
3317               le16toh(cqe_fp->vlan_tag),
3318               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3319
3320         /* is this a slowpath msg? */
3321         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3322             bxe_sp_event(sc, fp, cqe);
3323             goto next_cqe;
3324         }
3325
3326         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3327
3328         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3329             struct bxe_sw_tpa_info *tpa_info;
3330             uint16_t frag_size, pages;
3331             uint8_t queue;
3332
3333 #if 0
3334             /* sanity check */
3335             if (!fp->tpa_enable &&
3336                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3337                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3338                       CQE_TYPE(cqe_fp_type));
3339             }
3340 #endif
3341
3342             if (CQE_TYPE_START(cqe_fp_type)) {
3343                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3344                               bd_cons, bd_prod, cqe_fp);
3345                 m = NULL; /* packet not ready yet */
3346                 goto next_rx;
3347             }
3348
3349             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3350                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3351
3352             queue = cqe->end_agg_cqe.queue_index;
3353             tpa_info = &fp->rx_tpa_info[queue];
3354
3355             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3356                   fp->index, queue);
3357
3358             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3359                          tpa_info->len_on_bd);
3360             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3361
3362             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3363                          &cqe->end_agg_cqe, comp_ring_cons);
3364
3365             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3366
3367             goto next_cqe;
3368         }
3369
3370         /* non TPA */
3371
3372         /* is this an error packet? */
3373         if (__predict_false(cqe_fp_flags &
3374                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3375             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3376             fp->eth_q_stats.rx_soft_errors++;
3377             goto next_rx;
3378         }
3379
3380         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3381         pad = cqe_fp->placement_offset;
3382
3383         m = rx_buf->m;
3384
3385         if (__predict_false(m == NULL)) {
3386             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3387                   bd_cons, fp->index);
3388             goto next_rx;
3389         }
3390
3391         /* XXX double copy if packet length under a threshold */
3392
3393         /*
3394          * If all the buffer descriptors are filled with mbufs then fill in
3395          * the current consumer index with a new BD. Else if a maximum Rx
3396          * buffer limit is imposed then fill in the next producer index.
3397          */
3398         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3399                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3400                                       bd_prod : bd_cons);
3401         if (rc != 0) {
3402
3403             /* we simply reuse the received mbuf and don't post it to the stack */
3404             m = NULL;
3405
3406             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3407                   fp->index, rc);
3408             fp->eth_q_stats.rx_soft_errors++;
3409
3410             if (sc->max_rx_bufs != RX_BD_USABLE) {
3411                 /* copy this consumer index to the producer index */
3412                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3413                        sizeof(struct bxe_sw_rx_bd));
3414                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3415             }
3416
3417             goto next_rx;
3418         }
3419
3420         /* current mbuf was detached from the bd */
3421         fp->eth_q_stats.mbuf_alloc_rx--;
3422
3423         /* we allocated a replacement mbuf, fixup the current one */
3424         m_adj(m, pad);
3425         m->m_pkthdr.len = m->m_len = len;
3426
3427         /* assign packet to this interface interface */
3428         m->m_pkthdr.rcvif = ifp;
3429
3430         /* assume no hardware checksum has complated */
3431         m->m_pkthdr.csum_flags = 0;
3432
3433         /* validate checksum if offload enabled */
3434         if (ifp->if_capenable & IFCAP_RXCSUM) {
3435             /* check for a valid IP frame */
3436             if (!(cqe->fast_path_cqe.status_flags &
3437                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3438                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3439                 if (__predict_false(cqe_fp_flags &
3440                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3441                     fp->eth_q_stats.rx_hw_csum_errors++;
3442                 } else {
3443                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3444                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3445                 }
3446             }
3447
3448             /* check for a valid TCP/UDP frame */
3449             if (!(cqe->fast_path_cqe.status_flags &
3450                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3451                 if (__predict_false(cqe_fp_flags &
3452                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3453                     fp->eth_q_stats.rx_hw_csum_errors++;
3454                 } else {
3455                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3456                     m->m_pkthdr.csum_data = 0xFFFF;
3457                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3458                                                CSUM_PSEUDO_HDR);
3459                 }
3460             }
3461         }
3462
3463         /* if there is a VLAN tag then flag that info */
3464         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3465             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3466             m->m_flags |= M_VLANTAG;
3467         }
3468
3469 #if __FreeBSD_version >= 800000
3470         /* specify what RSS queue was used for this flow */
3471         m->m_pkthdr.flowid = fp->index;
3472         m->m_flags |= M_FLOWID;
3473 #endif
3474
3475 next_rx:
3476
3477         bd_cons    = RX_BD_NEXT(bd_cons);
3478         bd_prod    = RX_BD_NEXT(bd_prod);
3479         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3480
3481         /* pass the frame to the stack */
3482         if (__predict_true(m != NULL)) {
3483             ifp->if_ipackets++;
3484             rx_pkts++;
3485             (*ifp->if_input)(ifp, m);
3486         }
3487
3488 next_cqe:
3489
3490         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3491         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3492
3493         /* limit spinning on the queue */
3494         if (rc != 0)
3495             break;
3496
3497         if (rx_pkts == sc->rx_budget) {
3498             fp->eth_q_stats.rx_budget_reached++;
3499             break;
3500         }
3501     } /* while work to do */
3502
3503     fp->rx_bd_cons = bd_cons;
3504     fp->rx_bd_prod = bd_prod_fw;
3505     fp->rx_cq_cons = sw_cq_cons;
3506     fp->rx_cq_prod = sw_cq_prod;
3507
3508     /* Update producers */
3509     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3510
3511     fp->eth_q_stats.rx_pkts += rx_pkts;
3512     fp->eth_q_stats.rx_calls++;
3513
3514     BXE_FP_RX_UNLOCK(fp);
3515
3516     return (sw_cq_cons != hw_cq_cons);
3517 }
3518
3519 static uint16_t
3520 bxe_free_tx_pkt(struct bxe_softc    *sc,
3521                 struct bxe_fastpath *fp,
3522                 uint16_t            idx)
3523 {
3524     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3525     struct eth_tx_start_bd *tx_start_bd;
3526     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3527     uint16_t new_cons;
3528     int nbd;
3529
3530     /* unmap the mbuf from non-paged memory */
3531     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3532
3533     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3534     nbd = le16toh(tx_start_bd->nbd) - 1;
3535
3536 #if 0
3537     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3538         bxe_panic(sc, ("BAD nbd!\n"));
3539     }
3540 #endif
3541
3542     new_cons = (tx_buf->first_bd + nbd);
3543
3544 #if 0
3545     struct eth_tx_bd *tx_data_bd;
3546
3547     /*
3548      * The following code doesn't do anything but is left here
3549      * for clarity on what the new value of new_cons skipped.
3550      */
3551
3552     /* get the next bd */
3553     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3554
3555     /* skip the parse bd */
3556     --nbd;
3557     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3558
3559     /* skip the TSO split header bd since they have no mapping */
3560     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3561         --nbd;
3562         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3563     }
3564
3565     /* now free frags */
3566     while (nbd > 0) {
3567         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3568         if (--nbd) {
3569             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3570         }
3571     }
3572 #endif
3573
3574     /* free the mbuf */
3575     if (__predict_true(tx_buf->m != NULL)) {
3576         m_freem(tx_buf->m);
3577         fp->eth_q_stats.mbuf_alloc_tx--;
3578     } else {
3579         fp->eth_q_stats.tx_chain_lost_mbuf++;
3580     }
3581
3582     tx_buf->m = NULL;
3583     tx_buf->first_bd = 0;
3584
3585     return (new_cons);
3586 }
3587
3588 /* transmit timeout watchdog */
3589 static int
3590 bxe_watchdog(struct bxe_softc    *sc,
3591              struct bxe_fastpath *fp)
3592 {
3593     BXE_FP_TX_LOCK(fp);
3594
3595     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3596         BXE_FP_TX_UNLOCK(fp);
3597         return (0);
3598     }
3599
3600     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3601
3602     BXE_FP_TX_UNLOCK(fp);
3603
3604     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3605     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3606
3607     return (-1);
3608 }
3609
3610 /* processes transmit completions */
3611 static uint8_t
3612 bxe_txeof(struct bxe_softc    *sc,
3613           struct bxe_fastpath *fp)
3614 {
3615     struct ifnet *ifp = sc->ifnet;
3616     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3617     uint16_t tx_bd_avail;
3618
3619     BXE_FP_TX_LOCK_ASSERT(fp);
3620
3621     bd_cons = fp->tx_bd_cons;
3622     hw_cons = le16toh(*fp->tx_cons_sb);
3623     sw_cons = fp->tx_pkt_cons;
3624
3625     while (sw_cons != hw_cons) {
3626         pkt_cons = TX_BD(sw_cons);
3627
3628         BLOGD(sc, DBG_TX,
3629               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3630               fp->index, hw_cons, sw_cons, pkt_cons);
3631
3632         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3633
3634         sw_cons++;
3635     }
3636
3637     fp->tx_pkt_cons = sw_cons;
3638     fp->tx_bd_cons  = bd_cons;
3639
3640     BLOGD(sc, DBG_TX,
3641           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3642           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3643
3644     mb();
3645
3646     tx_bd_avail = bxe_tx_avail(sc, fp);
3647
3648     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3649         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3650     } else {
3651         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3652     }
3653
3654     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3655         /* reset the watchdog timer if there are pending transmits */
3656         fp->watchdog_timer = BXE_TX_TIMEOUT;
3657         return (TRUE);
3658     } else {
3659         /* clear watchdog when there are no pending transmits */
3660         fp->watchdog_timer = 0;
3661         return (FALSE);
3662     }
3663 }
3664
3665 static void
3666 bxe_drain_tx_queues(struct bxe_softc *sc)
3667 {
3668     struct bxe_fastpath *fp;
3669     int i, count;
3670
3671     /* wait until all TX fastpath tasks have completed */
3672     for (i = 0; i < sc->num_queues; i++) {
3673         fp = &sc->fp[i];
3674
3675         count = 1000;
3676
3677         while (bxe_has_tx_work(fp)) {
3678
3679             BXE_FP_TX_LOCK(fp);
3680             bxe_txeof(sc, fp);
3681             BXE_FP_TX_UNLOCK(fp);
3682
3683             if (count == 0) {
3684                 BLOGE(sc, "Timeout waiting for fp[%d] "
3685                           "transmits to complete!\n", i);
3686                 bxe_panic(sc, ("tx drain failure\n"));
3687                 return;
3688             }
3689
3690             count--;
3691             DELAY(1000);
3692             rmb();
3693         }
3694     }
3695
3696     return;
3697 }
3698
3699 static int
3700 bxe_del_all_macs(struct bxe_softc          *sc,
3701                  struct ecore_vlan_mac_obj *mac_obj,
3702                  int                       mac_type,
3703                  uint8_t                   wait_for_comp)
3704 {
3705     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3706     int rc;
3707
3708     /* wait for completion of requested */
3709     if (wait_for_comp) {
3710         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3711     }
3712
3713     /* Set the mac type of addresses we want to clear */
3714     bxe_set_bit(mac_type, &vlan_mac_flags);
3715
3716     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3717     if (rc < 0) {
3718         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3719     }
3720
3721     return (rc);
3722 }
3723
3724 static int
3725 bxe_fill_accept_flags(struct bxe_softc *sc,
3726                       uint32_t         rx_mode,
3727                       unsigned long    *rx_accept_flags,
3728                       unsigned long    *tx_accept_flags)
3729 {
3730     /* Clear the flags first */
3731     *rx_accept_flags = 0;
3732     *tx_accept_flags = 0;
3733
3734     switch (rx_mode) {
3735     case BXE_RX_MODE_NONE:
3736         /*
3737          * 'drop all' supersedes any accept flags that may have been
3738          * passed to the function.
3739          */
3740         break;
3741
3742     case BXE_RX_MODE_NORMAL:
3743         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3744         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3745         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3746
3747         /* internal switching mode */
3748         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3749         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3750         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3751
3752         break;
3753
3754     case BXE_RX_MODE_ALLMULTI:
3755         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3756         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3757         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3758
3759         /* internal switching mode */
3760         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3761         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3762         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3763
3764         break;
3765
3766     case BXE_RX_MODE_PROMISC:
3767         /*
3768          * According to deffinition of SI mode, iface in promisc mode
3769          * should receive matched and unmatched (in resolution of port)
3770          * unicast packets.
3771          */
3772         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3773         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3774         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3775         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3776
3777         /* internal switching mode */
3778         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3779         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3780
3781         if (IS_MF_SI(sc)) {
3782             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3783         } else {
3784             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3785         }
3786
3787         break;
3788
3789     default:
3790         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3791         return (-1);
3792     }
3793
3794     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3795     if (rx_mode != BXE_RX_MODE_NONE) {
3796         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3797         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3798     }
3799
3800     return (0);
3801 }
3802
3803 static int
3804 bxe_set_q_rx_mode(struct bxe_softc *sc,
3805                   uint8_t          cl_id,
3806                   unsigned long    rx_mode_flags,
3807                   unsigned long    rx_accept_flags,
3808                   unsigned long    tx_accept_flags,
3809                   unsigned long    ramrod_flags)
3810 {
3811     struct ecore_rx_mode_ramrod_params ramrod_param;
3812     int rc;
3813
3814     memset(&ramrod_param, 0, sizeof(ramrod_param));
3815
3816     /* Prepare ramrod parameters */
3817     ramrod_param.cid = 0;
3818     ramrod_param.cl_id = cl_id;
3819     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3820     ramrod_param.func_id = SC_FUNC(sc);
3821
3822     ramrod_param.pstate = &sc->sp_state;
3823     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3824
3825     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3826     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3827
3828     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3829
3830     ramrod_param.ramrod_flags = ramrod_flags;
3831     ramrod_param.rx_mode_flags = rx_mode_flags;
3832
3833     ramrod_param.rx_accept_flags = rx_accept_flags;
3834     ramrod_param.tx_accept_flags = tx_accept_flags;
3835
3836     rc = ecore_config_rx_mode(sc, &ramrod_param);
3837     if (rc < 0) {
3838         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3839         return (rc);
3840     }
3841
3842     return (0);
3843 }
3844
3845 static int
3846 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3847 {
3848     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3849     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3850     int rc;
3851
3852     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3853                                &tx_accept_flags);
3854     if (rc) {
3855         return (rc);
3856     }
3857
3858     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3859     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3860
3861     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3862     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3863                               rx_accept_flags, tx_accept_flags,
3864                               ramrod_flags));
3865 }
3866
3867 /* returns the "mcp load_code" according to global load_count array */
3868 static int
3869 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3870 {
3871     int path = SC_PATH(sc);
3872     int port = SC_PORT(sc);
3873
3874     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3875           path, load_count[path][0], load_count[path][1],
3876           load_count[path][2]);
3877     load_count[path][0]++;
3878     load_count[path][1 + port]++;
3879     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3880           path, load_count[path][0], load_count[path][1],
3881           load_count[path][2]);
3882     if (load_count[path][0] == 1) {
3883         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3884     } else if (load_count[path][1 + port] == 1) {
3885         return (FW_MSG_CODE_DRV_LOAD_PORT);
3886     } else {
3887         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3888     }
3889 }
3890
3891 /* returns the "mcp load_code" according to global load_count array */
3892 static int
3893 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3894 {
3895     int port = SC_PORT(sc);
3896     int path = SC_PATH(sc);
3897
3898     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3899           path, load_count[path][0], load_count[path][1],
3900           load_count[path][2]);
3901     load_count[path][0]--;
3902     load_count[path][1 + port]--;
3903     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3904           path, load_count[path][0], load_count[path][1],
3905           load_count[path][2]);
3906     if (load_count[path][0] == 0) {
3907         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3908     } else if (load_count[path][1 + port] == 0) {
3909         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3910     } else {
3911         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3912     }
3913 }
3914
3915 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3916 static uint32_t
3917 bxe_send_unload_req(struct bxe_softc *sc,
3918                     int              unload_mode)
3919 {
3920     uint32_t reset_code = 0;
3921 #if 0
3922     int port = SC_PORT(sc);
3923     int path = SC_PATH(sc);
3924 #endif
3925
3926     /* Select the UNLOAD request mode */
3927     if (unload_mode == UNLOAD_NORMAL) {
3928         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3929     }
3930 #if 0
3931     else if (sc->flags & BXE_NO_WOL_FLAG) {
3932         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3933     } else if (sc->wol) {
3934         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3935         uint8_t *mac_addr = sc->dev->dev_addr;
3936         uint32_t val;
3937         uint16_t pmc;
3938
3939         /*
3940          * The mac address is written to entries 1-4 to
3941          * preserve entry 0 which is used by the PMF
3942          */
3943         uint8_t entry = (SC_VN(sc) + 1)*8;
3944
3945         val = (mac_addr[0] << 8) | mac_addr[1];
3946         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3947
3948         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3949               (mac_addr[4] << 8) | mac_addr[5];
3950         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3951
3952         /* Enable the PME and clear the status */
3953         pmc = pci_read_config(sc->dev,
3954                               (sc->devinfo.pcie_pm_cap_reg +
3955                                PCIR_POWER_STATUS),
3956                               2);
3957         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3958         pci_write_config(sc->dev,
3959                          (sc->devinfo.pcie_pm_cap_reg +
3960                           PCIR_POWER_STATUS),
3961                          pmc, 4);
3962
3963         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3964     }
3965 #endif
3966     else {
3967         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3968     }
3969
3970     /* Send the request to the MCP */
3971     if (!BXE_NOMCP(sc)) {
3972         reset_code = bxe_fw_command(sc, reset_code, 0);
3973     } else {
3974         reset_code = bxe_nic_unload_no_mcp(sc);
3975     }
3976
3977     return (reset_code);
3978 }
3979
3980 /* send UNLOAD_DONE command to the MCP */
3981 static void
3982 bxe_send_unload_done(struct bxe_softc *sc,
3983                      uint8_t          keep_link)
3984 {
3985     uint32_t reset_param =
3986         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3987
3988     /* Report UNLOAD_DONE to MCP */
3989     if (!BXE_NOMCP(sc)) {
3990         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3991     }
3992 }
3993
3994 static int
3995 bxe_func_wait_started(struct bxe_softc *sc)
3996 {
3997     int tout = 50;
3998
3999     if (!sc->port.pmf) {
4000         return (0);
4001     }
4002
4003     /*
4004      * (assumption: No Attention from MCP at this stage)
4005      * PMF probably in the middle of TX disable/enable transaction
4006      * 1. Sync IRS for default SB
4007      * 2. Sync SP queue - this guarantees us that attention handling started
4008      * 3. Wait, that TX disable/enable transaction completes
4009      *
4010      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4011      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4012      * received completion for the transaction the state is TX_STOPPED.
4013      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4014      * transaction.
4015      */
4016
4017     /* XXX make sure default SB ISR is done */
4018     /* need a way to synchronize an irq (intr_mtx?) */
4019
4020     /* XXX flush any work queues */
4021
4022     while (ecore_func_get_state(sc, &sc->func_obj) !=
4023            ECORE_F_STATE_STARTED && tout--) {
4024         DELAY(20000);
4025     }
4026
4027     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4028         /*
4029          * Failed to complete the transaction in a "good way"
4030          * Force both transactions with CLR bit.
4031          */
4032         struct ecore_func_state_params func_params = { NULL };
4033
4034         BLOGE(sc, "Unexpected function state! "
4035                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4036
4037         func_params.f_obj = &sc->func_obj;
4038         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4039
4040         /* STARTED-->TX_STOPPED */
4041         func_params.cmd = ECORE_F_CMD_TX_STOP;
4042         ecore_func_state_change(sc, &func_params);
4043
4044         /* TX_STOPPED-->STARTED */
4045         func_params.cmd = ECORE_F_CMD_TX_START;
4046         return (ecore_func_state_change(sc, &func_params));
4047     }
4048
4049     return (0);
4050 }
4051
4052 static int
4053 bxe_stop_queue(struct bxe_softc *sc,
4054                int              index)
4055 {
4056     struct bxe_fastpath *fp = &sc->fp[index];
4057     struct ecore_queue_state_params q_params = { NULL };
4058     int rc;
4059
4060     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4061
4062     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4063     /* We want to wait for completion in this context */
4064     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4065
4066     /* Stop the primary connection: */
4067
4068     /* ...halt the connection */
4069     q_params.cmd = ECORE_Q_CMD_HALT;
4070     rc = ecore_queue_state_change(sc, &q_params);
4071     if (rc) {
4072         return (rc);
4073     }
4074
4075     /* ...terminate the connection */
4076     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4077     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4078     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4079     rc = ecore_queue_state_change(sc, &q_params);
4080     if (rc) {
4081         return (rc);
4082     }
4083
4084     /* ...delete cfc entry */
4085     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4086     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4087     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4088     return (ecore_queue_state_change(sc, &q_params));
4089 }
4090
4091 /* wait for the outstanding SP commands */
4092 static inline uint8_t
4093 bxe_wait_sp_comp(struct bxe_softc *sc,
4094                  unsigned long    mask)
4095 {
4096     unsigned long tmp;
4097     int tout = 5000; /* wait for 5 secs tops */
4098
4099     while (tout--) {
4100         mb();
4101         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4102             return (TRUE);
4103         }
4104
4105         DELAY(1000);
4106     }
4107
4108     mb();
4109
4110     tmp = atomic_load_acq_long(&sc->sp_state);
4111     if (tmp & mask) {
4112         BLOGE(sc, "Filtering completion timed out: "
4113                   "sp_state 0x%lx, mask 0x%lx\n",
4114               tmp, mask);
4115         return (FALSE);
4116     }
4117
4118     return (FALSE);
4119 }
4120
4121 static int
4122 bxe_func_stop(struct bxe_softc *sc)
4123 {
4124     struct ecore_func_state_params func_params = { NULL };
4125     int rc;
4126
4127     /* prepare parameters for function state transitions */
4128     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4129     func_params.f_obj = &sc->func_obj;
4130     func_params.cmd = ECORE_F_CMD_STOP;
4131
4132     /*
4133      * Try to stop the function the 'good way'. If it fails (in case
4134      * of a parity error during bxe_chip_cleanup()) and we are
4135      * not in a debug mode, perform a state transaction in order to
4136      * enable further HW_RESET transaction.
4137      */
4138     rc = ecore_func_state_change(sc, &func_params);
4139     if (rc) {
4140         BLOGE(sc, "FUNC_STOP ramrod failed. "
4141                   "Running a dry transaction\n");
4142         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4143         return (ecore_func_state_change(sc, &func_params));
4144     }
4145
4146     return (0);
4147 }
4148
4149 static int
4150 bxe_reset_hw(struct bxe_softc *sc,
4151              uint32_t         load_code)
4152 {
4153     struct ecore_func_state_params func_params = { NULL };
4154
4155     /* Prepare parameters for function state transitions */
4156     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4157
4158     func_params.f_obj = &sc->func_obj;
4159     func_params.cmd = ECORE_F_CMD_HW_RESET;
4160
4161     func_params.params.hw_init.load_phase = load_code;
4162
4163     return (ecore_func_state_change(sc, &func_params));
4164 }
4165
4166 static void
4167 bxe_int_disable_sync(struct bxe_softc *sc,
4168                      int              disable_hw)
4169 {
4170     if (disable_hw) {
4171         /* prevent the HW from sending interrupts */
4172         bxe_int_disable(sc);
4173     }
4174
4175     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4176     /* make sure all ISRs are done */
4177
4178     /* XXX make sure sp_task is not running */
4179     /* cancel and flush work queues */
4180 }
4181
4182 static void
4183 bxe_chip_cleanup(struct bxe_softc *sc,
4184                  uint32_t         unload_mode,
4185                  uint8_t          keep_link)
4186 {
4187     int port = SC_PORT(sc);
4188     struct ecore_mcast_ramrod_params rparam = { NULL };
4189     uint32_t reset_code;
4190     int i, rc = 0;
4191
4192     bxe_drain_tx_queues(sc);
4193
4194     /* give HW time to discard old tx messages */
4195     DELAY(1000);
4196
4197     /* Clean all ETH MACs */
4198     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4199     if (rc < 0) {
4200         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4201     }
4202
4203     /* Clean up UC list  */
4204     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4205     if (rc < 0) {
4206         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4207     }
4208
4209     /* Disable LLH */
4210     if (!CHIP_IS_E1(sc)) {
4211         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4212     }
4213
4214     /* Set "drop all" to stop Rx */
4215
4216     /*
4217      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4218      * a race between the completion code and this code.
4219      */
4220     BXE_MCAST_LOCK(sc);
4221
4222     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4223         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4224     } else {
4225         bxe_set_storm_rx_mode(sc);
4226     }
4227
4228     /* Clean up multicast configuration */
4229     rparam.mcast_obj = &sc->mcast_obj;
4230     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4231     if (rc < 0) {
4232         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4233     }
4234
4235     BXE_MCAST_UNLOCK(sc);
4236
4237     // XXX bxe_iov_chip_cleanup(sc);
4238
4239     /*
4240      * Send the UNLOAD_REQUEST to the MCP. This will return if
4241      * this function should perform FUNCTION, PORT, or COMMON HW
4242      * reset.
4243      */
4244     reset_code = bxe_send_unload_req(sc, unload_mode);
4245
4246     /*
4247      * (assumption: No Attention from MCP at this stage)
4248      * PMF probably in the middle of TX disable/enable transaction
4249      */
4250     rc = bxe_func_wait_started(sc);
4251     if (rc) {
4252         BLOGE(sc, "bxe_func_wait_started failed\n");
4253     }
4254
4255     /*
4256      * Close multi and leading connections
4257      * Completions for ramrods are collected in a synchronous way
4258      */
4259     for (i = 0; i < sc->num_queues; i++) {
4260         if (bxe_stop_queue(sc, i)) {
4261             goto unload_error;
4262         }
4263     }
4264
4265     /*
4266      * If SP settings didn't get completed so far - something
4267      * very wrong has happen.
4268      */
4269     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4270         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4271     }
4272
4273 unload_error:
4274
4275     rc = bxe_func_stop(sc);
4276     if (rc) {
4277         BLOGE(sc, "Function stop failed!\n");
4278     }
4279
4280     /* disable HW interrupts */
4281     bxe_int_disable_sync(sc, TRUE);
4282
4283     /* detach interrupts */
4284     bxe_interrupt_detach(sc);
4285
4286     /* Reset the chip */
4287     rc = bxe_reset_hw(sc, reset_code);
4288     if (rc) {
4289         BLOGE(sc, "Hardware reset failed\n");
4290     }
4291
4292     /* Report UNLOAD_DONE to MCP */
4293     bxe_send_unload_done(sc, keep_link);
4294 }
4295
4296 static void
4297 bxe_disable_close_the_gate(struct bxe_softc *sc)
4298 {
4299     uint32_t val;
4300     int port = SC_PORT(sc);
4301
4302     BLOGD(sc, DBG_LOAD,
4303           "Disabling 'close the gates'\n");
4304
4305     if (CHIP_IS_E1(sc)) {
4306         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4307                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4308         val = REG_RD(sc, addr);
4309         val &= ~(0x300);
4310         REG_WR(sc, addr, val);
4311     } else {
4312         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4313         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4314                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4315         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4316     }
4317 }
4318
4319 /*
4320  * Cleans the object that have internal lists without sending
4321  * ramrods. Should be run when interrutps are disabled.
4322  */
4323 static void
4324 bxe_squeeze_objects(struct bxe_softc *sc)
4325 {
4326     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4327     struct ecore_mcast_ramrod_params rparam = { NULL };
4328     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4329     int rc;
4330
4331     /* Cleanup MACs' object first... */
4332
4333     /* Wait for completion of requested */
4334     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4335     /* Perform a dry cleanup */
4336     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4337
4338     /* Clean ETH primary MAC */
4339     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4340     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4341                              &ramrod_flags);
4342     if (rc != 0) {
4343         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4344     }
4345
4346     /* Cleanup UC list */
4347     vlan_mac_flags = 0;
4348     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4349     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4350                              &ramrod_flags);
4351     if (rc != 0) {
4352         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4353     }
4354
4355     /* Now clean mcast object... */
4356
4357     rparam.mcast_obj = &sc->mcast_obj;
4358     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4359
4360     /* Add a DEL command... */
4361     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4362     if (rc < 0) {
4363         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4364     }
4365
4366     /* now wait until all pending commands are cleared */
4367
4368     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4369     while (rc != 0) {
4370         if (rc < 0) {
4371             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4372             return;
4373         }
4374
4375         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4376     }
4377 }
4378
4379 /* stop the controller */
4380 static __noinline int
4381 bxe_nic_unload(struct bxe_softc *sc,
4382                uint32_t         unload_mode,
4383                uint8_t          keep_link)
4384 {
4385     uint8_t global = FALSE;
4386     uint32_t val;
4387
4388     BXE_CORE_LOCK_ASSERT(sc);
4389
4390     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4391
4392     /* mark driver as unloaded in shmem2 */
4393     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4394         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4395         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4396                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4397     }
4398
4399     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4400         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4401         /*
4402          * We can get here if the driver has been unloaded
4403          * during parity error recovery and is either waiting for a
4404          * leader to complete or for other functions to unload and
4405          * then ifconfig down has been issued. In this case we want to
4406          * unload and let other functions to complete a recovery
4407          * process.
4408          */
4409         sc->recovery_state = BXE_RECOVERY_DONE;
4410         sc->is_leader = 0;
4411         bxe_release_leader_lock(sc);
4412         mb();
4413
4414         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4415         BLOGE(sc, "Can't unload in closed or error state\n");
4416         return (-1);
4417     }
4418
4419     /*
4420      * Nothing to do during unload if previous bxe_nic_load()
4421      * did not completed succesfully - all resourses are released.
4422      */
4423     if ((sc->state == BXE_STATE_CLOSED) ||
4424         (sc->state == BXE_STATE_ERROR)) {
4425         return (0);
4426     }
4427
4428     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4429     mb();
4430
4431     /* stop tx */
4432     bxe_tx_disable(sc);
4433
4434     sc->rx_mode = BXE_RX_MODE_NONE;
4435     /* XXX set rx mode ??? */
4436
4437     if (IS_PF(sc)) {
4438         /* set ALWAYS_ALIVE bit in shmem */
4439         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4440
4441         bxe_drv_pulse(sc);
4442
4443         bxe_stats_handle(sc, STATS_EVENT_STOP);
4444         bxe_save_statistics(sc);
4445     }
4446
4447     /* wait till consumers catch up with producers in all queues */
4448     bxe_drain_tx_queues(sc);
4449
4450     /* if VF indicate to PF this function is going down (PF will delete sp
4451      * elements and clear initializations
4452      */
4453     if (IS_VF(sc)) {
4454         ; /* bxe_vfpf_close_vf(sc); */
4455     } else if (unload_mode != UNLOAD_RECOVERY) {
4456         /* if this is a normal/close unload need to clean up chip */
4457         bxe_chip_cleanup(sc, unload_mode, keep_link);
4458     } else {
4459         /* Send the UNLOAD_REQUEST to the MCP */
4460         bxe_send_unload_req(sc, unload_mode);
4461
4462         /*
4463          * Prevent transactions to host from the functions on the
4464          * engine that doesn't reset global blocks in case of global
4465          * attention once gloabl blocks are reset and gates are opened
4466          * (the engine which leader will perform the recovery
4467          * last).
4468          */
4469         if (!CHIP_IS_E1x(sc)) {
4470             bxe_pf_disable(sc);
4471         }
4472
4473         /* disable HW interrupts */
4474         bxe_int_disable_sync(sc, TRUE);
4475
4476         /* detach interrupts */
4477         bxe_interrupt_detach(sc);
4478
4479         /* Report UNLOAD_DONE to MCP */
4480         bxe_send_unload_done(sc, FALSE);
4481     }
4482
4483     /*
4484      * At this stage no more interrupts will arrive so we may safely clean
4485      * the queue'able objects here in case they failed to get cleaned so far.
4486      */
4487     if (IS_PF(sc)) {
4488         bxe_squeeze_objects(sc);
4489     }
4490
4491     /* There should be no more pending SP commands at this stage */
4492     sc->sp_state = 0;
4493
4494     sc->port.pmf = 0;
4495
4496     bxe_free_fp_buffers(sc);
4497
4498     if (IS_PF(sc)) {
4499         bxe_free_mem(sc);
4500     }
4501
4502     bxe_free_fw_stats_mem(sc);
4503
4504     sc->state = BXE_STATE_CLOSED;
4505
4506     /*
4507      * Check if there are pending parity attentions. If there are - set
4508      * RECOVERY_IN_PROGRESS.
4509      */
4510     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4511         bxe_set_reset_in_progress(sc);
4512
4513         /* Set RESET_IS_GLOBAL if needed */
4514         if (global) {
4515             bxe_set_reset_global(sc);
4516         }
4517     }
4518
4519     /*
4520      * The last driver must disable a "close the gate" if there is no
4521      * parity attention or "process kill" pending.
4522      */
4523     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4524         bxe_reset_is_done(sc, SC_PATH(sc))) {
4525         bxe_disable_close_the_gate(sc);
4526     }
4527
4528     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4529
4530     return (0);
4531 }
4532
4533 /*
4534  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4535  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4536  */
4537 static int
4538 bxe_ifmedia_update(struct ifnet *ifp)
4539 {
4540     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4541     struct ifmedia *ifm;
4542
4543     ifm = &sc->ifmedia;
4544
4545     /* We only support Ethernet media type. */
4546     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4547         return (EINVAL);
4548     }
4549
4550     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4551     case IFM_AUTO:
4552          break;
4553     case IFM_10G_CX4:
4554     case IFM_10G_SR:
4555     case IFM_10G_T:
4556     case IFM_10G_TWINAX:
4557     default:
4558         /* We don't support changing the media type. */
4559         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4560               IFM_SUBTYPE(ifm->ifm_media));
4561         return (EINVAL);
4562     }
4563
4564     return (0);
4565 }
4566
4567 /*
4568  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4569  */
4570 static void
4571 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4572 {
4573     struct bxe_softc *sc = ifp->if_softc;
4574
4575     /* Report link down if the driver isn't running. */
4576     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4577         ifmr->ifm_active |= IFM_NONE;
4578         return;
4579     }
4580
4581     /* Setup the default interface info. */
4582     ifmr->ifm_status = IFM_AVALID;
4583     ifmr->ifm_active = IFM_ETHER;
4584
4585     if (sc->link_vars.link_up) {
4586         ifmr->ifm_status |= IFM_ACTIVE;
4587     } else {
4588         ifmr->ifm_active |= IFM_NONE;
4589         return;
4590     }
4591
4592     ifmr->ifm_active |= sc->media;
4593
4594     if (sc->link_vars.duplex == DUPLEX_FULL) {
4595         ifmr->ifm_active |= IFM_FDX;
4596     } else {
4597         ifmr->ifm_active |= IFM_HDX;
4598     }
4599 }
4600
4601 static int
4602 bxe_ioctl_nvram(struct bxe_softc *sc,
4603                 uint32_t         priv_op,
4604                 struct ifreq     *ifr)
4605 {
4606     struct bxe_nvram_data nvdata_base;
4607     struct bxe_nvram_data *nvdata;
4608     int len;
4609     int error = 0;
4610
4611     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4612
4613     len = (sizeof(struct bxe_nvram_data) +
4614            nvdata_base.len -
4615            sizeof(uint32_t));
4616
4617     if (len > sizeof(struct bxe_nvram_data)) {
4618         if ((nvdata = (struct bxe_nvram_data *)
4619                  malloc(len, M_DEVBUF,
4620                         (M_NOWAIT | M_ZERO))) == NULL) {
4621             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4622             return (1);
4623         }
4624         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4625     } else {
4626         nvdata = &nvdata_base;
4627     }
4628
4629     if (priv_op == BXE_IOC_RD_NVRAM) {
4630         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4631               nvdata->offset, nvdata->len);
4632         error = bxe_nvram_read(sc,
4633                                nvdata->offset,
4634                                (uint8_t *)nvdata->value,
4635                                nvdata->len);
4636         copyout(nvdata, ifr->ifr_data, len);
4637     } else { /* BXE_IOC_WR_NVRAM */
4638         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4639               nvdata->offset, nvdata->len);
4640         copyin(ifr->ifr_data, nvdata, len);
4641         error = bxe_nvram_write(sc,
4642                                 nvdata->offset,
4643                                 (uint8_t *)nvdata->value,
4644                                 nvdata->len);
4645     }
4646
4647     if (len > sizeof(struct bxe_nvram_data)) {
4648         free(nvdata, M_DEVBUF);
4649     }
4650
4651     return (error);
4652 }
4653
4654 static int
4655 bxe_ioctl_stats_show(struct bxe_softc *sc,
4656                      uint32_t         priv_op,
4657                      struct ifreq     *ifr)
4658 {
4659     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4660     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4661     caddr_t p_tmp;
4662     uint32_t *offset;
4663     int i;
4664
4665     switch (priv_op)
4666     {
4667     case BXE_IOC_STATS_SHOW_NUM:
4668         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4669         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4670             BXE_NUM_ETH_STATS;
4671         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4672             STAT_NAME_LEN;
4673         return (0);
4674
4675     case BXE_IOC_STATS_SHOW_STR:
4676         memset(ifr->ifr_data, 0, str_size);
4677         p_tmp = ifr->ifr_data;
4678         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4679             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4680             p_tmp += STAT_NAME_LEN;
4681         }
4682         return (0);
4683
4684     case BXE_IOC_STATS_SHOW_CNT:
4685         memset(ifr->ifr_data, 0, stats_size);
4686         p_tmp = ifr->ifr_data;
4687         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4688             offset = ((uint32_t *)&sc->eth_stats +
4689                       bxe_eth_stats_arr[i].offset);
4690             switch (bxe_eth_stats_arr[i].size) {
4691             case 4:
4692                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4693                 break;
4694             case 8:
4695                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4696                 break;
4697             default:
4698                 *((uint64_t *)p_tmp) = 0;
4699             }
4700             p_tmp += sizeof(uint64_t);
4701         }
4702         return (0);
4703
4704     default:
4705         return (-1);
4706     }
4707 }
4708
4709 static void
4710 bxe_handle_chip_tq(void *context,
4711                    int  pending)
4712 {
4713     struct bxe_softc *sc = (struct bxe_softc *)context;
4714     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4715
4716     switch (work)
4717     {
4718     case CHIP_TQ_START:
4719         if ((sc->ifnet->if_flags & IFF_UP) &&
4720             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4721             /* start the interface */
4722             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4723             BXE_CORE_LOCK(sc);
4724             bxe_init_locked(sc);
4725             BXE_CORE_UNLOCK(sc);
4726         }
4727         break;
4728
4729     case CHIP_TQ_STOP:
4730         if (!(sc->ifnet->if_flags & IFF_UP) &&
4731             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4732             /* bring down the interface */
4733             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4734             bxe_periodic_stop(sc);
4735             BXE_CORE_LOCK(sc);
4736             bxe_stop_locked(sc);
4737             BXE_CORE_UNLOCK(sc);
4738         }
4739         break;
4740
4741     case CHIP_TQ_REINIT:
4742         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4743             /* restart the interface */
4744             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4745             bxe_periodic_stop(sc);
4746             BXE_CORE_LOCK(sc);
4747             bxe_stop_locked(sc);
4748             bxe_init_locked(sc);
4749             BXE_CORE_UNLOCK(sc);
4750         }
4751         break;
4752
4753     default:
4754         break;
4755     }
4756 }
4757
4758 /*
4759  * Handles any IOCTL calls from the operating system.
4760  *
4761  * Returns:
4762  *   0 = Success, >0 Failure
4763  */
4764 static int
4765 bxe_ioctl(struct ifnet *ifp,
4766           u_long       command,
4767           caddr_t      data)
4768 {
4769     struct bxe_softc *sc = ifp->if_softc;
4770     struct ifreq *ifr = (struct ifreq *)data;
4771     struct bxe_nvram_data *nvdata;
4772     uint32_t priv_op;
4773     int mask = 0;
4774     int reinit = 0;
4775     int error = 0;
4776
4777     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4778     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4779
4780     switch (command)
4781     {
4782     case SIOCSIFMTU:
4783         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4784               ifr->ifr_mtu);
4785
4786         if (sc->mtu == ifr->ifr_mtu) {
4787             /* nothing to change */
4788             break;
4789         }
4790
4791         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4792             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4793                   ifr->ifr_mtu, mtu_min, mtu_max);
4794             error = EINVAL;
4795             break;
4796         }
4797
4798         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4799                              (unsigned long)ifr->ifr_mtu);
4800         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4801                               (unsigned long)ifr->ifr_mtu);
4802
4803         reinit = 1;
4804         break;
4805
4806     case SIOCSIFFLAGS:
4807         /* toggle the interface state up or down */
4808         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4809
4810         /* check if the interface is up */
4811         if (ifp->if_flags & IFF_UP) {
4812             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4813                 /* set the receive mode flags */
4814                 bxe_set_rx_mode(sc);
4815             } else {
4816                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4817                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4818             }
4819         } else {
4820             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4821                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4822                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4823             }
4824         }
4825
4826         break;
4827
4828     case SIOCADDMULTI:
4829     case SIOCDELMULTI:
4830         /* add/delete multicast addresses */
4831         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4832
4833         /* check if the interface is up */
4834         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4835             /* set the receive mode flags */
4836             bxe_set_rx_mode(sc);
4837         }
4838
4839         break;
4840
4841     case SIOCSIFCAP:
4842         /* find out which capabilities have changed */
4843         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4844
4845         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4846               mask);
4847
4848         /* toggle the LRO capabilites enable flag */
4849         if (mask & IFCAP_LRO) {
4850             ifp->if_capenable ^= IFCAP_LRO;
4851             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4852                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4853             reinit = 1;
4854         }
4855
4856         /* toggle the TXCSUM checksum capabilites enable flag */
4857         if (mask & IFCAP_TXCSUM) {
4858             ifp->if_capenable ^= IFCAP_TXCSUM;
4859             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4860                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4861             if (ifp->if_capenable & IFCAP_TXCSUM) {
4862                 ifp->if_hwassist = (CSUM_IP       |
4863                                     CSUM_TCP      |
4864                                     CSUM_UDP      |
4865                                     CSUM_TSO      |
4866                                     CSUM_TCP_IPV6 |
4867                                     CSUM_UDP_IPV6);
4868             } else {
4869                 ifp->if_hwassist = 0;
4870             }
4871         }
4872
4873         /* toggle the RXCSUM checksum capabilities enable flag */
4874         if (mask & IFCAP_RXCSUM) {
4875             ifp->if_capenable ^= IFCAP_RXCSUM;
4876             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4877                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4878             if (ifp->if_capenable & IFCAP_RXCSUM) {
4879                 ifp->if_hwassist = (CSUM_IP       |
4880                                     CSUM_TCP      |
4881                                     CSUM_UDP      |
4882                                     CSUM_TSO      |
4883                                     CSUM_TCP_IPV6 |
4884                                     CSUM_UDP_IPV6);
4885             } else {
4886                 ifp->if_hwassist = 0;
4887             }
4888         }
4889
4890         /* toggle TSO4 capabilities enabled flag */
4891         if (mask & IFCAP_TSO4) {
4892             ifp->if_capenable ^= IFCAP_TSO4;
4893             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4894                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4895         }
4896
4897         /* toggle TSO6 capabilities enabled flag */
4898         if (mask & IFCAP_TSO6) {
4899             ifp->if_capenable ^= IFCAP_TSO6;
4900             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4901                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4902         }
4903
4904         /* toggle VLAN_HWTSO capabilities enabled flag */
4905         if (mask & IFCAP_VLAN_HWTSO) {
4906             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4907             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4908                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4909         }
4910
4911         /* toggle VLAN_HWCSUM capabilities enabled flag */
4912         if (mask & IFCAP_VLAN_HWCSUM) {
4913             /* XXX investigate this... */
4914             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4915             error = EINVAL;
4916         }
4917
4918         /* toggle VLAN_MTU capabilities enable flag */
4919         if (mask & IFCAP_VLAN_MTU) {
4920             /* XXX investigate this... */
4921             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4922             error = EINVAL;
4923         }
4924
4925         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4926         if (mask & IFCAP_VLAN_HWTAGGING) {
4927             /* XXX investigate this... */
4928             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4929             error = EINVAL;
4930         }
4931
4932         /* toggle VLAN_HWFILTER capabilities enabled flag */
4933         if (mask & IFCAP_VLAN_HWFILTER) {
4934             /* XXX investigate this... */
4935             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4936             error = EINVAL;
4937         }
4938
4939         /* XXX not yet...
4940          * IFCAP_WOL_MAGIC
4941          */
4942
4943         break;
4944
4945     case SIOCSIFMEDIA:
4946     case SIOCGIFMEDIA:
4947         /* set/get interface media */
4948         BLOGD(sc, DBG_IOCTL,
4949               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4950               (command & 0xff));
4951         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4952         break;
4953
4954     case SIOCGPRIVATE_0:
4955         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4956
4957         switch (priv_op)
4958         {
4959         case BXE_IOC_RD_NVRAM:
4960         case BXE_IOC_WR_NVRAM:
4961             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4962             BLOGD(sc, DBG_IOCTL,
4963                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4964                   nvdata->offset, nvdata->len);
4965             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4966             break;
4967
4968         case BXE_IOC_STATS_SHOW_NUM:
4969         case BXE_IOC_STATS_SHOW_STR:
4970         case BXE_IOC_STATS_SHOW_CNT:
4971             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4972                   priv_op);
4973             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4974             break;
4975
4976         default:
4977             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4978             error = EINVAL;
4979             break;
4980         }
4981
4982         break;
4983
4984     default:
4985         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4986               (command & 0xff));
4987         error = ether_ioctl(ifp, command, data);
4988         break;
4989     }
4990
4991     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4992         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4993               "Re-initializing hardware from IOCTL change\n");
4994         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
4995         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4996     }
4997
4998     return (error);
4999 }
5000
5001 static __noinline void
5002 bxe_dump_mbuf(struct bxe_softc *sc,
5003               struct mbuf      *m,
5004               uint8_t          contents)
5005 {
5006     char * type;
5007     int i = 0;
5008
5009     if (!(sc->debug & DBG_MBUF)) {
5010         return;
5011     }
5012
5013     if (m == NULL) {
5014         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5015         return;
5016     }
5017
5018     while (m) {
5019         BLOGD(sc, DBG_MBUF,
5020               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5021               i, m, m->m_len, m->m_flags,
5022               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5023
5024         if (m->m_flags & M_PKTHDR) {
5025              BLOGD(sc, DBG_MBUF,
5026                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5027                    i, m->m_pkthdr.len, m->m_flags,
5028                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5029                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5030                    "\22M_PROMISC\23M_NOFREE",
5031                    (int)m->m_pkthdr.csum_flags,
5032                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5033                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5034                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5035                    "\14CSUM_PSEUDO_HDR");
5036         }
5037
5038         if (m->m_flags & M_EXT) {
5039             switch (m->m_ext.ext_type) {
5040             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5041             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5042             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5043             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5044             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5045             case EXT_PACKET:     type = "EXT_PACKET";     break;
5046             case EXT_MBUF:       type = "EXT_MBUF";       break;
5047             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5048             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5049             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5050             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5051             default:             type = "UNKNOWN";        break;
5052             }
5053
5054             BLOGD(sc, DBG_MBUF,
5055                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5056                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5057         }
5058
5059         if (contents) {
5060             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5061         }
5062
5063         m = m->m_next;
5064         i++;
5065     }
5066 }
5067
5068 /*
5069  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5070  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5071  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5072  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5073  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5074  */
5075 static int
5076 bxe_chktso_window(struct bxe_softc  *sc,
5077                   int               nsegs,
5078                   bus_dma_segment_t *segs,
5079                   struct mbuf       *m)
5080 {
5081     uint32_t num_wnds, wnd_size, wnd_sum;
5082     int32_t frag_idx, wnd_idx;
5083     unsigned short lso_mss;
5084     int defrag;
5085
5086     defrag = 0;
5087     wnd_sum = 0;
5088     wnd_size = 10;
5089     num_wnds = nsegs - wnd_size;
5090     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5091
5092     /*
5093      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5094      * first window sum of data while skipping the first assuming it is the
5095      * header in FreeBSD.
5096      */
5097     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5098         wnd_sum += htole16(segs[frag_idx].ds_len);
5099     }
5100
5101     /* check the first 10 bd window size */
5102     if (wnd_sum < lso_mss) {
5103         return (1);
5104     }
5105
5106     /* run through the windows */
5107     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5108         /* subtract the first mbuf->m_len of the last wndw(-header) */
5109         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5110         /* add the next mbuf len to the len of our new window */
5111         wnd_sum += htole16(segs[frag_idx].ds_len);
5112         if (wnd_sum < lso_mss) {
5113             return (1);
5114         }
5115     }
5116
5117     return (0);
5118 }
5119
5120 static uint8_t
5121 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5122                     struct mbuf         *m,
5123                     uint32_t            *parsing_data)
5124 {
5125     struct ether_vlan_header *eh = NULL;
5126     struct ip *ip4 = NULL;
5127     struct ip6_hdr *ip6 = NULL;
5128     caddr_t ip = NULL;
5129     struct tcphdr *th = NULL;
5130     int e_hlen, ip_hlen, l4_off;
5131     uint16_t proto;
5132
5133     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5134         /* no L4 checksum offload needed */
5135         return (0);
5136     }
5137
5138     /* get the Ethernet header */
5139     eh = mtod(m, struct ether_vlan_header *);
5140
5141     /* handle VLAN encapsulation if present */
5142     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5143         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5144         proto  = ntohs(eh->evl_proto);
5145     } else {
5146         e_hlen = ETHER_HDR_LEN;
5147         proto  = ntohs(eh->evl_encap_proto);
5148     }
5149
5150     switch (proto) {
5151     case ETHERTYPE_IP:
5152         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5153         ip4 = (m->m_len < sizeof(struct ip)) ?
5154                   (struct ip *)m->m_next->m_data :
5155                   (struct ip *)(m->m_data + e_hlen);
5156         /* ip_hl is number of 32-bit words */
5157         ip_hlen = (ip4->ip_hl << 2);
5158         ip = (caddr_t)ip4;
5159         break;
5160     case ETHERTYPE_IPV6:
5161         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5162         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5163                   (struct ip6_hdr *)m->m_next->m_data :
5164                   (struct ip6_hdr *)(m->m_data + e_hlen);
5165         /* XXX cannot support offload with IPv6 extensions */
5166         ip_hlen = sizeof(struct ip6_hdr);
5167         ip = (caddr_t)ip6;
5168         break;
5169     default:
5170         /* We can't offload in this case... */
5171         /* XXX error stat ??? */
5172         return (0);
5173     }
5174
5175     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5176     l4_off = (e_hlen + ip_hlen);
5177
5178     *parsing_data |=
5179         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5180          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5181
5182     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5183                                   CSUM_TSO |
5184                                   CSUM_TCP_IPV6)) {
5185         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5186         th = (struct tcphdr *)(ip + ip_hlen);
5187         /* th_off is number of 32-bit words */
5188         *parsing_data |= ((th->th_off <<
5189                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5190                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5191         return (l4_off + (th->th_off << 2)); /* entire header length */
5192     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5193                                          CSUM_UDP_IPV6)) {
5194         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5195         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5196     } else {
5197         /* XXX error stat ??? */
5198         return (0);
5199     }
5200 }
5201
5202 static uint8_t
5203 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5204                  struct mbuf                *m,
5205                  struct eth_tx_parse_bd_e1x *pbd)
5206 {
5207     struct ether_vlan_header *eh = NULL;
5208     struct ip *ip4 = NULL;
5209     struct ip6_hdr *ip6 = NULL;
5210     caddr_t ip = NULL;
5211     struct tcphdr *th = NULL;
5212     struct udphdr *uh = NULL;
5213     int e_hlen, ip_hlen;
5214     uint16_t proto;
5215     uint8_t hlen;
5216     uint16_t tmp_csum;
5217     uint32_t *tmp_uh;
5218
5219     /* get the Ethernet header */
5220     eh = mtod(m, struct ether_vlan_header *);
5221
5222     /* handle VLAN encapsulation if present */
5223     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5224         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5225         proto  = ntohs(eh->evl_proto);
5226     } else {
5227         e_hlen = ETHER_HDR_LEN;
5228         proto  = ntohs(eh->evl_encap_proto);
5229     }
5230
5231     switch (proto) {
5232     case ETHERTYPE_IP:
5233         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5234         ip4 = (m->m_len < sizeof(struct ip)) ?
5235                   (struct ip *)m->m_next->m_data :
5236                   (struct ip *)(m->m_data + e_hlen);
5237         /* ip_hl is number of 32-bit words */
5238         ip_hlen = (ip4->ip_hl << 1);
5239         ip = (caddr_t)ip4;
5240         break;
5241     case ETHERTYPE_IPV6:
5242         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5243         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5244                   (struct ip6_hdr *)m->m_next->m_data :
5245                   (struct ip6_hdr *)(m->m_data + e_hlen);
5246         /* XXX cannot support offload with IPv6 extensions */
5247         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5248         ip = (caddr_t)ip6;
5249         break;
5250     default:
5251         /* We can't offload in this case... */
5252         /* XXX error stat ??? */
5253         return (0);
5254     }
5255
5256     hlen = (e_hlen >> 1);
5257
5258     /* note that rest of global_data is indirectly zeroed here */
5259     if (m->m_flags & M_VLANTAG) {
5260         pbd->global_data =
5261             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5262     } else {
5263         pbd->global_data = htole16(hlen);
5264     }
5265
5266     pbd->ip_hlen_w = ip_hlen;
5267
5268     hlen += pbd->ip_hlen_w;
5269
5270     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5271
5272     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5273                                   CSUM_TSO |
5274                                   CSUM_TCP_IPV6)) {
5275         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5276         /* th_off is number of 32-bit words */
5277         hlen += (uint16_t)(th->th_off << 1);
5278     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5279                                          CSUM_UDP_IPV6)) {
5280         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5281         hlen += (sizeof(struct udphdr) / 2);
5282     } else {
5283         /* valid case as only CSUM_IP was set */
5284         return (0);
5285     }
5286
5287     pbd->total_hlen_w = htole16(hlen);
5288
5289     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5290                                   CSUM_TSO |
5291                                   CSUM_TCP_IPV6)) {
5292         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5293         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5294     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5295                                          CSUM_UDP_IPV6)) {
5296         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5297
5298         /*
5299          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5300          * checksums and does not know anything about the UDP header and where
5301          * the checksum field is located. It only knows about TCP. Therefore
5302          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5303          * offload. Since the checksum field offset for TCP is 16 bytes and
5304          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5305          * bytes less than the start of the UDP header. This allows the
5306          * hardware to write the checksum in the correct spot. But the
5307          * hardware will compute a checksum which includes the last 10 bytes
5308          * of the IP header. To correct this we tweak the stack computed
5309          * pseudo checksum by folding in the calculation of the inverse
5310          * checksum for those final 10 bytes of the IP header. This allows
5311          * the correct checksum to be computed by the hardware.
5312          */
5313
5314         /* set pointer 10 bytes before UDP header */
5315         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5316
5317         /* calculate a pseudo header checksum over the first 10 bytes */
5318         tmp_csum = in_pseudo(*tmp_uh,
5319                              *(tmp_uh + 1),
5320                              *(uint16_t *)(tmp_uh + 2));
5321
5322         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5323     }
5324
5325     return (hlen * 2); /* entire header length, number of bytes */
5326 }
5327
5328 static void
5329 bxe_set_pbd_lso_e2(struct mbuf *m,
5330                    uint32_t    *parsing_data)
5331 {
5332     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5333                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5334                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5335
5336     /* XXX test for IPv6 with extension header... */
5337 #if 0
5338     struct ip6_hdr *ip6;
5339     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5340         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5341 #endif
5342 }
5343
5344 static void
5345 bxe_set_pbd_lso(struct mbuf                *m,
5346                 struct eth_tx_parse_bd_e1x *pbd)
5347 {
5348     struct ether_vlan_header *eh = NULL;
5349     struct ip *ip = NULL;
5350     struct tcphdr *th = NULL;
5351     int e_hlen;
5352
5353     /* get the Ethernet header */
5354     eh = mtod(m, struct ether_vlan_header *);
5355
5356     /* handle VLAN encapsulation if present */
5357     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5358                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5359
5360     /* get the IP and TCP header, with LSO entire header in first mbuf */
5361     /* XXX assuming IPv4 */
5362     ip = (struct ip *)(m->m_data + e_hlen);
5363     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5364
5365     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5366     pbd->tcp_send_seq = ntohl(th->th_seq);
5367     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5368
5369 #if 1
5370         /* XXX IPv4 */
5371         pbd->ip_id = ntohs(ip->ip_id);
5372         pbd->tcp_pseudo_csum =
5373             ntohs(in_pseudo(ip->ip_src.s_addr,
5374                             ip->ip_dst.s_addr,
5375                             htons(IPPROTO_TCP)));
5376 #else
5377         /* XXX IPv6 */
5378         pbd->tcp_pseudo_csum =
5379             ntohs(in_pseudo(&ip6->ip6_src,
5380                             &ip6->ip6_dst,
5381                             htons(IPPROTO_TCP)));
5382 #endif
5383
5384     pbd->global_data |=
5385         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5386 }
5387
5388 /*
5389  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5390  * visible to the controller.
5391  *
5392  * If an mbuf is submitted to this routine and cannot be given to the
5393  * controller (e.g. it has too many fragments) then the function may free
5394  * the mbuf and return to the caller.
5395  *
5396  * Returns:
5397  *   0 = Success, !0 = Failure
5398  *   Note the side effect that an mbuf may be freed if it causes a problem.
5399  */
5400 static int
5401 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5402 {
5403     bus_dma_segment_t segs[32];
5404     struct mbuf *m0;
5405     struct bxe_sw_tx_bd *tx_buf;
5406     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5407     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5408     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5409     struct eth_tx_bd *tx_data_bd;
5410     struct eth_tx_bd *tx_total_pkt_size_bd;
5411     struct eth_tx_start_bd *tx_start_bd;
5412     uint16_t bd_prod, pkt_prod, total_pkt_size;
5413     uint8_t mac_type;
5414     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5415     struct bxe_softc *sc;
5416     uint16_t tx_bd_avail;
5417     struct ether_vlan_header *eh;
5418     uint32_t pbd_e2_parsing_data = 0;
5419     uint8_t hlen = 0;
5420     int tmp_bd;
5421     int i;
5422
5423     sc = fp->sc;
5424
5425     M_ASSERTPKTHDR(*m_head);
5426
5427     m0 = *m_head;
5428     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5429     tx_start_bd = NULL;
5430     tx_data_bd = NULL;
5431     tx_total_pkt_size_bd = NULL;
5432
5433     /* get the H/W pointer for packets and BDs */
5434     pkt_prod = fp->tx_pkt_prod;
5435     bd_prod = fp->tx_bd_prod;
5436
5437     mac_type = UNICAST_ADDRESS;
5438
5439     /* map the mbuf into the next open DMAable memory */
5440     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5441     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5442                                     tx_buf->m_map, m0,
5443                                     segs, &nsegs, BUS_DMA_NOWAIT);
5444
5445     /* mapping errors */
5446     if(__predict_false(error != 0)) {
5447         fp->eth_q_stats.tx_dma_mapping_failure++;
5448         if (error == ENOMEM) {
5449             /* resource issue, try again later */
5450             rc = ENOMEM;
5451         } else if (error == EFBIG) {
5452             /* possibly recoverable with defragmentation */
5453             fp->eth_q_stats.mbuf_defrag_attempts++;
5454             m0 = m_defrag(*m_head, M_DONTWAIT);
5455             if (m0 == NULL) {
5456                 fp->eth_q_stats.mbuf_defrag_failures++;
5457                 rc = ENOBUFS;
5458             } else {
5459                 /* defrag successful, try mapping again */
5460                 *m_head = m0;
5461                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5462                                                 tx_buf->m_map, m0,
5463                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5464                 if (error) {
5465                     fp->eth_q_stats.tx_dma_mapping_failure++;
5466                     rc = error;
5467                 }
5468             }
5469         } else {
5470             /* unknown, unrecoverable mapping error */
5471             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5472             bxe_dump_mbuf(sc, m0, FALSE);
5473             rc = error;
5474         }
5475
5476         goto bxe_tx_encap_continue;
5477     }
5478
5479     tx_bd_avail = bxe_tx_avail(sc, fp);
5480
5481     /* make sure there is enough room in the send queue */
5482     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5483         /* Recoverable, try again later. */
5484         fp->eth_q_stats.tx_hw_queue_full++;
5485         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5486         rc = ENOMEM;
5487         goto bxe_tx_encap_continue;
5488     }
5489
5490     /* capture the current H/W TX chain high watermark */
5491     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5492                         (TX_BD_USABLE - tx_bd_avail))) {
5493         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5494     }
5495
5496     /* make sure it fits in the packet window */
5497     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5498         /*
5499          * The mbuf may be to big for the controller to handle. If the frame
5500          * is a TSO frame we'll need to do an additional check.
5501          */
5502         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5503             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5504                 goto bxe_tx_encap_continue; /* OK to send */
5505             } else {
5506                 fp->eth_q_stats.tx_window_violation_tso++;
5507             }
5508         } else {
5509             fp->eth_q_stats.tx_window_violation_std++;
5510         }
5511
5512         /* lets try to defragment this mbuf and remap it */
5513         fp->eth_q_stats.mbuf_defrag_attempts++;
5514         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5515
5516         m0 = m_defrag(*m_head, M_DONTWAIT);
5517         if (m0 == NULL) {
5518             fp->eth_q_stats.mbuf_defrag_failures++;
5519             /* Ugh, just drop the frame... :( */
5520             rc = ENOBUFS;
5521         } else {
5522             /* defrag successful, try mapping again */
5523             *m_head = m0;
5524             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5525                                             tx_buf->m_map, m0,
5526                                             segs, &nsegs, BUS_DMA_NOWAIT);
5527             if (error) {
5528                 fp->eth_q_stats.tx_dma_mapping_failure++;
5529                 /* No sense in trying to defrag/copy chain, drop it. :( */
5530                 rc = error;
5531             }
5532             else {
5533                 /* if the chain is still too long then drop it */
5534                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5535                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5536                     rc = ENODEV;
5537                 }
5538             }
5539         }
5540     }
5541
5542 bxe_tx_encap_continue:
5543
5544     /* Check for errors */
5545     if (rc) {
5546         if (rc == ENOMEM) {
5547             /* recoverable try again later  */
5548         } else {
5549             fp->eth_q_stats.tx_soft_errors++;
5550             fp->eth_q_stats.mbuf_alloc_tx--;
5551             m_freem(*m_head);
5552             *m_head = NULL;
5553         }
5554
5555         return (rc);
5556     }
5557
5558     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5559     if (m0->m_flags & M_BCAST) {
5560         mac_type = BROADCAST_ADDRESS;
5561     } else if (m0->m_flags & M_MCAST) {
5562         mac_type = MULTICAST_ADDRESS;
5563     }
5564
5565     /* store the mbuf into the mbuf ring */
5566     tx_buf->m        = m0;
5567     tx_buf->first_bd = fp->tx_bd_prod;
5568     tx_buf->flags    = 0;
5569
5570     /* prepare the first transmit (start) BD for the mbuf */
5571     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5572
5573     BLOGD(sc, DBG_TX,
5574           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5575           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5576
5577     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5578     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5579     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5580     total_pkt_size += tx_start_bd->nbytes;
5581     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5582
5583     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5584
5585     /* all frames have at least Start BD + Parsing BD */
5586     nbds = nsegs + 1;
5587     tx_start_bd->nbd = htole16(nbds);
5588
5589     if (m0->m_flags & M_VLANTAG) {
5590         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5591         tx_start_bd->bd_flags.as_bitfield |=
5592             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5593     } else {
5594         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5595         if (IS_VF(sc)) {
5596             /* map ethernet header to find type and header length */
5597             eh = mtod(m0, struct ether_vlan_header *);
5598             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5599         } else {
5600             /* used by FW for packet accounting */
5601             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5602 #if 0
5603             /*
5604              * If NPAR-SD is active then FW should do the tagging regardless
5605              * of value of priority. Otherwise, if priority indicates this is
5606              * a control packet we need to indicate to FW to avoid tagging.
5607              */
5608             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5609                 SET_FLAG(tx_start_bd->general_data,
5610                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5611             }
5612 #endif
5613         }
5614     }
5615
5616     /*
5617      * add a parsing BD from the chain. The parsing BD is always added
5618      * though it is only used for TSO and chksum
5619      */
5620     bd_prod = TX_BD_NEXT(bd_prod);
5621
5622     if (m0->m_pkthdr.csum_flags) {
5623         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5624             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5625             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5626         }
5627
5628         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5629             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5630                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5631         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5632             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5633                                                   ETH_TX_BD_FLAGS_IS_UDP |
5634                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5635         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5636                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5637             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5638         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5639             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5640                                                   ETH_TX_BD_FLAGS_IS_UDP);
5641         }
5642     }
5643
5644     if (!CHIP_IS_E1x(sc)) {
5645         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5646         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5647
5648         if (m0->m_pkthdr.csum_flags) {
5649             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5650         }
5651
5652 #if 0
5653         /*
5654          * Add the MACs to the parsing BD if the module param was
5655          * explicitly set, if this is a vf, or in switch independent
5656          * mode.
5657          */
5658         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5659             eh = mtod(m0, struct ether_vlan_header *);
5660             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5661                                 &pbd_e2->data.mac_addr.src_mid,
5662                                 &pbd_e2->data.mac_addr.src_lo,
5663                                 eh->evl_shost);
5664             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5665                                 &pbd_e2->data.mac_addr.dst_mid,
5666                                 &pbd_e2->data.mac_addr.dst_lo,
5667                                 eh->evl_dhost);
5668         }
5669 #endif
5670
5671         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5672                  mac_type);
5673     } else {
5674         uint16_t global_data = 0;
5675
5676         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5677         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5678
5679         if (m0->m_pkthdr.csum_flags) {
5680             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5681         }
5682
5683         SET_FLAG(global_data,
5684                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5685         pbd_e1x->global_data |= htole16(global_data);
5686     }
5687
5688     /* setup the parsing BD with TSO specific info */
5689     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5690         fp->eth_q_stats.tx_ofld_frames_lso++;
5691         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5692
5693         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5694             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5695
5696             /* split the first BD into header/data making the fw job easy */
5697             nbds++;
5698             tx_start_bd->nbd = htole16(nbds);
5699             tx_start_bd->nbytes = htole16(hlen);
5700
5701             bd_prod = TX_BD_NEXT(bd_prod);
5702
5703             /* new transmit BD after the tx_parse_bd */
5704             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5705             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5706             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5707             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5708             if (tx_total_pkt_size_bd == NULL) {
5709                 tx_total_pkt_size_bd = tx_data_bd;
5710             }
5711
5712             BLOGD(sc, DBG_TX,
5713                   "TSO split header size is %d (%x:%x) nbds %d\n",
5714                   le16toh(tx_start_bd->nbytes),
5715                   le32toh(tx_start_bd->addr_hi),
5716                   le32toh(tx_start_bd->addr_lo),
5717                   nbds);
5718         }
5719
5720         if (!CHIP_IS_E1x(sc)) {
5721             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5722         } else {
5723             bxe_set_pbd_lso(m0, pbd_e1x);
5724         }
5725     }
5726
5727     if (pbd_e2_parsing_data) {
5728         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5729     }
5730
5731     /* prepare remaining BDs, start tx bd contains first seg/frag */
5732     for (i = 1; i < nsegs ; i++) {
5733         bd_prod = TX_BD_NEXT(bd_prod);
5734         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5735         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5736         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5737         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5738         if (tx_total_pkt_size_bd == NULL) {
5739             tx_total_pkt_size_bd = tx_data_bd;
5740         }
5741         total_pkt_size += tx_data_bd->nbytes;
5742     }
5743
5744     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5745
5746     if (tx_total_pkt_size_bd != NULL) {
5747         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5748     }
5749
5750     if (__predict_false(sc->debug & DBG_TX)) {
5751         tmp_bd = tx_buf->first_bd;
5752         for (i = 0; i < nbds; i++)
5753         {
5754             if (i == 0) {
5755                 BLOGD(sc, DBG_TX,
5756                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5757                       "bd_flags=0x%x hdr_nbds=%d\n",
5758                       tx_start_bd,
5759                       tmp_bd,
5760                       le16toh(tx_start_bd->nbd),
5761                       le16toh(tx_start_bd->vlan_or_ethertype),
5762                       tx_start_bd->bd_flags.as_bitfield,
5763                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5764             } else if (i == 1) {
5765                 if (pbd_e1x) {
5766                     BLOGD(sc, DBG_TX,
5767                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5768                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5769                           "tcp_seq=%u total_hlen_w=%u\n",
5770                           pbd_e1x,
5771                           tmp_bd,
5772                           pbd_e1x->global_data,
5773                           pbd_e1x->ip_hlen_w,
5774                           pbd_e1x->ip_id,
5775                           pbd_e1x->lso_mss,
5776                           pbd_e1x->tcp_flags,
5777                           pbd_e1x->tcp_pseudo_csum,
5778                           pbd_e1x->tcp_send_seq,
5779                           le16toh(pbd_e1x->total_hlen_w));
5780                 } else { /* if (pbd_e2) */
5781                     BLOGD(sc, DBG_TX,
5782                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5783                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5784                           pbd_e2,
5785                           tmp_bd,
5786                           pbd_e2->data.mac_addr.dst_hi,
5787                           pbd_e2->data.mac_addr.dst_mid,
5788                           pbd_e2->data.mac_addr.dst_lo,
5789                           pbd_e2->data.mac_addr.src_hi,
5790                           pbd_e2->data.mac_addr.src_mid,
5791                           pbd_e2->data.mac_addr.src_lo,
5792                           pbd_e2->parsing_data);
5793                 }
5794             }
5795
5796             if (i != 1) { /* skip parse db as it doesn't hold data */
5797                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5798                 BLOGD(sc, DBG_TX,
5799                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5800                       tx_data_bd,
5801                       tmp_bd,
5802                       le16toh(tx_data_bd->nbytes),
5803                       le32toh(tx_data_bd->addr_hi),
5804                       le32toh(tx_data_bd->addr_lo));
5805             }
5806
5807             tmp_bd = TX_BD_NEXT(tmp_bd);
5808         }
5809     }
5810
5811     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5812
5813     /* update TX BD producer index value for next TX */
5814     bd_prod = TX_BD_NEXT(bd_prod);
5815
5816     /*
5817      * If the chain of tx_bd's describing this frame is adjacent to or spans
5818      * an eth_tx_next_bd element then we need to increment the nbds value.
5819      */
5820     if (TX_BD_IDX(bd_prod) < nbds) {
5821         nbds++;
5822     }
5823
5824     /* don't allow reordering of writes for nbd and packets */
5825     mb();
5826
5827     fp->tx_db.data.prod += nbds;
5828
5829     /* producer points to the next free tx_bd at this point */
5830     fp->tx_pkt_prod++;
5831     fp->tx_bd_prod = bd_prod;
5832
5833     DOORBELL(sc, fp->index, fp->tx_db.raw);
5834
5835     fp->eth_q_stats.tx_pkts++;
5836
5837     /* Prevent speculative reads from getting ahead of the status block. */
5838     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5839                       0, 0, BUS_SPACE_BARRIER_READ);
5840
5841     /* Prevent speculative reads from getting ahead of the doorbell. */
5842     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5843                       0, 0, BUS_SPACE_BARRIER_READ);
5844
5845     return (0);
5846 }
5847
5848 static void
5849 bxe_tx_start_locked(struct bxe_softc    *sc,
5850                     struct ifnet        *ifp,
5851                     struct bxe_fastpath *fp)
5852 {
5853     struct mbuf *m = NULL;
5854     int tx_count = 0;
5855     uint16_t tx_bd_avail;
5856
5857     BXE_FP_TX_LOCK_ASSERT(fp);
5858
5859     /* keep adding entries while there are frames to send */
5860     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5861
5862         /*
5863          * check for any frames to send
5864          * dequeue can still be NULL even if queue is not empty
5865          */
5866         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5867         if (__predict_false(m == NULL)) {
5868             break;
5869         }
5870
5871         /* the mbuf now belongs to us */
5872         fp->eth_q_stats.mbuf_alloc_tx++;
5873
5874         /*
5875          * Put the frame into the transmit ring. If we don't have room,
5876          * place the mbuf back at the head of the TX queue, set the
5877          * OACTIVE flag, and wait for the NIC to drain the chain.
5878          */
5879         if (__predict_false(bxe_tx_encap(fp, &m))) {
5880             fp->eth_q_stats.tx_encap_failures++;
5881             if (m != NULL) {
5882                 /* mark the TX queue as full and return the frame */
5883                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5884                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5885                 fp->eth_q_stats.mbuf_alloc_tx--;
5886                 fp->eth_q_stats.tx_queue_xoff++;
5887             }
5888
5889             /* stop looking for more work */
5890             break;
5891         }
5892
5893         /* the frame was enqueued successfully */
5894         tx_count++;
5895
5896         /* send a copy of the frame to any BPF listeners. */
5897         BPF_MTAP(ifp, m);
5898
5899         tx_bd_avail = bxe_tx_avail(sc, fp);
5900
5901         /* handle any completions if we're running low */
5902         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5903             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5904             bxe_txeof(sc, fp);
5905             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5906                 break;
5907             }
5908         }
5909     }
5910
5911     /* all TX packets were dequeued and/or the tx ring is full */
5912     if (tx_count > 0) {
5913         /* reset the TX watchdog timeout timer */
5914         fp->watchdog_timer = BXE_TX_TIMEOUT;
5915     }
5916 }
5917
5918 /* Legacy (non-RSS) dispatch routine */
5919 static void
5920 bxe_tx_start(struct ifnet *ifp)
5921 {
5922     struct bxe_softc *sc;
5923     struct bxe_fastpath *fp;
5924
5925     sc = ifp->if_softc;
5926
5927     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5928         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5929         return;
5930     }
5931
5932     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5933         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5934         return;
5935     }
5936
5937     if (!sc->link_vars.link_up) {
5938         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5939         return;
5940     }
5941
5942     fp = &sc->fp[0];
5943
5944     BXE_FP_TX_LOCK(fp);
5945     bxe_tx_start_locked(sc, ifp, fp);
5946     BXE_FP_TX_UNLOCK(fp);
5947 }
5948
5949 #if __FreeBSD_version >= 800000
5950
5951 static int
5952 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5953                        struct ifnet        *ifp,
5954                        struct bxe_fastpath *fp,
5955                        struct mbuf         *m)
5956 {
5957     struct buf_ring *tx_br = fp->tx_br;
5958     struct mbuf *next;
5959     int depth, rc, tx_count;
5960     uint16_t tx_bd_avail;
5961
5962     rc = tx_count = 0;
5963
5964     if (!tx_br) {
5965         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5966         return (EINVAL);
5967     }
5968
5969     /* fetch the depth of the driver queue */
5970     depth = drbr_inuse(ifp, tx_br);
5971     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5972         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5973     }
5974
5975     BXE_FP_TX_LOCK_ASSERT(fp);
5976
5977     if (m == NULL) {
5978         /* no new work, check for pending frames */
5979         next = drbr_dequeue(ifp, tx_br);
5980     } else if (drbr_needs_enqueue(ifp, tx_br)) {
5981         /* have both new and pending work, maintain packet order */
5982         rc = drbr_enqueue(ifp, tx_br, m);
5983         if (rc != 0) {
5984             fp->eth_q_stats.tx_soft_errors++;
5985             goto bxe_tx_mq_start_locked_exit;
5986         }
5987         next = drbr_dequeue(ifp, tx_br);
5988     } else {
5989         /* new work only and nothing pending */
5990         next = m;
5991     }
5992
5993     /* keep adding entries while there are frames to send */
5994     while (next != NULL) {
5995
5996         /* the mbuf now belongs to us */
5997         fp->eth_q_stats.mbuf_alloc_tx++;
5998
5999         /*
6000          * Put the frame into the transmit ring. If we don't have room,
6001          * place the mbuf back at the head of the TX queue, set the
6002          * OACTIVE flag, and wait for the NIC to drain the chain.
6003          */
6004         rc = bxe_tx_encap(fp, &next);
6005         if (__predict_false(rc != 0)) {
6006             fp->eth_q_stats.tx_encap_failures++;
6007             if (next != NULL) {
6008                 /* mark the TX queue as full and save the frame */
6009                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6010                 /* XXX this may reorder the frame */
6011                 rc = drbr_enqueue(ifp, tx_br, next);
6012                 fp->eth_q_stats.mbuf_alloc_tx--;
6013                 fp->eth_q_stats.tx_frames_deferred++;
6014             }
6015
6016             /* stop looking for more work */
6017             break;
6018         }
6019
6020         /* the transmit frame was enqueued successfully */
6021         tx_count++;
6022
6023         /* send a copy of the frame to any BPF listeners */
6024         BPF_MTAP(ifp, next);
6025
6026         tx_bd_avail = bxe_tx_avail(sc, fp);
6027
6028         /* handle any completions if we're running low */
6029         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6030             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6031             bxe_txeof(sc, fp);
6032             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6033                 break;
6034             }
6035         }
6036
6037         next = drbr_dequeue(ifp, tx_br);
6038     }
6039
6040     /* all TX packets were dequeued and/or the tx ring is full */
6041     if (tx_count > 0) {
6042         /* reset the TX watchdog timeout timer */
6043         fp->watchdog_timer = BXE_TX_TIMEOUT;
6044     }
6045
6046 bxe_tx_mq_start_locked_exit:
6047
6048     return (rc);
6049 }
6050
6051 /* Multiqueue (TSS) dispatch routine. */
6052 static int
6053 bxe_tx_mq_start(struct ifnet *ifp,
6054                 struct mbuf  *m)
6055 {
6056     struct bxe_softc *sc = ifp->if_softc;
6057     struct bxe_fastpath *fp;
6058     int fp_index, rc;
6059
6060     fp_index = 0; /* default is the first queue */
6061
6062     /* change the queue if using flow ID */
6063     if ((m->m_flags & M_FLOWID) != 0) {
6064         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6065     }
6066
6067     fp = &sc->fp[fp_index];
6068
6069     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6070         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6071         return (ENETDOWN);
6072     }
6073
6074     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6075         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6076         return (EBUSY);
6077     }
6078
6079     if (!sc->link_vars.link_up) {
6080         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6081         return (ENETDOWN);
6082     }
6083
6084     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6085
6086     BXE_FP_TX_LOCK(fp);
6087     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6088     BXE_FP_TX_UNLOCK(fp);
6089
6090     return (rc);
6091 }
6092
6093 static void
6094 bxe_mq_flush(struct ifnet *ifp)
6095 {
6096     struct bxe_softc *sc = ifp->if_softc;
6097     struct bxe_fastpath *fp;
6098     struct mbuf *m;
6099     int i;
6100
6101     for (i = 0; i < sc->num_queues; i++) {
6102         fp = &sc->fp[i];
6103
6104         if (fp->state != BXE_FP_STATE_OPEN) {
6105             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6106                   fp->index, fp->state);
6107             continue;
6108         }
6109
6110         if (fp->tx_br != NULL) {
6111             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6112             BXE_FP_TX_LOCK(fp);
6113             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6114                 m_freem(m);
6115             }
6116             BXE_FP_TX_UNLOCK(fp);
6117         }
6118     }
6119
6120     if_qflush(ifp);
6121 }
6122
6123 #endif /* FreeBSD_version >= 800000 */
6124
6125 static uint16_t
6126 bxe_cid_ilt_lines(struct bxe_softc *sc)
6127 {
6128     if (IS_SRIOV(sc)) {
6129         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6130     }
6131     return (L2_ILT_LINES(sc));
6132 }
6133
6134 static void
6135 bxe_ilt_set_info(struct bxe_softc *sc)
6136 {
6137     struct ilt_client_info *ilt_client;
6138     struct ecore_ilt *ilt = sc->ilt;
6139     uint16_t line = 0;
6140
6141     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6142     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6143
6144     /* CDU */
6145     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6146     ilt_client->client_num = ILT_CLIENT_CDU;
6147     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6148     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6149     ilt_client->start = line;
6150     line += bxe_cid_ilt_lines(sc);
6151
6152     if (CNIC_SUPPORT(sc)) {
6153         line += CNIC_ILT_LINES;
6154     }
6155
6156     ilt_client->end = (line - 1);
6157
6158     BLOGD(sc, DBG_LOAD,
6159           "ilt client[CDU]: start %d, end %d, "
6160           "psz 0x%x, flags 0x%x, hw psz %d\n",
6161           ilt_client->start, ilt_client->end,
6162           ilt_client->page_size,
6163           ilt_client->flags,
6164           ilog2(ilt_client->page_size >> 12));
6165
6166     /* QM */
6167     if (QM_INIT(sc->qm_cid_count)) {
6168         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6169         ilt_client->client_num = ILT_CLIENT_QM;
6170         ilt_client->page_size = QM_ILT_PAGE_SZ;
6171         ilt_client->flags = 0;
6172         ilt_client->start = line;
6173
6174         /* 4 bytes for each cid */
6175         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6176                              QM_ILT_PAGE_SZ);
6177
6178         ilt_client->end = (line - 1);
6179
6180         BLOGD(sc, DBG_LOAD,
6181               "ilt client[QM]: start %d, end %d, "
6182               "psz 0x%x, flags 0x%x, hw psz %d\n",
6183               ilt_client->start, ilt_client->end,
6184               ilt_client->page_size, ilt_client->flags,
6185               ilog2(ilt_client->page_size >> 12));
6186     }
6187
6188     if (CNIC_SUPPORT(sc)) {
6189         /* SRC */
6190         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6191         ilt_client->client_num = ILT_CLIENT_SRC;
6192         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6193         ilt_client->flags = 0;
6194         ilt_client->start = line;
6195         line += SRC_ILT_LINES;
6196         ilt_client->end = (line - 1);
6197
6198         BLOGD(sc, DBG_LOAD,
6199               "ilt client[SRC]: start %d, end %d, "
6200               "psz 0x%x, flags 0x%x, hw psz %d\n",
6201               ilt_client->start, ilt_client->end,
6202               ilt_client->page_size, ilt_client->flags,
6203               ilog2(ilt_client->page_size >> 12));
6204
6205         /* TM */
6206         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6207         ilt_client->client_num = ILT_CLIENT_TM;
6208         ilt_client->page_size = TM_ILT_PAGE_SZ;
6209         ilt_client->flags = 0;
6210         ilt_client->start = line;
6211         line += TM_ILT_LINES;
6212         ilt_client->end = (line - 1);
6213
6214         BLOGD(sc, DBG_LOAD,
6215               "ilt client[TM]: start %d, end %d, "
6216               "psz 0x%x, flags 0x%x, hw psz %d\n",
6217               ilt_client->start, ilt_client->end,
6218               ilt_client->page_size, ilt_client->flags,
6219               ilog2(ilt_client->page_size >> 12));
6220     }
6221
6222     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6223 }
6224
6225 static void
6226 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6227 {
6228     int i;
6229
6230     BLOGD(sc, DBG_LOAD, "mtu = %d\n", sc->mtu);
6231
6232     for (i = 0; i < sc->num_queues; i++) {
6233         /* get the Rx buffer size for RX frames */
6234         sc->fp[i].rx_buf_size =
6235             (IP_HEADER_ALIGNMENT_PADDING +
6236              ETH_OVERHEAD +
6237              sc->mtu);
6238
6239         BLOGD(sc, DBG_LOAD, "rx_buf_size for fp[%02d] = %d\n",
6240               i, sc->fp[i].rx_buf_size);
6241
6242         /* get the mbuf allocation size for RX frames */
6243         if (sc->fp[i].rx_buf_size <= MCLBYTES) {
6244             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6245         } else if (sc->fp[i].rx_buf_size <= BCM_PAGE_SIZE) {
6246             sc->fp[i].mbuf_alloc_size = PAGE_SIZE;
6247         } else {
6248             sc->fp[i].mbuf_alloc_size = MJUM9BYTES;
6249         }
6250
6251         BLOGD(sc, DBG_LOAD, "mbuf_alloc_size for fp[%02d] = %d\n",
6252               i, sc->fp[i].mbuf_alloc_size);
6253     }
6254 }
6255
6256 static int
6257 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6258 {
6259     int rc = 0;
6260
6261     if ((sc->ilt =
6262          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6263                                     M_BXE_ILT,
6264                                     (M_NOWAIT | M_ZERO))) == NULL) {
6265         rc = 1;
6266     }
6267
6268     return (rc);
6269 }
6270
6271 static int
6272 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6273 {
6274     int rc = 0;
6275
6276     if ((sc->ilt->lines =
6277          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6278                                     M_BXE_ILT,
6279                                     (M_NOWAIT | M_ZERO))) == NULL) {
6280         rc = 1;
6281     }
6282
6283     return (rc);
6284 }
6285
6286 static void
6287 bxe_free_ilt_mem(struct bxe_softc *sc)
6288 {
6289     if (sc->ilt != NULL) {
6290         free(sc->ilt, M_BXE_ILT);
6291         sc->ilt = NULL;
6292     }
6293 }
6294
6295 static void
6296 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6297 {
6298     if (sc->ilt->lines != NULL) {
6299         free(sc->ilt->lines, M_BXE_ILT);
6300         sc->ilt->lines = NULL;
6301     }
6302 }
6303
6304 static void
6305 bxe_free_mem(struct bxe_softc *sc)
6306 {
6307     int i;
6308
6309 #if 0
6310     if (!CONFIGURE_NIC_MODE(sc)) {
6311         /* free searcher T2 table */
6312         bxe_dma_free(sc, &sc->t2);
6313     }
6314 #endif
6315
6316     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6317         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6318         sc->context[i].vcxt = NULL;
6319         sc->context[i].size = 0;
6320     }
6321
6322     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6323
6324     bxe_free_ilt_lines_mem(sc);
6325
6326 #if 0
6327     bxe_iov_free_mem(sc);
6328 #endif
6329 }
6330
6331 static int
6332 bxe_alloc_mem(struct bxe_softc *sc)
6333 {
6334     int context_size;
6335     int allocated;
6336     int i;
6337
6338 #if 0
6339     if (!CONFIGURE_NIC_MODE(sc)) {
6340         /* allocate searcher T2 table */
6341         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6342                           &sc->t2, "searcher t2 table") != 0) {
6343             return (-1);
6344         }
6345     }
6346 #endif
6347
6348     /*
6349      * Allocate memory for CDU context:
6350      * This memory is allocated separately and not in the generic ILT
6351      * functions because CDU differs in few aspects:
6352      * 1. There can be multiple entities allocating memory for context -
6353      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6354      * its own ILT lines.
6355      * 2. Since CDU page-size is not a single 4KB page (which is the case
6356      * for the other ILT clients), to be efficient we want to support
6357      * allocation of sub-page-size in the last entry.
6358      * 3. Context pointers are used by the driver to pass to FW / update
6359      * the context (for the other ILT clients the pointers are used just to
6360      * free the memory during unload).
6361      */
6362     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6363     for (i = 0, allocated = 0; allocated < context_size; i++) {
6364         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6365                                   (context_size - allocated));
6366
6367         if (bxe_dma_alloc(sc, sc->context[i].size,
6368                           &sc->context[i].vcxt_dma,
6369                           "cdu context") != 0) {
6370             bxe_free_mem(sc);
6371             return (-1);
6372         }
6373
6374         sc->context[i].vcxt =
6375             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6376
6377         allocated += sc->context[i].size;
6378     }
6379
6380     bxe_alloc_ilt_lines_mem(sc);
6381
6382     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6383           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6384     {
6385         for (i = 0; i < 4; i++) {
6386             BLOGD(sc, DBG_LOAD,
6387                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6388                   i,
6389                   sc->ilt->clients[i].page_size,
6390                   sc->ilt->clients[i].start,
6391                   sc->ilt->clients[i].end,
6392                   sc->ilt->clients[i].client_num,
6393                   sc->ilt->clients[i].flags);
6394         }
6395     }
6396     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6397         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6398         bxe_free_mem(sc);
6399         return (-1);
6400     }
6401
6402 #if 0
6403     if (bxe_iov_alloc_mem(sc)) {
6404         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6405         bxe_free_mem(sc);
6406         return (-1);
6407     }
6408 #endif
6409
6410     return (0);
6411 }
6412
6413 static void
6414 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6415 {
6416     struct bxe_softc *sc;
6417     int i;
6418
6419     sc = fp->sc;
6420
6421     if (fp->rx_mbuf_tag == NULL) {
6422         return;
6423     }
6424
6425     /* free all mbufs and unload all maps */
6426     for (i = 0; i < RX_BD_TOTAL; i++) {
6427         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6428             bus_dmamap_sync(fp->rx_mbuf_tag,
6429                             fp->rx_mbuf_chain[i].m_map,
6430                             BUS_DMASYNC_POSTREAD);
6431             bus_dmamap_unload(fp->rx_mbuf_tag,
6432                               fp->rx_mbuf_chain[i].m_map);
6433         }
6434
6435         if (fp->rx_mbuf_chain[i].m != NULL) {
6436             m_freem(fp->rx_mbuf_chain[i].m);
6437             fp->rx_mbuf_chain[i].m = NULL;
6438             fp->eth_q_stats.mbuf_alloc_rx--;
6439         }
6440     }
6441 }
6442
6443 static void
6444 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6445 {
6446     struct bxe_softc *sc;
6447     int i, max_agg_queues;
6448
6449     sc = fp->sc;
6450
6451     if (fp->rx_mbuf_tag == NULL) {
6452         return;
6453     }
6454
6455     max_agg_queues = MAX_AGG_QS(sc);
6456
6457     /* release all mbufs and unload all DMA maps in the TPA pool */
6458     for (i = 0; i < max_agg_queues; i++) {
6459         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6460             bus_dmamap_sync(fp->rx_mbuf_tag,
6461                             fp->rx_tpa_info[i].bd.m_map,
6462                             BUS_DMASYNC_POSTREAD);
6463             bus_dmamap_unload(fp->rx_mbuf_tag,
6464                               fp->rx_tpa_info[i].bd.m_map);
6465         }
6466
6467         if (fp->rx_tpa_info[i].bd.m != NULL) {
6468             m_freem(fp->rx_tpa_info[i].bd.m);
6469             fp->rx_tpa_info[i].bd.m = NULL;
6470             fp->eth_q_stats.mbuf_alloc_tpa--;
6471         }
6472     }
6473 }
6474
6475 static void
6476 bxe_free_sge_chain(struct bxe_fastpath *fp)
6477 {
6478     struct bxe_softc *sc;
6479     int i;
6480
6481     sc = fp->sc;
6482
6483     if (fp->rx_sge_mbuf_tag == NULL) {
6484         return;
6485     }
6486
6487     /* rree all mbufs and unload all maps */
6488     for (i = 0; i < RX_SGE_TOTAL; i++) {
6489         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6490             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6491                             fp->rx_sge_mbuf_chain[i].m_map,
6492                             BUS_DMASYNC_POSTREAD);
6493             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6494                               fp->rx_sge_mbuf_chain[i].m_map);
6495         }
6496
6497         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6498             m_freem(fp->rx_sge_mbuf_chain[i].m);
6499             fp->rx_sge_mbuf_chain[i].m = NULL;
6500             fp->eth_q_stats.mbuf_alloc_sge--;
6501         }
6502     }
6503 }
6504
6505 static void
6506 bxe_free_fp_buffers(struct bxe_softc *sc)
6507 {
6508     struct bxe_fastpath *fp;
6509     int i;
6510
6511     for (i = 0; i < sc->num_queues; i++) {
6512         fp = &sc->fp[i];
6513
6514 #if __FreeBSD_version >= 800000
6515         if (fp->tx_br != NULL) {
6516             struct mbuf *m;
6517             /* just in case bxe_mq_flush() wasn't called */
6518             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6519                 m_freem(m);
6520             }
6521             buf_ring_free(fp->tx_br, M_DEVBUF);
6522             fp->tx_br = NULL;
6523         }
6524 #endif
6525
6526         /* free all RX buffers */
6527         bxe_free_rx_bd_chain(fp);
6528         bxe_free_tpa_pool(fp);
6529         bxe_free_sge_chain(fp);
6530
6531         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6532             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6533                   fp->eth_q_stats.mbuf_alloc_rx);
6534         }
6535
6536         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6537             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6538                   fp->eth_q_stats.mbuf_alloc_sge);
6539         }
6540
6541         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6542             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6543                   fp->eth_q_stats.mbuf_alloc_tpa);
6544         }
6545
6546         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6547             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6548                   fp->eth_q_stats.mbuf_alloc_tx);
6549         }
6550
6551         /* XXX verify all mbufs were reclaimed */
6552
6553         if (mtx_initialized(&fp->tx_mtx)) {
6554             mtx_destroy(&fp->tx_mtx);
6555         }
6556
6557         if (mtx_initialized(&fp->rx_mtx)) {
6558             mtx_destroy(&fp->rx_mtx);
6559         }
6560     }
6561 }
6562
6563 static int
6564 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6565                      uint16_t            prev_index,
6566                      uint16_t            index)
6567 {
6568     struct bxe_sw_rx_bd *rx_buf;
6569     struct eth_rx_bd *rx_bd;
6570     bus_dma_segment_t segs[1];
6571     bus_dmamap_t map;
6572     struct mbuf *m;
6573     int nsegs, rc;
6574
6575     rc = 0;
6576
6577     /* allocate the new RX BD mbuf */
6578     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6579     if (__predict_false(m == NULL)) {
6580         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6581         return (ENOBUFS);
6582     }
6583
6584     fp->eth_q_stats.mbuf_alloc_rx++;
6585
6586     /* initialize the mbuf buffer length */
6587     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6588
6589     /* map the mbuf into non-paged pool */
6590     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6591                                  fp->rx_mbuf_spare_map,
6592                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6593     if (__predict_false(rc != 0)) {
6594         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6595         m_freem(m);
6596         fp->eth_q_stats.mbuf_alloc_rx--;
6597         return (rc);
6598     }
6599
6600     /* all mbufs must map to a single segment */
6601     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6602
6603     /* release any existing RX BD mbuf mappings */
6604
6605     if (prev_index != index) {
6606         rx_buf = &fp->rx_mbuf_chain[prev_index];
6607
6608         if (rx_buf->m_map != NULL) {
6609             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6610                             BUS_DMASYNC_POSTREAD);
6611             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6612         }
6613
6614         /*
6615          * We only get here from bxe_rxeof() when the maximum number
6616          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6617          * holds the mbuf in the prev_index so it's OK to NULL it out
6618          * here without concern of a memory leak.
6619          */
6620         fp->rx_mbuf_chain[prev_index].m = NULL;
6621     }
6622
6623     rx_buf = &fp->rx_mbuf_chain[index];
6624
6625     if (rx_buf->m_map != NULL) {
6626         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6627                         BUS_DMASYNC_POSTREAD);
6628         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6629     }
6630
6631     /* save the mbuf and mapping info for a future packet */
6632     map = (prev_index != index) ?
6633               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6634     rx_buf->m_map = fp->rx_mbuf_spare_map;
6635     fp->rx_mbuf_spare_map = map;
6636     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6637                     BUS_DMASYNC_PREREAD);
6638     rx_buf->m = m;
6639
6640     rx_bd = &fp->rx_chain[index];
6641     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6642     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6643
6644     return (rc);
6645 }
6646
6647 static int
6648 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6649                       int                 queue)
6650 {
6651     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6652     bus_dma_segment_t segs[1];
6653     bus_dmamap_t map;
6654     struct mbuf *m;
6655     int nsegs;
6656     int rc = 0;
6657
6658     /* allocate the new TPA mbuf */
6659     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6660     if (__predict_false(m == NULL)) {
6661         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6662         return (ENOBUFS);
6663     }
6664
6665     fp->eth_q_stats.mbuf_alloc_tpa++;
6666
6667     /* initialize the mbuf buffer length */
6668     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6669
6670     /* map the mbuf into non-paged pool */
6671     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6672                                  fp->rx_tpa_info_mbuf_spare_map,
6673                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6674     if (__predict_false(rc != 0)) {
6675         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6676         m_free(m);
6677         fp->eth_q_stats.mbuf_alloc_tpa--;
6678         return (rc);
6679     }
6680
6681     /* all mbufs must map to a single segment */
6682     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6683
6684     /* release any existing TPA mbuf mapping */
6685     if (tpa_info->bd.m_map != NULL) {
6686         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6687                         BUS_DMASYNC_POSTREAD);
6688         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6689     }
6690
6691     /* save the mbuf and mapping info for the TPA mbuf */
6692     map = tpa_info->bd.m_map;
6693     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6694     fp->rx_tpa_info_mbuf_spare_map = map;
6695     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6696                     BUS_DMASYNC_PREREAD);
6697     tpa_info->bd.m = m;
6698     tpa_info->seg = segs[0];
6699
6700     return (rc);
6701 }
6702
6703 /*
6704  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6705  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6706  * chain.
6707  */
6708 static int
6709 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6710                       uint16_t            index)
6711 {
6712     struct bxe_sw_rx_bd *sge_buf;
6713     struct eth_rx_sge *sge;
6714     bus_dma_segment_t segs[1];
6715     bus_dmamap_t map;
6716     struct mbuf *m;
6717     int nsegs;
6718     int rc = 0;
6719
6720     /* allocate a new SGE mbuf */
6721     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6722     if (__predict_false(m == NULL)) {
6723         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6724         return (ENOMEM);
6725     }
6726
6727     fp->eth_q_stats.mbuf_alloc_sge++;
6728
6729     /* initialize the mbuf buffer length */
6730     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6731
6732     /* map the SGE mbuf into non-paged pool */
6733     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6734                                  fp->rx_sge_mbuf_spare_map,
6735                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6736     if (__predict_false(rc != 0)) {
6737         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6738         m_freem(m);
6739         fp->eth_q_stats.mbuf_alloc_sge--;
6740         return (rc);
6741     }
6742
6743     /* all mbufs must map to a single segment */
6744     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6745
6746     sge_buf = &fp->rx_sge_mbuf_chain[index];
6747
6748     /* release any existing SGE mbuf mapping */
6749     if (sge_buf->m_map != NULL) {
6750         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6751                         BUS_DMASYNC_POSTREAD);
6752         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6753     }
6754
6755     /* save the mbuf and mapping info for a future packet */
6756     map = sge_buf->m_map;
6757     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6758     fp->rx_sge_mbuf_spare_map = map;
6759     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6760                     BUS_DMASYNC_PREREAD);
6761     sge_buf->m = m;
6762
6763     sge = &fp->rx_sge_chain[index];
6764     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6765     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6766
6767     return (rc);
6768 }
6769
6770 static __noinline int
6771 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6772 {
6773     struct bxe_fastpath *fp;
6774     int i, j, rc = 0;
6775     int ring_prod, cqe_ring_prod;
6776     int max_agg_queues;
6777
6778     for (i = 0; i < sc->num_queues; i++) {
6779         fp = &sc->fp[i];
6780
6781 #if __FreeBSD_version >= 800000
6782         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6783                                    M_DONTWAIT, &fp->tx_mtx);
6784         if (fp->tx_br == NULL) {
6785             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6786             goto bxe_alloc_fp_buffers_error;
6787         }
6788 #endif
6789
6790         ring_prod = cqe_ring_prod = 0;
6791         fp->rx_bd_cons = 0;
6792         fp->rx_cq_cons = 0;
6793
6794         /* allocate buffers for the RX BDs in RX BD chain */
6795         for (j = 0; j < sc->max_rx_bufs; j++) {
6796             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6797             if (rc != 0) {
6798                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6799                       i, rc);
6800                 goto bxe_alloc_fp_buffers_error;
6801             }
6802
6803             ring_prod     = RX_BD_NEXT(ring_prod);
6804             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6805         }
6806
6807         fp->rx_bd_prod = ring_prod;
6808         fp->rx_cq_prod = cqe_ring_prod;
6809         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6810
6811         if (sc->ifnet->if_capenable & IFCAP_LRO) {
6812             max_agg_queues = MAX_AGG_QS(sc);
6813
6814             fp->tpa_enable = TRUE;
6815
6816             /* fill the TPA pool */
6817             for (j = 0; j < max_agg_queues; j++) {
6818                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6819                 if (rc != 0) {
6820                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6821                           i, j);
6822                     fp->tpa_enable = FALSE;
6823                     goto bxe_alloc_fp_buffers_error;
6824                 }
6825
6826                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6827             }
6828
6829             if (fp->tpa_enable) {
6830                 /* fill the RX SGE chain */
6831                 ring_prod = 0;
6832                 for (j = 0; j < RX_SGE_USABLE; j++) {
6833                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6834                     if (rc != 0) {
6835                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6836                               i, ring_prod);
6837                         fp->tpa_enable = FALSE;
6838                         ring_prod = 0;
6839                         goto bxe_alloc_fp_buffers_error;
6840                     }
6841
6842                     ring_prod = RX_SGE_NEXT(ring_prod);
6843                 }
6844
6845                 fp->rx_sge_prod = ring_prod;
6846             }
6847         }
6848     }
6849
6850     return (0);
6851
6852 bxe_alloc_fp_buffers_error:
6853
6854     /* unwind what was already allocated */
6855     bxe_free_rx_bd_chain(fp);
6856     bxe_free_tpa_pool(fp);
6857     bxe_free_sge_chain(fp);
6858
6859     return (ENOBUFS);
6860 }
6861
6862 static void
6863 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6864 {
6865     bxe_dma_free(sc, &sc->fw_stats_dma);
6866
6867     sc->fw_stats_num = 0;
6868
6869     sc->fw_stats_req_size = 0;
6870     sc->fw_stats_req = NULL;
6871     sc->fw_stats_req_mapping = 0;
6872
6873     sc->fw_stats_data_size = 0;
6874     sc->fw_stats_data = NULL;
6875     sc->fw_stats_data_mapping = 0;
6876 }
6877
6878 static int
6879 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6880 {
6881     uint8_t num_queue_stats;
6882     int num_groups;
6883
6884     /* number of queues for statistics is number of eth queues */
6885     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6886
6887     /*
6888      * Total number of FW statistics requests =
6889      *   1 for port stats + 1 for PF stats + num of queues
6890      */
6891     sc->fw_stats_num = (2 + num_queue_stats);
6892
6893     /*
6894      * Request is built from stats_query_header and an array of
6895      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6896      * rules. The real number or requests is configured in the
6897      * stats_query_header.
6898      */
6899     num_groups =
6900         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6901          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6902
6903     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6904           sc->fw_stats_num, num_groups);
6905
6906     sc->fw_stats_req_size =
6907         (sizeof(struct stats_query_header) +
6908          (num_groups * sizeof(struct stats_query_cmd_group)));
6909
6910     /*
6911      * Data for statistics requests + stats_counter.
6912      * stats_counter holds per-STORM counters that are incremented when
6913      * STORM has finished with the current request. Memory for FCoE
6914      * offloaded statistics are counted anyway, even if they will not be sent.
6915      * VF stats are not accounted for here as the data of VF stats is stored
6916      * in memory allocated by the VF, not here.
6917      */
6918     sc->fw_stats_data_size =
6919         (sizeof(struct stats_counter) +
6920          sizeof(struct per_port_stats) +
6921          sizeof(struct per_pf_stats) +
6922          /* sizeof(struct fcoe_statistics_params) + */
6923          (sizeof(struct per_queue_stats) * num_queue_stats));
6924
6925     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6926                       &sc->fw_stats_dma, "fw stats") != 0) {
6927         bxe_free_fw_stats_mem(sc);
6928         return (-1);
6929     }
6930
6931     /* set up the shortcuts */
6932
6933     sc->fw_stats_req =
6934         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6935     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6936
6937     sc->fw_stats_data =
6938         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6939                                      sc->fw_stats_req_size);
6940     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6941                                  sc->fw_stats_req_size);
6942
6943     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6944           (uintmax_t)sc->fw_stats_req_mapping);
6945
6946     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6947           (uintmax_t)sc->fw_stats_data_mapping);
6948
6949     return (0);
6950 }
6951
6952 /*
6953  * Bits map:
6954  * 0-7  - Engine0 load counter.
6955  * 8-15 - Engine1 load counter.
6956  * 16   - Engine0 RESET_IN_PROGRESS bit.
6957  * 17   - Engine1 RESET_IN_PROGRESS bit.
6958  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6959  *        function on the engine
6960  * 19   - Engine1 ONE_IS_LOADED.
6961  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6962  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6963  *        for just the one belonging to its engine).
6964  */
6965 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6966 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6967 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6968 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6969 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6970 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6971 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6972 #define BXE_GLOBAL_RESET_BIT      0x00040000
6973
6974 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6975 static void
6976 bxe_set_reset_global(struct bxe_softc *sc)
6977 {
6978     uint32_t val;
6979     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6980     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6981     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6982     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6983 }
6984
6985 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6986 static void
6987 bxe_clear_reset_global(struct bxe_softc *sc)
6988 {
6989     uint32_t val;
6990     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6991     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6992     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6993     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6994 }
6995
6996 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6997 static uint8_t
6998 bxe_reset_is_global(struct bxe_softc *sc)
6999 {
7000     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7001     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7002     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7003 }
7004
7005 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7006 static void
7007 bxe_set_reset_done(struct bxe_softc *sc)
7008 {
7009     uint32_t val;
7010     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7011                                  BXE_PATH0_RST_IN_PROG_BIT;
7012
7013     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7014
7015     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7016     /* Clear the bit */
7017     val &= ~bit;
7018     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7019
7020     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7021 }
7022
7023 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7024 static void
7025 bxe_set_reset_in_progress(struct bxe_softc *sc)
7026 {
7027     uint32_t val;
7028     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7029                                  BXE_PATH0_RST_IN_PROG_BIT;
7030
7031     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7032
7033     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7034     /* Set the bit */
7035     val |= bit;
7036     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7037
7038     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7039 }
7040
7041 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7042 static uint8_t
7043 bxe_reset_is_done(struct bxe_softc *sc,
7044                   int              engine)
7045 {
7046     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7047     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7048                             BXE_PATH0_RST_IN_PROG_BIT;
7049
7050     /* return false if bit is set */
7051     return (val & bit) ? FALSE : TRUE;
7052 }
7053
7054 /* get the load status for an engine, should be run under rtnl lock */
7055 static uint8_t
7056 bxe_get_load_status(struct bxe_softc *sc,
7057                     int              engine)
7058 {
7059     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7060                              BXE_PATH0_LOAD_CNT_MASK;
7061     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7062                               BXE_PATH0_LOAD_CNT_SHIFT;
7063     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7064
7065     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7066
7067     val = ((val & mask) >> shift);
7068
7069     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7070
7071     return (val != 0);
7072 }
7073
7074 /* set pf load mark */
7075 /* XXX needs to be under rtnl lock */
7076 static void
7077 bxe_set_pf_load(struct bxe_softc *sc)
7078 {
7079     uint32_t val;
7080     uint32_t val1;
7081     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7082                                   BXE_PATH0_LOAD_CNT_MASK;
7083     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7084                                    BXE_PATH0_LOAD_CNT_SHIFT;
7085
7086     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7087
7088     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7089     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7090
7091     /* get the current counter value */
7092     val1 = ((val & mask) >> shift);
7093
7094     /* set bit of this PF */
7095     val1 |= (1 << SC_ABS_FUNC(sc));
7096
7097     /* clear the old value */
7098     val &= ~mask;
7099
7100     /* set the new one */
7101     val |= ((val1 << shift) & mask);
7102
7103     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7104
7105     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7106 }
7107
7108 /* clear pf load mark */
7109 /* XXX needs to be under rtnl lock */
7110 static uint8_t
7111 bxe_clear_pf_load(struct bxe_softc *sc)
7112 {
7113     uint32_t val1, val;
7114     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7115                                   BXE_PATH0_LOAD_CNT_MASK;
7116     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7117                                    BXE_PATH0_LOAD_CNT_SHIFT;
7118
7119     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7120     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7121     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7122
7123     /* get the current counter value */
7124     val1 = (val & mask) >> shift;
7125
7126     /* clear bit of that PF */
7127     val1 &= ~(1 << SC_ABS_FUNC(sc));
7128
7129     /* clear the old value */
7130     val &= ~mask;
7131
7132     /* set the new one */
7133     val |= ((val1 << shift) & mask);
7134
7135     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7136     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7137     return (val1 != 0);
7138 }
7139
7140 /* send load requrest to mcp and analyze response */
7141 static int
7142 bxe_nic_load_request(struct bxe_softc *sc,
7143                      uint32_t         *load_code)
7144 {
7145     /* init fw_seq */
7146     sc->fw_seq =
7147         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7148          DRV_MSG_SEQ_NUMBER_MASK);
7149
7150     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7151
7152     /* get the current FW pulse sequence */
7153     sc->fw_drv_pulse_wr_seq =
7154         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7155          DRV_PULSE_SEQ_MASK);
7156
7157     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7158           sc->fw_drv_pulse_wr_seq);
7159
7160     /* load request */
7161     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7162                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7163
7164     /* if the MCP fails to respond we must abort */
7165     if (!(*load_code)) {
7166         BLOGE(sc, "MCP response failure!\n");
7167         return (-1);
7168     }
7169
7170     /* if MCP refused then must abort */
7171     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7172         BLOGE(sc, "MCP refused load request\n");
7173         return (-1);
7174     }
7175
7176     return (0);
7177 }
7178
7179 /*
7180  * Check whether another PF has already loaded FW to chip. In virtualized
7181  * environments a pf from anoth VM may have already initialized the device
7182  * including loading FW.
7183  */
7184 static int
7185 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7186                          uint32_t         load_code)
7187 {
7188     uint32_t my_fw, loaded_fw;
7189
7190     /* is another pf loaded on this engine? */
7191     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7192         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7193         /* build my FW version dword */
7194         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7195                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7196                  (BCM_5710_FW_REVISION_VERSION << 16) +
7197                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7198
7199         /* read loaded FW from chip */
7200         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7201         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7202               loaded_fw, my_fw);
7203
7204         /* abort nic load if version mismatch */
7205         if (my_fw != loaded_fw) {
7206             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7207                   loaded_fw, my_fw);
7208             return (-1);
7209         }
7210     }
7211
7212     return (0);
7213 }
7214
7215 /* mark PMF if applicable */
7216 static void
7217 bxe_nic_load_pmf(struct bxe_softc *sc,
7218                  uint32_t         load_code)
7219 {
7220     uint32_t ncsi_oem_data_addr;
7221
7222     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7223         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7224         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7225         /*
7226          * Barrier here for ordering between the writing to sc->port.pmf here
7227          * and reading it from the periodic task.
7228          */
7229         sc->port.pmf = 1;
7230         mb();
7231     } else {
7232         sc->port.pmf = 0;
7233     }
7234
7235     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7236
7237     /* XXX needed? */
7238     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7239         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7240             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7241             if (ncsi_oem_data_addr) {
7242                 REG_WR(sc,
7243                        (ncsi_oem_data_addr +
7244                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7245                        0);
7246             }
7247         }
7248     }
7249 }
7250
7251 static void
7252 bxe_read_mf_cfg(struct bxe_softc *sc)
7253 {
7254     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7255     int abs_func;
7256     int vn;
7257
7258     if (BXE_NOMCP(sc)) {
7259         return; /* what should be the default bvalue in this case */
7260     }
7261
7262     /*
7263      * The formula for computing the absolute function number is...
7264      * For 2 port configuration (4 functions per port):
7265      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7266      * For 4 port configuration (2 functions per port):
7267      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7268      */
7269     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7270         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7271         if (abs_func >= E1H_FUNC_MAX) {
7272             break;
7273         }
7274         sc->devinfo.mf_info.mf_config[vn] =
7275             MFCFG_RD(sc, func_mf_config[abs_func].config);
7276     }
7277
7278     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7279         FUNC_MF_CFG_FUNC_DISABLED) {
7280         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7281         sc->flags |= BXE_MF_FUNC_DIS;
7282     } else {
7283         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7284         sc->flags &= ~BXE_MF_FUNC_DIS;
7285     }
7286 }
7287
7288 /* acquire split MCP access lock register */
7289 static int bxe_acquire_alr(struct bxe_softc *sc)
7290 {
7291     uint32_t j, val;
7292
7293     for (j = 0; j < 1000; j++) {
7294         val = (1UL << 31);
7295         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7296         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7297         if (val & (1L << 31))
7298             break;
7299
7300         DELAY(5000);
7301     }
7302
7303     if (!(val & (1L << 31))) {
7304         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7305         return (-1);
7306     }
7307
7308     return (0);
7309 }
7310
7311 /* release split MCP access lock register */
7312 static void bxe_release_alr(struct bxe_softc *sc)
7313 {
7314     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7315 }
7316
7317 static void
7318 bxe_fan_failure(struct bxe_softc *sc)
7319 {
7320     int port = SC_PORT(sc);
7321     uint32_t ext_phy_config;
7322
7323     /* mark the failure */
7324     ext_phy_config =
7325         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7326
7327     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7328     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7329     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7330              ext_phy_config);
7331
7332     /* log the failure */
7333     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7334               "the card to prevent permanent damage. "
7335               "Please contact OEM Support for assistance\n");
7336
7337     /* XXX */
7338 #if 1
7339     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7340 #else
7341     /*
7342      * Schedule device reset (unload)
7343      * This is due to some boards consuming sufficient power when driver is
7344      * up to overheat if fan fails.
7345      */
7346     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7347     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7348 #endif
7349 }
7350
7351 /* this function is called upon a link interrupt */
7352 static void
7353 bxe_link_attn(struct bxe_softc *sc)
7354 {
7355     uint32_t pause_enabled = 0;
7356     struct host_port_stats *pstats;
7357     int cmng_fns;
7358
7359     /* Make sure that we are synced with the current statistics */
7360     bxe_stats_handle(sc, STATS_EVENT_STOP);
7361
7362     elink_link_update(&sc->link_params, &sc->link_vars);
7363
7364     if (sc->link_vars.link_up) {
7365
7366         /* dropless flow control */
7367         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7368             pause_enabled = 0;
7369
7370             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7371                 pause_enabled = 1;
7372             }
7373
7374             REG_WR(sc,
7375                    (BAR_USTRORM_INTMEM +
7376                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7377                    pause_enabled);
7378         }
7379
7380         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7381             pstats = BXE_SP(sc, port_stats);
7382             /* reset old mac stats */
7383             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7384         }
7385
7386         if (sc->state == BXE_STATE_OPEN) {
7387             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7388         }
7389     }
7390
7391     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7392         cmng_fns = bxe_get_cmng_fns_mode(sc);
7393
7394         if (cmng_fns != CMNG_FNS_NONE) {
7395             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7396             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7397         } else {
7398             /* rate shaping and fairness are disabled */
7399             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7400         }
7401     }
7402
7403     bxe_link_report_locked(sc);
7404
7405     if (IS_MF(sc)) {
7406         ; // XXX bxe_link_sync_notify(sc);
7407     }
7408 }
7409
7410 static void
7411 bxe_attn_int_asserted(struct bxe_softc *sc,
7412                       uint32_t         asserted)
7413 {
7414     int port = SC_PORT(sc);
7415     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7416                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7417     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7418                                         NIG_REG_MASK_INTERRUPT_PORT0;
7419     uint32_t aeu_mask;
7420     uint32_t nig_mask = 0;
7421     uint32_t reg_addr;
7422     uint32_t igu_acked;
7423     uint32_t cnt;
7424
7425     if (sc->attn_state & asserted) {
7426         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7427     }
7428
7429     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7430
7431     aeu_mask = REG_RD(sc, aeu_addr);
7432
7433     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7434           aeu_mask, asserted);
7435
7436     aeu_mask &= ~(asserted & 0x3ff);
7437
7438     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7439
7440     REG_WR(sc, aeu_addr, aeu_mask);
7441
7442     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7443
7444     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7445     sc->attn_state |= asserted;
7446     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7447
7448     if (asserted & ATTN_HARD_WIRED_MASK) {
7449         if (asserted & ATTN_NIG_FOR_FUNC) {
7450
7451             BXE_PHY_LOCK(sc);
7452
7453             /* save nig interrupt mask */
7454             nig_mask = REG_RD(sc, nig_int_mask_addr);
7455
7456             /* If nig_mask is not set, no need to call the update function */
7457             if (nig_mask) {
7458                 REG_WR(sc, nig_int_mask_addr, 0);
7459
7460                 bxe_link_attn(sc);
7461             }
7462
7463             /* handle unicore attn? */
7464         }
7465
7466         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7467             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7468         }
7469
7470         if (asserted & GPIO_2_FUNC) {
7471             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7472         }
7473
7474         if (asserted & GPIO_3_FUNC) {
7475             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7476         }
7477
7478         if (asserted & GPIO_4_FUNC) {
7479             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7480         }
7481
7482         if (port == 0) {
7483             if (asserted & ATTN_GENERAL_ATTN_1) {
7484                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7485                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7486             }
7487             if (asserted & ATTN_GENERAL_ATTN_2) {
7488                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7489                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7490             }
7491             if (asserted & ATTN_GENERAL_ATTN_3) {
7492                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7493                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7494             }
7495         } else {
7496             if (asserted & ATTN_GENERAL_ATTN_4) {
7497                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7498                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7499             }
7500             if (asserted & ATTN_GENERAL_ATTN_5) {
7501                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7502                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7503             }
7504             if (asserted & ATTN_GENERAL_ATTN_6) {
7505                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7506                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7507             }
7508         }
7509     } /* hardwired */
7510
7511     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7512         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7513     } else {
7514         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7515     }
7516
7517     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7518           asserted,
7519           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7520     REG_WR(sc, reg_addr, asserted);
7521
7522     /* now set back the mask */
7523     if (asserted & ATTN_NIG_FOR_FUNC) {
7524         /*
7525          * Verify that IGU ack through BAR was written before restoring
7526          * NIG mask. This loop should exit after 2-3 iterations max.
7527          */
7528         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7529             cnt = 0;
7530
7531             do {
7532                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7533             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7534                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7535
7536             if (!igu_acked) {
7537                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7538             }
7539
7540             mb();
7541         }
7542
7543         REG_WR(sc, nig_int_mask_addr, nig_mask);
7544
7545         BXE_PHY_UNLOCK(sc);
7546     }
7547 }
7548
7549 static void
7550 bxe_print_next_block(struct bxe_softc *sc,
7551                      int              idx,
7552                      const char       *blk)
7553 {
7554     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7555 }
7556
7557 static int
7558 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7559                               uint32_t         sig,
7560                               int              par_num,
7561                               uint8_t          print)
7562 {
7563     uint32_t cur_bit = 0;
7564     int i = 0;
7565
7566     for (i = 0; sig; i++) {
7567         cur_bit = ((uint32_t)0x1 << i);
7568         if (sig & cur_bit) {
7569             switch (cur_bit) {
7570             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7571                 if (print)
7572                     bxe_print_next_block(sc, par_num++, "BRB");
7573                 break;
7574             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7575                 if (print)
7576                     bxe_print_next_block(sc, par_num++, "PARSER");
7577                 break;
7578             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7579                 if (print)
7580                     bxe_print_next_block(sc, par_num++, "TSDM");
7581                 break;
7582             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7583                 if (print)
7584                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7585                 break;
7586             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7587                 if (print)
7588                     bxe_print_next_block(sc, par_num++, "TCM");
7589                 break;
7590             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7591                 if (print)
7592                     bxe_print_next_block(sc, par_num++, "TSEMI");
7593                 break;
7594             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7595                 if (print)
7596                     bxe_print_next_block(sc, par_num++, "XPB");
7597                 break;
7598             }
7599
7600             /* Clear the bit */
7601             sig &= ~cur_bit;
7602         }
7603     }
7604
7605     return (par_num);
7606 }
7607
7608 static int
7609 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7610                               uint32_t         sig,
7611                               int              par_num,
7612                               uint8_t          *global,
7613                               uint8_t          print)
7614 {
7615     int i = 0;
7616     uint32_t cur_bit = 0;
7617     for (i = 0; sig; i++) {
7618         cur_bit = ((uint32_t)0x1 << i);
7619         if (sig & cur_bit) {
7620             switch (cur_bit) {
7621             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7622                 if (print)
7623                     bxe_print_next_block(sc, par_num++, "PBF");
7624                 break;
7625             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "QM");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "TM");
7632                 break;
7633             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7634                 if (print)
7635                     bxe_print_next_block(sc, par_num++, "XSDM");
7636                 break;
7637             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7638                 if (print)
7639                     bxe_print_next_block(sc, par_num++, "XCM");
7640                 break;
7641             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7642                 if (print)
7643                     bxe_print_next_block(sc, par_num++, "XSEMI");
7644                 break;
7645             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7646                 if (print)
7647                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7648                 break;
7649             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7650                 if (print)
7651                     bxe_print_next_block(sc, par_num++, "NIG");
7652                 break;
7653             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7654                 if (print)
7655                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7656                 *global = TRUE;
7657                 break;
7658             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7659                 if (print)
7660                     bxe_print_next_block(sc, par_num++, "DEBUG");
7661                 break;
7662             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7663                 if (print)
7664                     bxe_print_next_block(sc, par_num++, "USDM");
7665                 break;
7666             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7667                 if (print)
7668                     bxe_print_next_block(sc, par_num++, "UCM");
7669                 break;
7670             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7671                 if (print)
7672                     bxe_print_next_block(sc, par_num++, "USEMI");
7673                 break;
7674             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7675                 if (print)
7676                     bxe_print_next_block(sc, par_num++, "UPB");
7677                 break;
7678             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7679                 if (print)
7680                     bxe_print_next_block(sc, par_num++, "CSDM");
7681                 break;
7682             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7683                 if (print)
7684                     bxe_print_next_block(sc, par_num++, "CCM");
7685                 break;
7686             }
7687
7688             /* Clear the bit */
7689             sig &= ~cur_bit;
7690         }
7691     }
7692
7693     return (par_num);
7694 }
7695
7696 static int
7697 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7698                               uint32_t         sig,
7699                               int              par_num,
7700                               uint8_t          print)
7701 {
7702     uint32_t cur_bit = 0;
7703     int i = 0;
7704
7705     for (i = 0; sig; i++) {
7706         cur_bit = ((uint32_t)0x1 << i);
7707         if (sig & cur_bit) {
7708             switch (cur_bit) {
7709             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7710                 if (print)
7711                     bxe_print_next_block(sc, par_num++, "CSEMI");
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "PXP");
7716                 break;
7717             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7718                 if (print)
7719                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7720                 break;
7721             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7722                 if (print)
7723                     bxe_print_next_block(sc, par_num++, "CFC");
7724                 break;
7725             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7726                 if (print)
7727                     bxe_print_next_block(sc, par_num++, "CDU");
7728                 break;
7729             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7730                 if (print)
7731                     bxe_print_next_block(sc, par_num++, "DMAE");
7732                 break;
7733             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7734                 if (print)
7735                     bxe_print_next_block(sc, par_num++, "IGU");
7736                 break;
7737             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7738                 if (print)
7739                     bxe_print_next_block(sc, par_num++, "MISC");
7740                 break;
7741             }
7742
7743             /* Clear the bit */
7744             sig &= ~cur_bit;
7745         }
7746     }
7747
7748     return (par_num);
7749 }
7750
7751 static int
7752 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7753                               uint32_t         sig,
7754                               int              par_num,
7755                               uint8_t          *global,
7756                               uint8_t          print)
7757 {
7758     uint32_t cur_bit = 0;
7759     int i = 0;
7760
7761     for (i = 0; sig; i++) {
7762         cur_bit = ((uint32_t)0x1 << i);
7763         if (sig & cur_bit) {
7764             switch (cur_bit) {
7765             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7766                 if (print)
7767                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7768                 *global = TRUE;
7769                 break;
7770             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7771                 if (print)
7772                     bxe_print_next_block(sc, par_num++,
7773                               "MCP UMP RX");
7774                 *global = TRUE;
7775                 break;
7776             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7777                 if (print)
7778                     bxe_print_next_block(sc, par_num++,
7779                               "MCP UMP TX");
7780                 *global = TRUE;
7781                 break;
7782             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7783                 if (print)
7784                     bxe_print_next_block(sc, par_num++,
7785                               "MCP SCPAD");
7786                 *global = TRUE;
7787                 break;
7788             }
7789
7790             /* Clear the bit */
7791             sig &= ~cur_bit;
7792         }
7793     }
7794
7795     return (par_num);
7796 }
7797
7798 static int
7799 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7800                               uint32_t         sig,
7801                               int              par_num,
7802                               uint8_t          print)
7803 {
7804     uint32_t cur_bit = 0;
7805     int i = 0;
7806
7807     for (i = 0; sig; i++) {
7808         cur_bit = ((uint32_t)0x1 << i);
7809         if (sig & cur_bit) {
7810             switch (cur_bit) {
7811             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7812                 if (print)
7813                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7814                 break;
7815             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7816                 if (print)
7817                     bxe_print_next_block(sc, par_num++, "ATC");
7818                 break;
7819             }
7820
7821             /* Clear the bit */
7822             sig &= ~cur_bit;
7823         }
7824     }
7825
7826     return (par_num);
7827 }
7828
7829 static uint8_t
7830 bxe_parity_attn(struct bxe_softc *sc,
7831                 uint8_t          *global,
7832                 uint8_t          print,
7833                 uint32_t         *sig)
7834 {
7835     int par_num = 0;
7836
7837     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7838         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7839         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7840         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7841         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7842         BLOGE(sc, "Parity error: HW block parity attention:\n"
7843                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7844               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7845               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7846               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7847               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7848               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7849
7850         if (print)
7851             BLOGI(sc, "Parity errors detected in blocks: ");
7852
7853         par_num =
7854             bxe_check_blocks_with_parity0(sc, sig[0] &
7855                                           HW_PRTY_ASSERT_SET_0,
7856                                           par_num, print);
7857         par_num =
7858             bxe_check_blocks_with_parity1(sc, sig[1] &
7859                                           HW_PRTY_ASSERT_SET_1,
7860                                           par_num, global, print);
7861         par_num =
7862             bxe_check_blocks_with_parity2(sc, sig[2] &
7863                                           HW_PRTY_ASSERT_SET_2,
7864                                           par_num, print);
7865         par_num =
7866             bxe_check_blocks_with_parity3(sc, sig[3] &
7867                                           HW_PRTY_ASSERT_SET_3,
7868                                           par_num, global, print);
7869         par_num =
7870             bxe_check_blocks_with_parity4(sc, sig[4] &
7871                                           HW_PRTY_ASSERT_SET_4,
7872                                           par_num, print);
7873
7874         if (print)
7875             BLOGI(sc, "\n");
7876
7877         return (TRUE);
7878     }
7879
7880     return (FALSE);
7881 }
7882
7883 static uint8_t
7884 bxe_chk_parity_attn(struct bxe_softc *sc,
7885                     uint8_t          *global,
7886                     uint8_t          print)
7887 {
7888     struct attn_route attn = { {0} };
7889     int port = SC_PORT(sc);
7890
7891     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7892     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7893     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7894     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7895
7896     if (!CHIP_IS_E1x(sc))
7897         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7898
7899     return (bxe_parity_attn(sc, global, print, attn.sig));
7900 }
7901
7902 static void
7903 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7904                          uint32_t         attn)
7905 {
7906     uint32_t val;
7907
7908     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7909         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7910         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7911         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7912             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7913         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7914             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7915         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7916             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7917         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7918             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7919         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7920             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7921         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7922             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7923         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7924             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7925         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7926             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7927         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7928             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7929     }
7930
7931     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7932         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7933         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7934         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7935             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7936         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7937             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7938         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7939             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7940         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7941             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7942         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7943             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7944         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7945             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7946     }
7947
7948     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7949                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7950         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7951               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7952                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7953     }
7954 }
7955
7956 static void
7957 bxe_e1h_disable(struct bxe_softc *sc)
7958 {
7959     int port = SC_PORT(sc);
7960
7961     bxe_tx_disable(sc);
7962
7963     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7964 }
7965
7966 static void
7967 bxe_e1h_enable(struct bxe_softc *sc)
7968 {
7969     int port = SC_PORT(sc);
7970
7971     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7972
7973     // XXX bxe_tx_enable(sc);
7974 }
7975
7976 /*
7977  * called due to MCP event (on pmf):
7978  *   reread new bandwidth configuration
7979  *   configure FW
7980  *   notify others function about the change
7981  */
7982 static void
7983 bxe_config_mf_bw(struct bxe_softc *sc)
7984 {
7985     if (sc->link_vars.link_up) {
7986         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7987         // XXX bxe_link_sync_notify(sc);
7988     }
7989
7990     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7991 }
7992
7993 static void
7994 bxe_set_mf_bw(struct bxe_softc *sc)
7995 {
7996     bxe_config_mf_bw(sc);
7997     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7998 }
7999
8000 static void
8001 bxe_handle_eee_event(struct bxe_softc *sc)
8002 {
8003     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8004     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8005 }
8006
8007 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8008
8009 static void
8010 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8011 {
8012     struct eth_stats_info *ether_stat =
8013         &sc->sp->drv_info_to_mcp.ether_stat;
8014
8015     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8016             ETH_STAT_INFO_VERSION_LEN);
8017
8018     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8019     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8020                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8021                                           ether_stat->mac_local + MAC_PAD,
8022                                           MAC_PAD, ETH_ALEN);
8023
8024     ether_stat->mtu_size = sc->mtu;
8025
8026     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8027     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8028         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8029     }
8030
8031     // XXX ether_stat->feature_flags |= ???;
8032
8033     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8034
8035     ether_stat->txq_size = sc->tx_ring_size;
8036     ether_stat->rxq_size = sc->rx_ring_size;
8037 }
8038
8039 static void
8040 bxe_handle_drv_info_req(struct bxe_softc *sc)
8041 {
8042     enum drv_info_opcode op_code;
8043     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8044
8045     /* if drv_info version supported by MFW doesn't match - send NACK */
8046     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8047         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8048         return;
8049     }
8050
8051     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8052                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8053
8054     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8055
8056     switch (op_code) {
8057     case ETH_STATS_OPCODE:
8058         bxe_drv_info_ether_stat(sc);
8059         break;
8060     case FCOE_STATS_OPCODE:
8061     case ISCSI_STATS_OPCODE:
8062     default:
8063         /* if op code isn't supported - send NACK */
8064         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8065         return;
8066     }
8067
8068     /*
8069      * If we got drv_info attn from MFW then these fields are defined in
8070      * shmem2 for sure
8071      */
8072     SHMEM2_WR(sc, drv_info_host_addr_lo,
8073               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8074     SHMEM2_WR(sc, drv_info_host_addr_hi,
8075               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8076
8077     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8078 }
8079
8080 static void
8081 bxe_dcc_event(struct bxe_softc *sc,
8082               uint32_t         dcc_event)
8083 {
8084     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8085
8086     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8087         /*
8088          * This is the only place besides the function initialization
8089          * where the sc->flags can change so it is done without any
8090          * locks
8091          */
8092         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8093             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8094             sc->flags |= BXE_MF_FUNC_DIS;
8095             bxe_e1h_disable(sc);
8096         } else {
8097             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8098             sc->flags &= ~BXE_MF_FUNC_DIS;
8099             bxe_e1h_enable(sc);
8100         }
8101         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8102     }
8103
8104     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8105         bxe_config_mf_bw(sc);
8106         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8107     }
8108
8109     /* Report results to MCP */
8110     if (dcc_event)
8111         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8112     else
8113         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8114 }
8115
8116 static void
8117 bxe_pmf_update(struct bxe_softc *sc)
8118 {
8119     int port = SC_PORT(sc);
8120     uint32_t val;
8121
8122     sc->port.pmf = 1;
8123     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8124
8125     /*
8126      * We need the mb() to ensure the ordering between the writing to
8127      * sc->port.pmf here and reading it from the bxe_periodic_task().
8128      */
8129     mb();
8130
8131     /* queue a periodic task */
8132     // XXX schedule task...
8133
8134     // XXX bxe_dcbx_pmf_update(sc);
8135
8136     /* enable nig attention */
8137     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8138     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8139         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8140         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8141     } else if (!CHIP_IS_E1x(sc)) {
8142         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8143         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8144     }
8145
8146     bxe_stats_handle(sc, STATS_EVENT_PMF);
8147 }
8148
8149 static int
8150 bxe_mc_assert(struct bxe_softc *sc)
8151 {
8152     char last_idx;
8153     int i, rc = 0;
8154     uint32_t row0, row1, row2, row3;
8155
8156     /* XSTORM */
8157     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8158     if (last_idx)
8159         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8160
8161     /* print the asserts */
8162     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8163
8164         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8165         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8166         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8167         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8168
8169         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8170             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8171                   i, row3, row2, row1, row0);
8172             rc++;
8173         } else {
8174             break;
8175         }
8176     }
8177
8178     /* TSTORM */
8179     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8180     if (last_idx) {
8181         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8182     }
8183
8184     /* print the asserts */
8185     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8186
8187         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8188         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8189         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8190         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8191
8192         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8193             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8194                   i, row3, row2, row1, row0);
8195             rc++;
8196         } else {
8197             break;
8198         }
8199     }
8200
8201     /* CSTORM */
8202     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8203     if (last_idx) {
8204         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8205     }
8206
8207     /* print the asserts */
8208     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8209
8210         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8211         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8212         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8213         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8214
8215         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8216             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8217                   i, row3, row2, row1, row0);
8218             rc++;
8219         } else {
8220             break;
8221         }
8222     }
8223
8224     /* USTORM */
8225     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8226     if (last_idx) {
8227         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8228     }
8229
8230     /* print the asserts */
8231     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8232
8233         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8234         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8235         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8236         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8237
8238         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8239             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8240                   i, row3, row2, row1, row0);
8241             rc++;
8242         } else {
8243             break;
8244         }
8245     }
8246
8247     return (rc);
8248 }
8249
8250 static void
8251 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8252                          uint32_t         attn)
8253 {
8254     int func = SC_FUNC(sc);
8255     uint32_t val;
8256
8257     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8258
8259         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8260
8261             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8262             bxe_read_mf_cfg(sc);
8263             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8264                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8265             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8266
8267             if (val & DRV_STATUS_DCC_EVENT_MASK)
8268                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8269
8270             if (val & DRV_STATUS_SET_MF_BW)
8271                 bxe_set_mf_bw(sc);
8272
8273             if (val & DRV_STATUS_DRV_INFO_REQ)
8274                 bxe_handle_drv_info_req(sc);
8275
8276 #if 0
8277             if (val & DRV_STATUS_VF_DISABLED)
8278                 bxe_vf_handle_flr_event(sc);
8279 #endif
8280
8281             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8282                 bxe_pmf_update(sc);
8283
8284 #if 0
8285             if (sc->port.pmf &&
8286                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8287                 (sc->dcbx_enabled > 0))
8288                 /* start dcbx state machine */
8289                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8290 #endif
8291
8292 #if 0
8293             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8294                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8295 #endif
8296
8297             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8298                 bxe_handle_eee_event(sc);
8299
8300             if (sc->link_vars.periodic_flags &
8301                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8302                 /* sync with link */
8303                 BXE_PHY_LOCK(sc);
8304                 sc->link_vars.periodic_flags &=
8305                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8306                 BXE_PHY_UNLOCK(sc);
8307                 if (IS_MF(sc))
8308                     ; // XXX bxe_link_sync_notify(sc);
8309                 bxe_link_report(sc);
8310             }
8311
8312             /*
8313              * Always call it here: bxe_link_report() will
8314              * prevent the link indication duplication.
8315              */
8316             bxe_link_status_update(sc);
8317
8318         } else if (attn & BXE_MC_ASSERT_BITS) {
8319
8320             BLOGE(sc, "MC assert!\n");
8321             bxe_mc_assert(sc);
8322             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8323             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8324             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8325             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8326             bxe_panic(sc, ("MC assert!\n"));
8327
8328         } else if (attn & BXE_MCP_ASSERT) {
8329
8330             BLOGE(sc, "MCP assert!\n");
8331             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8332             // XXX bxe_fw_dump(sc);
8333
8334         } else {
8335             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8336         }
8337     }
8338
8339     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8340         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8341         if (attn & BXE_GRC_TIMEOUT) {
8342             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8343             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8344         }
8345         if (attn & BXE_GRC_RSV) {
8346             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8347             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8348         }
8349         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8350     }
8351 }
8352
8353 static void
8354 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8355                          uint32_t         attn)
8356 {
8357     int port = SC_PORT(sc);
8358     int reg_offset;
8359     uint32_t val0, mask0, val1, mask1;
8360     uint32_t val;
8361
8362     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8363         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8364         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8365         /* CFC error attention */
8366         if (val & 0x2) {
8367             BLOGE(sc, "FATAL error from CFC\n");
8368         }
8369     }
8370
8371     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8372         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8373         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8374         /* RQ_USDMDP_FIFO_OVERFLOW */
8375         if (val & 0x18000) {
8376             BLOGE(sc, "FATAL error from PXP\n");
8377         }
8378
8379         if (!CHIP_IS_E1x(sc)) {
8380             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8381             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8382         }
8383     }
8384
8385 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8386 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8387
8388     if (attn & AEU_PXP2_HW_INT_BIT) {
8389         /*  CQ47854 workaround do not panic on
8390          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8391          */
8392         if (!CHIP_IS_E1x(sc)) {
8393             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8394             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8395             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8396             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8397             /*
8398              * If the olny PXP2_EOP_ERROR_BIT is set in
8399              * STS0 and STS1 - clear it
8400              *
8401              * probably we lose additional attentions between
8402              * STS0 and STS_CLR0, in this case user will not
8403              * be notified about them
8404              */
8405             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8406                 !(val1 & mask1))
8407                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8408
8409             /* print the register, since no one can restore it */
8410             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8411
8412             /*
8413              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8414              * then notify
8415              */
8416             if (val0 & PXP2_EOP_ERROR_BIT) {
8417                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8418
8419                 /*
8420                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8421                  * set then clear attention from PXP2 block without panic
8422                  */
8423                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8424                     ((val1 & mask1) == 0))
8425                     attn &= ~AEU_PXP2_HW_INT_BIT;
8426             }
8427         }
8428     }
8429
8430     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8431         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8432                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8433
8434         val = REG_RD(sc, reg_offset);
8435         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8436         REG_WR(sc, reg_offset, val);
8437
8438         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8439               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8440         bxe_panic(sc, ("HW block attention set2\n"));
8441     }
8442 }
8443
8444 static void
8445 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8446                          uint32_t         attn)
8447 {
8448     int port = SC_PORT(sc);
8449     int reg_offset;
8450     uint32_t val;
8451
8452     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8453         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8454         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8455         /* DORQ discard attention */
8456         if (val & 0x2) {
8457             BLOGE(sc, "FATAL error from DORQ\n");
8458         }
8459     }
8460
8461     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8462         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8463                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8464
8465         val = REG_RD(sc, reg_offset);
8466         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8467         REG_WR(sc, reg_offset, val);
8468
8469         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8470               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8471         bxe_panic(sc, ("HW block attention set1\n"));
8472     }
8473 }
8474
8475 static void
8476 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8477                          uint32_t         attn)
8478 {
8479     int port = SC_PORT(sc);
8480     int reg_offset;
8481     uint32_t val;
8482
8483     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8484                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8485
8486     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8487         val = REG_RD(sc, reg_offset);
8488         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8489         REG_WR(sc, reg_offset, val);
8490
8491         BLOGW(sc, "SPIO5 hw attention\n");
8492
8493         /* Fan failure attention */
8494         elink_hw_reset_phy(&sc->link_params);
8495         bxe_fan_failure(sc);
8496     }
8497
8498     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8499         BXE_PHY_LOCK(sc);
8500         elink_handle_module_detect_int(&sc->link_params);
8501         BXE_PHY_UNLOCK(sc);
8502     }
8503
8504     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8505         val = REG_RD(sc, reg_offset);
8506         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8507         REG_WR(sc, reg_offset, val);
8508
8509         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8510                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8511     }
8512 }
8513
8514 static void
8515 bxe_attn_int_deasserted(struct bxe_softc *sc,
8516                         uint32_t         deasserted)
8517 {
8518     struct attn_route attn;
8519     struct attn_route *group_mask;
8520     int port = SC_PORT(sc);
8521     int index;
8522     uint32_t reg_addr;
8523     uint32_t val;
8524     uint32_t aeu_mask;
8525     uint8_t global = FALSE;
8526
8527     /*
8528      * Need to take HW lock because MCP or other port might also
8529      * try to handle this event.
8530      */
8531     bxe_acquire_alr(sc);
8532
8533     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8534         /* XXX
8535          * In case of parity errors don't handle attentions so that
8536          * other function would "see" parity errors.
8537          */
8538         sc->recovery_state = BXE_RECOVERY_INIT;
8539         // XXX schedule a recovery task...
8540         /* disable HW interrupts */
8541         bxe_int_disable(sc);
8542         bxe_release_alr(sc);
8543         return;
8544     }
8545
8546     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8547     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8548     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8549     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8550     if (!CHIP_IS_E1x(sc)) {
8551         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8552     } else {
8553         attn.sig[4] = 0;
8554     }
8555
8556     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8557           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8558
8559     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8560         if (deasserted & (1 << index)) {
8561             group_mask = &sc->attn_group[index];
8562
8563             BLOGD(sc, DBG_INTR,
8564                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8565                   group_mask->sig[0], group_mask->sig[1],
8566                   group_mask->sig[2], group_mask->sig[3],
8567                   group_mask->sig[4]);
8568
8569             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8570             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8571             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8572             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8573             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8574         }
8575     }
8576
8577     bxe_release_alr(sc);
8578
8579     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8580         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8581                     COMMAND_REG_ATTN_BITS_CLR);
8582     } else {
8583         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8584     }
8585
8586     val = ~deasserted;
8587     BLOGD(sc, DBG_INTR,
8588           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8589           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8590     REG_WR(sc, reg_addr, val);
8591
8592     if (~sc->attn_state & deasserted) {
8593         BLOGE(sc, "IGU error\n");
8594     }
8595
8596     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8597                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8598
8599     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8600
8601     aeu_mask = REG_RD(sc, reg_addr);
8602
8603     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8604           aeu_mask, deasserted);
8605     aeu_mask |= (deasserted & 0x3ff);
8606     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8607
8608     REG_WR(sc, reg_addr, aeu_mask);
8609     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8610
8611     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8612     sc->attn_state &= ~deasserted;
8613     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8614 }
8615
8616 static void
8617 bxe_attn_int(struct bxe_softc *sc)
8618 {
8619     /* read local copy of bits */
8620     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8621     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8622     uint32_t attn_state = sc->attn_state;
8623
8624     /* look for changed bits */
8625     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8626     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8627
8628     BLOGD(sc, DBG_INTR,
8629           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8630           attn_bits, attn_ack, asserted, deasserted);
8631
8632     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8633         BLOGE(sc, "BAD attention state\n");
8634     }
8635
8636     /* handle bits that were raised */
8637     if (asserted) {
8638         bxe_attn_int_asserted(sc, asserted);
8639     }
8640
8641     if (deasserted) {
8642         bxe_attn_int_deasserted(sc, deasserted);
8643     }
8644 }
8645
8646 static uint16_t
8647 bxe_update_dsb_idx(struct bxe_softc *sc)
8648 {
8649     struct host_sp_status_block *def_sb = sc->def_sb;
8650     uint16_t rc = 0;
8651
8652     mb(); /* status block is written to by the chip */
8653
8654     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8655         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8656         rc |= BXE_DEF_SB_ATT_IDX;
8657     }
8658
8659     if (sc->def_idx != def_sb->sp_sb.running_index) {
8660         sc->def_idx = def_sb->sp_sb.running_index;
8661         rc |= BXE_DEF_SB_IDX;
8662     }
8663
8664     mb();
8665
8666     return (rc);
8667 }
8668
8669 static inline struct ecore_queue_sp_obj *
8670 bxe_cid_to_q_obj(struct bxe_softc *sc,
8671                  uint32_t         cid)
8672 {
8673     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8674     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8675 }
8676
8677 static void
8678 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8679 {
8680     struct ecore_mcast_ramrod_params rparam;
8681     int rc;
8682
8683     memset(&rparam, 0, sizeof(rparam));
8684
8685     rparam.mcast_obj = &sc->mcast_obj;
8686
8687     BXE_MCAST_LOCK(sc);
8688
8689     /* clear pending state for the last command */
8690     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8691
8692     /* if there are pending mcast commands - send them */
8693     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8694         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8695         if (rc < 0) {
8696             BLOGD(sc, DBG_SP,
8697                   "ERROR: Failed to send pending mcast commands (%d)\n",
8698                   rc);
8699         }
8700     }
8701
8702     BXE_MCAST_UNLOCK(sc);
8703 }
8704
8705 static void
8706 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8707                               union event_ring_elem *elem)
8708 {
8709     unsigned long ramrod_flags = 0;
8710     int rc = 0;
8711     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8712     struct ecore_vlan_mac_obj *vlan_mac_obj;
8713
8714     /* always push next commands out, don't wait here */
8715     bit_set(&ramrod_flags, RAMROD_CONT);
8716
8717     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8718     case ECORE_FILTER_MAC_PENDING:
8719         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8720         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8721         break;
8722
8723     case ECORE_FILTER_MCAST_PENDING:
8724         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8725         /*
8726          * This is only relevant for 57710 where multicast MACs are
8727          * configured as unicast MACs using the same ramrod.
8728          */
8729         bxe_handle_mcast_eqe(sc);
8730         return;
8731
8732     default:
8733         BLOGE(sc, "Unsupported classification command: %d\n",
8734               elem->message.data.eth_event.echo);
8735         return;
8736     }
8737
8738     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8739
8740     if (rc < 0) {
8741         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8742     } else if (rc > 0) {
8743         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8744     }
8745 }
8746
8747 static void
8748 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8749                        union event_ring_elem *elem)
8750 {
8751     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8752
8753     /* send rx_mode command again if was requested */
8754     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8755                                &sc->sp_state)) {
8756         bxe_set_storm_rx_mode(sc);
8757     }
8758 #if 0
8759     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8760                                     &sc->sp_state)) {
8761         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8762     }
8763     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8764                                     &sc->sp_state)) {
8765         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8766     }
8767 #endif
8768 }
8769
8770 static void
8771 bxe_update_eq_prod(struct bxe_softc *sc,
8772                    uint16_t         prod)
8773 {
8774     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8775     wmb(); /* keep prod updates ordered */
8776 }
8777
8778 static void
8779 bxe_eq_int(struct bxe_softc *sc)
8780 {
8781     uint16_t hw_cons, sw_cons, sw_prod;
8782     union event_ring_elem *elem;
8783     uint8_t echo;
8784     uint32_t cid;
8785     uint8_t opcode;
8786     int spqe_cnt = 0;
8787     struct ecore_queue_sp_obj *q_obj;
8788     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8789     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8790
8791     hw_cons = le16toh(*sc->eq_cons_sb);
8792
8793     /*
8794      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8795      * when we get to the next-page we need to adjust so the loop
8796      * condition below will be met. The next element is the size of a
8797      * regular element and hence incrementing by 1
8798      */
8799     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8800         hw_cons++;
8801     }
8802
8803     /*
8804      * This function may never run in parallel with itself for a
8805      * specific sc and no need for a read memory barrier here.
8806      */
8807     sw_cons = sc->eq_cons;
8808     sw_prod = sc->eq_prod;
8809
8810     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8811           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8812
8813     for (;
8814          sw_cons != hw_cons;
8815          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8816
8817         elem = &sc->eq[EQ_DESC(sw_cons)];
8818
8819 #if 0
8820         int rc;
8821         rc = bxe_iov_eq_sp_event(sc, elem);
8822         if (!rc) {
8823             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8824             goto next_spqe;
8825         }
8826 #endif
8827
8828         /* elem CID originates from FW, actually LE */
8829         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8830         opcode = elem->message.opcode;
8831
8832         /* handle eq element */
8833         switch (opcode) {
8834 #if 0
8835         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8836             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8837             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8838             continue;
8839 #endif
8840
8841         case EVENT_RING_OPCODE_STAT_QUERY:
8842             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8843                   sc->stats_comp++);
8844             /* nothing to do with stats comp */
8845             goto next_spqe;
8846
8847         case EVENT_RING_OPCODE_CFC_DEL:
8848             /* handle according to cid range */
8849             /* we may want to verify here that the sc state is HALTING */
8850             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8851             q_obj = bxe_cid_to_q_obj(sc, cid);
8852             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8853                 break;
8854             }
8855             goto next_spqe;
8856
8857         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8858             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8859             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8860                 break;
8861             }
8862             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8863             goto next_spqe;
8864
8865         case EVENT_RING_OPCODE_START_TRAFFIC:
8866             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8867             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8868                 break;
8869             }
8870             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8871             goto next_spqe;
8872
8873         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8874             echo = elem->message.data.function_update_event.echo;
8875             if (echo == SWITCH_UPDATE) {
8876                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8877                 if (f_obj->complete_cmd(sc, f_obj,
8878                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8879                     break;
8880                 }
8881             }
8882             else {
8883                 BLOGD(sc, DBG_SP,
8884                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8885 #if 0
8886                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8887                 /*
8888                  * We will perform the queues update from the sp_core_task as
8889                  * all queue SP operations should run with CORE_LOCK.
8890                  */
8891                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8892                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8893 #endif
8894             }
8895             goto next_spqe;
8896
8897 #if 0
8898         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8899             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8900             bxe_after_afex_vif_lists(sc, elem);
8901             goto next_spqe;
8902 #endif
8903
8904         case EVENT_RING_OPCODE_FORWARD_SETUP:
8905             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8906             if (q_obj->complete_cmd(sc, q_obj,
8907                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8908                 break;
8909             }
8910             goto next_spqe;
8911
8912         case EVENT_RING_OPCODE_FUNCTION_START:
8913             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8914             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8915                 break;
8916             }
8917             goto next_spqe;
8918
8919         case EVENT_RING_OPCODE_FUNCTION_STOP:
8920             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8921             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8922                 break;
8923             }
8924             goto next_spqe;
8925         }
8926
8927         switch (opcode | sc->state) {
8928         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8929         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8930             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8931             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8932             rss_raw->clear_pending(rss_raw);
8933             break;
8934
8935         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8936         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8937         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8938         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8939         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8940         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8941             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8942             bxe_handle_classification_eqe(sc, elem);
8943             break;
8944
8945         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8946         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8947         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8948             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8949             bxe_handle_mcast_eqe(sc);
8950             break;
8951
8952         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8953         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8954         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8955             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8956             bxe_handle_rx_mode_eqe(sc, elem);
8957             break;
8958
8959         default:
8960             /* unknown event log error and continue */
8961             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8962                   elem->message.opcode, sc->state);
8963         }
8964
8965 next_spqe:
8966         spqe_cnt++;
8967     } /* for */
8968
8969     mb();
8970     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8971
8972     sc->eq_cons = sw_cons;
8973     sc->eq_prod = sw_prod;
8974
8975     /* make sure that above mem writes were issued towards the memory */
8976     wmb();
8977
8978     /* update producer */
8979     bxe_update_eq_prod(sc, sc->eq_prod);
8980 }
8981
8982 static void
8983 bxe_handle_sp_tq(void *context,
8984                  int  pending)
8985 {
8986     struct bxe_softc *sc = (struct bxe_softc *)context;
8987     uint16_t status;
8988
8989     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8990
8991     /* what work needs to be performed? */
8992     status = bxe_update_dsb_idx(sc);
8993
8994     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8995
8996     /* HW attentions */
8997     if (status & BXE_DEF_SB_ATT_IDX) {
8998         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8999         bxe_attn_int(sc);
9000         status &= ~BXE_DEF_SB_ATT_IDX;
9001     }
9002
9003     /* SP events: STAT_QUERY and others */
9004     if (status & BXE_DEF_SB_IDX) {
9005         /* handle EQ completions */
9006         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9007         bxe_eq_int(sc);
9008         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9009                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9010         status &= ~BXE_DEF_SB_IDX;
9011     }
9012
9013     /* if status is non zero then something went wrong */
9014     if (__predict_false(status)) {
9015         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9016     }
9017
9018     /* ack status block only if something was actually handled */
9019     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9020                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9021
9022     /*
9023      * Must be called after the EQ processing (since eq leads to sriov
9024      * ramrod completion flows).
9025      * This flow may have been scheduled by the arrival of a ramrod
9026      * completion, or by the sriov code rescheduling itself.
9027      */
9028     // XXX bxe_iov_sp_task(sc);
9029
9030 #if 0
9031     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9032     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9033                                &sc->sp_state)) {
9034         bxe_link_report(sc);
9035         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9036     }
9037 #endif
9038 }
9039
9040 static void
9041 bxe_handle_fp_tq(void *context,
9042                  int  pending)
9043 {
9044     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9045     struct bxe_softc *sc = fp->sc;
9046     uint8_t more_tx = FALSE;
9047     uint8_t more_rx = FALSE;
9048
9049     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9050
9051     /* XXX
9052      * IFF_DRV_RUNNING state can't be checked here since we process
9053      * slowpath events on a client queue during setup. Instead
9054      * we need to add a "process/continue" flag here that the driver
9055      * can use to tell the task here not to do anything.
9056      */
9057 #if 0
9058     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9059         return;
9060     }
9061 #endif
9062
9063     /* update the fastpath index */
9064     bxe_update_fp_sb_idx(fp);
9065
9066     /* XXX add loop here if ever support multiple tx CoS */
9067     /* fp->txdata[cos] */
9068     if (bxe_has_tx_work(fp)) {
9069         BXE_FP_TX_LOCK(fp);
9070         more_tx = bxe_txeof(sc, fp);
9071         BXE_FP_TX_UNLOCK(fp);
9072     }
9073
9074     if (bxe_has_rx_work(fp)) {
9075         more_rx = bxe_rxeof(sc, fp);
9076     }
9077
9078     if (more_rx /*|| more_tx*/) {
9079         /* still more work to do */
9080         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9081         return;
9082     }
9083
9084     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9085                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9086 }
9087
9088 static void
9089 bxe_task_fp(struct bxe_fastpath *fp)
9090 {
9091     struct bxe_softc *sc = fp->sc;
9092     uint8_t more_tx = FALSE;
9093     uint8_t more_rx = FALSE;
9094
9095     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9096
9097     /* update the fastpath index */
9098     bxe_update_fp_sb_idx(fp);
9099
9100     /* XXX add loop here if ever support multiple tx CoS */
9101     /* fp->txdata[cos] */
9102     if (bxe_has_tx_work(fp)) {
9103         BXE_FP_TX_LOCK(fp);
9104         more_tx = bxe_txeof(sc, fp);
9105         BXE_FP_TX_UNLOCK(fp);
9106     }
9107
9108     if (bxe_has_rx_work(fp)) {
9109         more_rx = bxe_rxeof(sc, fp);
9110     }
9111
9112     if (more_rx /*|| more_tx*/) {
9113         /* still more work to do, bail out if this ISR and process later */
9114         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9115         return;
9116     }
9117
9118     /*
9119      * Here we write the fastpath index taken before doing any tx or rx work.
9120      * It is very well possible other hw events occurred up to this point and
9121      * they were actually processed accordingly above. Since we're going to
9122      * write an older fastpath index, an interrupt is coming which we might
9123      * not do any work in.
9124      */
9125     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9126                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9127 }
9128
9129 /*
9130  * Legacy interrupt entry point.
9131  *
9132  * Verifies that the controller generated the interrupt and
9133  * then calls a separate routine to handle the various
9134  * interrupt causes: link, RX, and TX.
9135  */
9136 static void
9137 bxe_intr_legacy(void *xsc)
9138 {
9139     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9140     struct bxe_fastpath *fp;
9141     uint16_t status, mask;
9142     int i;
9143
9144     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9145
9146 #if 0
9147     /* Don't handle any interrupts if we're not ready. */
9148     if (__predict_false(sc->intr_sem != 0)) {
9149         return;
9150     }
9151 #endif
9152
9153     /*
9154      * 0 for ustorm, 1 for cstorm
9155      * the bits returned from ack_int() are 0-15
9156      * bit 0 = attention status block
9157      * bit 1 = fast path status block
9158      * a mask of 0x2 or more = tx/rx event
9159      * a mask of 1 = slow path event
9160      */
9161
9162     status = bxe_ack_int(sc);
9163
9164     /* the interrupt is not for us */
9165     if (__predict_false(status == 0)) {
9166         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9167         return;
9168     }
9169
9170     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9171
9172     FOR_EACH_ETH_QUEUE(sc, i) {
9173         fp = &sc->fp[i];
9174         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9175         if (status & mask) {
9176             /* acknowledge and disable further fastpath interrupts */
9177             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9178             bxe_task_fp(fp);
9179             status &= ~mask;
9180         }
9181     }
9182
9183 #if 0
9184     if (CNIC_SUPPORT(sc)) {
9185         mask = 0x2;
9186         if (status & (mask | 0x1)) {
9187             ...
9188             status &= ~mask;
9189         }
9190     }
9191 #endif
9192
9193     if (__predict_false(status & 0x1)) {
9194         /* acknowledge and disable further slowpath interrupts */
9195         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9196
9197         /* schedule slowpath handler */
9198         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9199
9200         status &= ~0x1;
9201     }
9202
9203     if (__predict_false(status)) {
9204         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9205     }
9206 }
9207
9208 /* slowpath interrupt entry point */
9209 static void
9210 bxe_intr_sp(void *xsc)
9211 {
9212     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9213
9214     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9215
9216     /* acknowledge and disable further slowpath interrupts */
9217     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9218
9219     /* schedule slowpath handler */
9220     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9221 }
9222
9223 /* fastpath interrupt entry point */
9224 static void
9225 bxe_intr_fp(void *xfp)
9226 {
9227     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9228     struct bxe_softc *sc = fp->sc;
9229
9230     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9231
9232     BLOGD(sc, DBG_INTR,
9233           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9234           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9235
9236 #if 0
9237     /* Don't handle any interrupts if we're not ready. */
9238     if (__predict_false(sc->intr_sem != 0)) {
9239         return;
9240     }
9241 #endif
9242
9243     /* acknowledge and disable further fastpath interrupts */
9244     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9245
9246     bxe_task_fp(fp);
9247 }
9248
9249 /* Release all interrupts allocated by the driver. */
9250 static void
9251 bxe_interrupt_free(struct bxe_softc *sc)
9252 {
9253     int i;
9254
9255     switch (sc->interrupt_mode) {
9256     case INTR_MODE_INTX:
9257         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9258         if (sc->intr[0].resource != NULL) {
9259             bus_release_resource(sc->dev,
9260                                  SYS_RES_IRQ,
9261                                  sc->intr[0].rid,
9262                                  sc->intr[0].resource);
9263         }
9264         break;
9265     case INTR_MODE_MSI:
9266         for (i = 0; i < sc->intr_count; i++) {
9267             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9268             if (sc->intr[i].resource && sc->intr[i].rid) {
9269                 bus_release_resource(sc->dev,
9270                                      SYS_RES_IRQ,
9271                                      sc->intr[i].rid,
9272                                      sc->intr[i].resource);
9273             }
9274         }
9275         pci_release_msi(sc->dev);
9276         break;
9277     case INTR_MODE_MSIX:
9278         for (i = 0; i < sc->intr_count; i++) {
9279             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9280             if (sc->intr[i].resource && sc->intr[i].rid) {
9281                 bus_release_resource(sc->dev,
9282                                      SYS_RES_IRQ,
9283                                      sc->intr[i].rid,
9284                                      sc->intr[i].resource);
9285             }
9286         }
9287         pci_release_msi(sc->dev);
9288         break;
9289     default:
9290         /* nothing to do as initial allocation failed */
9291         break;
9292     }
9293 }
9294
9295 /*
9296  * This function determines and allocates the appropriate
9297  * interrupt based on system capabilites and user request.
9298  *
9299  * The user may force a particular interrupt mode, specify
9300  * the number of receive queues, specify the method for
9301  * distribuitng received frames to receive queues, or use
9302  * the default settings which will automatically select the
9303  * best supported combination.  In addition, the OS may or
9304  * may not support certain combinations of these settings.
9305  * This routine attempts to reconcile the settings requested
9306  * by the user with the capabilites available from the system
9307  * to select the optimal combination of features.
9308  *
9309  * Returns:
9310  *   0 = Success, !0 = Failure.
9311  */
9312 static int
9313 bxe_interrupt_alloc(struct bxe_softc *sc)
9314 {
9315     int msix_count = 0;
9316     int msi_count = 0;
9317     int num_requested = 0;
9318     int num_allocated = 0;
9319     int rid, i, j;
9320     int rc;
9321
9322     /* get the number of available MSI/MSI-X interrupts from the OS */
9323     if (sc->interrupt_mode > 0) {
9324         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9325             msix_count = pci_msix_count(sc->dev);
9326         }
9327
9328         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9329             msi_count = pci_msi_count(sc->dev);
9330         }
9331
9332         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9333               msi_count, msix_count);
9334     }
9335
9336     do { /* try allocating MSI-X interrupt resources (at least 2) */
9337         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9338             break;
9339         }
9340
9341         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9342             (msix_count < 2)) {
9343             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9344             break;
9345         }
9346
9347         /* ask for the necessary number of MSI-X vectors */
9348         num_requested = min((sc->num_queues + 1), msix_count);
9349
9350         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9351
9352         num_allocated = num_requested;
9353         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9354             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9355             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9356             break;
9357         }
9358
9359         if (num_allocated < 2) { /* possible? */
9360             BLOGE(sc, "MSI-X allocation less than 2!\n");
9361             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9362             pci_release_msi(sc->dev);
9363             break;
9364         }
9365
9366         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9367               num_requested, num_allocated);
9368
9369         /* best effort so use the number of vectors allocated to us */
9370         sc->intr_count = num_allocated;
9371         sc->num_queues = num_allocated - 1;
9372
9373         rid = 1; /* initial resource identifier */
9374
9375         /* allocate the MSI-X vectors */
9376         for (i = 0; i < num_allocated; i++) {
9377             sc->intr[i].rid = (rid + i);
9378
9379             if ((sc->intr[i].resource =
9380                  bus_alloc_resource_any(sc->dev,
9381                                         SYS_RES_IRQ,
9382                                         &sc->intr[i].rid,
9383                                         RF_ACTIVE)) == NULL) {
9384                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9385                       i, (rid + i));
9386
9387                 for (j = (i - 1); j >= 0; j--) {
9388                     bus_release_resource(sc->dev,
9389                                          SYS_RES_IRQ,
9390                                          sc->intr[j].rid,
9391                                          sc->intr[j].resource);
9392                 }
9393
9394                 sc->intr_count = 0;
9395                 sc->num_queues = 0;
9396                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9397                 pci_release_msi(sc->dev);
9398                 break;
9399             }
9400
9401             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9402         }
9403     } while (0);
9404
9405     do { /* try allocating MSI vector resources (at least 2) */
9406         if (sc->interrupt_mode != INTR_MODE_MSI) {
9407             break;
9408         }
9409
9410         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9411             (msi_count < 1)) {
9412             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9413             break;
9414         }
9415
9416         /* ask for a single MSI vector */
9417         num_requested = 1;
9418
9419         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9420
9421         num_allocated = num_requested;
9422         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9423             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9424             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9425             break;
9426         }
9427
9428         if (num_allocated != 1) { /* possible? */
9429             BLOGE(sc, "MSI allocation is not 1!\n");
9430             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9431             pci_release_msi(sc->dev);
9432             break;
9433         }
9434
9435         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9436               num_requested, num_allocated);
9437
9438         /* best effort so use the number of vectors allocated to us */
9439         sc->intr_count = num_allocated;
9440         sc->num_queues = num_allocated;
9441
9442         rid = 1; /* initial resource identifier */
9443
9444         sc->intr[0].rid = rid;
9445
9446         if ((sc->intr[0].resource =
9447              bus_alloc_resource_any(sc->dev,
9448                                     SYS_RES_IRQ,
9449                                     &sc->intr[0].rid,
9450                                     RF_ACTIVE)) == NULL) {
9451             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9452             sc->intr_count = 0;
9453             sc->num_queues = 0;
9454             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9455             pci_release_msi(sc->dev);
9456             break;
9457         }
9458
9459         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9460     } while (0);
9461
9462     do { /* try allocating INTx vector resources */
9463         if (sc->interrupt_mode != INTR_MODE_INTX) {
9464             break;
9465         }
9466
9467         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9468
9469         /* only one vector for INTx */
9470         sc->intr_count = 1;
9471         sc->num_queues = 1;
9472
9473         rid = 0; /* initial resource identifier */
9474
9475         sc->intr[0].rid = rid;
9476
9477         if ((sc->intr[0].resource =
9478              bus_alloc_resource_any(sc->dev,
9479                                     SYS_RES_IRQ,
9480                                     &sc->intr[0].rid,
9481                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9482             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9483             sc->intr_count = 0;
9484             sc->num_queues = 0;
9485             sc->interrupt_mode = -1; /* Failed! */
9486             break;
9487         }
9488
9489         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9490     } while (0);
9491
9492     if (sc->interrupt_mode == -1) {
9493         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9494         rc = 1;
9495     } else {
9496         BLOGD(sc, DBG_LOAD,
9497               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9498               sc->interrupt_mode, sc->num_queues);
9499         rc = 0;
9500     }
9501
9502     return (rc);
9503 }
9504
9505 static void
9506 bxe_interrupt_detach(struct bxe_softc *sc)
9507 {
9508     struct bxe_fastpath *fp;
9509     int i;
9510
9511     /* release interrupt resources */
9512     for (i = 0; i < sc->intr_count; i++) {
9513         if (sc->intr[i].resource && sc->intr[i].tag) {
9514             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9515             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9516         }
9517     }
9518
9519     for (i = 0; i < sc->num_queues; i++) {
9520         fp = &sc->fp[i];
9521         if (fp->tq) {
9522             taskqueue_drain(fp->tq, &fp->tq_task);
9523             taskqueue_free(fp->tq);
9524             fp->tq = NULL;
9525         }
9526     }
9527
9528     if (sc->rx_mode_tq) {
9529         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9530         taskqueue_free(sc->rx_mode_tq);
9531         sc->rx_mode_tq = NULL;
9532     }
9533
9534     if (sc->sp_tq) {
9535         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9536         taskqueue_free(sc->sp_tq);
9537         sc->sp_tq = NULL;
9538     }
9539 }
9540
9541 /*
9542  * Enables interrupts and attach to the ISR.
9543  *
9544  * When using multiple MSI/MSI-X vectors the first vector
9545  * is used for slowpath operations while all remaining
9546  * vectors are used for fastpath operations.  If only a
9547  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9548  * ISR must look for both slowpath and fastpath completions.
9549  */
9550 static int
9551 bxe_interrupt_attach(struct bxe_softc *sc)
9552 {
9553     struct bxe_fastpath *fp;
9554     int rc = 0;
9555     int i;
9556
9557     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9558              "bxe%d_sp_tq", sc->unit);
9559     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9560     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9561                                       taskqueue_thread_enqueue,
9562                                       &sc->sp_tq);
9563     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9564                             "%s", sc->sp_tq_name);
9565
9566     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9567              "bxe%d_rx_mode_tq", sc->unit);
9568     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9569     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9570                                            taskqueue_thread_enqueue,
9571                                            &sc->rx_mode_tq);
9572     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9573                             "%s", sc->rx_mode_tq_name);
9574
9575     for (i = 0; i < sc->num_queues; i++) {
9576         fp = &sc->fp[i];
9577         snprintf(fp->tq_name, sizeof(fp->tq_name),
9578                  "bxe%d_fp%d_tq", sc->unit, i);
9579         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9580         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9581                                        taskqueue_thread_enqueue,
9582                                        &fp->tq);
9583         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9584                                 "%s", fp->tq_name);
9585     }
9586
9587     /* setup interrupt handlers */
9588     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9589         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9590
9591         /*
9592          * Setup the interrupt handler. Note that we pass the driver instance
9593          * to the interrupt handler for the slowpath.
9594          */
9595         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9596                                  (INTR_TYPE_NET | INTR_MPSAFE),
9597                                  NULL, bxe_intr_sp, sc,
9598                                  &sc->intr[0].tag)) != 0) {
9599             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9600             goto bxe_interrupt_attach_exit;
9601         }
9602
9603         bus_describe_intr(sc->dev, sc->intr[0].resource,
9604                           sc->intr[0].tag, "sp");
9605
9606         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9607
9608         /* initialize the fastpath vectors (note the first was used for sp) */
9609         for (i = 0; i < sc->num_queues; i++) {
9610             fp = &sc->fp[i];
9611             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9612
9613             /*
9614              * Setup the interrupt handler. Note that we pass the
9615              * fastpath context to the interrupt handler in this
9616              * case.
9617              */
9618             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9619                                      (INTR_TYPE_NET | INTR_MPSAFE),
9620                                      NULL, bxe_intr_fp, fp,
9621                                      &sc->intr[i + 1].tag)) != 0) {
9622                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9623                       (i + 1), rc);
9624                 goto bxe_interrupt_attach_exit;
9625             }
9626
9627             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9628                               sc->intr[i + 1].tag, "fp%02d", i);
9629
9630             /* bind the fastpath instance to a cpu */
9631             if (sc->num_queues > 1) {
9632                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9633             }
9634
9635             fp->state = BXE_FP_STATE_IRQ;
9636         }
9637     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9638         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9639
9640         /*
9641          * Setup the interrupt handler. Note that we pass the
9642          * driver instance to the interrupt handler which
9643          * will handle both the slowpath and fastpath.
9644          */
9645         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9646                                  (INTR_TYPE_NET | INTR_MPSAFE),
9647                                  NULL, bxe_intr_legacy, sc,
9648                                  &sc->intr[0].tag)) != 0) {
9649             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9650             goto bxe_interrupt_attach_exit;
9651         }
9652
9653     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9654         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9655
9656         /*
9657          * Setup the interrupt handler. Note that we pass the
9658          * driver instance to the interrupt handler which
9659          * will handle both the slowpath and fastpath.
9660          */
9661         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9662                                  (INTR_TYPE_NET | INTR_MPSAFE),
9663                                  NULL, bxe_intr_legacy, sc,
9664                                  &sc->intr[0].tag)) != 0) {
9665             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9666             goto bxe_interrupt_attach_exit;
9667         }
9668     }
9669
9670 bxe_interrupt_attach_exit:
9671
9672     return (rc);
9673 }
9674
9675 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9676 static int  bxe_init_hw_common(struct bxe_softc *sc);
9677 static int  bxe_init_hw_port(struct bxe_softc *sc);
9678 static int  bxe_init_hw_func(struct bxe_softc *sc);
9679 static void bxe_reset_common(struct bxe_softc *sc);
9680 static void bxe_reset_port(struct bxe_softc *sc);
9681 static void bxe_reset_func(struct bxe_softc *sc);
9682 static int  bxe_gunzip_init(struct bxe_softc *sc);
9683 static void bxe_gunzip_end(struct bxe_softc *sc);
9684 static int  bxe_init_firmware(struct bxe_softc *sc);
9685 static void bxe_release_firmware(struct bxe_softc *sc);
9686
9687 static struct
9688 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9689     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9690     .init_hw_cmn      = bxe_init_hw_common,
9691     .init_hw_port     = bxe_init_hw_port,
9692     .init_hw_func     = bxe_init_hw_func,
9693
9694     .reset_hw_cmn     = bxe_reset_common,
9695     .reset_hw_port    = bxe_reset_port,
9696     .reset_hw_func    = bxe_reset_func,
9697
9698     .gunzip_init      = bxe_gunzip_init,
9699     .gunzip_end       = bxe_gunzip_end,
9700
9701     .init_fw          = bxe_init_firmware,
9702     .release_fw       = bxe_release_firmware,
9703 };
9704
9705 static void
9706 bxe_init_func_obj(struct bxe_softc *sc)
9707 {
9708     sc->dmae_ready = 0;
9709
9710     ecore_init_func_obj(sc,
9711                         &sc->func_obj,
9712                         BXE_SP(sc, func_rdata),
9713                         BXE_SP_MAPPING(sc, func_rdata),
9714                         BXE_SP(sc, func_afex_rdata),
9715                         BXE_SP_MAPPING(sc, func_afex_rdata),
9716                         &bxe_func_sp_drv);
9717 }
9718
9719 static int
9720 bxe_init_hw(struct bxe_softc *sc,
9721             uint32_t         load_code)
9722 {
9723     struct ecore_func_state_params func_params = { NULL };
9724     int rc;
9725
9726     /* prepare the parameters for function state transitions */
9727     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9728
9729     func_params.f_obj = &sc->func_obj;
9730     func_params.cmd = ECORE_F_CMD_HW_INIT;
9731
9732     func_params.params.hw_init.load_phase = load_code;
9733
9734     /*
9735      * Via a plethora of function pointers, we will eventually reach
9736      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9737      */
9738     rc = ecore_func_state_change(sc, &func_params);
9739
9740     return (rc);
9741 }
9742
9743 static void
9744 bxe_fill(struct bxe_softc *sc,
9745          uint32_t         addr,
9746          int              fill,
9747          uint32_t         len)
9748 {
9749     uint32_t i;
9750
9751     if (!(len % 4) && !(addr % 4)) {
9752         for (i = 0; i < len; i += 4) {
9753             REG_WR(sc, (addr + i), fill);
9754         }
9755     } else {
9756         for (i = 0; i < len; i++) {
9757             REG_WR8(sc, (addr + i), fill);
9758         }
9759     }
9760 }
9761
9762 /* writes FP SP data to FW - data_size in dwords */
9763 static void
9764 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9765                   int              fw_sb_id,
9766                   uint32_t         *sb_data_p,
9767                   uint32_t         data_size)
9768 {
9769     int index;
9770
9771     for (index = 0; index < data_size; index++) {
9772         REG_WR(sc,
9773                (BAR_CSTRORM_INTMEM +
9774                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9775                 (sizeof(uint32_t) * index)),
9776                *(sb_data_p + index));
9777     }
9778 }
9779
9780 static void
9781 bxe_zero_fp_sb(struct bxe_softc *sc,
9782                int              fw_sb_id)
9783 {
9784     struct hc_status_block_data_e2 sb_data_e2;
9785     struct hc_status_block_data_e1x sb_data_e1x;
9786     uint32_t *sb_data_p;
9787     uint32_t data_size = 0;
9788
9789     if (!CHIP_IS_E1x(sc)) {
9790         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9791         sb_data_e2.common.state = SB_DISABLED;
9792         sb_data_e2.common.p_func.vf_valid = FALSE;
9793         sb_data_p = (uint32_t *)&sb_data_e2;
9794         data_size = (sizeof(struct hc_status_block_data_e2) /
9795                      sizeof(uint32_t));
9796     } else {
9797         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9798         sb_data_e1x.common.state = SB_DISABLED;
9799         sb_data_e1x.common.p_func.vf_valid = FALSE;
9800         sb_data_p = (uint32_t *)&sb_data_e1x;
9801         data_size = (sizeof(struct hc_status_block_data_e1x) /
9802                      sizeof(uint32_t));
9803     }
9804
9805     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9806
9807     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9808              0, CSTORM_STATUS_BLOCK_SIZE);
9809     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9810              0, CSTORM_SYNC_BLOCK_SIZE);
9811 }
9812
9813 static void
9814 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9815                   struct hc_sp_status_block_data *sp_sb_data)
9816 {
9817     int i;
9818
9819     for (i = 0;
9820          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9821          i++) {
9822         REG_WR(sc,
9823                (BAR_CSTRORM_INTMEM +
9824                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9825                 (i * sizeof(uint32_t))),
9826                *((uint32_t *)sp_sb_data + i));
9827     }
9828 }
9829
9830 static void
9831 bxe_zero_sp_sb(struct bxe_softc *sc)
9832 {
9833     struct hc_sp_status_block_data sp_sb_data;
9834
9835     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9836
9837     sp_sb_data.state           = SB_DISABLED;
9838     sp_sb_data.p_func.vf_valid = FALSE;
9839
9840     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9841
9842     bxe_fill(sc,
9843              (BAR_CSTRORM_INTMEM +
9844               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9845               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9846     bxe_fill(sc,
9847              (BAR_CSTRORM_INTMEM +
9848               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9849               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9850 }
9851
9852 static void
9853 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9854                              int                       igu_sb_id,
9855                              int                       igu_seg_id)
9856 {
9857     hc_sm->igu_sb_id      = igu_sb_id;
9858     hc_sm->igu_seg_id     = igu_seg_id;
9859     hc_sm->timer_value    = 0xFF;
9860     hc_sm->time_to_expire = 0xFFFFFFFF;
9861 }
9862
9863 static void
9864 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9865 {
9866     /* zero out state machine indices */
9867
9868     /* rx indices */
9869     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9870
9871     /* tx indices */
9872     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9873     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9874     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9875     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9876
9877     /* map indices */
9878
9879     /* rx indices */
9880     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9881         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9882
9883     /* tx indices */
9884     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9885         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9886     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9887         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9888     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9889         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9890     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9891         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9892 }
9893
9894 static void
9895 bxe_init_sb(struct bxe_softc *sc,
9896             bus_addr_t       busaddr,
9897             int              vfid,
9898             uint8_t          vf_valid,
9899             int              fw_sb_id,
9900             int              igu_sb_id)
9901 {
9902     struct hc_status_block_data_e2  sb_data_e2;
9903     struct hc_status_block_data_e1x sb_data_e1x;
9904     struct hc_status_block_sm       *hc_sm_p;
9905     uint32_t *sb_data_p;
9906     int igu_seg_id;
9907     int data_size;
9908
9909     if (CHIP_INT_MODE_IS_BC(sc)) {
9910         igu_seg_id = HC_SEG_ACCESS_NORM;
9911     } else {
9912         igu_seg_id = IGU_SEG_ACCESS_NORM;
9913     }
9914
9915     bxe_zero_fp_sb(sc, fw_sb_id);
9916
9917     if (!CHIP_IS_E1x(sc)) {
9918         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9919         sb_data_e2.common.state = SB_ENABLED;
9920         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9921         sb_data_e2.common.p_func.vf_id = vfid;
9922         sb_data_e2.common.p_func.vf_valid = vf_valid;
9923         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9924         sb_data_e2.common.same_igu_sb_1b = TRUE;
9925         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9926         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9927         hc_sm_p = sb_data_e2.common.state_machine;
9928         sb_data_p = (uint32_t *)&sb_data_e2;
9929         data_size = (sizeof(struct hc_status_block_data_e2) /
9930                      sizeof(uint32_t));
9931         bxe_map_sb_state_machines(sb_data_e2.index_data);
9932     } else {
9933         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9934         sb_data_e1x.common.state = SB_ENABLED;
9935         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9936         sb_data_e1x.common.p_func.vf_id = 0xff;
9937         sb_data_e1x.common.p_func.vf_valid = FALSE;
9938         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9939         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9940         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9941         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9942         hc_sm_p = sb_data_e1x.common.state_machine;
9943         sb_data_p = (uint32_t *)&sb_data_e1x;
9944         data_size = (sizeof(struct hc_status_block_data_e1x) /
9945                      sizeof(uint32_t));
9946         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9947     }
9948
9949     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9950     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9951
9952     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9953
9954     /* write indices to HW - PCI guarantees endianity of regpairs */
9955     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9956 }
9957
9958 static inline uint8_t
9959 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9960 {
9961     if (CHIP_IS_E1x(fp->sc)) {
9962         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9963     } else {
9964         return (fp->cl_id);
9965     }
9966 }
9967
9968 static inline uint32_t
9969 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9970                            struct bxe_fastpath *fp)
9971 {
9972     uint32_t offset = BAR_USTRORM_INTMEM;
9973
9974 #if 0
9975     if (IS_VF(sc)) {
9976         return (PXP_VF_ADDR_USDM_QUEUES_START +
9977                 (sc->acquire_resp.resc.hw_qid[fp->index] *
9978                  sizeof(struct ustorm_queue_zone_data)));
9979     } else
9980 #endif
9981     if (!CHIP_IS_E1x(sc)) {
9982         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
9983     } else {
9984         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
9985     }
9986
9987     return (offset);
9988 }
9989
9990 static void
9991 bxe_init_eth_fp(struct bxe_softc *sc,
9992                 int              idx)
9993 {
9994     struct bxe_fastpath *fp = &sc->fp[idx];
9995     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
9996     unsigned long q_type = 0;
9997     int cos;
9998
9999     fp->sc    = sc;
10000     fp->index = idx;
10001
10002     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10003              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10004     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10005
10006     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10007              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10008     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10009
10010     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10011     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10012
10013     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10014                     (SC_L_ID(sc) + idx) :
10015                     /* want client ID same as IGU SB ID for non-E1 */
10016                     fp->igu_sb_id;
10017     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10018
10019     /* setup sb indices */
10020     if (!CHIP_IS_E1x(sc)) {
10021         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10022         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10023     } else {
10024         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10025         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10026     }
10027
10028     /* init shortcut */
10029     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10030
10031     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10032
10033     /*
10034      * XXX If multiple CoS is ever supported then each fastpath structure
10035      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10036      */
10037     for (cos = 0; cos < sc->max_cos; cos++) {
10038         cids[cos] = idx;
10039     }
10040     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10041
10042     /* nothing more for a VF to do */
10043     if (IS_VF(sc)) {
10044         return;
10045     }
10046
10047     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10048                 fp->fw_sb_id, fp->igu_sb_id);
10049
10050     bxe_update_fp_sb_idx(fp);
10051
10052     /* Configure Queue State object */
10053     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10054     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10055
10056     ecore_init_queue_obj(sc,
10057                          &sc->sp_objs[idx].q_obj,
10058                          fp->cl_id,
10059                          cids,
10060                          sc->max_cos,
10061                          SC_FUNC(sc),
10062                          BXE_SP(sc, q_rdata),
10063                          BXE_SP_MAPPING(sc, q_rdata),
10064                          q_type);
10065
10066     /* configure classification DBs */
10067     ecore_init_mac_obj(sc,
10068                        &sc->sp_objs[idx].mac_obj,
10069                        fp->cl_id,
10070                        idx,
10071                        SC_FUNC(sc),
10072                        BXE_SP(sc, mac_rdata),
10073                        BXE_SP_MAPPING(sc, mac_rdata),
10074                        ECORE_FILTER_MAC_PENDING,
10075                        &sc->sp_state,
10076                        ECORE_OBJ_TYPE_RX_TX,
10077                        &sc->macs_pool);
10078
10079     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10080           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10081 }
10082
10083 static inline void
10084 bxe_update_rx_prod(struct bxe_softc    *sc,
10085                    struct bxe_fastpath *fp,
10086                    uint16_t            rx_bd_prod,
10087                    uint16_t            rx_cq_prod,
10088                    uint16_t            rx_sge_prod)
10089 {
10090     struct ustorm_eth_rx_producers rx_prods = { 0 };
10091     uint32_t i;
10092
10093     /* update producers */
10094     rx_prods.bd_prod  = rx_bd_prod;
10095     rx_prods.cqe_prod = rx_cq_prod;
10096     rx_prods.sge_prod = rx_sge_prod;
10097
10098     /*
10099      * Make sure that the BD and SGE data is updated before updating the
10100      * producers since FW might read the BD/SGE right after the producer
10101      * is updated.
10102      * This is only applicable for weak-ordered memory model archs such
10103      * as IA-64. The following barrier is also mandatory since FW will
10104      * assumes BDs must have buffers.
10105      */
10106     wmb();
10107
10108     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10109         REG_WR(sc,
10110                (fp->ustorm_rx_prods_offset + (i * 4)),
10111                ((uint32_t *)&rx_prods)[i]);
10112     }
10113
10114     wmb(); /* keep prod updates ordered */
10115
10116     BLOGD(sc, DBG_RX,
10117           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10118           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10119 }
10120
10121 static void
10122 bxe_init_rx_rings(struct bxe_softc *sc)
10123 {
10124     struct bxe_fastpath *fp;
10125     int i;
10126
10127     for (i = 0; i < sc->num_queues; i++) {
10128         fp = &sc->fp[i];
10129
10130         fp->rx_bd_cons = 0;
10131
10132         /*
10133          * Activate the BD ring...
10134          * Warning, this will generate an interrupt (to the TSTORM)
10135          * so this can only be done after the chip is initialized
10136          */
10137         bxe_update_rx_prod(sc, fp,
10138                            fp->rx_bd_prod,
10139                            fp->rx_cq_prod,
10140                            fp->rx_sge_prod);
10141
10142         if (i != 0) {
10143             continue;
10144         }
10145
10146         if (CHIP_IS_E1(sc)) {
10147             REG_WR(sc,
10148                    (BAR_USTRORM_INTMEM +
10149                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10150                    U64_LO(fp->rcq_dma.paddr));
10151             REG_WR(sc,
10152                    (BAR_USTRORM_INTMEM +
10153                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10154                    U64_HI(fp->rcq_dma.paddr));
10155         }
10156     }
10157 }
10158
10159 static void
10160 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10161 {
10162     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10163     fp->tx_db.data.zero_fill1 = 0;
10164     fp->tx_db.data.prod = 0;
10165
10166     fp->tx_pkt_prod = 0;
10167     fp->tx_pkt_cons = 0;
10168     fp->tx_bd_prod = 0;
10169     fp->tx_bd_cons = 0;
10170     fp->eth_q_stats.tx_pkts = 0;
10171 }
10172
10173 static inline void
10174 bxe_init_tx_rings(struct bxe_softc *sc)
10175 {
10176     int i;
10177
10178     for (i = 0; i < sc->num_queues; i++) {
10179 #if 0
10180         uint8_t cos;
10181         for (cos = 0; cos < sc->max_cos; cos++) {
10182             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10183         }
10184 #else
10185         bxe_init_tx_ring_one(&sc->fp[i]);
10186 #endif
10187     }
10188 }
10189
10190 static void
10191 bxe_init_def_sb(struct bxe_softc *sc)
10192 {
10193     struct host_sp_status_block *def_sb = sc->def_sb;
10194     bus_addr_t mapping = sc->def_sb_dma.paddr;
10195     int igu_sp_sb_index;
10196     int igu_seg_id;
10197     int port = SC_PORT(sc);
10198     int func = SC_FUNC(sc);
10199     int reg_offset, reg_offset_en5;
10200     uint64_t section;
10201     int index, sindex;
10202     struct hc_sp_status_block_data sp_sb_data;
10203
10204     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10205
10206     if (CHIP_INT_MODE_IS_BC(sc)) {
10207         igu_sp_sb_index = DEF_SB_IGU_ID;
10208         igu_seg_id = HC_SEG_ACCESS_DEF;
10209     } else {
10210         igu_sp_sb_index = sc->igu_dsb_id;
10211         igu_seg_id = IGU_SEG_ACCESS_DEF;
10212     }
10213
10214     /* attentions */
10215     section = ((uint64_t)mapping +
10216                offsetof(struct host_sp_status_block, atten_status_block));
10217     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10218     sc->attn_state = 0;
10219
10220     reg_offset = (port) ?
10221                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10222                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10223     reg_offset_en5 = (port) ?
10224                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10225                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10226
10227     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10228         /* take care of sig[0]..sig[4] */
10229         for (sindex = 0; sindex < 4; sindex++) {
10230             sc->attn_group[index].sig[sindex] =
10231                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10232         }
10233
10234         if (!CHIP_IS_E1x(sc)) {
10235             /*
10236              * enable5 is separate from the rest of the registers,
10237              * and the address skip is 4 and not 16 between the
10238              * different groups
10239              */
10240             sc->attn_group[index].sig[4] =
10241                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10242         } else {
10243             sc->attn_group[index].sig[4] = 0;
10244         }
10245     }
10246
10247     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10248         reg_offset = (port) ?
10249                          HC_REG_ATTN_MSG1_ADDR_L :
10250                          HC_REG_ATTN_MSG0_ADDR_L;
10251         REG_WR(sc, reg_offset, U64_LO(section));
10252         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10253     } else if (!CHIP_IS_E1x(sc)) {
10254         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10255         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10256     }
10257
10258     section = ((uint64_t)mapping +
10259                offsetof(struct host_sp_status_block, sp_sb));
10260
10261     bxe_zero_sp_sb(sc);
10262
10263     /* PCI guarantees endianity of regpair */
10264     sp_sb_data.state           = SB_ENABLED;
10265     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10266     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10267     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10268     sp_sb_data.igu_seg_id      = igu_seg_id;
10269     sp_sb_data.p_func.pf_id    = func;
10270     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10271     sp_sb_data.p_func.vf_id    = 0xff;
10272
10273     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10274
10275     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10276 }
10277
10278 static void
10279 bxe_init_sp_ring(struct bxe_softc *sc)
10280 {
10281     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10282     sc->spq_prod_idx = 0;
10283     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10284     sc->spq_prod_bd = sc->spq;
10285     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10286 }
10287
10288 static void
10289 bxe_init_eq_ring(struct bxe_softc *sc)
10290 {
10291     union event_ring_elem *elem;
10292     int i;
10293
10294     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10295         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10296
10297         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10298                                                  BCM_PAGE_SIZE *
10299                                                  (i % NUM_EQ_PAGES)));
10300         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10301                                                  BCM_PAGE_SIZE *
10302                                                  (i % NUM_EQ_PAGES)));
10303     }
10304
10305     sc->eq_cons    = 0;
10306     sc->eq_prod    = NUM_EQ_DESC;
10307     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10308
10309     atomic_store_rel_long(&sc->eq_spq_left,
10310                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10311                                NUM_EQ_DESC) - 1));
10312 }
10313
10314 static void
10315 bxe_init_internal_common(struct bxe_softc *sc)
10316 {
10317     int i;
10318
10319     if (IS_MF_SI(sc)) {
10320         /*
10321          * In switch independent mode, the TSTORM needs to accept
10322          * packets that failed classification, since approximate match
10323          * mac addresses aren't written to NIG LLH.
10324          */
10325         REG_WR8(sc,
10326                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10327                 2);
10328     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10329         REG_WR8(sc,
10330                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10331                 0);
10332     }
10333
10334     /*
10335      * Zero this manually as its initialization is currently missing
10336      * in the initTool.
10337      */
10338     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10339         REG_WR(sc,
10340                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10341                0);
10342     }
10343
10344     if (!CHIP_IS_E1x(sc)) {
10345         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10346                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10347     }
10348 }
10349
10350 static void
10351 bxe_init_internal(struct bxe_softc *sc,
10352                   uint32_t         load_code)
10353 {
10354     switch (load_code) {
10355     case FW_MSG_CODE_DRV_LOAD_COMMON:
10356     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10357         bxe_init_internal_common(sc);
10358         /* no break */
10359
10360     case FW_MSG_CODE_DRV_LOAD_PORT:
10361         /* nothing to do */
10362         /* no break */
10363
10364     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10365         /* internal memory per function is initialized inside bxe_pf_init */
10366         break;
10367
10368     default:
10369         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10370         break;
10371     }
10372 }
10373
10374 static void
10375 storm_memset_func_cfg(struct bxe_softc                         *sc,
10376                       struct tstorm_eth_function_common_config *tcfg,
10377                       uint16_t                                  abs_fid)
10378 {
10379     uint32_t addr;
10380     size_t size;
10381
10382     addr = (BAR_TSTRORM_INTMEM +
10383             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10384     size = sizeof(struct tstorm_eth_function_common_config);
10385     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10386 }
10387
10388 static void
10389 bxe_func_init(struct bxe_softc            *sc,
10390               struct bxe_func_init_params *p)
10391 {
10392     struct tstorm_eth_function_common_config tcfg = { 0 };
10393
10394     if (CHIP_IS_E1x(sc)) {
10395         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10396     }
10397
10398     /* Enable the function in the FW */
10399     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10400     storm_memset_func_en(sc, p->func_id, 1);
10401
10402     /* spq */
10403     if (p->func_flgs & FUNC_FLG_SPQ) {
10404         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10405         REG_WR(sc,
10406                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10407                p->spq_prod);
10408     }
10409 }
10410
10411 /*
10412  * Calculates the sum of vn_min_rates.
10413  * It's needed for further normalizing of the min_rates.
10414  * Returns:
10415  *   sum of vn_min_rates.
10416  *     or
10417  *   0 - if all the min_rates are 0.
10418  * In the later case fainess algorithm should be deactivated.
10419  * If all min rates are not zero then those that are zeroes will be set to 1.
10420  */
10421 static void
10422 bxe_calc_vn_min(struct bxe_softc       *sc,
10423                 struct cmng_init_input *input)
10424 {
10425     uint32_t vn_cfg;
10426     uint32_t vn_min_rate;
10427     int all_zero = 1;
10428     int vn;
10429
10430     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10431         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10432         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10433                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10434
10435         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10436             /* skip hidden VNs */
10437             vn_min_rate = 0;
10438         } else if (!vn_min_rate) {
10439             /* If min rate is zero - set it to 100 */
10440             vn_min_rate = DEF_MIN_RATE;
10441         } else {
10442             all_zero = 0;
10443         }
10444
10445         input->vnic_min_rate[vn] = vn_min_rate;
10446     }
10447
10448     /* if ETS or all min rates are zeros - disable fairness */
10449     if (BXE_IS_ETS_ENABLED(sc)) {
10450         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10451         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10452     } else if (all_zero) {
10453         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10454         BLOGD(sc, DBG_LOAD,
10455               "Fariness disabled (all MIN values are zeroes)\n");
10456     } else {
10457         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10458     }
10459 }
10460
10461 static inline uint16_t
10462 bxe_extract_max_cfg(struct bxe_softc *sc,
10463                     uint32_t         mf_cfg)
10464 {
10465     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10466                         FUNC_MF_CFG_MAX_BW_SHIFT);
10467
10468     if (!max_cfg) {
10469         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10470         max_cfg = 100;
10471     }
10472
10473     return (max_cfg);
10474 }
10475
10476 static void
10477 bxe_calc_vn_max(struct bxe_softc       *sc,
10478                 int                    vn,
10479                 struct cmng_init_input *input)
10480 {
10481     uint16_t vn_max_rate;
10482     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10483     uint32_t max_cfg;
10484
10485     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10486         vn_max_rate = 0;
10487     } else {
10488         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10489
10490         if (IS_MF_SI(sc)) {
10491             /* max_cfg in percents of linkspeed */
10492             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10493         } else { /* SD modes */
10494             /* max_cfg is absolute in 100Mb units */
10495             vn_max_rate = (max_cfg * 100);
10496         }
10497     }
10498
10499     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10500
10501     input->vnic_max_rate[vn] = vn_max_rate;
10502 }
10503
10504 static void
10505 bxe_cmng_fns_init(struct bxe_softc *sc,
10506                   uint8_t          read_cfg,
10507                   uint8_t          cmng_type)
10508 {
10509     struct cmng_init_input input;
10510     int vn;
10511
10512     memset(&input, 0, sizeof(struct cmng_init_input));
10513
10514     input.port_rate = sc->link_vars.line_speed;
10515
10516     if (cmng_type == CMNG_FNS_MINMAX) {
10517         /* read mf conf from shmem */
10518         if (read_cfg) {
10519             bxe_read_mf_cfg(sc);
10520         }
10521
10522         /* get VN min rate and enable fairness if not 0 */
10523         bxe_calc_vn_min(sc, &input);
10524
10525         /* get VN max rate */
10526         if (sc->port.pmf) {
10527             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10528                 bxe_calc_vn_max(sc, vn, &input);
10529             }
10530         }
10531
10532         /* always enable rate shaping and fairness */
10533         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10534
10535         ecore_init_cmng(&input, &sc->cmng);
10536         return;
10537     }
10538
10539     /* rate shaping and fairness are disabled */
10540     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10541 }
10542
10543 static int
10544 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10545 {
10546     if (CHIP_REV_IS_SLOW(sc)) {
10547         return (CMNG_FNS_NONE);
10548     }
10549
10550     if (IS_MF(sc)) {
10551         return (CMNG_FNS_MINMAX);
10552     }
10553
10554     return (CMNG_FNS_NONE);
10555 }
10556
10557 static void
10558 storm_memset_cmng(struct bxe_softc *sc,
10559                   struct cmng_init *cmng,
10560                   uint8_t          port)
10561 {
10562     int vn;
10563     int func;
10564     uint32_t addr;
10565     size_t size;
10566
10567     addr = (BAR_XSTRORM_INTMEM +
10568             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10569     size = sizeof(struct cmng_struct_per_port);
10570     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10571
10572     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10573         func = func_by_vn(sc, vn);
10574
10575         addr = (BAR_XSTRORM_INTMEM +
10576                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10577         size = sizeof(struct rate_shaping_vars_per_vn);
10578         ecore_storm_memset_struct(sc, addr, size,
10579                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10580
10581         addr = (BAR_XSTRORM_INTMEM +
10582                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10583         size = sizeof(struct fairness_vars_per_vn);
10584         ecore_storm_memset_struct(sc, addr, size,
10585                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10586     }
10587 }
10588
10589 static void
10590 bxe_pf_init(struct bxe_softc *sc)
10591 {
10592     struct bxe_func_init_params func_init = { 0 };
10593     struct event_ring_data eq_data = { { 0 } };
10594     uint16_t flags;
10595
10596     if (!CHIP_IS_E1x(sc)) {
10597         /* reset IGU PF statistics: MSIX + ATTN */
10598         /* PF */
10599         REG_WR(sc,
10600                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10601                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10602                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10603                0);
10604         /* ATTN */
10605         REG_WR(sc,
10606                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10607                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10608                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10609                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10610                0);
10611     }
10612
10613     /* function setup flags */
10614     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10615
10616     /*
10617      * This flag is relevant for E1x only.
10618      * E2 doesn't have a TPA configuration in a function level.
10619      */
10620     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10621
10622     func_init.func_flgs = flags;
10623     func_init.pf_id     = SC_FUNC(sc);
10624     func_init.func_id   = SC_FUNC(sc);
10625     func_init.spq_map   = sc->spq_dma.paddr;
10626     func_init.spq_prod  = sc->spq_prod_idx;
10627
10628     bxe_func_init(sc, &func_init);
10629
10630     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10631
10632     /*
10633      * Congestion management values depend on the link rate.
10634      * There is no active link so initial link rate is set to 10Gbps.
10635      * When the link comes up the congestion management values are
10636      * re-calculated according to the actual link rate.
10637      */
10638     sc->link_vars.line_speed = SPEED_10000;
10639     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10640
10641     /* Only the PMF sets the HW */
10642     if (sc->port.pmf) {
10643         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10644     }
10645
10646     /* init Event Queue - PCI bus guarantees correct endainity */
10647     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10648     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10649     eq_data.producer     = sc->eq_prod;
10650     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10651     eq_data.sb_id        = DEF_SB_ID;
10652     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10653 }
10654
10655 static void
10656 bxe_hc_int_enable(struct bxe_softc *sc)
10657 {
10658     int port = SC_PORT(sc);
10659     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10660     uint32_t val = REG_RD(sc, addr);
10661     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10662     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10663                            (sc->intr_count == 1)) ? TRUE : FALSE;
10664     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10665
10666     if (msix) {
10667         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10668                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10669         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10670                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10671         if (single_msix) {
10672             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10673         }
10674     } else if (msi) {
10675         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10676         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10677                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10678                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10679     } else {
10680         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10681                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10682                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10683                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10684
10685         if (!CHIP_IS_E1(sc)) {
10686             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10687                   val, port, addr);
10688
10689             REG_WR(sc, addr, val);
10690
10691             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10692         }
10693     }
10694
10695     if (CHIP_IS_E1(sc)) {
10696         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10697     }
10698
10699     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10700           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10701
10702     REG_WR(sc, addr, val);
10703
10704     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10705     mb();
10706
10707     if (!CHIP_IS_E1(sc)) {
10708         /* init leading/trailing edge */
10709         if (IS_MF(sc)) {
10710             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10711             if (sc->port.pmf) {
10712                 /* enable nig and gpio3 attention */
10713                 val |= 0x1100;
10714             }
10715         } else {
10716             val = 0xffff;
10717         }
10718
10719         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10720         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10721     }
10722
10723     /* make sure that interrupts are indeed enabled from here on */
10724     mb();
10725 }
10726
10727 static void
10728 bxe_igu_int_enable(struct bxe_softc *sc)
10729 {
10730     uint32_t val;
10731     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10732     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10733                            (sc->intr_count == 1)) ? TRUE : FALSE;
10734     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10735
10736     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10737
10738     if (msix) {
10739         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10740                  IGU_PF_CONF_SINGLE_ISR_EN);
10741         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10742                 IGU_PF_CONF_ATTN_BIT_EN);
10743         if (single_msix) {
10744             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10745         }
10746     } else if (msi) {
10747         val &= ~IGU_PF_CONF_INT_LINE_EN;
10748         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10749                 IGU_PF_CONF_ATTN_BIT_EN |
10750                 IGU_PF_CONF_SINGLE_ISR_EN);
10751     } else {
10752         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10753         val |= (IGU_PF_CONF_INT_LINE_EN |
10754                 IGU_PF_CONF_ATTN_BIT_EN |
10755                 IGU_PF_CONF_SINGLE_ISR_EN);
10756     }
10757
10758     /* clean previous status - need to configure igu prior to ack*/
10759     if ((!msix) || single_msix) {
10760         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10761         bxe_ack_int(sc);
10762     }
10763
10764     val |= IGU_PF_CONF_FUNC_EN;
10765
10766     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10767           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10768
10769     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10770
10771     mb();
10772
10773     /* init leading/trailing edge */
10774     if (IS_MF(sc)) {
10775         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10776         if (sc->port.pmf) {
10777             /* enable nig and gpio3 attention */
10778             val |= 0x1100;
10779         }
10780     } else {
10781         val = 0xffff;
10782     }
10783
10784     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10785     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10786
10787     /* make sure that interrupts are indeed enabled from here on */
10788     mb();
10789 }
10790
10791 static void
10792 bxe_int_enable(struct bxe_softc *sc)
10793 {
10794     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10795         bxe_hc_int_enable(sc);
10796     } else {
10797         bxe_igu_int_enable(sc);
10798     }
10799 }
10800
10801 static void
10802 bxe_hc_int_disable(struct bxe_softc *sc)
10803 {
10804     int port = SC_PORT(sc);
10805     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10806     uint32_t val = REG_RD(sc, addr);
10807
10808     /*
10809      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10810      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10811      * block
10812      */
10813     if (CHIP_IS_E1(sc)) {
10814         /*
10815          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10816          * to prevent from HC sending interrupts after we exit the function
10817          */
10818         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10819
10820         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10821                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10822                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10823     } else {
10824         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10825                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10826                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10827                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10828     }
10829
10830     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10831
10832     /* flush all outstanding writes */
10833     mb();
10834
10835     REG_WR(sc, addr, val);
10836     if (REG_RD(sc, addr) != val) {
10837         BLOGE(sc, "proper val not read from HC IGU!\n");
10838     }
10839 }
10840
10841 static void
10842 bxe_igu_int_disable(struct bxe_softc *sc)
10843 {
10844     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10845
10846     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10847              IGU_PF_CONF_INT_LINE_EN |
10848              IGU_PF_CONF_ATTN_BIT_EN);
10849
10850     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10851
10852     /* flush all outstanding writes */
10853     mb();
10854
10855     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10856     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10857         BLOGE(sc, "proper val not read from IGU!\n");
10858     }
10859 }
10860
10861 static void
10862 bxe_int_disable(struct bxe_softc *sc)
10863 {
10864     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10865         bxe_hc_int_disable(sc);
10866     } else {
10867         bxe_igu_int_disable(sc);
10868     }
10869 }
10870
10871 static void
10872 bxe_nic_init(struct bxe_softc *sc,
10873              int              load_code)
10874 {
10875     int i;
10876
10877     for (i = 0; i < sc->num_queues; i++) {
10878         bxe_init_eth_fp(sc, i);
10879     }
10880
10881     rmb(); /* ensure status block indices were read */
10882
10883     bxe_init_rx_rings(sc);
10884     bxe_init_tx_rings(sc);
10885
10886     if (IS_VF(sc)) {
10887         return;
10888     }
10889
10890     /* initialize MOD_ABS interrupts */
10891     elink_init_mod_abs_int(sc, &sc->link_vars,
10892                            sc->devinfo.chip_id,
10893                            sc->devinfo.shmem_base,
10894                            sc->devinfo.shmem2_base,
10895                            SC_PORT(sc));
10896
10897     bxe_init_def_sb(sc);
10898     bxe_update_dsb_idx(sc);
10899     bxe_init_sp_ring(sc);
10900     bxe_init_eq_ring(sc);
10901     bxe_init_internal(sc, load_code);
10902     bxe_pf_init(sc);
10903     bxe_stats_init(sc);
10904
10905     /* flush all before enabling interrupts */
10906     mb();
10907
10908     bxe_int_enable(sc);
10909
10910     /* check for SPIO5 */
10911     bxe_attn_int_deasserted0(sc,
10912                              REG_RD(sc,
10913                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10914                                      SC_PORT(sc)*4)) &
10915                              AEU_INPUTS_ATTN_BITS_SPIO5);
10916 }
10917
10918 static inline void
10919 bxe_init_objs(struct bxe_softc *sc)
10920 {
10921     /* mcast rules must be added to tx if tx switching is enabled */
10922     ecore_obj_type o_type =
10923         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10924                                          ECORE_OBJ_TYPE_RX;
10925
10926     /* RX_MODE controlling object */
10927     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10928
10929     /* multicast configuration controlling object */
10930     ecore_init_mcast_obj(sc,
10931                          &sc->mcast_obj,
10932                          sc->fp[0].cl_id,
10933                          sc->fp[0].index,
10934                          SC_FUNC(sc),
10935                          SC_FUNC(sc),
10936                          BXE_SP(sc, mcast_rdata),
10937                          BXE_SP_MAPPING(sc, mcast_rdata),
10938                          ECORE_FILTER_MCAST_PENDING,
10939                          &sc->sp_state,
10940                          o_type);
10941
10942     /* Setup CAM credit pools */
10943     ecore_init_mac_credit_pool(sc,
10944                                &sc->macs_pool,
10945                                SC_FUNC(sc),
10946                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10947                                                  VNICS_PER_PATH(sc));
10948
10949     ecore_init_vlan_credit_pool(sc,
10950                                 &sc->vlans_pool,
10951                                 SC_ABS_FUNC(sc) >> 1,
10952                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10953                                                   VNICS_PER_PATH(sc));
10954
10955     /* RSS configuration object */
10956     ecore_init_rss_config_obj(sc,
10957                               &sc->rss_conf_obj,
10958                               sc->fp[0].cl_id,
10959                               sc->fp[0].index,
10960                               SC_FUNC(sc),
10961                               SC_FUNC(sc),
10962                               BXE_SP(sc, rss_rdata),
10963                               BXE_SP_MAPPING(sc, rss_rdata),
10964                               ECORE_FILTER_RSS_CONF_PENDING,
10965                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10966 }
10967
10968 /*
10969  * Initialize the function. This must be called before sending CLIENT_SETUP
10970  * for the first client.
10971  */
10972 static inline int
10973 bxe_func_start(struct bxe_softc *sc)
10974 {
10975     struct ecore_func_state_params func_params = { NULL };
10976     struct ecore_func_start_params *start_params = &func_params.params.start;
10977
10978     /* Prepare parameters for function state transitions */
10979     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
10980
10981     func_params.f_obj = &sc->func_obj;
10982     func_params.cmd = ECORE_F_CMD_START;
10983
10984     /* Function parameters */
10985     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
10986     start_params->sd_vlan_tag = OVLAN(sc);
10987
10988     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
10989         start_params->network_cos_mode = STATIC_COS;
10990     } else { /* CHIP_IS_E1X */
10991         start_params->network_cos_mode = FW_WRR;
10992     }
10993
10994     start_params->gre_tunnel_mode = 0;
10995     start_params->gre_tunnel_rss  = 0;
10996
10997     return (ecore_func_state_change(sc, &func_params));
10998 }
10999
11000 static int
11001 bxe_set_power_state(struct bxe_softc *sc,
11002                     uint8_t          state)
11003 {
11004     uint16_t pmcsr;
11005
11006     /* If there is no power capability, silently succeed */
11007     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11008         BLOGW(sc, "No power capability\n");
11009         return (0);
11010     }
11011
11012     pmcsr = pci_read_config(sc->dev,
11013                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11014                             2);
11015
11016     switch (state) {
11017     case PCI_PM_D0:
11018         pci_write_config(sc->dev,
11019                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11020                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11021
11022         if (pmcsr & PCIM_PSTAT_DMASK) {
11023             /* delay required during transition out of D3hot */
11024             DELAY(20000);
11025         }
11026
11027         break;
11028
11029     case PCI_PM_D3hot:
11030         /* XXX if there are other clients above don't shut down the power */
11031
11032         /* don't shut down the power for emulation and FPGA */
11033         if (CHIP_REV_IS_SLOW(sc)) {
11034             return (0);
11035         }
11036
11037         pmcsr &= ~PCIM_PSTAT_DMASK;
11038         pmcsr |= PCIM_PSTAT_D3;
11039
11040         if (sc->wol) {
11041             pmcsr |= PCIM_PSTAT_PMEENABLE;
11042         }
11043
11044         pci_write_config(sc->dev,
11045                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11046                          pmcsr, 4);
11047
11048         /*
11049          * No more memory access after this point until device is brought back
11050          * to D0 state.
11051          */
11052         break;
11053
11054     default:
11055         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11056         return (-1);
11057     }
11058
11059     return (0);
11060 }
11061
11062
11063 /* return true if succeeded to acquire the lock */
11064 static uint8_t
11065 bxe_trylock_hw_lock(struct bxe_softc *sc,
11066                     uint32_t         resource)
11067 {
11068     uint32_t lock_status;
11069     uint32_t resource_bit = (1 << resource);
11070     int func = SC_FUNC(sc);
11071     uint32_t hw_lock_control_reg;
11072
11073     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11074
11075     /* Validating that the resource is within range */
11076     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11077         BLOGD(sc, DBG_LOAD,
11078               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11079               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11080         return (FALSE);
11081     }
11082
11083     if (func <= 5) {
11084         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11085     } else {
11086         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11087     }
11088
11089     /* try to acquire the lock */
11090     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11091     lock_status = REG_RD(sc, hw_lock_control_reg);
11092     if (lock_status & resource_bit) {
11093         return (TRUE);
11094     }
11095
11096     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11097
11098     return (FALSE);
11099 }
11100
11101 /*
11102  * Get the recovery leader resource id according to the engine this function
11103  * belongs to. Currently only only 2 engines is supported.
11104  */
11105 static int
11106 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11107 {
11108     if (SC_PATH(sc)) {
11109         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11110     } else {
11111         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11112     }
11113 }
11114
11115 /* try to acquire a leader lock for current engine */
11116 static uint8_t
11117 bxe_trylock_leader_lock(struct bxe_softc *sc)
11118 {
11119     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11120 }
11121
11122 static int
11123 bxe_release_leader_lock(struct bxe_softc *sc)
11124 {
11125     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11126 }
11127
11128 /* close gates #2, #3 and #4 */
11129 static void
11130 bxe_set_234_gates(struct bxe_softc *sc,
11131                   uint8_t          close)
11132 {
11133     uint32_t val;
11134
11135     /* gates #2 and #4a are closed/opened for "not E1" only */
11136     if (!CHIP_IS_E1(sc)) {
11137         /* #4 */
11138         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11139         /* #2 */
11140         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11141     }
11142
11143     /* #3 */
11144     if (CHIP_IS_E1x(sc)) {
11145         /* prevent interrupts from HC on both ports */
11146         val = REG_RD(sc, HC_REG_CONFIG_1);
11147         REG_WR(sc, HC_REG_CONFIG_1,
11148                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11149                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11150
11151         val = REG_RD(sc, HC_REG_CONFIG_0);
11152         REG_WR(sc, HC_REG_CONFIG_0,
11153                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11154                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11155     } else {
11156         /* Prevent incomming interrupts in IGU */
11157         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11158
11159         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11160                (!close) ?
11161                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11162                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11163     }
11164
11165     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11166           close ? "closing" : "opening");
11167
11168     wmb();
11169 }
11170
11171 /* poll for pending writes bit, it should get cleared in no more than 1s */
11172 static int
11173 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11174 {
11175     uint32_t cnt = 1000;
11176     uint32_t pend_bits = 0;
11177
11178     do {
11179         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11180
11181         if (pend_bits == 0) {
11182             break;
11183         }
11184
11185         DELAY(1000);
11186     } while (--cnt > 0);
11187
11188     if (cnt == 0) {
11189         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11190         return (-1);
11191     }
11192
11193     return (0);
11194 }
11195
11196 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11197
11198 static void
11199 bxe_clp_reset_prep(struct bxe_softc *sc,
11200                    uint32_t         *magic_val)
11201 {
11202     /* Do some magic... */
11203     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11204     *magic_val = val & SHARED_MF_CLP_MAGIC;
11205     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11206 }
11207
11208 /* restore the value of the 'magic' bit */
11209 static void
11210 bxe_clp_reset_done(struct bxe_softc *sc,
11211                    uint32_t         magic_val)
11212 {
11213     /* Restore the 'magic' bit value... */
11214     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11215     MFCFG_WR(sc, shared_mf_config.clp_mb,
11216               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11217 }
11218
11219 /* prepare for MCP reset, takes care of CLP configurations */
11220 static void
11221 bxe_reset_mcp_prep(struct bxe_softc *sc,
11222                    uint32_t         *magic_val)
11223 {
11224     uint32_t shmem;
11225     uint32_t validity_offset;
11226
11227     /* set `magic' bit in order to save MF config */
11228     if (!CHIP_IS_E1(sc)) {
11229         bxe_clp_reset_prep(sc, magic_val);
11230     }
11231
11232     /* get shmem offset */
11233     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11234     validity_offset =
11235         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11236
11237     /* Clear validity map flags */
11238     if (shmem > 0) {
11239         REG_WR(sc, shmem + validity_offset, 0);
11240     }
11241 }
11242
11243 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11244 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11245
11246 static void
11247 bxe_mcp_wait_one(struct bxe_softc *sc)
11248 {
11249     /* special handling for emulation and FPGA (10 times longer) */
11250     if (CHIP_REV_IS_SLOW(sc)) {
11251         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11252     } else {
11253         DELAY((MCP_ONE_TIMEOUT) * 1000);
11254     }
11255 }
11256
11257 /* initialize shmem_base and waits for validity signature to appear */
11258 static int
11259 bxe_init_shmem(struct bxe_softc *sc)
11260 {
11261     int cnt = 0;
11262     uint32_t val = 0;
11263
11264     do {
11265         sc->devinfo.shmem_base     =
11266         sc->link_params.shmem_base =
11267             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11268
11269         if (sc->devinfo.shmem_base) {
11270             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11271             if (val & SHR_MEM_VALIDITY_MB)
11272                 return (0);
11273         }
11274
11275         bxe_mcp_wait_one(sc);
11276
11277     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11278
11279     BLOGE(sc, "BAD MCP validity signature\n");
11280
11281     return (-1);
11282 }
11283
11284 static int
11285 bxe_reset_mcp_comp(struct bxe_softc *sc,
11286                    uint32_t         magic_val)
11287 {
11288     int rc = bxe_init_shmem(sc);
11289
11290     /* Restore the `magic' bit value */
11291     if (!CHIP_IS_E1(sc)) {
11292         bxe_clp_reset_done(sc, magic_val);
11293     }
11294
11295     return (rc);
11296 }
11297
11298 static void
11299 bxe_pxp_prep(struct bxe_softc *sc)
11300 {
11301     if (!CHIP_IS_E1(sc)) {
11302         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11303         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11304         wmb();
11305     }
11306 }
11307
11308 /*
11309  * Reset the whole chip except for:
11310  *      - PCIE core
11311  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11312  *      - IGU
11313  *      - MISC (including AEU)
11314  *      - GRC
11315  *      - RBCN, RBCP
11316  */
11317 static void
11318 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11319                             uint8_t          global)
11320 {
11321     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11322     uint32_t global_bits2, stay_reset2;
11323
11324     /*
11325      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11326      * (per chip) blocks.
11327      */
11328     global_bits2 =
11329         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11330         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11331
11332     /*
11333      * Don't reset the following blocks.
11334      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11335      *            reset, as in 4 port device they might still be owned
11336      *            by the MCP (there is only one leader per path).
11337      */
11338     not_reset_mask1 =
11339         MISC_REGISTERS_RESET_REG_1_RST_HC |
11340         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11341         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11342
11343     not_reset_mask2 =
11344         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11345         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11346         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11347         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11348         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11349         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11350         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11351         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11352         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11353         MISC_REGISTERS_RESET_REG_2_PGLC |
11354         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11355         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11356         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11357         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11358         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11359         MISC_REGISTERS_RESET_REG_2_UMAC1;
11360
11361     /*
11362      * Keep the following blocks in reset:
11363      *  - all xxMACs are handled by the elink code.
11364      */
11365     stay_reset2 =
11366         MISC_REGISTERS_RESET_REG_2_XMAC |
11367         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11368
11369     /* Full reset masks according to the chip */
11370     reset_mask1 = 0xffffffff;
11371
11372     if (CHIP_IS_E1(sc))
11373         reset_mask2 = 0xffff;
11374     else if (CHIP_IS_E1H(sc))
11375         reset_mask2 = 0x1ffff;
11376     else if (CHIP_IS_E2(sc))
11377         reset_mask2 = 0xfffff;
11378     else /* CHIP_IS_E3 */
11379         reset_mask2 = 0x3ffffff;
11380
11381     /* Don't reset global blocks unless we need to */
11382     if (!global)
11383         reset_mask2 &= ~global_bits2;
11384
11385     /*
11386      * In case of attention in the QM, we need to reset PXP
11387      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11388      * because otherwise QM reset would release 'close the gates' shortly
11389      * before resetting the PXP, then the PSWRQ would send a write
11390      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11391      * read the payload data from PSWWR, but PSWWR would not
11392      * respond. The write queue in PGLUE would stuck, dmae commands
11393      * would not return. Therefore it's important to reset the second
11394      * reset register (containing the
11395      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11396      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11397      * bit).
11398      */
11399     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11400            reset_mask2 & (~not_reset_mask2));
11401
11402     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11403            reset_mask1 & (~not_reset_mask1));
11404
11405     mb();
11406     wmb();
11407
11408     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11409            reset_mask2 & (~stay_reset2));
11410
11411     mb();
11412     wmb();
11413
11414     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11415     wmb();
11416 }
11417
11418 static int
11419 bxe_process_kill(struct bxe_softc *sc,
11420                  uint8_t          global)
11421 {
11422     int cnt = 1000;
11423     uint32_t val = 0;
11424     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11425     uint32_t tags_63_32 = 0;
11426
11427     /* Empty the Tetris buffer, wait for 1s */
11428     do {
11429         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11430         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11431         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11432         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11433         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11434         if (CHIP_IS_E3(sc)) {
11435             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11436         }
11437
11438         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11439             ((port_is_idle_0 & 0x1) == 0x1) &&
11440             ((port_is_idle_1 & 0x1) == 0x1) &&
11441             (pgl_exp_rom2 == 0xffffffff) &&
11442             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11443             break;
11444         DELAY(1000);
11445     } while (cnt-- > 0);
11446
11447     if (cnt <= 0) {
11448         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11449                   "are still outstanding read requests after 1s! "
11450                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11451                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11452               sr_cnt, blk_cnt, port_is_idle_0,
11453               port_is_idle_1, pgl_exp_rom2);
11454         return (-1);
11455     }
11456
11457     mb();
11458
11459     /* Close gates #2, #3 and #4 */
11460     bxe_set_234_gates(sc, TRUE);
11461
11462     /* Poll for IGU VQs for 57712 and newer chips */
11463     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11464         return (-1);
11465     }
11466
11467     /* XXX indicate that "process kill" is in progress to MCP */
11468
11469     /* clear "unprepared" bit */
11470     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11471     mb();
11472
11473     /* Make sure all is written to the chip before the reset */
11474     wmb();
11475
11476     /*
11477      * Wait for 1ms to empty GLUE and PCI-E core queues,
11478      * PSWHST, GRC and PSWRD Tetris buffer.
11479      */
11480     DELAY(1000);
11481
11482     /* Prepare to chip reset: */
11483     /* MCP */
11484     if (global) {
11485         bxe_reset_mcp_prep(sc, &val);
11486     }
11487
11488     /* PXP */
11489     bxe_pxp_prep(sc);
11490     mb();
11491
11492     /* reset the chip */
11493     bxe_process_kill_chip_reset(sc, global);
11494     mb();
11495
11496     /* clear errors in PGB */
11497     if (!CHIP_IS_E1(sc))
11498         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11499
11500     /* Recover after reset: */
11501     /* MCP */
11502     if (global && bxe_reset_mcp_comp(sc, val)) {
11503         return (-1);
11504     }
11505
11506     /* XXX add resetting the NO_MCP mode DB here */
11507
11508     /* Open the gates #2, #3 and #4 */
11509     bxe_set_234_gates(sc, FALSE);
11510
11511     /* XXX
11512      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11513      * re-enable attentions
11514      */
11515
11516     return (0);
11517 }
11518
11519 static int
11520 bxe_leader_reset(struct bxe_softc *sc)
11521 {
11522     int rc = 0;
11523     uint8_t global = bxe_reset_is_global(sc);
11524     uint32_t load_code;
11525
11526     /*
11527      * If not going to reset MCP, load "fake" driver to reset HW while
11528      * driver is owner of the HW.
11529      */
11530     if (!global && !BXE_NOMCP(sc)) {
11531         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11532                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11533         if (!load_code) {
11534             BLOGE(sc, "MCP response failure, aborting\n");
11535             rc = -1;
11536             goto exit_leader_reset;
11537         }
11538
11539         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11540             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11541             BLOGE(sc, "MCP unexpected response, aborting\n");
11542             rc = -1;
11543             goto exit_leader_reset2;
11544         }
11545
11546         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11547         if (!load_code) {
11548             BLOGE(sc, "MCP response failure, aborting\n");
11549             rc = -1;
11550             goto exit_leader_reset2;
11551         }
11552     }
11553
11554     /* try to recover after the failure */
11555     if (bxe_process_kill(sc, global)) {
11556         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11557         rc = -1;
11558         goto exit_leader_reset2;
11559     }
11560
11561     /*
11562      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11563      * state.
11564      */
11565     bxe_set_reset_done(sc);
11566     if (global) {
11567         bxe_clear_reset_global(sc);
11568     }
11569
11570 exit_leader_reset2:
11571
11572     /* unload "fake driver" if it was loaded */
11573     if (!global && !BXE_NOMCP(sc)) {
11574         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11575         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11576     }
11577
11578 exit_leader_reset:
11579
11580     sc->is_leader = 0;
11581     bxe_release_leader_lock(sc);
11582
11583     mb();
11584     return (rc);
11585 }
11586
11587 /*
11588  * prepare INIT transition, parameters configured:
11589  *   - HC configuration
11590  *   - Queue's CDU context
11591  */
11592 static void
11593 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11594                    struct bxe_fastpath            *fp,
11595                    struct ecore_queue_init_params *init_params)
11596 {
11597     uint8_t cos;
11598     int cxt_index, cxt_offset;
11599
11600     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11601     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11602
11603     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11604     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11605
11606     /* HC rate */
11607     init_params->rx.hc_rate =
11608         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11609     init_params->tx.hc_rate =
11610         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11611
11612     /* FW SB ID */
11613     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11614
11615     /* CQ index among the SB indices */
11616     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11617     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11618
11619     /* set maximum number of COSs supported by this queue */
11620     init_params->max_cos = sc->max_cos;
11621
11622     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11623           fp->index, init_params->max_cos);
11624
11625     /* set the context pointers queue object */
11626     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11627         /* XXX change index/cid here if ever support multiple tx CoS */
11628         /* fp->txdata[cos]->cid */
11629         cxt_index = fp->index / ILT_PAGE_CIDS;
11630         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11631         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11632     }
11633 }
11634
11635 /* set flags that are common for the Tx-only and not normal connections */
11636 static unsigned long
11637 bxe_get_common_flags(struct bxe_softc    *sc,
11638                      struct bxe_fastpath *fp,
11639                      uint8_t             zero_stats)
11640 {
11641     unsigned long flags = 0;
11642
11643     /* PF driver will always initialize the Queue to an ACTIVE state */
11644     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11645
11646     /*
11647      * tx only connections collect statistics (on the same index as the
11648      * parent connection). The statistics are zeroed when the parent
11649      * connection is initialized.
11650      */
11651
11652     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11653     if (zero_stats) {
11654         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11655     }
11656
11657     /*
11658      * tx only connections can support tx-switching, though their
11659      * CoS-ness doesn't survive the loopback
11660      */
11661     if (sc->flags & BXE_TX_SWITCHING) {
11662         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11663     }
11664
11665     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11666
11667     return (flags);
11668 }
11669
11670 static unsigned long
11671 bxe_get_q_flags(struct bxe_softc    *sc,
11672                 struct bxe_fastpath *fp,
11673                 uint8_t             leading)
11674 {
11675     unsigned long flags = 0;
11676
11677     if (IS_MF_SD(sc)) {
11678         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11679     }
11680
11681     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11682         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11683         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11684 #if 0
11685         if (fp->mode == TPA_MODE_GRO)
11686             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11687 #endif
11688     }
11689
11690     if (leading) {
11691         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11692         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11693     }
11694
11695     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11696
11697 #if 0
11698     /* configure silent vlan removal */
11699     if (IS_MF_AFEX(sc)) {
11700         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11701     }
11702 #endif
11703
11704     /* merge with common flags */
11705     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11706 }
11707
11708 static void
11709 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11710                       struct bxe_fastpath               *fp,
11711                       struct ecore_general_setup_params *gen_init,
11712                       uint8_t                           cos)
11713 {
11714     gen_init->stat_id = bxe_stats_id(fp);
11715     gen_init->spcl_id = fp->cl_id;
11716     gen_init->mtu = sc->mtu;
11717     gen_init->cos = cos;
11718 }
11719
11720 static void
11721 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11722                  struct bxe_fastpath           *fp,
11723                  struct rxq_pause_params       *pause,
11724                  struct ecore_rxq_setup_params *rxq_init)
11725 {
11726     uint8_t max_sge = 0;
11727     uint16_t sge_sz = 0;
11728     uint16_t tpa_agg_size = 0;
11729
11730     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11731         pause->sge_th_lo = SGE_TH_LO(sc);
11732         pause->sge_th_hi = SGE_TH_HI(sc);
11733
11734         /* validate SGE ring has enough to cross high threshold */
11735         if (sc->dropless_fc &&
11736             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11737             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11738             BLOGW(sc, "sge ring threshold limit\n");
11739         }
11740
11741         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11742         tpa_agg_size = (2 * sc->mtu);
11743         if (tpa_agg_size < sc->max_aggregation_size) {
11744             tpa_agg_size = sc->max_aggregation_size;
11745         }
11746
11747         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11748         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11749                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11750         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11751     }
11752
11753     /* pause - not for e1 */
11754     if (!CHIP_IS_E1(sc)) {
11755         pause->bd_th_lo = BD_TH_LO(sc);
11756         pause->bd_th_hi = BD_TH_HI(sc);
11757
11758         pause->rcq_th_lo = RCQ_TH_LO(sc);
11759         pause->rcq_th_hi = RCQ_TH_HI(sc);
11760
11761         /* validate rings have enough entries to cross high thresholds */
11762         if (sc->dropless_fc &&
11763             pause->bd_th_hi + FW_PREFETCH_CNT >
11764             sc->rx_ring_size) {
11765             BLOGW(sc, "rx bd ring threshold limit\n");
11766         }
11767
11768         if (sc->dropless_fc &&
11769             pause->rcq_th_hi + FW_PREFETCH_CNT >
11770             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11771             BLOGW(sc, "rcq ring threshold limit\n");
11772         }
11773
11774         pause->pri_map = 1;
11775     }
11776
11777     /* rxq setup */
11778     rxq_init->dscr_map   = fp->rx_dma.paddr;
11779     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11780     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11781     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11782
11783     /*
11784      * This should be a maximum number of data bytes that may be
11785      * placed on the BD (not including paddings).
11786      */
11787     rxq_init->buf_sz = (fp->rx_buf_size -
11788                         IP_HEADER_ALIGNMENT_PADDING);
11789
11790     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11791     rxq_init->tpa_agg_sz      = tpa_agg_size;
11792     rxq_init->sge_buf_sz      = sge_sz;
11793     rxq_init->max_sges_pkt    = max_sge;
11794     rxq_init->rss_engine_id   = SC_FUNC(sc);
11795     rxq_init->mcast_engine_id = SC_FUNC(sc);
11796
11797     /*
11798      * Maximum number or simultaneous TPA aggregation for this Queue.
11799      * For PF Clients it should be the maximum available number.
11800      * VF driver(s) may want to define it to a smaller value.
11801      */
11802     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11803
11804     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11805     rxq_init->fw_sb_id = fp->fw_sb_id;
11806
11807     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11808
11809     /*
11810      * configure silent vlan removal
11811      * if multi function mode is afex, then mask default vlan
11812      */
11813     if (IS_MF_AFEX(sc)) {
11814         rxq_init->silent_removal_value =
11815             sc->devinfo.mf_info.afex_def_vlan_tag;
11816         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11817     }
11818 }
11819
11820 static void
11821 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11822                  struct bxe_fastpath           *fp,
11823                  struct ecore_txq_setup_params *txq_init,
11824                  uint8_t                       cos)
11825 {
11826     /*
11827      * XXX If multiple CoS is ever supported then each fastpath structure
11828      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11829      * fp->txdata[cos]->tx_dma.paddr;
11830      */
11831     txq_init->dscr_map     = fp->tx_dma.paddr;
11832     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11833     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11834     txq_init->fw_sb_id     = fp->fw_sb_id;
11835
11836     /*
11837      * set the TSS leading client id for TX classfication to the
11838      * leading RSS client id
11839      */
11840     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11841 }
11842
11843 /*
11844  * This function performs 2 steps in a queue state machine:
11845  *   1) RESET->INIT
11846  *   2) INIT->SETUP
11847  */
11848 static int
11849 bxe_setup_queue(struct bxe_softc    *sc,
11850                 struct bxe_fastpath *fp,
11851                 uint8_t             leading)
11852 {
11853     struct ecore_queue_state_params q_params = { NULL };
11854     struct ecore_queue_setup_params *setup_params =
11855                         &q_params.params.setup;
11856 #if 0
11857     struct ecore_queue_setup_tx_only_params *tx_only_params =
11858                         &q_params.params.tx_only;
11859     uint8_t tx_index;
11860 #endif
11861     int rc;
11862
11863     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11864
11865     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11866
11867     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11868
11869     /* we want to wait for completion in this context */
11870     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11871
11872     /* prepare the INIT parameters */
11873     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11874
11875     /* Set the command */
11876     q_params.cmd = ECORE_Q_CMD_INIT;
11877
11878     /* Change the state to INIT */
11879     rc = ecore_queue_state_change(sc, &q_params);
11880     if (rc) {
11881         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11882         return (rc);
11883     }
11884
11885     BLOGD(sc, DBG_LOAD, "init complete\n");
11886
11887     /* now move the Queue to the SETUP state */
11888     memset(setup_params, 0, sizeof(*setup_params));
11889
11890     /* set Queue flags */
11891     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11892
11893     /* set general SETUP parameters */
11894     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11895                           FIRST_TX_COS_INDEX);
11896
11897     bxe_pf_rx_q_prep(sc, fp,
11898                      &setup_params->pause_params,
11899                      &setup_params->rxq_params);
11900
11901     bxe_pf_tx_q_prep(sc, fp,
11902                      &setup_params->txq_params,
11903                      FIRST_TX_COS_INDEX);
11904
11905     /* Set the command */
11906     q_params.cmd = ECORE_Q_CMD_SETUP;
11907
11908     /* change the state to SETUP */
11909     rc = ecore_queue_state_change(sc, &q_params);
11910     if (rc) {
11911         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11912         return (rc);
11913     }
11914
11915 #if 0
11916     /* loop through the relevant tx-only indices */
11917     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11918          tx_index < sc->max_cos;
11919          tx_index++) {
11920         /* prepare and send tx-only ramrod*/
11921         rc = bxe_setup_tx_only(sc, fp, &q_params,
11922                                tx_only_params, tx_index, leading);
11923         if (rc) {
11924             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11925                   fp->index, tx_index);
11926             return (rc);
11927         }
11928     }
11929 #endif
11930
11931     return (rc);
11932 }
11933
11934 static int
11935 bxe_setup_leading(struct bxe_softc *sc)
11936 {
11937     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11938 }
11939
11940 static int
11941 bxe_config_rss_pf(struct bxe_softc            *sc,
11942                   struct ecore_rss_config_obj *rss_obj,
11943                   uint8_t                     config_hash)
11944 {
11945     struct ecore_config_rss_params params = { NULL };
11946     int i;
11947
11948     /*
11949      * Although RSS is meaningless when there is a single HW queue we
11950      * still need it enabled in order to have HW Rx hash generated.
11951      */
11952
11953     params.rss_obj = rss_obj;
11954
11955     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11956
11957     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11958
11959     /* RSS configuration */
11960     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11961     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11962     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11963     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11964     if (rss_obj->udp_rss_v4) {
11965         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11966     }
11967     if (rss_obj->udp_rss_v6) {
11968         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11969     }
11970
11971     /* Hash bits */
11972     params.rss_result_mask = MULTI_MASK;
11973
11974     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11975
11976     if (config_hash) {
11977         /* RSS keys */
11978         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11979             params.rss_key[i] = arc4random();
11980         }
11981
11982         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
11983     }
11984
11985     return (ecore_config_rss(sc, &params));
11986 }
11987
11988 static int
11989 bxe_config_rss_eth(struct bxe_softc *sc,
11990                    uint8_t          config_hash)
11991 {
11992     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
11993 }
11994
11995 static int
11996 bxe_init_rss_pf(struct bxe_softc *sc)
11997 {
11998     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
11999     int i;
12000
12001     /*
12002      * Prepare the initial contents of the indirection table if
12003      * RSS is enabled
12004      */
12005     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12006         sc->rss_conf_obj.ind_table[i] =
12007             (sc->fp->cl_id + (i % num_eth_queues));
12008     }
12009
12010     if (sc->udp_rss) {
12011         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12012     }
12013
12014     /*
12015      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12016      * per-port, so if explicit configuration is needed, do it only
12017      * for a PMF.
12018      *
12019      * For 57712 and newer it's a per-function configuration.
12020      */
12021     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12022 }
12023
12024 static int
12025 bxe_set_mac_one(struct bxe_softc          *sc,
12026                 uint8_t                   *mac,
12027                 struct ecore_vlan_mac_obj *obj,
12028                 uint8_t                   set,
12029                 int                       mac_type,
12030                 unsigned long             *ramrod_flags)
12031 {
12032     struct ecore_vlan_mac_ramrod_params ramrod_param;
12033     int rc;
12034
12035     memset(&ramrod_param, 0, sizeof(ramrod_param));
12036
12037     /* fill in general parameters */
12038     ramrod_param.vlan_mac_obj = obj;
12039     ramrod_param.ramrod_flags = *ramrod_flags;
12040
12041     /* fill a user request section if needed */
12042     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12043         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12044
12045         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12046
12047         /* Set the command: ADD or DEL */
12048         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12049                                             ECORE_VLAN_MAC_DEL;
12050     }
12051
12052     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12053
12054     if (rc == ECORE_EXISTS) {
12055         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12056         /* do not treat adding same MAC as error */
12057         rc = 0;
12058     } else if (rc < 0) {
12059         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12060     }
12061
12062     return (rc);
12063 }
12064
12065 static int
12066 bxe_set_eth_mac(struct bxe_softc *sc,
12067                 uint8_t          set)
12068 {
12069     unsigned long ramrod_flags = 0;
12070
12071     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12072
12073     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12074
12075     /* Eth MAC is set on RSS leading client (fp[0]) */
12076     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12077                             &sc->sp_objs->mac_obj,
12078                             set, ECORE_ETH_MAC, &ramrod_flags));
12079 }
12080
12081 #if 0
12082 static void
12083 bxe_update_max_mf_config(struct bxe_softc *sc,
12084                          uint32_t         value)
12085 {
12086     /* load old values */
12087     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12088
12089     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12090         /* leave all but MAX value */
12091         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12092
12093         /* set new MAX value */
12094         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12095                    FUNC_MF_CFG_MAX_BW_MASK);
12096
12097         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12098     }
12099 }
12100 #endif
12101
12102 static int
12103 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12104 {
12105     uint32_t sel_phy_idx = 0;
12106
12107     if (sc->link_params.num_phys <= 1) {
12108         return (ELINK_INT_PHY);
12109     }
12110
12111     if (sc->link_vars.link_up) {
12112         sel_phy_idx = ELINK_EXT_PHY1;
12113         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12114         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12115             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12116              ELINK_SUPPORTED_FIBRE))
12117             sel_phy_idx = ELINK_EXT_PHY2;
12118     } else {
12119         switch (elink_phy_selection(&sc->link_params)) {
12120         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12121         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12122         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12123                sel_phy_idx = ELINK_EXT_PHY1;
12124                break;
12125         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12126         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12127                sel_phy_idx = ELINK_EXT_PHY2;
12128                break;
12129         }
12130     }
12131
12132     return (sel_phy_idx);
12133 }
12134
12135 static int
12136 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12137 {
12138     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12139
12140     /*
12141      * The selected activated PHY is always after swapping (in case PHY
12142      * swapping is enabled). So when swapping is enabled, we need to reverse
12143      * the configuration
12144      */
12145
12146     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12147         if (sel_phy_idx == ELINK_EXT_PHY1)
12148             sel_phy_idx = ELINK_EXT_PHY2;
12149         else if (sel_phy_idx == ELINK_EXT_PHY2)
12150             sel_phy_idx = ELINK_EXT_PHY1;
12151     }
12152
12153     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12154 }
12155
12156 static void
12157 bxe_set_requested_fc(struct bxe_softc *sc)
12158 {
12159     /*
12160      * Initialize link parameters structure variables
12161      * It is recommended to turn off RX FC for jumbo frames
12162      * for better performance
12163      */
12164     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12165         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12166     } else {
12167         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12168     }
12169 }
12170
12171 static void
12172 bxe_calc_fc_adv(struct bxe_softc *sc)
12173 {
12174     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12175     switch (sc->link_vars.ieee_fc &
12176             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12177     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12178     default:
12179         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12180                                            ADVERTISED_Pause);
12181         break;
12182
12183     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12184         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12185                                           ADVERTISED_Pause);
12186         break;
12187
12188     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12189         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12190         break;
12191     }
12192 }
12193
12194 static uint16_t
12195 bxe_get_mf_speed(struct bxe_softc *sc)
12196 {
12197     uint16_t line_speed = sc->link_vars.line_speed;
12198     if (IS_MF(sc)) {
12199         uint16_t maxCfg =
12200             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12201
12202         /* calculate the current MAX line speed limit for the MF devices */
12203         if (IS_MF_SI(sc)) {
12204             line_speed = (line_speed * maxCfg) / 100;
12205         } else { /* SD mode */
12206             uint16_t vn_max_rate = maxCfg * 100;
12207
12208             if (vn_max_rate < line_speed) {
12209                 line_speed = vn_max_rate;
12210             }
12211         }
12212     }
12213
12214     return (line_speed);
12215 }
12216
12217 static void
12218 bxe_fill_report_data(struct bxe_softc            *sc,
12219                      struct bxe_link_report_data *data)
12220 {
12221     uint16_t line_speed = bxe_get_mf_speed(sc);
12222
12223     memset(data, 0, sizeof(*data));
12224
12225     /* fill the report data with the effective line speed */
12226     data->line_speed = line_speed;
12227
12228     /* Link is down */
12229     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12230         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12231     }
12232
12233     /* Full DUPLEX */
12234     if (sc->link_vars.duplex == DUPLEX_FULL) {
12235         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12236     }
12237
12238     /* Rx Flow Control is ON */
12239     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12240         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12241     }
12242
12243     /* Tx Flow Control is ON */
12244     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12245         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12246     }
12247 }
12248
12249 /* report link status to OS, should be called under phy_lock */
12250 static void
12251 bxe_link_report_locked(struct bxe_softc *sc)
12252 {
12253     struct bxe_link_report_data cur_data;
12254
12255     /* reread mf_cfg */
12256     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12257         bxe_read_mf_cfg(sc);
12258     }
12259
12260     /* Read the current link report info */
12261     bxe_fill_report_data(sc, &cur_data);
12262
12263     /* Don't report link down or exactly the same link status twice */
12264     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12265         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12266                       &sc->last_reported_link.link_report_flags) &&
12267          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12268                       &cur_data.link_report_flags))) {
12269         return;
12270     }
12271
12272     sc->link_cnt++;
12273
12274     /* report new link params and remember the state for the next time */
12275     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12276
12277     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12278                      &cur_data.link_report_flags)) {
12279         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12280         BLOGI(sc, "NIC Link is Down\n");
12281     } else {
12282         const char *duplex;
12283         const char *flow;
12284
12285         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12286                                    &cur_data.link_report_flags)) {
12287             duplex = "full";
12288         } else {
12289             duplex = "half";
12290         }
12291
12292         /*
12293          * Handle the FC at the end so that only these flags would be
12294          * possibly set. This way we may easily check if there is no FC
12295          * enabled.
12296          */
12297         if (cur_data.link_report_flags) {
12298             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12299                              &cur_data.link_report_flags) &&
12300                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12301                              &cur_data.link_report_flags)) {
12302                 flow = "ON - receive & transmit";
12303             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12304                                     &cur_data.link_report_flags) &&
12305                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12306                                      &cur_data.link_report_flags)) {
12307                 flow = "ON - receive";
12308             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12309                                      &cur_data.link_report_flags) &&
12310                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12311                                     &cur_data.link_report_flags)) {
12312                 flow = "ON - transmit";
12313             } else {
12314                 flow = "none"; /* possible? */
12315             }
12316         } else {
12317             flow = "none";
12318         }
12319
12320         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12321         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12322               cur_data.line_speed, duplex, flow);
12323     }
12324 }
12325
12326 static void
12327 bxe_link_report(struct bxe_softc *sc)
12328 {
12329     BXE_PHY_LOCK(sc);
12330     bxe_link_report_locked(sc);
12331     BXE_PHY_UNLOCK(sc);
12332 }
12333
12334 static void
12335 bxe_link_status_update(struct bxe_softc *sc)
12336 {
12337     if (sc->state != BXE_STATE_OPEN) {
12338         return;
12339     }
12340
12341 #if 0
12342     /* read updated dcb configuration */
12343     if (IS_PF(sc))
12344         bxe_dcbx_pmf_update(sc);
12345 #endif
12346
12347     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12348         elink_link_status_update(&sc->link_params, &sc->link_vars);
12349     } else {
12350         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12351                                   ELINK_SUPPORTED_10baseT_Full |
12352                                   ELINK_SUPPORTED_100baseT_Half |
12353                                   ELINK_SUPPORTED_100baseT_Full |
12354                                   ELINK_SUPPORTED_1000baseT_Full |
12355                                   ELINK_SUPPORTED_2500baseX_Full |
12356                                   ELINK_SUPPORTED_10000baseT_Full |
12357                                   ELINK_SUPPORTED_TP |
12358                                   ELINK_SUPPORTED_FIBRE |
12359                                   ELINK_SUPPORTED_Autoneg |
12360                                   ELINK_SUPPORTED_Pause |
12361                                   ELINK_SUPPORTED_Asym_Pause);
12362         sc->port.advertising[0] = sc->port.supported[0];
12363
12364         sc->link_params.sc                = sc;
12365         sc->link_params.port              = SC_PORT(sc);
12366         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12367         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12368         sc->link_params.req_line_speed[0] = SPEED_10000;
12369         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12370         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12371
12372         if (CHIP_REV_IS_FPGA(sc)) {
12373             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12374             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12375             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12376                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12377         } else {
12378             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12379             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12380             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12381                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12382         }
12383
12384         sc->link_vars.link_up = 1;
12385
12386         sc->link_vars.duplex    = DUPLEX_FULL;
12387         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12388
12389         if (IS_PF(sc)) {
12390             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12391             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12392             bxe_link_report(sc);
12393         }
12394     }
12395
12396     if (IS_PF(sc)) {
12397         if (sc->link_vars.link_up) {
12398             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12399         } else {
12400             bxe_stats_handle(sc, STATS_EVENT_STOP);
12401         }
12402         bxe_link_report(sc);
12403     } else {
12404         bxe_link_report(sc);
12405         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12406     }
12407 }
12408
12409 static int
12410 bxe_initial_phy_init(struct bxe_softc *sc,
12411                      int              load_mode)
12412 {
12413     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12414     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12415     struct elink_params *lp = &sc->link_params;
12416
12417     bxe_set_requested_fc(sc);
12418
12419     if (CHIP_REV_IS_SLOW(sc)) {
12420         uint32_t bond = CHIP_BOND_ID(sc);
12421         uint32_t feat = 0;
12422
12423         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12424             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12425         } else if (bond & 0x4) {
12426             if (CHIP_IS_E3(sc)) {
12427                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12428             } else {
12429                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12430             }
12431         } else if (bond & 0x8) {
12432             if (CHIP_IS_E3(sc)) {
12433                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12434             } else {
12435                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12436             }
12437         }
12438
12439         /* disable EMAC for E3 and above */
12440         if (bond & 0x2) {
12441             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12442         }
12443
12444         sc->link_params.feature_config_flags |= feat;
12445     }
12446
12447     BXE_PHY_LOCK(sc);
12448
12449     if (load_mode == LOAD_DIAG) {
12450         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12451         /* Prefer doing PHY loopback at 10G speed, if possible */
12452         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12453             if (lp->speed_cap_mask[cfg_idx] &
12454                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12455                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12456             } else {
12457                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12458             }
12459         }
12460     }
12461
12462     if (load_mode == LOAD_LOOPBACK_EXT) {
12463         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12464     }
12465
12466     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12467
12468     BXE_PHY_UNLOCK(sc);
12469
12470     bxe_calc_fc_adv(sc);
12471
12472     if (sc->link_vars.link_up) {
12473         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12474         bxe_link_report(sc);
12475     }
12476
12477     if (!CHIP_REV_IS_SLOW(sc)) {
12478         bxe_periodic_start(sc);
12479     }
12480
12481     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12482     return (rc);
12483 }
12484
12485 /* must be called under IF_ADDR_LOCK */
12486 static int
12487 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12488                          struct ecore_mcast_ramrod_params *p)
12489 {
12490     struct ifnet *ifp = sc->ifnet;
12491     int mc_count = 0;
12492     struct ifmultiaddr *ifma;
12493     struct ecore_mcast_list_elem *mc_mac;
12494
12495     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12496         if (ifma->ifma_addr->sa_family != AF_LINK) {
12497             continue;
12498         }
12499
12500         mc_count++;
12501     }
12502
12503     ECORE_LIST_INIT(&p->mcast_list);
12504     p->mcast_list_len = 0;
12505
12506     if (!mc_count) {
12507         return (0);
12508     }
12509
12510     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12511                     (M_NOWAIT | M_ZERO));
12512     if (!mc_mac) {
12513         BLOGE(sc, "Failed to allocate temp mcast list\n");
12514         return (-1);
12515     }
12516
12517     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12518         if (ifma->ifma_addr->sa_family != AF_LINK) {
12519             continue;
12520         }
12521
12522         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12523         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12524
12525         BLOGD(sc, DBG_LOAD,
12526               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12527               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12528               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12529
12530         mc_mac++;
12531     }
12532
12533     p->mcast_list_len = mc_count;
12534
12535     return (0);
12536 }
12537
12538 static void
12539 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12540 {
12541     struct ecore_mcast_list_elem *mc_mac =
12542         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12543                                struct ecore_mcast_list_elem,
12544                                link);
12545
12546     if (mc_mac) {
12547         /* only a single free as all mc_macs are in the same heap array */
12548         free(mc_mac, M_DEVBUF);
12549     }
12550 }
12551
12552 static int
12553 bxe_set_mc_list(struct bxe_softc *sc)
12554 {
12555     struct ecore_mcast_ramrod_params rparam = { NULL };
12556     int rc = 0;
12557
12558     rparam.mcast_obj = &sc->mcast_obj;
12559
12560     BXE_MCAST_LOCK(sc);
12561
12562     /* first, clear all configured multicast MACs */
12563     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12564     if (rc < 0) {
12565         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12566         return (rc);
12567     }
12568
12569     /* configure a new MACs list */
12570     rc = bxe_init_mcast_macs_list(sc, &rparam);
12571     if (rc) {
12572         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12573         BXE_MCAST_UNLOCK(sc);
12574         return (rc);
12575     }
12576
12577     /* Now add the new MACs */
12578     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12579     if (rc < 0) {
12580         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12581     }
12582
12583     bxe_free_mcast_macs_list(&rparam);
12584
12585     BXE_MCAST_UNLOCK(sc);
12586
12587     return (rc);
12588 }
12589
12590 static int
12591 bxe_set_uc_list(struct bxe_softc *sc)
12592 {
12593     struct ifnet *ifp = sc->ifnet;
12594     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12595     struct ifaddr *ifa;
12596     unsigned long ramrod_flags = 0;
12597     int rc;
12598
12599 #if __FreeBSD_version < 800000
12600     IF_ADDR_LOCK(ifp);
12601 #else
12602     if_addr_rlock(ifp);
12603 #endif
12604
12605     /* first schedule a cleanup up of old configuration */
12606     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12607     if (rc < 0) {
12608         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12609 #if __FreeBSD_version < 800000
12610         IF_ADDR_UNLOCK(ifp);
12611 #else
12612         if_addr_runlock(ifp);
12613 #endif
12614         return (rc);
12615     }
12616
12617     ifa = ifp->if_addr;
12618     while (ifa) {
12619         if (ifa->ifa_addr->sa_family != AF_LINK) {
12620             ifa = TAILQ_NEXT(ifa, ifa_link);
12621             continue;
12622         }
12623
12624         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12625                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12626         if (rc == -EEXIST) {
12627             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12628             /* do not treat adding same MAC as an error */
12629             rc = 0;
12630         } else if (rc < 0) {
12631             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12632 #if __FreeBSD_version < 800000
12633             IF_ADDR_UNLOCK(ifp);
12634 #else
12635             if_addr_runlock(ifp);
12636 #endif
12637             return (rc);
12638         }
12639
12640         ifa = TAILQ_NEXT(ifa, ifa_link);
12641     }
12642
12643 #if __FreeBSD_version < 800000
12644     IF_ADDR_UNLOCK(ifp);
12645 #else
12646     if_addr_runlock(ifp);
12647 #endif
12648
12649     /* Execute the pending commands */
12650     bit_set(&ramrod_flags, RAMROD_CONT);
12651     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12652                             ECORE_UC_LIST_MAC, &ramrod_flags));
12653 }
12654
12655 static void
12656 bxe_handle_rx_mode_tq(void *context,
12657                       int  pending)
12658 {
12659     struct bxe_softc *sc = (struct bxe_softc *)context;
12660     struct ifnet *ifp = sc->ifnet;
12661     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12662
12663     BXE_CORE_LOCK(sc);
12664
12665     if (sc->state != BXE_STATE_OPEN) {
12666         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12667         BXE_CORE_UNLOCK(sc);
12668         return;
12669     }
12670
12671     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12672
12673     if (ifp->if_flags & IFF_PROMISC) {
12674         rx_mode = BXE_RX_MODE_PROMISC;
12675     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12676                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12677                 CHIP_IS_E1(sc))) {
12678         rx_mode = BXE_RX_MODE_ALLMULTI;
12679     } else {
12680         if (IS_PF(sc)) {
12681             /* some multicasts */
12682             if (bxe_set_mc_list(sc) < 0) {
12683                 rx_mode = BXE_RX_MODE_ALLMULTI;
12684             }
12685             if (bxe_set_uc_list(sc) < 0) {
12686                 rx_mode = BXE_RX_MODE_PROMISC;
12687             }
12688         }
12689 #if 0
12690         else {
12691             /*
12692              * Configuring mcast to a VF involves sleeping (when we
12693              * wait for the PF's response). Since this function is
12694              * called from a non sleepable context we must schedule
12695              * a work item for this purpose
12696              */
12697             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12698             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12699         }
12700 #endif
12701     }
12702
12703     sc->rx_mode = rx_mode;
12704
12705     /* schedule the rx_mode command */
12706     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12707         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12708         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12709         BXE_CORE_UNLOCK(sc);
12710         return;
12711     }
12712
12713     if (IS_PF(sc)) {
12714         bxe_set_storm_rx_mode(sc);
12715     }
12716 #if 0
12717     else {
12718         /*
12719          * Configuring mcast to a VF involves sleeping (when we
12720          * wait for the PF's response). Since this function is
12721          * called from a non sleepable context we must schedule
12722          * a work item for this purpose
12723          */
12724         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12725         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12726     }
12727 #endif
12728
12729     BXE_CORE_UNLOCK(sc);
12730 }
12731
12732 static void
12733 bxe_set_rx_mode(struct bxe_softc *sc)
12734 {
12735     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12736 }
12737
12738 /* update flags in shmem */
12739 static void
12740 bxe_update_drv_flags(struct bxe_softc *sc,
12741                      uint32_t         flags,
12742                      uint32_t         set)
12743 {
12744     uint32_t drv_flags;
12745
12746     if (SHMEM2_HAS(sc, drv_flags)) {
12747         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12748         drv_flags = SHMEM2_RD(sc, drv_flags);
12749
12750         if (set) {
12751             SET_FLAGS(drv_flags, flags);
12752         } else {
12753             RESET_FLAGS(drv_flags, flags);
12754         }
12755
12756         SHMEM2_WR(sc, drv_flags, drv_flags);
12757         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12758
12759         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12760     }
12761 }
12762
12763 /* periodic timer callout routine, only runs when the interface is up */
12764
12765 static void
12766 bxe_periodic_callout_func(void *xsc)
12767 {
12768     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12769     int i;
12770
12771     if (!BXE_CORE_TRYLOCK(sc)) {
12772         /* just bail and try again next time */
12773
12774         if ((sc->state == BXE_STATE_OPEN) &&
12775             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12776             /* schedule the next periodic callout */
12777             callout_reset(&sc->periodic_callout, hz,
12778                           bxe_periodic_callout_func, sc);
12779         }
12780
12781         return;
12782     }
12783
12784     if ((sc->state != BXE_STATE_OPEN) ||
12785         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12786         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12787         BXE_CORE_UNLOCK(sc);
12788         return;
12789     }
12790
12791     /* Check for TX timeouts on any fastpath. */
12792     FOR_EACH_QUEUE(sc, i) {
12793         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12794             /* Ruh-Roh, chip was reset! */
12795             break;
12796         }
12797     }
12798
12799     if (!CHIP_REV_IS_SLOW(sc)) {
12800         /*
12801          * This barrier is needed to ensure the ordering between the writing
12802          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12803          * the reading here.
12804          */
12805         mb();
12806         if (sc->port.pmf) {
12807             BXE_PHY_LOCK(sc);
12808             elink_period_func(&sc->link_params, &sc->link_vars);
12809             BXE_PHY_UNLOCK(sc);
12810         }
12811     }
12812
12813     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12814         int mb_idx = SC_FW_MB_IDX(sc);
12815         uint32_t drv_pulse;
12816         uint32_t mcp_pulse;
12817
12818         ++sc->fw_drv_pulse_wr_seq;
12819         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12820
12821         drv_pulse = sc->fw_drv_pulse_wr_seq;
12822         bxe_drv_pulse(sc);
12823
12824         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12825                      MCP_PULSE_SEQ_MASK);
12826
12827         /*
12828          * The delta between driver pulse and mcp response should
12829          * be 1 (before mcp response) or 0 (after mcp response).
12830          */
12831         if ((drv_pulse != mcp_pulse) &&
12832             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12833             /* someone lost a heartbeat... */
12834             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12835                   drv_pulse, mcp_pulse);
12836         }
12837     }
12838
12839     /* state is BXE_STATE_OPEN */
12840     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12841
12842 #if 0
12843     /* sample VF bulletin board for new posts from PF */
12844     if (IS_VF(sc)) {
12845         bxe_sample_bulletin(sc);
12846     }
12847 #endif
12848
12849     BXE_CORE_UNLOCK(sc);
12850
12851     if ((sc->state == BXE_STATE_OPEN) &&
12852         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12853         /* schedule the next periodic callout */
12854         callout_reset(&sc->periodic_callout, hz,
12855                       bxe_periodic_callout_func, sc);
12856     }
12857 }
12858
12859 static void
12860 bxe_periodic_start(struct bxe_softc *sc)
12861 {
12862     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12863     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12864 }
12865
12866 static void
12867 bxe_periodic_stop(struct bxe_softc *sc)
12868 {
12869     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12870     callout_drain(&sc->periodic_callout);
12871 }
12872
12873 /* start the controller */
12874 static __noinline int
12875 bxe_nic_load(struct bxe_softc *sc,
12876              int              load_mode)
12877 {
12878     uint32_t val;
12879     int load_code = 0;
12880     int i, rc = 0;
12881
12882     BXE_CORE_LOCK_ASSERT(sc);
12883
12884     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12885
12886     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12887
12888     if (IS_PF(sc)) {
12889         /* must be called before memory allocation and HW init */
12890         bxe_ilt_set_info(sc);
12891     }
12892
12893     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12894
12895     bxe_set_fp_rx_buf_size(sc);
12896
12897     if (bxe_alloc_fp_buffers(sc) != 0) {
12898         BLOGE(sc, "Failed to allocate fastpath memory\n");
12899         sc->state = BXE_STATE_CLOSED;
12900         rc = ENOMEM;
12901         goto bxe_nic_load_error0;
12902     }
12903
12904     if (bxe_alloc_mem(sc) != 0) {
12905         sc->state = BXE_STATE_CLOSED;
12906         rc = ENOMEM;
12907         goto bxe_nic_load_error0;
12908     }
12909
12910     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12911         sc->state = BXE_STATE_CLOSED;
12912         rc = ENOMEM;
12913         goto bxe_nic_load_error0;
12914     }
12915
12916     if (IS_PF(sc)) {
12917         /* set pf load just before approaching the MCP */
12918         bxe_set_pf_load(sc);
12919
12920         /* if MCP exists send load request and analyze response */
12921         if (!BXE_NOMCP(sc)) {
12922             /* attempt to load pf */
12923             if (bxe_nic_load_request(sc, &load_code) != 0) {
12924                 sc->state = BXE_STATE_CLOSED;
12925                 rc = ENXIO;
12926                 goto bxe_nic_load_error1;
12927             }
12928
12929             /* what did the MCP say? */
12930             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12931                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12932                 sc->state = BXE_STATE_CLOSED;
12933                 rc = ENXIO;
12934                 goto bxe_nic_load_error2;
12935             }
12936         } else {
12937             BLOGI(sc, "Device has no MCP!\n");
12938             load_code = bxe_nic_load_no_mcp(sc);
12939         }
12940
12941         /* mark PMF if applicable */
12942         bxe_nic_load_pmf(sc, load_code);
12943
12944         /* Init Function state controlling object */
12945         bxe_init_func_obj(sc);
12946
12947         /* Initialize HW */
12948         if (bxe_init_hw(sc, load_code) != 0) {
12949             BLOGE(sc, "HW init failed\n");
12950             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12951             sc->state = BXE_STATE_CLOSED;
12952             rc = ENXIO;
12953             goto bxe_nic_load_error2;
12954         }
12955     }
12956
12957     /* attach interrupts */
12958     if (bxe_interrupt_attach(sc) != 0) {
12959         sc->state = BXE_STATE_CLOSED;
12960         rc = ENXIO;
12961         goto bxe_nic_load_error2;
12962     }
12963
12964     bxe_nic_init(sc, load_code);
12965
12966     /* Init per-function objects */
12967     if (IS_PF(sc)) {
12968         bxe_init_objs(sc);
12969         // XXX bxe_iov_nic_init(sc);
12970
12971         /* set AFEX default VLAN tag to an invalid value */
12972         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12973         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12974
12975         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12976         rc = bxe_func_start(sc);
12977         if (rc) {
12978             BLOGE(sc, "Function start failed!\n");
12979             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12980             sc->state = BXE_STATE_ERROR;
12981             goto bxe_nic_load_error3;
12982         }
12983
12984         /* send LOAD_DONE command to MCP */
12985         if (!BXE_NOMCP(sc)) {
12986             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12987             if (!load_code) {
12988                 BLOGE(sc, "MCP response failure, aborting\n");
12989                 sc->state = BXE_STATE_ERROR;
12990                 rc = ENXIO;
12991                 goto bxe_nic_load_error3;
12992             }
12993         }
12994
12995         rc = bxe_setup_leading(sc);
12996         if (rc) {
12997             BLOGE(sc, "Setup leading failed!\n");
12998             sc->state = BXE_STATE_ERROR;
12999             goto bxe_nic_load_error3;
13000         }
13001
13002         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13003             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13004             if (rc) {
13005                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13006                 sc->state = BXE_STATE_ERROR;
13007                 goto bxe_nic_load_error3;
13008             }
13009         }
13010
13011         rc = bxe_init_rss_pf(sc);
13012         if (rc) {
13013             BLOGE(sc, "PF RSS init failed\n");
13014             sc->state = BXE_STATE_ERROR;
13015             goto bxe_nic_load_error3;
13016         }
13017     }
13018     /* XXX VF */
13019 #if 0
13020     else { /* VF */
13021         FOR_EACH_ETH_QUEUE(sc, i) {
13022             rc = bxe_vfpf_setup_q(sc, i);
13023             if (rc) {
13024                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13025                 sc->state = BXE_STATE_ERROR;
13026                 goto bxe_nic_load_error3;
13027             }
13028         }
13029     }
13030 #endif
13031
13032     /* now when Clients are configured we are ready to work */
13033     sc->state = BXE_STATE_OPEN;
13034
13035     /* Configure a ucast MAC */
13036     if (IS_PF(sc)) {
13037         rc = bxe_set_eth_mac(sc, TRUE);
13038     }
13039 #if 0
13040     else { /* IS_VF(sc) */
13041         rc = bxe_vfpf_set_mac(sc);
13042     }
13043 #endif
13044     if (rc) {
13045         BLOGE(sc, "Setting Ethernet MAC failed\n");
13046         sc->state = BXE_STATE_ERROR;
13047         goto bxe_nic_load_error3;
13048     }
13049
13050 #if 0
13051     if (IS_PF(sc) && sc->pending_max) {
13052         /* for AFEX */
13053         bxe_update_max_mf_config(sc, sc->pending_max);
13054         sc->pending_max = 0;
13055     }
13056 #endif
13057
13058     if (sc->port.pmf) {
13059         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13060         if (rc) {
13061             sc->state = BXE_STATE_ERROR;
13062             goto bxe_nic_load_error3;
13063         }
13064     }
13065
13066     sc->link_params.feature_config_flags &=
13067         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13068
13069     /* start fast path */
13070
13071     /* Initialize Rx filter */
13072     bxe_set_rx_mode(sc);
13073
13074     /* start the Tx */
13075     switch (/* XXX load_mode */LOAD_OPEN) {
13076     case LOAD_NORMAL:
13077     case LOAD_OPEN:
13078         break;
13079
13080     case LOAD_DIAG:
13081     case LOAD_LOOPBACK_EXT:
13082         sc->state = BXE_STATE_DIAG;
13083         break;
13084
13085     default:
13086         break;
13087     }
13088
13089     if (sc->port.pmf) {
13090         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13091     } else {
13092         bxe_link_status_update(sc);
13093     }
13094
13095     /* start the periodic timer callout */
13096     bxe_periodic_start(sc);
13097
13098     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13099         /* mark driver is loaded in shmem2 */
13100         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13101         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13102                   (val |
13103                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13104                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13105     }
13106
13107     /* wait for all pending SP commands to complete */
13108     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13109         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13110         bxe_periodic_stop(sc);
13111         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13112         return (ENXIO);
13113     }
13114
13115 #if 0
13116     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13117     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13118         bxe_dcbx_init(sc, FALSE);
13119     }
13120 #endif
13121
13122     /* Tell the stack the driver is running! */
13123     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13124
13125     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13126
13127     return (0);
13128
13129 bxe_nic_load_error3:
13130
13131     if (IS_PF(sc)) {
13132         bxe_int_disable_sync(sc, 1);
13133
13134         /* clean out queued objects */
13135         bxe_squeeze_objects(sc);
13136     }
13137
13138     bxe_interrupt_detach(sc);
13139
13140 bxe_nic_load_error2:
13141
13142     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13143         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13144         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13145     }
13146
13147     sc->port.pmf = 0;
13148
13149 bxe_nic_load_error1:
13150
13151     /* clear pf_load status, as it was already set */
13152     if (IS_PF(sc)) {
13153         bxe_clear_pf_load(sc);
13154     }
13155
13156 bxe_nic_load_error0:
13157
13158     bxe_free_fw_stats_mem(sc);
13159     bxe_free_fp_buffers(sc);
13160     bxe_free_mem(sc);
13161
13162     return (rc);
13163 }
13164
13165 static int
13166 bxe_init_locked(struct bxe_softc *sc)
13167 {
13168     int other_engine = SC_PATH(sc) ? 0 : 1;
13169     uint8_t other_load_status, load_status;
13170     uint8_t global = FALSE;
13171     int rc;
13172
13173     BXE_CORE_LOCK_ASSERT(sc);
13174
13175     /* check if the driver is already running */
13176     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13177         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13178         return (0);
13179     }
13180
13181     bxe_set_power_state(sc, PCI_PM_D0);
13182
13183     /*
13184      * If parity occurred during the unload, then attentions and/or
13185      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13186      * loaded on the current engine to complete the recovery. Parity recovery
13187      * is only relevant for PF driver.
13188      */
13189     if (IS_PF(sc)) {
13190         other_load_status = bxe_get_load_status(sc, other_engine);
13191         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13192
13193         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13194             bxe_chk_parity_attn(sc, &global, TRUE)) {
13195             do {
13196                 /*
13197                  * If there are attentions and they are in global blocks, set
13198                  * the GLOBAL_RESET bit regardless whether it will be this
13199                  * function that will complete the recovery or not.
13200                  */
13201                 if (global) {
13202                     bxe_set_reset_global(sc);
13203                 }
13204
13205                 /*
13206                  * Only the first function on the current engine should try
13207                  * to recover in open. In case of attentions in global blocks
13208                  * only the first in the chip should try to recover.
13209                  */
13210                 if ((!load_status && (!global || !other_load_status)) &&
13211                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13212                     BLOGI(sc, "Recovered during init\n");
13213                     break;
13214                 }
13215
13216                 /* recovery has failed... */
13217                 bxe_set_power_state(sc, PCI_PM_D3hot);
13218                 sc->recovery_state = BXE_RECOVERY_FAILED;
13219
13220                 BLOGE(sc, "Recovery flow hasn't properly "
13221                           "completed yet, try again later. "
13222                           "If you still see this message after a "
13223                           "few retries then power cycle is required.\n");
13224
13225                 rc = ENXIO;
13226                 goto bxe_init_locked_done;
13227             } while (0);
13228         }
13229     }
13230
13231     sc->recovery_state = BXE_RECOVERY_DONE;
13232
13233     rc = bxe_nic_load(sc, LOAD_OPEN);
13234
13235 bxe_init_locked_done:
13236
13237     if (rc) {
13238         /* Tell the stack the driver is NOT running! */
13239         BLOGE(sc, "Initialization failed, "
13240                   "stack notified driver is NOT running!\n");
13241         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13242     }
13243
13244     return (rc);
13245 }
13246
13247 static int
13248 bxe_stop_locked(struct bxe_softc *sc)
13249 {
13250     BXE_CORE_LOCK_ASSERT(sc);
13251     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13252 }
13253
13254 /*
13255  * Handles controller initialization when called from an unlocked routine.
13256  * ifconfig calls this function.
13257  *
13258  * Returns:
13259  *   void
13260  */
13261 static void
13262 bxe_init(void *xsc)
13263 {
13264     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13265
13266     BXE_CORE_LOCK(sc);
13267     bxe_init_locked(sc);
13268     BXE_CORE_UNLOCK(sc);
13269 }
13270
13271 static int
13272 bxe_init_ifnet(struct bxe_softc *sc)
13273 {
13274     struct ifnet *ifp;
13275
13276     /* ifconfig entrypoint for media type/status reporting */
13277     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13278                  bxe_ifmedia_update,
13279                  bxe_ifmedia_status);
13280
13281     /* set the default interface values */
13282     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13283     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13284     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13285
13286     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13287
13288     /* allocate the ifnet structure */
13289     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13290         BLOGE(sc, "Interface allocation failed!\n");
13291         return (ENXIO);
13292     }
13293
13294     ifp->if_softc = sc;
13295     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13296     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13297     ifp->if_ioctl = bxe_ioctl;
13298     ifp->if_start = bxe_tx_start;
13299 #if __FreeBSD_version >= 800000
13300     ifp->if_transmit = bxe_tx_mq_start;
13301     ifp->if_qflush = bxe_mq_flush;
13302 #endif
13303 #ifdef FreeBSD8_0
13304     ifp->if_timer = 0;
13305 #endif
13306     ifp->if_init = bxe_init;
13307     ifp->if_mtu = sc->mtu;
13308     ifp->if_hwassist = (CSUM_IP       |
13309                         CSUM_TCP      |
13310                         CSUM_UDP      |
13311                         CSUM_TSO      |
13312                         CSUM_TCP_IPV6 |
13313                         CSUM_UDP_IPV6);
13314     ifp->if_capabilities =
13315 #if __FreeBSD_version < 700000
13316         (IFCAP_VLAN_MTU       |
13317          IFCAP_VLAN_HWTAGGING |
13318          IFCAP_HWCSUM         |
13319          IFCAP_JUMBO_MTU      |
13320          IFCAP_LRO);
13321 #else
13322         (IFCAP_VLAN_MTU       |
13323          IFCAP_VLAN_HWTAGGING |
13324          IFCAP_VLAN_HWTSO     |
13325          IFCAP_VLAN_HWFILTER  |
13326          IFCAP_VLAN_HWCSUM    |
13327          IFCAP_HWCSUM         |
13328          IFCAP_JUMBO_MTU      |
13329          IFCAP_LRO            |
13330          IFCAP_TSO4           |
13331          IFCAP_TSO6           |
13332          IFCAP_WOL_MAGIC);
13333 #endif
13334     ifp->if_capenable = ifp->if_capabilities;
13335     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13336 #if __FreeBSD_version < 1000025
13337     ifp->if_baudrate = 1000000000;
13338 #else
13339     if_initbaudrate(ifp, IF_Gbps(10));
13340 #endif
13341     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13342
13343     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13344     IFQ_SET_READY(&ifp->if_snd);
13345
13346     sc->ifnet = ifp;
13347
13348     /* attach to the Ethernet interface list */
13349     ether_ifattach(ifp, sc->link_params.mac_addr);
13350
13351     return (0);
13352 }
13353
13354 static void
13355 bxe_deallocate_bars(struct bxe_softc *sc)
13356 {
13357     int i;
13358
13359     for (i = 0; i < MAX_BARS; i++) {
13360         if (sc->bar[i].resource != NULL) {
13361             bus_release_resource(sc->dev,
13362                                  SYS_RES_MEMORY,
13363                                  sc->bar[i].rid,
13364                                  sc->bar[i].resource);
13365             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13366                   i, PCIR_BAR(i));
13367         }
13368     }
13369 }
13370
13371 static int
13372 bxe_allocate_bars(struct bxe_softc *sc)
13373 {
13374     u_int flags;
13375     int i;
13376
13377     memset(sc->bar, 0, sizeof(sc->bar));
13378
13379     for (i = 0; i < MAX_BARS; i++) {
13380
13381         /* memory resources reside at BARs 0, 2, 4 */
13382         /* Run `pciconf -lb` to see mappings */
13383         if ((i != 0) && (i != 2) && (i != 4)) {
13384             continue;
13385         }
13386
13387         sc->bar[i].rid = PCIR_BAR(i);
13388
13389         flags = RF_ACTIVE;
13390         if (i == 0) {
13391             flags |= RF_SHAREABLE;
13392         }
13393
13394         if ((sc->bar[i].resource =
13395              bus_alloc_resource_any(sc->dev,
13396                                     SYS_RES_MEMORY,
13397                                     &sc->bar[i].rid,
13398                                     flags)) == NULL) {
13399 #if 0
13400             /* BAR4 doesn't exist for E1 */
13401             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13402                   i, PCIR_BAR(i));
13403 #endif
13404             return (0);
13405         }
13406
13407         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13408         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13409         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13410
13411         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13412               i, PCIR_BAR(i),
13413               (void *)rman_get_start(sc->bar[i].resource),
13414               (void *)rman_get_end(sc->bar[i].resource),
13415               rman_get_size(sc->bar[i].resource),
13416               (void *)sc->bar[i].kva);
13417     }
13418
13419     return (0);
13420 }
13421
13422 static void
13423 bxe_get_function_num(struct bxe_softc *sc)
13424 {
13425     uint32_t val = 0;
13426
13427     /*
13428      * Read the ME register to get the function number. The ME register
13429      * holds the relative-function number and absolute-function number. The
13430      * absolute-function number appears only in E2 and above. Before that
13431      * these bits always contained zero, therefore we cannot blindly use them.
13432      */
13433
13434     val = REG_RD(sc, BAR_ME_REGISTER);
13435
13436     sc->pfunc_rel =
13437         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13438     sc->path_id =
13439         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13440
13441     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13442         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13443     } else {
13444         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13445     }
13446
13447     BLOGD(sc, DBG_LOAD,
13448           "Relative function %d, Absolute function %d, Path %d\n",
13449           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13450 }
13451
13452 static uint32_t
13453 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13454 {
13455     uint32_t shmem2_size;
13456     uint32_t offset;
13457     uint32_t mf_cfg_offset_value;
13458
13459     /* Non 57712 */
13460     offset = (SHMEM_RD(sc, func_mb) +
13461               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13462
13463     /* 57712 plus */
13464     if (sc->devinfo.shmem2_base != 0) {
13465         shmem2_size = SHMEM2_RD(sc, size);
13466         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13467             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13468             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13469                 offset = mf_cfg_offset_value;
13470             }
13471         }
13472     }
13473
13474     return (offset);
13475 }
13476
13477 static uint32_t
13478 bxe_pcie_capability_read(struct bxe_softc *sc,
13479                          int    reg,
13480                          int    width)
13481 {
13482     int pcie_reg;
13483
13484     /* ensure PCIe capability is enabled */
13485     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13486         if (pcie_reg != 0) {
13487             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13488             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13489         }
13490     }
13491
13492     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13493
13494     return (0);
13495 }
13496
13497 static uint8_t
13498 bxe_is_pcie_pending(struct bxe_softc *sc)
13499 {
13500     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13501             PCIM_EXP_STA_TRANSACTION_PND);
13502 }
13503
13504 /*
13505  * Walk the PCI capabiites list for the device to find what features are
13506  * supported. These capabilites may be enabled/disabled by firmware so it's
13507  * best to walk the list rather than make assumptions.
13508  */
13509 static void
13510 bxe_probe_pci_caps(struct bxe_softc *sc)
13511 {
13512     uint16_t link_status;
13513     int reg;
13514
13515     /* check if PCI Power Management is enabled */
13516     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13517         if (reg != 0) {
13518             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13519
13520             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13521             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13522         }
13523     }
13524
13525     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13526
13527     /* handle PCIe 2.0 workarounds for 57710 */
13528     if (CHIP_IS_E1(sc)) {
13529         /* workaround for 57710 errata E4_57710_27462 */
13530         sc->devinfo.pcie_link_speed =
13531             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13532
13533         /* workaround for 57710 errata E4_57710_27488 */
13534         sc->devinfo.pcie_link_width =
13535             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13536         if (sc->devinfo.pcie_link_speed > 1) {
13537             sc->devinfo.pcie_link_width =
13538                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13539         }
13540     } else {
13541         sc->devinfo.pcie_link_speed =
13542             (link_status & PCIM_LINK_STA_SPEED);
13543         sc->devinfo.pcie_link_width =
13544             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13545     }
13546
13547     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13548           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13549
13550     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13551     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13552
13553     /* check if MSI capability is enabled */
13554     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13555         if (reg != 0) {
13556             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13557
13558             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13559             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13560         }
13561     }
13562
13563     /* check if MSI-X capability is enabled */
13564     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13565         if (reg != 0) {
13566             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13567
13568             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13569             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13570         }
13571     }
13572 }
13573
13574 static int
13575 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13576 {
13577     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13578     uint32_t val;
13579
13580     /* get the outer vlan if we're in switch-dependent mode */
13581
13582     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13583     mf_info->ext_id = (uint16_t)val;
13584
13585     mf_info->multi_vnics_mode = 1;
13586
13587     if (!VALID_OVLAN(mf_info->ext_id)) {
13588         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13589         return (1);
13590     }
13591
13592     /* get the capabilities */
13593     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13594         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13595         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13596     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13597                FUNC_MF_CFG_PROTOCOL_FCOE) {
13598         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13599     } else {
13600         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13601     }
13602
13603     mf_info->vnics_per_port =
13604         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13605
13606     return (0);
13607 }
13608
13609 static uint32_t
13610 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13611 {
13612     uint32_t retval = 0;
13613     uint32_t val;
13614
13615     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13616
13617     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13618         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13619             retval |= MF_PROTO_SUPPORT_ETHERNET;
13620         }
13621         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13622             retval |= MF_PROTO_SUPPORT_ISCSI;
13623         }
13624         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13625             retval |= MF_PROTO_SUPPORT_FCOE;
13626         }
13627     }
13628
13629     return (retval);
13630 }
13631
13632 static int
13633 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13634 {
13635     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13636     uint32_t val;
13637
13638     /*
13639      * There is no outer vlan if we're in switch-independent mode.
13640      * If the mac is valid then assume multi-function.
13641      */
13642
13643     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13644
13645     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13646
13647     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13648
13649     mf_info->vnics_per_port =
13650         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13651
13652     return (0);
13653 }
13654
13655 static int
13656 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13657 {
13658     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13659     uint32_t e1hov_tag;
13660     uint32_t func_config;
13661     uint32_t niv_config;
13662
13663     mf_info->multi_vnics_mode = 1;
13664
13665     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13666     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13667     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13668
13669     mf_info->ext_id =
13670         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13671                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13672
13673     mf_info->default_vlan =
13674         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13675                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13676
13677     mf_info->niv_allowed_priorities =
13678         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13679                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13680
13681     mf_info->niv_default_cos =
13682         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13683                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13684
13685     mf_info->afex_vlan_mode =
13686         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13687          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13688
13689     mf_info->niv_mba_enabled =
13690         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13691          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13692
13693     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13694
13695     mf_info->vnics_per_port =
13696         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13697
13698     return (0);
13699 }
13700
13701 static int
13702 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13703 {
13704     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13705     uint32_t mf_cfg1;
13706     uint32_t mf_cfg2;
13707     uint32_t ovlan1;
13708     uint32_t ovlan2;
13709     uint8_t i, j;
13710
13711     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13712           SC_PORT(sc));
13713     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13714           mf_info->mf_config[SC_VN(sc)]);
13715     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13716           mf_info->multi_vnics_mode);
13717     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13718           mf_info->vnics_per_port);
13719     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13720           mf_info->ext_id);
13721     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13722           mf_info->min_bw[0], mf_info->min_bw[1],
13723           mf_info->min_bw[2], mf_info->min_bw[3]);
13724     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13725           mf_info->max_bw[0], mf_info->max_bw[1],
13726           mf_info->max_bw[2], mf_info->max_bw[3]);
13727     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13728           sc->mac_addr_str);
13729
13730     /* various MF mode sanity checks... */
13731
13732     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13733         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13734               SC_PORT(sc));
13735         return (1);
13736     }
13737
13738     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13739         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13740               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13741         return (1);
13742     }
13743
13744     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13745         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13746         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13747             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13748                   SC_VN(sc), OVLAN(sc));
13749             return (1);
13750         }
13751
13752         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13753             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13754                   mf_info->multi_vnics_mode, OVLAN(sc));
13755             return (1);
13756         }
13757
13758         /*
13759          * Verify all functions are either MF or SF mode. If MF, make sure
13760          * sure that all non-hidden functions have a valid ovlan. If SF,
13761          * make sure that all non-hidden functions have an invalid ovlan.
13762          */
13763         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13764             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13765             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13766             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13767                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13768                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13769                 BLOGE(sc, "mf_mode=SD function %d MF config "
13770                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13771                       i, mf_info->multi_vnics_mode, ovlan1);
13772                 return (1);
13773             }
13774         }
13775
13776         /* Verify all funcs on the same port each have a different ovlan. */
13777         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13778             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13779             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13780             /* iterate from the next function on the port to the max func */
13781             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13782                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13783                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13784                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13785                     VALID_OVLAN(ovlan1) &&
13786                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13787                     VALID_OVLAN(ovlan2) &&
13788                     (ovlan1 == ovlan2)) {
13789                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13790                               "have the same ovlan (%d)\n",
13791                           i, j, ovlan1);
13792                     return (1);
13793                 }
13794             }
13795         }
13796     } /* MULTI_FUNCTION_SD */
13797
13798     return (0);
13799 }
13800
13801 static int
13802 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13803 {
13804     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13805     uint32_t val, mac_upper;
13806     uint8_t i, vnic;
13807
13808     /* initialize mf_info defaults */
13809     mf_info->vnics_per_port   = 1;
13810     mf_info->multi_vnics_mode = FALSE;
13811     mf_info->path_has_ovlan   = FALSE;
13812     mf_info->mf_mode          = SINGLE_FUNCTION;
13813
13814     if (!CHIP_IS_MF_CAP(sc)) {
13815         return (0);
13816     }
13817
13818     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13819         BLOGE(sc, "Invalid mf_cfg_base!\n");
13820         return (1);
13821     }
13822
13823     /* get the MF mode (switch dependent / independent / single-function) */
13824
13825     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13826
13827     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13828     {
13829     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13830
13831         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13832
13833         /* check for legal upper mac bytes */
13834         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13835             mf_info->mf_mode = MULTI_FUNCTION_SI;
13836         } else {
13837             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13838         }
13839
13840         break;
13841
13842     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13843     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13844
13845         /* get outer vlan configuration */
13846         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13847
13848         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13849             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13850             mf_info->mf_mode = MULTI_FUNCTION_SD;
13851         } else {
13852             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13853         }
13854
13855         break;
13856
13857     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13858
13859         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13860         return (0);
13861
13862     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13863
13864         /*
13865          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13866          * and the MAC address is valid.
13867          */
13868         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13869
13870         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13871             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13872             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13873         } else {
13874             BLOGE(sc, "Invalid config for AFEX mode\n");
13875         }
13876
13877         break;
13878
13879     default:
13880
13881         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13882               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13883
13884         return (1);
13885     }
13886
13887     /* set path mf_mode (which could be different than function mf_mode) */
13888     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13889         mf_info->path_has_ovlan = TRUE;
13890     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13891         /*
13892          * Decide on path multi vnics mode. If we're not in MF mode and in
13893          * 4-port mode, this is good enough to check vnic-0 of the other port
13894          * on the same path
13895          */
13896         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13897             uint8_t other_port = !(PORT_ID(sc) & 1);
13898             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13899
13900             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13901
13902             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13903         }
13904     }
13905
13906     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13907         /* invalid MF config */
13908         if (SC_VN(sc) >= 1) {
13909             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13910             return (1);
13911         }
13912
13913         return (0);
13914     }
13915
13916     /* get the MF configuration */
13917     mf_info->mf_config[SC_VN(sc)] =
13918         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13919
13920     switch(mf_info->mf_mode)
13921     {
13922     case MULTI_FUNCTION_SD:
13923
13924         bxe_get_shmem_mf_cfg_info_sd(sc);
13925         break;
13926
13927     case MULTI_FUNCTION_SI:
13928
13929         bxe_get_shmem_mf_cfg_info_si(sc);
13930         break;
13931
13932     case MULTI_FUNCTION_AFEX:
13933
13934         bxe_get_shmem_mf_cfg_info_niv(sc);
13935         break;
13936
13937     default:
13938
13939         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13940               mf_info->mf_mode);
13941         return (1);
13942     }
13943
13944     /* get the congestion management parameters */
13945
13946     vnic = 0;
13947     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13948         /* get min/max bw */
13949         val = MFCFG_RD(sc, func_mf_config[i].config);
13950         mf_info->min_bw[vnic] =
13951             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13952         mf_info->max_bw[vnic] =
13953             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13954         vnic++;
13955     }
13956
13957     return (bxe_check_valid_mf_cfg(sc));
13958 }
13959
13960 static int
13961 bxe_get_shmem_info(struct bxe_softc *sc)
13962 {
13963     int port;
13964     uint32_t mac_hi, mac_lo, val;
13965
13966     port = SC_PORT(sc);
13967     mac_hi = mac_lo = 0;
13968
13969     sc->link_params.sc   = sc;
13970     sc->link_params.port = port;
13971
13972     /* get the hardware config info */
13973     sc->devinfo.hw_config =
13974         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13975     sc->devinfo.hw_config2 =
13976         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13977
13978     sc->link_params.hw_led_mode =
13979         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13980          SHARED_HW_CFG_LED_MODE_SHIFT);
13981
13982     /* get the port feature config */
13983     sc->port.config =
13984         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13985
13986     /* get the link params */
13987     sc->link_params.speed_cap_mask[0] =
13988         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
13989     sc->link_params.speed_cap_mask[1] =
13990         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
13991
13992     /* get the lane config */
13993     sc->link_params.lane_config =
13994         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
13995
13996     /* get the link config */
13997     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
13998     sc->port.link_config[ELINK_INT_PHY] = val;
13999     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14000     sc->port.link_config[ELINK_EXT_PHY1] =
14001         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14002
14003     /* get the override preemphasis flag and enable it or turn it off */
14004     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14005     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14006         sc->link_params.feature_config_flags |=
14007             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14008     } else {
14009         sc->link_params.feature_config_flags &=
14010             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14011     }
14012
14013     /* get the initial value of the link params */
14014     sc->link_params.multi_phy_config =
14015         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14016
14017     /* get external phy info */
14018     sc->port.ext_phy_config =
14019         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14020
14021     /* get the multifunction configuration */
14022     bxe_get_mf_cfg_info(sc);
14023
14024     /* get the mac address */
14025     if (IS_MF(sc)) {
14026         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14027         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14028     } else {
14029         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14030         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14031     }
14032
14033     if ((mac_lo == 0) && (mac_hi == 0)) {
14034         *sc->mac_addr_str = 0;
14035         BLOGE(sc, "No Ethernet address programmed!\n");
14036     } else {
14037         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14038         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14039         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14040         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14041         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14042         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14043         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14044                  "%02x:%02x:%02x:%02x:%02x:%02x",
14045                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14046                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14047                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14048         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14049     }
14050
14051 #if 0
14052     if (!IS_MF(sc) &&
14053         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14054          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14055         sc->flags |= BXE_NO_ISCSI;
14056     }
14057     if (!IS_MF(sc) &&
14058         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14059          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14060         sc->flags |= BXE_NO_FCOE_FLAG;
14061     }
14062 #endif
14063
14064     return (0);
14065 }
14066
14067 static void
14068 bxe_get_tunable_params(struct bxe_softc *sc)
14069 {
14070     /* sanity checks */
14071
14072     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14073         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14074         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14075         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14076         bxe_interrupt_mode = INTR_MODE_MSIX;
14077     }
14078
14079     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14080         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14081         bxe_queue_count = 0;
14082     }
14083
14084     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14085         if (bxe_max_rx_bufs == 0) {
14086             bxe_max_rx_bufs = RX_BD_USABLE;
14087         } else {
14088             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14089             bxe_max_rx_bufs = 2048;
14090         }
14091     }
14092
14093     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14094         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14095         bxe_hc_rx_ticks = 25;
14096     }
14097
14098     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14099         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14100         bxe_hc_tx_ticks = 50;
14101     }
14102
14103     if (bxe_max_aggregation_size == 0) {
14104         bxe_max_aggregation_size = TPA_AGG_SIZE;
14105     }
14106
14107     if (bxe_max_aggregation_size > 0xffff) {
14108         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14109               bxe_max_aggregation_size);
14110         bxe_max_aggregation_size = TPA_AGG_SIZE;
14111     }
14112
14113     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14114         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14115         bxe_mrrs = -1;
14116     }
14117
14118     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14119         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14120         bxe_autogreeen = 0;
14121     }
14122
14123     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14124         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14125         bxe_udp_rss = 0;
14126     }
14127
14128     /* pull in user settings */
14129
14130     sc->interrupt_mode       = bxe_interrupt_mode;
14131     sc->max_rx_bufs          = bxe_max_rx_bufs;
14132     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14133     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14134     sc->max_aggregation_size = bxe_max_aggregation_size;
14135     sc->mrrs                 = bxe_mrrs;
14136     sc->autogreeen           = bxe_autogreeen;
14137     sc->udp_rss              = bxe_udp_rss;
14138
14139     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14140         sc->num_queues = 1;
14141     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14142         sc->num_queues =
14143             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14144                 MAX_RSS_CHAINS);
14145         if (sc->num_queues > mp_ncpus) {
14146             sc->num_queues = mp_ncpus;
14147         }
14148     }
14149
14150     BLOGD(sc, DBG_LOAD,
14151           "User Config: "
14152           "debug=0x%lx "
14153           "interrupt_mode=%d "
14154           "queue_count=%d "
14155           "hc_rx_ticks=%d "
14156           "hc_tx_ticks=%d "
14157           "rx_budget=%d "
14158           "max_aggregation_size=%d "
14159           "mrrs=%d "
14160           "autogreeen=%d "
14161           "udp_rss=%d\n",
14162           bxe_debug,
14163           sc->interrupt_mode,
14164           sc->num_queues,
14165           sc->hc_rx_ticks,
14166           sc->hc_tx_ticks,
14167           bxe_rx_budget,
14168           sc->max_aggregation_size,
14169           sc->mrrs,
14170           sc->autogreeen,
14171           sc->udp_rss);
14172 }
14173
14174 static void
14175 bxe_media_detect(struct bxe_softc *sc)
14176 {
14177     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14178     switch (sc->link_params.phy[phy_idx].media_type) {
14179     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14180     case ELINK_ETH_PHY_XFP_FIBER:
14181         BLOGI(sc, "Found 10Gb Fiber media.\n");
14182         sc->media = IFM_10G_SR;
14183         break;
14184     case ELINK_ETH_PHY_SFP_1G_FIBER:
14185         BLOGI(sc, "Found 1Gb Fiber media.\n");
14186         sc->media = IFM_1000_SX;
14187         break;
14188     case ELINK_ETH_PHY_KR:
14189     case ELINK_ETH_PHY_CX4:
14190         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14191         sc->media = IFM_10G_CX4;
14192         break;
14193     case ELINK_ETH_PHY_DA_TWINAX:
14194         BLOGI(sc, "Found 10Gb Twinax media.\n");
14195         sc->media = IFM_10G_TWINAX;
14196         break;
14197     case ELINK_ETH_PHY_BASE_T:
14198         if (sc->link_params.speed_cap_mask[0] &
14199             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14200             BLOGI(sc, "Found 10GBase-T media.\n");
14201             sc->media = IFM_10G_T;
14202         } else {
14203             BLOGI(sc, "Found 1000Base-T media.\n");
14204             sc->media = IFM_1000_T;
14205         }
14206         break;
14207     case ELINK_ETH_PHY_NOT_PRESENT:
14208         BLOGI(sc, "Media not present.\n");
14209         sc->media = 0;
14210         break;
14211     case ELINK_ETH_PHY_UNSPECIFIED:
14212     default:
14213         BLOGI(sc, "Unknown media!\n");
14214         sc->media = 0;
14215         break;
14216     }
14217 }
14218
14219 #define GET_FIELD(value, fname)                     \
14220     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14221 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14222 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14223
14224 static int
14225 bxe_get_igu_cam_info(struct bxe_softc *sc)
14226 {
14227     int pfid = SC_FUNC(sc);
14228     int igu_sb_id;
14229     uint32_t val;
14230     uint8_t fid, igu_sb_cnt = 0;
14231
14232     sc->igu_base_sb = 0xff;
14233
14234     if (CHIP_INT_MODE_IS_BC(sc)) {
14235         int vn = SC_VN(sc);
14236         igu_sb_cnt = sc->igu_sb_cnt;
14237         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14238                            FP_SB_MAX_E1x);
14239         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14240                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14241         return (0);
14242     }
14243
14244     /* IGU in normal mode - read CAM */
14245     for (igu_sb_id = 0;
14246          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14247          igu_sb_id++) {
14248         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14249         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14250             continue;
14251         }
14252         fid = IGU_FID(val);
14253         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14254             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14255                 continue;
14256             }
14257             if (IGU_VEC(val) == 0) {
14258                 /* default status block */
14259                 sc->igu_dsb_id = igu_sb_id;
14260             } else {
14261                 if (sc->igu_base_sb == 0xff) {
14262                     sc->igu_base_sb = igu_sb_id;
14263                 }
14264                 igu_sb_cnt++;
14265             }
14266         }
14267     }
14268
14269     /*
14270      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14271      * that number of CAM entries will not be equal to the value advertised in
14272      * PCI. Driver should use the minimal value of both as the actual status
14273      * block count
14274      */
14275     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14276
14277     if (igu_sb_cnt == 0) {
14278         BLOGE(sc, "CAM configuration error\n");
14279         return (-1);
14280     }
14281
14282     return (0);
14283 }
14284
14285 /*
14286  * Gather various information from the device config space, the device itself,
14287  * shmem, and the user input.
14288  */
14289 static int
14290 bxe_get_device_info(struct bxe_softc *sc)
14291 {
14292     uint32_t val;
14293     int rc;
14294
14295     /* Get the data for the device */
14296     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14297     sc->devinfo.device_id    = pci_get_device(sc->dev);
14298     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14299     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14300
14301     /* get the chip revision (chip metal comes from pci config space) */
14302     sc->devinfo.chip_id     =
14303     sc->link_params.chip_id =
14304         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14305          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14306          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14307          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14308
14309     /* force 57811 according to MISC register */
14310     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14311         if (CHIP_IS_57810(sc)) {
14312             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14313                                    (sc->devinfo.chip_id & 0x0000ffff));
14314         } else if (CHIP_IS_57810_MF(sc)) {
14315             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14316                                    (sc->devinfo.chip_id & 0x0000ffff));
14317         }
14318         sc->devinfo.chip_id |= 0x1;
14319     }
14320
14321     BLOGD(sc, DBG_LOAD,
14322           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14323           sc->devinfo.chip_id,
14324           ((sc->devinfo.chip_id >> 16) & 0xffff),
14325           ((sc->devinfo.chip_id >> 12) & 0xf),
14326           ((sc->devinfo.chip_id >>  4) & 0xff),
14327           ((sc->devinfo.chip_id >>  0) & 0xf));
14328
14329     val = (REG_RD(sc, 0x2874) & 0x55);
14330     if ((sc->devinfo.chip_id & 0x1) ||
14331         (CHIP_IS_E1(sc) && val) ||
14332         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14333         sc->flags |= BXE_ONE_PORT_FLAG;
14334         BLOGD(sc, DBG_LOAD, "single port device\n");
14335     }
14336
14337     /* set the doorbell size */
14338     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14339
14340     /* determine whether the device is in 2 port or 4 port mode */
14341     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14342     if (CHIP_IS_E2E3(sc)) {
14343         /*
14344          * Read port4mode_en_ovwr[0]:
14345          *   If 1, four port mode is in port4mode_en_ovwr[1].
14346          *   If 0, four port mode is in port4mode_en[0].
14347          */
14348         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14349         if (val & 1) {
14350             val = ((val >> 1) & 1);
14351         } else {
14352             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14353         }
14354
14355         sc->devinfo.chip_port_mode =
14356             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14357
14358         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14359     }
14360
14361     /* get the function and path info for the device */
14362     bxe_get_function_num(sc);
14363
14364     /* get the shared memory base address */
14365     sc->devinfo.shmem_base     =
14366     sc->link_params.shmem_base =
14367         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14368     sc->devinfo.shmem2_base =
14369         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14370                                   MISC_REG_GENERIC_CR_0));
14371
14372     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14373           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14374
14375     if (!sc->devinfo.shmem_base) {
14376         /* this should ONLY prevent upcoming shmem reads */
14377         BLOGI(sc, "MCP not active\n");
14378         sc->flags |= BXE_NO_MCP_FLAG;
14379         return (0);
14380     }
14381
14382     /* make sure the shared memory contents are valid */
14383     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14384     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14385         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14386         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14387         return (0);
14388     }
14389     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14390
14391     /* get the bootcode version */
14392     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14393     snprintf(sc->devinfo.bc_ver_str,
14394              sizeof(sc->devinfo.bc_ver_str),
14395              "%d.%d.%d",
14396              ((sc->devinfo.bc_ver >> 24) & 0xff),
14397              ((sc->devinfo.bc_ver >> 16) & 0xff),
14398              ((sc->devinfo.bc_ver >>  8) & 0xff));
14399     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14400
14401     /* get the bootcode shmem address */
14402     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14403     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14404
14405     /* clean indirect addresses as they're not used */
14406     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14407     if (IS_PF(sc)) {
14408         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14409         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14410         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14411         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14412         if (CHIP_IS_E1x(sc)) {
14413             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14414             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14415             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14416             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14417         }
14418
14419         /*
14420          * Enable internal target-read (in case we are probed after PF
14421          * FLR). Must be done prior to any BAR read access. Only for
14422          * 57712 and up
14423          */
14424         if (!CHIP_IS_E1x(sc)) {
14425             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14426         }
14427     }
14428
14429     /* get the nvram size */
14430     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14431     sc->devinfo.flash_size =
14432         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14433     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14434
14435     /* get PCI capabilites */
14436     bxe_probe_pci_caps(sc);
14437
14438     bxe_set_power_state(sc, PCI_PM_D0);
14439
14440     /* get various configuration parameters from shmem */
14441     bxe_get_shmem_info(sc);
14442
14443     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14444         val = pci_read_config(sc->dev,
14445                               (sc->devinfo.pcie_msix_cap_reg +
14446                                PCIR_MSIX_CTRL),
14447                               2);
14448         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14449     } else {
14450         sc->igu_sb_cnt = 1;
14451     }
14452
14453     sc->igu_base_addr = BAR_IGU_INTMEM;
14454
14455     /* initialize IGU parameters */
14456     if (CHIP_IS_E1x(sc)) {
14457         sc->devinfo.int_block = INT_BLOCK_HC;
14458         sc->igu_dsb_id = DEF_SB_IGU_ID;
14459         sc->igu_base_sb = 0;
14460     } else {
14461         sc->devinfo.int_block = INT_BLOCK_IGU;
14462
14463         /* do not allow device reset during IGU info preocessing */
14464         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14465
14466         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14467
14468         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14469             int tout = 5000;
14470
14471             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14472
14473             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14474             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14475             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14476
14477             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14478                 tout--;
14479                 DELAY(1000);
14480             }
14481
14482             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14483                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14484                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14485                 return (-1);
14486             }
14487         }
14488
14489         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14490             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14491             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14492         } else {
14493             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14494         }
14495
14496         rc = bxe_get_igu_cam_info(sc);
14497
14498         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14499
14500         if (rc) {
14501             return (rc);
14502         }
14503     }
14504
14505     /*
14506      * Get base FW non-default (fast path) status block ID. This value is
14507      * used to initialize the fw_sb_id saved on the fp/queue structure to
14508      * determine the id used by the FW.
14509      */
14510     if (CHIP_IS_E1x(sc)) {
14511         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14512     } else {
14513         /*
14514          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14515          * the same queue are indicated on the same IGU SB). So we prefer
14516          * FW and IGU SBs to be the same value.
14517          */
14518         sc->base_fw_ndsb = sc->igu_base_sb;
14519     }
14520
14521     BLOGD(sc, DBG_LOAD,
14522           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14523           sc->igu_dsb_id, sc->igu_base_sb,
14524           sc->igu_sb_cnt, sc->base_fw_ndsb);
14525
14526     elink_phy_probe(&sc->link_params);
14527
14528     return (0);
14529 }
14530
14531 static void
14532 bxe_link_settings_supported(struct bxe_softc *sc,
14533                             uint32_t         switch_cfg)
14534 {
14535     uint32_t cfg_size = 0;
14536     uint32_t idx;
14537     uint8_t port = SC_PORT(sc);
14538
14539     /* aggregation of supported attributes of all external phys */
14540     sc->port.supported[0] = 0;
14541     sc->port.supported[1] = 0;
14542
14543     switch (sc->link_params.num_phys) {
14544     case 1:
14545         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14546         cfg_size = 1;
14547         break;
14548     case 2:
14549         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14550         cfg_size = 1;
14551         break;
14552     case 3:
14553         if (sc->link_params.multi_phy_config &
14554             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14555             sc->port.supported[1] =
14556                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14557             sc->port.supported[0] =
14558                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14559         } else {
14560             sc->port.supported[0] =
14561                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14562             sc->port.supported[1] =
14563                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14564         }
14565         cfg_size = 2;
14566         break;
14567     }
14568
14569     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14570         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14571               SHMEM_RD(sc,
14572                        dev_info.port_hw_config[port].external_phy_config),
14573               SHMEM_RD(sc,
14574                        dev_info.port_hw_config[port].external_phy_config2));
14575         return;
14576     }
14577
14578     if (CHIP_IS_E3(sc))
14579         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14580     else {
14581         switch (switch_cfg) {
14582         case ELINK_SWITCH_CFG_1G:
14583             sc->port.phy_addr =
14584                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14585             break;
14586         case ELINK_SWITCH_CFG_10G:
14587             sc->port.phy_addr =
14588                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14589             break;
14590         default:
14591             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14592                   sc->port.link_config[0]);
14593             return;
14594         }
14595     }
14596
14597     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14598
14599     /* mask what we support according to speed_cap_mask per configuration */
14600     for (idx = 0; idx < cfg_size; idx++) {
14601         if (!(sc->link_params.speed_cap_mask[idx] &
14602               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14603             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14604         }
14605
14606         if (!(sc->link_params.speed_cap_mask[idx] &
14607               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14608             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14609         }
14610
14611         if (!(sc->link_params.speed_cap_mask[idx] &
14612               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14613             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14614         }
14615
14616         if (!(sc->link_params.speed_cap_mask[idx] &
14617               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14618             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14619         }
14620
14621         if (!(sc->link_params.speed_cap_mask[idx] &
14622               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14623             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14624         }
14625
14626         if (!(sc->link_params.speed_cap_mask[idx] &
14627               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14628             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14629         }
14630
14631         if (!(sc->link_params.speed_cap_mask[idx] &
14632               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14633             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14634         }
14635
14636         if (!(sc->link_params.speed_cap_mask[idx] &
14637               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14638             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14639         }
14640     }
14641
14642     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14643           sc->port.supported[0], sc->port.supported[1]);
14644 }
14645
14646 static void
14647 bxe_link_settings_requested(struct bxe_softc *sc)
14648 {
14649     uint32_t link_config;
14650     uint32_t idx;
14651     uint32_t cfg_size = 0;
14652
14653     sc->port.advertising[0] = 0;
14654     sc->port.advertising[1] = 0;
14655
14656     switch (sc->link_params.num_phys) {
14657     case 1:
14658     case 2:
14659         cfg_size = 1;
14660         break;
14661     case 3:
14662         cfg_size = 2;
14663         break;
14664     }
14665
14666     for (idx = 0; idx < cfg_size; idx++) {
14667         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14668         link_config = sc->port.link_config[idx];
14669
14670         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14671         case PORT_FEATURE_LINK_SPEED_AUTO:
14672             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14673                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14674                 sc->port.advertising[idx] |= sc->port.supported[idx];
14675                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14676                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14677                     sc->port.advertising[idx] |=
14678                         (ELINK_SUPPORTED_100baseT_Half |
14679                          ELINK_SUPPORTED_100baseT_Full);
14680             } else {
14681                 /* force 10G, no AN */
14682                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14683                 sc->port.advertising[idx] |=
14684                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14685                 continue;
14686             }
14687             break;
14688
14689         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14690             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14691                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14692                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14693                                               ADVERTISED_TP);
14694             } else {
14695                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14696                           "speed_cap_mask=0x%08x\n",
14697                       link_config, sc->link_params.speed_cap_mask[idx]);
14698                 return;
14699             }
14700             break;
14701
14702         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14703             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14704                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14705                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14706                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14707                                               ADVERTISED_TP);
14708             } else {
14709                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14710                           "speed_cap_mask=0x%08x\n",
14711                       link_config, sc->link_params.speed_cap_mask[idx]);
14712                 return;
14713             }
14714             break;
14715
14716         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14717             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14718                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14719                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14720                                               ADVERTISED_TP);
14721             } else {
14722                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14723                           "speed_cap_mask=0x%08x\n",
14724                       link_config, sc->link_params.speed_cap_mask[idx]);
14725                 return;
14726             }
14727             break;
14728
14729         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14730             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14731                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14732                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14733                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14734                                               ADVERTISED_TP);
14735             } else {
14736                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14737                           "speed_cap_mask=0x%08x\n",
14738                       link_config, sc->link_params.speed_cap_mask[idx]);
14739                 return;
14740             }
14741             break;
14742
14743         case PORT_FEATURE_LINK_SPEED_1G:
14744             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14745                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14746                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14747                                               ADVERTISED_TP);
14748             } else {
14749                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14750                           "speed_cap_mask=0x%08x\n",
14751                       link_config, sc->link_params.speed_cap_mask[idx]);
14752                 return;
14753             }
14754             break;
14755
14756         case PORT_FEATURE_LINK_SPEED_2_5G:
14757             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14758                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14759                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14760                                               ADVERTISED_TP);
14761             } else {
14762                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14763                           "speed_cap_mask=0x%08x\n",
14764                       link_config, sc->link_params.speed_cap_mask[idx]);
14765                 return;
14766             }
14767             break;
14768
14769         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14770             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14771                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14772                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14773                                               ADVERTISED_FIBRE);
14774             } else {
14775                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14776                           "speed_cap_mask=0x%08x\n",
14777                       link_config, sc->link_params.speed_cap_mask[idx]);
14778                 return;
14779             }
14780             break;
14781
14782         case PORT_FEATURE_LINK_SPEED_20G:
14783             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14784             break;
14785
14786         default:
14787             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14788                       "speed_cap_mask=0x%08x\n",
14789                   link_config, sc->link_params.speed_cap_mask[idx]);
14790             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14791             sc->port.advertising[idx] = sc->port.supported[idx];
14792             break;
14793         }
14794
14795         sc->link_params.req_flow_ctrl[idx] =
14796             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14797
14798         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14799             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14800                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14801             } else {
14802                 bxe_set_requested_fc(sc);
14803             }
14804         }
14805
14806         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14807                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14808               sc->link_params.req_line_speed[idx],
14809               sc->link_params.req_duplex[idx],
14810               sc->link_params.req_flow_ctrl[idx],
14811               sc->port.advertising[idx]);
14812     }
14813 }
14814
14815 static void
14816 bxe_get_phy_info(struct bxe_softc *sc)
14817 {
14818     uint8_t port = SC_PORT(sc);
14819     uint32_t config = sc->port.config;
14820     uint32_t eee_mode;
14821
14822     /* shmem data already read in bxe_get_shmem_info() */
14823
14824     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14825                         "link_config0=0x%08x\n",
14826                sc->link_params.lane_config,
14827                sc->link_params.speed_cap_mask[0],
14828                sc->port.link_config[0]);
14829
14830     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14831     bxe_link_settings_requested(sc);
14832
14833     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14834         sc->link_params.feature_config_flags |=
14835             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14836     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14837         sc->link_params.feature_config_flags &=
14838             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14839     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14840         sc->link_params.feature_config_flags |=
14841             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14842     }
14843
14844     /* configure link feature according to nvram value */
14845     eee_mode =
14846         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14847           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14848          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14849     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14850         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14851                                     ELINK_EEE_MODE_ENABLE_LPI |
14852                                     ELINK_EEE_MODE_OUTPUT_TIME);
14853     } else {
14854         sc->link_params.eee_mode = 0;
14855     }
14856
14857     /* get the media type */
14858     bxe_media_detect(sc);
14859 }
14860
14861 static void
14862 bxe_get_params(struct bxe_softc *sc)
14863 {
14864     /* get user tunable params */
14865     bxe_get_tunable_params(sc);
14866
14867     /* select the RX and TX ring sizes */
14868     sc->tx_ring_size = TX_BD_USABLE;
14869     sc->rx_ring_size = RX_BD_USABLE;
14870
14871     /* XXX disable WoL */
14872     sc->wol = 0;
14873 }
14874
14875 static void
14876 bxe_set_modes_bitmap(struct bxe_softc *sc)
14877 {
14878     uint32_t flags = 0;
14879
14880     if (CHIP_REV_IS_FPGA(sc)) {
14881         SET_FLAGS(flags, MODE_FPGA);
14882     } else if (CHIP_REV_IS_EMUL(sc)) {
14883         SET_FLAGS(flags, MODE_EMUL);
14884     } else {
14885         SET_FLAGS(flags, MODE_ASIC);
14886     }
14887
14888     if (CHIP_IS_MODE_4_PORT(sc)) {
14889         SET_FLAGS(flags, MODE_PORT4);
14890     } else {
14891         SET_FLAGS(flags, MODE_PORT2);
14892     }
14893
14894     if (CHIP_IS_E2(sc)) {
14895         SET_FLAGS(flags, MODE_E2);
14896     } else if (CHIP_IS_E3(sc)) {
14897         SET_FLAGS(flags, MODE_E3);
14898         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14899             SET_FLAGS(flags, MODE_E3_A0);
14900         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14901             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14902         }
14903     }
14904
14905     if (IS_MF(sc)) {
14906         SET_FLAGS(flags, MODE_MF);
14907         switch (sc->devinfo.mf_info.mf_mode) {
14908         case MULTI_FUNCTION_SD:
14909             SET_FLAGS(flags, MODE_MF_SD);
14910             break;
14911         case MULTI_FUNCTION_SI:
14912             SET_FLAGS(flags, MODE_MF_SI);
14913             break;
14914         case MULTI_FUNCTION_AFEX:
14915             SET_FLAGS(flags, MODE_MF_AFEX);
14916             break;
14917         }
14918     } else {
14919         SET_FLAGS(flags, MODE_SF);
14920     }
14921
14922 #if defined(__LITTLE_ENDIAN)
14923     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14924 #else /* __BIG_ENDIAN */
14925     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14926 #endif
14927
14928     INIT_MODE_FLAGS(sc) = flags;
14929 }
14930
14931 static int
14932 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14933 {
14934     struct bxe_fastpath *fp;
14935     bus_addr_t busaddr;
14936     int max_agg_queues;
14937     int max_segments;
14938     bus_size_t max_size;
14939     bus_size_t max_seg_size;
14940     char buf[32];
14941     int rc;
14942     int i, j;
14943
14944     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14945
14946     /* allocate the parent bus DMA tag */
14947     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14948                             1,                        /* alignment */
14949                             0,                        /* boundary limit */
14950                             BUS_SPACE_MAXADDR,        /* restricted low */
14951                             BUS_SPACE_MAXADDR,        /* restricted hi */
14952                             NULL,                     /* addr filter() */
14953                             NULL,                     /* addr filter() arg */
14954                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14955                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14956                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14957                             0,                        /* flags */
14958                             NULL,                     /* lock() */
14959                             NULL,                     /* lock() arg */
14960                             &sc->parent_dma_tag);     /* returned dma tag */
14961     if (rc != 0) {
14962         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14963         return (1);
14964     }
14965
14966     /************************/
14967     /* DEFAULT STATUS BLOCK */
14968     /************************/
14969
14970     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14971                       &sc->def_sb_dma, "default status block") != 0) {
14972         /* XXX */
14973         bus_dma_tag_destroy(sc->parent_dma_tag);
14974         return (1);
14975     }
14976
14977     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14978
14979     /***************/
14980     /* EVENT QUEUE */
14981     /***************/
14982
14983     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14984                       &sc->eq_dma, "event queue") != 0) {
14985         /* XXX */
14986         bxe_dma_free(sc, &sc->def_sb_dma);
14987         sc->def_sb = NULL;
14988         bus_dma_tag_destroy(sc->parent_dma_tag);
14989         return (1);
14990     }
14991
14992     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
14993
14994     /*************/
14995     /* SLOW PATH */
14996     /*************/
14997
14998     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
14999                       &sc->sp_dma, "slow path") != 0) {
15000         /* XXX */
15001         bxe_dma_free(sc, &sc->eq_dma);
15002         sc->eq = NULL;
15003         bxe_dma_free(sc, &sc->def_sb_dma);
15004         sc->def_sb = NULL;
15005         bus_dma_tag_destroy(sc->parent_dma_tag);
15006         return (1);
15007     }
15008
15009     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15010
15011     /*******************/
15012     /* SLOW PATH QUEUE */
15013     /*******************/
15014
15015     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15016                       &sc->spq_dma, "slow path queue") != 0) {
15017         /* XXX */
15018         bxe_dma_free(sc, &sc->sp_dma);
15019         sc->sp = NULL;
15020         bxe_dma_free(sc, &sc->eq_dma);
15021         sc->eq = NULL;
15022         bxe_dma_free(sc, &sc->def_sb_dma);
15023         sc->def_sb = NULL;
15024         bus_dma_tag_destroy(sc->parent_dma_tag);
15025         return (1);
15026     }
15027
15028     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15029
15030     /***************************/
15031     /* FW DECOMPRESSION BUFFER */
15032     /***************************/
15033
15034     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15035                       "fw decompression buffer") != 0) {
15036         /* XXX */
15037         bxe_dma_free(sc, &sc->spq_dma);
15038         sc->spq = NULL;
15039         bxe_dma_free(sc, &sc->sp_dma);
15040         sc->sp = NULL;
15041         bxe_dma_free(sc, &sc->eq_dma);
15042         sc->eq = NULL;
15043         bxe_dma_free(sc, &sc->def_sb_dma);
15044         sc->def_sb = NULL;
15045         bus_dma_tag_destroy(sc->parent_dma_tag);
15046         return (1);
15047     }
15048
15049     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15050
15051     if ((sc->gz_strm =
15052          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15053         /* XXX */
15054         bxe_dma_free(sc, &sc->gz_buf_dma);
15055         sc->gz_buf = NULL;
15056         bxe_dma_free(sc, &sc->spq_dma);
15057         sc->spq = NULL;
15058         bxe_dma_free(sc, &sc->sp_dma);
15059         sc->sp = NULL;
15060         bxe_dma_free(sc, &sc->eq_dma);
15061         sc->eq = NULL;
15062         bxe_dma_free(sc, &sc->def_sb_dma);
15063         sc->def_sb = NULL;
15064         bus_dma_tag_destroy(sc->parent_dma_tag);
15065         return (1);
15066     }
15067
15068     /*************/
15069     /* FASTPATHS */
15070     /*************/
15071
15072     /* allocate DMA memory for each fastpath structure */
15073     for (i = 0; i < sc->num_queues; i++) {
15074         fp = &sc->fp[i];
15075         fp->sc    = sc;
15076         fp->index = i;
15077
15078         /*******************/
15079         /* FP STATUS BLOCK */
15080         /*******************/
15081
15082         snprintf(buf, sizeof(buf), "fp %d status block", i);
15083         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15084                           &fp->sb_dma, buf) != 0) {
15085             /* XXX unwind and free previous fastpath allocations */
15086             BLOGE(sc, "Failed to alloc %s\n", buf);
15087             return (1);
15088         } else {
15089             if (CHIP_IS_E2E3(sc)) {
15090                 fp->status_block.e2_sb =
15091                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15092             } else {
15093                 fp->status_block.e1x_sb =
15094                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15095             }
15096         }
15097
15098         /******************/
15099         /* FP TX BD CHAIN */
15100         /******************/
15101
15102         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15103         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15104                           &fp->tx_dma, buf) != 0) {
15105             /* XXX unwind and free previous fastpath allocations */
15106             BLOGE(sc, "Failed to alloc %s\n", buf);
15107             return (1);
15108         } else {
15109             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15110         }
15111
15112         /* link together the tx bd chain pages */
15113         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15114             /* index into the tx bd chain array to last entry per page */
15115             struct eth_tx_next_bd *tx_next_bd =
15116                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15117             /* point to the next page and wrap from last page */
15118             busaddr = (fp->tx_dma.paddr +
15119                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15120             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15121             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15122         }
15123
15124         /******************/
15125         /* FP RX BD CHAIN */
15126         /******************/
15127
15128         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15129         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15130                           &fp->rx_dma, buf) != 0) {
15131             /* XXX unwind and free previous fastpath allocations */
15132             BLOGE(sc, "Failed to alloc %s\n", buf);
15133             return (1);
15134         } else {
15135             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15136         }
15137
15138         /* link together the rx bd chain pages */
15139         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15140             /* index into the rx bd chain array to last entry per page */
15141             struct eth_rx_bd *rx_bd =
15142                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15143             /* point to the next page and wrap from last page */
15144             busaddr = (fp->rx_dma.paddr +
15145                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15146             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15147             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15148         }
15149
15150         /*******************/
15151         /* FP RX RCQ CHAIN */
15152         /*******************/
15153
15154         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15155         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15156                           &fp->rcq_dma, buf) != 0) {
15157             /* XXX unwind and free previous fastpath allocations */
15158             BLOGE(sc, "Failed to alloc %s\n", buf);
15159             return (1);
15160         } else {
15161             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15162         }
15163
15164         /* link together the rcq chain pages */
15165         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15166             /* index into the rcq chain array to last entry per page */
15167             struct eth_rx_cqe_next_page *rx_cqe_next =
15168                 (struct eth_rx_cqe_next_page *)
15169                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15170             /* point to the next page and wrap from last page */
15171             busaddr = (fp->rcq_dma.paddr +
15172                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15173             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15174             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15175         }
15176
15177         /*******************/
15178         /* FP RX SGE CHAIN */
15179         /*******************/
15180
15181         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15182         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15183                           &fp->rx_sge_dma, buf) != 0) {
15184             /* XXX unwind and free previous fastpath allocations */
15185             BLOGE(sc, "Failed to alloc %s\n", buf);
15186             return (1);
15187         } else {
15188             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15189         }
15190
15191         /* link together the sge chain pages */
15192         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15193             /* index into the rcq chain array to last entry per page */
15194             struct eth_rx_sge *rx_sge =
15195                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15196             /* point to the next page and wrap from last page */
15197             busaddr = (fp->rx_sge_dma.paddr +
15198                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15199             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15200             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15201         }
15202
15203         /***********************/
15204         /* FP TX MBUF DMA MAPS */
15205         /***********************/
15206
15207         /* set required sizes before mapping to conserve resources */
15208         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15209             max_size     = BXE_TSO_MAX_SIZE;
15210             max_segments = BXE_TSO_MAX_SEGMENTS;
15211             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15212         } else {
15213             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15214             max_segments = BXE_MAX_SEGMENTS;
15215             max_seg_size = MCLBYTES;
15216         }
15217
15218         /* create a dma tag for the tx mbufs */
15219         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15220                                 1,                  /* alignment */
15221                                 0,                  /* boundary limit */
15222                                 BUS_SPACE_MAXADDR,  /* restricted low */
15223                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15224                                 NULL,               /* addr filter() */
15225                                 NULL,               /* addr filter() arg */
15226                                 max_size,           /* max map size */
15227                                 max_segments,       /* num discontinuous */
15228                                 max_seg_size,       /* max seg size */
15229                                 0,                  /* flags */
15230                                 NULL,               /* lock() */
15231                                 NULL,               /* lock() arg */
15232                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15233         if (rc != 0) {
15234             /* XXX unwind and free previous fastpath allocations */
15235             BLOGE(sc, "Failed to create dma tag for "
15236                       "'fp %d tx mbufs' (%d)\n",
15237                   i, rc);
15238             return (1);
15239         }
15240
15241         /* create dma maps for each of the tx mbuf clusters */
15242         for (j = 0; j < TX_BD_TOTAL; j++) {
15243             if (bus_dmamap_create(fp->tx_mbuf_tag,
15244                                   BUS_DMA_NOWAIT,
15245                                   &fp->tx_mbuf_chain[j].m_map)) {
15246                 /* XXX unwind and free previous fastpath allocations */
15247                 BLOGE(sc, "Failed to create dma map for "
15248                           "'fp %d tx mbuf %d' (%d)\n",
15249                       i, j, rc);
15250                 return (1);
15251             }
15252         }
15253
15254         /***********************/
15255         /* FP RX MBUF DMA MAPS */
15256         /***********************/
15257
15258         /* create a dma tag for the rx mbufs */
15259         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15260                                 1,                  /* alignment */
15261                                 0,                  /* boundary limit */
15262                                 BUS_SPACE_MAXADDR,  /* restricted low */
15263                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15264                                 NULL,               /* addr filter() */
15265                                 NULL,               /* addr filter() arg */
15266                                 MJUM9BYTES,         /* max map size */
15267                                 1,                  /* num discontinuous */
15268                                 MJUM9BYTES,         /* max seg size */
15269                                 0,                  /* flags */
15270                                 NULL,               /* lock() */
15271                                 NULL,               /* lock() arg */
15272                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15273         if (rc != 0) {
15274             /* XXX unwind and free previous fastpath allocations */
15275             BLOGE(sc, "Failed to create dma tag for "
15276                       "'fp %d rx mbufs' (%d)\n",
15277                   i, rc);
15278             return (1);
15279         }
15280
15281         /* create dma maps for each of the rx mbuf clusters */
15282         for (j = 0; j < RX_BD_TOTAL; j++) {
15283             if (bus_dmamap_create(fp->rx_mbuf_tag,
15284                                   BUS_DMA_NOWAIT,
15285                                   &fp->rx_mbuf_chain[j].m_map)) {
15286                 /* XXX unwind and free previous fastpath allocations */
15287                 BLOGE(sc, "Failed to create dma map for "
15288                           "'fp %d rx mbuf %d' (%d)\n",
15289                       i, j, rc);
15290                 return (1);
15291             }
15292         }
15293
15294         /* create dma map for the spare rx mbuf cluster */
15295         if (bus_dmamap_create(fp->rx_mbuf_tag,
15296                               BUS_DMA_NOWAIT,
15297                               &fp->rx_mbuf_spare_map)) {
15298             /* XXX unwind and free previous fastpath allocations */
15299             BLOGE(sc, "Failed to create dma map for "
15300                       "'fp %d spare rx mbuf' (%d)\n",
15301                   i, rc);
15302             return (1);
15303         }
15304
15305         /***************************/
15306         /* FP RX SGE MBUF DMA MAPS */
15307         /***************************/
15308
15309         /* create a dma tag for the rx sge mbufs */
15310         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15311                                 1,                  /* alignment */
15312                                 0,                  /* boundary limit */
15313                                 BUS_SPACE_MAXADDR,  /* restricted low */
15314                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15315                                 NULL,               /* addr filter() */
15316                                 NULL,               /* addr filter() arg */
15317                                 BCM_PAGE_SIZE,      /* max map size */
15318                                 1,                  /* num discontinuous */
15319                                 BCM_PAGE_SIZE,      /* max seg size */
15320                                 0,                  /* flags */
15321                                 NULL,               /* lock() */
15322                                 NULL,               /* lock() arg */
15323                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15324         if (rc != 0) {
15325             /* XXX unwind and free previous fastpath allocations */
15326             BLOGE(sc, "Failed to create dma tag for "
15327                       "'fp %d rx sge mbufs' (%d)\n",
15328                   i, rc);
15329             return (1);
15330         }
15331
15332         /* create dma maps for the rx sge mbuf clusters */
15333         for (j = 0; j < RX_SGE_TOTAL; j++) {
15334             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15335                                   BUS_DMA_NOWAIT,
15336                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15337                 /* XXX unwind and free previous fastpath allocations */
15338                 BLOGE(sc, "Failed to create dma map for "
15339                           "'fp %d rx sge mbuf %d' (%d)\n",
15340                       i, j, rc);
15341                 return (1);
15342             }
15343         }
15344
15345         /* create dma map for the spare rx sge mbuf cluster */
15346         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15347                               BUS_DMA_NOWAIT,
15348                               &fp->rx_sge_mbuf_spare_map)) {
15349             /* XXX unwind and free previous fastpath allocations */
15350             BLOGE(sc, "Failed to create dma map for "
15351                       "'fp %d spare rx sge mbuf' (%d)\n",
15352                   i, rc);
15353             return (1);
15354         }
15355
15356         /***************************/
15357         /* FP RX TPA MBUF DMA MAPS */
15358         /***************************/
15359
15360         /* create dma maps for the rx tpa mbuf clusters */
15361         max_agg_queues = MAX_AGG_QS(sc);
15362
15363         for (j = 0; j < max_agg_queues; j++) {
15364             if (bus_dmamap_create(fp->rx_mbuf_tag,
15365                                   BUS_DMA_NOWAIT,
15366                                   &fp->rx_tpa_info[j].bd.m_map)) {
15367                 /* XXX unwind and free previous fastpath allocations */
15368                 BLOGE(sc, "Failed to create dma map for "
15369                           "'fp %d rx tpa mbuf %d' (%d)\n",
15370                       i, j, rc);
15371                 return (1);
15372             }
15373         }
15374
15375         /* create dma map for the spare rx tpa mbuf cluster */
15376         if (bus_dmamap_create(fp->rx_mbuf_tag,
15377                               BUS_DMA_NOWAIT,
15378                               &fp->rx_tpa_info_mbuf_spare_map)) {
15379             /* XXX unwind and free previous fastpath allocations */
15380             BLOGE(sc, "Failed to create dma map for "
15381                       "'fp %d spare rx tpa mbuf' (%d)\n",
15382                   i, rc);
15383             return (1);
15384         }
15385
15386         bxe_init_sge_ring_bit_mask(fp);
15387     }
15388
15389     return (0);
15390 }
15391
15392 static void
15393 bxe_free_hsi_mem(struct bxe_softc *sc)
15394 {
15395     struct bxe_fastpath *fp;
15396     int max_agg_queues;
15397     int i, j;
15398
15399     if (sc->parent_dma_tag == NULL) {
15400         return; /* assume nothing was allocated */
15401     }
15402
15403     for (i = 0; i < sc->num_queues; i++) {
15404         fp = &sc->fp[i];
15405
15406         /*******************/
15407         /* FP STATUS BLOCK */
15408         /*******************/
15409
15410         bxe_dma_free(sc, &fp->sb_dma);
15411         memset(&fp->status_block, 0, sizeof(fp->status_block));
15412
15413         /******************/
15414         /* FP TX BD CHAIN */
15415         /******************/
15416
15417         bxe_dma_free(sc, &fp->tx_dma);
15418         fp->tx_chain = NULL;
15419
15420         /******************/
15421         /* FP RX BD CHAIN */
15422         /******************/
15423
15424         bxe_dma_free(sc, &fp->rx_dma);
15425         fp->rx_chain = NULL;
15426
15427         /*******************/
15428         /* FP RX RCQ CHAIN */
15429         /*******************/
15430
15431         bxe_dma_free(sc, &fp->rcq_dma);
15432         fp->rcq_chain = NULL;
15433
15434         /*******************/
15435         /* FP RX SGE CHAIN */
15436         /*******************/
15437
15438         bxe_dma_free(sc, &fp->rx_sge_dma);
15439         fp->rx_sge_chain = NULL;
15440
15441         /***********************/
15442         /* FP TX MBUF DMA MAPS */
15443         /***********************/
15444
15445         if (fp->tx_mbuf_tag != NULL) {
15446             for (j = 0; j < TX_BD_TOTAL; j++) {
15447                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15448                     bus_dmamap_unload(fp->tx_mbuf_tag,
15449                                       fp->tx_mbuf_chain[j].m_map);
15450                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15451                                        fp->tx_mbuf_chain[j].m_map);
15452                 }
15453             }
15454
15455             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15456             fp->tx_mbuf_tag = NULL;
15457         }
15458
15459         /***********************/
15460         /* FP RX MBUF DMA MAPS */
15461         /***********************/
15462
15463         if (fp->rx_mbuf_tag != NULL) {
15464             for (j = 0; j < RX_BD_TOTAL; j++) {
15465                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15466                     bus_dmamap_unload(fp->rx_mbuf_tag,
15467                                       fp->rx_mbuf_chain[j].m_map);
15468                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15469                                        fp->rx_mbuf_chain[j].m_map);
15470                 }
15471             }
15472
15473             if (fp->rx_mbuf_spare_map != NULL) {
15474                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15475                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15476             }
15477
15478             /***************************/
15479             /* FP RX TPA MBUF DMA MAPS */
15480             /***************************/
15481
15482             max_agg_queues = MAX_AGG_QS(sc);
15483
15484             for (j = 0; j < max_agg_queues; j++) {
15485                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15486                     bus_dmamap_unload(fp->rx_mbuf_tag,
15487                                       fp->rx_tpa_info[j].bd.m_map);
15488                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15489                                        fp->rx_tpa_info[j].bd.m_map);
15490                 }
15491             }
15492
15493             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15494                 bus_dmamap_unload(fp->rx_mbuf_tag,
15495                                   fp->rx_tpa_info_mbuf_spare_map);
15496                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15497                                    fp->rx_tpa_info_mbuf_spare_map);
15498             }
15499
15500             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15501             fp->rx_mbuf_tag = NULL;
15502         }
15503
15504         /***************************/
15505         /* FP RX SGE MBUF DMA MAPS */
15506         /***************************/
15507
15508         if (fp->rx_sge_mbuf_tag != NULL) {
15509             for (j = 0; j < RX_SGE_TOTAL; j++) {
15510                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15511                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15512                                       fp->rx_sge_mbuf_chain[j].m_map);
15513                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15514                                        fp->rx_sge_mbuf_chain[j].m_map);
15515                 }
15516             }
15517
15518             if (fp->rx_sge_mbuf_spare_map != NULL) {
15519                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15520                                   fp->rx_sge_mbuf_spare_map);
15521                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15522                                    fp->rx_sge_mbuf_spare_map);
15523             }
15524
15525             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15526             fp->rx_sge_mbuf_tag = NULL;
15527         }
15528     }
15529
15530     /***************************/
15531     /* FW DECOMPRESSION BUFFER */
15532     /***************************/
15533
15534     bxe_dma_free(sc, &sc->gz_buf_dma);
15535     sc->gz_buf = NULL;
15536     free(sc->gz_strm, M_DEVBUF);
15537     sc->gz_strm = NULL;
15538
15539     /*******************/
15540     /* SLOW PATH QUEUE */
15541     /*******************/
15542
15543     bxe_dma_free(sc, &sc->spq_dma);
15544     sc->spq = NULL;
15545
15546     /*************/
15547     /* SLOW PATH */
15548     /*************/
15549
15550     bxe_dma_free(sc, &sc->sp_dma);
15551     sc->sp = NULL;
15552
15553     /***************/
15554     /* EVENT QUEUE */
15555     /***************/
15556
15557     bxe_dma_free(sc, &sc->eq_dma);
15558     sc->eq = NULL;
15559
15560     /************************/
15561     /* DEFAULT STATUS BLOCK */
15562     /************************/
15563
15564     bxe_dma_free(sc, &sc->def_sb_dma);
15565     sc->def_sb = NULL;
15566
15567     bus_dma_tag_destroy(sc->parent_dma_tag);
15568     sc->parent_dma_tag = NULL;
15569 }
15570
15571 /*
15572  * Previous driver DMAE transaction may have occurred when pre-boot stage
15573  * ended and boot began. This would invalidate the addresses of the
15574  * transaction, resulting in was-error bit set in the PCI causing all
15575  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15576  * the interrupt which detected this from the pglueb and the was-done bit
15577  */
15578 static void
15579 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15580 {
15581     uint32_t val;
15582
15583     if (!CHIP_IS_E1x(sc)) {
15584         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15585         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15586             BLOGD(sc, DBG_LOAD,
15587                   "Clearing 'was-error' bit that was set in pglueb");
15588             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15589         }
15590     }
15591 }
15592
15593 static int
15594 bxe_prev_mcp_done(struct bxe_softc *sc)
15595 {
15596     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15597                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15598     if (!rc) {
15599         BLOGE(sc, "MCP response failure, aborting\n");
15600         return (-1);
15601     }
15602
15603     return (0);
15604 }
15605
15606 static struct bxe_prev_list_node *
15607 bxe_prev_path_get_entry(struct bxe_softc *sc)
15608 {
15609     struct bxe_prev_list_node *tmp;
15610
15611     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15612         if ((sc->pcie_bus == tmp->bus) &&
15613             (sc->pcie_device == tmp->slot) &&
15614             (SC_PATH(sc) == tmp->path)) {
15615             return (tmp);
15616         }
15617     }
15618
15619     return (NULL);
15620 }
15621
15622 static uint8_t
15623 bxe_prev_is_path_marked(struct bxe_softc *sc)
15624 {
15625     struct bxe_prev_list_node *tmp;
15626     int rc = FALSE;
15627
15628     mtx_lock(&bxe_prev_mtx);
15629
15630     tmp = bxe_prev_path_get_entry(sc);
15631     if (tmp) {
15632         if (tmp->aer) {
15633             BLOGD(sc, DBG_LOAD,
15634                   "Path %d/%d/%d was marked by AER\n",
15635                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15636         } else {
15637             rc = TRUE;
15638             BLOGD(sc, DBG_LOAD,
15639                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15640                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15641         }
15642     }
15643
15644     mtx_unlock(&bxe_prev_mtx);
15645
15646     return (rc);
15647 }
15648
15649 static int
15650 bxe_prev_mark_path(struct bxe_softc *sc,
15651                    uint8_t          after_undi)
15652 {
15653     struct bxe_prev_list_node *tmp;
15654
15655     mtx_lock(&bxe_prev_mtx);
15656
15657     /* Check whether the entry for this path already exists */
15658     tmp = bxe_prev_path_get_entry(sc);
15659     if (tmp) {
15660         if (!tmp->aer) {
15661             BLOGD(sc, DBG_LOAD,
15662                   "Re-marking AER in path %d/%d/%d\n",
15663                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15664         } else {
15665             BLOGD(sc, DBG_LOAD,
15666                   "Removing AER indication from path %d/%d/%d\n",
15667                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15668             tmp->aer = 0;
15669         }
15670
15671         mtx_unlock(&bxe_prev_mtx);
15672         return (0);
15673     }
15674
15675     mtx_unlock(&bxe_prev_mtx);
15676
15677     /* Create an entry for this path and add it */
15678     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15679                  (M_NOWAIT | M_ZERO));
15680     if (!tmp) {
15681         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15682         return (-1);
15683     }
15684
15685     tmp->bus  = sc->pcie_bus;
15686     tmp->slot = sc->pcie_device;
15687     tmp->path = SC_PATH(sc);
15688     tmp->aer  = 0;
15689     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15690
15691     mtx_lock(&bxe_prev_mtx);
15692
15693     BLOGD(sc, DBG_LOAD,
15694           "Marked path %d/%d/%d - finished previous unload\n",
15695           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15696     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15697
15698     mtx_unlock(&bxe_prev_mtx);
15699
15700     return (0);
15701 }
15702
15703 static int
15704 bxe_do_flr(struct bxe_softc *sc)
15705 {
15706     int i;
15707
15708     /* only E2 and onwards support FLR */
15709     if (CHIP_IS_E1x(sc)) {
15710         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15711         return (-1);
15712     }
15713
15714     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15715     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15716         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15717               sc->devinfo.bc_ver);
15718         return (-1);
15719     }
15720
15721     /* Wait for Transaction Pending bit clean */
15722     for (i = 0; i < 4; i++) {
15723         if (i) {
15724             DELAY(((1 << (i - 1)) * 100) * 1000);
15725         }
15726
15727         if (!bxe_is_pcie_pending(sc)) {
15728             goto clear;
15729         }
15730     }
15731
15732     BLOGE(sc, "PCIE transaction is not cleared, "
15733               "proceeding with reset anyway\n");
15734
15735 clear:
15736
15737     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15738     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15739
15740     return (0);
15741 }
15742
15743 struct bxe_mac_vals {
15744     uint32_t xmac_addr;
15745     uint32_t xmac_val;
15746     uint32_t emac_addr;
15747     uint32_t emac_val;
15748     uint32_t umac_addr;
15749     uint32_t umac_val;
15750     uint32_t bmac_addr;
15751     uint32_t bmac_val[2];
15752 };
15753
15754 static void
15755 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15756                           struct bxe_mac_vals *vals)
15757 {
15758     uint32_t val, base_addr, offset, mask, reset_reg;
15759     uint8_t mac_stopped = FALSE;
15760     uint8_t port = SC_PORT(sc);
15761     uint32_t wb_data[2];
15762
15763     /* reset addresses as they also mark which values were changed */
15764     vals->bmac_addr = 0;
15765     vals->umac_addr = 0;
15766     vals->xmac_addr = 0;
15767     vals->emac_addr = 0;
15768
15769     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15770
15771     if (!CHIP_IS_E3(sc)) {
15772         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15773         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15774         if ((mask & reset_reg) && val) {
15775             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15776             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15777                                     : NIG_REG_INGRESS_BMAC0_MEM;
15778             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15779                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15780
15781             /*
15782              * use rd/wr since we cannot use dmae. This is safe
15783              * since MCP won't access the bus due to the request
15784              * to unload, and no function on the path can be
15785              * loaded at this time.
15786              */
15787             wb_data[0] = REG_RD(sc, base_addr + offset);
15788             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15789             vals->bmac_addr = base_addr + offset;
15790             vals->bmac_val[0] = wb_data[0];
15791             vals->bmac_val[1] = wb_data[1];
15792             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15793             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15794             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15795         }
15796
15797         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15798         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15799         vals->emac_val = REG_RD(sc, vals->emac_addr);
15800         REG_WR(sc, vals->emac_addr, 0);
15801         mac_stopped = TRUE;
15802     } else {
15803         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15804             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15805             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15806             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15807             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15808             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15809             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15810             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15811             REG_WR(sc, vals->xmac_addr, 0);
15812             mac_stopped = TRUE;
15813         }
15814
15815         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15816         if (mask & reset_reg) {
15817             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15818             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15819             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15820             vals->umac_val = REG_RD(sc, vals->umac_addr);
15821             REG_WR(sc, vals->umac_addr, 0);
15822             mac_stopped = TRUE;
15823         }
15824     }
15825
15826     if (mac_stopped) {
15827         DELAY(20000);
15828     }
15829 }
15830
15831 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15832 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15833 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15834 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15835
15836 static void
15837 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15838                          uint8_t          port,
15839                          uint8_t          inc)
15840 {
15841     uint16_t rcq, bd;
15842     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15843
15844     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15845     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15846
15847     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15848     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15849
15850     BLOGD(sc, DBG_LOAD,
15851           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15852           port, bd, rcq);
15853 }
15854
15855 static int
15856 bxe_prev_unload_common(struct bxe_softc *sc)
15857 {
15858     uint32_t reset_reg, tmp_reg = 0, rc;
15859     uint8_t prev_undi = FALSE;
15860     struct bxe_mac_vals mac_vals;
15861     uint32_t timer_count = 1000;
15862     uint32_t prev_brb;
15863
15864     /*
15865      * It is possible a previous function received 'common' answer,
15866      * but hasn't loaded yet, therefore creating a scenario of
15867      * multiple functions receiving 'common' on the same path.
15868      */
15869     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15870
15871     memset(&mac_vals, 0, sizeof(mac_vals));
15872
15873     if (bxe_prev_is_path_marked(sc)) {
15874         return (bxe_prev_mcp_done(sc));
15875     }
15876
15877     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15878
15879     /* Reset should be performed after BRB is emptied */
15880     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15881         /* Close the MAC Rx to prevent BRB from filling up */
15882         bxe_prev_unload_close_mac(sc, &mac_vals);
15883
15884         /* close LLH filters towards the BRB */
15885         elink_set_rx_filter(&sc->link_params, 0);
15886
15887         /*
15888          * Check if the UNDI driver was previously loaded.
15889          * UNDI driver initializes CID offset for normal bell to 0x7
15890          */
15891         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15892             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15893             if (tmp_reg == 0x7) {
15894                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15895                 prev_undi = TRUE;
15896                 /* clear the UNDI indication */
15897                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15898                 /* clear possible idle check errors */
15899                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15900             }
15901         }
15902
15903         /* wait until BRB is empty */
15904         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15905         while (timer_count) {
15906             prev_brb = tmp_reg;
15907
15908             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15909             if (!tmp_reg) {
15910                 break;
15911             }
15912
15913             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15914
15915             /* reset timer as long as BRB actually gets emptied */
15916             if (prev_brb > tmp_reg) {
15917                 timer_count = 1000;
15918             } else {
15919                 timer_count--;
15920             }
15921
15922             /* If UNDI resides in memory, manually increment it */
15923             if (prev_undi) {
15924                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15925             }
15926
15927             DELAY(10);
15928         }
15929
15930         if (!timer_count) {
15931             BLOGE(sc, "Failed to empty BRB\n");
15932         }
15933     }
15934
15935     /* No packets are in the pipeline, path is ready for reset */
15936     bxe_reset_common(sc);
15937
15938     if (mac_vals.xmac_addr) {
15939         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15940     }
15941     if (mac_vals.umac_addr) {
15942         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15943     }
15944     if (mac_vals.emac_addr) {
15945         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15946     }
15947     if (mac_vals.bmac_addr) {
15948         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15949         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15950     }
15951
15952     rc = bxe_prev_mark_path(sc, prev_undi);
15953     if (rc) {
15954         bxe_prev_mcp_done(sc);
15955         return (rc);
15956     }
15957
15958     return (bxe_prev_mcp_done(sc));
15959 }
15960
15961 static int
15962 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15963 {
15964     int rc;
15965
15966     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15967
15968     /* Test if previous unload process was already finished for this path */
15969     if (bxe_prev_is_path_marked(sc)) {
15970         return (bxe_prev_mcp_done(sc));
15971     }
15972
15973     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15974
15975     /*
15976      * If function has FLR capabilities, and existing FW version matches
15977      * the one required, then FLR will be sufficient to clean any residue
15978      * left by previous driver
15979      */
15980     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15981     if (!rc) {
15982         /* fw version is good */
15983         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15984         rc = bxe_do_flr(sc);
15985     }
15986
15987     if (!rc) {
15988         /* FLR was performed */
15989         BLOGD(sc, DBG_LOAD, "FLR successful\n");
15990         return (0);
15991     }
15992
15993     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
15994
15995     /* Close the MCP request, return failure*/
15996     rc = bxe_prev_mcp_done(sc);
15997     if (!rc) {
15998         rc = BXE_PREV_WAIT_NEEDED;
15999     }
16000
16001     return (rc);
16002 }
16003
16004 static int
16005 bxe_prev_unload(struct bxe_softc *sc)
16006 {
16007     int time_counter = 10;
16008     uint32_t fw, hw_lock_reg, hw_lock_val;
16009     uint32_t rc = 0;
16010
16011     /*
16012      * Clear HW from errors which may have resulted from an interrupted
16013      * DMAE transaction.
16014      */
16015     bxe_prev_interrupted_dmae(sc);
16016
16017     /* Release previously held locks */
16018     hw_lock_reg =
16019         (SC_FUNC(sc) <= 5) ?
16020             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16021             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16022
16023     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16024     if (hw_lock_val) {
16025         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16026             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16027             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16028                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16029         }
16030         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16031         REG_WR(sc, hw_lock_reg, 0xffffffff);
16032     } else {
16033         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16034     }
16035
16036     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16037         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16038         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16039     }
16040
16041     do {
16042         /* Lock MCP using an unload request */
16043         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16044         if (!fw) {
16045             BLOGE(sc, "MCP response failure, aborting\n");
16046             rc = -1;
16047             break;
16048         }
16049
16050         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16051             rc = bxe_prev_unload_common(sc);
16052             break;
16053         }
16054
16055         /* non-common reply from MCP night require looping */
16056         rc = bxe_prev_unload_uncommon(sc);
16057         if (rc != BXE_PREV_WAIT_NEEDED) {
16058             break;
16059         }
16060
16061         DELAY(20000);
16062     } while (--time_counter);
16063
16064     if (!time_counter || rc) {
16065         BLOGE(sc, "Failed to unload previous driver!\n");
16066         rc = -1;
16067     }
16068
16069     return (rc);
16070 }
16071
16072 void
16073 bxe_dcbx_set_state(struct bxe_softc *sc,
16074                    uint8_t          dcb_on,
16075                    uint32_t         dcbx_enabled)
16076 {
16077     if (!CHIP_IS_E1x(sc)) {
16078         sc->dcb_state = dcb_on;
16079         sc->dcbx_enabled = dcbx_enabled;
16080     } else {
16081         sc->dcb_state = FALSE;
16082         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16083     }
16084     BLOGD(sc, DBG_LOAD,
16085           "DCB state [%s:%s]\n",
16086           dcb_on ? "ON" : "OFF",
16087           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16088           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16089           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16090           "on-chip with negotiation" : "invalid");
16091 }
16092
16093 /* must be called after sriov-enable */
16094 static int
16095 bxe_set_qm_cid_count(struct bxe_softc *sc)
16096 {
16097     int cid_count = BXE_L2_MAX_CID(sc);
16098
16099     if (IS_SRIOV(sc)) {
16100         cid_count += BXE_VF_CIDS;
16101     }
16102
16103     if (CNIC_SUPPORT(sc)) {
16104         cid_count += CNIC_CID_MAX;
16105     }
16106
16107     return (roundup(cid_count, QM_CID_ROUND));
16108 }
16109
16110 static void
16111 bxe_init_multi_cos(struct bxe_softc *sc)
16112 {
16113     int pri, cos;
16114
16115     uint32_t pri_map = 0; /* XXX change to user config */
16116
16117     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16118         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16119         if (cos < sc->max_cos) {
16120             sc->prio_to_cos[pri] = cos;
16121         } else {
16122             BLOGW(sc, "Invalid COS %d for priority %d "
16123                       "(max COS is %d), setting to 0\n",
16124                   cos, pri, (sc->max_cos - 1));
16125             sc->prio_to_cos[pri] = 0;
16126         }
16127     }
16128 }
16129
16130 static int
16131 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16132 {
16133     struct bxe_softc *sc;
16134     int error, result;
16135
16136     result = 0;
16137     error = sysctl_handle_int(oidp, &result, 0, req);
16138
16139     if (error || !req->newptr) {
16140         return (error);
16141     }
16142
16143     if (result == 1) {
16144         sc = (struct bxe_softc *)arg1;
16145         BLOGI(sc, "... dumping driver state ...\n");
16146         /* XXX */
16147     }
16148
16149     return (error);
16150 }
16151
16152 static int
16153 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16154 {
16155     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16156     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16157     uint32_t *offset;
16158     uint64_t value = 0;
16159     int index = (int)arg2;
16160
16161     if (index >= BXE_NUM_ETH_STATS) {
16162         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16163         return (-1);
16164     }
16165
16166     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16167
16168     switch (bxe_eth_stats_arr[index].size) {
16169     case 4:
16170         value = (uint64_t)*offset;
16171         break;
16172     case 8:
16173         value = HILO_U64(*offset, *(offset + 1));
16174         break;
16175     default:
16176         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16177               index, bxe_eth_stats_arr[index].size);
16178         return (-1);
16179     }
16180
16181     return (sysctl_handle_64(oidp, &value, 0, req));
16182 }
16183
16184 static int
16185 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16186 {
16187     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16188     uint32_t *eth_stats;
16189     uint32_t *offset;
16190     uint64_t value = 0;
16191     uint32_t q_stat = (uint32_t)arg2;
16192     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16193     uint32_t index = (q_stat & 0xffff);
16194
16195     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16196
16197     if (index >= BXE_NUM_ETH_Q_STATS) {
16198         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16199         return (-1);
16200     }
16201
16202     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16203
16204     switch (bxe_eth_q_stats_arr[index].size) {
16205     case 4:
16206         value = (uint64_t)*offset;
16207         break;
16208     case 8:
16209         value = HILO_U64(*offset, *(offset + 1));
16210         break;
16211     default:
16212         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16213               index, bxe_eth_q_stats_arr[index].size);
16214         return (-1);
16215     }
16216
16217     return (sysctl_handle_64(oidp, &value, 0, req));
16218 }
16219
16220 static void
16221 bxe_add_sysctls(struct bxe_softc *sc)
16222 {
16223     struct sysctl_ctx_list *ctx;
16224     struct sysctl_oid_list *children;
16225     struct sysctl_oid *queue_top, *queue;
16226     struct sysctl_oid_list *queue_top_children, *queue_children;
16227     char queue_num_buf[32];
16228     uint32_t q_stat;
16229     int i, j;
16230
16231     ctx = device_get_sysctl_ctx(sc->dev);
16232     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16233
16234     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16235                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16236                       "version");
16237
16238     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16239                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16240                       "bootcode version");
16241
16242     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16243              BCM_5710_FW_MAJOR_VERSION,
16244              BCM_5710_FW_MINOR_VERSION,
16245              BCM_5710_FW_REVISION_VERSION,
16246              BCM_5710_FW_ENGINEERING_VERSION);
16247     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16248                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16249                       "firmware version");
16250
16251     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16252         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16253          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16254          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16255          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16256                                                                 "Unknown"));
16257     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16258                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16259                       "multifunction mode");
16260
16261     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16262                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16263                     "multifunction vnics per port");
16264
16265     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16266                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16267                       "mac address");
16268
16269     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16270         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16271          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16272          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16273                                               "???GT/s"),
16274         sc->devinfo.pcie_link_width);
16275     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16276                       CTLFLAG_RD, &sc->pci_link_str, 0,
16277                       "pci link status");
16278
16279     sc->debug = bxe_debug;
16280     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16281                     CTLFLAG_RW, &sc->debug, 0,
16282                     "debug logging mode");
16283
16284     sc->rx_budget = bxe_rx_budget;
16285     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16286                     CTLFLAG_RW, &sc->rx_budget, 0,
16287                     "rx processing budget");
16288
16289     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16290                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16291                     bxe_sysctl_state, "IU", "dump driver state");
16292
16293     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16294         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16295                         bxe_eth_stats_arr[i].string,
16296                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16297                         bxe_sysctl_eth_stat, "LU",
16298                         bxe_eth_stats_arr[i].string);
16299     }
16300
16301     /* add a new parent node for all queues "dev.bxe.#.queue" */
16302     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16303                                 CTLFLAG_RD, NULL, "queue");
16304     queue_top_children = SYSCTL_CHILDREN(queue_top);
16305
16306     for (i = 0; i < sc->num_queues; i++) {
16307         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16308         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16309         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16310                                 queue_num_buf, CTLFLAG_RD, NULL,
16311                                 "single queue");
16312         queue_children = SYSCTL_CHILDREN(queue);
16313
16314         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16315             q_stat = ((i << 16) | j);
16316             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16317                             bxe_eth_q_stats_arr[j].string,
16318                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16319                             bxe_sysctl_eth_q_stat, "LU",
16320                             bxe_eth_q_stats_arr[j].string);
16321         }
16322     }
16323 }
16324
16325 /*
16326  * Device attach function.
16327  *
16328  * Allocates device resources, performs secondary chip identification, and
16329  * initializes driver instance variables. This function is called from driver
16330  * load after a successful probe.
16331  *
16332  * Returns:
16333  *   0 = Success, >0 = Failure
16334  */
16335 static int
16336 bxe_attach(device_t dev)
16337 {
16338     struct bxe_softc *sc;
16339
16340     sc = device_get_softc(dev);
16341
16342     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16343
16344     sc->state = BXE_STATE_CLOSED;
16345
16346     sc->dev  = dev;
16347     sc->unit = device_get_unit(dev);
16348
16349     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16350
16351     sc->pcie_bus    = pci_get_bus(dev);
16352     sc->pcie_device = pci_get_slot(dev);
16353     sc->pcie_func   = pci_get_function(dev);
16354
16355     /* enable bus master capability */
16356     pci_enable_busmaster(dev);
16357
16358     /* get the BARs */
16359     if (bxe_allocate_bars(sc) != 0) {
16360         return (ENXIO);
16361     }
16362
16363     /* initialize the mutexes */
16364     bxe_init_mutexes(sc);
16365
16366     /* prepare the periodic callout */
16367     callout_init(&sc->periodic_callout, 0);
16368
16369     /* prepare the chip taskqueue */
16370     sc->chip_tq_flags = CHIP_TQ_NONE;
16371     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16372              "bxe%d_chip_tq", sc->unit);
16373     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16374     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16375                                    taskqueue_thread_enqueue,
16376                                    &sc->chip_tq);
16377     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16378                             "%s", sc->chip_tq_name);
16379
16380     /* get device info and set params */
16381     if (bxe_get_device_info(sc) != 0) {
16382         BLOGE(sc, "getting device info\n");
16383         bxe_deallocate_bars(sc);
16384         pci_disable_busmaster(dev);
16385         return (ENXIO);
16386     }
16387
16388     /* get final misc params */
16389     bxe_get_params(sc);
16390
16391     /* set the default MTU (changed via ifconfig) */
16392     sc->mtu = ETHERMTU;
16393
16394     bxe_set_modes_bitmap(sc);
16395
16396     /* XXX
16397      * If in AFEX mode and the function is configured for FCoE
16398      * then bail... no L2 allowed.
16399      */
16400
16401     /* get phy settings from shmem and 'and' against admin settings */
16402     bxe_get_phy_info(sc);
16403
16404     /* initialize the FreeBSD ifnet interface */
16405     if (bxe_init_ifnet(sc) != 0) {
16406         bxe_release_mutexes(sc);
16407         bxe_deallocate_bars(sc);
16408         pci_disable_busmaster(dev);
16409         return (ENXIO);
16410     }
16411
16412     /* allocate device interrupts */
16413     if (bxe_interrupt_alloc(sc) != 0) {
16414         if (sc->ifnet != NULL) {
16415             ether_ifdetach(sc->ifnet);
16416         }
16417         ifmedia_removeall(&sc->ifmedia);
16418         bxe_release_mutexes(sc);
16419         bxe_deallocate_bars(sc);
16420         pci_disable_busmaster(dev);
16421         return (ENXIO);
16422     }
16423
16424     /* allocate ilt */
16425     if (bxe_alloc_ilt_mem(sc) != 0) {
16426         bxe_interrupt_free(sc);
16427         if (sc->ifnet != NULL) {
16428             ether_ifdetach(sc->ifnet);
16429         }
16430         ifmedia_removeall(&sc->ifmedia);
16431         bxe_release_mutexes(sc);
16432         bxe_deallocate_bars(sc);
16433         pci_disable_busmaster(dev);
16434         return (ENXIO);
16435     }
16436
16437     /* allocate the host hardware/software hsi structures */
16438     if (bxe_alloc_hsi_mem(sc) != 0) {
16439         bxe_free_ilt_mem(sc);
16440         bxe_interrupt_free(sc);
16441         if (sc->ifnet != NULL) {
16442             ether_ifdetach(sc->ifnet);
16443         }
16444         ifmedia_removeall(&sc->ifmedia);
16445         bxe_release_mutexes(sc);
16446         bxe_deallocate_bars(sc);
16447         pci_disable_busmaster(dev);
16448         return (ENXIO);
16449     }
16450
16451     /* need to reset chip if UNDI was active */
16452     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16453         /* init fw_seq */
16454         sc->fw_seq =
16455             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16456              DRV_MSG_SEQ_NUMBER_MASK);
16457         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16458         bxe_prev_unload(sc);
16459     }
16460
16461 #if 1
16462     /* XXX */
16463     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16464 #else
16465     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16466         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16467         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16468         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16469         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16470         bxe_dcbx_init_params(sc);
16471     } else {
16472         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16473     }
16474 #endif
16475
16476     /* calculate qm_cid_count */
16477     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16478     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16479
16480     sc->max_cos = 1;
16481     bxe_init_multi_cos(sc);
16482
16483     bxe_add_sysctls(sc);
16484
16485     return (0);
16486 }
16487
16488 /*
16489  * Device detach function.
16490  *
16491  * Stops the controller, resets the controller, and releases resources.
16492  *
16493  * Returns:
16494  *   0 = Success, >0 = Failure
16495  */
16496 static int
16497 bxe_detach(device_t dev)
16498 {
16499     struct bxe_softc *sc;
16500     struct ifnet *ifp;
16501
16502     sc = device_get_softc(dev);
16503
16504     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16505
16506     ifp = sc->ifnet;
16507     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16508         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16509         return(EBUSY);
16510     }
16511
16512     /* stop the periodic callout */
16513     bxe_periodic_stop(sc);
16514
16515     /* stop the chip taskqueue */
16516     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16517     if (sc->chip_tq) {
16518         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16519         taskqueue_free(sc->chip_tq);
16520         sc->chip_tq = NULL;
16521     }
16522
16523     /* stop and reset the controller if it was open */
16524     if (sc->state != BXE_STATE_CLOSED) {
16525         BXE_CORE_LOCK(sc);
16526         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16527         BXE_CORE_UNLOCK(sc);
16528     }
16529
16530     /* release the network interface */
16531     if (ifp != NULL) {
16532         ether_ifdetach(ifp);
16533     }
16534     ifmedia_removeall(&sc->ifmedia);
16535
16536     /* XXX do the following based on driver state... */
16537
16538     /* free the host hardware/software hsi structures */
16539     bxe_free_hsi_mem(sc);
16540
16541     /* free ilt */
16542     bxe_free_ilt_mem(sc);
16543
16544     /* release the interrupts */
16545     bxe_interrupt_free(sc);
16546
16547     /* Release the mutexes*/
16548     bxe_release_mutexes(sc);
16549
16550     /* Release the PCIe BAR mapped memory */
16551     bxe_deallocate_bars(sc);
16552
16553     /* Release the FreeBSD interface. */
16554     if (sc->ifnet != NULL) {
16555         if_free(sc->ifnet);
16556     }
16557
16558     pci_disable_busmaster(dev);
16559
16560     return (0);
16561 }
16562
16563 /*
16564  * Device shutdown function.
16565  *
16566  * Stops and resets the controller.
16567  *
16568  * Returns:
16569  *   Nothing
16570  */
16571 static int
16572 bxe_shutdown(device_t dev)
16573 {
16574     struct bxe_softc *sc;
16575
16576     sc = device_get_softc(dev);
16577
16578     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16579
16580     /* stop the periodic callout */
16581     bxe_periodic_stop(sc);
16582
16583     BXE_CORE_LOCK(sc);
16584     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16585     BXE_CORE_UNLOCK(sc);
16586
16587     return (0);
16588 }
16589
16590 void
16591 bxe_igu_ack_sb(struct bxe_softc *sc,
16592                uint8_t          igu_sb_id,
16593                uint8_t          segment,
16594                uint16_t         index,
16595                uint8_t          op,
16596                uint8_t          update)
16597 {
16598     uint32_t igu_addr = sc->igu_base_addr;
16599     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16600     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16601 }
16602
16603 static void
16604 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16605                      uint8_t          func,
16606                      uint8_t          idu_sb_id,
16607                      uint8_t          is_pf)
16608 {
16609     uint32_t data, ctl, cnt = 100;
16610     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16611     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16612     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16613     uint32_t sb_bit =  1 << (idu_sb_id%32);
16614     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16615     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16616
16617     /* Not supported in BC mode */
16618     if (CHIP_INT_MODE_IS_BC(sc)) {
16619         return;
16620     }
16621
16622     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16623              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16624             IGU_REGULAR_CLEANUP_SET |
16625             IGU_REGULAR_BCLEANUP);
16626
16627     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16628            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16629            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16630
16631     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16632             data, igu_addr_data);
16633     REG_WR(sc, igu_addr_data, data);
16634
16635     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16636                       BUS_SPACE_BARRIER_WRITE);
16637     mb();
16638
16639     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16640             ctl, igu_addr_ctl);
16641     REG_WR(sc, igu_addr_ctl, ctl);
16642
16643     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16644                       BUS_SPACE_BARRIER_WRITE);
16645     mb();
16646
16647     /* wait for clean up to finish */
16648     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16649         DELAY(20000);
16650     }
16651
16652     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16653         BLOGD(sc, DBG_LOAD,
16654               "Unable to finish IGU cleanup: "
16655               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16656               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16657     }
16658 }
16659
16660 static void
16661 bxe_igu_clear_sb(struct bxe_softc *sc,
16662                  uint8_t          idu_sb_id)
16663 {
16664     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16665 }
16666
16667
16668
16669
16670
16671
16672
16673 /*******************/
16674 /* ECORE CALLBACKS */
16675 /*******************/
16676
16677 static void
16678 bxe_reset_common(struct bxe_softc *sc)
16679 {
16680     uint32_t val = 0x1400;
16681
16682     /* reset_common */
16683     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16684
16685     if (CHIP_IS_E3(sc)) {
16686         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16687         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16688     }
16689
16690     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16691 }
16692
16693 static void
16694 bxe_common_init_phy(struct bxe_softc *sc)
16695 {
16696     uint32_t shmem_base[2];
16697     uint32_t shmem2_base[2];
16698
16699     /* Avoid common init in case MFW supports LFA */
16700     if (SHMEM2_RD(sc, size) >
16701         (uint32_t)offsetof(struct shmem2_region,
16702                            lfa_host_addr[SC_PORT(sc)])) {
16703         return;
16704     }
16705
16706     shmem_base[0]  = sc->devinfo.shmem_base;
16707     shmem2_base[0] = sc->devinfo.shmem2_base;
16708
16709     if (!CHIP_IS_E1x(sc)) {
16710         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16711         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16712     }
16713
16714     BXE_PHY_LOCK(sc);
16715     elink_common_init_phy(sc, shmem_base, shmem2_base,
16716                           sc->devinfo.chip_id, 0);
16717     BXE_PHY_UNLOCK(sc);
16718 }
16719
16720 static void
16721 bxe_pf_disable(struct bxe_softc *sc)
16722 {
16723     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16724
16725     val &= ~IGU_PF_CONF_FUNC_EN;
16726
16727     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16728     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16729     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16730 }
16731
16732 static void
16733 bxe_init_pxp(struct bxe_softc *sc)
16734 {
16735     uint16_t devctl;
16736     int r_order, w_order;
16737
16738     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16739
16740     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16741
16742     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16743
16744     if (sc->mrrs == -1) {
16745         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16746     } else {
16747         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16748         r_order = sc->mrrs;
16749     }
16750
16751     ecore_init_pxp_arb(sc, r_order, w_order);
16752 }
16753
16754 static uint32_t
16755 bxe_get_pretend_reg(struct bxe_softc *sc)
16756 {
16757     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16758     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16759     return (base + (SC_ABS_FUNC(sc)) * stride);
16760 }
16761
16762 /*
16763  * Called only on E1H or E2.
16764  * When pretending to be PF, the pretend value is the function number 0..7.
16765  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16766  * combination.
16767  */
16768 static int
16769 bxe_pretend_func(struct bxe_softc *sc,
16770                  uint16_t         pretend_func_val)
16771 {
16772     uint32_t pretend_reg;
16773
16774     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16775         return (-1);
16776     }
16777
16778     /* get my own pretend register */
16779     pretend_reg = bxe_get_pretend_reg(sc);
16780     REG_WR(sc, pretend_reg, pretend_func_val);
16781     REG_RD(sc, pretend_reg);
16782     return (0);
16783 }
16784
16785 static void
16786 bxe_iov_init_dmae(struct bxe_softc *sc)
16787 {
16788     return;
16789 #if 0
16790     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16791
16792     if (!IS_SRIOV(sc)) {
16793         return;
16794     }
16795
16796     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16797 #endif
16798 }
16799
16800 #if 0
16801 static int
16802 bxe_iov_init_ilt(struct bxe_softc *sc,
16803                  uint16_t         line)
16804 {
16805     return (line);
16806 #if 0
16807     int i;
16808     struct ecore_ilt* ilt = sc->ilt;
16809
16810     if (!IS_SRIOV(sc)) {
16811         return (line);
16812     }
16813
16814     /* set vfs ilt lines */
16815     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16816         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16817         ilt->lines[line+i].page = hw_cxt->addr;
16818         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16819         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16820     }
16821     return (line+i);
16822 #endif
16823 }
16824 #endif
16825
16826 static void
16827 bxe_iov_init_dq(struct bxe_softc *sc)
16828 {
16829     return;
16830 #if 0
16831     if (!IS_SRIOV(sc)) {
16832         return;
16833     }
16834
16835     /* Set the DQ such that the CID reflect the abs_vfid */
16836     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16837     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16838
16839     /*
16840      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16841      * the PF L2 queues
16842      */
16843     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16844
16845     /* The VF window size is the log2 of the max number of CIDs per VF */
16846     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16847
16848     /*
16849      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16850      * the Pf doorbell size although the 2 are independent.
16851      */
16852     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16853            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16854
16855     /*
16856      * No security checks for now -
16857      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16858      * CID range 0 - 0x1ffff
16859      */
16860     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16861     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16862     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16863     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16864
16865     /* set the number of VF alllowed doorbells to the full DQ range */
16866     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16867
16868     /* set the VF doorbell threshold */
16869     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16870 #endif
16871 }
16872
16873 /* send a NIG loopback debug packet */
16874 static void
16875 bxe_lb_pckt(struct bxe_softc *sc)
16876 {
16877     uint32_t wb_write[3];
16878
16879     /* Ethernet source and destination addresses */
16880     wb_write[0] = 0x55555555;
16881     wb_write[1] = 0x55555555;
16882     wb_write[2] = 0x20;     /* SOP */
16883     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16884
16885     /* NON-IP protocol */
16886     wb_write[0] = 0x09000000;
16887     wb_write[1] = 0x55555555;
16888     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16889     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16890 }
16891
16892 /*
16893  * Some of the internal memories are not directly readable from the driver.
16894  * To test them we send debug packets.
16895  */
16896 static int
16897 bxe_int_mem_test(struct bxe_softc *sc)
16898 {
16899     int factor;
16900     int count, i;
16901     uint32_t val = 0;
16902
16903     if (CHIP_REV_IS_FPGA(sc)) {
16904         factor = 120;
16905     } else if (CHIP_REV_IS_EMUL(sc)) {
16906         factor = 200;
16907     } else {
16908         factor = 1;
16909     }
16910
16911     /* disable inputs of parser neighbor blocks */
16912     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16913     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16914     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16915     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16916
16917     /*  write 0 to parser credits for CFC search request */
16918     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16919
16920     /* send Ethernet packet */
16921     bxe_lb_pckt(sc);
16922
16923     /* TODO do i reset NIG statistic? */
16924     /* Wait until NIG register shows 1 packet of size 0x10 */
16925     count = 1000 * factor;
16926     while (count) {
16927         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16928         val = *BXE_SP(sc, wb_data[0]);
16929         if (val == 0x10) {
16930             break;
16931         }
16932
16933         DELAY(10000);
16934         count--;
16935     }
16936
16937     if (val != 0x10) {
16938         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16939         return (-1);
16940     }
16941
16942     /* wait until PRS register shows 1 packet */
16943     count = (1000 * factor);
16944     while (count) {
16945         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16946         if (val == 1) {
16947             break;
16948         }
16949
16950         DELAY(10000);
16951         count--;
16952     }
16953
16954     if (val != 0x1) {
16955         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16956         return (-2);
16957     }
16958
16959     /* Reset and init BRB, PRS */
16960     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16961     DELAY(50000);
16962     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16963     DELAY(50000);
16964     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16965     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16966
16967     /* Disable inputs of parser neighbor blocks */
16968     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16969     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16970     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16971     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16972
16973     /* Write 0 to parser credits for CFC search request */
16974     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16975
16976     /* send 10 Ethernet packets */
16977     for (i = 0; i < 10; i++) {
16978         bxe_lb_pckt(sc);
16979     }
16980
16981     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16982     count = (1000 * factor);
16983     while (count) {
16984         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16985         val = *BXE_SP(sc, wb_data[0]);
16986         if (val == 0xb0) {
16987             break;
16988         }
16989
16990         DELAY(10000);
16991         count--;
16992     }
16993
16994     if (val != 0xb0) {
16995         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16996         return (-3);
16997     }
16998
16999     /* Wait until PRS register shows 2 packets */
17000     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17001     if (val != 2) {
17002         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17003     }
17004
17005     /* Write 1 to parser credits for CFC search request */
17006     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17007
17008     /* Wait until PRS register shows 3 packets */
17009     DELAY(10000 * factor);
17010
17011     /* Wait until NIG register shows 1 packet of size 0x10 */
17012     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17013     if (val != 3) {
17014         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17015     }
17016
17017     /* clear NIG EOP FIFO */
17018     for (i = 0; i < 11; i++) {
17019         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17020     }
17021
17022     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17023     if (val != 1) {
17024         BLOGE(sc, "clear of NIG failed\n");
17025         return (-4);
17026     }
17027
17028     /* Reset and init BRB, PRS, NIG */
17029     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17030     DELAY(50000);
17031     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17032     DELAY(50000);
17033     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17034     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17035     if (!CNIC_SUPPORT(sc)) {
17036         /* set NIC mode */
17037         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17038     }
17039
17040     /* Enable inputs of parser neighbor blocks */
17041     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17042     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17043     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17044     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17045
17046     return (0);
17047 }
17048
17049 static void
17050 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17051 {
17052     int is_required;
17053     uint32_t val;
17054     int port;
17055
17056     is_required = 0;
17057     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17058            SHARED_HW_CFG_FAN_FAILURE_MASK);
17059
17060     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17061         is_required = 1;
17062     }
17063     /*
17064      * The fan failure mechanism is usually related to the PHY type since
17065      * the power consumption of the board is affected by the PHY. Currently,
17066      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17067      */
17068     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17069         for (port = PORT_0; port < PORT_MAX; port++) {
17070             is_required |= elink_fan_failure_det_req(sc,
17071                                                      sc->devinfo.shmem_base,
17072                                                      sc->devinfo.shmem2_base,
17073                                                      port);
17074         }
17075     }
17076
17077     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17078
17079     if (is_required == 0) {
17080         return;
17081     }
17082
17083     /* Fan failure is indicated by SPIO 5 */
17084     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17085
17086     /* set to active low mode */
17087     val = REG_RD(sc, MISC_REG_SPIO_INT);
17088     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17089     REG_WR(sc, MISC_REG_SPIO_INT, val);
17090
17091     /* enable interrupt to signal the IGU */
17092     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17093     val |= MISC_SPIO_SPIO5;
17094     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17095 }
17096
17097 static void
17098 bxe_enable_blocks_attention(struct bxe_softc *sc)
17099 {
17100     uint32_t val;
17101
17102     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17103     if (!CHIP_IS_E1x(sc)) {
17104         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17105     } else {
17106         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17107     }
17108     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17109     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17110     /*
17111      * mask read length error interrupts in brb for parser
17112      * (parsing unit and 'checksum and crc' unit)
17113      * these errors are legal (PU reads fixed length and CAC can cause
17114      * read length error on truncated packets)
17115      */
17116     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17117     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17118     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17119     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17120     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17121     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17122 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17123 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17124     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17125     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17126     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17127 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17128 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17129     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17130     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17131     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17132     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17133 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17134 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17135
17136     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17137            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17138            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17139     if (!CHIP_IS_E1x(sc)) {
17140         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17141                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17142     }
17143     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17144
17145     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17146     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17147     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17148 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17149
17150     if (!CHIP_IS_E1x(sc)) {
17151         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17152         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17153     }
17154
17155     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17156     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17157 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17158     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17159 }
17160
17161 /**
17162  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17163  *
17164  * @sc:     driver handle
17165  */
17166 static int
17167 bxe_init_hw_common(struct bxe_softc *sc)
17168 {
17169     uint8_t abs_func_id;
17170     uint32_t val;
17171
17172     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17173           SC_ABS_FUNC(sc));
17174
17175     /*
17176      * take the RESET lock to protect undi_unload flow from accessing
17177      * registers while we are resetting the chip
17178      */
17179     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17180
17181     bxe_reset_common(sc);
17182
17183     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17184
17185     val = 0xfffc;
17186     if (CHIP_IS_E3(sc)) {
17187         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17188         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17189     }
17190
17191     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17192
17193     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17194
17195     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17196     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17197
17198     if (!CHIP_IS_E1x(sc)) {
17199         /*
17200          * 4-port mode or 2-port mode we need to turn off master-enable for
17201          * everyone. After that we turn it back on for self. So, we disregard
17202          * multi-function, and always disable all functions on the given path,
17203          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17204          */
17205         for (abs_func_id = SC_PATH(sc);
17206              abs_func_id < (E2_FUNC_MAX * 2);
17207              abs_func_id += 2) {
17208             if (abs_func_id == SC_ABS_FUNC(sc)) {
17209                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17210                 continue;
17211             }
17212
17213             bxe_pretend_func(sc, abs_func_id);
17214
17215             /* clear pf enable */
17216             bxe_pf_disable(sc);
17217
17218             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17219         }
17220     }
17221
17222     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17223
17224     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17225
17226     if (CHIP_IS_E1(sc)) {
17227         /*
17228          * enable HW interrupt from PXP on USDM overflow
17229          * bit 16 on INT_MASK_0
17230          */
17231         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17232     }
17233
17234     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17235     bxe_init_pxp(sc);
17236
17237 #ifdef __BIG_ENDIAN
17238     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17239     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17240     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17241     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17242     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17243     /* make sure this value is 0 */
17244     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17245
17246     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17247     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17248     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17249     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17250     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17251 #endif
17252
17253     ecore_ilt_init_page_size(sc, INITOP_SET);
17254
17255     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17256         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17257     }
17258
17259     /* let the HW do it's magic... */
17260     DELAY(100000);
17261
17262     /* finish PXP init */
17263     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17264     if (val != 1) {
17265         BLOGE(sc, "PXP2 CFG failed\n");
17266         return (-1);
17267     }
17268     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17269     if (val != 1) {
17270         BLOGE(sc, "PXP2 RD_INIT failed\n");
17271         return (-1);
17272     }
17273
17274     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17275
17276     /*
17277      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17278      * entries with value "0" and valid bit on. This needs to be done by the
17279      * first PF that is loaded in a path (i.e. common phase)
17280      */
17281     if (!CHIP_IS_E1x(sc)) {
17282 /*
17283  * In E2 there is a bug in the timers block that can cause function 6 / 7
17284  * (i.e. vnic3) to start even if it is marked as "scan-off".
17285  * This occurs when a different function (func2,3) is being marked
17286  * as "scan-off". Real-life scenario for example: if a driver is being
17287  * load-unloaded while func6,7 are down. This will cause the timer to access
17288  * the ilt, translate to a logical address and send a request to read/write.
17289  * Since the ilt for the function that is down is not valid, this will cause
17290  * a translation error which is unrecoverable.
17291  * The Workaround is intended to make sure that when this happens nothing
17292  * fatal will occur. The workaround:
17293  *  1.  First PF driver which loads on a path will:
17294  *      a.  After taking the chip out of reset, by using pretend,
17295  *          it will write "0" to the following registers of
17296  *          the other vnics.
17297  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17298  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17299  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17300  *          And for itself it will write '1' to
17301  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17302  *          dmae-operations (writing to pram for example.)
17303  *          note: can be done for only function 6,7 but cleaner this
17304  *            way.
17305  *      b.  Write zero+valid to the entire ILT.
17306  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17307  *          VNIC3 (of that port). The range allocated will be the
17308  *          entire ILT. This is needed to prevent  ILT range error.
17309  *  2.  Any PF driver load flow:
17310  *      a.  ILT update with the physical addresses of the allocated
17311  *          logical pages.
17312  *      b.  Wait 20msec. - note that this timeout is needed to make
17313  *          sure there are no requests in one of the PXP internal
17314  *          queues with "old" ILT addresses.
17315  *      c.  PF enable in the PGLC.
17316  *      d.  Clear the was_error of the PF in the PGLC. (could have
17317  *          occurred while driver was down)
17318  *      e.  PF enable in the CFC (WEAK + STRONG)
17319  *      f.  Timers scan enable
17320  *  3.  PF driver unload flow:
17321  *      a.  Clear the Timers scan_en.
17322  *      b.  Polling for scan_on=0 for that PF.
17323  *      c.  Clear the PF enable bit in the PXP.
17324  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17325  *      e.  Write zero+valid to all ILT entries (The valid bit must
17326  *          stay set)
17327  *      f.  If this is VNIC 3 of a port then also init
17328  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17329  *          to the last enrty in the ILT.
17330  *
17331  *      Notes:
17332  *      Currently the PF error in the PGLC is non recoverable.
17333  *      In the future the there will be a recovery routine for this error.
17334  *      Currently attention is masked.
17335  *      Having an MCP lock on the load/unload process does not guarantee that
17336  *      there is no Timer disable during Func6/7 enable. This is because the
17337  *      Timers scan is currently being cleared by the MCP on FLR.
17338  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17339  *      there is error before clearing it. But the flow above is simpler and
17340  *      more general.
17341  *      All ILT entries are written by zero+valid and not just PF6/7
17342  *      ILT entries since in the future the ILT entries allocation for
17343  *      PF-s might be dynamic.
17344  */
17345         struct ilt_client_info ilt_cli;
17346         struct ecore_ilt ilt;
17347
17348         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17349         memset(&ilt, 0, sizeof(struct ecore_ilt));
17350
17351         /* initialize dummy TM client */
17352         ilt_cli.start      = 0;
17353         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17354         ilt_cli.client_num = ILT_CLIENT_TM;
17355
17356         /*
17357          * Step 1: set zeroes to all ilt page entries with valid bit on
17358          * Step 2: set the timers first/last ilt entry to point
17359          * to the entire range to prevent ILT range error for 3rd/4th
17360          * vnic (this code assumes existence of the vnic)
17361          *
17362          * both steps performed by call to ecore_ilt_client_init_op()
17363          * with dummy TM client
17364          *
17365          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17366          * and his brother are split registers
17367          */
17368
17369         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17370         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17371         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17372
17373         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17374         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17375         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17376     }
17377
17378     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17379     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17380
17381     if (!CHIP_IS_E1x(sc)) {
17382         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17383                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17384
17385         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17386         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17387
17388         /* let the HW do it's magic... */
17389         do {
17390             DELAY(200000);
17391             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17392         } while (factor-- && (val != 1));
17393
17394         if (val != 1) {
17395             BLOGE(sc, "ATC_INIT failed\n");
17396             return (-1);
17397         }
17398     }
17399
17400     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17401
17402     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17403
17404     bxe_iov_init_dmae(sc);
17405
17406     /* clean the DMAE memory */
17407     sc->dmae_ready = 1;
17408     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17409
17410     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17411
17412     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17413
17414     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17415
17416     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17417
17418     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17419     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17420     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17421     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17422
17423     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17424
17425     /* QM queues pointers table */
17426     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17427
17428     /* soft reset pulse */
17429     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17430     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17431
17432     if (CNIC_SUPPORT(sc))
17433         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17434
17435     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17436     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17437     if (!CHIP_REV_IS_SLOW(sc)) {
17438         /* enable hw interrupt from doorbell Q */
17439         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17440     }
17441
17442     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17443
17444     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17445     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17446
17447     if (!CHIP_IS_E1(sc)) {
17448         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17449     }
17450
17451     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17452         if (IS_MF_AFEX(sc)) {
17453             /*
17454              * configure that AFEX and VLAN headers must be
17455              * received in AFEX mode
17456              */
17457             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17458             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17459             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17460             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17461             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17462         } else {
17463             /*
17464              * Bit-map indicating which L2 hdrs may appear
17465              * after the basic Ethernet header
17466              */
17467             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17468                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17469         }
17470     }
17471
17472     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17473     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17474     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17475     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17476
17477     if (!CHIP_IS_E1x(sc)) {
17478         /* reset VFC memories */
17479         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17480                VFC_MEMORIES_RST_REG_CAM_RST |
17481                VFC_MEMORIES_RST_REG_RAM_RST);
17482         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17483                VFC_MEMORIES_RST_REG_CAM_RST |
17484                VFC_MEMORIES_RST_REG_RAM_RST);
17485
17486         DELAY(20000);
17487     }
17488
17489     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17490     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17491     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17492     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17493
17494     /* sync semi rtc */
17495     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17496            0x80000000);
17497     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17498            0x80000000);
17499
17500     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17501     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17502     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17503
17504     if (!CHIP_IS_E1x(sc)) {
17505         if (IS_MF_AFEX(sc)) {
17506             /*
17507              * configure that AFEX and VLAN headers must be
17508              * sent in AFEX mode
17509              */
17510             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17511             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17512             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17513             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17514             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17515         } else {
17516             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17517                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17518         }
17519     }
17520
17521     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17522
17523     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17524
17525     if (CNIC_SUPPORT(sc)) {
17526         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17527         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17528         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17529         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17530         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17531         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17532         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17533         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17534         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17535         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17536     }
17537     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17538
17539     if (sizeof(union cdu_context) != 1024) {
17540         /* we currently assume that a context is 1024 bytes */
17541         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17542               (long)sizeof(union cdu_context));
17543     }
17544
17545     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17546     val = (4 << 24) + (0 << 12) + 1024;
17547     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17548
17549     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17550
17551     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17552     /* enable context validation interrupt from CFC */
17553     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17554
17555     /* set the thresholds to prevent CFC/CDU race */
17556     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17557     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17558
17559     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17560         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17561     }
17562
17563     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17564     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17565
17566     /* Reset PCIE errors for debug */
17567     REG_WR(sc, 0x2814, 0xffffffff);
17568     REG_WR(sc, 0x3820, 0xffffffff);
17569
17570     if (!CHIP_IS_E1x(sc)) {
17571         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17572                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17573                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17574         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17575                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17576                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17577                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17578         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17579                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17580                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17581                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17582     }
17583
17584     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17585
17586     if (!CHIP_IS_E1(sc)) {
17587         /* in E3 this done in per-port section */
17588         if (!CHIP_IS_E3(sc))
17589             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17590     }
17591
17592     if (CHIP_IS_E1H(sc)) {
17593         /* not applicable for E2 (and above ...) */
17594         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17595     }
17596
17597     if (CHIP_REV_IS_SLOW(sc)) {
17598         DELAY(200000);
17599     }
17600
17601     /* finish CFC init */
17602     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17603     if (val != 1) {
17604         BLOGE(sc, "CFC LL_INIT failed\n");
17605         return (-1);
17606     }
17607     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17608     if (val != 1) {
17609         BLOGE(sc, "CFC AC_INIT failed\n");
17610         return (-1);
17611     }
17612     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17613     if (val != 1) {
17614         BLOGE(sc, "CFC CAM_INIT failed\n");
17615         return (-1);
17616     }
17617     REG_WR(sc, CFC_REG_DEBUG0, 0);
17618
17619     if (CHIP_IS_E1(sc)) {
17620         /* read NIG statistic to see if this is our first up since powerup */
17621         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17622         val = *BXE_SP(sc, wb_data[0]);
17623
17624         /* do internal memory self test */
17625         if ((val == 0) && bxe_int_mem_test(sc)) {
17626             BLOGE(sc, "internal mem self test failed\n");
17627             return (-1);
17628         }
17629     }
17630
17631     bxe_setup_fan_failure_detection(sc);
17632
17633     /* clear PXP2 attentions */
17634     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17635
17636     bxe_enable_blocks_attention(sc);
17637
17638     if (!CHIP_REV_IS_SLOW(sc)) {
17639         ecore_enable_blocks_parity(sc);
17640     }
17641
17642     if (!BXE_NOMCP(sc)) {
17643         if (CHIP_IS_E1x(sc)) {
17644             bxe_common_init_phy(sc);
17645         }
17646     }
17647
17648     return (0);
17649 }
17650
17651 /**
17652  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17653  *
17654  * @sc:     driver handle
17655  */
17656 static int
17657 bxe_init_hw_common_chip(struct bxe_softc *sc)
17658 {
17659     int rc = bxe_init_hw_common(sc);
17660
17661     if (rc) {
17662         return (rc);
17663     }
17664
17665     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17666     if (!BXE_NOMCP(sc)) {
17667         bxe_common_init_phy(sc);
17668     }
17669
17670     return (0);
17671 }
17672
17673 static int
17674 bxe_init_hw_port(struct bxe_softc *sc)
17675 {
17676     int port = SC_PORT(sc);
17677     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17678     uint32_t low, high;
17679     uint32_t val;
17680
17681     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17682
17683     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17684
17685     ecore_init_block(sc, BLOCK_MISC, init_phase);
17686     ecore_init_block(sc, BLOCK_PXP, init_phase);
17687     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17688
17689     /*
17690      * Timers bug workaround: disables the pf_master bit in pglue at
17691      * common phase, we need to enable it here before any dmae access are
17692      * attempted. Therefore we manually added the enable-master to the
17693      * port phase (it also happens in the function phase)
17694      */
17695     if (!CHIP_IS_E1x(sc)) {
17696         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17697     }
17698
17699     ecore_init_block(sc, BLOCK_ATC, init_phase);
17700     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17701     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17702     ecore_init_block(sc, BLOCK_QM, init_phase);
17703
17704     ecore_init_block(sc, BLOCK_TCM, init_phase);
17705     ecore_init_block(sc, BLOCK_UCM, init_phase);
17706     ecore_init_block(sc, BLOCK_CCM, init_phase);
17707     ecore_init_block(sc, BLOCK_XCM, init_phase);
17708
17709     /* QM cid (connection) count */
17710     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17711
17712     if (CNIC_SUPPORT(sc)) {
17713         ecore_init_block(sc, BLOCK_TM, init_phase);
17714         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17715         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17716     }
17717
17718     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17719
17720     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17721
17722     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17723         if (IS_MF(sc)) {
17724             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17725         } else if (sc->mtu > 4096) {
17726             if (BXE_ONE_PORT(sc)) {
17727                 low = 160;
17728             } else {
17729                 val = sc->mtu;
17730                 /* (24*1024 + val*4)/256 */
17731                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17732             }
17733         } else {
17734             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17735         }
17736         high = (low + 56); /* 14*1024/256 */
17737         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17738         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17739     }
17740
17741     if (CHIP_IS_MODE_4_PORT(sc)) {
17742         REG_WR(sc, SC_PORT(sc) ?
17743                BRB1_REG_MAC_GUARANTIED_1 :
17744                BRB1_REG_MAC_GUARANTIED_0, 40);
17745     }
17746
17747     ecore_init_block(sc, BLOCK_PRS, init_phase);
17748     if (CHIP_IS_E3B0(sc)) {
17749         if (IS_MF_AFEX(sc)) {
17750             /* configure headers for AFEX mode */
17751             REG_WR(sc, SC_PORT(sc) ?
17752                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17753                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17754             REG_WR(sc, SC_PORT(sc) ?
17755                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17756                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17757             REG_WR(sc, SC_PORT(sc) ?
17758                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17759                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17760         } else {
17761             /* Ovlan exists only if we are in multi-function +
17762              * switch-dependent mode, in switch-independent there
17763              * is no ovlan headers
17764              */
17765             REG_WR(sc, SC_PORT(sc) ?
17766                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17767                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17768                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17769         }
17770     }
17771
17772     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17773     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17774     ecore_init_block(sc, BLOCK_USDM, init_phase);
17775     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17776
17777     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17778     ecore_init_block(sc, BLOCK_USEM, init_phase);
17779     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17780     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17781
17782     ecore_init_block(sc, BLOCK_UPB, init_phase);
17783     ecore_init_block(sc, BLOCK_XPB, init_phase);
17784
17785     ecore_init_block(sc, BLOCK_PBF, init_phase);
17786
17787     if (CHIP_IS_E1x(sc)) {
17788         /* configure PBF to work without PAUSE mtu 9000 */
17789         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17790
17791         /* update threshold */
17792         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17793         /* update init credit */
17794         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17795
17796         /* probe changes */
17797         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17798         DELAY(50);
17799         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17800     }
17801
17802     if (CNIC_SUPPORT(sc)) {
17803         ecore_init_block(sc, BLOCK_SRC, init_phase);
17804     }
17805
17806     ecore_init_block(sc, BLOCK_CDU, init_phase);
17807     ecore_init_block(sc, BLOCK_CFC, init_phase);
17808
17809     if (CHIP_IS_E1(sc)) {
17810         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17811         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17812     }
17813     ecore_init_block(sc, BLOCK_HC, init_phase);
17814
17815     ecore_init_block(sc, BLOCK_IGU, init_phase);
17816
17817     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17818     /* init aeu_mask_attn_func_0/1:
17819      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17820      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17821      *             bits 4-7 are used for "per vn group attention" */
17822     val = IS_MF(sc) ? 0xF7 : 0x7;
17823     /* Enable DCBX attention for all but E1 */
17824     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17825     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17826
17827     ecore_init_block(sc, BLOCK_NIG, init_phase);
17828
17829     if (!CHIP_IS_E1x(sc)) {
17830         /* Bit-map indicating which L2 hdrs may appear after the
17831          * basic Ethernet header
17832          */
17833         if (IS_MF_AFEX(sc)) {
17834             REG_WR(sc, SC_PORT(sc) ?
17835                    NIG_REG_P1_HDRS_AFTER_BASIC :
17836                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17837         } else {
17838             REG_WR(sc, SC_PORT(sc) ?
17839                    NIG_REG_P1_HDRS_AFTER_BASIC :
17840                    NIG_REG_P0_HDRS_AFTER_BASIC,
17841                    IS_MF_SD(sc) ? 7 : 6);
17842         }
17843
17844         if (CHIP_IS_E3(sc)) {
17845             REG_WR(sc, SC_PORT(sc) ?
17846                    NIG_REG_LLH1_MF_MODE :
17847                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17848         }
17849     }
17850     if (!CHIP_IS_E3(sc)) {
17851         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17852     }
17853
17854     if (!CHIP_IS_E1(sc)) {
17855         /* 0x2 disable mf_ov, 0x1 enable */
17856         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17857                (IS_MF_SD(sc) ? 0x1 : 0x2));
17858
17859         if (!CHIP_IS_E1x(sc)) {
17860             val = 0;
17861             switch (sc->devinfo.mf_info.mf_mode) {
17862             case MULTI_FUNCTION_SD:
17863                 val = 1;
17864                 break;
17865             case MULTI_FUNCTION_SI:
17866             case MULTI_FUNCTION_AFEX:
17867                 val = 2;
17868                 break;
17869             }
17870
17871             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17872                         NIG_REG_LLH0_CLS_TYPE), val);
17873         }
17874         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17875         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17876         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17877     }
17878
17879     /* If SPIO5 is set to generate interrupts, enable it for this port */
17880     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17881     if (val & MISC_SPIO_SPIO5) {
17882         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17883                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17884         val = REG_RD(sc, reg_addr);
17885         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17886         REG_WR(sc, reg_addr, val);
17887     }
17888
17889     return (0);
17890 }
17891
17892 static uint32_t
17893 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17894                        uint32_t         reg,
17895                        uint32_t         expected,
17896                        uint32_t         poll_count)
17897 {
17898     uint32_t cur_cnt = poll_count;
17899     uint32_t val;
17900
17901     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17902         DELAY(FLR_WAIT_INTERVAL);
17903     }
17904
17905     return (val);
17906 }
17907
17908 static int
17909 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17910                               uint32_t         reg,
17911                               char             *msg,
17912                               uint32_t         poll_cnt)
17913 {
17914     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17915
17916     if (val != 0) {
17917         BLOGE(sc, "%s usage count=%d\n", msg, val);
17918         return (1);
17919     }
17920
17921     return (0);
17922 }
17923
17924 /* Common routines with VF FLR cleanup */
17925 static uint32_t
17926 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17927 {
17928     /* adjust polling timeout */
17929     if (CHIP_REV_IS_EMUL(sc)) {
17930         return (FLR_POLL_CNT * 2000);
17931     }
17932
17933     if (CHIP_REV_IS_FPGA(sc)) {
17934         return (FLR_POLL_CNT * 120);
17935     }
17936
17937     return (FLR_POLL_CNT);
17938 }
17939
17940 static int
17941 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17942                            uint32_t         poll_cnt)
17943 {
17944     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17945     if (bxe_flr_clnup_poll_hw_counter(sc,
17946                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17947                                       "CFC PF usage counter timed out",
17948                                       poll_cnt)) {
17949         return (1);
17950     }
17951
17952     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17953     if (bxe_flr_clnup_poll_hw_counter(sc,
17954                                       DORQ_REG_PF_USAGE_CNT,
17955                                       "DQ PF usage counter timed out",
17956                                       poll_cnt)) {
17957         return (1);
17958     }
17959
17960     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17961     if (bxe_flr_clnup_poll_hw_counter(sc,
17962                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17963                                       "QM PF usage counter timed out",
17964                                       poll_cnt)) {
17965         return (1);
17966     }
17967
17968     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17969     if (bxe_flr_clnup_poll_hw_counter(sc,
17970                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17971                                       "Timers VNIC usage counter timed out",
17972                                       poll_cnt)) {
17973         return (1);
17974     }
17975
17976     if (bxe_flr_clnup_poll_hw_counter(sc,
17977                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17978                                       "Timers NUM_SCANS usage counter timed out",
17979                                       poll_cnt)) {
17980         return (1);
17981     }
17982
17983     /* Wait DMAE PF usage counter to zero */
17984     if (bxe_flr_clnup_poll_hw_counter(sc,
17985                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17986                                       "DMAE dommand register timed out",
17987                                       poll_cnt)) {
17988         return (1);
17989     }
17990
17991     return (0);
17992 }
17993
17994 #define OP_GEN_PARAM(param)                                            \
17995     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
17996 #define OP_GEN_TYPE(type)                                           \
17997     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
17998 #define OP_GEN_AGG_VECT(index)                                             \
17999     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18000
18001 static int
18002 bxe_send_final_clnup(struct bxe_softc *sc,
18003                      uint8_t          clnup_func,
18004                      uint32_t         poll_cnt)
18005 {
18006     uint32_t op_gen_command = 0;
18007     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18008                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18009     int ret = 0;
18010
18011     if (REG_RD(sc, comp_addr)) {
18012         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18013         return (1);
18014     }
18015
18016     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18017     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18018     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18019     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18020
18021     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18022     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18023
18024     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18025         BLOGE(sc, "FW final cleanup did not succeed\n");
18026         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18027               (REG_RD(sc, comp_addr)));
18028         bxe_panic(sc, ("FLR cleanup failed\n"));
18029         return (1);
18030     }
18031
18032     /* Zero completion for nxt FLR */
18033     REG_WR(sc, comp_addr, 0);
18034
18035     return (ret);
18036 }
18037
18038 static void
18039 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18040                        struct pbf_pN_buf_regs *regs,
18041                        uint32_t               poll_count)
18042 {
18043     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18044     uint32_t cur_cnt = poll_count;
18045
18046     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18047     crd = crd_start = REG_RD(sc, regs->crd);
18048     init_crd = REG_RD(sc, regs->init_crd);
18049
18050     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18051     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18052     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18053
18054     while ((crd != init_crd) &&
18055            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18056             (init_crd - crd_start))) {
18057         if (cur_cnt--) {
18058             DELAY(FLR_WAIT_INTERVAL);
18059             crd = REG_RD(sc, regs->crd);
18060             crd_freed = REG_RD(sc, regs->crd_freed);
18061         } else {
18062             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18063             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18064             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18065             break;
18066         }
18067     }
18068
18069     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18070           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18071 }
18072
18073 static void
18074 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18075                        struct pbf_pN_cmd_regs *regs,
18076                        uint32_t               poll_count)
18077 {
18078     uint32_t occup, to_free, freed, freed_start;
18079     uint32_t cur_cnt = poll_count;
18080
18081     occup = to_free = REG_RD(sc, regs->lines_occup);
18082     freed = freed_start = REG_RD(sc, regs->lines_freed);
18083
18084     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18085     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18086
18087     while (occup &&
18088            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18089         if (cur_cnt--) {
18090             DELAY(FLR_WAIT_INTERVAL);
18091             occup = REG_RD(sc, regs->lines_occup);
18092             freed = REG_RD(sc, regs->lines_freed);
18093         } else {
18094             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18095             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18096             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18097             break;
18098         }
18099     }
18100
18101     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18102           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18103 }
18104
18105 static void
18106 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18107 {
18108     struct pbf_pN_cmd_regs cmd_regs[] = {
18109         {0, (CHIP_IS_E3B0(sc)) ?
18110             PBF_REG_TQ_OCCUPANCY_Q0 :
18111             PBF_REG_P0_TQ_OCCUPANCY,
18112             (CHIP_IS_E3B0(sc)) ?
18113             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18114             PBF_REG_P0_TQ_LINES_FREED_CNT},
18115         {1, (CHIP_IS_E3B0(sc)) ?
18116             PBF_REG_TQ_OCCUPANCY_Q1 :
18117             PBF_REG_P1_TQ_OCCUPANCY,
18118             (CHIP_IS_E3B0(sc)) ?
18119             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18120             PBF_REG_P1_TQ_LINES_FREED_CNT},
18121         {4, (CHIP_IS_E3B0(sc)) ?
18122             PBF_REG_TQ_OCCUPANCY_LB_Q :
18123             PBF_REG_P4_TQ_OCCUPANCY,
18124             (CHIP_IS_E3B0(sc)) ?
18125             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18126             PBF_REG_P4_TQ_LINES_FREED_CNT}
18127     };
18128
18129     struct pbf_pN_buf_regs buf_regs[] = {
18130         {0, (CHIP_IS_E3B0(sc)) ?
18131             PBF_REG_INIT_CRD_Q0 :
18132             PBF_REG_P0_INIT_CRD ,
18133             (CHIP_IS_E3B0(sc)) ?
18134             PBF_REG_CREDIT_Q0 :
18135             PBF_REG_P0_CREDIT,
18136             (CHIP_IS_E3B0(sc)) ?
18137             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18138             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18139         {1, (CHIP_IS_E3B0(sc)) ?
18140             PBF_REG_INIT_CRD_Q1 :
18141             PBF_REG_P1_INIT_CRD,
18142             (CHIP_IS_E3B0(sc)) ?
18143             PBF_REG_CREDIT_Q1 :
18144             PBF_REG_P1_CREDIT,
18145             (CHIP_IS_E3B0(sc)) ?
18146             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18147             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18148         {4, (CHIP_IS_E3B0(sc)) ?
18149             PBF_REG_INIT_CRD_LB_Q :
18150             PBF_REG_P4_INIT_CRD,
18151             (CHIP_IS_E3B0(sc)) ?
18152             PBF_REG_CREDIT_LB_Q :
18153             PBF_REG_P4_CREDIT,
18154             (CHIP_IS_E3B0(sc)) ?
18155             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18156             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18157     };
18158
18159     int i;
18160
18161     /* Verify the command queues are flushed P0, P1, P4 */
18162     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18163         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18164     }
18165
18166     /* Verify the transmission buffers are flushed P0, P1, P4 */
18167     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18168         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18169     }
18170 }
18171
18172 static void
18173 bxe_hw_enable_status(struct bxe_softc *sc)
18174 {
18175     uint32_t val;
18176
18177     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18178     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18179
18180     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18181     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18182
18183     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18184     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18185
18186     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18187     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18188
18189     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18190     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18191
18192     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18193     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18194
18195     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18196     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18197
18198     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18199     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18200 }
18201
18202 static int
18203 bxe_pf_flr_clnup(struct bxe_softc *sc)
18204 {
18205     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18206
18207     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18208
18209     /* Re-enable PF target read access */
18210     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18211
18212     /* Poll HW usage counters */
18213     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18214     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18215         return (-1);
18216     }
18217
18218     /* Zero the igu 'trailing edge' and 'leading edge' */
18219
18220     /* Send the FW cleanup command */
18221     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18222         return (-1);
18223     }
18224
18225     /* ATC cleanup */
18226
18227     /* Verify TX hw is flushed */
18228     bxe_tx_hw_flushed(sc, poll_cnt);
18229
18230     /* Wait 100ms (not adjusted according to platform) */
18231     DELAY(100000);
18232
18233     /* Verify no pending pci transactions */
18234     if (bxe_is_pcie_pending(sc)) {
18235         BLOGE(sc, "PCIE Transactions still pending\n");
18236     }
18237
18238     /* Debug */
18239     bxe_hw_enable_status(sc);
18240
18241     /*
18242      * Master enable - Due to WB DMAE writes performed before this
18243      * register is re-initialized as part of the regular function init
18244      */
18245     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18246
18247     return (0);
18248 }
18249
18250 #if 0
18251 static void
18252 bxe_init_searcher(struct bxe_softc *sc)
18253 {
18254     int port = SC_PORT(sc);
18255     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18256     /* T1 hash bits value determines the T1 number of entries */
18257     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18258 }
18259 #endif
18260
18261 static int
18262 bxe_init_hw_func(struct bxe_softc *sc)
18263 {
18264     int port = SC_PORT(sc);
18265     int func = SC_FUNC(sc);
18266     int init_phase = PHASE_PF0 + func;
18267     struct ecore_ilt *ilt = sc->ilt;
18268     uint16_t cdu_ilt_start;
18269     uint32_t addr, val;
18270     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18271     int i, main_mem_width, rc;
18272
18273     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18274
18275     /* FLR cleanup */
18276     if (!CHIP_IS_E1x(sc)) {
18277         rc = bxe_pf_flr_clnup(sc);
18278         if (rc) {
18279             BLOGE(sc, "FLR cleanup failed!\n");
18280             // XXX bxe_fw_dump(sc);
18281             // XXX bxe_idle_chk(sc);
18282             return (rc);
18283         }
18284     }
18285
18286     /* set MSI reconfigure capability */
18287     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18288         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18289         val = REG_RD(sc, addr);
18290         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18291         REG_WR(sc, addr, val);
18292     }
18293
18294     ecore_init_block(sc, BLOCK_PXP, init_phase);
18295     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18296
18297     ilt = sc->ilt;
18298     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18299
18300 #if 0
18301     if (IS_SRIOV(sc)) {
18302         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18303     }
18304     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18305
18306 #if (BXE_FIRST_VF_CID > 0)
18307     /*
18308      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18309      * those of the VFs, so start line should be reset
18310      */
18311     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18312 #endif
18313 #endif
18314
18315     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18316         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18317         ilt->lines[cdu_ilt_start + i].page_mapping =
18318             sc->context[i].vcxt_dma.paddr;
18319         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18320     }
18321     ecore_ilt_init_op(sc, INITOP_SET);
18322
18323 #if 0
18324     if (!CONFIGURE_NIC_MODE(sc)) {
18325         bxe_init_searcher(sc);
18326         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18327         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18328     } else
18329 #endif
18330     {
18331         /* Set NIC mode */
18332         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18333         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18334     }
18335
18336     if (!CHIP_IS_E1x(sc)) {
18337         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18338
18339         /* Turn on a single ISR mode in IGU if driver is going to use
18340          * INT#x or MSI
18341          */
18342         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18343             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18344         }
18345
18346         /*
18347          * Timers workaround bug: function init part.
18348          * Need to wait 20msec after initializing ILT,
18349          * needed to make sure there are no requests in
18350          * one of the PXP internal queues with "old" ILT addresses
18351          */
18352         DELAY(20000);
18353
18354         /*
18355          * Master enable - Due to WB DMAE writes performed before this
18356          * register is re-initialized as part of the regular function
18357          * init
18358          */
18359         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18360         /* Enable the function in IGU */
18361         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18362     }
18363
18364     sc->dmae_ready = 1;
18365
18366     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18367
18368     if (!CHIP_IS_E1x(sc))
18369         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18370
18371     ecore_init_block(sc, BLOCK_ATC, init_phase);
18372     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18373     ecore_init_block(sc, BLOCK_NIG, init_phase);
18374     ecore_init_block(sc, BLOCK_SRC, init_phase);
18375     ecore_init_block(sc, BLOCK_MISC, init_phase);
18376     ecore_init_block(sc, BLOCK_TCM, init_phase);
18377     ecore_init_block(sc, BLOCK_UCM, init_phase);
18378     ecore_init_block(sc, BLOCK_CCM, init_phase);
18379     ecore_init_block(sc, BLOCK_XCM, init_phase);
18380     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18381     ecore_init_block(sc, BLOCK_USEM, init_phase);
18382     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18383     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18384
18385     if (!CHIP_IS_E1x(sc))
18386         REG_WR(sc, QM_REG_PF_EN, 1);
18387
18388     if (!CHIP_IS_E1x(sc)) {
18389         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18390         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18391         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18392         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18393     }
18394     ecore_init_block(sc, BLOCK_QM, init_phase);
18395
18396     ecore_init_block(sc, BLOCK_TM, init_phase);
18397     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18398
18399     bxe_iov_init_dq(sc);
18400
18401     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18402     ecore_init_block(sc, BLOCK_PRS, init_phase);
18403     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18404     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18405     ecore_init_block(sc, BLOCK_USDM, init_phase);
18406     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18407     ecore_init_block(sc, BLOCK_UPB, init_phase);
18408     ecore_init_block(sc, BLOCK_XPB, init_phase);
18409     ecore_init_block(sc, BLOCK_PBF, init_phase);
18410     if (!CHIP_IS_E1x(sc))
18411         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18412
18413     ecore_init_block(sc, BLOCK_CDU, init_phase);
18414
18415     ecore_init_block(sc, BLOCK_CFC, init_phase);
18416
18417     if (!CHIP_IS_E1x(sc))
18418         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18419
18420     if (IS_MF(sc)) {
18421         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18422         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18423     }
18424
18425     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18426
18427     /* HC init per function */
18428     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18429         if (CHIP_IS_E1H(sc)) {
18430             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18431
18432             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18433             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18434         }
18435         ecore_init_block(sc, BLOCK_HC, init_phase);
18436
18437     } else {
18438         int num_segs, sb_idx, prod_offset;
18439
18440         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18441
18442         if (!CHIP_IS_E1x(sc)) {
18443             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18444             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18445         }
18446
18447         ecore_init_block(sc, BLOCK_IGU, init_phase);
18448
18449         if (!CHIP_IS_E1x(sc)) {
18450             int dsb_idx = 0;
18451             /**
18452              * Producer memory:
18453              * E2 mode: address 0-135 match to the mapping memory;
18454              * 136 - PF0 default prod; 137 - PF1 default prod;
18455              * 138 - PF2 default prod; 139 - PF3 default prod;
18456              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18457              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18458              * 144-147 reserved.
18459              *
18460              * E1.5 mode - In backward compatible mode;
18461              * for non default SB; each even line in the memory
18462              * holds the U producer and each odd line hold
18463              * the C producer. The first 128 producers are for
18464              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18465              * producers are for the DSB for each PF.
18466              * Each PF has five segments: (the order inside each
18467              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18468              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18469              * 144-147 attn prods;
18470              */
18471             /* non-default-status-blocks */
18472             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18473                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18474             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18475                 prod_offset = (sc->igu_base_sb + sb_idx) *
18476                     num_segs;
18477
18478                 for (i = 0; i < num_segs; i++) {
18479                     addr = IGU_REG_PROD_CONS_MEMORY +
18480                             (prod_offset + i) * 4;
18481                     REG_WR(sc, addr, 0);
18482                 }
18483                 /* send consumer update with value 0 */
18484                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18485                            USTORM_ID, 0, IGU_INT_NOP, 1);
18486                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18487             }
18488
18489             /* default-status-blocks */
18490             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18491                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18492
18493             if (CHIP_IS_MODE_4_PORT(sc))
18494                 dsb_idx = SC_FUNC(sc);
18495             else
18496                 dsb_idx = SC_VN(sc);
18497
18498             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18499                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18500                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18501
18502             /*
18503              * igu prods come in chunks of E1HVN_MAX (4) -
18504              * does not matters what is the current chip mode
18505              */
18506             for (i = 0; i < (num_segs * E1HVN_MAX);
18507                  i += E1HVN_MAX) {
18508                 addr = IGU_REG_PROD_CONS_MEMORY +
18509                             (prod_offset + i)*4;
18510                 REG_WR(sc, addr, 0);
18511             }
18512             /* send consumer update with 0 */
18513             if (CHIP_INT_MODE_IS_BC(sc)) {
18514                 bxe_ack_sb(sc, sc->igu_dsb_id,
18515                            USTORM_ID, 0, IGU_INT_NOP, 1);
18516                 bxe_ack_sb(sc, sc->igu_dsb_id,
18517                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18518                 bxe_ack_sb(sc, sc->igu_dsb_id,
18519                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18520                 bxe_ack_sb(sc, sc->igu_dsb_id,
18521                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18522                 bxe_ack_sb(sc, sc->igu_dsb_id,
18523                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18524             } else {
18525                 bxe_ack_sb(sc, sc->igu_dsb_id,
18526                            USTORM_ID, 0, IGU_INT_NOP, 1);
18527                 bxe_ack_sb(sc, sc->igu_dsb_id,
18528                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18529             }
18530             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18531
18532             /* !!! these should become driver const once
18533                rf-tool supports split-68 const */
18534             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18535             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18536             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18537             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18538             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18539             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18540         }
18541     }
18542
18543     /* Reset PCIE errors for debug */
18544     REG_WR(sc, 0x2114, 0xffffffff);
18545     REG_WR(sc, 0x2120, 0xffffffff);
18546
18547     if (CHIP_IS_E1x(sc)) {
18548         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18549         main_mem_base = HC_REG_MAIN_MEMORY +
18550                 SC_PORT(sc) * (main_mem_size * 4);
18551         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18552         main_mem_width = 8;
18553
18554         val = REG_RD(sc, main_mem_prty_clr);
18555         if (val) {
18556             BLOGD(sc, DBG_LOAD,
18557                   "Parity errors in HC block during function init (0x%x)!\n",
18558                   val);
18559         }
18560
18561         /* Clear "false" parity errors in MSI-X table */
18562         for (i = main_mem_base;
18563              i < main_mem_base + main_mem_size * 4;
18564              i += main_mem_width) {
18565             bxe_read_dmae(sc, i, main_mem_width / 4);
18566             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18567                            i, main_mem_width / 4);
18568         }
18569         /* Clear HC parity attention */
18570         REG_RD(sc, main_mem_prty_clr);
18571     }
18572
18573 #if 1
18574     /* Enable STORMs SP logging */
18575     REG_WR8(sc, BAR_USTRORM_INTMEM +
18576            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18577     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18578            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18579     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18580            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18581     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18582            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18583 #endif
18584
18585     elink_phy_probe(&sc->link_params);
18586
18587     return (0);
18588 }
18589
18590 static void
18591 bxe_link_reset(struct bxe_softc *sc)
18592 {
18593     if (!BXE_NOMCP(sc)) {
18594         BXE_PHY_LOCK(sc);
18595         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18596         BXE_PHY_UNLOCK(sc);
18597     } else {
18598         if (!CHIP_REV_IS_SLOW(sc)) {
18599             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18600         }
18601     }
18602 }
18603
18604 static void
18605 bxe_reset_port(struct bxe_softc *sc)
18606 {
18607     int port = SC_PORT(sc);
18608     uint32_t val;
18609
18610     /* reset physical Link */
18611     bxe_link_reset(sc);
18612
18613     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18614
18615     /* Do not rcv packets to BRB */
18616     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18617     /* Do not direct rcv packets that are not for MCP to the BRB */
18618     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18619                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18620
18621     /* Configure AEU */
18622     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18623
18624     DELAY(100000);
18625
18626     /* Check for BRB port occupancy */
18627     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18628     if (val) {
18629         BLOGD(sc, DBG_LOAD,
18630               "BRB1 is not empty, %d blocks are occupied\n", val);
18631     }
18632
18633     /* TODO: Close Doorbell port? */
18634 }
18635
18636 static void
18637 bxe_ilt_wr(struct bxe_softc *sc,
18638            uint32_t         index,
18639            bus_addr_t       addr)
18640 {
18641     int reg;
18642     uint32_t wb_write[2];
18643
18644     if (CHIP_IS_E1(sc)) {
18645         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18646     } else {
18647         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18648     }
18649
18650     wb_write[0] = ONCHIP_ADDR1(addr);
18651     wb_write[1] = ONCHIP_ADDR2(addr);
18652     REG_WR_DMAE(sc, reg, wb_write, 2);
18653 }
18654
18655 static void
18656 bxe_clear_func_ilt(struct bxe_softc *sc,
18657                    uint32_t         func)
18658 {
18659     uint32_t i, base = FUNC_ILT_BASE(func);
18660     for (i = base; i < base + ILT_PER_FUNC; i++) {
18661         bxe_ilt_wr(sc, i, 0);
18662     }
18663 }
18664
18665 static void
18666 bxe_reset_func(struct bxe_softc *sc)
18667 {
18668     struct bxe_fastpath *fp;
18669     int port = SC_PORT(sc);
18670     int func = SC_FUNC(sc);
18671     int i;
18672
18673     /* Disable the function in the FW */
18674     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18675     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18676     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18677     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18678
18679     /* FP SBs */
18680     FOR_EACH_ETH_QUEUE(sc, i) {
18681         fp = &sc->fp[i];
18682         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18683                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18684                 SB_DISABLED);
18685     }
18686
18687 #if 0
18688     if (CNIC_LOADED(sc)) {
18689         /* CNIC SB */
18690         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18691                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18692                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18693     }
18694 #endif
18695
18696     /* SP SB */
18697     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18698             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18699             SB_DISABLED);
18700
18701     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18702         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18703     }
18704
18705     /* Configure IGU */
18706     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18707         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18708         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18709     } else {
18710         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18711         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18712     }
18713
18714     if (CNIC_LOADED(sc)) {
18715         /* Disable Timer scan */
18716         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18717         /*
18718          * Wait for at least 10ms and up to 2 second for the timers
18719          * scan to complete
18720          */
18721         for (i = 0; i < 200; i++) {
18722             DELAY(10000);
18723             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18724                 break;
18725         }
18726     }
18727
18728     /* Clear ILT */
18729     bxe_clear_func_ilt(sc, func);
18730
18731     /*
18732      * Timers workaround bug for E2: if this is vnic-3,
18733      * we need to set the entire ilt range for this timers.
18734      */
18735     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18736         struct ilt_client_info ilt_cli;
18737         /* use dummy TM client */
18738         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18739         ilt_cli.start = 0;
18740         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18741         ilt_cli.client_num = ILT_CLIENT_TM;
18742
18743         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18744     }
18745
18746     /* this assumes that reset_port() called before reset_func()*/
18747     if (!CHIP_IS_E1x(sc)) {
18748         bxe_pf_disable(sc);
18749     }
18750
18751     sc->dmae_ready = 0;
18752 }
18753
18754 static int
18755 bxe_gunzip_init(struct bxe_softc *sc)
18756 {
18757     return (0);
18758 }
18759
18760 static void
18761 bxe_gunzip_end(struct bxe_softc *sc)
18762 {
18763     return;
18764 }
18765
18766 static int
18767 bxe_init_firmware(struct bxe_softc *sc)
18768 {
18769     if (CHIP_IS_E1(sc)) {
18770         ecore_init_e1_firmware(sc);
18771         sc->iro_array = e1_iro_arr;
18772     } else if (CHIP_IS_E1H(sc)) {
18773         ecore_init_e1h_firmware(sc);
18774         sc->iro_array = e1h_iro_arr;
18775     } else if (!CHIP_IS_E1x(sc)) {
18776         ecore_init_e2_firmware(sc);
18777         sc->iro_array = e2_iro_arr;
18778     } else {
18779         BLOGE(sc, "Unsupported chip revision\n");
18780         return (-1);
18781     }
18782
18783     return (0);
18784 }
18785
18786 static void
18787 bxe_release_firmware(struct bxe_softc *sc)
18788 {
18789     /* Do nothing */
18790     return;
18791 }
18792
18793 static int
18794 ecore_gunzip(struct bxe_softc *sc,
18795              const uint8_t    *zbuf,
18796              int              len)
18797 {
18798     /* XXX : Implement... */
18799     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18800     return (FALSE);
18801 }
18802
18803 static void
18804 ecore_reg_wr_ind(struct bxe_softc *sc,
18805                  uint32_t         addr,
18806                  uint32_t         val)
18807 {
18808     bxe_reg_wr_ind(sc, addr, val);
18809 }
18810
18811 static void
18812 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18813                           bus_addr_t       phys_addr,
18814                           uint32_t         addr,
18815                           uint32_t         len)
18816 {
18817     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18818 }
18819
18820 void
18821 ecore_storm_memset_struct(struct bxe_softc *sc,
18822                           uint32_t         addr,
18823                           size_t           size,
18824                           uint32_t         *data)
18825 {
18826     uint8_t i;
18827     for (i = 0; i < size/4; i++) {
18828         REG_WR(sc, addr + (i * 4), data[i]);
18829     }
18830 }
18831