contrib/llvm/lib/CodeGen/RegAllocLinearScan.cpp

   1 //===-- RegAllocLinearScan.cpp - Linear Scan register allocator -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements a linear scan register allocator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "regalloc"
  15 #include "LiveDebugVariables.h"
  16 #include "LiveRangeEdit.h"
  17 #include "VirtRegMap.h"
  18 #include "VirtRegRewriter.h"
  19 #include "RegisterClassInfo.h"
  20 #include "Spiller.h"
  21 #include "RegisterCoalescer.h"
  22 #include "llvm/Analysis/AliasAnalysis.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/CodeGen/CalcSpillWeights.h"
  25 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstr.h"
  28 #include "llvm/CodeGen/MachineLoopInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/Passes.h"
  31 #include "llvm/CodeGen/RegAllocRegistry.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/ADT/EquivalenceClasses.h"
  37 #include "llvm/ADT/SmallSet.h"
  38 #include "llvm/ADT/Statistic.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/Debug.h"
  41 #include "llvm/Support/ErrorHandling.h"
  42 #include "llvm/Support/raw_ostream.h"
  43 #include <algorithm>
  44 #include <queue>
  45 #include <memory>
  46 #include <cmath>
  47
  48 using namespace llvm;
  49
  50 STATISTIC(NumIters     , "Number of iterations performed");
  51 STATISTIC(NumBacktracks, "Number of times we had to backtrack");
  52 STATISTIC(NumCoalesce,   "Number of copies coalesced");
  53 STATISTIC(NumDowngrade,  "Number of registers downgraded");
  54
  55 static cl::opt<bool>
  56 NewHeuristic("new-spilling-heuristic",
  57              cl::desc("Use new spilling heuristic"),
  58              cl::init(false), cl::Hidden);
  59
  60 static cl::opt<bool>
  61 TrivCoalesceEnds("trivial-coalesce-ends",
  62                   cl::desc("Attempt trivial coalescing of interval ends"),
  63                   cl::init(false), cl::Hidden);
  64
  65 static cl::opt<bool>
  66 AvoidWAWHazard("avoid-waw-hazard",
  67                cl::desc("Avoid write-write hazards for some register classes"),
  68                cl::init(false), cl::Hidden);
  69
  70 static RegisterRegAlloc
  71 linearscanRegAlloc("linearscan", "linear scan register allocator",
  72                    createLinearScanRegisterAllocator);
  73
  74 namespace {
  75   // When we allocate a register, add it to a fixed-size queue of
  76   // registers to skip in subsequent allocations. This trades a small
  77   // amount of register pressure and increased spills for flexibility in
  78   // the post-pass scheduler.
  79   //
  80   // Note that in a the number of registers used for reloading spills
  81   // will be one greater than the value of this option.
  82   //
  83   // One big limitation of this is that it doesn't differentiate between
  84   // different register classes. So on x86-64, if there is xmm register
  85   // pressure, it can caused fewer GPRs to be held in the queue.
  86   static cl::opt<unsigned>
  87   NumRecentlyUsedRegs("linearscan-skip-count",
  88                       cl::desc("Number of registers for linearscan to remember"
  89                                "to skip."),
  90                       cl::init(0),
  91                       cl::Hidden);
  92
  93   struct RALinScan : public MachineFunctionPass {
  94     static char ID;
  95     RALinScan() : MachineFunctionPass(ID) {
  96       initializeLiveDebugVariablesPass(*PassRegistry::getPassRegistry());
  97       initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
  98       initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
  99       initializeRegisterCoalescerPass(
 100         *PassRegistry::getPassRegistry());
 101       initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 102       initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 103       initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 104       initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 105       initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 106       initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 107
 108       // Initialize the queue to record recently-used registers.
 109       if (NumRecentlyUsedRegs > 0)
 110         RecentRegs.resize(NumRecentlyUsedRegs, 0);
 111       RecentNext = RecentRegs.begin();
 112       avoidWAW_ = 0;
 113     }
 114
 115     typedef std::pair<LiveInterval*, LiveInterval::iterator> IntervalPtr;
 116     typedef SmallVector<IntervalPtr, 32> IntervalPtrs;
 117   private:
 118     /// RelatedRegClasses - This structure is built the first time a function is
 119     /// compiled, and keeps track of which register classes have registers that
 120     /// belong to multiple classes or have aliases that are in other classes.
 121     EquivalenceClasses<const TargetRegisterClass*> RelatedRegClasses;
 122     DenseMap<unsigned, const TargetRegisterClass*> OneClassForEachPhysReg;
 123
 124     // NextReloadMap - For each register in the map, it maps to the another
 125     // register which is defined by a reload from the same stack slot and
 126     // both reloads are in the same basic block.
 127     DenseMap<unsigned, unsigned> NextReloadMap;
 128
 129     // DowngradedRegs - A set of registers which are being "downgraded", i.e.
 130     // un-favored for allocation.
 131     SmallSet<unsigned, 8> DowngradedRegs;
 132
 133     // DowngradeMap - A map from virtual registers to physical registers being
 134     // downgraded for the virtual registers.
 135     DenseMap<unsigned, unsigned> DowngradeMap;
 136
 137     MachineFunction* mf_;
 138     MachineRegisterInfo* mri_;
 139     const TargetMachine* tm_;
 140     const TargetRegisterInfo* tri_;
 141     const TargetInstrInfo* tii_;
 142     BitVector allocatableRegs_;
 143     BitVector reservedRegs_;
 144     LiveIntervals* li_;
 145     MachineLoopInfo *loopInfo;
 146     RegisterClassInfo RegClassInfo;
 147
 148     /// handled_ - Intervals are added to the handled_ set in the order of their
 149     /// start value.  This is uses for backtracking.
 150     std::vector<LiveInterval*> handled_;
 151
 152     /// fixed_ - Intervals that correspond to machine registers.
 153     ///
 154     IntervalPtrs fixed_;
 155
 156     /// active_ - Intervals that are currently being processed, and which have a
 157     /// live range active for the current point.
 158     IntervalPtrs active_;
 159
 160     /// inactive_ - Intervals that are currently being processed, but which have
 161     /// a hold at the current point.
 162     IntervalPtrs inactive_;
 163
 164     typedef std::priority_queue<LiveInterval*,
 165                                 SmallVector<LiveInterval*, 64>,
 166                                 greater_ptr<LiveInterval> > IntervalHeap;
 167     IntervalHeap unhandled_;
 168
 169     /// regUse_ - Tracks register usage.
 170     SmallVector<unsigned, 32> regUse_;
 171     SmallVector<unsigned, 32> regUseBackUp_;
 172
 173     /// vrm_ - Tracks register assignments.
 174     VirtRegMap* vrm_;
 175
 176     std::auto_ptr<VirtRegRewriter> rewriter_;
 177
 178     std::auto_ptr<Spiller> spiller_;
 179
 180     // The queue of recently-used registers.
 181     SmallVector<unsigned, 4> RecentRegs;
 182     SmallVector<unsigned, 4>::iterator RecentNext;
 183
 184     // Last write-after-write register written.
 185     unsigned avoidWAW_;
 186
 187     // Record that we just picked this register.
 188     void recordRecentlyUsed(unsigned reg) {
 189       assert(reg != 0 && "Recently used register is NOREG!");
 190       if (!RecentRegs.empty()) {
 191         *RecentNext++ = reg;
 192         if (RecentNext == RecentRegs.end())
 193           RecentNext = RecentRegs.begin();
 194       }
 195     }
 196
 197   public:
 198     virtual const char* getPassName() const {
 199       return "Linear Scan Register Allocator";
 200     }
 201
 202     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 203       AU.setPreservesCFG();
 204       AU.addRequired<AliasAnalysis>();
 205       AU.addPreserved<AliasAnalysis>();
 206       AU.addRequired<LiveIntervals>();
 207       AU.addPreserved<SlotIndexes>();
 208       if (StrongPHIElim)
 209         AU.addRequiredID(StrongPHIEliminationID);
 210       // Make sure PassManager knows which analyses to make available
 211       // to coalescing and which analyses coalescing invalidates.
 212       AU.addRequiredTransitive<RegisterCoalescer>();
 213       AU.addRequired<CalculateSpillWeights>();
 214       AU.addRequiredID(LiveStacksID);
 215       AU.addPreservedID(LiveStacksID);
 216       AU.addRequired<MachineLoopInfo>();
 217       AU.addPreserved<MachineLoopInfo>();
 218       AU.addRequired<VirtRegMap>();
 219       AU.addPreserved<VirtRegMap>();
 220       AU.addRequired<LiveDebugVariables>();
 221       AU.addPreserved<LiveDebugVariables>();
 222       AU.addRequiredID(MachineDominatorsID);
 223       AU.addPreservedID(MachineDominatorsID);
 224       MachineFunctionPass::getAnalysisUsage(AU);
 225     }
 226
 227     /// runOnMachineFunction - register allocate the whole function
 228     bool runOnMachineFunction(MachineFunction&);
 229
 230     // Determine if we skip this register due to its being recently used.
 231     bool isRecentlyUsed(unsigned reg) const {
 232       return reg == avoidWAW_ ||
 233        std::find(RecentRegs.begin(), RecentRegs.end(), reg) != RecentRegs.end();
 234     }
 235
 236   private:
 237     /// linearScan - the linear scan algorithm
 238     void linearScan();
 239
 240     /// initIntervalSets - initialize the interval sets.
 241     ///
 242     void initIntervalSets();
 243
 244     /// processActiveIntervals - expire old intervals and move non-overlapping
 245     /// ones to the inactive list.
 246     void processActiveIntervals(SlotIndex CurPoint);
 247
 248     /// processInactiveIntervals - expire old intervals and move overlapping
 249     /// ones to the active list.
 250     void processInactiveIntervals(SlotIndex CurPoint);
 251
 252     /// hasNextReloadInterval - Return the next liveinterval that's being
 253     /// defined by a reload from the same SS as the specified one.
 254     LiveInterval *hasNextReloadInterval(LiveInterval *cur);
 255
 256     /// DowngradeRegister - Downgrade a register for allocation.
 257     void DowngradeRegister(LiveInterval *li, unsigned Reg);
 258
 259     /// UpgradeRegister - Upgrade a register for allocation.
 260     void UpgradeRegister(unsigned Reg);
 261
 262     /// assignRegOrStackSlotAtInterval - assign a register if one
 263     /// is available, or spill.
 264     void assignRegOrStackSlotAtInterval(LiveInterval* cur);
 265
 266     void updateSpillWeights(std::vector<float> &Weights,
 267                             unsigned reg, float weight,
 268                             const TargetRegisterClass *RC);
 269
 270     /// findIntervalsToSpill - Determine the intervals to spill for the
 271     /// specified interval. It's passed the physical registers whose spill
 272     /// weight is the lowest among all the registers whose live intervals
 273     /// conflict with the interval.
 274     void findIntervalsToSpill(LiveInterval *cur,
 275                             std::vector<std::pair<unsigned,float> > &Candidates,
 276                             unsigned NumCands,
 277                             SmallVector<LiveInterval*, 8> &SpillIntervals);
 278
 279     /// attemptTrivialCoalescing - If a simple interval is defined by a copy,
 280     /// try to allocate the definition to the same register as the source,
 281     /// if the register is not defined during the life time of the interval.
 282     /// This eliminates a copy, and is used to coalesce copies which were not
 283     /// coalesced away before allocation either due to dest and src being in
 284     /// different register classes or because the coalescer was overly
 285     /// conservative.
 286     unsigned attemptTrivialCoalescing(LiveInterval &cur, unsigned Reg);
 287
 288     ///
 289     /// Register usage / availability tracking helpers.
 290     ///
 291
 292     void initRegUses() {
 293       regUse_.resize(tri_->getNumRegs(), 0);
 294       regUseBackUp_.resize(tri_->getNumRegs(), 0);
 295     }
 296
 297     void finalizeRegUses() {
 298 #ifndef NDEBUG
 299       // Verify all the registers are "freed".
 300       bool Error = false;
 301       for (unsigned i = 0, e = tri_->getNumRegs(); i != e; ++i) {
 302         if (regUse_[i] != 0) {
 303           dbgs() << tri_->getName(i) << " is still in use!\n";
 304           Error = true;
 305         }
 306       }
 307       if (Error)
 308         llvm_unreachable(0);
 309 #endif
 310       regUse_.clear();
 311       regUseBackUp_.clear();
 312     }
 313
 314     void addRegUse(unsigned physReg) {
 315       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 316              "should be physical register!");
 317       ++regUse_[physReg];
 318       for (const unsigned* as = tri_->getAliasSet(physReg); *as; ++as)
 319         ++regUse_[*as];
 320     }
 321
 322     void delRegUse(unsigned physReg) {
 323       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 324              "should be physical register!");
 325       assert(regUse_[physReg] != 0);
 326       --regUse_[physReg];
 327       for (const unsigned* as = tri_->getAliasSet(physReg); *as; ++as) {
 328         assert(regUse_[*as] != 0);
 329         --regUse_[*as];
 330       }
 331     }
 332
 333     bool isRegAvail(unsigned physReg) const {
 334       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 335              "should be physical register!");
 336       return regUse_[physReg] == 0;
 337     }
 338
 339     void backUpRegUses() {
 340       regUseBackUp_ = regUse_;
 341     }
 342
 343     void restoreRegUses() {
 344       regUse_ = regUseBackUp_;
 345     }
 346
 347     ///
 348     /// Register handling helpers.
 349     ///
 350
 351     /// getFreePhysReg - return a free physical register for this virtual
 352     /// register interval if we have one, otherwise return 0.
 353     unsigned getFreePhysReg(LiveInterval* cur);
 354     unsigned getFreePhysReg(LiveInterval* cur,
 355                             const TargetRegisterClass *RC,
 356                             unsigned MaxInactiveCount,
 357                             SmallVector<unsigned, 256> &inactiveCounts,
 358                             bool SkipDGRegs);
 359
 360     /// getFirstNonReservedPhysReg - return the first non-reserved physical
 361     /// register in the register class.
 362     unsigned getFirstNonReservedPhysReg(const TargetRegisterClass *RC) {
 363       ArrayRef<unsigned> O = RegClassInfo.getOrder(RC);
 364       assert(!O.empty() && "All registers reserved?!");
 365       return O.front();
 366     }
 367
 368     void ComputeRelatedRegClasses();
 369
 370     template <typename ItTy>
 371     void printIntervals(const char* const str, ItTy i, ItTy e) const {
 372       DEBUG({
 373           if (str)
 374             dbgs() << str << " intervals:\n";
 375
 376           for (; i != e; ++i) {
 377             dbgs() << '\t' << *i->first << " -> ";
 378
 379             unsigned reg = i->first->reg;
 380             if (TargetRegisterInfo::isVirtualRegister(reg))
 381               reg = vrm_->getPhys(reg);
 382
 383             dbgs() << tri_->getName(reg) << '\n';
 384           }
 385         });
 386     }
 387   };
 388   char RALinScan::ID = 0;
 389 }
 390
 391 INITIALIZE_PASS_BEGIN(RALinScan, "linearscan-regalloc",
 392                       "Linear Scan Register Allocator", false, false)
 393 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
 394 INITIALIZE_PASS_DEPENDENCY(StrongPHIElimination)
 395 INITIALIZE_PASS_DEPENDENCY(CalculateSpillWeights)
 396 INITIALIZE_PASS_DEPENDENCY(LiveStacks)
 397 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 398 INITIALIZE_PASS_DEPENDENCY(VirtRegMap)
 399 INITIALIZE_PASS_DEPENDENCY(RegisterCoalescer)
 400 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 401 INITIALIZE_PASS_END(RALinScan, "linearscan-regalloc",
 402                     "Linear Scan Register Allocator", false, false)
 403
 404 void RALinScan::ComputeRelatedRegClasses() {
 405   // First pass, add all reg classes to the union, and determine at least one
 406   // reg class that each register is in.
 407   bool HasAliases = false;
 408   for (TargetRegisterInfo::regclass_iterator RCI = tri_->regclass_begin(),
 409        E = tri_->regclass_end(); RCI != E; ++RCI) {
 410     RelatedRegClasses.insert(*RCI);
 411     for (TargetRegisterClass::iterator I = (*RCI)->begin(), E = (*RCI)->end();
 412          I != E; ++I) {
 413       HasAliases = HasAliases || *tri_->getAliasSet(*I) != 0;
 414
 415       const TargetRegisterClass *&PRC = OneClassForEachPhysReg[*I];
 416       if (PRC) {
 417         // Already processed this register.  Just make sure we know that
 418         // multiple register classes share a register.
 419         RelatedRegClasses.unionSets(PRC, *RCI);
 420       } else {
 421         PRC = *RCI;
 422       }
 423     }
 424   }
 425
 426   // Second pass, now that we know conservatively what register classes each reg
 427   // belongs to, add info about aliases.  We don't need to do this for targets
 428   // without register aliases.
 429   if (HasAliases)
 430     for (DenseMap<unsigned, const TargetRegisterClass*>::iterator
 431          I = OneClassForEachPhysReg.begin(), E = OneClassForEachPhysReg.end();
 432          I != E; ++I)
 433       for (const unsigned *AS = tri_->getAliasSet(I->first); *AS; ++AS) {
 434         const TargetRegisterClass *AliasClass =
 435           OneClassForEachPhysReg.lookup(*AS);
 436         if (AliasClass)
 437           RelatedRegClasses.unionSets(I->second, AliasClass);
 438       }
 439 }
 440
 441 /// attemptTrivialCoalescing - If a simple interval is defined by a copy, try
 442 /// allocate the definition the same register as the source register if the
 443 /// register is not defined during live time of the interval. If the interval is
 444 /// killed by a copy, try to use the destination register. This eliminates a
 445 /// copy. This is used to coalesce copies which were not coalesced away before
 446 /// allocation either due to dest and src being in different register classes or
 447 /// because the coalescer was overly conservative.
 448 unsigned RALinScan::attemptTrivialCoalescing(LiveInterval &cur, unsigned Reg) {
 449   unsigned Preference = vrm_->getRegAllocPref(cur.reg);
 450   if ((Preference && Preference == Reg) || !cur.containsOneValue())
 451     return Reg;
 452
 453   // We cannot handle complicated live ranges. Simple linear stuff only.
 454   if (cur.ranges.size() != 1)
 455     return Reg;
 456
 457   const LiveRange &range = cur.ranges.front();
 458
 459   VNInfo *vni = range.valno;
 460   if (vni->isUnused() || !vni->def.isValid())
 461     return Reg;
 462
 463   unsigned CandReg;
 464   {
 465     MachineInstr *CopyMI;
 466     if ((CopyMI = li_->getInstructionFromIndex(vni->def)) && CopyMI->isCopy())
 467       // Defined by a copy, try to extend SrcReg forward
 468       CandReg = CopyMI->getOperand(1).getReg();
 469     else if (TrivCoalesceEnds &&
 470             (CopyMI = li_->getInstructionFromIndex(range.end.getBaseIndex())) &&
 471              CopyMI->isCopy() && cur.reg == CopyMI->getOperand(1).getReg())
 472       // Only used by a copy, try to extend DstReg backwards
 473       CandReg = CopyMI->getOperand(0).getReg();
 474     else
 475       return Reg;
 476
 477     // If the target of the copy is a sub-register then don't coalesce.
 478     if(CopyMI->getOperand(0).getSubReg())
 479       return Reg;
 480   }
 481
 482   if (TargetRegisterInfo::isVirtualRegister(CandReg)) {
 483     if (!vrm_->isAssignedReg(CandReg))
 484       return Reg;
 485     CandReg = vrm_->getPhys(CandReg);
 486   }
 487   if (Reg == CandReg)
 488     return Reg;
 489
 490   const TargetRegisterClass *RC = mri_->getRegClass(cur.reg);
 491   if (!RC->contains(CandReg))
 492     return Reg;
 493
 494   if (li_->conflictsWithPhysReg(cur, *vrm_, CandReg))
 495     return Reg;
 496
 497   // Try to coalesce.
 498   DEBUG(dbgs() << "Coalescing: " << cur << " -> " << tri_->getName(CandReg)
 499         << '\n');
 500   vrm_->clearVirt(cur.reg);
 501   vrm_->assignVirt2Phys(cur.reg, CandReg);
 502
 503   ++NumCoalesce;
 504   return CandReg;
 505 }
 506
 507 bool RALinScan::runOnMachineFunction(MachineFunction &fn) {
 508   mf_ = &fn;
 509   mri_ = &fn.getRegInfo();
 510   tm_ = &fn.getTarget();
 511   tri_ = tm_->getRegisterInfo();
 512   tii_ = tm_->getInstrInfo();
 513   allocatableRegs_ = tri_->getAllocatableSet(fn);
 514   reservedRegs_ = tri_->getReservedRegs(fn);
 515   li_ = &getAnalysis<LiveIntervals>();
 516   loopInfo = &getAnalysis<MachineLoopInfo>();
 517   RegClassInfo.runOnMachineFunction(fn);
 518
 519   // We don't run the coalescer here because we have no reason to
 520   // interact with it.  If the coalescer requires interaction, it
 521   // won't do anything.  If it doesn't require interaction, we assume
 522   // it was run as a separate pass.
 523
 524   // If this is the first function compiled, compute the related reg classes.
 525   if (RelatedRegClasses.empty())
 526     ComputeRelatedRegClasses();
 527
 528   // Also resize register usage trackers.
 529   initRegUses();
 530
 531   vrm_ = &getAnalysis<VirtRegMap>();
 532   if (!rewriter_.get()) rewriter_.reset(createVirtRegRewriter());
 533
 534   spiller_.reset(createSpiller(*this, *mf_, *vrm_));
 535
 536   initIntervalSets();
 537
 538   linearScan();
 539
 540   // Rewrite spill code and update the PhysRegsUsed set.
 541   rewriter_->runOnMachineFunction(*mf_, *vrm_, li_);
 542
 543   // Write out new DBG_VALUE instructions.
 544   getAnalysis<LiveDebugVariables>().emitDebugValues(vrm_);
 545
 546   assert(unhandled_.empty() && "Unhandled live intervals remain!");
 547
 548   finalizeRegUses();
 549
 550   fixed_.clear();
 551   active_.clear();
 552   inactive_.clear();
 553   handled_.clear();
 554   NextReloadMap.clear();
 555   DowngradedRegs.clear();
 556   DowngradeMap.clear();
 557   spiller_.reset(0);
 558
 559   return true;
 560 }
 561
 562 /// initIntervalSets - initialize the interval sets.
 563 ///
 564 void RALinScan::initIntervalSets()
 565 {
 566   assert(unhandled_.empty() && fixed_.empty() &&
 567          active_.empty() && inactive_.empty() &&
 568          "interval sets should be empty on initialization");
 569
 570   handled_.reserve(li_->getNumIntervals());
 571
 572   for (LiveIntervals::iterator i = li_->begin(), e = li_->end(); i != e; ++i) {
 573     if (TargetRegisterInfo::isPhysicalRegister(i->second->reg)) {
 574       if (!i->second->empty() && allocatableRegs_.test(i->second->reg)) {
 575         mri_->setPhysRegUsed(i->second->reg);
 576         fixed_.push_back(std::make_pair(i->second, i->second->begin()));
 577       }
 578     } else {
 579       if (i->second->empty()) {
 580         assignRegOrStackSlotAtInterval(i->second);
 581       }
 582       else
 583         unhandled_.push(i->second);
 584     }
 585   }
 586 }
 587
 588 void RALinScan::linearScan() {
 589   // linear scan algorithm
 590   DEBUG({
 591       dbgs() << "********** LINEAR SCAN **********\n"
 592              << "********** Function: "
 593              << mf_->getFunction()->getName() << '\n';
 594       printIntervals("fixed", fixed_.begin(), fixed_.end());
 595     });
 596
 597   while (!unhandled_.empty()) {
 598     // pick the interval with the earliest start point
 599     LiveInterval* cur = unhandled_.top();
 600     unhandled_.pop();
 601     ++NumIters;
 602     DEBUG(dbgs() << "\n*** CURRENT ***: " << *cur << '\n');
 603
 604     assert(!cur->empty() && "Empty interval in unhandled set.");
 605
 606     processActiveIntervals(cur->beginIndex());
 607     processInactiveIntervals(cur->beginIndex());
 608
 609     assert(TargetRegisterInfo::isVirtualRegister(cur->reg) &&
 610            "Can only allocate virtual registers!");
 611
 612     // Allocating a virtual register. try to find a free
 613     // physical register or spill an interval (possibly this one) in order to
 614     // assign it one.
 615     assignRegOrStackSlotAtInterval(cur);
 616
 617     DEBUG({
 618         printIntervals("active", active_.begin(), active_.end());
 619         printIntervals("inactive", inactive_.begin(), inactive_.end());
 620       });
 621   }
 622
 623   // Expire any remaining active intervals
 624   while (!active_.empty()) {
 625     IntervalPtr &IP = active_.back();
 626     unsigned reg = IP.first->reg;
 627     DEBUG(dbgs() << "\tinterval " << *IP.first << " expired\n");
 628     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 629            "Can only allocate virtual registers!");
 630     reg = vrm_->getPhys(reg);
 631     delRegUse(reg);
 632     active_.pop_back();
 633   }
 634
 635   // Expire any remaining inactive intervals
 636   DEBUG({
 637       for (IntervalPtrs::reverse_iterator
 638              i = inactive_.rbegin(); i != inactive_.rend(); ++i)
 639         dbgs() << "\tinterval " << *i->first << " expired\n";
 640     });
 641   inactive_.clear();
 642
 643   // Add live-ins to every BB except for entry. Also perform trivial coalescing.
 644   MachineFunction::iterator EntryMBB = mf_->begin();
 645   SmallVector<MachineBasicBlock*, 8> LiveInMBBs;
 646   for (LiveIntervals::iterator i = li_->begin(), e = li_->end(); i != e; ++i) {
 647     LiveInterval &cur = *i->second;
 648     unsigned Reg = 0;
 649     bool isPhys = TargetRegisterInfo::isPhysicalRegister(cur.reg);
 650     if (isPhys)
 651       Reg = cur.reg;
 652     else if (vrm_->isAssignedReg(cur.reg))
 653       Reg = attemptTrivialCoalescing(cur, vrm_->getPhys(cur.reg));
 654     if (!Reg)
 655       continue;
 656     // Ignore splited live intervals.
 657     if (!isPhys && vrm_->getPreSplitReg(cur.reg))
 658       continue;
 659
 660     for (LiveInterval::Ranges::const_iterator I = cur.begin(), E = cur.end();
 661          I != E; ++I) {
 662       const LiveRange &LR = *I;
 663       if (li_->findLiveInMBBs(LR.start, LR.end, LiveInMBBs)) {
 664         for (unsigned i = 0, e = LiveInMBBs.size(); i != e; ++i)
 665           if (LiveInMBBs[i] != EntryMBB) {
 666             assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
 667                    "Adding a virtual register to livein set?");
 668             LiveInMBBs[i]->addLiveIn(Reg);
 669           }
 670         LiveInMBBs.clear();
 671       }
 672     }
 673   }
 674
 675   DEBUG(dbgs() << *vrm_);
 676
 677   // Look for physical registers that end up not being allocated even though
 678   // register allocator had to spill other registers in its register class.
 679   if (!vrm_->FindUnusedRegisters(li_))
 680     return;
 681 }
 682
 683 /// processActiveIntervals - expire old intervals and move non-overlapping ones
 684 /// to the inactive list.
 685 void RALinScan::processActiveIntervals(SlotIndex CurPoint)
 686 {
 687   DEBUG(dbgs() << "\tprocessing active intervals:\n");
 688
 689   for (unsigned i = 0, e = active_.size(); i != e; ++i) {
 690     LiveInterval *Interval = active_[i].first;
 691     LiveInterval::iterator IntervalPos = active_[i].second;
 692     unsigned reg = Interval->reg;
 693
 694     IntervalPos = Interval->advanceTo(IntervalPos, CurPoint);
 695
 696     if (IntervalPos == Interval->end()) {     // Remove expired intervals.
 697       DEBUG(dbgs() << "\t\tinterval " << *Interval << " expired\n");
 698       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 699              "Can only allocate virtual registers!");
 700       reg = vrm_->getPhys(reg);
 701       delRegUse(reg);
 702
 703       // Pop off the end of the list.
 704       active_[i] = active_.back();
 705       active_.pop_back();
 706       --i; --e;
 707
 708     } else if (IntervalPos->start > CurPoint) {
 709       // Move inactive intervals to inactive list.
 710       DEBUG(dbgs() << "\t\tinterval " << *Interval << " inactive\n");
 711       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 712              "Can only allocate virtual registers!");
 713       reg = vrm_->getPhys(reg);
 714       delRegUse(reg);
 715       // add to inactive.
 716       inactive_.push_back(std::make_pair(Interval, IntervalPos));
 717
 718       // Pop off the end of the list.
 719       active_[i] = active_.back();
 720       active_.pop_back();
 721       --i; --e;
 722     } else {
 723       // Otherwise, just update the iterator position.
 724       active_[i].second = IntervalPos;
 725     }
 726   }
 727 }
 728
 729 /// processInactiveIntervals - expire old intervals and move overlapping
 730 /// ones to the active list.
 731 void RALinScan::processInactiveIntervals(SlotIndex CurPoint)
 732 {
 733   DEBUG(dbgs() << "\tprocessing inactive intervals:\n");
 734
 735   for (unsigned i = 0, e = inactive_.size(); i != e; ++i) {
 736     LiveInterval *Interval = inactive_[i].first;
 737     LiveInterval::iterator IntervalPos = inactive_[i].second;
 738     unsigned reg = Interval->reg;
 739
 740     IntervalPos = Interval->advanceTo(IntervalPos, CurPoint);
 741
 742     if (IntervalPos == Interval->end()) {       // remove expired intervals.
 743       DEBUG(dbgs() << "\t\tinterval " << *Interval << " expired\n");
 744
 745       // Pop off the end of the list.
 746       inactive_[i] = inactive_.back();
 747       inactive_.pop_back();
 748       --i; --e;
 749     } else if (IntervalPos->start <= CurPoint) {
 750       // move re-activated intervals in active list
 751       DEBUG(dbgs() << "\t\tinterval " << *Interval << " active\n");
 752       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 753              "Can only allocate virtual registers!");
 754       reg = vrm_->getPhys(reg);
 755       addRegUse(reg);
 756       // add to active
 757       active_.push_back(std::make_pair(Interval, IntervalPos));
 758
 759       // Pop off the end of the list.
 760       inactive_[i] = inactive_.back();
 761       inactive_.pop_back();
 762       --i; --e;
 763     } else {
 764       // Otherwise, just update the iterator position.
 765       inactive_[i].second = IntervalPos;
 766     }
 767   }
 768 }
 769
 770 /// updateSpillWeights - updates the spill weights of the specifed physical
 771 /// register and its weight.
 772 void RALinScan::updateSpillWeights(std::vector<float> &Weights,
 773                                    unsigned reg, float weight,
 774                                    const TargetRegisterClass *RC) {
 775   SmallSet<unsigned, 4> Processed;
 776   SmallSet<unsigned, 4> SuperAdded;
 777   SmallVector<unsigned, 4> Supers;
 778   Weights[reg] += weight;
 779   Processed.insert(reg);
 780   for (const unsigned* as = tri_->getAliasSet(reg); *as; ++as) {
 781     Weights[*as] += weight;
 782     Processed.insert(*as);
 783     if (tri_->isSubRegister(*as, reg) &&
 784         SuperAdded.insert(*as) &&
 785         RC->contains(*as)) {
 786       Supers.push_back(*as);
 787     }
 788   }
 789
 790   // If the alias is a super-register, and the super-register is in the
 791   // register class we are trying to allocate. Then add the weight to all
 792   // sub-registers of the super-register even if they are not aliases.
 793   // e.g. allocating for GR32, bh is not used, updating bl spill weight.
 794   //      bl should get the same spill weight otherwise it will be chosen
 795   //      as a spill candidate since spilling bh doesn't make ebx available.
 796   for (unsigned i = 0, e = Supers.size(); i != e; ++i) {
 797     for (const unsigned *sr = tri_->getSubRegisters(Supers[i]); *sr; ++sr)
 798       if (!Processed.count(*sr))
 799         Weights[*sr] += weight;
 800   }
 801 }
 802
 803 static
 804 RALinScan::IntervalPtrs::iterator
 805 FindIntervalInVector(RALinScan::IntervalPtrs &IP, LiveInterval *LI) {
 806   for (RALinScan::IntervalPtrs::iterator I = IP.begin(), E = IP.end();
 807        I != E; ++I)
 808     if (I->first == LI) return I;
 809   return IP.end();
 810 }
 811
 812 static void RevertVectorIteratorsTo(RALinScan::IntervalPtrs &V,
 813                                     SlotIndex Point){
 814   for (unsigned i = 0, e = V.size(); i != e; ++i) {
 815     RALinScan::IntervalPtr &IP = V[i];
 816     LiveInterval::iterator I = std::upper_bound(IP.first->begin(),
 817                                                 IP.second, Point);
 818     if (I != IP.first->begin()) --I;
 819     IP.second = I;
 820   }
 821 }
 822
 823 /// getConflictWeight - Return the number of conflicts between cur
 824 /// live interval and defs and uses of Reg weighted by loop depthes.
 825 static
 826 float getConflictWeight(LiveInterval *cur, unsigned Reg, LiveIntervals *li_,
 827                         MachineRegisterInfo *mri_,
 828                         MachineLoopInfo *loopInfo) {
 829   float Conflicts = 0;
 830   for (MachineRegisterInfo::reg_iterator I = mri_->reg_begin(Reg),
 831          E = mri_->reg_end(); I != E; ++I) {
 832     MachineInstr *MI = &*I;
 833     if (cur->liveAt(li_->getInstructionIndex(MI))) {
 834       unsigned loopDepth = loopInfo->getLoopDepth(MI->getParent());
 835       Conflicts += std::pow(10.0f, (float)loopDepth);
 836     }
 837   }
 838   return Conflicts;
 839 }
 840
 841 /// findIntervalsToSpill - Determine the intervals to spill for the
 842 /// specified interval. It's passed the physical registers whose spill
 843 /// weight is the lowest among all the registers whose live intervals
 844 /// conflict with the interval.
 845 void RALinScan::findIntervalsToSpill(LiveInterval *cur,
 846                             std::vector<std::pair<unsigned,float> > &Candidates,
 847                             unsigned NumCands,
 848                             SmallVector<LiveInterval*, 8> &SpillIntervals) {
 849   // We have figured out the *best* register to spill. But there are other
 850   // registers that are pretty good as well (spill weight within 3%). Spill
 851   // the one that has fewest defs and uses that conflict with cur.
 852   float Conflicts[3] = { 0.0f, 0.0f, 0.0f };
 853   SmallVector<LiveInterval*, 8> SLIs[3];
 854
 855   DEBUG({
 856       dbgs() << "\tConsidering " << NumCands << " candidates: ";
 857       for (unsigned i = 0; i != NumCands; ++i)
 858         dbgs() << tri_->getName(Candidates[i].first) << " ";
 859       dbgs() << "\n";
 860     });
 861
 862   // Calculate the number of conflicts of each candidate.
 863   for (IntervalPtrs::iterator i = active_.begin(); i != active_.end(); ++i) {
 864     unsigned Reg = i->first->reg;
 865     unsigned PhysReg = vrm_->getPhys(Reg);
 866     if (!cur->overlapsFrom(*i->first, i->second))
 867       continue;
 868     for (unsigned j = 0; j < NumCands; ++j) {
 869       unsigned Candidate = Candidates[j].first;
 870       if (tri_->regsOverlap(PhysReg, Candidate)) {
 871         if (NumCands > 1)
 872           Conflicts[j] += getConflictWeight(cur, Reg, li_, mri_, loopInfo);
 873         SLIs[j].push_back(i->first);
 874       }
 875     }
 876   }
 877
 878   for (IntervalPtrs::iterator i = inactive_.begin(); i != inactive_.end(); ++i){
 879     unsigned Reg = i->first->reg;
 880     unsigned PhysReg = vrm_->getPhys(Reg);
 881     if (!cur->overlapsFrom(*i->first, i->second-1))
 882       continue;
 883     for (unsigned j = 0; j < NumCands; ++j) {
 884       unsigned Candidate = Candidates[j].first;
 885       if (tri_->regsOverlap(PhysReg, Candidate)) {
 886         if (NumCands > 1)
 887           Conflicts[j] += getConflictWeight(cur, Reg, li_, mri_, loopInfo);
 888         SLIs[j].push_back(i->first);
 889       }
 890     }
 891   }
 892
 893   // Which is the best candidate?
 894   unsigned BestCandidate = 0;
 895   float MinConflicts = Conflicts[0];
 896   for (unsigned i = 1; i != NumCands; ++i) {
 897     if (Conflicts[i] < MinConflicts) {
 898       BestCandidate = i;
 899       MinConflicts = Conflicts[i];
 900     }
 901   }
 902
 903   std::copy(SLIs[BestCandidate].begin(), SLIs[BestCandidate].end(),
 904             std::back_inserter(SpillIntervals));
 905 }
 906
 907 namespace {
 908   struct WeightCompare {
 909   private:
 910     const RALinScan &Allocator;
 911
 912   public:
 913     WeightCompare(const RALinScan &Alloc) : Allocator(Alloc) {}
 914
 915     typedef std::pair<unsigned, float> RegWeightPair;
 916     bool operator()(const RegWeightPair &LHS, const RegWeightPair &RHS) const {
 917       return LHS.second < RHS.second && !Allocator.isRecentlyUsed(LHS.first);
 918     }
 919   };
 920 }
 921
 922 static bool weightsAreClose(float w1, float w2) {
 923   if (!NewHeuristic)
 924     return false;
 925
 926   float diff = w1 - w2;
 927   if (diff <= 0.02f)  // Within 0.02f
 928     return true;
 929   return (diff / w2) <= 0.05f;  // Within 5%.
 930 }
 931
 932 LiveInterval *RALinScan::hasNextReloadInterval(LiveInterval *cur) {
 933   DenseMap<unsigned, unsigned>::iterator I = NextReloadMap.find(cur->reg);
 934   if (I == NextReloadMap.end())
 935     return 0;
 936   return &li_->getInterval(I->second);
 937 }
 938
 939 void RALinScan::DowngradeRegister(LiveInterval *li, unsigned Reg) {
 940   for (const unsigned *AS = tri_->getOverlaps(Reg); *AS; ++AS) {
 941     bool isNew = DowngradedRegs.insert(*AS);
 942     (void)isNew; // Silence compiler warning.
 943     assert(isNew && "Multiple reloads holding the same register?");
 944     DowngradeMap.insert(std::make_pair(li->reg, *AS));
 945   }
 946   ++NumDowngrade;
 947 }
 948
 949 void RALinScan::UpgradeRegister(unsigned Reg) {
 950   if (Reg) {
 951     DowngradedRegs.erase(Reg);
 952     for (const unsigned *AS = tri_->getAliasSet(Reg); *AS; ++AS)
 953       DowngradedRegs.erase(*AS);
 954   }
 955 }
 956
 957 namespace {
 958   struct LISorter {
 959     bool operator()(LiveInterval* A, LiveInterval* B) {
 960       return A->beginIndex() < B->beginIndex();
 961     }
 962   };
 963 }
 964
 965 /// assignRegOrStackSlotAtInterval - assign a register if one is available, or
 966 /// spill.
 967 void RALinScan::assignRegOrStackSlotAtInterval(LiveInterval* cur) {
 968   const TargetRegisterClass *RC = mri_->getRegClass(cur->reg);
 969   DEBUG(dbgs() << "\tallocating current interval from "
 970                << RC->getName() << ": ");
 971
 972   // This is an implicitly defined live interval, just assign any register.
 973   if (cur->empty()) {
 974     unsigned physReg = vrm_->getRegAllocPref(cur->reg);
 975     if (!physReg)
 976       physReg = getFirstNonReservedPhysReg(RC);
 977     DEBUG(dbgs() <<  tri_->getName(physReg) << '\n');
 978     // Note the register is not really in use.
 979     vrm_->assignVirt2Phys(cur->reg, physReg);
 980     return;
 981   }
 982
 983   backUpRegUses();
 984
 985   std::vector<std::pair<unsigned, float> > SpillWeightsToAdd;
 986   SlotIndex StartPosition = cur->beginIndex();
 987   const TargetRegisterClass *RCLeader = RelatedRegClasses.getLeaderValue(RC);
 988
 989   // If start of this live interval is defined by a move instruction and its
 990   // source is assigned a physical register that is compatible with the target
 991   // register class, then we should try to assign it the same register.
 992   // This can happen when the move is from a larger register class to a smaller
 993   // one, e.g. X86::mov32to32_. These move instructions are not coalescable.
 994   if (!vrm_->getRegAllocPref(cur->reg) && cur->hasAtLeastOneValue()) {
 995     VNInfo *vni = cur->begin()->valno;
 996     if (!vni->isUnused() && vni->def.isValid()) {
 997       MachineInstr *CopyMI = li_->getInstructionFromIndex(vni->def);
 998       if (CopyMI && CopyMI->isCopy()) {
 999         unsigned DstSubReg = CopyMI->getOperand(0).getSubReg();
1000         unsigned SrcReg = CopyMI->getOperand(1).getReg();
1001         unsigned SrcSubReg = CopyMI->getOperand(1).getSubReg();
1002         unsigned Reg = 0;
1003         if (TargetRegisterInfo::isPhysicalRegister(SrcReg))
1004           Reg = SrcReg;
1005         else if (vrm_->isAssignedReg(SrcReg))
1006           Reg = vrm_->getPhys(SrcReg);
1007         if (Reg) {
1008           if (SrcSubReg)
1009             Reg = tri_->getSubReg(Reg, SrcSubReg);
1010           if (DstSubReg)
1011             Reg = tri_->getMatchingSuperReg(Reg, DstSubReg, RC);
1012           if (Reg && allocatableRegs_[Reg] && RC->contains(Reg))
1013             mri_->setRegAllocationHint(cur->reg, 0, Reg);
1014         }
1015       }
1016     }
1017   }
1018
1019   // For every interval in inactive we overlap with, mark the
1020   // register as not free and update spill weights.
1021   for (IntervalPtrs::const_iterator i = inactive_.begin(),
1022          e = inactive_.end(); i != e; ++i) {
1023     unsigned Reg = i->first->reg;
1024     assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
1025            "Can only allocate virtual registers!");
1026     const TargetRegisterClass *RegRC = mri_->getRegClass(Reg);
1027     // If this is not in a related reg class to the register we're allocating,
1028     // don't check it.
1029     if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader &&
1030         cur->overlapsFrom(*i->first, i->second-1)) {
1031       Reg = vrm_->getPhys(Reg);
1032       addRegUse(Reg);
1033       SpillWeightsToAdd.push_back(std::make_pair(Reg, i->first->weight));
1034     }
1035   }
1036
1037   // Speculatively check to see if we can get a register right now.  If not,
1038   // we know we won't be able to by adding more constraints.  If so, we can
1039   // check to see if it is valid.  Doing an exhaustive search of the fixed_ list
1040   // is very bad (it contains all callee clobbered registers for any functions
1041   // with a call), so we want to avoid doing that if possible.
1042   unsigned physReg = getFreePhysReg(cur);
1043   unsigned BestPhysReg = physReg;
1044   if (physReg) {
1045     // We got a register.  However, if it's in the fixed_ list, we might
1046     // conflict with it.  Check to see if we conflict with it or any of its
1047     // aliases.
1048     SmallSet<unsigned, 8> RegAliases;
1049     for (const unsigned *AS = tri_->getAliasSet(physReg); *AS; ++AS)
1050       RegAliases.insert(*AS);
1051
1052     bool ConflictsWithFixed = false;
1053     for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1054       IntervalPtr &IP = fixed_[i];
1055       if (physReg == IP.first->reg || RegAliases.count(IP.first->reg)) {
1056         // Okay, this reg is on the fixed list.  Check to see if we actually
1057         // conflict.
1058         LiveInterval *I = IP.first;
1059         if (I->endIndex() > StartPosition) {
1060           LiveInterval::iterator II = I->advanceTo(IP.second, StartPosition);
1061           IP.second = II;
1062           if (II != I->begin() && II->start > StartPosition)
1063             --II;
1064           if (cur->overlapsFrom(*I, II)) {
1065             ConflictsWithFixed = true;
1066             break;
1067           }
1068         }
1069       }
1070     }
1071
1072     // Okay, the register picked by our speculative getFreePhysReg call turned
1073     // out to be in use.  Actually add all of the conflicting fixed registers to
1074     // regUse_ so we can do an accurate query.
1075     if (ConflictsWithFixed) {
1076       // For every interval in fixed we overlap with, mark the register as not
1077       // free and update spill weights.
1078       for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1079         IntervalPtr &IP = fixed_[i];
1080         LiveInterval *I = IP.first;
1081
1082         const TargetRegisterClass *RegRC = OneClassForEachPhysReg[I->reg];
1083         if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader &&
1084             I->endIndex() > StartPosition) {
1085           LiveInterval::iterator II = I->advanceTo(IP.second, StartPosition);
1086           IP.second = II;
1087           if (II != I->begin() && II->start > StartPosition)
1088             --II;
1089           if (cur->overlapsFrom(*I, II)) {
1090             unsigned reg = I->reg;
1091             addRegUse(reg);
1092             SpillWeightsToAdd.push_back(std::make_pair(reg, I->weight));
1093           }
1094         }
1095       }
1096
1097       // Using the newly updated regUse_ object, which includes conflicts in the
1098       // future, see if there are any registers available.
1099       physReg = getFreePhysReg(cur);
1100     }
1101   }
1102
1103   // Restore the physical register tracker, removing information about the
1104   // future.
1105   restoreRegUses();
1106
1107   // If we find a free register, we are done: assign this virtual to
1108   // the free physical register and add this interval to the active
1109   // list.
1110   if (physReg) {
1111     DEBUG(dbgs() <<  tri_->getName(physReg) << '\n');
1112     assert(RC->contains(physReg) && "Invalid candidate");
1113     vrm_->assignVirt2Phys(cur->reg, physReg);
1114     addRegUse(physReg);
1115     active_.push_back(std::make_pair(cur, cur->begin()));
1116     handled_.push_back(cur);
1117
1118     // Remember physReg for avoiding a write-after-write hazard in the next
1119     // instruction.
1120     if (AvoidWAWHazard &&
1121         tri_->avoidWriteAfterWrite(mri_->getRegClass(cur->reg)))
1122       avoidWAW_ = physReg;
1123
1124     // "Upgrade" the physical register since it has been allocated.
1125     UpgradeRegister(physReg);
1126     if (LiveInterval *NextReloadLI = hasNextReloadInterval(cur)) {
1127       // "Downgrade" physReg to try to keep physReg from being allocated until
1128       // the next reload from the same SS is allocated.
1129       mri_->setRegAllocationHint(NextReloadLI->reg, 0, physReg);
1130       DowngradeRegister(cur, physReg);
1131     }
1132     return;
1133   }
1134   DEBUG(dbgs() << "no free registers\n");
1135
1136   // Compile the spill weights into an array that is better for scanning.
1137   std::vector<float> SpillWeights(tri_->getNumRegs(), 0.0f);
1138   for (std::vector<std::pair<unsigned, float> >::iterator
1139        I = SpillWeightsToAdd.begin(), E = SpillWeightsToAdd.end(); I != E; ++I)
1140     updateSpillWeights(SpillWeights, I->first, I->second, RC);
1141
1142   // for each interval in active, update spill weights.
1143   for (IntervalPtrs::const_iterator i = active_.begin(), e = active_.end();
1144        i != e; ++i) {
1145     unsigned reg = i->first->reg;
1146     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
1147            "Can only allocate virtual registers!");
1148     reg = vrm_->getPhys(reg);
1149     updateSpillWeights(SpillWeights, reg, i->first->weight, RC);
1150   }
1151
1152   DEBUG(dbgs() << "\tassigning stack slot at interval "<< *cur << ":\n");
1153
1154   // Find a register to spill.
1155   float minWeight = HUGE_VALF;
1156   unsigned minReg = 0;
1157
1158   bool Found = false;
1159   std::vector<std::pair<unsigned,float> > RegsWeights;
1160   ArrayRef<unsigned> Order = RegClassInfo.getOrder(RC);
1161   if (!minReg || SpillWeights[minReg] == HUGE_VALF)
1162     for (unsigned i = 0; i != Order.size(); ++i) {
1163       unsigned reg = Order[i];
1164       float regWeight = SpillWeights[reg];
1165       // Skip recently allocated registers and reserved registers.
1166       if (minWeight > regWeight && !isRecentlyUsed(reg))
1167         Found = true;
1168       RegsWeights.push_back(std::make_pair(reg, regWeight));
1169     }
1170
1171   // If we didn't find a register that is spillable, try aliases?
1172   if (!Found) {
1173     for (unsigned i = 0; i != Order.size(); ++i) {
1174       unsigned reg = Order[i];
1175       // No need to worry about if the alias register size < regsize of RC.
1176       // We are going to spill all registers that alias it anyway.
1177       for (const unsigned* as = tri_->getAliasSet(reg); *as; ++as)
1178         RegsWeights.push_back(std::make_pair(*as, SpillWeights[*as]));
1179     }
1180   }
1181
1182   // Sort all potential spill candidates by weight.
1183   std::sort(RegsWeights.begin(), RegsWeights.end(), WeightCompare(*this));
1184   minReg = RegsWeights[0].first;
1185   minWeight = RegsWeights[0].second;
1186   if (minWeight == HUGE_VALF) {
1187     // All registers must have inf weight. Just grab one!
1188     minReg = BestPhysReg ? BestPhysReg : getFirstNonReservedPhysReg(RC);
1189     if (cur->weight == HUGE_VALF ||
1190         li_->getApproximateInstructionCount(*cur) == 0) {
1191       // Spill a physical register around defs and uses.
1192       if (li_->spillPhysRegAroundRegDefsUses(*cur, minReg, *vrm_)) {
1193         // spillPhysRegAroundRegDefsUses may have invalidated iterator stored
1194         // in fixed_. Reset them.
1195         for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1196           IntervalPtr &IP = fixed_[i];
1197           LiveInterval *I = IP.first;
1198           if (I->reg == minReg || tri_->isSubRegister(minReg, I->reg))
1199             IP.second = I->advanceTo(I->begin(), StartPosition);
1200         }
1201
1202         DowngradedRegs.clear();
1203         assignRegOrStackSlotAtInterval(cur);
1204       } else {
1205         assert(false && "Ran out of registers during register allocation!");
1206         report_fatal_error("Ran out of registers during register allocation!");
1207       }
1208       return;
1209     }
1210   }
1211
1212   // Find up to 3 registers to consider as spill candidates.
1213   unsigned LastCandidate = RegsWeights.size() >= 3 ? 3 : 1;
1214   while (LastCandidate > 1) {
1215     if (weightsAreClose(RegsWeights[LastCandidate-1].second, minWeight))
1216       break;
1217     --LastCandidate;
1218   }
1219
1220   DEBUG({
1221       dbgs() << "\t\tregister(s) with min weight(s): ";
1222
1223       for (unsigned i = 0; i != LastCandidate; ++i)
1224         dbgs() << tri_->getName(RegsWeights[i].first)
1225                << " (" << RegsWeights[i].second << ")\n";
1226     });
1227
1228   // If the current has the minimum weight, we need to spill it and
1229   // add any added intervals back to unhandled, and restart
1230   // linearscan.
1231   if (cur->weight != HUGE_VALF && cur->weight <= minWeight) {
1232     DEBUG(dbgs() << "\t\t\tspilling(c): " << *cur << '\n');
1233     SmallVector<LiveInterval*, 8> added;
1234     LiveRangeEdit LRE(*cur, added);
1235     spiller_->spill(LRE);
1236
1237     std::sort(added.begin(), added.end(), LISorter());
1238     if (added.empty())
1239       return;  // Early exit if all spills were folded.
1240
1241     // Merge added with unhandled.  Note that we have already sorted
1242     // intervals returned by addIntervalsForSpills by their starting
1243     // point.
1244     // This also update the NextReloadMap. That is, it adds mapping from a
1245     // register defined by a reload from SS to the next reload from SS in the
1246     // same basic block.
1247     MachineBasicBlock *LastReloadMBB = 0;
1248     LiveInterval *LastReload = 0;
1249     int LastReloadSS = VirtRegMap::NO_STACK_SLOT;
1250     for (unsigned i = 0, e = added.size(); i != e; ++i) {
1251       LiveInterval *ReloadLi = added[i];
1252       if (ReloadLi->weight == HUGE_VALF &&
1253           li_->getApproximateInstructionCount(*ReloadLi) == 0) {
1254         SlotIndex ReloadIdx = ReloadLi->beginIndex();
1255         MachineBasicBlock *ReloadMBB = li_->getMBBFromIndex(ReloadIdx);
1256         int ReloadSS = vrm_->getStackSlot(ReloadLi->reg);
1257         if (LastReloadMBB == ReloadMBB && LastReloadSS == ReloadSS) {
1258           // Last reload of same SS is in the same MBB. We want to try to
1259           // allocate both reloads the same register and make sure the reg
1260           // isn't clobbered in between if at all possible.
1261           assert(LastReload->beginIndex() < ReloadIdx);
1262           NextReloadMap.insert(std::make_pair(LastReload->reg, ReloadLi->reg));
1263         }
1264         LastReloadMBB = ReloadMBB;
1265         LastReload = ReloadLi;
1266         LastReloadSS = ReloadSS;
1267       }
1268       unhandled_.push(ReloadLi);
1269     }
1270     return;
1271   }
1272
1273   ++NumBacktracks;
1274
1275   // Push the current interval back to unhandled since we are going
1276   // to re-run at least this iteration. Since we didn't modify it it
1277   // should go back right in the front of the list
1278   unhandled_.push(cur);
1279
1280   assert(TargetRegisterInfo::isPhysicalRegister(minReg) &&
1281          "did not choose a register to spill?");
1282
1283   // We spill all intervals aliasing the register with
1284   // minimum weight, rollback to the interval with the earliest
1285   // start point and let the linear scan algorithm run again
1286   SmallVector<LiveInterval*, 8> spillIs;
1287
1288   // Determine which intervals have to be spilled.
1289   findIntervalsToSpill(cur, RegsWeights, LastCandidate, spillIs);
1290
1291   // Set of spilled vregs (used later to rollback properly)
1292   SmallSet<unsigned, 8> spilled;
1293
1294   // The earliest start of a Spilled interval indicates up to where
1295   // in handled we need to roll back
1296   assert(!spillIs.empty() && "No spill intervals?");
1297   SlotIndex earliestStart = spillIs[0]->beginIndex();
1298
1299   // Spill live intervals of virtual regs mapped to the physical register we
1300   // want to clear (and its aliases).  We only spill those that overlap with the
1301   // current interval as the rest do not affect its allocation. we also keep
1302   // track of the earliest start of all spilled live intervals since this will
1303   // mark our rollback point.
1304   SmallVector<LiveInterval*, 8> added;
1305   while (!spillIs.empty()) {
1306     LiveInterval *sli = spillIs.back();
1307     spillIs.pop_back();
1308     DEBUG(dbgs() << "\t\t\tspilling(a): " << *sli << '\n');
1309     if (sli->beginIndex() < earliestStart)
1310       earliestStart = sli->beginIndex();
1311     LiveRangeEdit LRE(*sli, added, 0, &spillIs);
1312     spiller_->spill(LRE);
1313     spilled.insert(sli->reg);
1314   }
1315
1316   // Include any added intervals in earliestStart.
1317   for (unsigned i = 0, e = added.size(); i != e; ++i) {
1318     SlotIndex SI = added[i]->beginIndex();
1319     if (SI < earliestStart)
1320       earliestStart = SI;
1321   }
1322
1323   DEBUG(dbgs() << "\t\trolling back to: " << earliestStart << '\n');
1324
1325   // Scan handled in reverse order up to the earliest start of a
1326   // spilled live interval and undo each one, restoring the state of
1327   // unhandled.
1328   while (!handled_.empty()) {
1329     LiveInterval* i = handled_.back();
1330     // If this interval starts before t we are done.
1331     if (!i->empty() && i->beginIndex() < earliestStart)
1332       break;
1333     DEBUG(dbgs() << "\t\t\tundo changes for: " << *i << '\n');
1334     handled_.pop_back();
1335
1336     // When undoing a live interval allocation we must know if it is active or
1337     // inactive to properly update regUse_ and the VirtRegMap.
1338     IntervalPtrs::iterator it;
1339     if ((it = FindIntervalInVector(active_, i)) != active_.end()) {
1340       active_.erase(it);
1341       assert(!TargetRegisterInfo::isPhysicalRegister(i->reg));
1342       if (!spilled.count(i->reg))
1343         unhandled_.push(i);
1344       delRegUse(vrm_->getPhys(i->reg));
1345       vrm_->clearVirt(i->reg);
1346     } else if ((it = FindIntervalInVector(inactive_, i)) != inactive_.end()) {
1347       inactive_.erase(it);
1348       assert(!TargetRegisterInfo::isPhysicalRegister(i->reg));
1349       if (!spilled.count(i->reg))
1350         unhandled_.push(i);
1351       vrm_->clearVirt(i->reg);
1352     } else {
1353       assert(TargetRegisterInfo::isVirtualRegister(i->reg) &&
1354              "Can only allocate virtual registers!");
1355       vrm_->clearVirt(i->reg);
1356       unhandled_.push(i);
1357     }
1358
1359     DenseMap<unsigned, unsigned>::iterator ii = DowngradeMap.find(i->reg);
1360     if (ii == DowngradeMap.end())
1361       // It interval has a preference, it must be defined by a copy. Clear the
1362       // preference now since the source interval allocation may have been
1363       // undone as well.
1364       mri_->setRegAllocationHint(i->reg, 0, 0);
1365     else {
1366       UpgradeRegister(ii->second);
1367     }
1368   }
1369
1370   // Rewind the iterators in the active, inactive, and fixed lists back to the
1371   // point we reverted to.
1372   RevertVectorIteratorsTo(active_, earliestStart);
1373   RevertVectorIteratorsTo(inactive_, earliestStart);
1374   RevertVectorIteratorsTo(fixed_, earliestStart);
1375
1376   // Scan the rest and undo each interval that expired after t and
1377   // insert it in active (the next iteration of the algorithm will
1378   // put it in inactive if required)
1379   for (unsigned i = 0, e = handled_.size(); i != e; ++i) {
1380     LiveInterval *HI = handled_[i];
1381     if (!HI->expiredAt(earliestStart) &&
1382         HI->expiredAt(cur->beginIndex())) {
1383       DEBUG(dbgs() << "\t\t\tundo changes for: " << *HI << '\n');
1384       active_.push_back(std::make_pair(HI, HI->begin()));
1385       assert(!TargetRegisterInfo::isPhysicalRegister(HI->reg));
1386       addRegUse(vrm_->getPhys(HI->reg));
1387     }
1388   }
1389
1390   // Merge added with unhandled.
1391   // This also update the NextReloadMap. That is, it adds mapping from a
1392   // register defined by a reload from SS to the next reload from SS in the
1393   // same basic block.
1394   MachineBasicBlock *LastReloadMBB = 0;
1395   LiveInterval *LastReload = 0;
1396   int LastReloadSS = VirtRegMap::NO_STACK_SLOT;
1397   std::sort(added.begin(), added.end(), LISorter());
1398   for (unsigned i = 0, e = added.size(); i != e; ++i) {
1399     LiveInterval *ReloadLi = added[i];
1400     if (ReloadLi->weight == HUGE_VALF &&
1401         li_->getApproximateInstructionCount(*ReloadLi) == 0) {
1402       SlotIndex ReloadIdx = ReloadLi->beginIndex();
1403       MachineBasicBlock *ReloadMBB = li_->getMBBFromIndex(ReloadIdx);
1404       int ReloadSS = vrm_->getStackSlot(ReloadLi->reg);
1405       if (LastReloadMBB == ReloadMBB && LastReloadSS == ReloadSS) {
1406         // Last reload of same SS is in the same MBB. We want to try to
1407         // allocate both reloads the same register and make sure the reg
1408         // isn't clobbered in between if at all possible.
1409         assert(LastReload->beginIndex() < ReloadIdx);
1410         NextReloadMap.insert(std::make_pair(LastReload->reg, ReloadLi->reg));
1411       }
1412       LastReloadMBB = ReloadMBB;
1413       LastReload = ReloadLi;
1414       LastReloadSS = ReloadSS;
1415     }
1416     unhandled_.push(ReloadLi);
1417   }
1418 }
1419
1420 unsigned RALinScan::getFreePhysReg(LiveInterval* cur,
1421                                    const TargetRegisterClass *RC,
1422                                    unsigned MaxInactiveCount,
1423                                    SmallVector<unsigned, 256> &inactiveCounts,
1424                                    bool SkipDGRegs) {
1425   unsigned FreeReg = 0;
1426   unsigned FreeRegInactiveCount = 0;
1427
1428   std::pair<unsigned, unsigned> Hint = mri_->getRegAllocationHint(cur->reg);
1429   // Resolve second part of the hint (if possible) given the current allocation.
1430   unsigned physReg = Hint.second;
1431   if (TargetRegisterInfo::isVirtualRegister(physReg) && vrm_->hasPhys(physReg))
1432     physReg = vrm_->getPhys(physReg);
1433
1434   ArrayRef<unsigned> Order;
1435   if (Hint.first)
1436     Order = tri_->getRawAllocationOrder(RC, Hint.first, physReg, *mf_);
1437   else
1438     Order = RegClassInfo.getOrder(RC);
1439
1440   assert(!Order.empty() && "No allocatable register in this register class!");
1441
1442   // Scan for the first available register.
1443   for (unsigned i = 0; i != Order.size(); ++i) {
1444     unsigned Reg = Order[i];
1445     // Ignore "downgraded" registers.
1446     if (SkipDGRegs && DowngradedRegs.count(Reg))
1447       continue;
1448     // Skip reserved registers.
1449     if (reservedRegs_.test(Reg))
1450       continue;
1451     // Skip recently allocated registers.
1452     if (isRegAvail(Reg) && (!SkipDGRegs || !isRecentlyUsed(Reg))) {
1453       FreeReg = Reg;
1454       if (FreeReg < inactiveCounts.size())
1455         FreeRegInactiveCount = inactiveCounts[FreeReg];
1456       else
1457         FreeRegInactiveCount = 0;
1458       break;
1459     }
1460   }
1461
1462   // If there are no free regs, or if this reg has the max inactive count,
1463   // return this register.
1464   if (FreeReg == 0 || FreeRegInactiveCount == MaxInactiveCount) {
1465     // Remember what register we picked so we can skip it next time.
1466     if (FreeReg != 0) recordRecentlyUsed(FreeReg);
1467     return FreeReg;
1468   }
1469
1470   // Continue scanning the registers, looking for the one with the highest
1471   // inactive count.  Alkis found that this reduced register pressure very
1472   // slightly on X86 (in rev 1.94 of this file), though this should probably be
1473   // reevaluated now.
1474   for (unsigned i = 0; i != Order.size(); ++i) {
1475     unsigned Reg = Order[i];
1476     // Ignore "downgraded" registers.
1477     if (SkipDGRegs && DowngradedRegs.count(Reg))
1478       continue;
1479     // Skip reserved registers.
1480     if (reservedRegs_.test(Reg))
1481       continue;
1482     if (isRegAvail(Reg) && Reg < inactiveCounts.size() &&
1483         FreeRegInactiveCount < inactiveCounts[Reg] &&
1484         (!SkipDGRegs || !isRecentlyUsed(Reg))) {
1485       FreeReg = Reg;
1486       FreeRegInactiveCount = inactiveCounts[Reg];
1487       if (FreeRegInactiveCount == MaxInactiveCount)
1488         break;    // We found the one with the max inactive count.
1489     }
1490   }
1491
1492   // Remember what register we picked so we can skip it next time.
1493   recordRecentlyUsed(FreeReg);
1494
1495   return FreeReg;
1496 }
1497
1498 /// getFreePhysReg - return a free physical register for this virtual register
1499 /// interval if we have one, otherwise return 0.
1500 unsigned RALinScan::getFreePhysReg(LiveInterval *cur) {
1501   SmallVector<unsigned, 256> inactiveCounts;
1502   unsigned MaxInactiveCount = 0;
1503
1504   const TargetRegisterClass *RC = mri_->getRegClass(cur->reg);
1505   const TargetRegisterClass *RCLeader = RelatedRegClasses.getLeaderValue(RC);
1506
1507   for (IntervalPtrs::iterator i = inactive_.begin(), e = inactive_.end();
1508        i != e; ++i) {
1509     unsigned reg = i->first->reg;
1510     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
1511            "Can only allocate virtual registers!");
1512
1513     // If this is not in a related reg class to the register we're allocating,
1514     // don't check it.
1515     const TargetRegisterClass *RegRC = mri_->getRegClass(reg);
1516     if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader) {
1517       reg = vrm_->getPhys(reg);
1518       if (inactiveCounts.size() <= reg)
1519         inactiveCounts.resize(reg+1);
1520       ++inactiveCounts[reg];
1521       MaxInactiveCount = std::max(MaxInactiveCount, inactiveCounts[reg]);
1522     }
1523   }
1524
1525   // If copy coalescer has assigned a "preferred" register, check if it's
1526   // available first.
1527   unsigned Preference = vrm_->getRegAllocPref(cur->reg);
1528   if (Preference) {
1529     DEBUG(dbgs() << "(preferred: " << tri_->getName(Preference) << ") ");
1530     if (isRegAvail(Preference) &&
1531         RC->contains(Preference))
1532       return Preference;
1533   }
1534
1535   unsigned FreeReg = getFreePhysReg(cur, RC, MaxInactiveCount, inactiveCounts,
1536                                     true);
1537   if (FreeReg)
1538     return FreeReg;
1539   return getFreePhysReg(cur, RC, MaxInactiveCount, inactiveCounts, false);
1540 }
1541
1542 FunctionPass* llvm::createLinearScanRegisterAllocator() {
1543   return new RALinScan();
1544 }