contrib/llvm/lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass {
 351   let Name = "RegList";
 352   let SuperClasses = [];
 353 }
 354
 355 def DPRRegListAsmOperand : AsmOperandClass {
 356   let Name = "DPRRegList";
 357   let SuperClasses = [];
 358 }
 359
 360 def SPRRegListAsmOperand : AsmOperandClass {
 361   let Name = "SPRRegList";
 362   let SuperClasses = [];
 363 }
 364
 365 def reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = RegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 def dpr_reglist : Operand<i32> {
 372   let EncoderMethod = "getRegisterListOpValue";
 373   let ParserMatchClass = DPRRegListAsmOperand;
 374   let PrintMethod = "printRegisterList";
 375 }
 376
 377 def spr_reglist : Operand<i32> {
 378   let EncoderMethod = "getRegisterListOpValue";
 379   let ParserMatchClass = SPRRegListAsmOperand;
 380   let PrintMethod = "printRegisterList";
 381 }
 382
 383 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 384 def cpinst_operand : Operand<i32> {
 385   let PrintMethod = "printCPInstOperand";
 386 }
 387
 388 // Local PC labels.
 389 def pclabel : Operand<i32> {
 390   let PrintMethod = "printPCLabel";
 391 }
 392
 393 // ADR instruction labels.
 394 def adrlabel : Operand<i32> {
 395   let EncoderMethod = "getAdrLabelOpValue";
 396 }
 397
 398 def neon_vcvt_imm32 : Operand<i32> {
 399   let EncoderMethod = "getNEONVcvtImm32OpValue";
 400 }
 401
 402 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 403 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 404     int32_t v = (int32_t)Imm;
 405     return v == 8 || v == 16 || v == 24; }]> {
 406   let EncoderMethod = "getRotImmOpValue";
 407 }
 408
 409 def ShifterAsmOperand : AsmOperandClass {
 410   let Name = "Shifter";
 411   let SuperClasses = [];
 412 }
 413
 414 // shift_imm: An integer that encodes a shift amount and the type of shift
 415 // (currently either asr or lsl) using the same encoding used for the
 416 // immediates in so_reg operands.
 417 def shift_imm : Operand<i32> {
 418   let PrintMethod = "printShiftImmOperand";
 419   let ParserMatchClass = ShifterAsmOperand;
 420 }
 421
 422 def ShiftedRegAsmOperand : AsmOperandClass {
 423   let Name = "ShiftedReg";
 424 }
 425
 426 // shifter_operand operands: so_reg and so_imm.
 427 def so_reg : Operand<i32>,    // reg reg imm
 428              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 429                             [shl,srl,sra,rotr]> {
 430   let EncoderMethod = "getSORegOpValue";
 431   let PrintMethod = "printSORegOperand";
 432   let ParserMatchClass = ShiftedRegAsmOperand;
 433   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 434 }
 435 // FIXME: Does this need to be distinct from so_reg?
 436 def shift_so_reg : Operand<i32>,    // reg reg imm
 437                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 438                                   [shl,srl,sra,rotr]> {
 439   let EncoderMethod = "getSORegOpValue";
 440   let PrintMethod = "printSORegOperand";
 441   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 442 }
 443
 444 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 445 // 8-bit immediate rotated by an arbitrary number of bits.
 446 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 447     return ARM_AM::getSOImmVal(Imm) != -1;
 448   }]> {
 449   let EncoderMethod = "getSOImmOpValue";
 450 }
 451
 452 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 453 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 454 // get the first/second pieces.
 455 def so_imm2part : PatLeaf<(imm), [{
 456       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 457 }]>;
 458
 459 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 460 ///
 461 def arm_i32imm : PatLeaf<(imm), [{
 462   if (Subtarget->hasV6T2Ops())
 463     return true;
 464   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 465 }]>;
 466
 467 /// imm0_7 predicate - Immediate in the range [0,31].
 468 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 469 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 470   return Imm >= 0 && Imm < 8;
 471 }]> {
 472   let ParserMatchClass = Imm0_7AsmOperand;
 473 }
 474
 475 /// imm0_15 predicate - Immediate in the range [0,31].
 476 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 477 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 478   return Imm >= 0 && Imm < 16;
 479 }]> {
 480   let ParserMatchClass = Imm0_15AsmOperand;
 481 }
 482
 483 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 484 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 485   return Imm >= 0 && Imm < 32;
 486 }]>;
 487
 488 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 489 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 490   return Imm >= 0 && Imm < 32;
 491 }]> {
 492   let EncoderMethod = "getImmMinusOneOpValue";
 493 }
 494
 495 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 496 // The imm is split into imm{15-12}, imm{11-0}
 497 //
 498 def i32imm_hilo16 : Operand<i32> {
 499   let EncoderMethod = "getHiLo16ImmOpValue";
 500 }
 501
 502 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 503 /// e.g., 0xf000ffff
 504 def bf_inv_mask_imm : Operand<i32>,
 505                       PatLeaf<(imm), [{
 506   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 507 }] > {
 508   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 509   let PrintMethod = "printBitfieldInvMaskImmOperand";
 510 }
 511
 512 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 513 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 514   return isInt<5>(Imm);
 515 }]>;
 516
 517 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 518 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 519   return Imm > 0 &&  Imm <= 32;
 520 }] > {
 521   let EncoderMethod = "getMsbOpValue";
 522 }
 523
 524 def ssat_imm : Operand<i32>, ImmLeaf<i32, [{
 525   return Imm > 0 && Imm <= 32;
 526 }]> {
 527   let EncoderMethod = "getSsatBitPosValue";
 528 }
 529
 530 // Define ARM specific addressing modes.
 531
 532 def MemMode2AsmOperand : AsmOperandClass {
 533   let Name = "MemMode2";
 534   let SuperClasses = [];
 535   let ParserMethod = "tryParseMemMode2Operand";
 536 }
 537
 538 def MemMode3AsmOperand : AsmOperandClass {
 539   let Name = "MemMode3";
 540   let SuperClasses = [];
 541   let ParserMethod = "tryParseMemMode3Operand";
 542 }
 543
 544 // addrmode_imm12 := reg +/- imm12
 545 //
 546 def addrmode_imm12 : Operand<i32>,
 547                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 548   // 12-bit immediate operand. Note that instructions using this encode
 549   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 550   // immediate values are as normal.
 551
 552   let EncoderMethod = "getAddrModeImm12OpValue";
 553   let PrintMethod = "printAddrModeImm12Operand";
 554   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 555 }
 556 // ldst_so_reg := reg +/- reg shop imm
 557 //
 558 def ldst_so_reg : Operand<i32>,
 559                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 560   let EncoderMethod = "getLdStSORegOpValue";
 561   // FIXME: Simplify the printer
 562   let PrintMethod = "printAddrMode2Operand";
 563   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 564 }
 565
 566 // addrmode2 := reg +/- imm12
 567 //           := reg +/- reg shop imm
 568 //
 569 def addrmode2 : Operand<i32>,
 570                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 571   let EncoderMethod = "getAddrMode2OpValue";
 572   let PrintMethod = "printAddrMode2Operand";
 573   let ParserMatchClass = MemMode2AsmOperand;
 574   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 575 }
 576
 577 def am2offset : Operand<i32>,
 578                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 579                 [], [SDNPWantRoot]> {
 580   let EncoderMethod = "getAddrMode2OffsetOpValue";
 581   let PrintMethod = "printAddrMode2OffsetOperand";
 582   let MIOperandInfo = (ops GPR, i32imm);
 583 }
 584
 585 // addrmode3 := reg +/- reg
 586 // addrmode3 := reg +/- imm8
 587 //
 588 def addrmode3 : Operand<i32>,
 589                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 590   let EncoderMethod = "getAddrMode3OpValue";
 591   let PrintMethod = "printAddrMode3Operand";
 592   let ParserMatchClass = MemMode3AsmOperand;
 593   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 594 }
 595
 596 def am3offset : Operand<i32>,
 597                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 598                                [], [SDNPWantRoot]> {
 599   let EncoderMethod = "getAddrMode3OffsetOpValue";
 600   let PrintMethod = "printAddrMode3OffsetOperand";
 601   let MIOperandInfo = (ops GPR, i32imm);
 602 }
 603
 604 // ldstm_mode := {ia, ib, da, db}
 605 //
 606 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 607   let EncoderMethod = "getLdStmModeOpValue";
 608   let PrintMethod = "printLdStmModeOperand";
 609 }
 610
 611 def MemMode5AsmOperand : AsmOperandClass {
 612   let Name = "MemMode5";
 613   let SuperClasses = [];
 614 }
 615
 616 // addrmode5 := reg +/- imm8*4
 617 //
 618 def addrmode5 : Operand<i32>,
 619                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 620   let PrintMethod = "printAddrMode5Operand";
 621   let MIOperandInfo = (ops GPR:$base, i32imm);
 622   let ParserMatchClass = MemMode5AsmOperand;
 623   let EncoderMethod = "getAddrMode5OpValue";
 624 }
 625
 626 // addrmode6 := reg with optional alignment
 627 //
 628 def addrmode6 : Operand<i32>,
 629                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 630   let PrintMethod = "printAddrMode6Operand";
 631   let MIOperandInfo = (ops GPR:$addr, i32imm);
 632   let EncoderMethod = "getAddrMode6AddressOpValue";
 633 }
 634
 635 def am6offset : Operand<i32>,
 636                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 637                                [], [SDNPWantRoot]> {
 638   let PrintMethod = "printAddrMode6OffsetOperand";
 639   let MIOperandInfo = (ops GPR);
 640   let EncoderMethod = "getAddrMode6OffsetOpValue";
 641 }
 642
 643 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 644 // (single element from one lane) for size 32.
 645 def addrmode6oneL32 : Operand<i32>,
 646                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 647   let PrintMethod = "printAddrMode6Operand";
 648   let MIOperandInfo = (ops GPR:$addr, i32imm);
 649   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 650 }
 651
 652 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 653 // instructions, specifically VLD4-dup.
 654 def addrmode6dup : Operand<i32>,
 655                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 656   let PrintMethod = "printAddrMode6Operand";
 657   let MIOperandInfo = (ops GPR:$addr, i32imm);
 658   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 659 }
 660
 661 // addrmodepc := pc + reg
 662 //
 663 def addrmodepc : Operand<i32>,
 664                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 665   let PrintMethod = "printAddrModePCOperand";
 666   let MIOperandInfo = (ops GPR, i32imm);
 667 }
 668
 669 def MemMode7AsmOperand : AsmOperandClass {
 670   let Name = "MemMode7";
 671   let SuperClasses = [];
 672 }
 673
 674 // addrmode7 := reg
 675 // Used by load/store exclusive instructions. Useful to enable right assembly
 676 // parsing and printing. Not used for any codegen matching.
 677 //
 678 def addrmode7 : Operand<i32> {
 679   let PrintMethod = "printAddrMode7Operand";
 680   let MIOperandInfo = (ops GPR);
 681   let ParserMatchClass = MemMode7AsmOperand;
 682 }
 683
 684 def nohash_imm : Operand<i32> {
 685   let PrintMethod = "printNoHashImmediate";
 686 }
 687
 688 def CoprocNumAsmOperand : AsmOperandClass {
 689   let Name = "CoprocNum";
 690   let SuperClasses = [];
 691   let ParserMethod = "tryParseCoprocNumOperand";
 692 }
 693
 694 def CoprocRegAsmOperand : AsmOperandClass {
 695   let Name = "CoprocReg";
 696   let SuperClasses = [];
 697   let ParserMethod = "tryParseCoprocRegOperand";
 698 }
 699
 700 def p_imm : Operand<i32> {
 701   let PrintMethod = "printPImmediate";
 702   let ParserMatchClass = CoprocNumAsmOperand;
 703 }
 704
 705 def c_imm : Operand<i32> {
 706   let PrintMethod = "printCImmediate";
 707   let ParserMatchClass = CoprocRegAsmOperand;
 708 }
 709
 710 //===----------------------------------------------------------------------===//
 711
 712 include "ARMInstrFormats.td"
 713
 714 //===----------------------------------------------------------------------===//
 715 // Multiclass helpers...
 716 //
 717
 718 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 719 /// binop that produces a value.
 720 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 721                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 722                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 723   // The register-immediate version is re-materializable. This is useful
 724   // in particular for taking the address of a local.
 725   let isReMaterializable = 1 in {
 726   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 727                iii, opc, "\t$Rd, $Rn, $imm",
 728                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 729     bits<4> Rd;
 730     bits<4> Rn;
 731     bits<12> imm;
 732     let Inst{25} = 1;
 733     let Inst{19-16} = Rn;
 734     let Inst{15-12} = Rd;
 735     let Inst{11-0} = imm;
 736   }
 737   }
 738   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 739                iir, opc, "\t$Rd, $Rn, $Rm",
 740                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 741     bits<4> Rd;
 742     bits<4> Rn;
 743     bits<4> Rm;
 744     let Inst{25} = 0;
 745     let isCommutable = Commutable;
 746     let Inst{19-16} = Rn;
 747     let Inst{15-12} = Rd;
 748     let Inst{11-4} = 0b00000000;
 749     let Inst{3-0} = Rm;
 750   }
 751   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 752                iis, opc, "\t$Rd, $Rn, $shift",
 753                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 754     bits<4> Rd;
 755     bits<4> Rn;
 756     bits<12> shift;
 757     let Inst{25} = 0;
 758     let Inst{19-16} = Rn;
 759     let Inst{15-12} = Rd;
 760     let Inst{11-0} = shift;
 761   }
 762
 763   // Assembly aliases for optional destination operand when it's the same
 764   // as the source operand.
 765   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 766      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 767                                                     so_imm:$imm, pred:$p,
 768                                                     cc_out:$s)>,
 769      Requires<[IsARM]>;
 770   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 771      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 772                                                     GPR:$Rm, pred:$p,
 773                                                     cc_out:$s)>,
 774      Requires<[IsARM]>;
 775   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 776      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
 777                                                     so_reg:$shift, pred:$p,
 778                                                     cc_out:$s)>,
 779      Requires<[IsARM]>;
 780 }
 781
 782 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 783 /// instruction modifies the CPSR register.
 784 let isCodeGenOnly = 1, Defs = [CPSR] in {
 785 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 786                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 787                          PatFrag opnode, bit Commutable = 0> {
 788   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 789                iii, opc, "\t$Rd, $Rn, $imm",
 790                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 791     bits<4> Rd;
 792     bits<4> Rn;
 793     bits<12> imm;
 794     let Inst{25} = 1;
 795     let Inst{20} = 1;
 796     let Inst{19-16} = Rn;
 797     let Inst{15-12} = Rd;
 798     let Inst{11-0} = imm;
 799   }
 800   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 801                iir, opc, "\t$Rd, $Rn, $Rm",
 802                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 803     bits<4> Rd;
 804     bits<4> Rn;
 805     bits<4> Rm;
 806     let isCommutable = Commutable;
 807     let Inst{25} = 0;
 808     let Inst{20} = 1;
 809     let Inst{19-16} = Rn;
 810     let Inst{15-12} = Rd;
 811     let Inst{11-4} = 0b00000000;
 812     let Inst{3-0} = Rm;
 813   }
 814   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 815                iis, opc, "\t$Rd, $Rn, $shift",
 816                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> shift;
 820     let Inst{25} = 0;
 821     let Inst{20} = 1;
 822     let Inst{19-16} = Rn;
 823     let Inst{15-12} = Rd;
 824     let Inst{11-0} = shift;
 825   }
 826 }
 827 }
 828
 829 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 830 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 831 /// a explicit result, only implicitly set CPSR.
 832 let isCompare = 1, Defs = [CPSR] in {
 833 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 834                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 835                        PatFrag opnode, bit Commutable = 0> {
 836   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 837                opc, "\t$Rn, $imm",
 838                [(opnode GPR:$Rn, so_imm:$imm)]> {
 839     bits<4> Rn;
 840     bits<12> imm;
 841     let Inst{25} = 1;
 842     let Inst{20} = 1;
 843     let Inst{19-16} = Rn;
 844     let Inst{15-12} = 0b0000;
 845     let Inst{11-0} = imm;
 846   }
 847   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 848                opc, "\t$Rn, $Rm",
 849                [(opnode GPR:$Rn, GPR:$Rm)]> {
 850     bits<4> Rn;
 851     bits<4> Rm;
 852     let isCommutable = Commutable;
 853     let Inst{25} = 0;
 854     let Inst{20} = 1;
 855     let Inst{19-16} = Rn;
 856     let Inst{15-12} = 0b0000;
 857     let Inst{11-4} = 0b00000000;
 858     let Inst{3-0} = Rm;
 859   }
 860   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 861                opc, "\t$Rn, $shift",
 862                [(opnode GPR:$Rn, so_reg:$shift)]> {
 863     bits<4> Rn;
 864     bits<12> shift;
 865     let Inst{25} = 0;
 866     let Inst{20} = 1;
 867     let Inst{19-16} = Rn;
 868     let Inst{15-12} = 0b0000;
 869     let Inst{11-0} = shift;
 870   }
 871 }
 872 }
 873
 874 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 875 /// register and one whose operand is a register rotated by 8/16/24.
 876 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 877 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 878   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 879                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 880                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 881               Requires<[IsARM, HasV6]> {
 882     bits<4> Rd;
 883     bits<4> Rm;
 884     let Inst{19-16} = 0b1111;
 885     let Inst{15-12} = Rd;
 886     let Inst{11-10} = 0b00;
 887     let Inst{3-0}   = Rm;
 888   }
 889   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 890                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 891                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 892               Requires<[IsARM, HasV6]> {
 893     bits<4> Rd;
 894     bits<4> Rm;
 895     bits<2> rot;
 896     let Inst{19-16} = 0b1111;
 897     let Inst{15-12} = Rd;
 898     let Inst{11-10} = rot;
 899     let Inst{3-0}   = Rm;
 900   }
 901 }
 902
 903 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 904   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 905                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 906                  [/* For disassembly only; pattern left blank */]>,
 907               Requires<[IsARM, HasV6]> {
 908     let Inst{19-16} = 0b1111;
 909     let Inst{11-10} = 0b00;
 910   }
 911   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 912                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 913                  [/* For disassembly only; pattern left blank */]>,
 914               Requires<[IsARM, HasV6]> {
 915     bits<2> rot;
 916     let Inst{19-16} = 0b1111;
 917     let Inst{11-10} = rot;
 918   }
 919 }
 920
 921 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 922 /// register and one whose operand is a register rotated by 8/16/24.
 923 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 924   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 925                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 926                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 927                Requires<[IsARM, HasV6]> {
 928     bits<4> Rd;
 929     bits<4> Rm;
 930     bits<4> Rn;
 931     let Inst{19-16} = Rn;
 932     let Inst{15-12} = Rd;
 933     let Inst{11-10} = 0b00;
 934     let Inst{9-4}   = 0b000111;
 935     let Inst{3-0}   = Rm;
 936   }
 937   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 938                                              rot_imm:$rot),
 939                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 940                   [(set GPR:$Rd, (opnode GPR:$Rn,
 941                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 942                   Requires<[IsARM, HasV6]> {
 943     bits<4> Rd;
 944     bits<4> Rm;
 945     bits<4> Rn;
 946     bits<2> rot;
 947     let Inst{19-16} = Rn;
 948     let Inst{15-12} = Rd;
 949     let Inst{11-10} = rot;
 950     let Inst{9-4}   = 0b000111;
 951     let Inst{3-0}   = Rm;
 952   }
 953 }
 954
 955 // For disassembly only.
 956 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 957   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 958                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 959                   [/* For disassembly only; pattern left blank */]>,
 960                Requires<[IsARM, HasV6]> {
 961     let Inst{11-10} = 0b00;
 962   }
 963   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 964                                              rot_imm:$rot),
 965                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 966                   [/* For disassembly only; pattern left blank */]>,
 967                   Requires<[IsARM, HasV6]> {
 968     bits<4> Rn;
 969     bits<2> rot;
 970     let Inst{19-16} = Rn;
 971     let Inst{11-10} = rot;
 972   }
 973 }
 974
 975 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 976 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 977                              string baseOpc, bit Commutable = 0> {
 978   let Uses = [CPSR] in {
 979   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 980                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 981                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 982                Requires<[IsARM]> {
 983     bits<4> Rd;
 984     bits<4> Rn;
 985     bits<12> imm;
 986     let Inst{25} = 1;
 987     let Inst{15-12} = Rd;
 988     let Inst{19-16} = Rn;
 989     let Inst{11-0} = imm;
 990   }
 991   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 992                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 993                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 994                Requires<[IsARM]> {
 995     bits<4> Rd;
 996     bits<4> Rn;
 997     bits<4> Rm;
 998     let Inst{11-4} = 0b00000000;
 999     let Inst{25} = 0;
1000     let isCommutable = Commutable;
1001     let Inst{3-0} = Rm;
1002     let Inst{15-12} = Rd;
1003     let Inst{19-16} = Rn;
1004   }
1005   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1006                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1007                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
1008                Requires<[IsARM]> {
1009     bits<4> Rd;
1010     bits<4> Rn;
1011     bits<12> shift;
1012     let Inst{25} = 0;
1013     let Inst{11-0} = shift;
1014     let Inst{15-12} = Rd;
1015     let Inst{19-16} = Rn;
1016   }
1017   }
1018   // Assembly aliases for optional destination operand when it's the same
1019   // as the source operand.
1020   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1021      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1022                                                     so_imm:$imm, pred:$p,
1023                                                     cc_out:$s)>,
1024      Requires<[IsARM]>;
1025   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1026      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1027                                                     GPR:$Rm, pred:$p,
1028                                                     cc_out:$s)>,
1029      Requires<[IsARM]>;
1030   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1031      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPR:$Rdn, GPR:$Rdn,
1032                                                     so_reg:$shift, pred:$p,
1033                                                     cc_out:$s)>,
1034      Requires<[IsARM]>;
1035 }
1036
1037 // Carry setting variants
1038 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1039 let usesCustomInserter = 1 in {
1040 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1041   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1042                4, IIC_iALUi,
1043                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1044   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1045                4, IIC_iALUr,
1046                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1047     let isCommutable = Commutable;
1048   }
1049   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1050                4, IIC_iALUsr,
1051                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
1052 }
1053 }
1054
1055 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1056 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1057            InstrItinClass iir, PatFrag opnode> {
1058   // Note: We use the complex addrmode_imm12 rather than just an input
1059   // GPR and a constrained immediate so that we can use this to match
1060   // frame index references and avoid matching constant pool references.
1061   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1062                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1063                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1064     bits<4>  Rt;
1065     bits<17> addr;
1066     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1067     let Inst{19-16} = addr{16-13};  // Rn
1068     let Inst{15-12} = Rt;
1069     let Inst{11-0}  = addr{11-0};   // imm12
1070   }
1071   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1072                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1073                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1074     bits<4>  Rt;
1075     bits<17> shift;
1076     let shift{4}    = 0;            // Inst{4} = 0
1077     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1078     let Inst{19-16} = shift{16-13}; // Rn
1079     let Inst{15-12} = Rt;
1080     let Inst{11-0}  = shift{11-0};
1081   }
1082 }
1083 }
1084
1085 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1086            InstrItinClass iir, PatFrag opnode> {
1087   // Note: We use the complex addrmode_imm12 rather than just an input
1088   // GPR and a constrained immediate so that we can use this to match
1089   // frame index references and avoid matching constant pool references.
1090   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1091                    (ins GPR:$Rt, addrmode_imm12:$addr),
1092                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1093                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1094     bits<4> Rt;
1095     bits<17> addr;
1096     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1097     let Inst{19-16} = addr{16-13};  // Rn
1098     let Inst{15-12} = Rt;
1099     let Inst{11-0}  = addr{11-0};   // imm12
1100   }
1101   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1102                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1103                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1104     bits<4> Rt;
1105     bits<17> shift;
1106     let shift{4}    = 0;            // Inst{4} = 0
1107     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1108     let Inst{19-16} = shift{16-13}; // Rn
1109     let Inst{15-12} = Rt;
1110     let Inst{11-0}  = shift{11-0};
1111   }
1112 }
1113 //===----------------------------------------------------------------------===//
1114 // Instructions
1115 //===----------------------------------------------------------------------===//
1116
1117 //===----------------------------------------------------------------------===//
1118 //  Miscellaneous Instructions.
1119 //
1120
1121 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1122 /// the function.  The first operand is the ID# for this instruction, the second
1123 /// is the index into the MachineConstantPool that this is, the third is the
1124 /// size in bytes of this constant pool entry.
1125 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1126 def CONSTPOOL_ENTRY :
1127 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1128                     i32imm:$size), NoItinerary, []>;
1129
1130 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1131 // from removing one half of the matched pairs. That breaks PEI, which assumes
1132 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1133 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1134 def ADJCALLSTACKUP :
1135 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1136            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1137
1138 def ADJCALLSTACKDOWN :
1139 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1140            [(ARMcallseq_start timm:$amt)]>;
1141 }
1142
1143 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1144              [/* For disassembly only; pattern left blank */]>,
1145           Requires<[IsARM, HasV6T2]> {
1146   let Inst{27-16} = 0b001100100000;
1147   let Inst{15-8} = 0b11110000;
1148   let Inst{7-0} = 0b00000000;
1149 }
1150
1151 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1152              [/* For disassembly only; pattern left blank */]>,
1153           Requires<[IsARM, HasV6T2]> {
1154   let Inst{27-16} = 0b001100100000;
1155   let Inst{15-8} = 0b11110000;
1156   let Inst{7-0} = 0b00000001;
1157 }
1158
1159 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1160              [/* For disassembly only; pattern left blank */]>,
1161           Requires<[IsARM, HasV6T2]> {
1162   let Inst{27-16} = 0b001100100000;
1163   let Inst{15-8} = 0b11110000;
1164   let Inst{7-0} = 0b00000010;
1165 }
1166
1167 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1168              [/* For disassembly only; pattern left blank */]>,
1169           Requires<[IsARM, HasV6T2]> {
1170   let Inst{27-16} = 0b001100100000;
1171   let Inst{15-8} = 0b11110000;
1172   let Inst{7-0} = 0b00000011;
1173 }
1174
1175 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1176              "\t$dst, $a, $b",
1177              [/* For disassembly only; pattern left blank */]>,
1178           Requires<[IsARM, HasV6]> {
1179   bits<4> Rd;
1180   bits<4> Rn;
1181   bits<4> Rm;
1182   let Inst{3-0} = Rm;
1183   let Inst{15-12} = Rd;
1184   let Inst{19-16} = Rn;
1185   let Inst{27-20} = 0b01101000;
1186   let Inst{7-4} = 0b1011;
1187   let Inst{11-8} = 0b1111;
1188 }
1189
1190 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1191              [/* For disassembly only; pattern left blank */]>,
1192           Requires<[IsARM, HasV6T2]> {
1193   let Inst{27-16} = 0b001100100000;
1194   let Inst{15-8} = 0b11110000;
1195   let Inst{7-0} = 0b00000100;
1196 }
1197
1198 // The i32imm operand $val can be used by a debugger to store more information
1199 // about the breakpoint.
1200 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1201               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1202   bits<16> val;
1203   let Inst{3-0} = val{3-0};
1204   let Inst{19-8} = val{15-4};
1205   let Inst{27-20} = 0b00010010;
1206   let Inst{7-4} = 0b0111;
1207 }
1208
1209 // Change Processor State is a system instruction -- for disassembly and
1210 // parsing only.
1211 // FIXME: Since the asm parser has currently no clean way to handle optional
1212 // operands, create 3 versions of the same instruction. Once there's a clean
1213 // framework to represent optional operands, change this behavior.
1214 class CPS<dag iops, string asm_ops>
1215   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1216         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1217   bits<2> imod;
1218   bits<3> iflags;
1219   bits<5> mode;
1220   bit M;
1221
1222   let Inst{31-28} = 0b1111;
1223   let Inst{27-20} = 0b00010000;
1224   let Inst{19-18} = imod;
1225   let Inst{17}    = M; // Enabled if mode is set;
1226   let Inst{16}    = 0;
1227   let Inst{8-6}   = iflags;
1228   let Inst{5}     = 0;
1229   let Inst{4-0}   = mode;
1230 }
1231
1232 let M = 1 in
1233   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1234                   "$imod\t$iflags, $mode">;
1235 let mode = 0, M = 0 in
1236   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1237
1238 let imod = 0, iflags = 0, M = 1 in
1239   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1240
1241 // Preload signals the memory system of possible future data/instruction access.
1242 // These are for disassembly only.
1243 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1244
1245   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1246                 !strconcat(opc, "\t$addr"),
1247                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1248     bits<4> Rt;
1249     bits<17> addr;
1250     let Inst{31-26} = 0b111101;
1251     let Inst{25} = 0; // 0 for immediate form
1252     let Inst{24} = data;
1253     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1254     let Inst{22} = read;
1255     let Inst{21-20} = 0b01;
1256     let Inst{19-16} = addr{16-13};  // Rn
1257     let Inst{15-12} = 0b1111;
1258     let Inst{11-0}  = addr{11-0};   // imm12
1259   }
1260
1261   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1262                !strconcat(opc, "\t$shift"),
1263                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1264     bits<17> shift;
1265     let Inst{31-26} = 0b111101;
1266     let Inst{25} = 1; // 1 for register form
1267     let Inst{24} = data;
1268     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1269     let Inst{22} = read;
1270     let Inst{21-20} = 0b01;
1271     let Inst{19-16} = shift{16-13}; // Rn
1272     let Inst{15-12} = 0b1111;
1273     let Inst{11-0}  = shift{11-0};
1274   }
1275 }
1276
1277 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1278 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1279 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1280
1281 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1282                  "setend\t$end",
1283                  [/* For disassembly only; pattern left blank */]>,
1284                Requires<[IsARM]> {
1285   bits<1> end;
1286   let Inst{31-10} = 0b1111000100000001000000;
1287   let Inst{9} = end;
1288   let Inst{8-0} = 0;
1289 }
1290
1291 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1292              []>, Requires<[IsARM, HasV7]> {
1293   bits<4> opt;
1294   let Inst{27-4} = 0b001100100000111100001111;
1295   let Inst{3-0} = opt;
1296 }
1297
1298 // A5.4 Permanently UNDEFINED instructions.
1299 let isBarrier = 1, isTerminator = 1 in
1300 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1301                "trap", [(trap)]>,
1302            Requires<[IsARM]> {
1303   let Inst = 0xe7ffdefe;
1304 }
1305
1306 // Address computation and loads and stores in PIC mode.
1307 let isNotDuplicable = 1 in {
1308 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1309                             4, IIC_iALUr,
1310                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1311
1312 let AddedComplexity = 10 in {
1313 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1314                             4, IIC_iLoad_r,
1315                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1316
1317 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1318                             4, IIC_iLoad_bh_r,
1319                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1320
1321 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1322                             4, IIC_iLoad_bh_r,
1323                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1324
1325 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1326                             4, IIC_iLoad_bh_r,
1327                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1328
1329 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1330                             4, IIC_iLoad_bh_r,
1331                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1332 }
1333 let AddedComplexity = 10 in {
1334 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1335       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1336
1337 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1338       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1339                                                    addrmodepc:$addr)]>;
1340
1341 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1342       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1343 }
1344 } // isNotDuplicable = 1
1345
1346
1347 // LEApcrel - Load a pc-relative address into a register without offending the
1348 // assembler.
1349 let neverHasSideEffects = 1, isReMaterializable = 1 in
1350 // The 'adr' mnemonic encodes differently if the label is before or after
1351 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1352 // know until then which form of the instruction will be used.
1353 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1354                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1355   bits<4> Rd;
1356   bits<12> label;
1357   let Inst{27-25} = 0b001;
1358   let Inst{20} = 0;
1359   let Inst{19-16} = 0b1111;
1360   let Inst{15-12} = Rd;
1361   let Inst{11-0} = label;
1362 }
1363 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1364                     4, IIC_iALUi, []>;
1365
1366 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1367                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1368                       4, IIC_iALUi, []>;
1369
1370 //===----------------------------------------------------------------------===//
1371 //  Control Flow Instructions.
1372 //
1373
1374 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1375   // ARMV4T and above
1376   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1377                   "bx", "\tlr", [(ARMretflag)]>,
1378                Requires<[IsARM, HasV4T]> {
1379     let Inst{27-0}  = 0b0001001011111111111100011110;
1380   }
1381
1382   // ARMV4 only
1383   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1384                   "mov", "\tpc, lr", [(ARMretflag)]>,
1385                Requires<[IsARM, NoV4T]> {
1386     let Inst{27-0} = 0b0001101000001111000000001110;
1387   }
1388 }
1389
1390 // Indirect branches
1391 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1392   // ARMV4T and above
1393   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1394                   [(brind GPR:$dst)]>,
1395               Requires<[IsARM, HasV4T]> {
1396     bits<4> dst;
1397     let Inst{31-4} = 0b1110000100101111111111110001;
1398     let Inst{3-0}  = dst;
1399   }
1400
1401   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1402                   "bx", "\t$dst", [/* pattern left blank */]>,
1403               Requires<[IsARM, HasV4T]> {
1404     bits<4> dst;
1405     let Inst{27-4} = 0b000100101111111111110001;
1406     let Inst{3-0}  = dst;
1407   }
1408 }
1409
1410 // All calls clobber the non-callee saved registers. SP is marked as
1411 // a use to prevent stack-pointer assignments that appear immediately
1412 // before calls from potentially appearing dead.
1413 let isCall = 1,
1414   // On non-Darwin platforms R9 is callee-saved.
1415   // FIXME:  Do we really need a non-predicated version? If so, it should
1416   // at least be a pseudo instruction expanding to the predicated version
1417   // at MC lowering time.
1418   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1419   Uses = [SP] in {
1420   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1421                 IIC_Br, "bl\t$func",
1422                 [(ARMcall tglobaladdr:$func)]>,
1423             Requires<[IsARM, IsNotDarwin]> {
1424     let Inst{31-28} = 0b1110;
1425     bits<24> func;
1426     let Inst{23-0} = func;
1427   }
1428
1429   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1430                    IIC_Br, "bl", "\t$func",
1431                    [(ARMcall_pred tglobaladdr:$func)]>,
1432                 Requires<[IsARM, IsNotDarwin]> {
1433     bits<24> func;
1434     let Inst{23-0} = func;
1435   }
1436
1437   // ARMv5T and above
1438   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1439                 IIC_Br, "blx\t$func",
1440                 [(ARMcall GPR:$func)]>,
1441             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1442     bits<4> func;
1443     let Inst{31-4} = 0b1110000100101111111111110011;
1444     let Inst{3-0}  = func;
1445   }
1446
1447   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1448                     IIC_Br, "blx", "\t$func",
1449                     [(ARMcall_pred GPR:$func)]>,
1450                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1451     bits<4> func;
1452     let Inst{27-4} = 0b000100101111111111110011;
1453     let Inst{3-0}  = func;
1454   }
1455
1456   // ARMv4T
1457   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1458   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1459                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1460                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1461
1462   // ARMv4
1463   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1464                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1465                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1466 }
1467
1468 let isCall = 1,
1469   // On Darwin R9 is call-clobbered.
1470   // R7 is marked as a use to prevent frame-pointer assignments from being
1471   // moved above / below calls.
1472   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1473   Uses = [R7, SP] in {
1474   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1475                 4, IIC_Br,
1476                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1477               Requires<[IsARM, IsDarwin]>;
1478
1479   def BLr9_pred : ARMPseudoExpand<(outs),
1480                    (ins bl_target:$func, pred:$p, variable_ops),
1481                    4, IIC_Br,
1482                    [(ARMcall_pred tglobaladdr:$func)],
1483                    (BL_pred bl_target:$func, pred:$p)>,
1484                   Requires<[IsARM, IsDarwin]>;
1485
1486   // ARMv5T and above
1487   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1488                 4, IIC_Br,
1489                 [(ARMcall GPR:$func)],
1490                 (BLX GPR:$func)>,
1491                Requires<[IsARM, HasV5T, IsDarwin]>;
1492
1493   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1494                 4, IIC_Br,
1495                 [(ARMcall_pred GPR:$func)],
1496                 (BLX_pred GPR:$func, pred:$p)>,
1497                    Requires<[IsARM, HasV5T, IsDarwin]>;
1498
1499   // ARMv4T
1500   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1501   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1502                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1503                   Requires<[IsARM, HasV4T, IsDarwin]>;
1504
1505   // ARMv4
1506   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1507                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1508                   Requires<[IsARM, NoV4T, IsDarwin]>;
1509 }
1510
1511 let isBranch = 1, isTerminator = 1 in {
1512   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1513   // a two-value operand where a dag node expects two operands. :(
1514   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1515                IIC_Br, "b", "\t$target",
1516                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1517     bits<24> target;
1518     let Inst{23-0} = target;
1519   }
1520
1521   let isBarrier = 1 in {
1522     // B is "predicable" since it's just a Bcc with an 'always' condition.
1523     let isPredicable = 1 in
1524     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1525     // should be sufficient.
1526     // FIXME: Is B really a Barrier? That doesn't seem right.
1527     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1528                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1529
1530     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1531     def BR_JTr : ARMPseudoInst<(outs),
1532                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1533                       0, IIC_Br,
1534                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1535     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1536     // into i12 and rs suffixed versions.
1537     def BR_JTm : ARMPseudoInst<(outs),
1538                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1539                      0, IIC_Br,
1540                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1541                        imm:$id)]>;
1542     def BR_JTadd : ARMPseudoInst<(outs),
1543                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1544                    0, IIC_Br,
1545                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1546                      imm:$id)]>;
1547     } // isNotDuplicable = 1, isIndirectBranch = 1
1548   } // isBarrier = 1
1549
1550 }
1551
1552 // BLX (immediate) -- for disassembly only
1553 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1554                "blx\t$target", [/* pattern left blank */]>,
1555            Requires<[IsARM, HasV5T]> {
1556   let Inst{31-25} = 0b1111101;
1557   bits<25> target;
1558   let Inst{23-0} = target{24-1};
1559   let Inst{24} = target{0};
1560 }
1561
1562 // Branch and Exchange Jazelle
1563 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1564               [/* pattern left blank */]> {
1565   bits<4> func;
1566   let Inst{23-20} = 0b0010;
1567   let Inst{19-8} = 0xfff;
1568   let Inst{7-4} = 0b0010;
1569   let Inst{3-0} = func;
1570 }
1571
1572 // Tail calls.
1573
1574 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1575   // Darwin versions.
1576   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1577       Uses = [SP] in {
1578     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1579                        IIC_Br, []>, Requires<[IsDarwin]>;
1580
1581     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1582                        IIC_Br, []>, Requires<[IsDarwin]>;
1583
1584     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1585                    4, IIC_Br, [],
1586                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1587                    Requires<[IsARM, IsDarwin]>;
1588
1589     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1590                    4, IIC_Br, [],
1591                    (BX GPR:$dst)>,
1592                    Requires<[IsARM, IsDarwin]>;
1593
1594   }
1595
1596   // Non-Darwin versions (the difference is R9).
1597   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1598       Uses = [SP] in {
1599     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1600                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1601
1602     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1603                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1604
1605     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1606                    4, IIC_Br, [],
1607                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1608                    Requires<[IsARM, IsNotDarwin]>;
1609
1610     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1611                      4, IIC_Br, [],
1612                      (BX GPR:$dst)>,
1613                      Requires<[IsARM, IsNotDarwin]>;
1614   }
1615 }
1616
1617
1618
1619
1620
1621 // Secure Monitor Call is a system instruction -- for disassembly only
1622 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1623               [/* For disassembly only; pattern left blank */]> {
1624   bits<4> opt;
1625   let Inst{23-4} = 0b01100000000000000111;
1626   let Inst{3-0} = opt;
1627 }
1628
1629 // Supervisor Call (Software Interrupt) -- for disassembly only
1630 let isCall = 1, Uses = [SP] in {
1631 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1632               [/* For disassembly only; pattern left blank */]> {
1633   bits<24> svc;
1634   let Inst{23-0} = svc;
1635 }
1636 }
1637
1638 // Store Return State is a system instruction -- for disassembly only
1639 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1640 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1641                 NoItinerary, "srs${amode}\tsp!, $mode",
1642                 [/* For disassembly only; pattern left blank */]> {
1643   let Inst{31-28} = 0b1111;
1644   let Inst{22-20} = 0b110; // W = 1
1645   let Inst{19-8} = 0xd05;
1646   let Inst{7-5} = 0b000;
1647 }
1648
1649 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1650                 NoItinerary, "srs${amode}\tsp, $mode",
1651                 [/* For disassembly only; pattern left blank */]> {
1652   let Inst{31-28} = 0b1111;
1653   let Inst{22-20} = 0b100; // W = 0
1654   let Inst{19-8} = 0xd05;
1655   let Inst{7-5} = 0b000;
1656 }
1657
1658 // Return From Exception is a system instruction -- for disassembly only
1659 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1660                 NoItinerary, "rfe${amode}\t$base!",
1661                 [/* For disassembly only; pattern left blank */]> {
1662   let Inst{31-28} = 0b1111;
1663   let Inst{22-20} = 0b011; // W = 1
1664   let Inst{15-0} = 0x0a00;
1665 }
1666
1667 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1668                 NoItinerary, "rfe${amode}\t$base",
1669                 [/* For disassembly only; pattern left blank */]> {
1670   let Inst{31-28} = 0b1111;
1671   let Inst{22-20} = 0b001; // W = 0
1672   let Inst{15-0} = 0x0a00;
1673 }
1674 } // isCodeGenOnly = 1
1675
1676 //===----------------------------------------------------------------------===//
1677 //  Load / store Instructions.
1678 //
1679
1680 // Load
1681
1682
1683 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1684                     UnOpFrag<(load node:$Src)>>;
1685 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1686                     UnOpFrag<(zextloadi8 node:$Src)>>;
1687 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1688                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1689 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1690                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1691
1692 // Special LDR for loads from non-pc-relative constpools.
1693 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1694     isReMaterializable = 1 in
1695 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1696                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1697                  []> {
1698   bits<4> Rt;
1699   bits<17> addr;
1700   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1701   let Inst{19-16} = 0b1111;
1702   let Inst{15-12} = Rt;
1703   let Inst{11-0}  = addr{11-0};   // imm12
1704 }
1705
1706 // Loads with zero extension
1707 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1708                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1709                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1710
1711 // Loads with sign extension
1712 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1713                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1714                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1715
1716 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1717                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1718                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1719
1720 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1721 // Load doubleword
1722 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1723                  (ins addrmode3:$addr), LdMiscFrm,
1724                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1725                  []>, Requires<[IsARM, HasV5TE]>;
1726 }
1727
1728 // Indexed loads
1729 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1730   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1731                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1732                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1733     // {17-14}  Rn
1734     // {13}     1 == Rm, 0 == imm12
1735     // {12}     isAdd
1736     // {11-0}   imm12/Rm
1737     bits<18> addr;
1738     let Inst{25} = addr{13};
1739     let Inst{23} = addr{12};
1740     let Inst{19-16} = addr{17-14};
1741     let Inst{11-0} = addr{11-0};
1742     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1743   }
1744   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1745                       (ins GPR:$Rn, am2offset:$offset),
1746                       IndexModePost, LdFrm, itin,
1747                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1748     // {13}     1 == Rm, 0 == imm12
1749     // {12}     isAdd
1750     // {11-0}   imm12/Rm
1751     bits<14> offset;
1752     bits<4> Rn;
1753     let Inst{25} = offset{13};
1754     let Inst{23} = offset{12};
1755     let Inst{19-16} = Rn;
1756     let Inst{11-0} = offset{11-0};
1757   }
1758 }
1759
1760 let mayLoad = 1, neverHasSideEffects = 1 in {
1761 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1762 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1763 }
1764
1765 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1766   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1767                         (ins addrmode3:$addr), IndexModePre,
1768                         LdMiscFrm, itin,
1769                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1770     bits<14> addr;
1771     let Inst{23}    = addr{8};      // U bit
1772     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1773     let Inst{19-16} = addr{12-9};   // Rn
1774     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1775     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1776   }
1777   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1778                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1779                         LdMiscFrm, itin,
1780                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1781     bits<10> offset;
1782     bits<4> Rn;
1783     let Inst{23}    = offset{8};      // U bit
1784     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1785     let Inst{19-16} = Rn;
1786     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1787     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1788   }
1789 }
1790
1791 let mayLoad = 1, neverHasSideEffects = 1 in {
1792 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1793 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1794 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1795 let hasExtraDefRegAllocReq = 1 in {
1796 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1797                           (ins addrmode3:$addr), IndexModePre,
1798                           LdMiscFrm, IIC_iLoad_d_ru,
1799                           "ldrd", "\t$Rt, $Rt2, $addr!",
1800                           "$addr.base = $Rn_wb", []> {
1801   bits<14> addr;
1802   let Inst{23}    = addr{8};      // U bit
1803   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1804   let Inst{19-16} = addr{12-9};   // Rn
1805   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1806   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1807 }
1808 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1809                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1810                           LdMiscFrm, IIC_iLoad_d_ru,
1811                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1812                           "$Rn = $Rn_wb", []> {
1813   bits<10> offset;
1814   bits<4> Rn;
1815   let Inst{23}    = offset{8};      // U bit
1816   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1817   let Inst{19-16} = Rn;
1818   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1819   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1820 }
1821 } // hasExtraDefRegAllocReq = 1
1822 } // mayLoad = 1, neverHasSideEffects = 1
1823
1824 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1825 let mayLoad = 1, neverHasSideEffects = 1 in {
1826 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1827                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1828                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1829   // {17-14}  Rn
1830   // {13}     1 == Rm, 0 == imm12
1831   // {12}     isAdd
1832   // {11-0}   imm12/Rm
1833   bits<18> addr;
1834   let Inst{25} = addr{13};
1835   let Inst{23} = addr{12};
1836   let Inst{21} = 1; // overwrite
1837   let Inst{19-16} = addr{17-14};
1838   let Inst{11-0} = addr{11-0};
1839   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1840 }
1841 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1842                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1843                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1844   // {17-14}  Rn
1845   // {13}     1 == Rm, 0 == imm12
1846   // {12}     isAdd
1847   // {11-0}   imm12/Rm
1848   bits<18> addr;
1849   let Inst{25} = addr{13};
1850   let Inst{23} = addr{12};
1851   let Inst{21} = 1; // overwrite
1852   let Inst{19-16} = addr{17-14};
1853   let Inst{11-0} = addr{11-0};
1854   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1855 }
1856 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1857              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1858              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1859   let Inst{21} = 1; // overwrite
1860 }
1861 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1862              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1863              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1864   let Inst{21} = 1; // overwrite
1865 }
1866 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1867              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1868              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1869   let Inst{21} = 1; // overwrite
1870 }
1871 }
1872
1873 // Store
1874
1875 // Stores with truncate
1876 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1877                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1878                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1879
1880 // Store doubleword
1881 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1882 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1883                StMiscFrm, IIC_iStore_d_r,
1884                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1885
1886 // Indexed stores
1887 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1888                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1889                      IndexModePre, StFrm, IIC_iStore_ru,
1890                      "str", "\t$Rt, [$Rn, $offset]!",
1891                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1892                      [(set GPR:$Rn_wb,
1893                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1894
1895 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1896                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1897                      IndexModePost, StFrm, IIC_iStore_ru,
1898                      "str", "\t$Rt, [$Rn], $offset",
1899                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1900                      [(set GPR:$Rn_wb,
1901                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1902
1903 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1904                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1905                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1906                      "strb", "\t$Rt, [$Rn, $offset]!",
1907                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1908                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1909                                         GPR:$Rn, am2offset:$offset))]>;
1910 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1911                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1912                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1913                      "strb", "\t$Rt, [$Rn], $offset",
1914                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1915                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1916                                         GPR:$Rn, am2offset:$offset))]>;
1917
1918 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1919                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1920                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1921                      "strh", "\t$Rt, [$Rn, $offset]!",
1922                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1923                      [(set GPR:$Rn_wb,
1924                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1925
1926 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1927                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1928                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1929                      "strh", "\t$Rt, [$Rn], $offset",
1930                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1931                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1932                                         GPR:$Rn, am3offset:$offset))]>;
1933
1934 // For disassembly only
1935 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1936 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1937                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1938                      StMiscFrm, IIC_iStore_d_ru,
1939                      "strd", "\t$src1, $src2, [$base, $offset]!",
1940                      "$base = $base_wb", []>;
1941
1942 // For disassembly only
1943 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1944                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1945                      StMiscFrm, IIC_iStore_d_ru,
1946                      "strd", "\t$src1, $src2, [$base], $offset",
1947                      "$base = $base_wb", []>;
1948 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1949
1950 // STRT, STRBT, and STRHT are for disassembly only.
1951
1952 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1953                      IndexModePost, StFrm, IIC_iStore_ru,
1954                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1955                      [/* For disassembly only; pattern left blank */]> {
1956   let Inst{21} = 1; // overwrite
1957   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1958 }
1959
1960 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1961                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1962                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1963                       [/* For disassembly only; pattern left blank */]> {
1964   let Inst{21} = 1; // overwrite
1965   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1966 }
1967
1968 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1969                     StMiscFrm, IIC_iStore_bh_ru,
1970                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1971                     [/* For disassembly only; pattern left blank */]> {
1972   let Inst{21} = 1; // overwrite
1973   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1974 }
1975
1976 //===----------------------------------------------------------------------===//
1977 //  Load / store multiple Instructions.
1978 //
1979
1980 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1981                          InstrItinClass itin, InstrItinClass itin_upd> {
1982   // IA is the default, so no need for an explicit suffix on the
1983   // mnemonic here. Without it is the cannonical spelling.
1984   def IA :
1985     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1986          IndexModeNone, f, itin,
1987          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
1988     let Inst{24-23} = 0b01;       // Increment After
1989     let Inst{21}    = 0;          // No writeback
1990     let Inst{20}    = L_bit;
1991   }
1992   def IA_UPD :
1993     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1994          IndexModeUpd, f, itin_upd,
1995          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1996     let Inst{24-23} = 0b01;       // Increment After
1997     let Inst{21}    = 1;          // Writeback
1998     let Inst{20}    = L_bit;
1999   }
2000   def DA :
2001     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2002          IndexModeNone, f, itin,
2003          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2004     let Inst{24-23} = 0b00;       // Decrement After
2005     let Inst{21}    = 0;          // No writeback
2006     let Inst{20}    = L_bit;
2007   }
2008   def DA_UPD :
2009     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2010          IndexModeUpd, f, itin_upd,
2011          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2012     let Inst{24-23} = 0b00;       // Decrement After
2013     let Inst{21}    = 1;          // Writeback
2014     let Inst{20}    = L_bit;
2015   }
2016   def DB :
2017     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2018          IndexModeNone, f, itin,
2019          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2020     let Inst{24-23} = 0b10;       // Decrement Before
2021     let Inst{21}    = 0;          // No writeback
2022     let Inst{20}    = L_bit;
2023   }
2024   def DB_UPD :
2025     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2026          IndexModeUpd, f, itin_upd,
2027          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2028     let Inst{24-23} = 0b10;       // Decrement Before
2029     let Inst{21}    = 1;          // Writeback
2030     let Inst{20}    = L_bit;
2031   }
2032   def IB :
2033     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2034          IndexModeNone, f, itin,
2035          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2036     let Inst{24-23} = 0b11;       // Increment Before
2037     let Inst{21}    = 0;          // No writeback
2038     let Inst{20}    = L_bit;
2039   }
2040   def IB_UPD :
2041     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2042          IndexModeUpd, f, itin_upd,
2043          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2044     let Inst{24-23} = 0b11;       // Increment Before
2045     let Inst{21}    = 1;          // Writeback
2046     let Inst{20}    = L_bit;
2047   }
2048 }
2049
2050 let neverHasSideEffects = 1 in {
2051
2052 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2053 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2054
2055 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2056 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2057
2058 } // neverHasSideEffects
2059
2060 // FIXME: remove when we have a way to marking a MI with these properties.
2061 // FIXME: Should pc be an implicit operand like PICADD, etc?
2062 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2063     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2064 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2065                                                  reglist:$regs, variable_ops),
2066                      4, IIC_iLoad_mBr, [],
2067                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2068       RegConstraint<"$Rn = $wb">;
2069
2070 //===----------------------------------------------------------------------===//
2071 //  Move Instructions.
2072 //
2073
2074 let neverHasSideEffects = 1 in
2075 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2076                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2077   bits<4> Rd;
2078   bits<4> Rm;
2079
2080   let Inst{19-16} = 0b0000;
2081   let Inst{11-4} = 0b00000000;
2082   let Inst{25} = 0;
2083   let Inst{3-0} = Rm;
2084   let Inst{15-12} = Rd;
2085 }
2086
2087 // A version for the smaller set of tail call registers.
2088 let neverHasSideEffects = 1 in
2089 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2090                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2091   bits<4> Rd;
2092   bits<4> Rm;
2093
2094   let Inst{11-4} = 0b00000000;
2095   let Inst{25} = 0;
2096   let Inst{3-0} = Rm;
2097   let Inst{15-12} = Rd;
2098 }
2099
2100 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2101                 DPSoRegFrm, IIC_iMOVsr,
2102                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2103                 UnaryDP {
2104   bits<4> Rd;
2105   bits<12> src;
2106   let Inst{15-12} = Rd;
2107   let Inst{19-16} = 0b0000;
2108   let Inst{11-0} = src;
2109   let Inst{25} = 0;
2110 }
2111
2112 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2113 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2114                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2115   bits<4> Rd;
2116   bits<12> imm;
2117   let Inst{25} = 1;
2118   let Inst{15-12} = Rd;
2119   let Inst{19-16} = 0b0000;
2120   let Inst{11-0} = imm;
2121 }
2122
2123 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2124 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2125                  DPFrm, IIC_iMOVi,
2126                  "movw", "\t$Rd, $imm",
2127                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2128                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2129   bits<4> Rd;
2130   bits<16> imm;
2131   let Inst{15-12} = Rd;
2132   let Inst{11-0}  = imm{11-0};
2133   let Inst{19-16} = imm{15-12};
2134   let Inst{20} = 0;
2135   let Inst{25} = 1;
2136 }
2137
2138 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2139                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2140
2141 let Constraints = "$src = $Rd" in {
2142 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2143                   DPFrm, IIC_iMOVi,
2144                   "movt", "\t$Rd, $imm",
2145                   [(set GPR:$Rd,
2146                         (or (and GPR:$src, 0xffff),
2147                             lo16AllZero:$imm))]>, UnaryDP,
2148                   Requires<[IsARM, HasV6T2]> {
2149   bits<4> Rd;
2150   bits<16> imm;
2151   let Inst{15-12} = Rd;
2152   let Inst{11-0}  = imm{11-0};
2153   let Inst{19-16} = imm{15-12};
2154   let Inst{20} = 0;
2155   let Inst{25} = 1;
2156 }
2157
2158 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2159                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2160
2161 } // Constraints
2162
2163 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2164       Requires<[IsARM, HasV6T2]>;
2165
2166 let Uses = [CPSR] in
2167 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2168                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2169                     Requires<[IsARM]>;
2170
2171 // These aren't really mov instructions, but we have to define them this way
2172 // due to flag operands.
2173
2174 let Defs = [CPSR] in {
2175 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2176                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2177                       Requires<[IsARM]>;
2178 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2179                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2180                       Requires<[IsARM]>;
2181 }
2182
2183 //===----------------------------------------------------------------------===//
2184 //  Extend Instructions.
2185 //
2186
2187 // Sign extenders
2188
2189 defm SXTB  : AI_ext_rrot<0b01101010,
2190                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2191 defm SXTH  : AI_ext_rrot<0b01101011,
2192                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2193
2194 defm SXTAB : AI_exta_rrot<0b01101010,
2195                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2196 defm SXTAH : AI_exta_rrot<0b01101011,
2197                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2198
2199 // For disassembly only
2200 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2201
2202 // For disassembly only
2203 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2204
2205 // Zero extenders
2206
2207 let AddedComplexity = 16 in {
2208 defm UXTB   : AI_ext_rrot<0b01101110,
2209                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2210 defm UXTH   : AI_ext_rrot<0b01101111,
2211                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2212 defm UXTB16 : AI_ext_rrot<0b01101100,
2213                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2214
2215 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2216 //        The transformation should probably be done as a combiner action
2217 //        instead so we can include a check for masking back in the upper
2218 //        eight bits of the source into the lower eight bits of the result.
2219 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2220 //               (UXTB16r_rot GPR:$Src, 24)>;
2221 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2222                (UXTB16r_rot GPR:$Src, 8)>;
2223
2224 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2225                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2226 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2227                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2228 }
2229
2230 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2231 // For disassembly only
2232 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2233
2234
2235 def SBFX  : I<(outs GPR:$Rd),
2236               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2237                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2238                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2239                Requires<[IsARM, HasV6T2]> {
2240   bits<4> Rd;
2241   bits<4> Rn;
2242   bits<5> lsb;
2243   bits<5> width;
2244   let Inst{27-21} = 0b0111101;
2245   let Inst{6-4}   = 0b101;
2246   let Inst{20-16} = width;
2247   let Inst{15-12} = Rd;
2248   let Inst{11-7}  = lsb;
2249   let Inst{3-0}   = Rn;
2250 }
2251
2252 def UBFX  : I<(outs GPR:$Rd),
2253               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2254                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2255                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2256                Requires<[IsARM, HasV6T2]> {
2257   bits<4> Rd;
2258   bits<4> Rn;
2259   bits<5> lsb;
2260   bits<5> width;
2261   let Inst{27-21} = 0b0111111;
2262   let Inst{6-4}   = 0b101;
2263   let Inst{20-16} = width;
2264   let Inst{15-12} = Rd;
2265   let Inst{11-7}  = lsb;
2266   let Inst{3-0}   = Rn;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 //  Arithmetic Instructions.
2271 //
2272
2273 defm ADD  : AsI1_bin_irs<0b0100, "add",
2274                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2275                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2276 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2277                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2278                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2279
2280 // ADD and SUB with 's' bit set.
2281 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2282                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2283                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2284 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2285                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2286                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2287
2288 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2289                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2290                           "ADC", 1>;
2291 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2292                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2293                           "SBC">;
2294
2295 // ADC and SUBC with 's' bit set.
2296 let usesCustomInserter = 1 in {
2297 defm ADCS : AI1_adde_sube_s_irs<
2298               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2299 defm SBCS : AI1_adde_sube_s_irs<
2300               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2301 }
2302
2303 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2304                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2305                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2306   bits<4> Rd;
2307   bits<4> Rn;
2308   bits<12> imm;
2309   let Inst{25} = 1;
2310   let Inst{15-12} = Rd;
2311   let Inst{19-16} = Rn;
2312   let Inst{11-0} = imm;
2313 }
2314
2315 // The reg/reg form is only defined for the disassembler; for codegen it is
2316 // equivalent to SUBrr.
2317 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2318                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2319                  [/* For disassembly only; pattern left blank */]> {
2320   bits<4> Rd;
2321   bits<4> Rn;
2322   bits<4> Rm;
2323   let Inst{11-4} = 0b00000000;
2324   let Inst{25} = 0;
2325   let Inst{3-0} = Rm;
2326   let Inst{15-12} = Rd;
2327   let Inst{19-16} = Rn;
2328 }
2329
2330 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2331                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2332                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2333   bits<4> Rd;
2334   bits<4> Rn;
2335   bits<12> shift;
2336   let Inst{25} = 0;
2337   let Inst{11-0} = shift;
2338   let Inst{15-12} = Rd;
2339   let Inst{19-16} = Rn;
2340 }
2341
2342 // RSB with 's' bit set.
2343 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2344 let usesCustomInserter = 1 in {
2345 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2346                  4, IIC_iALUi,
2347                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2348 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2349                  4, IIC_iALUr,
2350                  [/* For disassembly only; pattern left blank */]>;
2351 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2352                  4, IIC_iALUsr,
2353                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2354 }
2355
2356 let Uses = [CPSR] in {
2357 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2358                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2359                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2360                  Requires<[IsARM]> {
2361   bits<4> Rd;
2362   bits<4> Rn;
2363   bits<12> imm;
2364   let Inst{25} = 1;
2365   let Inst{15-12} = Rd;
2366   let Inst{19-16} = Rn;
2367   let Inst{11-0} = imm;
2368 }
2369 // The reg/reg form is only defined for the disassembler; for codegen it is
2370 // equivalent to SUBrr.
2371 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2372                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2373                  [/* For disassembly only; pattern left blank */]> {
2374   bits<4> Rd;
2375   bits<4> Rn;
2376   bits<4> Rm;
2377   let Inst{11-4} = 0b00000000;
2378   let Inst{25} = 0;
2379   let Inst{3-0} = Rm;
2380   let Inst{15-12} = Rd;
2381   let Inst{19-16} = Rn;
2382 }
2383 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2384                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2385                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2386                  Requires<[IsARM]> {
2387   bits<4> Rd;
2388   bits<4> Rn;
2389   bits<12> shift;
2390   let Inst{25} = 0;
2391   let Inst{11-0} = shift;
2392   let Inst{15-12} = Rd;
2393   let Inst{19-16} = Rn;
2394 }
2395 }
2396
2397 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2398 let usesCustomInserter = 1, Uses = [CPSR] in {
2399 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2400                   4, IIC_iALUi,
2401                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2402 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2403                   4, IIC_iALUsr,
2404                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2405 }
2406
2407 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2408 // The assume-no-carry-in form uses the negation of the input since add/sub
2409 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2410 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2411 // details.
2412 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2413              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2414 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2415              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2416 // The with-carry-in form matches bitwise not instead of the negation.
2417 // Effectively, the inverse interpretation of the carry flag already accounts
2418 // for part of the negation.
2419 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2420              (SBCri  GPR:$src, so_imm_not:$imm)>;
2421 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2422              (SBCSri GPR:$src, so_imm_not:$imm)>;
2423
2424 // Note: These are implemented in C++ code, because they have to generate
2425 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2426 // cannot produce.
2427 // (mul X, 2^n+1) -> (add (X << n), X)
2428 // (mul X, 2^n-1) -> (rsb X, (X << n))
2429
2430 // ARM Arithmetic Instruction -- for disassembly only
2431 // GPR:$dst = GPR:$a op GPR:$b
2432 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2433           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2434           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2435   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2436   bits<4> Rn;
2437   bits<4> Rd;
2438   bits<4> Rm;
2439   let Inst{27-20} = op27_20;
2440   let Inst{11-4} = op11_4;
2441   let Inst{19-16} = Rn;
2442   let Inst{15-12} = Rd;
2443   let Inst{3-0}   = Rm;
2444 }
2445
2446 // Saturating add/subtract -- for disassembly only
2447
2448 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2449                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2450                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2451 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2452                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2453                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2454 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2455                   "\t$Rd, $Rm, $Rn">;
2456 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2457                   "\t$Rd, $Rm, $Rn">;
2458
2459 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2460 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2461 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2462 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2463 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2464 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2465 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2466 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2467 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2468 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2469 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2470 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2471
2472 // Signed/Unsigned add/subtract -- for disassembly only
2473
2474 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2475 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2476 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2477 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2478 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2479 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2480 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2481 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2482 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2483 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2484 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2485 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2486
2487 // Signed/Unsigned halving add/subtract -- for disassembly only
2488
2489 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2490 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2491 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2492 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2493 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2494 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2495 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2496 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2497 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2498 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2499 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2500 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2501
2502 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2503
2504 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2505                 MulFrm /* for convenience */, NoItinerary, "usad8",
2506                 "\t$Rd, $Rn, $Rm", []>,
2507              Requires<[IsARM, HasV6]> {
2508   bits<4> Rd;
2509   bits<4> Rn;
2510   bits<4> Rm;
2511   let Inst{27-20} = 0b01111000;
2512   let Inst{15-12} = 0b1111;
2513   let Inst{7-4} = 0b0001;
2514   let Inst{19-16} = Rd;
2515   let Inst{11-8} = Rm;
2516   let Inst{3-0} = Rn;
2517 }
2518 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2519                 MulFrm /* for convenience */, NoItinerary, "usada8",
2520                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2521              Requires<[IsARM, HasV6]> {
2522   bits<4> Rd;
2523   bits<4> Rn;
2524   bits<4> Rm;
2525   bits<4> Ra;
2526   let Inst{27-20} = 0b01111000;
2527   let Inst{7-4} = 0b0001;
2528   let Inst{19-16} = Rd;
2529   let Inst{15-12} = Ra;
2530   let Inst{11-8} = Rm;
2531   let Inst{3-0} = Rn;
2532 }
2533
2534 // Signed/Unsigned saturate -- for disassembly only
2535
2536 def SSAT : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$a, shift_imm:$sh),
2537               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2538               [/* For disassembly only; pattern left blank */]> {
2539   bits<4> Rd;
2540   bits<5> sat_imm;
2541   bits<4> Rn;
2542   bits<8> sh;
2543   let Inst{27-21} = 0b0110101;
2544   let Inst{5-4} = 0b01;
2545   let Inst{20-16} = sat_imm;
2546   let Inst{15-12} = Rd;
2547   let Inst{11-7} = sh{7-3};
2548   let Inst{6} = sh{0};
2549   let Inst{3-0} = Rn;
2550 }
2551
2552 def SSAT16 : AI<(outs GPR:$Rd), (ins ssat_imm:$sat_imm, GPR:$Rn), SatFrm,
2553                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2554                 [/* For disassembly only; pattern left blank */]> {
2555   bits<4> Rd;
2556   bits<4> sat_imm;
2557   bits<4> Rn;
2558   let Inst{27-20} = 0b01101010;
2559   let Inst{11-4} = 0b11110011;
2560   let Inst{15-12} = Rd;
2561   let Inst{19-16} = sat_imm;
2562   let Inst{3-0} = Rn;
2563 }
2564
2565 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2566               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2567               [/* For disassembly only; pattern left blank */]> {
2568   bits<4> Rd;
2569   bits<5> sat_imm;
2570   bits<4> Rn;
2571   bits<8> sh;
2572   let Inst{27-21} = 0b0110111;
2573   let Inst{5-4} = 0b01;
2574   let Inst{15-12} = Rd;
2575   let Inst{11-7} = sh{7-3};
2576   let Inst{6} = sh{0};
2577   let Inst{20-16} = sat_imm;
2578   let Inst{3-0} = Rn;
2579 }
2580
2581 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2582                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2583                 [/* For disassembly only; pattern left blank */]> {
2584   bits<4> Rd;
2585   bits<4> sat_imm;
2586   bits<4> Rn;
2587   let Inst{27-20} = 0b01101110;
2588   let Inst{11-4} = 0b11110011;
2589   let Inst{15-12} = Rd;
2590   let Inst{19-16} = sat_imm;
2591   let Inst{3-0} = Rn;
2592 }
2593
2594 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2595 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2596
2597 //===----------------------------------------------------------------------===//
2598 //  Bitwise Instructions.
2599 //
2600
2601 defm AND   : AsI1_bin_irs<0b0000, "and",
2602                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2603                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
2604 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2605                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2606                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
2607 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2608                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2609                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
2610 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2611                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2612                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
2613
2614 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2615                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2616                "bfc", "\t$Rd, $imm", "$src = $Rd",
2617                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2618                Requires<[IsARM, HasV6T2]> {
2619   bits<4> Rd;
2620   bits<10> imm;
2621   let Inst{27-21} = 0b0111110;
2622   let Inst{6-0}   = 0b0011111;
2623   let Inst{15-12} = Rd;
2624   let Inst{11-7}  = imm{4-0}; // lsb
2625   let Inst{20-16} = imm{9-5}; // width
2626 }
2627
2628 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2629 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2630                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2631                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2632                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2633                                 bf_inv_mask_imm:$imm))]>,
2634                Requires<[IsARM, HasV6T2]> {
2635   bits<4> Rd;
2636   bits<4> Rn;
2637   bits<10> imm;
2638   let Inst{27-21} = 0b0111110;
2639   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2640   let Inst{15-12} = Rd;
2641   let Inst{11-7}  = imm{4-0}; // lsb
2642   let Inst{20-16} = imm{9-5}; // width
2643   let Inst{3-0}   = Rn;
2644 }
2645
2646 // GNU as only supports this form of bfi (w/ 4 arguments)
2647 let isAsmParserOnly = 1 in
2648 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2649                                    lsb_pos_imm:$lsb, width_imm:$width),
2650                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2651                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2652                []>, Requires<[IsARM, HasV6T2]> {
2653   bits<4> Rd;
2654   bits<4> Rn;
2655   bits<5> lsb;
2656   bits<5> width;
2657   let Inst{27-21} = 0b0111110;
2658   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2659   let Inst{15-12} = Rd;
2660   let Inst{11-7}  = lsb;
2661   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2662   let Inst{3-0}   = Rn;
2663 }
2664
2665 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2666                   "mvn", "\t$Rd, $Rm",
2667                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2668   bits<4> Rd;
2669   bits<4> Rm;
2670   let Inst{25} = 0;
2671   let Inst{19-16} = 0b0000;
2672   let Inst{11-4} = 0b00000000;
2673   let Inst{15-12} = Rd;
2674   let Inst{3-0} = Rm;
2675 }
2676 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2677                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2678                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2679   bits<4> Rd;
2680   bits<12> shift;
2681   let Inst{25} = 0;
2682   let Inst{19-16} = 0b0000;
2683   let Inst{15-12} = Rd;
2684   let Inst{11-0} = shift;
2685 }
2686 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2687 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2688                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2689                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2690   bits<4> Rd;
2691   bits<12> imm;
2692   let Inst{25} = 1;
2693   let Inst{19-16} = 0b0000;
2694   let Inst{15-12} = Rd;
2695   let Inst{11-0} = imm;
2696 }
2697
2698 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2699              (BICri GPR:$src, so_imm_not:$imm)>;
2700
2701 //===----------------------------------------------------------------------===//
2702 //  Multiply Instructions.
2703 //
2704 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2705              string opc, string asm, list<dag> pattern>
2706   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2707   bits<4> Rd;
2708   bits<4> Rm;
2709   bits<4> Rn;
2710   let Inst{19-16} = Rd;
2711   let Inst{11-8}  = Rm;
2712   let Inst{3-0}   = Rn;
2713 }
2714 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2715              string opc, string asm, list<dag> pattern>
2716   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2717   bits<4> RdLo;
2718   bits<4> RdHi;
2719   bits<4> Rm;
2720   bits<4> Rn;
2721   let Inst{19-16} = RdHi;
2722   let Inst{15-12} = RdLo;
2723   let Inst{11-8}  = Rm;
2724   let Inst{3-0}   = Rn;
2725 }
2726
2727 // FIXME: The v5 pseudos are only necessary for the additional Constraint
2728 //        property. Remove them when it's possible to add those properties
2729 //        on an individual MachineInstr, not just an instuction description.
2730 let isCommutable = 1 in {
2731 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2732                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2733                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2734                    Requires<[IsARM, HasV6]> {
2735   let Inst{15-12} = 0b0000;
2736 }
2737
2738 let Constraints = "@earlyclobber $Rd" in
2739 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2740                                             pred:$p, cc_out:$s),
2741                           4, IIC_iMUL32,
2742                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
2743                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2744                         Requires<[IsARM, NoV6]>;
2745 }
2746
2747 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2748                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2749                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2750                    Requires<[IsARM, HasV6]> {
2751   bits<4> Ra;
2752   let Inst{15-12} = Ra;
2753 }
2754
2755 let Constraints = "@earlyclobber $Rd" in
2756 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
2757                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2758                           4, IIC_iMAC32,
2759                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
2760                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
2761                         Requires<[IsARM, NoV6]>;
2762
2763 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2764                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2765                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2766                    Requires<[IsARM, HasV6T2]> {
2767   bits<4> Rd;
2768   bits<4> Rm;
2769   bits<4> Rn;
2770   bits<4> Ra;
2771   let Inst{19-16} = Rd;
2772   let Inst{15-12} = Ra;
2773   let Inst{11-8}  = Rm;
2774   let Inst{3-0}   = Rn;
2775 }
2776
2777 // Extra precision multiplies with low / high results
2778 let neverHasSideEffects = 1 in {
2779 let isCommutable = 1 in {
2780 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2781                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2782                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2783                     Requires<[IsARM, HasV6]>;
2784
2785 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2786                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2787                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2788                     Requires<[IsARM, HasV6]>;
2789
2790 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2791 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2792                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2793                             4, IIC_iMUL64, [],
2794           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2795                            Requires<[IsARM, NoV6]>;
2796
2797 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2798                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2799                             4, IIC_iMUL64, [],
2800           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2801                            Requires<[IsARM, NoV6]>;
2802 }
2803 }
2804
2805 // Multiply + accumulate
2806 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2807                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2808                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2809                     Requires<[IsARM, HasV6]>;
2810 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2811                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2812                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2813                     Requires<[IsARM, HasV6]>;
2814
2815 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2816                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2817                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2818                     Requires<[IsARM, HasV6]> {
2819   bits<4> RdLo;
2820   bits<4> RdHi;
2821   bits<4> Rm;
2822   bits<4> Rn;
2823   let Inst{19-16} = RdLo;
2824   let Inst{15-12} = RdHi;
2825   let Inst{11-8}  = Rm;
2826   let Inst{3-0}   = Rn;
2827 }
2828
2829 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2830 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2831                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2832                               4, IIC_iMAC64, [],
2833           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2834                            Requires<[IsARM, NoV6]>;
2835 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2836                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2837                               4, IIC_iMAC64, [],
2838           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
2839                            Requires<[IsARM, NoV6]>;
2840 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
2841                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
2842                               4, IIC_iMAC64, [],
2843           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
2844                            Requires<[IsARM, NoV6]>;
2845 }
2846
2847 } // neverHasSideEffects
2848
2849 // Most significant word multiply
2850 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2851                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2852                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2853             Requires<[IsARM, HasV6]> {
2854   let Inst{15-12} = 0b1111;
2855 }
2856
2857 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2858                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2859                [/* For disassembly only; pattern left blank */]>,
2860             Requires<[IsARM, HasV6]> {
2861   let Inst{15-12} = 0b1111;
2862 }
2863
2864 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2865                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2866                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2867                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2868             Requires<[IsARM, HasV6]>;
2869
2870 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2871                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2872                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2873                [/* For disassembly only; pattern left blank */]>,
2874             Requires<[IsARM, HasV6]>;
2875
2876 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2877                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2878                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2879                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2880             Requires<[IsARM, HasV6]>;
2881
2882 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2883                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2884                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2885                [/* For disassembly only; pattern left blank */]>,
2886             Requires<[IsARM, HasV6]>;
2887
2888 multiclass AI_smul<string opc, PatFrag opnode> {
2889   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2890               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2891               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2892                                       (sext_inreg GPR:$Rm, i16)))]>,
2893            Requires<[IsARM, HasV5TE]>;
2894
2895   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2896               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2897               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2898                                       (sra GPR:$Rm, (i32 16))))]>,
2899            Requires<[IsARM, HasV5TE]>;
2900
2901   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2902               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2903               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2904                                       (sext_inreg GPR:$Rm, i16)))]>,
2905            Requires<[IsARM, HasV5TE]>;
2906
2907   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2908               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2909               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2910                                       (sra GPR:$Rm, (i32 16))))]>,
2911             Requires<[IsARM, HasV5TE]>;
2912
2913   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2914               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2915               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2916                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2917            Requires<[IsARM, HasV5TE]>;
2918
2919   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2920               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2921               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2922                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2923             Requires<[IsARM, HasV5TE]>;
2924 }
2925
2926
2927 multiclass AI_smla<string opc, PatFrag opnode> {
2928   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2929               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2930               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2931               [(set GPR:$Rd, (add GPR:$Ra,
2932                                (opnode (sext_inreg GPR:$Rn, i16),
2933                                        (sext_inreg GPR:$Rm, i16))))]>,
2934            Requires<[IsARM, HasV5TE]>;
2935
2936   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2937               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2938               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2939               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2940                                                    (sra GPR:$Rm, (i32 16)))))]>,
2941            Requires<[IsARM, HasV5TE]>;
2942
2943   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2944               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2945               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2946               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2947                                                 (sext_inreg GPR:$Rm, i16))))]>,
2948            Requires<[IsARM, HasV5TE]>;
2949
2950   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2951               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2952               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2953              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2954                                                    (sra GPR:$Rm, (i32 16)))))]>,
2955             Requires<[IsARM, HasV5TE]>;
2956
2957   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2958               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2959               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2960               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2961                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2962            Requires<[IsARM, HasV5TE]>;
2963
2964   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2965               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2966               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2967               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2968                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2969             Requires<[IsARM, HasV5TE]>;
2970 }
2971
2972 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2973 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2974
2975 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2976 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2977                       (ins GPR:$Rn, GPR:$Rm),
2978                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2979                       [/* For disassembly only; pattern left blank */]>,
2980               Requires<[IsARM, HasV5TE]>;
2981
2982 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2983                       (ins GPR:$Rn, GPR:$Rm),
2984                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2985                       [/* For disassembly only; pattern left blank */]>,
2986               Requires<[IsARM, HasV5TE]>;
2987
2988 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2989                       (ins GPR:$Rn, GPR:$Rm),
2990                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2991                       [/* For disassembly only; pattern left blank */]>,
2992               Requires<[IsARM, HasV5TE]>;
2993
2994 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2995                       (ins GPR:$Rn, GPR:$Rm),
2996                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2997                       [/* For disassembly only; pattern left blank */]>,
2998               Requires<[IsARM, HasV5TE]>;
2999
3000 // Helper class for AI_smld -- for disassembly only
3001 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3002                     InstrItinClass itin, string opc, string asm>
3003   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3004   bits<4> Rn;
3005   bits<4> Rm;
3006   let Inst{4}     = 1;
3007   let Inst{5}     = swap;
3008   let Inst{6}     = sub;
3009   let Inst{7}     = 0;
3010   let Inst{21-20} = 0b00;
3011   let Inst{22}    = long;
3012   let Inst{27-23} = 0b01110;
3013   let Inst{11-8}  = Rm;
3014   let Inst{3-0}   = Rn;
3015 }
3016 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3017                 InstrItinClass itin, string opc, string asm>
3018   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3019   bits<4> Rd;
3020   let Inst{15-12} = 0b1111;
3021   let Inst{19-16} = Rd;
3022 }
3023 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3024                 InstrItinClass itin, string opc, string asm>
3025   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3026   bits<4> Ra;
3027   let Inst{15-12} = Ra;
3028 }
3029 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3030                   InstrItinClass itin, string opc, string asm>
3031   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3032   bits<4> RdLo;
3033   bits<4> RdHi;
3034   let Inst{19-16} = RdHi;
3035   let Inst{15-12} = RdLo;
3036 }
3037
3038 multiclass AI_smld<bit sub, string opc> {
3039
3040   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3041                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3042
3043   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3044                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3045
3046   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3047                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3048                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3049
3050   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3051                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3052                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3053
3054 }
3055
3056 defm SMLA : AI_smld<0, "smla">;
3057 defm SMLS : AI_smld<1, "smls">;
3058
3059 multiclass AI_sdml<bit sub, string opc> {
3060
3061   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3062                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3063   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3064                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3065 }
3066
3067 defm SMUA : AI_sdml<0, "smua">;
3068 defm SMUS : AI_sdml<1, "smus">;
3069
3070 //===----------------------------------------------------------------------===//
3071 //  Misc. Arithmetic Instructions.
3072 //
3073
3074 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3075               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3076               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3077
3078 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3079               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3080               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3081            Requires<[IsARM, HasV6T2]>;
3082
3083 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3084               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3085               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3086
3087 let AddedComplexity = 5 in
3088 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3089                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3090                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3091                Requires<[IsARM, HasV6]>;
3092
3093 let AddedComplexity = 5 in
3094 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3095                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3096                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3097                Requires<[IsARM, HasV6]>;
3098
3099 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3100                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3101                (REVSH GPR:$Rm)>;
3102
3103 def lsl_shift_imm : SDNodeXForm<imm, [{
3104   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3105   return CurDAG->getTargetConstant(Sh, MVT::i32);
3106 }]>;
3107
3108 def lsl_amt : ImmLeaf<i32, [{
3109   return Imm > 0 && Imm < 32;
3110 }], lsl_shift_imm>;
3111
3112 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3113                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3114                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3115                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3116                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3117                                        0xFFFF0000)))]>,
3118                Requires<[IsARM, HasV6]>;
3119
3120 // Alternate cases for PKHBT where identities eliminate some nodes.
3121 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3122                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3123 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3124                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3125
3126 def asr_shift_imm : SDNodeXForm<imm, [{
3127   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3128   return CurDAG->getTargetConstant(Sh, MVT::i32);
3129 }]>;
3130
3131 def asr_amt : ImmLeaf<i32, [{
3132   return Imm > 0 && Imm <= 32;
3133 }], asr_shift_imm>;
3134
3135 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3136 // will match the pattern below.
3137 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3138                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3139                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3140                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3141                                   (and (sra GPR:$Rm, asr_amt:$sh),
3142                                        0xFFFF)))]>,
3143                Requires<[IsARM, HasV6]>;
3144
3145 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3146 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3147 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3148                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3149 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3150                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3151                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3152
3153 //===----------------------------------------------------------------------===//
3154 //  Comparison Instructions...
3155 //
3156
3157 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3158                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3159                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3160
3161 // ARMcmpZ can re-use the above instruction definitions.
3162 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3163              (CMPri   GPR:$src, so_imm:$imm)>;
3164 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3165              (CMPrr   GPR:$src, GPR:$rhs)>;
3166 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3167              (CMPrs   GPR:$src, so_reg:$rhs)>;
3168
3169 // FIXME: We have to be careful when using the CMN instruction and comparison
3170 // with 0. One would expect these two pieces of code should give identical
3171 // results:
3172 //
3173 //   rsbs r1, r1, 0
3174 //   cmp  r0, r1
3175 //   mov  r0, #0
3176 //   it   ls
3177 //   mov  r0, #1
3178 //
3179 // and:
3180 //
3181 //   cmn  r0, r1
3182 //   mov  r0, #0
3183 //   it   ls
3184 //   mov  r0, #1
3185 //
3186 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3187 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3188 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3189 // value of r0 and the carry bit (because the "carry bit" parameter to
3190 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3191 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3192 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3193 // parameter to AddWithCarry is defined as 0).
3194 //
3195 // When x is 0 and unsigned:
3196 //
3197 //    x = 0
3198 //   ~x = 0xFFFF FFFF
3199 //   ~x + 1 = 0x1 0000 0000
3200 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3201 //
3202 // Therefore, we should disable CMN when comparing against zero, until we can
3203 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3204 // when it's a comparison which doesn't look at the 'carry' flag).
3205 //
3206 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3207 //
3208 // This is related to <rdar://problem/7569620>.
3209 //
3210 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3211 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3212
3213 // Note that TST/TEQ don't set all the same flags that CMP does!
3214 defm TST  : AI1_cmp_irs<0b1000, "tst",
3215                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3216                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3217 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3218                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3219                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3220
3221 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3222                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3223                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3224
3225 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3226 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3227
3228 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3229              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3230
3231 // Pseudo i64 compares for some floating point compares.
3232 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3233     Defs = [CPSR] in {
3234 def BCCi64 : PseudoInst<(outs),
3235     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3236      IIC_Br,
3237     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3238
3239 def BCCZi64 : PseudoInst<(outs),
3240      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3241     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3242 } // usesCustomInserter
3243
3244
3245 // Conditional moves
3246 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3247 // a two-value operand where a dag node expects two operands. :(
3248 let neverHasSideEffects = 1 in {
3249 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3250                            4, IIC_iCMOVr,
3251   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3252       RegConstraint<"$false = $Rd">;
3253 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3254                            (ins GPR:$false, so_reg:$shift, pred:$p),
3255                            4, IIC_iCMOVsr,
3256   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3257       RegConstraint<"$false = $Rd">;
3258
3259 let isMoveImm = 1 in
3260 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3261                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3262                              4, IIC_iMOVi,
3263                              []>,
3264       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3265
3266 let isMoveImm = 1 in
3267 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3268                            (ins GPR:$false, so_imm:$imm, pred:$p),
3269                            4, IIC_iCMOVi,
3270    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3271       RegConstraint<"$false = $Rd">;
3272
3273 // Two instruction predicate mov immediate.
3274 let isMoveImm = 1 in
3275 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3276                                 (ins GPR:$false, i32imm:$src, pred:$p),
3277                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3278
3279 let isMoveImm = 1 in
3280 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3281                            (ins GPR:$false, so_imm:$imm, pred:$p),
3282                            4, IIC_iCMOVi,
3283  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3284                 RegConstraint<"$false = $Rd">;
3285 } // neverHasSideEffects
3286
3287 //===----------------------------------------------------------------------===//
3288 // Atomic operations intrinsics
3289 //
3290
3291 def memb_opt : Operand<i32> {
3292   let PrintMethod = "printMemBOption";
3293   let ParserMatchClass = MemBarrierOptOperand;
3294 }
3295
3296 // memory barriers protect the atomic sequences
3297 let hasSideEffects = 1 in {
3298 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3299                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3300                 Requires<[IsARM, HasDB]> {
3301   bits<4> opt;
3302   let Inst{31-4} = 0xf57ff05;
3303   let Inst{3-0} = opt;
3304 }
3305 }
3306
3307 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3308                 "dsb", "\t$opt", []>,
3309                 Requires<[IsARM, HasDB]> {
3310   bits<4> opt;
3311   let Inst{31-4} = 0xf57ff04;
3312   let Inst{3-0} = opt;
3313 }
3314
3315 // ISB has only full system option
3316 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3317                 "isb", "\t$opt", []>,
3318                 Requires<[IsARM, HasDB]> {
3319   bits<4> opt;
3320   let Inst{31-4} = 0xf57ff06;
3321   let Inst{3-0} = opt;
3322 }
3323
3324 let usesCustomInserter = 1 in {
3325   let Uses = [CPSR] in {
3326     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3328       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3329     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3331       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3332     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3334       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3335     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3337       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3338     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3340       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3341     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3343       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3344     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3346       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3347     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3349       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3350     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3352       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3353     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3355       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3356     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3358       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3359     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3361       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3362     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3364       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3365     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3367       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3368     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3369       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3370       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3371     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3372       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3373       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3374     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3375       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3376       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3377     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3378       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3379       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3380     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3381       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3382       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3383     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3384       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3385       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3386     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3387       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3388       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3389     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3390       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3391       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3392     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3393       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3394       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3395     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3396       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3397       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3398     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3399       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3400       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3401     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3402       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3403       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3404     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3405       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3406       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3407     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3408       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3409       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3410     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3411       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3412       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3413     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3414       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3415       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3416
3417     def ATOMIC_SWAP_I8 : PseudoInst<
3418       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3419       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3420     def ATOMIC_SWAP_I16 : PseudoInst<
3421       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3422       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3423     def ATOMIC_SWAP_I32 : PseudoInst<
3424       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3425       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3426
3427     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3428       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3429       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3430     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3431       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3432       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3433     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3434       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3435       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3436 }
3437 }
3438
3439 let mayLoad = 1 in {
3440 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3441                     "ldrexb", "\t$Rt, $addr", []>;
3442 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3443                     "ldrexh", "\t$Rt, $addr", []>;
3444 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3445                     "ldrex", "\t$Rt, $addr", []>;
3446 let hasExtraDefRegAllocReq = 1 in
3447   def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3448                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3449 }
3450
3451 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3452 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3453                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3454 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3455                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3456 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3457                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3458 }
3459
3460 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3461 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3462                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3463                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3464
3465 // Clear-Exclusive is for disassembly only.
3466 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3467                 [/* For disassembly only; pattern left blank */]>,
3468             Requires<[IsARM, HasV7]>  {
3469   let Inst{31-0} = 0b11110101011111111111000000011111;
3470 }
3471
3472 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3473 let mayLoad = 1 in {
3474 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3475              [/* For disassembly only; pattern left blank */]>;
3476 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3477              [/* For disassembly only; pattern left blank */]>;
3478 }
3479
3480 //===----------------------------------------------------------------------===//
3481 // Coprocessor Instructions.
3482 //
3483
3484 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3485             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3486             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3487             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3488                           imm:$CRm, imm:$opc2)]> {
3489   bits<4> opc1;
3490   bits<4> CRn;
3491   bits<4> CRd;
3492   bits<4> cop;
3493   bits<3> opc2;
3494   bits<4> CRm;
3495
3496   let Inst{3-0}   = CRm;
3497   let Inst{4}     = 0;
3498   let Inst{7-5}   = opc2;
3499   let Inst{11-8}  = cop;
3500   let Inst{15-12} = CRd;
3501   let Inst{19-16} = CRn;
3502   let Inst{23-20} = opc1;
3503 }
3504
3505 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3506                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3507                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3508                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3509                               imm:$CRm, imm:$opc2)]> {
3510   let Inst{31-28} = 0b1111;
3511   bits<4> opc1;
3512   bits<4> CRn;
3513   bits<4> CRd;
3514   bits<4> cop;
3515   bits<3> opc2;
3516   bits<4> CRm;
3517
3518   let Inst{3-0}   = CRm;
3519   let Inst{4}     = 0;
3520   let Inst{7-5}   = opc2;
3521   let Inst{11-8}  = cop;
3522   let Inst{15-12} = CRd;
3523   let Inst{19-16} = CRn;
3524   let Inst{23-20} = opc1;
3525 }
3526
3527 class ACI<dag oops, dag iops, string opc, string asm,
3528           IndexMode im = IndexModeNone>
3529   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3530          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3531   let Inst{27-25} = 0b110;
3532 }
3533
3534 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3535
3536   def _OFFSET : ACI<(outs),
3537       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3538       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3539     let Inst{31-28} = op31_28;
3540     let Inst{24} = 1; // P = 1
3541     let Inst{21} = 0; // W = 0
3542     let Inst{22} = 0; // D = 0
3543     let Inst{20} = load;
3544   }
3545
3546   def _PRE : ACI<(outs),
3547       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3548       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3549     let Inst{31-28} = op31_28;
3550     let Inst{24} = 1; // P = 1
3551     let Inst{21} = 1; // W = 1
3552     let Inst{22} = 0; // D = 0
3553     let Inst{20} = load;
3554   }
3555
3556   def _POST : ACI<(outs),
3557       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3558       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3559     let Inst{31-28} = op31_28;
3560     let Inst{24} = 0; // P = 0
3561     let Inst{21} = 1; // W = 1
3562     let Inst{22} = 0; // D = 0
3563     let Inst{20} = load;
3564   }
3565
3566   def _OPTION : ACI<(outs),
3567       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3568             ops),
3569       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3570     let Inst{31-28} = op31_28;
3571     let Inst{24} = 0; // P = 0
3572     let Inst{23} = 1; // U = 1
3573     let Inst{21} = 0; // W = 0
3574     let Inst{22} = 0; // D = 0
3575     let Inst{20} = load;
3576   }
3577
3578   def L_OFFSET : ACI<(outs),
3579       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3580       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3581     let Inst{31-28} = op31_28;
3582     let Inst{24} = 1; // P = 1
3583     let Inst{21} = 0; // W = 0
3584     let Inst{22} = 1; // D = 1
3585     let Inst{20} = load;
3586   }
3587
3588   def L_PRE : ACI<(outs),
3589       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3590       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3591       IndexModePre> {
3592     let Inst{31-28} = op31_28;
3593     let Inst{24} = 1; // P = 1
3594     let Inst{21} = 1; // W = 1
3595     let Inst{22} = 1; // D = 1
3596     let Inst{20} = load;
3597   }
3598
3599   def L_POST : ACI<(outs),
3600       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3601       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3602       IndexModePost> {
3603     let Inst{31-28} = op31_28;
3604     let Inst{24} = 0; // P = 0
3605     let Inst{21} = 1; // W = 1
3606     let Inst{22} = 1; // D = 1
3607     let Inst{20} = load;
3608   }
3609
3610   def L_OPTION : ACI<(outs),
3611       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3612             ops),
3613       !strconcat(!strconcat(opc, "l"), cond),
3614       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3615     let Inst{31-28} = op31_28;
3616     let Inst{24} = 0; // P = 0
3617     let Inst{23} = 1; // U = 1
3618     let Inst{21} = 0; // W = 0
3619     let Inst{22} = 1; // D = 1
3620     let Inst{20} = load;
3621   }
3622 }
3623
3624 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3625 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3626 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3627 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3628
3629 //===----------------------------------------------------------------------===//
3630 // Move between coprocessor and ARM core register -- for disassembly only
3631 //
3632
3633 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3634                 list<dag> pattern>
3635   : ABI<0b1110, oops, iops, NoItinerary, opc,
3636         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3637   let Inst{20} = direction;
3638   let Inst{4} = 1;
3639
3640   bits<4> Rt;
3641   bits<4> cop;
3642   bits<3> opc1;
3643   bits<3> opc2;
3644   bits<4> CRm;
3645   bits<4> CRn;
3646
3647   let Inst{15-12} = Rt;
3648   let Inst{11-8}  = cop;
3649   let Inst{23-21} = opc1;
3650   let Inst{7-5}   = opc2;
3651   let Inst{3-0}   = CRm;
3652   let Inst{19-16} = CRn;
3653 }
3654
3655 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3656                     (outs),
3657                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3658                          c_imm:$CRm, imm0_7:$opc2),
3659                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3660                                   imm:$CRm, imm:$opc2)]>;
3661 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3662                     (outs GPR:$Rt),
3663                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3664                          i32imm:$opc2), []>;
3665
3666 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3667              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3668
3669 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3670                  list<dag> pattern>
3671   : ABXI<0b1110, oops, iops, NoItinerary,
3672          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3673   let Inst{31-28} = 0b1111;
3674   let Inst{20} = direction;
3675   let Inst{4} = 1;
3676
3677   bits<4> Rt;
3678   bits<4> cop;
3679   bits<3> opc1;
3680   bits<3> opc2;
3681   bits<4> CRm;
3682   bits<4> CRn;
3683
3684   let Inst{15-12} = Rt;
3685   let Inst{11-8}  = cop;
3686   let Inst{23-21} = opc1;
3687   let Inst{7-5}   = opc2;
3688   let Inst{3-0}   = CRm;
3689   let Inst{19-16} = CRn;
3690 }
3691
3692 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3693                       (outs),
3694                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3695                            c_imm:$CRm, imm0_7:$opc2),
3696                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3697                                      imm:$CRm, imm:$opc2)]>;
3698 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3699                       (outs GPR:$Rt),
3700                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3701                            i32imm:$opc2), []>;
3702
3703 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3704                               imm:$CRm, imm:$opc2),
3705                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3706
3707 class MovRRCopro<string opc, bit direction,
3708                  list<dag> pattern = [/* For disassembly only */]>
3709   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3710         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3711         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3712   let Inst{23-21} = 0b010;
3713   let Inst{20} = direction;
3714
3715   bits<4> Rt;
3716   bits<4> Rt2;
3717   bits<4> cop;
3718   bits<4> opc1;
3719   bits<4> CRm;
3720
3721   let Inst{15-12} = Rt;
3722   let Inst{19-16} = Rt2;
3723   let Inst{11-8}  = cop;
3724   let Inst{7-4}   = opc1;
3725   let Inst{3-0}   = CRm;
3726 }
3727
3728 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3729                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3730                                      imm:$CRm)]>;
3731 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3732
3733 class MovRRCopro2<string opc, bit direction,
3734                   list<dag> pattern = [/* For disassembly only */]>
3735   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3736          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3737          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3738   let Inst{31-28} = 0b1111;
3739   let Inst{23-21} = 0b010;
3740   let Inst{20} = direction;
3741
3742   bits<4> Rt;
3743   bits<4> Rt2;
3744   bits<4> cop;
3745   bits<4> opc1;
3746   bits<4> CRm;
3747
3748   let Inst{15-12} = Rt;
3749   let Inst{19-16} = Rt2;
3750   let Inst{11-8}  = cop;
3751   let Inst{7-4}   = opc1;
3752   let Inst{3-0}   = CRm;
3753 }
3754
3755 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3756                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3757                                         imm:$CRm)]>;
3758 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3759
3760 //===----------------------------------------------------------------------===//
3761 // Move between special register and ARM core register -- for disassembly only
3762 //
3763
3764 // Move to ARM core register from Special Register
3765 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3766               [/* For disassembly only; pattern left blank */]> {
3767   bits<4> Rd;
3768   let Inst{23-16} = 0b00001111;
3769   let Inst{15-12} = Rd;
3770   let Inst{7-4} = 0b0000;
3771 }
3772
3773 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3774               [/* For disassembly only; pattern left blank */]> {
3775   bits<4> Rd;
3776   let Inst{23-16} = 0b01001111;
3777   let Inst{15-12} = Rd;
3778   let Inst{7-4} = 0b0000;
3779 }
3780
3781 // Move from ARM core register to Special Register
3782 //
3783 // No need to have both system and application versions, the encodings are the
3784 // same and the assembly parser has no way to distinguish between them. The mask
3785 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3786 // the mask with the fields to be accessed in the special register.
3787 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3788               "msr", "\t$mask, $Rn",
3789               [/* For disassembly only; pattern left blank */]> {
3790   bits<5> mask;
3791   bits<4> Rn;
3792
3793   let Inst{23} = 0;
3794   let Inst{22} = mask{4}; // R bit
3795   let Inst{21-20} = 0b10;
3796   let Inst{19-16} = mask{3-0};
3797   let Inst{15-12} = 0b1111;
3798   let Inst{11-4} = 0b00000000;
3799   let Inst{3-0} = Rn;
3800 }
3801
3802 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3803                "msr", "\t$mask, $a",
3804                [/* For disassembly only; pattern left blank */]> {
3805   bits<5> mask;
3806   bits<12> a;
3807
3808   let Inst{23} = 0;
3809   let Inst{22} = mask{4}; // R bit
3810   let Inst{21-20} = 0b10;
3811   let Inst{19-16} = mask{3-0};
3812   let Inst{15-12} = 0b1111;
3813   let Inst{11-0} = a;
3814 }
3815
3816 //===----------------------------------------------------------------------===//
3817 // TLS Instructions
3818 //
3819
3820 // __aeabi_read_tp preserves the registers r1-r3.
3821 // This is a pseudo inst so that we can get the encoding right,
3822 // complete with fixup for the aeabi_read_tp function.
3823 let isCall = 1,
3824   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3825   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3826                [(set R0, ARMthread_pointer)]>;
3827 }
3828
3829 //===----------------------------------------------------------------------===//
3830 // SJLJ Exception handling intrinsics
3831 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3832 //   address and save #0 in R0 for the non-longjmp case.
3833 //   Since by its nature we may be coming from some other function to get
3834 //   here, and we're using the stack frame for the containing function to
3835 //   save/restore registers, we can't keep anything live in regs across
3836 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3837 //   when we get here from a longjmp(). We force everything out of registers
3838 //   except for our own input by listing the relevant registers in Defs. By
3839 //   doing so, we also cause the prologue/epilogue code to actively preserve
3840 //   all of the callee-saved resgisters, which is exactly what we want.
3841 //   A constant value is passed in $val, and we use the location as a scratch.
3842 //
3843 // These are pseudo-instructions and are lowered to individual MC-insts, so
3844 // no encoding information is necessary.
3845 let Defs =
3846   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3847     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3848   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3849                                NoItinerary,
3850                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3851                            Requires<[IsARM, HasVFP2]>;
3852 }
3853
3854 let Defs =
3855   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3856   hasSideEffects = 1, isBarrier = 1 in {
3857   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3858                                    NoItinerary,
3859                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3860                                 Requires<[IsARM, NoVFP]>;
3861 }
3862
3863 // FIXME: Non-Darwin version(s)
3864 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3865     Defs = [ R7, LR, SP ] in {
3866 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3867                              NoItinerary,
3868                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3869                                 Requires<[IsARM, IsDarwin]>;
3870 }
3871
3872 // eh.sjlj.dispatchsetup pseudo-instruction.
3873 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3874 // handled when the pseudo is expanded (which happens before any passes
3875 // that need the instruction size).
3876 let isBarrier = 1, hasSideEffects = 1 in
3877 def Int_eh_sjlj_dispatchsetup :
3878  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3879             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3880               Requires<[IsDarwin]>;
3881
3882 //===----------------------------------------------------------------------===//
3883 // Non-Instruction Patterns
3884 //
3885
3886 // ARMv4 indirect branch using (MOVr PC, dst)
3887 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
3888   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
3889                     4, IIC_Br, [(brind GPR:$dst)],
3890                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
3891                   Requires<[IsARM, NoV4T]>;
3892
3893 // Large immediate handling.
3894
3895 // 32-bit immediate using two piece so_imms or movw + movt.
3896 // This is a single pseudo instruction, the benefit is that it can be remat'd
3897 // as a single unit instead of having to handle reg inputs.
3898 // FIXME: Remove this when we can do generalized remat.
3899 let isReMaterializable = 1, isMoveImm = 1 in
3900 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3901                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3902                            Requires<[IsARM]>;
3903
3904 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3905 // It also makes it possible to rematerialize the instructions.
3906 // FIXME: Remove this when we can do generalized remat and when machine licm
3907 // can properly the instructions.
3908 let isReMaterializable = 1 in {
3909 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3910                               IIC_iMOVix2addpc,
3911                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3912                         Requires<[IsARM, UseMovt]>;
3913
3914 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3915                              IIC_iMOVix2,
3916                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3917                         Requires<[IsARM, UseMovt]>;
3918
3919 let AddedComplexity = 10 in
3920 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3921                                 IIC_iMOVix2ld,
3922                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3923                     Requires<[IsARM, UseMovt]>;
3924 } // isReMaterializable
3925
3926 // ConstantPool, GlobalAddress, and JumpTable
3927 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3928             Requires<[IsARM, DontUseMovt]>;
3929 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3930 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3931             Requires<[IsARM, UseMovt]>;
3932 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3933              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3934
3935 // TODO: add,sub,and, 3-instr forms?
3936
3937 // Tail calls
3938 def : ARMPat<(ARMtcret tcGPR:$dst),
3939           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3940
3941 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3942           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3943
3944 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3945           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3946
3947 def : ARMPat<(ARMtcret tcGPR:$dst),
3948           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3949
3950 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3951           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3952
3953 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3954           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3955
3956 // Direct calls
3957 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3958       Requires<[IsARM, IsNotDarwin]>;
3959 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3960       Requires<[IsARM, IsDarwin]>;
3961
3962 // zextload i1 -> zextload i8
3963 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3964 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3965
3966 // extload -> zextload
3967 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3968 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3969 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3970 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3971
3972 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3973
3974 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3975 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3976
3977 // smul* and smla*
3978 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3979                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3980                  (SMULBB GPR:$a, GPR:$b)>;
3981 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3982                  (SMULBB GPR:$a, GPR:$b)>;
3983 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3984                       (sra GPR:$b, (i32 16))),
3985                  (SMULBT GPR:$a, GPR:$b)>;
3986 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3987                  (SMULBT GPR:$a, GPR:$b)>;
3988 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3989                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3990                  (SMULTB GPR:$a, GPR:$b)>;
3991 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3992                 (SMULTB GPR:$a, GPR:$b)>;
3993 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3994                       (i32 16)),
3995                  (SMULWB GPR:$a, GPR:$b)>;
3996 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3997                  (SMULWB GPR:$a, GPR:$b)>;
3998
3999 def : ARMV5TEPat<(add GPR:$acc,
4000                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4001                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4002                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4003 def : ARMV5TEPat<(add GPR:$acc,
4004                       (mul sext_16_node:$a, sext_16_node:$b)),
4005                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4006 def : ARMV5TEPat<(add GPR:$acc,
4007                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4008                            (sra GPR:$b, (i32 16)))),
4009                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4010 def : ARMV5TEPat<(add GPR:$acc,
4011                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4012                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4013 def : ARMV5TEPat<(add GPR:$acc,
4014                       (mul (sra GPR:$a, (i32 16)),
4015                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4016                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4017 def : ARMV5TEPat<(add GPR:$acc,
4018                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4019                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4020 def : ARMV5TEPat<(add GPR:$acc,
4021                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4022                            (i32 16))),
4023                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4024 def : ARMV5TEPat<(add GPR:$acc,
4025                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4026                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4027
4028
4029 // Pre-v7 uses MCR for synchronization barriers.
4030 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4031          Requires<[IsARM, HasV6]>;
4032
4033
4034 //===----------------------------------------------------------------------===//
4035 // Thumb Support
4036 //
4037
4038 include "ARMInstrThumb.td"
4039
4040 //===----------------------------------------------------------------------===//
4041 // Thumb2 Support
4042 //
4043
4044 include "ARMInstrThumb2.td"
4045
4046 //===----------------------------------------------------------------------===//
4047 // Floating Point Support
4048 //
4049
4050 include "ARMInstrVFP.td"
4051
4052 //===----------------------------------------------------------------------===//
4053 // Advanced SIMD (NEON) Support
4054 //
4055
4056 include "ARMInstrNEON.td"
4057
4058 //===----------------------------------------------------------------------===//
4059 // Assembler aliases
4060 //
4061
4062 // Memory barriers
4063 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4064 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4065 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4066
4067 // System instructions
4068 def : MnemonicAlias<"swi", "svc">;
4069
4070 // Load / Store Multiple
4071 def : MnemonicAlias<"ldmfd", "ldm">;
4072 def : MnemonicAlias<"ldmia", "ldm">;
4073 def : MnemonicAlias<"stmfd", "stmdb">;
4074 def : MnemonicAlias<"stmia", "stm">;
4075 def : MnemonicAlias<"stmea", "stm">;
4076