contrib/llvm/lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "ARMMCExpr.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 //#define DEBUG(X) do { X; } while (0)
  25
  26 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  27 /// MCInstrDesc ARMInsts[] definition and the MCOperandInfo[]'s describing the
  28 /// operand info for each ARMInsts[i].
  29 ///
  30 /// Together with an instruction's encoding format, we can take advantage of the
  31 /// NumOperands and the OpInfo fields of the target instruction description in
  32 /// the quest to build out the MCOperand list for an MCInst.
  33 ///
  34 /// The general guideline is that with a known format, the number of dst and src
  35 /// operands are well-known.  The dst is built first, followed by the src
  36 /// operand(s).  The operands not yet used at this point are for the Implicit
  37 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  38 /// defined with two components:
  39 ///
  40 /// def pred { // Operand PredicateOperand
  41 ///   ValueType Type = OtherVT;
  42 ///   string PrintMethod = "printPredicateOperand";
  43 ///   string AsmOperandLowerMethod = ?;
  44 ///   dag MIOperandInfo = (ops i32imm, CCR);
  45 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  46 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  47 /// }
  48 ///
  49 /// which is manifested by the MCOperandInfo[] of:
  50 ///
  51 /// { 0, 0|(1<<MCOI::Predicate), 0 },
  52 /// { ARM::CCRRegClassID, 0|(1<<MCOI::Predicate), 0 }
  53 ///
  54 /// So the first predicate MCOperand corresponds to the immediate part of the
  55 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  56 /// corresponds to a register kind of ARM::CPSR.
  57 ///
  58 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  59 ///
  60 /// def cc_out { // Operand OptionalDefOperand
  61 ///   ValueType Type = OtherVT;
  62 ///   string PrintMethod = "printSBitModifierOperand";
  63 ///   string AsmOperandLowerMethod = ?;
  64 ///   dag MIOperandInfo = (ops CCR);
  65 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  66 ///   dag DefaultOps = (ops (i32 zero_reg));
  67 /// }
  68 ///
  69 /// which is manifested by the one MCOperandInfo of:
  70 ///
  71 /// { ARM::CCRRegClassID, 0|(1<<MCOI::OptionalDef), 0 }
  72 ///
  73
  74 namespace llvm {
  75 extern MCInstrDesc ARMInsts[];
  76 }
  77
  78 using namespace llvm;
  79
  80 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  81   return ARMInsts[Opcode].Name;
  82 }
  83
  84 // Return the register enum Based on RegClass and the raw register number.
  85 // FIXME: Auto-gened?
  86 static unsigned
  87 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  88   if (RegClassID == ARM::rGPRRegClassID) {
  89     // Check for The register numbers 13 and 15 that are not permitted for many
  90     // Thumb register specifiers.
  91     if (RawRegister == 13 || RawRegister == 15) {
  92       B->SetErr(-1);
  93       return 0;
  94     }
  95     // For this purpose, we can treat rGPR as if it were GPR.
  96     RegClassID = ARM::GPRRegClassID;
  97   }
  98
  99   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
 100   // A7.3 register encoding
 101   //     Qd -> bit[12] == 0
 102   //     Qn -> bit[16] == 0
 103   //     Qm -> bit[0]  == 0
 104   //
 105   // If one of these bits is 1, the instruction is UNDEFINED.
 106   if (RegClassID == ARM::QPRRegClassID && slice(RawRegister, 0, 0) == 1) {
 107     B->SetErr(-1);
 108     return 0;
 109   }
 110   unsigned RegNum =
 111     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 112
 113   switch (RegNum) {
 114   default:
 115     break;
 116   case 0:
 117     switch (RegClassID) {
 118     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 119     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 120     case ARM::DPR_VFP2RegClassID:
 121       return ARM::D0;
 122     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 123     case ARM::QPR_VFP2RegClassID:
 124       return ARM::Q0;
 125     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 126     }
 127     break;
 128   case 1:
 129     switch (RegClassID) {
 130     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 131     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 132     case ARM::DPR_VFP2RegClassID:
 133       return ARM::D1;
 134     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 135     case ARM::QPR_VFP2RegClassID:
 136       return ARM::Q1;
 137     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 138     }
 139     break;
 140   case 2:
 141     switch (RegClassID) {
 142     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 143     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 144     case ARM::DPR_VFP2RegClassID:
 145       return ARM::D2;
 146     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 147     case ARM::QPR_VFP2RegClassID:
 148       return ARM::Q2;
 149     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 150     }
 151     break;
 152   case 3:
 153     switch (RegClassID) {
 154     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 155     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 156     case ARM::DPR_VFP2RegClassID:
 157       return ARM::D3;
 158     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 159     case ARM::QPR_VFP2RegClassID:
 160       return ARM::Q3;
 161     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 162     }
 163     break;
 164   case 4:
 165     switch (RegClassID) {
 166     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 167     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 168     case ARM::DPR_VFP2RegClassID:
 169       return ARM::D4;
 170     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 171     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 172     }
 173     break;
 174   case 5:
 175     switch (RegClassID) {
 176     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 177     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 178     case ARM::DPR_VFP2RegClassID:
 179       return ARM::D5;
 180     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 181     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 182     }
 183     break;
 184   case 6:
 185     switch (RegClassID) {
 186     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 187     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 188     case ARM::DPR_VFP2RegClassID:
 189       return ARM::D6;
 190     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 191     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 192     }
 193     break;
 194   case 7:
 195     switch (RegClassID) {
 196     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 197     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 198     case ARM::DPR_VFP2RegClassID:
 199       return ARM::D7;
 200     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 201     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 202     }
 203     break;
 204   case 8:
 205     switch (RegClassID) {
 206     case ARM::GPRRegClassID: return ARM::R8;
 207     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 208     case ARM::QPRRegClassID: return ARM::Q8;
 209     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 210     }
 211     break;
 212   case 9:
 213     switch (RegClassID) {
 214     case ARM::GPRRegClassID: return ARM::R9;
 215     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 216     case ARM::QPRRegClassID: return ARM::Q9;
 217     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 218     }
 219     break;
 220   case 10:
 221     switch (RegClassID) {
 222     case ARM::GPRRegClassID: return ARM::R10;
 223     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 224     case ARM::QPRRegClassID: return ARM::Q10;
 225     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 226     }
 227     break;
 228   case 11:
 229     switch (RegClassID) {
 230     case ARM::GPRRegClassID: return ARM::R11;
 231     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 232     case ARM::QPRRegClassID: return ARM::Q11;
 233     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 234     }
 235     break;
 236   case 12:
 237     switch (RegClassID) {
 238     case ARM::GPRRegClassID: return ARM::R12;
 239     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 240     case ARM::QPRRegClassID: return ARM::Q12;
 241     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 242     }
 243     break;
 244   case 13:
 245     switch (RegClassID) {
 246     case ARM::GPRRegClassID: return ARM::SP;
 247     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 248     case ARM::QPRRegClassID: return ARM::Q13;
 249     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 250     }
 251     break;
 252   case 14:
 253     switch (RegClassID) {
 254     case ARM::GPRRegClassID: return ARM::LR;
 255     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 256     case ARM::QPRRegClassID: return ARM::Q14;
 257     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 258     }
 259     break;
 260   case 15:
 261     switch (RegClassID) {
 262     case ARM::GPRRegClassID: return ARM::PC;
 263     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 264     case ARM::QPRRegClassID: return ARM::Q15;
 265     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 266     }
 267     break;
 268   case 16:
 269     switch (RegClassID) {
 270     case ARM::DPRRegClassID: return ARM::D16;
 271     case ARM::SPRRegClassID: return ARM::S16;
 272     }
 273     break;
 274   case 17:
 275     switch (RegClassID) {
 276     case ARM::DPRRegClassID: return ARM::D17;
 277     case ARM::SPRRegClassID: return ARM::S17;
 278     }
 279     break;
 280   case 18:
 281     switch (RegClassID) {
 282     case ARM::DPRRegClassID: return ARM::D18;
 283     case ARM::SPRRegClassID: return ARM::S18;
 284     }
 285     break;
 286   case 19:
 287     switch (RegClassID) {
 288     case ARM::DPRRegClassID: return ARM::D19;
 289     case ARM::SPRRegClassID: return ARM::S19;
 290     }
 291     break;
 292   case 20:
 293     switch (RegClassID) {
 294     case ARM::DPRRegClassID: return ARM::D20;
 295     case ARM::SPRRegClassID: return ARM::S20;
 296     }
 297     break;
 298   case 21:
 299     switch (RegClassID) {
 300     case ARM::DPRRegClassID: return ARM::D21;
 301     case ARM::SPRRegClassID: return ARM::S21;
 302     }
 303     break;
 304   case 22:
 305     switch (RegClassID) {
 306     case ARM::DPRRegClassID: return ARM::D22;
 307     case ARM::SPRRegClassID: return ARM::S22;
 308     }
 309     break;
 310   case 23:
 311     switch (RegClassID) {
 312     case ARM::DPRRegClassID: return ARM::D23;
 313     case ARM::SPRRegClassID: return ARM::S23;
 314     }
 315     break;
 316   case 24:
 317     switch (RegClassID) {
 318     case ARM::DPRRegClassID: return ARM::D24;
 319     case ARM::SPRRegClassID: return ARM::S24;
 320     }
 321     break;
 322   case 25:
 323     switch (RegClassID) {
 324     case ARM::DPRRegClassID: return ARM::D25;
 325     case ARM::SPRRegClassID: return ARM::S25;
 326     }
 327     break;
 328   case 26:
 329     switch (RegClassID) {
 330     case ARM::DPRRegClassID: return ARM::D26;
 331     case ARM::SPRRegClassID: return ARM::S26;
 332     }
 333     break;
 334   case 27:
 335     switch (RegClassID) {
 336     case ARM::DPRRegClassID: return ARM::D27;
 337     case ARM::SPRRegClassID: return ARM::S27;
 338     }
 339     break;
 340   case 28:
 341     switch (RegClassID) {
 342     case ARM::DPRRegClassID: return ARM::D28;
 343     case ARM::SPRRegClassID: return ARM::S28;
 344     }
 345     break;
 346   case 29:
 347     switch (RegClassID) {
 348     case ARM::DPRRegClassID: return ARM::D29;
 349     case ARM::SPRRegClassID: return ARM::S29;
 350     }
 351     break;
 352   case 30:
 353     switch (RegClassID) {
 354     case ARM::DPRRegClassID: return ARM::D30;
 355     case ARM::SPRRegClassID: return ARM::S30;
 356     }
 357     break;
 358   case 31:
 359     switch (RegClassID) {
 360     case ARM::DPRRegClassID: return ARM::D31;
 361     case ARM::SPRRegClassID: return ARM::S31;
 362     }
 363     break;
 364   }
 365   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 366   // Encoding error.  Mark the builder with error code != 0.
 367   B->SetErr(-1);
 368   return 0;
 369 }
 370
 371 ///////////////////////////////
 372 //                           //
 373 //     Utility Functions     //
 374 //                           //
 375 ///////////////////////////////
 376
 377 // Extract/Decode Rd: Inst{15-12}.
 378 static inline unsigned decodeRd(uint32_t insn) {
 379   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 380 }
 381
 382 // Extract/Decode Rn: Inst{19-16}.
 383 static inline unsigned decodeRn(uint32_t insn) {
 384   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 385 }
 386
 387 // Extract/Decode Rm: Inst{3-0}.
 388 static inline unsigned decodeRm(uint32_t insn) {
 389   return (insn & ARMII::GPRRegMask);
 390 }
 391
 392 // Extract/Decode Rs: Inst{11-8}.
 393 static inline unsigned decodeRs(uint32_t insn) {
 394   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 395 }
 396
 397 static inline unsigned getCondField(uint32_t insn) {
 398   return (insn >> ARMII::CondShift);
 399 }
 400
 401 static inline unsigned getIBit(uint32_t insn) {
 402   return (insn >> ARMII::I_BitShift) & 1;
 403 }
 404
 405 static inline unsigned getAM3IBit(uint32_t insn) {
 406   return (insn >> ARMII::AM3_I_BitShift) & 1;
 407 }
 408
 409 static inline unsigned getPBit(uint32_t insn) {
 410   return (insn >> ARMII::P_BitShift) & 1;
 411 }
 412
 413 static inline unsigned getUBit(uint32_t insn) {
 414   return (insn >> ARMII::U_BitShift) & 1;
 415 }
 416
 417 static inline unsigned getPUBits(uint32_t insn) {
 418   return (insn >> ARMII::U_BitShift) & 3;
 419 }
 420
 421 static inline unsigned getSBit(uint32_t insn) {
 422   return (insn >> ARMII::S_BitShift) & 1;
 423 }
 424
 425 static inline unsigned getWBit(uint32_t insn) {
 426   return (insn >> ARMII::W_BitShift) & 1;
 427 }
 428
 429 static inline unsigned getDBit(uint32_t insn) {
 430   return (insn >> ARMII::D_BitShift) & 1;
 431 }
 432
 433 static inline unsigned getNBit(uint32_t insn) {
 434   return (insn >> ARMII::N_BitShift) & 1;
 435 }
 436
 437 static inline unsigned getMBit(uint32_t insn) {
 438   return (insn >> ARMII::M_BitShift) & 1;
 439 }
 440
 441 // See A8.4 Shifts applied to a register.
 442 //     A8.4.2 Register controlled shifts.
 443 //
 444 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 445 // into llvm enums for shift opcode.  The API clients should pass in the value
 446 // encoded with two bits, so the assert stays to signal a wrong API usage.
 447 //
 448 // A8-12: DecodeRegShift()
 449 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 450   switch (bits) {
 451   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 452   case 0:  return ARM_AM::lsl;
 453   case 1:  return ARM_AM::lsr;
 454   case 2:  return ARM_AM::asr;
 455   case 3:  return ARM_AM::ror;
 456   }
 457 }
 458
 459 // See A8.4 Shifts applied to a register.
 460 //     A8.4.1 Constant shifts.
 461 //
 462 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 463 // encodings into the intended ShiftOpc and shift amount.
 464 //
 465 // A8-11: DecodeImmShift()
 466 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 467   if (ShImm != 0)
 468     return;
 469   switch (ShOp) {
 470   case ARM_AM::no_shift:
 471   case ARM_AM::rrx:
 472     break;
 473   case ARM_AM::lsl:
 474     ShOp = ARM_AM::no_shift;
 475     break;
 476   case ARM_AM::lsr:
 477   case ARM_AM::asr:
 478     ShImm = 32;
 479     break;
 480   case ARM_AM::ror:
 481     ShOp = ARM_AM::rrx;
 482     break;
 483   }
 484 }
 485
 486 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 487 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 488 // clients should pass in the value encoded with two bits, so the assert stays
 489 // to signal a wrong API usage.
 490 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 491   switch (bits) {
 492   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 493   case 1:  return ARM_AM::ia;   // P=0 U=1
 494   case 3:  return ARM_AM::ib;   // P=1 U=1
 495   case 0:  return ARM_AM::da;   // P=0 U=0
 496   case 2:  return ARM_AM::db;   // P=1 U=0
 497   }
 498 }
 499
 500 ////////////////////////////////////////////
 501 //                                        //
 502 //    Disassemble function definitions    //
 503 //                                        //
 504 ////////////////////////////////////////////
 505
 506 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 507 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 508 /// followed by possible src(s).
 509 ///
 510 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 511 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 512 /// TryPredicateAndSBitModifier.
 513
 514 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 515     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 516
 517   assert(0 && "Unexpected pseudo instruction!");
 518   return false;
 519 }
 520
 521 // A8.6.94 MLA
 522 // if d == 15 || n == 15 || m == 15 || a == 15 then UNPREDICTABLE;
 523 //
 524 // A8.6.105 MUL
 525 // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 526 //
 527 // A8.6.246 UMULL
 528 // if dLo == 15 || dHi == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 529 // if dHi == dLo then UNPREDICTABLE;
 530 static bool BadRegsMulFrm(unsigned Opcode, uint32_t insn) {
 531   unsigned R19_16 = slice(insn, 19, 16);
 532   unsigned R15_12 = slice(insn, 15, 12);
 533   unsigned R11_8  = slice(insn, 11, 8);
 534   unsigned R3_0   = slice(insn, 3, 0);
 535   switch (Opcode) {
 536   default:
 537     // Did we miss an opcode?
 538     DEBUG(errs() << "BadRegsMulFrm: unexpected opcode!");
 539     return false;
 540   case ARM::MLA:     case ARM::MLS:     case ARM::SMLABB:  case ARM::SMLABT:
 541   case ARM::SMLATB:  case ARM::SMLATT:  case ARM::SMLAWB:  case ARM::SMLAWT:
 542   case ARM::SMMLA:   case ARM::SMMLAR:  case ARM::SMMLS:   case ARM::SMMLSR:
 543   case ARM::USADA8:
 544     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 545       return true;
 546     return false;
 547   case ARM::MUL:     case ARM::SMMUL:   case ARM::SMMULR:
 548   case ARM::SMULBB:  case ARM::SMULBT:  case ARM::SMULTB:  case ARM::SMULTT:
 549   case ARM::SMULWB:  case ARM::SMULWT:  case ARM::SMUAD:   case ARM::SMUADX:
 550   // A8.6.167 SMLAD & A8.6.172 SMLSD
 551   case ARM::SMLAD:   case ARM::SMLADX:  case ARM::SMLSD:   case ARM::SMLSDX:
 552   case ARM::USAD8:
 553     if (R19_16 == 15 || R11_8 == 15 || R3_0 == 15)
 554       return true;
 555     return false;
 556   case ARM::SMLAL:   case ARM::SMULL:   case ARM::UMAAL:   case ARM::UMLAL:
 557   case ARM::UMULL:
 558   case ARM::SMLALBB: case ARM::SMLALBT: case ARM::SMLALTB: case ARM::SMLALTT:
 559   case ARM::SMLALD:  case ARM::SMLALDX: case ARM::SMLSLD:  case ARM::SMLSLDX:
 560     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 561       return true;
 562     if (R19_16 == R15_12)
 563       return true;
 564     return false;;
 565   }
 566 }
 567
 568 // Multiply Instructions.
 569 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLAR,
 570 // SMMLS, SMMLAR, SMLAD, SMLADX, SMLSD, SMLSDX, and USADA8 (for convenience):
 571 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 572 // But note that register checking for {SMLAD, SMLADX, SMLSD, SMLSDX} is
 573 // only for {d, n, m}.
 574 //
 575 // MUL, SMMUL, SMMULR, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT, SMUAD,
 576 // SMUADX, and USAD8 (for convenience):
 577 //     Rd{19-16} Rn{3-0} Rm{11-8}
 578 //
 579 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT,
 580 // SMLALD, SMLADLX, SMLSLD, SMLSLDX:
 581 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 582 //
 583 // The mapping of the multiply registers to the "regular" ARM registers, where
 584 // there are convenience decoder functions, is:
 585 //
 586 // Inst{15-12} => Rd
 587 // Inst{19-16} => Rn
 588 // Inst{3-0} => Rm
 589 // Inst{11-8} => Rs
 590 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 591     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 592
 593   const MCInstrDesc &MCID = ARMInsts[Opcode];
 594   unsigned short NumDefs = MCID.getNumDefs();
 595   const MCOperandInfo *OpInfo = MCID.OpInfo;
 596   unsigned &OpIdx = NumOpsAdded;
 597
 598   OpIdx = 0;
 599
 600   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 601   assert(NumOps >= 3
 602          && OpInfo[0].RegClass == ARM::GPRRegClassID
 603          && OpInfo[1].RegClass == ARM::GPRRegClassID
 604          && OpInfo[2].RegClass == ARM::GPRRegClassID
 605          && "Expect three register operands");
 606
 607   // Sanity check for the register encodings.
 608   if (BadRegsMulFrm(Opcode, insn))
 609     return false;
 610
 611   // Instructions with two destination registers have RdLo{15-12} first.
 612   if (NumDefs == 2) {
 613     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 614            "Expect 4th register operand");
 615     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 616                                                        decodeRd(insn))));
 617     ++OpIdx;
 618   }
 619
 620   // The destination register: RdHi{19-16} or Rd{19-16}.
 621   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 622                                                      decodeRn(insn))));
 623
 624   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 626                                                      decodeRm(insn))));
 627   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 628                                                      decodeRs(insn))));
 629   OpIdx += 3;
 630
 631   // Many multiply instructions (e.g., MLA) have three src registers.
 632   // The third register operand is Ra{15-12}.
 633   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 634     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 635                                                        decodeRd(insn))));
 636     ++OpIdx;
 637   }
 638
 639   return true;
 640 }
 641
 642 // Helper routines for disassembly of coprocessor instructions.
 643
 644 static bool LdStCopOpcode(unsigned Opcode) {
 645   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 646       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 647     return true;
 648   return false;
 649 }
 650 static bool CoprocessorOpcode(unsigned Opcode) {
 651   if (LdStCopOpcode(Opcode))
 652     return true;
 653
 654   switch (Opcode) {
 655   default:
 656     return false;
 657   case ARM::CDP:  case ARM::CDP2:
 658   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 659   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 660     return true;
 661   }
 662 }
 663 static inline unsigned GetCoprocessor(uint32_t insn) {
 664   return slice(insn, 11, 8);
 665 }
 666 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 667   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 668 }
 669 static inline unsigned GetCopOpc2(uint32_t insn) {
 670   return slice(insn, 7, 5);
 671 }
 672 static inline unsigned GetCopOpc(uint32_t insn) {
 673   return slice(insn, 7, 4);
 674 }
 675 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 676 // core registers.
 677 //
 678 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 679 //
 680 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 681 //
 682 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 683 //
 684 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 685 // and friends
 686 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 687 // and friends
 688 //                                        <-- addrmode2 -->
 689 //
 690 // LDC_OPTION:                    cop CRd Rn imm8
 691 // and friends
 692 // STC_OPTION:                    cop CRd Rn imm8
 693 // and friends
 694 //
 695 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 696     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 697
 698   assert(NumOps >= 4 && "Num of operands >= 4 for coprocessor instr");
 699
 700   unsigned &OpIdx = NumOpsAdded;
 701   // A8.6.92
 702   // if coproc == '101x' then SEE "Advanced SIMD and VFP"
 703   // But since the special instructions have more explicit encoding bits
 704   // specified, if coproc == 10 or 11, we should reject it as invalid.
 705   unsigned coproc = GetCoprocessor(insn);
 706   if ((Opcode == ARM::MCR || Opcode == ARM::MCRR ||
 707        Opcode == ARM::MRC || Opcode == ARM::MRRC) &&
 708       (coproc == 10 || coproc == 11)) {
 709     DEBUG(errs() << "Encoding error: coproc == 10 or 11 for MCR[R]/MR[R]C\n");
 710     return false;
 711   }
 712
 713   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 714                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 715
 716   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 717   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 718   bool LdStCop = LdStCopOpcode(Opcode);
 719   bool RtOut = (Opcode == ARM::MRC || Opcode == ARM::MRC2);
 720
 721   OpIdx = 0;
 722
 723   if (RtOut) {
 724     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 725                                                        decodeRd(insn))));
 726     ++OpIdx;
 727   }
 728   MI.addOperand(MCOperand::CreateImm(coproc));
 729   ++OpIdx;
 730
 731   if (LdStCop) {
 732     // Unindex if P:W = 0b00 --> _OPTION variant
 733     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 734
 735     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 736
 737     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 738                                                        decodeRn(insn))));
 739     OpIdx += 2;
 740
 741     if (PW) {
 742       MI.addOperand(MCOperand::CreateReg(0));
 743       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 744       const MCInstrDesc &MCID = ARMInsts[Opcode];
 745       unsigned IndexMode =
 746                  (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 747       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 748                                           ARM_AM::no_shift, IndexMode);
 749       MI.addOperand(MCOperand::CreateImm(Offset));
 750       OpIdx += 2;
 751     } else {
 752       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 753       ++OpIdx;
 754     }
 755   } else {
 756     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 757                                                  : GetCopOpc1(insn, NoGPR)));
 758     ++OpIdx;
 759
 760     if (!RtOut) {
 761       MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 762                           : MCOperand::CreateReg(
 763                                 getRegisterEnum(B, ARM::GPRRegClassID,
 764                                                 decodeRd(insn))));
 765       ++OpIdx;
 766     }
 767
 768     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 769                                 getRegisterEnum(B, ARM::GPRRegClassID,
 770                                                 decodeRn(insn)))
 771                             : MCOperand::CreateImm(decodeRn(insn)));
 772
 773     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 774
 775     OpIdx += 2;
 776
 777     if (!OneCopOpc) {
 778       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 779       ++OpIdx;
 780     }
 781   }
 782
 783   return true;
 784 }
 785
 786 // Branch Instructions.
 787 // BL: SignExtend(Imm24:'00', 32)
 788 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 789 // SMC: ZeroExtend(imm4, 32)
 790 // SVC: ZeroExtend(Imm24, 32)
 791 //
 792 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 793 // Delegates to DisassembleCoprocessor() helper function.
 794 //
 795 // MRS/MRSsys: Rd
 796 // MSR/MSRsys: Rm mask=Inst{19-16}
 797 // BXJ:        Rm
 798 // MSRi/MSRsysi: so_imm
 799 // SRSW/SRS: ldstm_mode:$amode mode_imm
 800 // RFEW/RFE: ldstm_mode:$amode Rn
 801 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 802     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 803
 804   if (CoprocessorOpcode(Opcode))
 805     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 806
 807   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 808   if (!OpInfo) return false;
 809
 810   // MRS and MRSsys take one GPR reg Rd.
 811   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 812     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 813            "Reg operand expected");
 814     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 815                                                        decodeRd(insn))));
 816     NumOpsAdded = 1;
 817     return true;
 818   }
 819   // BXJ takes one GPR reg Rm.
 820   if (Opcode == ARM::BXJ) {
 821     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 822            "Reg operand expected");
 823     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 824                                                        decodeRm(insn))));
 825     NumOpsAdded = 1;
 826     return true;
 827   }
 828   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 829   // bit 4, and the special register fields in bits 3-0.
 830   if (Opcode == ARM::MSR) {
 831     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 832            "Reg operand expected");
 833     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 834                                        slice(insn, 19, 16) /* Special Reg */ ));
 835     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 836                                                        decodeRm(insn))));
 837     NumOpsAdded = 2;
 838     return true;
 839   }
 840   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 841   // R Bit in bit 4, and the special register fields in bits 3-0.
 842   if (Opcode == ARM::MSRi) {
 843     // A5.2.11 MSR (immediate), and hints & B6.1.6 MSR (immediate)
 844     // The hints instructions have more specific encodings, so if mask == 0,
 845     // we should reject this as an invalid instruction.
 846     if (slice(insn, 19, 16) == 0)
 847       return false;
 848     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 849                                        slice(insn, 19, 16) /* Special Reg */ ));
 850     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 851     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 852     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 853     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 854     unsigned Imm = insn & 0xFF;
 855     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 856     NumOpsAdded = 2;
 857     return true;
 858   }
 859   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 860       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 861     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 862     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 863
 864     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 865       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 866     else
 867       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 868                                                          decodeRn(insn))));
 869     NumOpsAdded = 3;
 870     return true;
 871   }
 872
 873   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 874           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 875          "Unexpected Opcode");
 876
 877   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 878
 879   int Imm32 = 0;
 880   if (Opcode == ARM::SMC) {
 881     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 882     Imm32 = slice(insn, 3, 0);
 883   } else if (Opcode == ARM::SVC) {
 884     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 885     Imm32 = slice(insn, 23, 0);
 886   } else {
 887     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 888     unsigned Imm26 = slice(insn, 23, 0) << 2;
 889     //Imm32 = signextend<signed int, 26>(Imm26);
 890     Imm32 = SignExtend32<26>(Imm26);
 891   }
 892
 893   MI.addOperand(MCOperand::CreateImm(Imm32));
 894   NumOpsAdded = 1;
 895
 896   return true;
 897 }
 898
 899 // Misc. Branch Instructions.
 900 // BX_RET, MOVPCLR
 901 // BLX, BLX_pred, BX, BX_pred
 902 // BLXi
 903 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 904     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 905
 906   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 907   if (!OpInfo) return false;
 908
 909   unsigned &OpIdx = NumOpsAdded;
 910
 911   OpIdx = 0;
 912
 913   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 914   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 915     return true;
 916
 917   // BLX and BX take one GPR reg.
 918   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 919       Opcode == ARM::BX || Opcode == ARM::BX_pred) {
 920     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 921            "Reg operand expected");
 922     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 923                                                        decodeRm(insn))));
 924     OpIdx = 1;
 925     return true;
 926   }
 927
 928   // BLXi takes imm32 (the PC offset).
 929   if (Opcode == ARM::BLXi) {
 930     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 931     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 932     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 933     int Imm32 = SignExtend32<26>(Imm26);
 934     MI.addOperand(MCOperand::CreateImm(Imm32));
 935     OpIdx = 1;
 936     return true;
 937   }
 938
 939   return false;
 940 }
 941
 942 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 943   uint32_t lsb = slice(insn, 11, 7);
 944   uint32_t msb = slice(insn, 20, 16);
 945   uint32_t Val = 0;
 946   if (msb < lsb) {
 947     DEBUG(errs() << "Encoding error: msb < lsb\n");
 948     return false;
 949   }
 950
 951   for (uint32_t i = lsb; i <= msb; ++i)
 952     Val |= (1 << i);
 953   mask = ~Val;
 954   return true;
 955 }
 956
 957 // Standard data-processing instructions allow PC as a register specifier,
 958 // but we should reject other DPFrm instructions with PC as registers.
 959 static bool BadRegsDPFrm(unsigned Opcode, uint32_t insn) {
 960   switch (Opcode) {
 961   default:
 962     // Did we miss an opcode?
 963     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 || decodeRm(insn) == 15) {
 964       DEBUG(errs() << "DPFrm with bad reg specifier(s)\n");
 965       return true;
 966     }
 967   case ARM::ADCrr:  case ARM::ADDSrr: case ARM::ADDrr:  case ARM::ANDrr:
 968   case ARM::BICrr:  case ARM::CMNzrr: case ARM::CMPrr:  case ARM::EORrr:
 969   case ARM::ORRrr:  case ARM::RSBrr:  case ARM::RSCrr:  case ARM::SBCrr:
 970   case ARM::SUBSrr: case ARM::SUBrr:  case ARM::TEQrr:  case ARM::TSTrr:
 971     return false;
 972   }
 973 }
 974
 975 // A major complication is the fact that some of the saturating add/subtract
 976 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 977 // They are QADD, QDADD, QDSUB, and QSUB.
 978 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 979     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 980
 981   const MCInstrDesc &MCID = ARMInsts[Opcode];
 982   unsigned short NumDefs = MCID.getNumDefs();
 983   bool isUnary = isUnaryDP(MCID.TSFlags);
 984   const MCOperandInfo *OpInfo = MCID.OpInfo;
 985   unsigned &OpIdx = NumOpsAdded;
 986
 987   OpIdx = 0;
 988
 989   // Disassemble register def if there is one.
 990   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 991     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 992                                                        decodeRd(insn))));
 993     ++OpIdx;
 994   }
 995
 996   // Now disassemble the src operands.
 997   if (OpIdx >= NumOps)
 998     return false;
 999
1000   // Special-case handling of BFC/BFI/SBFX/UBFX.
1001   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
1002     // A8.6.17 BFC & A8.6.18 BFI
1003     // Sanity check Rd.
1004     if (decodeRd(insn) == 15)
1005       return false;
1006     MI.addOperand(MCOperand::CreateReg(0));
1007     if (Opcode == ARM::BFI) {
1008       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1009                                                          decodeRm(insn))));
1010       ++OpIdx;
1011     }
1012     uint32_t mask = 0;
1013     if (!getBFCInvMask(insn, mask))
1014       return false;
1015
1016     MI.addOperand(MCOperand::CreateImm(mask));
1017     OpIdx += 2;
1018     return true;
1019   }
1020   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1021     // Sanity check Rd and Rm.
1022     if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1023       return false;
1024     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1025                                                        decodeRm(insn))));
1026     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1027     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1028     OpIdx += 3;
1029     return true;
1030   }
1031
1032   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1033                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1034
1035   // BinaryDP has an Rn operand.
1036   if (!isUnary) {
1037     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1038            "Reg operand expected");
1039     MI.addOperand(MCOperand::CreateReg(
1040                     getRegisterEnum(B, ARM::GPRRegClassID,
1041                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1042     ++OpIdx;
1043   }
1044
1045   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1046   if (isUnary && (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)) {
1047     MI.addOperand(MCOperand::CreateReg(0));
1048     ++OpIdx;
1049   }
1050
1051   // Now disassemble operand 2.
1052   if (OpIdx >= NumOps)
1053     return false;
1054
1055   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1056     // We have a reg/reg form.
1057     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1058     // routed here as well.
1059     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1060     if (BadRegsDPFrm(Opcode, insn))
1061       return false;
1062     MI.addOperand(MCOperand::CreateReg(
1063                     getRegisterEnum(B, ARM::GPRRegClassID,
1064                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1065     ++OpIdx;
1066   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1067     // These two instructions don't allow d as 15.
1068     if (decodeRd(insn) == 15)
1069       return false;
1070     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1071     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1072     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1073     if (!B->tryAddingSymbolicOperand(Imm16, 4, MI))
1074       MI.addOperand(MCOperand::CreateImm(Imm16));
1075     ++OpIdx;
1076   } else {
1077     // We have a reg/imm form.
1078     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1079     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1080     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1081     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1082     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1083     unsigned Imm = insn & 0xFF;
1084     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1085     ++OpIdx;
1086   }
1087
1088   return true;
1089 }
1090
1091 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1092     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1093
1094   const MCInstrDesc &MCID = ARMInsts[Opcode];
1095   unsigned short NumDefs = MCID.getNumDefs();
1096   bool isUnary = isUnaryDP(MCID.TSFlags);
1097   const MCOperandInfo *OpInfo = MCID.OpInfo;
1098   unsigned &OpIdx = NumOpsAdded;
1099
1100   OpIdx = 0;
1101
1102   // Disassemble register def if there is one.
1103   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1104     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1105                                                        decodeRd(insn))));
1106     ++OpIdx;
1107   }
1108
1109   // Disassemble the src operands.
1110   if (OpIdx >= NumOps)
1111     return false;
1112
1113   // BinaryDP has an Rn operand.
1114   if (!isUnary) {
1115     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1116            "Reg operand expected");
1117     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1118                                                        decodeRn(insn))));
1119     ++OpIdx;
1120   }
1121
1122   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1123   if (isUnary && (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1)) {
1124     MI.addOperand(MCOperand::CreateReg(0));
1125     ++OpIdx;
1126   }
1127
1128   // Disassemble operand 2, which consists of three components.
1129   if (OpIdx + 2 >= NumOps)
1130     return false;
1131
1132   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1133          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1134          (OpInfo[OpIdx+2].RegClass < 0) &&
1135          "Expect 3 reg operands");
1136
1137   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1138   unsigned Rs = slice(insn, 4, 4);
1139
1140   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1141                                                      decodeRm(insn))));
1142   if (Rs) {
1143     // If Inst{7} != 0, we should reject this insn as an invalid encoding.
1144     if (slice(insn, 7, 7))
1145       return false;
1146
1147     // A8.6.3 ADC (register-shifted register)
1148     // if d == 15 || n == 15 || m == 15 || s == 15 then UNPREDICTABLE;
1149     //
1150     // This also accounts for shift instructions (register) where, fortunately,
1151     // Inst{19-16} = 0b0000.
1152     // A8.6.89 LSL (register)
1153     // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
1154     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 ||
1155         decodeRm(insn) == 15 || decodeRs(insn) == 15)
1156       return false;
1157
1158     // Register-controlled shifts: [Rm, Rs, shift].
1159     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1160                                                        decodeRs(insn))));
1161     // Inst{6-5} encodes the shift opcode.
1162     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1163     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1164   } else {
1165     // Constant shifts: [Rm, reg0, shift_imm].
1166     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1167     // Inst{6-5} encodes the shift opcode.
1168     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1169     // Inst{11-7} encodes the imm5 shift amount.
1170     unsigned ShImm = slice(insn, 11, 7);
1171
1172     // A8.4.1.  Possible rrx or shift amount of 32...
1173     getImmShiftSE(ShOp, ShImm);
1174     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1175   }
1176   OpIdx += 3;
1177
1178   return true;
1179 }
1180
1181 static bool BadRegsLdStFrm(unsigned Opcode, uint32_t insn, bool Store, bool WBack,
1182                            bool Imm) {
1183   const StringRef Name = ARMInsts[Opcode].Name;
1184   unsigned Rt = decodeRd(insn);
1185   unsigned Rn = decodeRn(insn);
1186   unsigned Rm = decodeRm(insn);
1187   unsigned P  = getPBit(insn);
1188   unsigned W  = getWBit(insn);
1189
1190   if (Store) {
1191     // Only STR (immediate, register) allows PC as the source.
1192     if (Name.startswith("STRB") && Rt == 15) {
1193       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1194       return true;
1195     }
1196     if (WBack && (Rn == 15 || Rn == Rt)) {
1197       DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1198       return true;
1199     }
1200     if (!Imm && Rm == 15) {
1201       DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1202       return true;
1203     }
1204   } else {
1205     // Only LDR (immediate, register) allows PC as the destination.
1206     if (Name.startswith("LDRB") && Rt == 15) {
1207       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1208       return true;
1209     }
1210     if (Imm) {
1211       // Immediate
1212       if (Rn == 15) {
1213         // The literal form must be in offset mode; it's an encoding error
1214         // otherwise.
1215         if (!(P == 1 && W == 0)) {
1216           DEBUG(errs() << "Ld literal form with !(P == 1 && W == 0)\n");
1217           return true;
1218         }
1219         // LDRB (literal) does not allow PC as the destination.
1220         if (Opcode != ARM::LDRi12 && Rt == 15) {
1221           DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1222           return true;
1223         }
1224       } else {
1225         // Write back while Rn == Rt does not make sense.
1226         if (WBack && (Rn == Rt)) {
1227           DEBUG(errs() << "if wback && n == t then UNPREDICTABLE\n");
1228           return true;
1229         }
1230       }
1231     } else {
1232       // Register
1233       if (Rm == 15) {
1234         DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1235         return true;
1236       }
1237       if (WBack && (Rn == 15 || Rn == Rt)) {
1238         DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1239         return true;
1240       }
1241     }
1242   }
1243   return false;
1244 }
1245
1246 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1247     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1248
1249   const MCInstrDesc &MCID = ARMInsts[Opcode];
1250   bool isPrePost = isPrePostLdSt(MCID.TSFlags);
1251   const MCOperandInfo *OpInfo = MCID.OpInfo;
1252   if (!OpInfo) return false;
1253
1254   unsigned &OpIdx = NumOpsAdded;
1255
1256   OpIdx = 0;
1257
1258   assert(((!isStore && MCID.getNumDefs() > 0) ||
1259           (isStore && (MCID.getNumDefs() == 0 || isPrePost)))
1260          && "Invalid arguments");
1261
1262   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1263   if (isPrePost && isStore) {
1264     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1265            "Reg operand expected");
1266     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1267                                                        decodeRn(insn))));
1268     ++OpIdx;
1269   }
1270
1271   // Disassemble the dst/src operand.
1272   if (OpIdx >= NumOps)
1273     return false;
1274
1275   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1276          "Reg operand expected");
1277   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1278                                                      decodeRd(insn))));
1279   ++OpIdx;
1280
1281   // After dst of a pre- and post-indexed load is the address base writeback.
1282   if (isPrePost && !isStore) {
1283     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1284            "Reg operand expected");
1285     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1286                                                        decodeRn(insn))));
1287     ++OpIdx;
1288   }
1289
1290   // Disassemble the base operand.
1291   if (OpIdx >= NumOps)
1292     return false;
1293
1294   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1295          "Reg operand expected");
1296   assert((!isPrePost || (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1))
1297          && "Index mode or tied_to operand expected");
1298   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1299                                                      decodeRn(insn))));
1300   ++OpIdx;
1301
1302   // For reg/reg form, base reg is followed by +/- reg shop imm.
1303   // For immediate form, it is followed by +/- imm12.
1304   // See also ARMAddressingModes.h (Addressing Mode #2).
1305   if (OpIdx + 1 >= NumOps)
1306     return false;
1307
1308   if (BadRegsLdStFrm(Opcode, insn, isStore, isPrePost, getIBit(insn)==0))
1309     return false;
1310
1311   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1312   unsigned IndexMode =
1313                (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1314   if (getIBit(insn) == 0) {
1315     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1316     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1317     // been populated.
1318     if (isPrePost) {
1319       MI.addOperand(MCOperand::CreateReg(0));
1320       OpIdx += 1;
1321     }
1322
1323     unsigned Imm12 = slice(insn, 11, 0);
1324     if (Opcode == ARM::LDRBi12 || Opcode == ARM::LDRi12 ||
1325         Opcode == ARM::STRBi12 || Opcode == ARM::STRi12) {
1326       // Disassemble the 12-bit immediate offset, which is the second operand in
1327       // $addrmode_imm12 => (ops GPR:$base, i32imm:$offsimm).
1328       int Offset = AddrOpcode == ARM_AM::add ? 1 * Imm12 : -1 * Imm12;
1329       MI.addOperand(MCOperand::CreateImm(Offset));
1330     } else {
1331       // Disassemble the 12-bit immediate offset, which is the second operand in
1332       // $am2offset => (ops GPR, i32imm).
1333       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1334                                           IndexMode);
1335       MI.addOperand(MCOperand::CreateImm(Offset));
1336     }
1337     OpIdx += 1;
1338   } else {
1339     // If Inst{25} = 1 and Inst{4} != 0, we should reject this as invalid.
1340     if (slice(insn,4,4) == 1)
1341       return false;
1342
1343     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1344     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1345                                                        decodeRm(insn))));
1346     // Inst{6-5} encodes the shift opcode.
1347     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1348     // Inst{11-7} encodes the imm5 shift amount.
1349     unsigned ShImm = slice(insn, 11, 7);
1350
1351     // A8.4.1.  Possible rrx or shift amount of 32...
1352     getImmShiftSE(ShOp, ShImm);
1353     MI.addOperand(MCOperand::CreateImm(
1354                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1355     OpIdx += 2;
1356   }
1357
1358   return true;
1359 }
1360
1361 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1362     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1363   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1364 }
1365
1366 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1367     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1368   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1369 }
1370
1371 static bool HasDualReg(unsigned Opcode) {
1372   switch (Opcode) {
1373   default:
1374     return false;
1375   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1376   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1377     return true;
1378   }
1379 }
1380
1381 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1382     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1383
1384   const MCInstrDesc &MCID = ARMInsts[Opcode];
1385   bool isPrePost = isPrePostLdSt(MCID.TSFlags);
1386   const MCOperandInfo *OpInfo = MCID.OpInfo;
1387   if (!OpInfo) return false;
1388
1389   unsigned &OpIdx = NumOpsAdded;
1390
1391   OpIdx = 0;
1392
1393   assert(((!isStore && MCID.getNumDefs() > 0) ||
1394           (isStore && (MCID.getNumDefs() == 0 || isPrePost)))
1395          && "Invalid arguments");
1396
1397   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1398   if (isPrePost && isStore) {
1399     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1400            "Reg operand expected");
1401     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1402                                                        decodeRn(insn))));
1403     ++OpIdx;
1404   }
1405
1406   // Disassemble the dst/src operand.
1407   if (OpIdx >= NumOps)
1408     return false;
1409
1410   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1411          "Reg operand expected");
1412   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1413                                                      decodeRd(insn))));
1414   ++OpIdx;
1415
1416   // Fill in LDRD and STRD's second operand Rt operand.
1417   if (HasDualReg(Opcode)) {
1418     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1419                                                        decodeRd(insn) + 1)));
1420     ++OpIdx;
1421   }
1422
1423   // After dst of a pre- and post-indexed load is the address base writeback.
1424   if (isPrePost && !isStore) {
1425     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1426            "Reg operand expected");
1427     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1428                                                        decodeRn(insn))));
1429     ++OpIdx;
1430   }
1431
1432   // Disassemble the base operand.
1433   if (OpIdx >= NumOps)
1434     return false;
1435
1436   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1437          "Reg operand expected");
1438   assert((!isPrePost || (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1))
1439          && "Offset mode or tied_to operand expected");
1440   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1441                                                      decodeRn(insn))));
1442   ++OpIdx;
1443
1444   // For reg/reg form, base reg is followed by +/- reg.
1445   // For immediate form, it is followed by +/- imm8.
1446   // See also ARMAddressingModes.h (Addressing Mode #3).
1447   if (OpIdx + 1 >= NumOps)
1448     return false;
1449
1450   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1451          (OpInfo[OpIdx+1].RegClass < 0) &&
1452          "Expect 1 reg operand followed by 1 imm operand");
1453
1454   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1455   unsigned IndexMode =
1456                  (MCID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1457   if (getAM3IBit(insn) == 1) {
1458     MI.addOperand(MCOperand::CreateReg(0));
1459
1460     // Disassemble the 8-bit immediate offset.
1461     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1462     unsigned Imm4L = insn & 0xF;
1463     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L,
1464                                         IndexMode);
1465     MI.addOperand(MCOperand::CreateImm(Offset));
1466   } else {
1467     // Disassemble the offset reg (Rm).
1468     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1469                                                        decodeRm(insn))));
1470     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0, IndexMode);
1471     MI.addOperand(MCOperand::CreateImm(Offset));
1472   }
1473   OpIdx += 2;
1474
1475   return true;
1476 }
1477
1478 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1479     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1480   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1481                                 B);
1482 }
1483
1484 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1485     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1486   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1487 }
1488
1489 // The algorithm for disassembly of LdStMulFrm is different from others because
1490 // it explicitly populates the two predicate operands after the base register.
1491 // After that, we need to populate the reglist with each affected register
1492 // encoded as an MCOperand.
1493 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1494     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1495
1496   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1497   NumOpsAdded = 0;
1498
1499   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1500
1501   // Writeback to base, if necessary.
1502   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1503       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1504       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1505       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1506     MI.addOperand(MCOperand::CreateReg(Base));
1507     ++NumOpsAdded;
1508   }
1509
1510   // Add the base register operand.
1511   MI.addOperand(MCOperand::CreateReg(Base));
1512
1513   // Handling the two predicate operands before the reglist.
1514   int64_t CondVal = getCondField(insn);
1515   if (CondVal == 0xF)
1516     return false;
1517   MI.addOperand(MCOperand::CreateImm(CondVal));
1518   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1519
1520   NumOpsAdded += 3;
1521
1522   // Fill the variadic part of reglist.
1523   unsigned RegListBits = insn & ((1 << 16) - 1);
1524   for (unsigned i = 0; i < 16; ++i) {
1525     if ((RegListBits >> i) & 1) {
1526       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1527                                                          i)));
1528       ++NumOpsAdded;
1529     }
1530   }
1531
1532   return true;
1533 }
1534
1535 // LDREX, LDREXB, LDREXH: Rd Rn
1536 // LDREXD:                Rd Rd+1 Rn
1537 // STREX, STREXB, STREXH: Rd Rm Rn
1538 // STREXD:                Rd Rm Rm+1 Rn
1539 //
1540 // SWP, SWPB:             Rd Rm Rn
1541 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1542     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1543
1544   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1545   if (!OpInfo) return false;
1546
1547   unsigned &OpIdx = NumOpsAdded;
1548
1549   OpIdx = 0;
1550
1551   assert(NumOps >= 2
1552          && OpInfo[0].RegClass == ARM::GPRRegClassID
1553          && OpInfo[1].RegClass == ARM::GPRRegClassID
1554          && "Expect 2 reg operands");
1555
1556   bool isStore = slice(insn, 20, 20) == 0;
1557   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1558
1559   // Add the destination operand.
1560   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1561                                                      decodeRd(insn))));
1562   ++OpIdx;
1563
1564   // Store register Exclusive needs a source operand.
1565   if (isStore) {
1566     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1567                                                        decodeRm(insn))));
1568     ++OpIdx;
1569
1570     if (isDW) {
1571       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1572                                                          decodeRm(insn)+1)));
1573       ++OpIdx;
1574     }
1575   } else if (isDW) {
1576     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1577                                                        decodeRd(insn)+1)));
1578     ++OpIdx;
1579   }
1580
1581   // Finally add the pointer operand.
1582   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1583                                                      decodeRn(insn))));
1584   ++OpIdx;
1585
1586   return true;
1587 }
1588
1589 // Misc. Arithmetic Instructions.
1590 // CLZ: Rd Rm
1591 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1592 // RBIT, REV, REV16, REVSH: Rd Rm
1593 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1594     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1595
1596   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1597   unsigned &OpIdx = NumOpsAdded;
1598
1599   OpIdx = 0;
1600
1601   assert(NumOps >= 2
1602          && OpInfo[0].RegClass == ARM::GPRRegClassID
1603          && OpInfo[1].RegClass == ARM::GPRRegClassID
1604          && "Expect 2 reg operands");
1605
1606   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1607
1608   // Sanity check the registers, which should not be 15.
1609   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1610     return false;
1611   if (ThreeReg && decodeRn(insn) == 15)
1612     return false;
1613
1614   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1615                                                      decodeRd(insn))));
1616   ++OpIdx;
1617
1618   if (ThreeReg) {
1619     assert(NumOps >= 4 && "Expect >= 4 operands");
1620     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1621                                                        decodeRn(insn))));
1622     ++OpIdx;
1623   }
1624
1625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1626                                                      decodeRm(insn))));
1627   ++OpIdx;
1628
1629   // If there is still an operand info left which is an immediate operand, add
1630   // an additional imm5 LSL/ASR operand.
1631   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1632       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1633     // Extract the 5-bit immediate field Inst{11-7}.
1634     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1635     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1636     if (Opcode == ARM::PKHBT)
1637       Opc = ARM_AM::lsl;
1638     else if (Opcode == ARM::PKHTB)
1639       Opc = ARM_AM::asr;
1640     getImmShiftSE(Opc, ShiftAmt);
1641     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1642     ++OpIdx;
1643   }
1644
1645   return true;
1646 }
1647
1648 /// DisassembleSatFrm - Disassemble saturate instructions:
1649 /// SSAT, SSAT16, USAT, and USAT16.
1650 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1651     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1652
1653   // A8.6.183 SSAT
1654   // if d == 15 || n == 15 then UNPREDICTABLE;
1655   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1656     return false;
1657
1658   const MCInstrDesc &MCID = ARMInsts[Opcode];
1659   NumOpsAdded = MCID.getNumOperands() - 2; // ignore predicate operands
1660
1661   // Disassemble register def.
1662   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1663                                                      decodeRd(insn))));
1664
1665   unsigned Pos = slice(insn, 20, 16);
1666   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1667     Pos += 1;
1668   MI.addOperand(MCOperand::CreateImm(Pos));
1669
1670   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1671                                                      decodeRm(insn))));
1672
1673   if (NumOpsAdded == 4) {
1674     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1675     // Inst{11-7} encodes the imm5 shift amount.
1676     unsigned ShAmt = slice(insn, 11, 7);
1677     if (ShAmt == 0) {
1678       // A8.6.183.  Possible ASR shift amount of 32...
1679       if (Opc == ARM_AM::asr)
1680         ShAmt = 32;
1681       else
1682         Opc = ARM_AM::no_shift;
1683     }
1684     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1685   }
1686   return true;
1687 }
1688
1689 // Extend instructions.
1690 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1691 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1692 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1693 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1695
1696   // A8.6.220 SXTAB
1697   // if d == 15 || m == 15 then UNPREDICTABLE;
1698   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1699     return false;
1700
1701   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1702   unsigned &OpIdx = NumOpsAdded;
1703
1704   OpIdx = 0;
1705
1706   assert(NumOps >= 2
1707          && OpInfo[0].RegClass == ARM::GPRRegClassID
1708          && OpInfo[1].RegClass == ARM::GPRRegClassID
1709          && "Expect 2 reg operands");
1710
1711   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1712
1713   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1714                                                      decodeRd(insn))));
1715   ++OpIdx;
1716
1717   if (ThreeReg) {
1718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1719                                                        decodeRn(insn))));
1720     ++OpIdx;
1721   }
1722
1723   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1724                                                      decodeRm(insn))));
1725   ++OpIdx;
1726
1727   // If there is still an operand info left which is an immediate operand, add
1728   // an additional rotate immediate operand.
1729   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1730       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1731     // Extract the 2-bit rotate field Inst{11-10}.
1732     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1733     // Rotation by 8, 16, or 24 bits.
1734     MI.addOperand(MCOperand::CreateImm(rot << 3));
1735     ++OpIdx;
1736   }
1737
1738   return true;
1739 }
1740
1741 /////////////////////////////////////
1742 //                                 //
1743 //    Utility Functions For VFP    //
1744 //                                 //
1745 /////////////////////////////////////
1746
1747 // Extract/Decode Dd/Sd:
1748 //
1749 // SP => d = UInt(Vd:D)
1750 // DP => d = UInt(D:Vd)
1751 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1752   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1753                  : (decodeRd(insn) | getDBit(insn) << 4);
1754 }
1755
1756 // Extract/Decode Dn/Sn:
1757 //
1758 // SP => n = UInt(Vn:N)
1759 // DP => n = UInt(N:Vn)
1760 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1761   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1762                  : (decodeRn(insn) | getNBit(insn) << 4);
1763 }
1764
1765 // Extract/Decode Dm/Sm:
1766 //
1767 // SP => m = UInt(Vm:M)
1768 // DP => m = UInt(M:Vm)
1769 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1770   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1771                  : (decodeRm(insn) | getMBit(insn) << 4);
1772 }
1773
1774 // A7.5.1
1775 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1776   assert(N == 32 || N == 64);
1777
1778   uint64_t Result;
1779   unsigned bit6 = slice(byte, 6, 6);
1780   if (N == 32) {
1781     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1782     if (bit6)
1783       Result |= 0x1f << 25;
1784     else
1785       Result |= 0x1 << 30;
1786   } else {
1787     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1788              (uint64_t)slice(byte, 5, 0) << 48;
1789     if (bit6)
1790       Result |= 0xffULL << 54;
1791     else
1792       Result |= 0x1ULL << 62;
1793   }
1794   return APInt(N, Result);
1795 }
1796
1797 // VFP Unary Format Instructions:
1798 //
1799 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1800 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1801 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1802 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1803     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1804
1805   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1806
1807   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1808   unsigned &OpIdx = NumOpsAdded;
1809
1810   OpIdx = 0;
1811
1812   unsigned RegClass = OpInfo[OpIdx].RegClass;
1813   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1814          "Reg operand expected");
1815   bool isSP = (RegClass == ARM::SPRRegClassID);
1816
1817   MI.addOperand(MCOperand::CreateReg(
1818                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1819   ++OpIdx;
1820
1821   // Early return for compare with zero instructions.
1822   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1823       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1824     return true;
1825
1826   RegClass = OpInfo[OpIdx].RegClass;
1827   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1828          "Reg operand expected");
1829   isSP = (RegClass == ARM::SPRRegClassID);
1830
1831   MI.addOperand(MCOperand::CreateReg(
1832                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1833   ++OpIdx;
1834
1835   return true;
1836 }
1837
1838 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1839 // Some of them have operand constraints which tie the first operand in the
1840 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1841 // tied_to operand is simply skipped.
1842 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1843     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1844
1845   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1846
1847   const MCInstrDesc &MCID = ARMInsts[Opcode];
1848   const MCOperandInfo *OpInfo = MCID.OpInfo;
1849   unsigned &OpIdx = NumOpsAdded;
1850
1851   OpIdx = 0;
1852
1853   unsigned RegClass = OpInfo[OpIdx].RegClass;
1854   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1855          "Reg operand expected");
1856   bool isSP = (RegClass == ARM::SPRRegClassID);
1857
1858   MI.addOperand(MCOperand::CreateReg(
1859                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1860   ++OpIdx;
1861
1862   // Skip tied_to operand constraint.
1863   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
1864     assert(NumOps >= 4 && "Expect >=4 operands");
1865     MI.addOperand(MCOperand::CreateReg(0));
1866     ++OpIdx;
1867   }
1868
1869   MI.addOperand(MCOperand::CreateReg(
1870                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1871   ++OpIdx;
1872
1873   MI.addOperand(MCOperand::CreateReg(
1874                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1875   ++OpIdx;
1876
1877   return true;
1878 }
1879
1880 // A8.6.295 vcvt (floating-point <-> integer)
1881 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1882 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1883 //
1884 // A8.6.297 vcvt (floating-point and fixed-point)
1885 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1886 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1887     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1888
1889   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1890
1891   const MCInstrDesc &MCID = ARMInsts[Opcode];
1892   const MCOperandInfo *OpInfo = MCID.OpInfo;
1893   if (!OpInfo) return false;
1894
1895   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1896   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1897   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1898
1899   if (fixed_point) {
1900     // A8.6.297
1901     assert(NumOps >= 3 && "Expect >= 3 operands");
1902     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1903     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1904     MI.addOperand(MCOperand::CreateReg(
1905                     getRegisterEnum(B, RegClassID,
1906                                     decodeVFPRd(insn, SP))));
1907
1908     assert(MCID.getOperandConstraint(1, MCOI::TIED_TO) != -1 &&
1909            "Tied to operand expected");
1910     MI.addOperand(MI.getOperand(0));
1911
1912     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1913            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1914     MI.addOperand(MCOperand::CreateImm(fbits));
1915
1916     NumOpsAdded = 3;
1917   } else {
1918     // A8.6.295
1919     // The Rd (destination) and Rm (source) bits have different interpretations
1920     // depending on their single-precisonness.
1921     unsigned d, m;
1922     if (slice(insn, 18, 18) == 1) { // to_integer operation
1923       d = decodeVFPRd(insn, true /* Is Single Precision */);
1924       MI.addOperand(MCOperand::CreateReg(
1925                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1926       m = decodeVFPRm(insn, SP);
1927       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1928     } else {
1929       d = decodeVFPRd(insn, SP);
1930       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1931       m = decodeVFPRm(insn, true /* Is Single Precision */);
1932       MI.addOperand(MCOperand::CreateReg(
1933                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1934     }
1935     NumOpsAdded = 2;
1936   }
1937
1938   return true;
1939 }
1940
1941 // VMOVRS - A8.6.330
1942 // Rt => Rd; Sn => UInt(Vn:N)
1943 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1944     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1945
1946   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1947
1948   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1949                                                      decodeRd(insn))));
1950   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1951                                                      decodeVFPRn(insn, true))));
1952   NumOpsAdded = 2;
1953   return true;
1954 }
1955
1956 // VMOVRRD - A8.6.332
1957 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1958 //
1959 // VMOVRRS - A8.6.331
1960 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1961 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1962     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1963
1964   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1965
1966   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1967   unsigned &OpIdx = NumOpsAdded;
1968
1969   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1970                                                      decodeRd(insn))));
1971   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1972                                                      decodeRn(insn))));
1973   OpIdx = 2;
1974
1975   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1976     unsigned Sm = decodeVFPRm(insn, true);
1977     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1978                                                        Sm)));
1979     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1980                                                        Sm+1)));
1981     OpIdx += 2;
1982   } else {
1983     MI.addOperand(MCOperand::CreateReg(
1984                     getRegisterEnum(B, ARM::DPRRegClassID,
1985                                     decodeVFPRm(insn, false))));
1986     ++OpIdx;
1987   }
1988   return true;
1989 }
1990
1991 // VMOVSR - A8.6.330
1992 // Rt => Rd; Sn => UInt(Vn:N)
1993 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1994     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1995
1996   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1997
1998   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1999                                                      decodeVFPRn(insn, true))));
2000   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2001                                                      decodeRd(insn))));
2002   NumOpsAdded = 2;
2003   return true;
2004 }
2005
2006 // VMOVDRR - A8.6.332
2007 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
2008 //
2009 // VMOVRRS - A8.6.331
2010 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
2011 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
2012     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2013
2014   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
2015
2016   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2017   unsigned &OpIdx = NumOpsAdded;
2018
2019   OpIdx = 0;
2020
2021   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
2022     unsigned Sm = decodeVFPRm(insn, true);
2023     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2024                                                        Sm)));
2025     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2026                                                        Sm+1)));
2027     OpIdx += 2;
2028   } else {
2029     MI.addOperand(MCOperand::CreateReg(
2030                     getRegisterEnum(B, ARM::DPRRegClassID,
2031                                     decodeVFPRm(insn, false))));
2032     ++OpIdx;
2033   }
2034
2035   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2036                                                      decodeRd(insn))));
2037   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2038                                                      decodeRn(insn))));
2039   OpIdx += 2;
2040   return true;
2041 }
2042
2043 // VFP Load/Store Instructions.
2044 // VLDRD, VLDRS, VSTRD, VSTRS
2045 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2046     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2047
2048   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
2049
2050   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
2051   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2052
2053   // Extract Dd/Sd for operand 0.
2054   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2055
2056   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
2057
2058   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2059   MI.addOperand(MCOperand::CreateReg(Base));
2060
2061   // Next comes the AM5 Opcode.
2062   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2063   unsigned char Imm8 = insn & 0xFF;
2064   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
2065
2066   NumOpsAdded = 3;
2067
2068   return true;
2069 }
2070
2071 // VFP Load/Store Multiple Instructions.
2072 // We have an optional write back reg, the base, and two predicate operands.
2073 // It is then followed by a reglist of either DPR(s) or SPR(s).
2074 //
2075 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
2076 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2077     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2078
2079   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
2080
2081   unsigned &OpIdx = NumOpsAdded;
2082
2083   OpIdx = 0;
2084
2085   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2086
2087   // Writeback to base, if necessary.
2088   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
2089       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
2090       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
2091       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
2092     MI.addOperand(MCOperand::CreateReg(Base));
2093     ++OpIdx;
2094   }
2095
2096   MI.addOperand(MCOperand::CreateReg(Base));
2097
2098   // Handling the two predicate operands before the reglist.
2099   int64_t CondVal = getCondField(insn);
2100   if (CondVal == 0xF)
2101     return false;
2102   MI.addOperand(MCOperand::CreateImm(CondVal));
2103   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
2104
2105   OpIdx += 3;
2106
2107   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
2108                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
2109                   Opcode == ARM::VSTMSIA     ||
2110                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
2111   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2112
2113   // Extract Dd/Sd.
2114   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2115
2116   // Fill the variadic part of reglist.
2117   unsigned char Imm8 = insn & 0xFF;
2118   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
2119
2120   // Apply some sanity checks before proceeding.
2121   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
2122     return false;
2123
2124   for (unsigned i = 0; i < Regs; ++i) {
2125     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
2126                                                        RegD + i)));
2127     ++OpIdx;
2128   }
2129
2130   return true;
2131 }
2132
2133 // Misc. VFP Instructions.
2134 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
2135 // FCONSTD (DPR and a VFPf64Imm operand)
2136 // FCONSTS (SPR and a VFPf32Imm operand)
2137 // VMRS/VMSR (GPR operand)
2138 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2139     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2140
2141   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2142   unsigned &OpIdx = NumOpsAdded;
2143
2144   OpIdx = 0;
2145
2146   if (Opcode == ARM::FMSTAT)
2147     return true;
2148
2149   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
2150
2151   unsigned RegEnum = 0;
2152   switch (OpInfo[0].RegClass) {
2153   case ARM::DPRRegClassID:
2154     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
2155     break;
2156   case ARM::SPRRegClassID:
2157     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
2158     break;
2159   case ARM::GPRRegClassID:
2160     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
2161     break;
2162   default:
2163     assert(0 && "Invalid reg class id");
2164     return false;
2165   }
2166
2167   MI.addOperand(MCOperand::CreateReg(RegEnum));
2168   ++OpIdx;
2169
2170   // Extract/decode the f64/f32 immediate.
2171   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2172         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2173     // The asm syntax specifies the floating point value, not the 8-bit literal.
2174     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
2175                              Opcode == ARM::FCONSTD ? 64 : 32);
2176     APFloat immFP = APFloat(immRaw, true);
2177     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
2178       immFP.convertToFloat();
2179     MI.addOperand(MCOperand::CreateFPImm(imm));
2180
2181     ++OpIdx;
2182   }
2183
2184   return true;
2185 }
2186
2187 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2188 #include "ThumbDisassemblerCore.h"
2189
2190 /////////////////////////////////////////////////////
2191 //                                                 //
2192 //     Utility Functions For ARM Advanced SIMD     //
2193 //                                                 //
2194 /////////////////////////////////////////////////////
2195
2196 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2197 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2198
2199 // A7.3 Register encoding
2200
2201 // Extract/Decode NEON D/Vd:
2202 //
2203 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2204 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2205 // handling it in the getRegisterEnum() utility function.
2206 // D = Inst{22}, Vd = Inst{15-12}
2207 static unsigned decodeNEONRd(uint32_t insn) {
2208   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2209     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2210 }
2211
2212 // Extract/Decode NEON N/Vn:
2213 //
2214 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2215 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2216 // handling it in the getRegisterEnum() utility function.
2217 // N = Inst{7}, Vn = Inst{19-16}
2218 static unsigned decodeNEONRn(uint32_t insn) {
2219   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2220     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2221 }
2222
2223 // Extract/Decode NEON M/Vm:
2224 //
2225 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2226 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2227 // handling it in the getRegisterEnum() utility function.
2228 // M = Inst{5}, Vm = Inst{3-0}
2229 static unsigned decodeNEONRm(uint32_t insn) {
2230   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2231     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2232 }
2233
2234 namespace {
2235 enum ElemSize {
2236   ESizeNA = 0,
2237   ESize8 = 8,
2238   ESize16 = 16,
2239   ESize32 = 32,
2240   ESize64 = 64
2241 };
2242 } // End of unnamed namespace
2243
2244 // size        field -> Inst{11-10}
2245 // index_align field -> Inst{7-4}
2246 //
2247 // The Lane Index interpretation depends on the Data Size:
2248 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2249 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2250 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2251 //
2252 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2253 static unsigned decodeLaneIndex(uint32_t insn) {
2254   unsigned size = insn >> 10 & 3;
2255   assert((size == 0 || size == 1 || size == 2) &&
2256          "Encoding error: size should be either 0, 1, or 2");
2257
2258   unsigned index_align = insn >> 4 & 0xF;
2259   return (index_align >> 1) >> size;
2260 }
2261
2262 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2263 // op = Inst{5}, cmode = Inst{11-8}
2264 // i = Inst{24} (ARM architecture)
2265 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2266 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2267 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2268   unsigned char op = (insn >> 5) & 1;
2269   unsigned char cmode = (insn >> 8) & 0xF;
2270   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2271                        ((insn >> 16) & 7) << 4 |
2272                        (insn & 0xF);
2273   return (op << 12) | (cmode << 8) | Imm8;
2274 }
2275
2276 // A8.6.339 VMUL, VMULL (by scalar)
2277 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2278 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2279 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2280   switch (esize) {
2281   case ESize16:
2282     return insn & 7;
2283   case ESize32:
2284     return insn & 0xF;
2285   default:
2286     assert(0 && "Unreachable code!");
2287     return 0;
2288   }
2289 }
2290
2291 // A8.6.339 VMUL, VMULL (by scalar)
2292 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2293 // ESize32 => index = Inst{5}   (M)       D0-D15
2294 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2295   switch (esize) {
2296   case ESize16:
2297     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2298   case ESize32:
2299     return (insn >> 5) & 1;
2300   default:
2301     assert(0 && "Unreachable code!");
2302     return 0;
2303   }
2304 }
2305
2306 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2307 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2308 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2309   return 64 - ((insn >> 16) & 0x3F);
2310 }
2311
2312 // A8.6.302 VDUP (scalar)
2313 // ESize8  => index = Inst{19-17}
2314 // ESize16 => index = Inst{19-18}
2315 // ESize32 => index = Inst{19}
2316 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2317   switch (esize) {
2318   case ESize8:
2319     return (insn >> 17) & 7;
2320   case ESize16:
2321     return (insn >> 18) & 3;
2322   case ESize32:
2323     return (insn >> 19) & 1;
2324   default:
2325     assert(0 && "Unspecified element size!");
2326     return 0;
2327   }
2328 }
2329
2330 // A8.6.328 VMOV (ARM core register to scalar)
2331 // A8.6.329 VMOV (scalar to ARM core register)
2332 // ESize8  => index = Inst{21:6-5}
2333 // ESize16 => index = Inst{21:6}
2334 // ESize32 => index = Inst{21}
2335 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2336   switch (esize) {
2337   case ESize8:
2338     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2339   case ESize16:
2340     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2341   case ESize32:
2342     return ((insn >> 21) & 1);
2343   default:
2344     assert(0 && "Unspecified element size!");
2345     return 0;
2346   }
2347 }
2348
2349 // Imm6 = Inst{21-16}, L = Inst{7}
2350 //
2351 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2352 // case L:imm6 of
2353 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2354 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2355 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2356 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2357 //
2358 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2359 // case L:imm6 of
2360 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2361 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2362 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2363 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2364 //
2365 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2366   ElemSize esize = ESizeNA;
2367   unsigned L = (insn >> 7) & 1;
2368   unsigned imm6 = (insn >> 16) & 0x3F;
2369   if (L == 0) {
2370     if (imm6 >> 3 == 1)
2371       esize = ESize8;
2372     else if (imm6 >> 4 == 1)
2373       esize = ESize16;
2374     else if (imm6 >> 5 == 1)
2375       esize = ESize32;
2376     else
2377       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2378   } else
2379     esize = ESize64;
2380
2381   if (LeftShift)
2382     return esize == ESize64 ? imm6 : (imm6 - esize);
2383   else
2384     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2385 }
2386
2387 // A8.6.305 VEXT
2388 // Imm4 = Inst{11-8}
2389 static unsigned decodeN3VImm(uint32_t insn) {
2390   return (insn >> 8) & 0xF;
2391 }
2392
2393 // VLD*
2394 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2395 // VLD*LN*
2396 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2397 // VST*
2398 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2399 // VST*LN*
2400 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2401 //
2402 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2403 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2404     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2405     unsigned alignment, BO B) {
2406
2407   const MCInstrDesc &MCID = ARMInsts[Opcode];
2408   const MCOperandInfo *OpInfo = MCID.OpInfo;
2409
2410   // At least one DPR register plus addressing mode #6.
2411   assert(NumOps >= 3 && "Expect >= 3 operands");
2412
2413   unsigned &OpIdx = NumOpsAdded;
2414
2415   OpIdx = 0;
2416
2417   // We have homogeneous NEON registers for Load/Store.
2418   unsigned RegClass = 0;
2419
2420   // Double-spaced registers have increments of 2.
2421   unsigned Inc = DblSpaced ? 2 : 1;
2422
2423   unsigned Rn = decodeRn(insn);
2424   unsigned Rm = decodeRm(insn);
2425   unsigned Rd = decodeNEONRd(insn);
2426
2427   // A7.7.1 Advanced SIMD addressing mode.
2428   bool WB = Rm != 15;
2429
2430   // LLVM Addressing Mode #6.
2431   unsigned RmEnum = 0;
2432   if (WB && Rm != 13)
2433     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2434
2435   if (Store) {
2436     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2437     // then possible lane index.
2438     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2439            "Reg operand expected");
2440
2441     if (WB) {
2442       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2443                                                          Rn)));
2444       ++OpIdx;
2445     }
2446
2447     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2448            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2449     // addrmode6 := (ops GPR:$addr, i32imm)
2450     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2451                                                        Rn)));
2452     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2453     OpIdx += 2;
2454
2455     if (WB) {
2456       MI.addOperand(MCOperand::CreateReg(RmEnum));
2457       ++OpIdx;
2458     }
2459
2460     assert(OpIdx < NumOps &&
2461            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2462             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2463            "Reg operand expected");
2464
2465     RegClass = OpInfo[OpIdx].RegClass;
2466     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2467       MI.addOperand(MCOperand::CreateReg(
2468                       getRegisterEnum(B, RegClass, Rd)));
2469       Rd += Inc;
2470       ++OpIdx;
2471     }
2472
2473     // Handle possible lane index.
2474     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2475         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2476       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2477       ++OpIdx;
2478     }
2479
2480   } else {
2481     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2482     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2483     RegClass = OpInfo[0].RegClass;
2484
2485     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2486       MI.addOperand(MCOperand::CreateReg(
2487                       getRegisterEnum(B, RegClass, Rd)));
2488       Rd += Inc;
2489       ++OpIdx;
2490     }
2491
2492     if (WB) {
2493       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2494                                                          Rn)));
2495       ++OpIdx;
2496     }
2497
2498     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2499            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2500     // addrmode6 := (ops GPR:$addr, i32imm)
2501     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2502                                                        Rn)));
2503     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2504     OpIdx += 2;
2505
2506     if (WB) {
2507       MI.addOperand(MCOperand::CreateReg(RmEnum));
2508       ++OpIdx;
2509     }
2510
2511     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2512       assert(MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1 &&
2513              "Tied to operand expected");
2514       MI.addOperand(MCOperand::CreateReg(0));
2515       ++OpIdx;
2516     }
2517
2518     // Handle possible lane index.
2519     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2520         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2521       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2522       ++OpIdx;
2523     }
2524   }
2525
2526   // Accessing registers past the end of the NEON register file is not
2527   // defined.
2528   if (Rd > 32)
2529     return false;
2530
2531   return true;
2532 }
2533
2534 // A8.6.308, A8.6.311, A8.6.314, A8.6.317.
2535 static bool Align4OneLaneInst(unsigned elem, unsigned size,
2536     unsigned index_align, unsigned & alignment) {
2537   unsigned bits = 0;
2538   switch (elem) {
2539   default:
2540     return false;
2541   case 1:
2542     // A8.6.308
2543     if (size == 0)
2544       return slice(index_align, 0, 0) == 0;
2545     else if (size == 1) {
2546       bits = slice(index_align, 1, 0);
2547       if (bits != 0 && bits != 1)
2548         return false;
2549       if (bits == 1)
2550         alignment = 16;
2551       return true;
2552     } else if (size == 2) {
2553       bits = slice(index_align, 2, 0);
2554       if (bits != 0 && bits != 3)
2555         return false;
2556       if (bits == 3)
2557         alignment = 32;
2558       return true;;
2559     }
2560     return true;
2561   case 2:
2562     // A8.6.311
2563     if (size == 0) {
2564       if (slice(index_align, 0, 0) == 1)
2565         alignment = 16;
2566       return true;
2567     } if (size == 1) {
2568       if (slice(index_align, 0, 0) == 1)
2569         alignment = 32;
2570       return true;
2571     } else if (size == 2) {
2572       if (slice(index_align, 1, 1) != 0)
2573         return false;
2574       if (slice(index_align, 0, 0) == 1)
2575         alignment = 64;
2576       return true;;
2577     }
2578     return true;
2579   case 3:
2580     // A8.6.314
2581     if (size == 0) {
2582       if (slice(index_align, 0, 0) != 0)
2583         return false;
2584       return true;
2585     } if (size == 1) {
2586       if (slice(index_align, 0, 0) != 0)
2587         return false;
2588       return true;
2589       return true;
2590     } else if (size == 2) {
2591       if (slice(index_align, 1, 0) != 0)
2592         return false;
2593       return true;;
2594     }
2595     return true;
2596   case 4:
2597     // A8.6.317
2598     if (size == 0) {
2599       if (slice(index_align, 0, 0) == 1)
2600         alignment = 32;
2601       return true;
2602     } if (size == 1) {
2603       if (slice(index_align, 0, 0) == 1)
2604         alignment = 64;
2605       return true;
2606     } else if (size == 2) {
2607       bits = slice(index_align, 1, 0);
2608       if (bits == 3)
2609         return false;
2610       if (bits == 1)
2611         alignment = 64;
2612       else if (bits == 2)
2613         alignment = 128;
2614       return true;;
2615     }
2616     return true;
2617   }
2618 }
2619
2620 // A7.7
2621 // If L (Inst{21}) == 0, store instructions.
2622 // Find out about double-spaced-ness of the Opcode and pass it on to
2623 // DisassembleNLdSt0().
2624 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2625     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2626
2627   const StringRef Name = ARMInsts[Opcode].Name;
2628   bool DblSpaced = false;
2629   // 0 represents standard alignment, i.e., unaligned data access.
2630   unsigned alignment = 0;
2631
2632   unsigned elem = 0; // legal values: {1, 2, 3, 4}
2633   if (Name.startswith("VST1") || Name.startswith("VLD1"))
2634     elem = 1;
2635
2636   if (Name.startswith("VST2") || Name.startswith("VLD2"))
2637     elem = 2;
2638
2639   if (Name.startswith("VST3") || Name.startswith("VLD3"))
2640     elem = 3;
2641
2642   if (Name.startswith("VST4") || Name.startswith("VLD4"))
2643     elem = 4;
2644
2645   if (Name.find("LN") != std::string::npos) {
2646     // To one lane instructions.
2647     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2648
2649     // Utility function takes number of elements, size, and index_align.
2650     if (!Align4OneLaneInst(elem,
2651                            slice(insn, 11, 10),
2652                            slice(insn, 7, 4),
2653                            alignment))
2654       return false;
2655
2656     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2657     if (Name.endswith("16") || Name.endswith("16_UPD"))
2658       DblSpaced = slice(insn, 5, 5) == 1;
2659
2660     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2661     if (Name.endswith("32") || Name.endswith("32_UPD"))
2662       DblSpaced = slice(insn, 6, 6) == 1;
2663   } else if (Name.find("DUP") != std::string::npos) {
2664     // Single element (or structure) to all lanes.
2665     // Inst{9-8} encodes the number of element(s) in the structure, with:
2666     // 0b00 (VLD1DUP) (for this, a bit makes sense only for data size 16 and 32.
2667     // 0b01 (VLD2DUP)
2668     // 0b10 (VLD3DUP) (for this, a bit must be encoded as 0)
2669     // 0b11 (VLD4DUP)
2670     //
2671     // Inst{7-6} encodes the data size, with:
2672     // 0b00 => 8, 0b01 => 16, 0b10 => 32
2673     //
2674     // Inst{4} (the a bit) encodes the align action (0: standard alignment)
2675     unsigned elem = slice(insn, 9, 8) + 1;
2676     unsigned a = slice(insn, 4, 4);
2677     if (elem != 3) {
2678       // 0b11 is not a valid encoding for Inst{7-6}.
2679       if (slice(insn, 7, 6) == 3)
2680         return false;
2681       unsigned data_size = 8 << slice(insn, 7, 6);
2682       // For VLD1DUP, a bit makes sense only for data size of 16 and 32.
2683       if (a && data_size == 8)
2684         return false;
2685
2686       // Now we can calculate the alignment!
2687       if (a)
2688         alignment = elem * data_size;
2689     } else {
2690       if (a) {
2691         // A8.6.315 VLD3 (single 3-element structure to all lanes)
2692         // The a bit must be encoded as 0.
2693         return false;
2694       }
2695     }
2696   } else {
2697     // Multiple n-element structures with type encoded as Inst{11-8}.
2698     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2699
2700     // Inst{5-4} encodes alignment.
2701     unsigned align = slice(insn, 5, 4);
2702     switch (align) {
2703     default:
2704       break;
2705     case 1:
2706       alignment = 64; break;
2707     case 2:
2708       alignment = 128; break;
2709     case 3:
2710       alignment = 256; break;
2711     }
2712
2713     unsigned type = slice(insn, 11, 8);
2714     // Reject UNDEFINED instructions based on type and align.
2715     // Plus set DblSpaced flag where appropriate.
2716     switch (elem) {
2717     default:
2718       break;
2719     case 1:
2720       // n == 1
2721       // A8.6.307 & A8.6.391
2722       if ((type == 7  && slice(align, 1, 1) == 1) ||
2723           (type == 10 && align == 3) ||
2724           (type == 6  && slice(align, 1, 1) == 1))
2725         return false;
2726       break;
2727     case 2:
2728       // n == 2 && type == 0b1001 -> DblSpaced = true
2729       // A8.6.310 & A8.6.393
2730       if ((type == 8 || type == 9) && align == 3)
2731         return false;
2732       DblSpaced = (type == 9);
2733       break;
2734     case 3:
2735       // n == 3 && type == 0b0101 -> DblSpaced = true
2736       // A8.6.313 & A8.6.395
2737       if (slice(insn, 7, 6) == 3 || slice(align, 1, 1) == 1)
2738         return false;
2739       DblSpaced = (type == 5);
2740       break;
2741     case 4:
2742       // n == 4 && type == 0b0001 -> DblSpaced = true
2743       // A8.6.316 & A8.6.397
2744       if (slice(insn, 7, 6) == 3)
2745         return false;
2746       DblSpaced = (type == 1);
2747       break;
2748     }
2749   }
2750   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2751                            slice(insn, 21, 21) == 0, DblSpaced, alignment/8, B);
2752 }
2753
2754 // VMOV (immediate)
2755 //   Qd/Dd imm
2756 // VBIC (immediate)
2757 // VORR (immediate)
2758 //   Qd/Dd imm src(=Qd/Dd)
2759 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2760     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2761
2762   const MCInstrDesc &MCID = ARMInsts[Opcode];
2763   const MCOperandInfo *OpInfo = MCID.OpInfo;
2764
2765   assert(NumOps >= 2 &&
2766          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2767           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2768          (OpInfo[1].RegClass < 0) &&
2769          "Expect 1 reg operand followed by 1 imm operand");
2770
2771   // Qd/Dd = Inst{22:15-12} => NEON Rd
2772   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2773                                                      decodeNEONRd(insn))));
2774
2775   ElemSize esize = ESizeNA;
2776   switch (Opcode) {
2777   case ARM::VMOVv8i8:
2778   case ARM::VMOVv16i8:
2779     esize = ESize8;
2780     break;
2781   case ARM::VMOVv4i16:
2782   case ARM::VMOVv8i16:
2783   case ARM::VMVNv4i16:
2784   case ARM::VMVNv8i16:
2785   case ARM::VBICiv4i16:
2786   case ARM::VBICiv8i16:
2787   case ARM::VORRiv4i16:
2788   case ARM::VORRiv8i16:
2789     esize = ESize16;
2790     break;
2791   case ARM::VMOVv2i32:
2792   case ARM::VMOVv4i32:
2793   case ARM::VMVNv2i32:
2794   case ARM::VMVNv4i32:
2795   case ARM::VBICiv2i32:
2796   case ARM::VBICiv4i32:
2797   case ARM::VORRiv2i32:
2798   case ARM::VORRiv4i32:
2799     esize = ESize32;
2800     break;
2801   case ARM::VMOVv1i64:
2802   case ARM::VMOVv2i64:
2803     esize = ESize64;
2804     break;
2805   default:
2806     assert(0 && "Unexpected opcode!");
2807     return false;
2808   }
2809
2810   // One register and a modified immediate value.
2811   // Add the imm operand.
2812   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2813
2814   NumOpsAdded = 2;
2815
2816   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2817   if (NumOps >= 3 &&
2818       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2819        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2820     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2821                                                      decodeNEONRd(insn))));
2822     NumOpsAdded += 1;
2823   }
2824
2825   return true;
2826 }
2827
2828 namespace {
2829 enum N2VFlag {
2830   N2V_None,
2831   N2V_VectorDupLane,
2832   N2V_VectorConvert_Between_Float_Fixed
2833 };
2834 } // End of unnamed namespace
2835
2836 // Vector Convert [between floating-point and fixed-point]
2837 //   Qd/Dd Qm/Dm [fbits]
2838 //
2839 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2840 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2841 //   Qd/Dd Dm index
2842 //
2843 // Vector Move Long:
2844 //   Qd Dm
2845 //
2846 // Vector Move Narrow:
2847 //   Dd Qm
2848 //
2849 // Others
2850 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2851     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2852
2853   const MCInstrDesc &MCID = ARMInsts[Opc];
2854   const MCOperandInfo *OpInfo = MCID.OpInfo;
2855
2856   assert(NumOps >= 2 &&
2857          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2858           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2859          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2860           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2861          "Expect >= 2 operands and first 2 as reg operands");
2862
2863   unsigned &OpIdx = NumOpsAdded;
2864
2865   OpIdx = 0;
2866
2867   ElemSize esize = ESizeNA;
2868   if (Flag == N2V_VectorDupLane) {
2869     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2870     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2871            "Unexpected Opcode");
2872     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2873        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2874                                                            : ESize32);
2875   }
2876
2877   // Qd/Dd = Inst{22:15-12} => NEON Rd
2878   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2879                                                      decodeNEONRd(insn))));
2880   ++OpIdx;
2881
2882   // VPADAL...
2883   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
2884     // TIED_TO operand.
2885     MI.addOperand(MCOperand::CreateReg(0));
2886     ++OpIdx;
2887   }
2888
2889   // Dm = Inst{5:3-0} => NEON Rm
2890   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2891                                                      decodeNEONRm(insn))));
2892   ++OpIdx;
2893
2894   // VZIP and others have two TIED_TO reg operands.
2895   int Idx;
2896   while (OpIdx < NumOps &&
2897          (Idx = MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO)) != -1) {
2898     // Add TIED_TO operand.
2899     MI.addOperand(MI.getOperand(Idx));
2900     ++OpIdx;
2901   }
2902
2903   // Add the imm operand, if required.
2904   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2905       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2906
2907     unsigned imm = 0xFFFFFFFF;
2908
2909     if (Flag == N2V_VectorDupLane)
2910       imm = decodeNVLaneDupIndex(insn, esize);
2911     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2912       imm = decodeVCVTFractionBits(insn);
2913
2914     assert(imm != 0xFFFFFFFF && "Internal error");
2915     MI.addOperand(MCOperand::CreateImm(imm));
2916     ++OpIdx;
2917   }
2918
2919   return true;
2920 }
2921
2922 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2923     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2924
2925   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2926                                 N2V_None, B);
2927 }
2928 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2929     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2930
2931   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2932                                 N2V_VectorConvert_Between_Float_Fixed, B);
2933 }
2934 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2935     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2936
2937   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2938                                 N2V_VectorDupLane, B);
2939 }
2940
2941 // Vector Shift [Accumulate] Instructions.
2942 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2943 //
2944 // Vector Shift Left Long (with maximum shift count) Instructions.
2945 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2946 //
2947 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2948     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2949
2950   const MCInstrDesc &MCID = ARMInsts[Opcode];
2951   const MCOperandInfo *OpInfo = MCID.OpInfo;
2952
2953   assert(NumOps >= 3 &&
2954          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2955           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2956          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2957           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2958          "Expect >= 3 operands and first 2 as reg operands");
2959
2960   unsigned &OpIdx = NumOpsAdded;
2961
2962   OpIdx = 0;
2963
2964   // Qd/Dd = Inst{22:15-12} => NEON Rd
2965   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2966                                                      decodeNEONRd(insn))));
2967   ++OpIdx;
2968
2969   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
2970     // TIED_TO operand.
2971     MI.addOperand(MCOperand::CreateReg(0));
2972     ++OpIdx;
2973   }
2974
2975   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2976           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2977          "Reg operand expected");
2978
2979   // Qm/Dm = Inst{5:3-0} => NEON Rm
2980   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2981                                                      decodeNEONRm(insn))));
2982   ++OpIdx;
2983
2984   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2985
2986   // Add the imm operand.
2987
2988   // VSHLL has maximum shift count as the imm, inferred from its size.
2989   unsigned Imm;
2990   switch (Opcode) {
2991   default:
2992     Imm = decodeNVSAmt(insn, LeftShift);
2993     break;
2994   case ARM::VSHLLi8:
2995     Imm = 8;
2996     break;
2997   case ARM::VSHLLi16:
2998     Imm = 16;
2999     break;
3000   case ARM::VSHLLi32:
3001     Imm = 32;
3002     break;
3003   }
3004   MI.addOperand(MCOperand::CreateImm(Imm));
3005   ++OpIdx;
3006
3007   return true;
3008 }
3009
3010 // Left shift instructions.
3011 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
3012     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3013
3014   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
3015                                  B);
3016 }
3017 // Right shift instructions have different shift amount interpretation.
3018 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
3019     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3020
3021   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
3022                                  B);
3023 }
3024
3025 namespace {
3026 enum N3VFlag {
3027   N3V_None,
3028   N3V_VectorExtract,
3029   N3V_VectorShift,
3030   N3V_Multiply_By_Scalar
3031 };
3032 } // End of unnamed namespace
3033
3034 // NEON Three Register Instructions with Optional Immediate Operand
3035 //
3036 // Vector Extract Instructions.
3037 // Qd/Dd Qn/Dn Qm/Dm imm4
3038 //
3039 // Vector Shift (Register) Instructions.
3040 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
3041 //
3042 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
3043 // Qd/Dd Qn/Dn RestrictedDm index
3044 //
3045 // Others
3046 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
3047     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
3048
3049   const MCInstrDesc &MCID = ARMInsts[Opcode];
3050   const MCOperandInfo *OpInfo = MCID.OpInfo;
3051
3052   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
3053   assert(NumOps >= 3 &&
3054          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3055           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3056          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
3057           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
3058          "Expect >= 3 operands and first 2 as reg operands");
3059
3060   unsigned &OpIdx = NumOpsAdded;
3061
3062   OpIdx = 0;
3063
3064   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
3065   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
3066   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
3067   ElemSize esize = ESizeNA;
3068   if (Flag == N3V_Multiply_By_Scalar) {
3069     unsigned size = (insn >> 20) & 3;
3070     if (size == 1) esize = ESize16;
3071     if (size == 2) esize = ESize32;
3072     assert (esize == ESize16 || esize == ESize32);
3073   }
3074
3075   // Qd/Dd = Inst{22:15-12} => NEON Rd
3076   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3077                                                      decodeNEONRd(insn))));
3078   ++OpIdx;
3079
3080   // VABA, VABAL, VBSLd, VBSLq, ...
3081   if (MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO) != -1) {
3082     // TIED_TO operand.
3083     MI.addOperand(MCOperand::CreateReg(0));
3084     ++OpIdx;
3085   }
3086
3087   // Dn = Inst{7:19-16} => NEON Rn
3088   // or
3089   // Dm = Inst{5:3-0} => NEON Rm
3090   MI.addOperand(MCOperand::CreateReg(
3091                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3092                                   VdVnVm ? decodeNEONRn(insn)
3093                                          : decodeNEONRm(insn))));
3094   ++OpIdx;
3095
3096   // Dm = Inst{5:3-0} => NEON Rm
3097   // or
3098   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
3099   // or
3100   // Dn = Inst{7:19-16} => NEON Rn
3101   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
3102                                         : decodeNEONRm(insn))
3103                       : decodeNEONRn(insn);
3104
3105   MI.addOperand(MCOperand::CreateReg(
3106                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
3107   ++OpIdx;
3108
3109   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
3110       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
3111     // Add the imm operand.
3112     unsigned Imm = 0;
3113     if (IsImm4)
3114       Imm = decodeN3VImm(insn);
3115     else if (IsDmRestricted)
3116       Imm = decodeRestrictedDmIndex(insn, esize);
3117     else {
3118       assert(0 && "Internal error: unreachable code!");
3119       return false;
3120     }
3121
3122     MI.addOperand(MCOperand::CreateImm(Imm));
3123     ++OpIdx;
3124   }
3125
3126   return true;
3127 }
3128
3129 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3130     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3131
3132   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3133                                   N3V_None, B);
3134 }
3135 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
3136     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3137
3138   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3139                                   N3V_VectorShift, B);
3140 }
3141 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
3142     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3143
3144   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3145                                   N3V_VectorExtract, B);
3146 }
3147 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
3148     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3149
3150   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3151                                   N3V_Multiply_By_Scalar, B);
3152 }
3153
3154 // Vector Table Lookup
3155 //
3156 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
3157 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
3158 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
3159 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
3160 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3161     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3162
3163   const MCInstrDesc &MCID = ARMInsts[Opcode];
3164   const MCOperandInfo *OpInfo = MCID.OpInfo;
3165   if (!OpInfo) return false;
3166
3167   assert(NumOps >= 3 &&
3168          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3169          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3170          OpInfo[2].RegClass == ARM::DPRRegClassID &&
3171          "Expect >= 3 operands and first 3 as reg operands");
3172
3173   unsigned &OpIdx = NumOpsAdded;
3174
3175   OpIdx = 0;
3176
3177   unsigned Rn = decodeNEONRn(insn);
3178
3179   // {Dn} encoded as len = 0b00
3180   // {Dn Dn+1} encoded as len = 0b01
3181   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
3182   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
3183   unsigned Len = slice(insn, 9, 8) + 1;
3184
3185   // Dd (the destination vector)
3186   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3187                                                      decodeNEONRd(insn))));
3188   ++OpIdx;
3189
3190   // Process tied_to operand constraint.
3191   int Idx;
3192   if ((Idx = MCID.getOperandConstraint(OpIdx, MCOI::TIED_TO)) != -1) {
3193     MI.addOperand(MI.getOperand(Idx));
3194     ++OpIdx;
3195   }
3196
3197   // Do the <list> now.
3198   for (unsigned i = 0; i < Len; ++i) {
3199     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3200            "Reg operand expected");
3201     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3202                                                        Rn + i)));
3203     ++OpIdx;
3204   }
3205
3206   // Dm (the index vector)
3207   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3208          "Reg operand (index vector) expected");
3209   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3210                                                      decodeNEONRm(insn))));
3211   ++OpIdx;
3212
3213   return true;
3214 }
3215
3216 // Vector Get Lane (move scalar to ARM core register) Instructions.
3217 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
3218 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3219     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3220
3221   const MCInstrDesc &MCID = ARMInsts[Opcode];
3222   const MCOperandInfo *OpInfo = MCID.OpInfo;
3223   if (!OpInfo) return false;
3224
3225   assert(MCID.getNumDefs() == 1 && NumOps >= 3 &&
3226          OpInfo[0].RegClass == ARM::GPRRegClassID &&
3227          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3228          OpInfo[2].RegClass < 0 &&
3229          "Expect >= 3 operands with one dst operand");
3230
3231   ElemSize esize =
3232     Opcode == ARM::VGETLNi32 ? ESize32
3233       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
3234                                                                 : ESize8);
3235
3236   // Rt = Inst{15-12} => ARM Rd
3237   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3238                                                      decodeRd(insn))));
3239
3240   // Dn = Inst{7:19-16} => NEON Rn
3241   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3242                                                      decodeNEONRn(insn))));
3243
3244   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3245
3246   NumOpsAdded = 3;
3247   return true;
3248 }
3249
3250 // Vector Set Lane (move ARM core register to scalar) Instructions.
3251 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
3252 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3253     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3254
3255   const MCInstrDesc &MCID = ARMInsts[Opcode];
3256   const MCOperandInfo *OpInfo = MCID.OpInfo;
3257   if (!OpInfo) return false;
3258
3259   assert(MCID.getNumDefs() == 1 && NumOps >= 3 &&
3260          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3261          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3262          MCID.getOperandConstraint(1, MCOI::TIED_TO) != -1 &&
3263          OpInfo[2].RegClass == ARM::GPRRegClassID &&
3264          OpInfo[3].RegClass < 0 &&
3265          "Expect >= 3 operands with one dst operand");
3266
3267   ElemSize esize =
3268     Opcode == ARM::VSETLNi8 ? ESize8
3269                             : (Opcode == ARM::VSETLNi16 ? ESize16
3270                                                         : ESize32);
3271
3272   // Dd = Inst{7:19-16} => NEON Rn
3273   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3274                                                      decodeNEONRn(insn))));
3275
3276   // TIED_TO operand.
3277   MI.addOperand(MCOperand::CreateReg(0));
3278
3279   // Rt = Inst{15-12} => ARM Rd
3280   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3281                                                      decodeRd(insn))));
3282
3283   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3284
3285   NumOpsAdded = 4;
3286   return true;
3287 }
3288
3289 // Vector Duplicate Instructions (from ARM core register to all elements).
3290 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
3291 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3292     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3293
3294   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3295
3296   assert(NumOps >= 2 &&
3297          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3298           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3299          OpInfo[1].RegClass == ARM::GPRRegClassID &&
3300          "Expect >= 2 operands and first 2 as reg operand");
3301
3302   unsigned RegClass = OpInfo[0].RegClass;
3303
3304   // Qd/Dd = Inst{7:19-16} => NEON Rn
3305   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
3306                                                      decodeNEONRn(insn))));
3307
3308   // Rt = Inst{15-12} => ARM Rd
3309   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3310                                                      decodeRd(insn))));
3311
3312   NumOpsAdded = 2;
3313   return true;
3314 }
3315
3316 static inline bool PreLoadOpcode(unsigned Opcode) {
3317   switch(Opcode) {
3318   case ARM::PLDi12:  case ARM::PLDrs:
3319   case ARM::PLDWi12: case ARM::PLDWrs:
3320   case ARM::PLIi12:  case ARM::PLIrs:
3321     return true;
3322   default:
3323     return false;
3324   }
3325 }
3326
3327 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3328     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3329
3330   // Preload Data/Instruction requires either 2 or 3 operands.
3331   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
3332   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
3333
3334   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3335                                                      decodeRn(insn))));
3336
3337   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
3338       || Opcode == ARM::PLIi12) {
3339     unsigned Imm12 = slice(insn, 11, 0);
3340     bool Negative = getUBit(insn) == 0;
3341
3342     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
3343     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
3344       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
3345       MI.setOpcode(ARM::PLDi12);
3346     }
3347
3348     // -0 is represented specially. All other values are as normal.
3349     int Offset = Negative ? -1 * Imm12 : Imm12;
3350     if (Imm12 == 0 && Negative)
3351       Offset = INT32_MIN;
3352
3353     MI.addOperand(MCOperand::CreateImm(Offset));
3354     NumOpsAdded = 2;
3355   } else {
3356     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3357                                                        decodeRm(insn))));
3358
3359     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3360
3361     // Inst{6-5} encodes the shift opcode.
3362     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3363     // Inst{11-7} encodes the imm5 shift amount.
3364     unsigned ShImm = slice(insn, 11, 7);
3365
3366     // A8.4.1.  Possible rrx or shift amount of 32...
3367     getImmShiftSE(ShOp, ShImm);
3368     MI.addOperand(MCOperand::CreateImm(
3369                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3370     NumOpsAdded = 3;
3371   }
3372
3373   return true;
3374 }
3375
3376 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3377     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3378
3379   if (Opcode == ARM::DMB || Opcode == ARM::DSB || Opcode == ARM::ISB) {
3380     // Inst{3-0} encodes the memory barrier option for the variants.
3381     unsigned opt = slice(insn, 3, 0);
3382     switch (opt) {
3383     case ARM_MB::SY:  case ARM_MB::ST:
3384     case ARM_MB::ISH: case ARM_MB::ISHST:
3385     case ARM_MB::NSH: case ARM_MB::NSHST:
3386     case ARM_MB::OSH: case ARM_MB::OSHST:
3387       MI.addOperand(MCOperand::CreateImm(opt));
3388       NumOpsAdded = 1;
3389       return true;
3390     default:
3391       return false;
3392     }
3393   }
3394
3395   switch (Opcode) {
3396   case ARM::CLREX:
3397   case ARM::NOP:
3398   case ARM::TRAP:
3399   case ARM::YIELD:
3400   case ARM::WFE:
3401   case ARM::WFI:
3402   case ARM::SEV:
3403     return true;
3404   case ARM::SWP:
3405   case ARM::SWPB:
3406     // SWP, SWPB: Rd Rm Rn
3407     // Delegate to DisassembleLdStExFrm()....
3408     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3409   default:
3410     break;
3411   }
3412
3413   if (Opcode == ARM::SETEND) {
3414     NumOpsAdded = 1;
3415     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
3416     return true;
3417   }
3418
3419   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
3420   // opcodes which match the same real instruction. This is needed since there's
3421   // no current handling of optional arguments. Fix here when a better handling
3422   // of optional arguments is implemented.
3423   if (Opcode == ARM::CPS3p) {   // M = 1
3424     // Let's reject these impossible imod values by returning false:
3425     // 1. (imod=0b01)
3426     //
3427     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
3428     // invalid combination, so we just check for imod=0b00 here.
3429     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3430       return false;
3431     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3432     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3433     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3434     NumOpsAdded = 3;
3435     return true;
3436   }
3437   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3438     // Let's reject these impossible imod values by returning false:
3439     // 1. (imod=0b00,M=0)
3440     // 2. (imod=0b01)
3441     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3442       return false;
3443     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3444     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3445     NumOpsAdded = 2;
3446     return true;
3447   }
3448   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3449     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3450     NumOpsAdded = 1;
3451     return true;
3452   }
3453
3454   // DBG has its option specified in Inst{3-0}.
3455   if (Opcode == ARM::DBG) {
3456     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3457     NumOpsAdded = 1;
3458     return true;
3459   }
3460
3461   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3462   if (Opcode == ARM::BKPT) {
3463     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3464                                        slice(insn, 3, 0)));
3465     NumOpsAdded = 1;
3466     return true;
3467   }
3468
3469   if (PreLoadOpcode(Opcode))
3470     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3471
3472   assert(0 && "Unexpected misc instruction!");
3473   return false;
3474 }
3475
3476 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3477 /// We divide the disassembly task into different categories, with each one
3478 /// corresponding to a specific instruction encoding format.  There could be
3479 /// exceptions when handling a specific format, and that is why the Opcode is
3480 /// also present in the function prototype.
3481 static const DisassembleFP FuncPtrs[] = {
3482   &DisassemblePseudo,
3483   &DisassembleMulFrm,
3484   &DisassembleBrFrm,
3485   &DisassembleBrMiscFrm,
3486   &DisassembleDPFrm,
3487   &DisassembleDPSoRegFrm,
3488   &DisassembleLdFrm,
3489   &DisassembleStFrm,
3490   &DisassembleLdMiscFrm,
3491   &DisassembleStMiscFrm,
3492   &DisassembleLdStMulFrm,
3493   &DisassembleLdStExFrm,
3494   &DisassembleArithMiscFrm,
3495   &DisassembleSatFrm,
3496   &DisassembleExtFrm,
3497   &DisassembleVFPUnaryFrm,
3498   &DisassembleVFPBinaryFrm,
3499   &DisassembleVFPConv1Frm,
3500   &DisassembleVFPConv2Frm,
3501   &DisassembleVFPConv3Frm,
3502   &DisassembleVFPConv4Frm,
3503   &DisassembleVFPConv5Frm,
3504   &DisassembleVFPLdStFrm,
3505   &DisassembleVFPLdStMulFrm,
3506   &DisassembleVFPMiscFrm,
3507   &DisassembleThumbFrm,
3508   &DisassembleMiscFrm,
3509   &DisassembleNGetLnFrm,
3510   &DisassembleNSetLnFrm,
3511   &DisassembleNDupFrm,
3512
3513   // VLD and VST (including one lane) Instructions.
3514   &DisassembleNLdSt,
3515
3516   // A7.4.6 One register and a modified immediate value
3517   // 1-Register Instructions with imm.
3518   // LLVM only defines VMOVv instructions.
3519   &DisassembleN1RegModImmFrm,
3520
3521   // 2-Register Instructions with no imm.
3522   &DisassembleN2RegFrm,
3523
3524   // 2-Register Instructions with imm (vector convert float/fixed point).
3525   &DisassembleNVCVTFrm,
3526
3527   // 2-Register Instructions with imm (vector dup lane).
3528   &DisassembleNVecDupLnFrm,
3529
3530   // Vector Shift Left Instructions.
3531   &DisassembleN2RegVecShLFrm,
3532
3533   // Vector Shift Righ Instructions, which has different interpretation of the
3534   // shift amount from the imm6 field.
3535   &DisassembleN2RegVecShRFrm,
3536
3537   // 3-Register Data-Processing Instructions.
3538   &DisassembleN3RegFrm,
3539
3540   // Vector Shift (Register) Instructions.
3541   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3542   &DisassembleN3RegVecShFrm,
3543
3544   // Vector Extract Instructions.
3545   &DisassembleNVecExtractFrm,
3546
3547   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3548   // By Scalar Instructions.
3549   &DisassembleNVecMulScalarFrm,
3550
3551   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3552   // values in a table and generate a new vector.
3553   &DisassembleNVTBLFrm,
3554
3555   NULL
3556 };
3557
3558 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3559 /// The general idea is to set the Opcode for the MCInst, followed by adding
3560 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3561 /// to the Format-specific disassemble function for disassembly, followed by
3562 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3563 /// which follow the Dst/Src Operands.
3564 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3565   // Stage 1 sets the Opcode.
3566   MI.setOpcode(Opcode);
3567   // If the number of operands is zero, we're done!
3568   if (NumOps == 0)
3569     return true;
3570
3571   // Stage 2 calls the format-specific disassemble function to build the operand
3572   // list.
3573   if (Disasm == NULL)
3574     return false;
3575   unsigned NumOpsAdded = 0;
3576   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3577
3578   if (!OK || this->Err != 0) return false;
3579   if (NumOpsAdded >= NumOps)
3580     return true;
3581
3582   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3583   // FIXME: Should this be done selectively?
3584   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3585 }
3586
3587 // A8.3 Conditional execution
3588 // A8.3.1 Pseudocode details of conditional execution
3589 // Condition bits '111x' indicate the instruction is always executed.
3590 static uint32_t CondCode(uint32_t CondField) {
3591   if (CondField == 0xF)
3592     return ARMCC::AL;
3593   return CondField;
3594 }
3595
3596 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3597 /// of some Thumb instructions which come before the reglist operands.  It
3598 /// returns true if the two predicate operands have been processed.
3599 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3600     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3601
3602   assert(NumOpsRemaining > 0 && "Invalid argument");
3603
3604   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3605   unsigned Idx = MI.getNumOperands();
3606
3607   // First, we check whether this instr specifies the PredicateOperand through
3608   // a pair of MCOperandInfos with isPredicate() property.
3609   if (NumOpsRemaining >= 2 &&
3610       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3611       OpInfo[Idx].RegClass < 0 &&
3612       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3613   {
3614     // If we are inside an IT block, get the IT condition bits maintained via
3615     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3616     // See also A2.5.2.
3617     if (InITBlock())
3618       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3619     else
3620       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3621     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3622     return true;
3623   }
3624
3625   return false;
3626 }
3627
3628 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3629 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3630 /// constituents.
3631 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3632     uint32_t insn, unsigned short NumOpsRemaining) {
3633
3634   assert(NumOpsRemaining > 0 && "Invalid argument");
3635
3636   const MCOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3637   const std::string &Name = ARMInsts[Opcode].Name;
3638   unsigned Idx = MI.getNumOperands();
3639   uint64_t TSFlags = ARMInsts[Opcode].TSFlags;
3640
3641   // First, we check whether this instr specifies the PredicateOperand through
3642   // a pair of MCOperandInfos with isPredicate() property.
3643   if (NumOpsRemaining >= 2 &&
3644       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3645       OpInfo[Idx].RegClass < 0 &&
3646       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3647   {
3648     // If we are inside an IT block, get the IT condition bits maintained via
3649     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3650     // See also A2.5.2.
3651     if (InITBlock())
3652       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3653     else {
3654       if (Name.length() > 1 && Name[0] == 't') {
3655         // Thumb conditional branch instructions have their cond field embedded,
3656         // like ARM.
3657         //
3658         // A8.6.16 B
3659         // Check for undefined encodings.
3660         unsigned cond;
3661         if (Name == "t2Bcc") {
3662           if ((cond = slice(insn, 25, 22)) >= 14)
3663             return false;
3664           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3665         } else if (Name == "tBcc") {
3666           if ((cond = slice(insn, 11, 8)) == 14)
3667             return false;
3668           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3669         } else
3670           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3671       } else {
3672         // ARM instructions get their condition field from Inst{31-28}.
3673         // We should reject Inst{31-28} = 0b1111 as invalid encoding.
3674         if (!isNEONDomain(TSFlags) && getCondField(insn) == 0xF)
3675           return false;
3676         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3677       }
3678     }
3679     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3680     Idx += 2;
3681     NumOpsRemaining -= 2;
3682   }
3683
3684   if (NumOpsRemaining == 0)
3685     return true;
3686
3687   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3688   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3689     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3690     --NumOpsRemaining;
3691   }
3692
3693   if (NumOpsRemaining == 0)
3694     return true;
3695   else
3696     return false;
3697 }
3698
3699 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3700 /// after BuildIt is finished.
3701 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3702     uint32_t insn) {
3703
3704   if (!SP) return Status;
3705
3706   if (Opcode == ARM::t2IT)
3707     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3708   else if (InITBlock())
3709     SP->UpdateIT();
3710
3711   return Status;
3712 }
3713
3714 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3715 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3716                                      unsigned short num)
3717   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3718   unsigned Idx = (unsigned)format;
3719   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3720   Disasm = FuncPtrs[Idx];
3721 }
3722
3723 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3724 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3725 /// Return NULL if it fails to create/return a proper builder.  API clients
3726 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3727 /// performed by the API clients to improve performance.
3728 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3729   // For "Unknown format", fail by returning a NULL pointer.
3730   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3731     DEBUG(errs() << "Unknown format\n");
3732     return 0;
3733   }
3734
3735   return new ARMBasicMCBuilder(Opcode, Format,
3736                                ARMInsts[Opcode].getNumOperands());
3737 }
3738
3739 /// tryAddingSymbolicOperand - tryAddingSymbolicOperand trys to add a symbolic
3740 /// operand in place of the immediate Value in the MCInst.  The immediate
3741 /// Value has had any PC adjustment made by the caller.  If the getOpInfo()
3742 /// function was set as part of the setupBuilderForSymbolicDisassembly() call
3743 /// then that function is called to get any symbolic information at the
3744 /// builder's Address for this instrution.  If that returns non-zero then the
3745 /// symbolic information it returns is used to create an MCExpr and that is
3746 /// added as an operand to the MCInst.  This function returns true if it adds
3747 /// an operand to the MCInst and false otherwise.
3748 bool ARMBasicMCBuilder::tryAddingSymbolicOperand(uint64_t Value,
3749                                                  uint64_t InstSize,
3750                                                  MCInst &MI) {
3751   if (!GetOpInfo)
3752     return false;
3753
3754   struct LLVMOpInfo1 SymbolicOp;
3755   SymbolicOp.Value = Value;
3756   if (!GetOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp))
3757     return false;
3758
3759   const MCExpr *Add = NULL;
3760   if (SymbolicOp.AddSymbol.Present) {
3761     if (SymbolicOp.AddSymbol.Name) {
3762       StringRef Name(SymbolicOp.AddSymbol.Name);
3763       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3764       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
3765     } else {
3766       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
3767     }
3768   }
3769
3770   const MCExpr *Sub = NULL;
3771   if (SymbolicOp.SubtractSymbol.Present) {
3772     if (SymbolicOp.SubtractSymbol.Name) {
3773       StringRef Name(SymbolicOp.SubtractSymbol.Name);
3774       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3775       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
3776     } else {
3777       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
3778     }
3779   }
3780
3781   const MCExpr *Off = NULL;
3782   if (SymbolicOp.Value != 0)
3783     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
3784
3785   const MCExpr *Expr;
3786   if (Sub) {
3787     const MCExpr *LHS;
3788     if (Add)
3789       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
3790     else
3791       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
3792     if (Off != 0)
3793       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
3794     else
3795       Expr = LHS;
3796   } else if (Add) {
3797     if (Off != 0)
3798       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
3799     else
3800       Expr = Add;
3801   } else {
3802     if (Off != 0)
3803       Expr = Off;
3804     else
3805       Expr = MCConstantExpr::Create(0, *Ctx);
3806   }
3807
3808   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
3809     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
3810   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
3811     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
3812   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
3813     MI.addOperand(MCOperand::CreateExpr(Expr));
3814   else
3815     assert("bad SymbolicOp.VariantKind");
3816
3817   return true;
3818 }