contrib/llvm/lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44 def MRM_D0 : Format<45>;
  45 def MRM_D1 : Format<46>;
  46
  47 // ImmType - This specifies the immediate type used by an instruction. This is
  48 // part of the ad-hoc solution used to emit machine instruction encodings by our
  49 // machine code emitter.
  50 class ImmType<bits<3> val> {
  51   bits<3> Value = val;
  52 }
  53 def NoImm      : ImmType<0>;
  54 def Imm8       : ImmType<1>;
  55 def Imm8PCRel  : ImmType<2>;
  56 def Imm16      : ImmType<3>;
  57 def Imm16PCRel : ImmType<4>;
  58 def Imm32      : ImmType<5>;
  59 def Imm32PCRel : ImmType<6>;
  60 def Imm64      : ImmType<7>;
  61
  62 // FPFormat - This specifies what form this FP instruction has.  This is used by
  63 // the Floating-Point stackifier pass.
  64 class FPFormat<bits<3> val> {
  65   bits<3> Value = val;
  66 }
  67 def NotFP      : FPFormat<0>;
  68 def ZeroArgFP  : FPFormat<1>;
  69 def OneArgFP   : FPFormat<2>;
  70 def OneArgFPRW : FPFormat<3>;
  71 def TwoArgFP   : FPFormat<4>;
  72 def CompareFP  : FPFormat<5>;
  73 def CondMovFP  : FPFormat<6>;
  74 def SpecialFP  : FPFormat<7>;
  75
  76 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  77 // Keep in sync with tables in X86InstrInfo.cpp.
  78 class Domain<bits<2> val> {
  79   bits<2> Value = val;
  80 }
  81 def GenericDomain   : Domain<0>;
  82 def SSEPackedSingle : Domain<1>;
  83 def SSEPackedDouble : Domain<2>;
  84 def SSEPackedInt    : Domain<3>;
  85
  86 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  87 // emitter that various prefix bytes are required.
  88 class OpSize { bit hasOpSizePrefix = 1; }
  89 class AdSize { bit hasAdSizePrefix = 1; }
  90 class REX_W  { bit hasREX_WPrefix = 1; }
  91 class LOCK   { bit hasLockPrefix = 1; }
  92 class SegFS  { bits<2> SegOvrBits = 1; }
  93 class SegGS  { bits<2> SegOvrBits = 2; }
  94 class TB     { bits<5> Prefix = 1; }
  95 class REP    { bits<5> Prefix = 2; }
  96 class D8     { bits<5> Prefix = 3; }
  97 class D9     { bits<5> Prefix = 4; }
  98 class DA     { bits<5> Prefix = 5; }
  99 class DB     { bits<5> Prefix = 6; }
 100 class DC     { bits<5> Prefix = 7; }
 101 class DD     { bits<5> Prefix = 8; }
 102 class DE     { bits<5> Prefix = 9; }
 103 class DF     { bits<5> Prefix = 10; }
 104 class XD     { bits<5> Prefix = 11; }
 105 class XS     { bits<5> Prefix = 12; }
 106 class T8     { bits<5> Prefix = 13; }
 107 class TA     { bits<5> Prefix = 14; }
 108 class A6     { bits<5> Prefix = 15; }
 109 class A7     { bits<5> Prefix = 16; }
 110 class TF     { bits<5> Prefix = 17; }
 111 class VEX    { bit hasVEXPrefix = 1; }
 112 class VEX_W  { bit hasVEX_WPrefix = 1; }
 113 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 114 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 115 class VEX_L  { bit hasVEX_L = 1; }
 116 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 117
 118 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 119               string AsmStr, Domain d = GenericDomain>
 120   : Instruction {
 121   let Namespace = "X86";
 122
 123   bits<8> Opcode = opcod;
 124   Format Form = f;
 125   bits<6> FormBits = Form.Value;
 126   ImmType ImmT = i;
 127
 128   dag OutOperandList = outs;
 129   dag InOperandList = ins;
 130   string AsmString = AsmStr;
 131
 132   // If this is a pseudo instruction, mark it isCodeGenOnly.
 133   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 134
 135   //
 136   // Attributes specific to X86 instructions...
 137   //
 138   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 139   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 140
 141   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 142   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 143   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 144   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 145   bits<2> SegOvrBits = 0;   // Segment override prefix.
 146   Domain ExeDomain = d;
 147   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 148   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 149   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 150   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 151                             // to be encoded in a immediate field?
 152   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 153   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 154
 155   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 156   let TSFlags{5-0}   = FormBits;
 157   let TSFlags{6}     = hasOpSizePrefix;
 158   let TSFlags{7}     = hasAdSizePrefix;
 159   let TSFlags{12-8}  = Prefix;
 160   let TSFlags{13}    = hasREX_WPrefix;
 161   let TSFlags{16-14} = ImmT.Value;
 162   let TSFlags{19-17} = FPForm.Value;
 163   let TSFlags{20}    = hasLockPrefix;
 164   let TSFlags{22-21} = SegOvrBits;
 165   let TSFlags{24-23} = ExeDomain.Value;
 166   let TSFlags{32-25} = Opcode;
 167   let TSFlags{33}    = hasVEXPrefix;
 168   let TSFlags{34}    = hasVEX_WPrefix;
 169   let TSFlags{35}    = hasVEX_4VPrefix;
 170   let TSFlags{36}    = hasVEX_i8ImmReg;
 171   let TSFlags{37}    = hasVEX_L;
 172   let TSFlags{38}    = has3DNow0F0FOpcode;
 173 }
 174
 175 class PseudoI<dag oops, dag iops, list<dag> pattern>
 176   : X86Inst<0, Pseudo, NoImm, oops, iops, ""> {
 177   let Pattern = pattern;
 178 }
 179
 180 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 181         list<dag> pattern, Domain d = GenericDomain>
 182   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 183   let Pattern = pattern;
 184   let CodeSize = 3;
 185 }
 186 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 187            list<dag> pattern, Domain d = GenericDomain>
 188   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 189   let Pattern = pattern;
 190   let CodeSize = 3;
 191 }
 192 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 193                list<dag> pattern>
 194   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 195   let Pattern = pattern;
 196   let CodeSize = 3;
 197 }
 198 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 199            list<dag> pattern>
 200   : X86Inst<o, f, Imm16, outs, ins, asm> {
 201   let Pattern = pattern;
 202   let CodeSize = 3;
 203 }
 204 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 205            list<dag> pattern>
 206   : X86Inst<o, f, Imm32, outs, ins, asm> {
 207   let Pattern = pattern;
 208   let CodeSize = 3;
 209 }
 210
 211 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 212            list<dag> pattern>
 213   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 214   let Pattern = pattern;
 215   let CodeSize = 3;
 216 }
 217
 218 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 219            list<dag> pattern>
 220   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 221   let Pattern = pattern;
 222   let CodeSize = 3;
 223 }
 224
 225 // FPStack Instruction Templates:
 226 // FPI - Floating Point Instruction template.
 227 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 228   : I<o, F, outs, ins, asm, []> {}
 229
 230 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 231 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 232   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 233   let FPForm = fp;
 234   let Pattern = pattern;
 235 }
 236
 237 // Templates for instructions that use a 16- or 32-bit segmented address as
 238 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 239 //
 240 //   Iseg16 - 16-bit segment selector, 16-bit offset
 241 //   Iseg32 - 16-bit segment selector, 32-bit offset
 242
 243 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 244               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 245   let Pattern = pattern;
 246   let CodeSize = 3;
 247 }
 248
 249 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 250               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 251   let Pattern = pattern;
 252   let CodeSize = 3;
 253 }
 254
 255 // SI - SSE 1 & 2 scalar instructions
 256 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 257       : I<o, F, outs, ins, asm, pattern> {
 258   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 259             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 260
 261   // AVX instructions have a 'v' prefix in the mnemonic
 262   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 263 }
 264
 265 // SIi8 - SSE 1 & 2 scalar instructions
 266 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 267            list<dag> pattern>
 268       : Ii8<o, F, outs, ins, asm, pattern> {
 269   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 270             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 271
 272   // AVX instructions have a 'v' prefix in the mnemonic
 273   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 274 }
 275
 276 // PI - SSE 1 & 2 packed instructions
 277 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 278          Domain d>
 279       : I<o, F, outs, ins, asm, pattern, d> {
 280   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 281         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 282
 283   // AVX instructions have a 'v' prefix in the mnemonic
 284   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 285 }
 286
 287 // PIi8 - SSE 1 & 2 packed instructions with immediate
 288 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 289            list<dag> pattern, Domain d>
 290       : Ii8<o, F, outs, ins, asm, pattern, d> {
 291   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 292         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 293
 294   // AVX instructions have a 'v' prefix in the mnemonic
 295   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 296 }
 297
 298 // SSE1 Instruction Templates:
 299 //
 300 //   SSI   - SSE1 instructions with XS prefix.
 301 //   PSI   - SSE1 instructions with TB prefix.
 302 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 303 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 304 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 305
 306 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 307       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 308 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 309             list<dag> pattern>
 310       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 311 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 312       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 313         Requires<[HasSSE1]>;
 314 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 315             list<dag> pattern>
 316       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 317         Requires<[HasSSE1]>;
 318 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 319            list<dag> pattern>
 320       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 321         Requires<[HasAVX]>;
 322 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 323            list<dag> pattern>
 324       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>, TB,
 325         Requires<[HasAVX]>;
 326
 327 // SSE2 Instruction Templates:
 328 //
 329 //   SDI    - SSE2 instructions with XD prefix.
 330 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 331 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 332 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 333 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 334 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 335 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 336
 337 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 338       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 339 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 340             list<dag> pattern>
 341       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 342 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 343              list<dag> pattern>
 344       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 345 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 346       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 347         Requires<[HasSSE2]>;
 348 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 349             list<dag> pattern>
 350       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 351         Requires<[HasSSE2]>;
 352 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 353            list<dag> pattern>
 354       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 355         Requires<[HasAVX]>;
 356 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 357            list<dag> pattern>
 358       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>, TB,
 359         OpSize, Requires<[HasAVX]>;
 360
 361 // SSE3 Instruction Templates:
 362 //
 363 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 364 //   S3SI  - SSE3 instructions with XS prefix.
 365 //   S3DI  - SSE3 instructions with XD prefix.
 366
 367 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 368            list<dag> pattern>
 369       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 370         Requires<[HasSSE3]>;
 371 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 372            list<dag> pattern>
 373       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 374         Requires<[HasSSE3]>;
 375 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 376       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 377         Requires<[HasSSE3]>;
 378
 379
 380 // SSSE3 Instruction Templates:
 381 //
 382 //   SS38I - SSSE3 instructions with T8 prefix.
 383 //   SS3AI - SSSE3 instructions with TA prefix.
 384 //
 385 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 386 // uses the MMX registers. We put those instructions here because they better
 387 // fit into the SSSE3 instruction category rather than the MMX category.
 388
 389 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 390             list<dag> pattern>
 391       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 392         Requires<[HasSSSE3]>;
 393 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 394             list<dag> pattern>
 395       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 396         Requires<[HasSSSE3]>;
 397
 398 // SSE4.1 Instruction Templates:
 399 //
 400 //   SS48I - SSE 4.1 instructions with T8 prefix.
 401 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 402 //
 403 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 404             list<dag> pattern>
 405       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 406         Requires<[HasSSE41]>;
 407 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 408             list<dag> pattern>
 409       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 410         Requires<[HasSSE41]>;
 411
 412 // SSE4.2 Instruction Templates:
 413 //
 414 //   SS428I - SSE 4.2 instructions with T8 prefix.
 415 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 416              list<dag> pattern>
 417       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 418         Requires<[HasSSE42]>;
 419
 420 //   SS42FI - SSE 4.2 instructions with TF prefix.
 421 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 422               list<dag> pattern>
 423       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 424
 425 //   SS42AI = SSE 4.2 instructions with TA prefix
 426 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 427              list<dag> pattern>
 428       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 429         Requires<[HasSSE42]>;
 430
 431 // AVX Instruction Templates:
 432 //   Instructions introduced in AVX (no SSE equivalent forms)
 433 //
 434 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 435 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 436 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 437             list<dag> pattern>
 438       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 439         Requires<[HasAVX]>;
 440 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 441               list<dag> pattern>
 442       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 443         Requires<[HasAVX]>;
 444
 445 // AES Instruction Templates:
 446 //
 447 // AES8I
 448 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 449 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 450             list<dag>pattern>
 451       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 452         Requires<[HasAES]>;
 453
 454 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 455             list<dag> pattern>
 456       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 457         Requires<[HasAES]>;
 458
 459 // CLMUL Instruction Templates
 460 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 461                list<dag>pattern>
 462       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 463         OpSize, Requires<[HasCLMUL]>;
 464
 465 class AVXCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 466                   list<dag>pattern>
 467       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 468         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 469
 470 // FMA3 Instruction Templates
 471 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 472            list<dag>pattern>
 473       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 474         OpSize, VEX_4V, Requires<[HasFMA3]>;
 475
 476 // X86-64 Instruction templates...
 477 //
 478
 479 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 480       : I<o, F, outs, ins, asm, pattern>, REX_W;
 481 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 482             list<dag> pattern>
 483       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 484 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 485              list<dag> pattern>
 486       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 487
 488 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 489             list<dag> pattern>
 490   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 491   let Pattern = pattern;
 492   let CodeSize = 3;
 493 }
 494
 495 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 496            list<dag> pattern>
 497       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 498 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 499            list<dag> pattern>
 500       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 501 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 502            list<dag> pattern>
 503       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 504
 505 // MMX Instruction templates
 506 //
 507
 508 // MMXI   - MMX instructions with TB prefix.
 509 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 510 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 511 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 512 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 513 // MMXID  - MMX instructions with XD prefix.
 514 // MMXIS  - MMX instructions with XS prefix.
 515 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 516            list<dag> pattern>
 517       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 518 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 519              list<dag> pattern>
 520       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 521 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 522             list<dag> pattern>
 523       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 524 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 525             list<dag> pattern>
 526       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 527 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 528              list<dag> pattern>
 529       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 530 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 531             list<dag> pattern>
 532       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 533 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 534             list<dag> pattern>
 535       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;