contrib/llvm/lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 // MOVSSrm zeros the high parts of the register; represent this
 190 // with SUBREG_TO_REG.
 191 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 192           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 193 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 // MOVSDrm zeros the high parts of the register; represent this
 198 // with SUBREG_TO_REG.
 199 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 200           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 201 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzload addr:$src)),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 }
 210
 211 // Store scalar value to memory.
 212 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 213                   "movss\t{$src, $dst|$dst, $src}",
 214                   [(store FR32:$src, addr:$dst)]>;
 215 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 216                   "movsd\t{$src, $dst|$dst, $src}",
 217                   [(store FR64:$src, addr:$dst)]>;
 218
 219 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 220                   "movss\t{$src, $dst|$dst, $src}",
 221                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 222 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 223                   "movsd\t{$src, $dst|$dst, $src}",
 224                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 225
 226 // Extract and store.
 227 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 228                  addr:$dst),
 229           (MOVSSmr addr:$dst,
 230                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 231 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSDmr addr:$dst,
 234                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 235
 236 // Move Aligned/Unaligned floating point values
 237 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 238                             X86MemOperand x86memop, PatFrag ld_frag,
 239                             string asm, Domain d,
 240                             bit IsReMaterializable = 1> {
 241 let neverHasSideEffects = 1 in
 242   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 243               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 244 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 245   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 246               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 247                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 248 }
 249
 250 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 251                               "movaps", SSEPackedSingle>, VEX;
 252 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 253                               "movapd", SSEPackedDouble>, OpSize, VEX;
 254 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 255                               "movups", SSEPackedSingle>, VEX;
 256 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 257                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 258
 259 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 260                               "movaps", SSEPackedSingle>, VEX;
 261 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 262                               "movapd", SSEPackedDouble>, OpSize, VEX;
 263 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 264                               "movups", SSEPackedSingle>, VEX;
 265 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 266                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 267 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 268                               "movaps", SSEPackedSingle>, TB;
 269 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 270                               "movapd", SSEPackedDouble>, TB, OpSize;
 271 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 272                               "movups", SSEPackedSingle>, TB;
 273 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 274                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 275
 276 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 277                    "movaps\t{$src, $dst|$dst, $src}",
 278                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 279 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 280                    "movapd\t{$src, $dst|$dst, $src}",
 281                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 282 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 283                    "movups\t{$src, $dst|$dst, $src}",
 284                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 285 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 286                    "movupd\t{$src, $dst|$dst, $src}",
 287                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 288 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 289                    "movaps\t{$src, $dst|$dst, $src}",
 290                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 291 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 292                    "movapd\t{$src, $dst|$dst, $src}",
 293                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 294 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 295                    "movups\t{$src, $dst|$dst, $src}",
 296                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 297 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 298                    "movupd\t{$src, $dst|$dst, $src}",
 299                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 300
 301 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 302 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 303           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 304
 305 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 306 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 307           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 308
 309 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 310                    "movaps\t{$src, $dst|$dst, $src}",
 311                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 312 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 313                    "movapd\t{$src, $dst|$dst, $src}",
 314                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 315 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 316                    "movups\t{$src, $dst|$dst, $src}",
 317                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 318 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movupd\t{$src, $dst|$dst, $src}",
 320                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 321
 322 // Intrinsic forms of MOVUPS/D load and store
 323 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 324            (ins f128mem:$dst, VR128:$src),
 325            "movups\t{$src, $dst|$dst, $src}",
 326            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 327 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 328            (ins f128mem:$dst, VR128:$src),
 329            "movupd\t{$src, $dst|$dst, $src}",
 330            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 331
 332 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 333                        "movups\t{$src, $dst|$dst, $src}",
 334                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 335 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 336                        "movupd\t{$src, $dst|$dst, $src}",
 337                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 338
 339 // Move Low/High packed floating point values
 340 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 341                                  PatFrag mov_frag, string base_opc,
 342                                  string asm_opr> {
 343   def PSrm : PI<opc, MRMSrcMem,
 344          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 345          !strconcat(base_opc, "s", asm_opr),
 346      [(set RC:$dst,
 347        (mov_frag RC:$src1,
 348               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 349               SSEPackedSingle>, TB;
 350
 351   def PDrm : PI<opc, MRMSrcMem,
 352          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 353          !strconcat(base_opc, "d", asm_opr),
 354      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 355                               (scalar_to_vector (loadf64 addr:$src2)))))],
 356               SSEPackedDouble>, TB, OpSize;
 357 }
 358
 359 let AddedComplexity = 20 in {
 360   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 361                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 362   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 363                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 364 }
 365 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 366   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 367                                    "\t{$src2, $dst|$dst, $src2}">;
 368   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 369                                    "\t{$src2, $dst|$dst, $src2}">;
 370 }
 371
 372 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 373                    "movlps\t{$src, $dst|$dst, $src}",
 374                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 375                                  (iPTR 0))), addr:$dst)]>, VEX;
 376 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 377                    "movlpd\t{$src, $dst|$dst, $src}",
 378                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 379                                  (iPTR 0))), addr:$dst)]>, VEX;
 380 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 381                    "movlps\t{$src, $dst|$dst, $src}",
 382                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 383                                  (iPTR 0))), addr:$dst)]>;
 384 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 385                    "movlpd\t{$src, $dst|$dst, $src}",
 386                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 387                                  (iPTR 0))), addr:$dst)]>;
 388
 389 // v2f64 extract element 1 is always custom lowered to unpack high to low
 390 // and extract element 0 so the non-store version isn't too horrible.
 391 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 392                    "movhps\t{$src, $dst|$dst, $src}",
 393                    [(store (f64 (vector_extract
 394                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 395                                          (undef)), (iPTR 0))), addr:$dst)]>,
 396                    VEX;
 397 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 398                    "movhpd\t{$src, $dst|$dst, $src}",
 399                    [(store (f64 (vector_extract
 400                                  (v2f64 (unpckh VR128:$src, (undef))),
 401                                  (iPTR 0))), addr:$dst)]>,
 402                    VEX;
 403 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movhps\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract
 406                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 407                                          (undef)), (iPTR 0))), addr:$dst)]>;
 408 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movhpd\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract
 411                                  (v2f64 (unpckh VR128:$src, (undef))),
 412                                  (iPTR 0))), addr:$dst)]>;
 413
 414 let AddedComplexity = 20 in {
 415   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 416                                        (ins VR128:$src1, VR128:$src2),
 417                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 418                       [(set VR128:$dst,
 419                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 420                       VEX_4V;
 421   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 422                                        (ins VR128:$src1, VR128:$src2),
 423                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 424                       [(set VR128:$dst,
 425                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 426                       VEX_4V;
 427 }
 428 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 429   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 430                                        (ins VR128:$src1, VR128:$src2),
 431                       "movlhps\t{$src2, $dst|$dst, $src2}",
 432                       [(set VR128:$dst,
 433                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 434   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 435                                        (ins VR128:$src1, VR128:$src2),
 436                       "movhlps\t{$src2, $dst|$dst, $src2}",
 437                       [(set VR128:$dst,
 438                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 439 }
 440
 441 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 442           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 443 let AddedComplexity = 20 in {
 444   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 445             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 446   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 447             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 448 }
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Conversion Instructions
 452 //===----------------------------------------------------------------------===//
 453
 454 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 455                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 456                      string asm> {
 457   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 458                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 460                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 461 }
 462
 463 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 464                           X86MemOperand x86memop, string asm> {
 465   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 466                         []>;
 467   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 468                         []>;
 469 }
 470
 471 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 472                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 473                          string asm, Domain d> {
 474   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 475                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 476   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 477                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 478 }
 479
 480 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 481                           X86MemOperand x86memop, string asm> {
 482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 483               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 485               (ins DstRC:$src1, x86memop:$src),
 486               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 487 }
 488
 489 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 490                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 491 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 492                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 493                                 VEX_W;
 494 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 495                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 496 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 497                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 498                                 VEX, VEX_W;
 499
 500 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 501 // register, but the same isn't true when only using memory operands,
 502 // provide other assembly "l" and "q" forms to address this explicitly
 503 // where appropriate to do so.
 504 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 505                                   VEX_4V;
 506 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 507                                   VEX_4V, VEX_W;
 508 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 509                                   VEX_4V;
 510 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 511                                   VEX_4V;
 512 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 513                                   VEX_4V, VEX_W;
 514
 515 let Predicates = [HasAVX] in {
 516   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 517             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 518   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 519             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 520   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 521             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 522   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 523             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 524
 525   def : Pat<(f32 (sint_to_fp GR32:$src)),
 526             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 527   def : Pat<(f32 (sint_to_fp GR64:$src)),
 528             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 529   def : Pat<(f64 (sint_to_fp GR32:$src)),
 530             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 531   def : Pat<(f64 (sint_to_fp GR64:$src)),
 532             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 533 }
 534
 535 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 536                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 537 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 538                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 539 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 540                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 541 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 542                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 543 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 544                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 545 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 546                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 547 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 548                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 549 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 550                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 551
 552 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 553 // and/or XMM operand(s).
 554
 555 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 556                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 557                          string asm> {
 558   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 559               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 560               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 561   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 562               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 563               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 564 }
 565
 566 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 567                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 568                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 569   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 570               !if(Is2Addr,
 571                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 572                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 573               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 574   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 575               (ins DstRC:$src1, x86memop:$src2),
 576               !if(Is2Addr,
 577                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 578                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 579               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 580 }
 581
 582 defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 583                       f32mem, load, "cvtss2si">, XS, VEX;
 584 defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 585                         int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 586                         XS, VEX, VEX_W;
 587 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 588                       f128mem, load, "cvtsd2si">, XD, VEX;
 589 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 590                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 591                       XD, VEX, VEX_W;
 592
 593 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 594 // Get rid of this hack or rename the intrinsics, there are several
 595 // intructions that only match with the intrinsic form, why create duplicates
 596 // to let them be recognized by the assembler?
 597 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 598                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 599 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 600                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 601 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 602                       f32mem, load, "cvtss2si">, XS;
 603 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 604                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 605 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 606                 f128mem, load, "cvtsd2si{l}">, XD;
 607 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 608                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 609
 610
 611 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 612           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 613 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 614           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 615           VEX_W;
 616 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 617           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 618 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 619           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 620           VEX_4V, VEX_W;
 621
 622 let Constraints = "$src1 = $dst" in {
 623   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 624                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 625                         "cvtsi2ss">, XS;
 626   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 627                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 628                         "cvtsi2ss{q}">, XS, REX_W;
 629   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 630                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 631                         "cvtsi2sd">, XD;
 632   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 633                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 634                         "cvtsi2sd">, XD, REX_W;
 635 }
 636
 637 /// SSE 1 Only
 638
 639 // Aliases for intrinsics
 640 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 641                                     f32mem, load, "cvttss2si">, XS, VEX;
 642 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 643                                     int_x86_sse_cvttss2si64, f32mem, load,
 644                                     "cvttss2si">, XS, VEX, VEX_W;
 645 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 646                                     f128mem, load, "cvttsd2si">, XD, VEX;
 647 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 648                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 649                                     "cvttsd2si">, XD, VEX, VEX_W;
 650 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 651                                     f32mem, load, "cvttss2si">, XS;
 652 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 653                                     int_x86_sse_cvttss2si64, f32mem, load,
 654                                     "cvttss2si{q}">, XS, REX_W;
 655 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 656                                     f128mem, load, "cvttsd2si">, XD;
 657 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 658                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 659                                     "cvttsd2si{q}">, XD, REX_W;
 660
 661 let Pattern = []<dag> in {
 662 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 663                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 664 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 665                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 666                                VEX_W;
 667 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 668                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 669                                SSEPackedSingle>, TB, VEX;
 670 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 671                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 672                                SSEPackedSingle>, TB, VEX;
 673 }
 674 let Pattern = []<dag> in {
 675 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 676                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 677 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 678                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 679 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 680                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 681                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 682 }
 683
 684 /// SSE 2 Only
 685
 686 // Convert scalar double to scalar single
 687 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 688                        (ins FR64:$src1, FR64:$src2),
 689                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 690                       VEX_4V;
 691 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 692                        (ins FR64:$src1, f64mem:$src2),
 693                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 694                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 695 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 696         Requires<[HasAVX]>;
 697
 698 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 699                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 700                       [(set FR32:$dst, (fround FR64:$src))]>;
 701 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 702                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 703                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 704                   Requires<[HasSSE2, OptForSize]>;
 705
 706 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 707                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 708                       XS, VEX_4V;
 709 let Constraints = "$src1 = $dst" in
 710 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 711                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 712
 713 // Convert scalar single to scalar double
 714 // SSE2 instructions with XS prefix
 715 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 716                     (ins FR32:$src1, FR32:$src2),
 717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 718                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 719 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 720                     (ins FR32:$src1, f32mem:$src2),
 721                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 722                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 723 def : Pat<(f64 (fextend FR32:$src)), (VCVTSS2SDrr FR32:$src, FR32:$src)>,
 724         Requires<[HasAVX]>;
 725
 726 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 727                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 728                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 729                  Requires<[HasSSE2]>;
 730 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 731                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 732                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 733                  Requires<[HasSSE2, OptForSize]>;
 734
 735 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 736                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 737                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 738                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 739                                        VR128:$src2))]>, XS, VEX_4V,
 740                     Requires<[HasAVX]>;
 741 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 742                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 743                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 744                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 745                                        (load addr:$src2)))]>, XS, VEX_4V,
 746                     Requires<[HasAVX]>;
 747 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 748 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 749                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 750                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 751                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 752                                        VR128:$src2))]>, XS,
 753                     Requires<[HasSSE2]>;
 754 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 755                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 756                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 757                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 758                                        (load addr:$src2)))]>, XS,
 759                     Requires<[HasSSE2]>;
 760 }
 761
 762 def : Pat<(extloadf32 addr:$src),
 763           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 764       Requires<[HasSSE2, OptForSpeed]>;
 765
 766 // Convert doubleword to packed single/double fp
 767 // SSE2 instructions without OpSize prefix
 768 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 769                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 770                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 771                      TB, VEX, Requires<[HasAVX]>;
 772 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 773                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 774                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 775                                         (bitconvert (memopv2i64 addr:$src))))]>,
 776                      TB, VEX, Requires<[HasAVX]>;
 777 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 778                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 779                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 780                      TB, Requires<[HasSSE2]>;
 781 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 782                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 783                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 784                                         (bitconvert (memopv2i64 addr:$src))))]>,
 785                      TB, Requires<[HasSSE2]>;
 786
 787 // FIXME: why the non-intrinsic version is described as SSE3?
 788 // SSE2 instructions with XS prefix
 789 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 790                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 791                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 792                      XS, VEX, Requires<[HasAVX]>;
 793 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 794                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 795                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 796                                         (bitconvert (memopv2i64 addr:$src))))]>,
 797                      XS, VEX, Requires<[HasAVX]>;
 798 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 799                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 800                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 801                      XS, Requires<[HasSSE2]>;
 802 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 803                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 804                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 805                                         (bitconvert (memopv2i64 addr:$src))))]>,
 806                      XS, Requires<[HasSSE2]>;
 807
 808
 809 // Convert packed single/double fp to doubleword
 810 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 811                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 812 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 813                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 814 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 815                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 816 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 817                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 818 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 819                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 820 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 821                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 822
 823 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 824                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 825                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 826                         VEX;
 827 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 828                          (ins f128mem:$src),
 829                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 830                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 831                                             (memop addr:$src)))]>, VEX;
 832 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 833                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 834                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 835 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 836                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 837                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 838                                             (memop addr:$src)))]>;
 839
 840 // SSE2 packed instructions with XD prefix
 841 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 842                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 843                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 844                      XD, VEX, Requires<[HasAVX]>;
 845 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 846                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 847                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 848                                           (memop addr:$src)))]>,
 849                      XD, VEX, Requires<[HasAVX]>;
 850 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 851                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 852                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 853                      XD, Requires<[HasSSE2]>;
 854 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 855                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 856                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 857                                           (memop addr:$src)))]>,
 858                      XD, Requires<[HasSSE2]>;
 859
 860
 861 // Convert with truncation packed single/double fp to doubleword
 862 // SSE2 packed instructions with XS prefix
 863 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 864                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 865 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 866                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 867 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 868                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 869 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 870                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 871 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 872                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 873                       [(set VR128:$dst,
 874                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 875 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 876                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 877                       [(set VR128:$dst,
 878                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 879
 880
 881 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 882                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 883                         [(set VR128:$dst,
 884                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 885                       XS, VEX, Requires<[HasAVX]>;
 886 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 887                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 888                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 889                                            (memop addr:$src)))]>,
 890                       XS, VEX, Requires<[HasAVX]>;
 891
 892 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 893                             (ins VR128:$src),
 894                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 895                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 896                        VEX;
 897 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 898                           (ins f128mem:$src),
 899                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 900                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 901                                              (memop addr:$src)))]>, VEX;
 902 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 903                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 904                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 905 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 906                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 907                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 908                                         (memop addr:$src)))]>;
 909
 910 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 911 // register, but the same isn't true when using memory operands instead.
 912 // Provide other assembly rr and rm forms to address this explicitly.
 913 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 914                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 915 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 916                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 917
 918 // XMM only
 919 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 920                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 921 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 922                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 923
 924 // YMM only
 925 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 926                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 927 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 928                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 929
 930 // Convert packed single to packed double
 931 let Predicates = [HasAVX] in {
 932                   // SSE2 instructions without OpSize prefix
 933 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 935 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 936                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 937 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 939 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 940                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 941 }
 942 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 944 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 945                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 946
 947 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 948                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 949                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 950                      VEX, Requires<[HasAVX]>;
 951 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 952                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 953                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 954                                           (load addr:$src)))]>,
 955                      VEX, Requires<[HasAVX]>;
 956 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 957                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 958                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 959                      TB, Requires<[HasSSE2]>;
 960 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 961                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 962                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 963                                           (load addr:$src)))]>,
 964                      TB, Requires<[HasSSE2]>;
 965
 966 // Convert packed double to packed single
 967 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 968 // register, but the same isn't true when using memory operands instead.
 969 // Provide other assembly rr and rm forms to address this explicitly.
 970 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 971                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 972 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 973                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 974
 975 // XMM only
 976 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 977                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 978 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 979                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 980
 981 // YMM only
 982 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 983                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
 984 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 985                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 986 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 987                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 988 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 989                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 990
 991
 992 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 994                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 995 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
 996                          (ins f128mem:$src),
 997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 998                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 999                                             (memop addr:$src)))]>;
1000 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1001                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1002                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1003 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1004                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1005                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1006                                             (memop addr:$src)))]>;
1007
1008 // AVX 256-bit register conversion intrinsics
1009 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1010 // whenever possible to avoid declaring two versions of each one.
1011 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1012           (VCVTDQ2PSYrr VR256:$src)>;
1013 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1014           (VCVTDQ2PSYrm addr:$src)>;
1015
1016 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1017           (VCVTPD2PSYrr VR256:$src)>;
1018 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1019           (VCVTPD2PSYrm addr:$src)>;
1020
1021 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1022           (VCVTPS2DQYrr VR256:$src)>;
1023 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1024           (VCVTPS2DQYrm addr:$src)>;
1025
1026 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1027           (VCVTPS2PDYrr VR128:$src)>;
1028 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1029           (VCVTPS2PDYrm addr:$src)>;
1030
1031 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1032           (VCVTTPD2DQYrr VR256:$src)>;
1033 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1034           (VCVTTPD2DQYrm addr:$src)>;
1035
1036 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1037           (VCVTTPS2DQYrr VR256:$src)>;
1038 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1039           (VCVTTPS2DQYrm addr:$src)>;
1040
1041 //===----------------------------------------------------------------------===//
1042 // SSE 1 & 2 - Compare Instructions
1043 //===----------------------------------------------------------------------===//
1044
1045 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1046 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1047                             string asm, string asm_alt> {
1048   let isAsmParserOnly = 1 in {
1049     def rr : SIi8<0xC2, MRMSrcReg,
1050                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1051                   asm, []>;
1052     let mayLoad = 1 in
1053     def rm : SIi8<0xC2, MRMSrcMem,
1054                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1055                   asm, []>;
1056   }
1057
1058   // Accept explicit immediate argument form instead of comparison code.
1059   def rr_alt : SIi8<0xC2, MRMSrcReg,
1060                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1061                 asm_alt, []>;
1062   let mayLoad = 1 in
1063   def rm_alt : SIi8<0xC2, MRMSrcMem,
1064                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1065                 asm_alt, []>;
1066 }
1067
1068 let neverHasSideEffects = 1 in {
1069   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1070                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1071                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1072                   XS, VEX_4V;
1073   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1074                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1075                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1076                   XD, VEX_4V;
1077 }
1078
1079 let Constraints = "$src1 = $dst" in {
1080 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1081                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1082                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1083                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1084 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1085                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1086                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1087                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1088 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1089                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1090                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1091                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1092 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1093                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1094                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1095                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1096 }
1097 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1098 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1099                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1100                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1101 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1102                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1103                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1104 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1105                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1106                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1107 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1108                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1109                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1110 }
1111
1112 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1113                          Intrinsic Int, string asm> {
1114   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1115                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1116                         [(set VR128:$dst, (Int VR128:$src1,
1117                                                VR128:$src, imm:$cc))]>;
1118   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1119                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1120                         [(set VR128:$dst, (Int VR128:$src1,
1121                                                (load addr:$src), imm:$cc))]>;
1122 }
1123
1124 // Aliases to match intrinsics which expect XMM operand(s).
1125 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1126                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1127                      XS, VEX_4V;
1128 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1129                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1130                      XD, VEX_4V;
1131 let Constraints = "$src1 = $dst" in {
1132   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1133                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1134   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1135                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1136 }
1137
1138
1139 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1140 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1141                             ValueType vt, X86MemOperand x86memop,
1142                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1143   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1144                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1145                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1146   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1147                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1148                      [(set EFLAGS, (OpNode (vt RC:$src1),
1149                                            (ld_frag addr:$src2)))], d>;
1150 }
1151
1152 let Defs = [EFLAGS] in {
1153   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1154                                   "ucomiss", SSEPackedSingle>, VEX;
1155   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1156                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1157   let Pattern = []<dag> in {
1158     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1159                                     "comiss", SSEPackedSingle>, VEX;
1160     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1161                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1162   }
1163
1164   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1165                             load, "ucomiss", SSEPackedSingle>, VEX;
1166   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1167                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1168
1169   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1170                             load, "comiss", SSEPackedSingle>, VEX;
1171   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1172                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1173   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1174                                   "ucomiss", SSEPackedSingle>, TB;
1175   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1176                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1177
1178   let Pattern = []<dag> in {
1179     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1180                                     "comiss", SSEPackedSingle>, TB;
1181     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1182                                     "comisd", SSEPackedDouble>, TB, OpSize;
1183   }
1184
1185   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1186                               load, "ucomiss", SSEPackedSingle>, TB;
1187   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1188                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1189
1190   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1191                                   "comiss", SSEPackedSingle>, TB;
1192   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1193                                   "comisd", SSEPackedDouble>, TB, OpSize;
1194 } // Defs = [EFLAGS]
1195
1196 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1197 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1198                             Intrinsic Int, string asm, string asm_alt,
1199                             Domain d> {
1200   let isAsmParserOnly = 1 in {
1201     def rri : PIi8<0xC2, MRMSrcReg,
1202                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1203                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1204     def rmi : PIi8<0xC2, MRMSrcMem,
1205                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1206                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1207   }
1208
1209   // Accept explicit immediate argument form instead of comparison code.
1210   def rri_alt : PIi8<0xC2, MRMSrcReg,
1211              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1212              asm_alt, [], d>;
1213   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1214              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1215              asm_alt, [], d>;
1216 }
1217
1218 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1219                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1220                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1221                SSEPackedSingle>, VEX_4V;
1222 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1223                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1224                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1225                SSEPackedDouble>, OpSize, VEX_4V;
1226 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1227                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1228                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1229                SSEPackedSingle>, VEX_4V;
1230 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1231                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1232                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1233                SSEPackedDouble>, OpSize, VEX_4V;
1234 let Constraints = "$src1 = $dst" in {
1235   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1236                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1237                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1238                  SSEPackedSingle>, TB;
1239   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1240                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1241                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1242                  SSEPackedDouble>, TB, OpSize;
1243 }
1244
1245 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1246           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1247 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1248           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1249 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1250           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1251 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1252           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1253
1254 //===----------------------------------------------------------------------===//
1255 // SSE 1 & 2 - Shuffle Instructions
1256 //===----------------------------------------------------------------------===//
1257
1258 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1259 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1260                          ValueType vt, string asm, PatFrag mem_frag,
1261                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1262   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1263                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1264                    [(set RC:$dst, (vt (shufp:$src3
1265                             RC:$src1, (mem_frag addr:$src2))))], d>;
1266   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1267     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1268                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1269                    [(set RC:$dst,
1270                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1271 }
1272
1273 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1274            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1275            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1276 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1277            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1278            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1279 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1280            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1281            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1282 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1283            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1284            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1285
1286 let Constraints = "$src1 = $dst" in {
1287   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1288                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1289                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1290                     TB;
1291   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1292                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1293                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1294 }
1295
1296 //===----------------------------------------------------------------------===//
1297 // SSE 1 & 2 - Unpack Instructions
1298 //===----------------------------------------------------------------------===//
1299
1300 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1301 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1302                                    PatFrag mem_frag, RegisterClass RC,
1303                                    X86MemOperand x86memop, string asm,
1304                                    Domain d> {
1305     def rr : PI<opc, MRMSrcReg,
1306                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1307                 asm, [(set RC:$dst,
1308                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1309     def rm : PI<opc, MRMSrcMem,
1310                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1311                 asm, [(set RC:$dst,
1312                            (vt (OpNode RC:$src1,
1313                                        (mem_frag addr:$src2))))], d>;
1314 }
1315
1316 let AddedComplexity = 10 in {
1317   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1318         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1319                        SSEPackedSingle>, VEX_4V;
1320   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1321         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1322                        SSEPackedDouble>, OpSize, VEX_4V;
1323   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1324         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1325                        SSEPackedSingle>, VEX_4V;
1326   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1327         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1328                        SSEPackedDouble>, OpSize, VEX_4V;
1329
1330   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1331         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1332                        SSEPackedSingle>, VEX_4V;
1333   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1334         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1335                        SSEPackedDouble>, OpSize, VEX_4V;
1336   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1337         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1338                        SSEPackedSingle>, VEX_4V;
1339   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1340         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1341                        SSEPackedDouble>, OpSize, VEX_4V;
1342
1343   let Constraints = "$src1 = $dst" in {
1344     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1345           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1346                          SSEPackedSingle>, TB;
1347     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1348           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1349                          SSEPackedDouble>, TB, OpSize;
1350     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1351           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1352                          SSEPackedSingle>, TB;
1353     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1354           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1355                          SSEPackedDouble>, TB, OpSize;
1356   } // Constraints = "$src1 = $dst"
1357 } // AddedComplexity
1358
1359 //===----------------------------------------------------------------------===//
1360 // SSE 1 & 2 - Extract Floating-Point Sign mask
1361 //===----------------------------------------------------------------------===//
1362
1363 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1364 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1365                                 Domain d> {
1366   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1367                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1368                      [(set GR32:$dst, (Int RC:$src))], d>;
1369   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1370                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1371 }
1372
1373 // Mask creation
1374 defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1375                                       "movmskps", SSEPackedSingle>, VEX;
1376 defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1377                                       "movmskpd", SSEPackedDouble>, OpSize,
1378                                       VEX;
1379 defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1380                                       "movmskps", SSEPackedSingle>, VEX;
1381 defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1382                                       "movmskpd", SSEPackedDouble>, OpSize,
1383                                       VEX;
1384 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1385                                      SSEPackedSingle>, TB;
1386 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1387                                      SSEPackedDouble>, TB, OpSize;
1388
1389 // X86fgetsign
1390 def MOVMSKPDrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1391                     "movmskpd\t{$src, $dst|$dst, $src}",
1392                     [(set GR32:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1393 def MOVMSKPDrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1394                     "movmskpd\t{$src, $dst|$dst, $src}",
1395                     [(set GR64:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1396 def MOVMSKPSrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
1397                     "movmskps\t{$src, $dst|$dst, $src}",
1398                     [(set GR32:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1399 def MOVMSKPSrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1400                     "movmskps\t{$src, $dst|$dst, $src}",
1401                     [(set GR64:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1402
1403 // Assembler Only
1404 def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1405            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1406 def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1407            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1408            VEX;
1409 def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1410            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1411 def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1412            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1413            VEX;
1414
1415 //===----------------------------------------------------------------------===//
1416 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1417 //===----------------------------------------------------------------------===//
1418
1419 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1420 // names that start with 'Fs'.
1421
1422 // Alias instructions that map fld0 to pxor for sse.
1423 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1424     canFoldAsLoad = 1 in {
1425   // FIXME: Set encoding to pseudo!
1426 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1427                  [(set FR32:$dst, fp32imm0)]>,
1428                  Requires<[HasSSE1]>, TB, OpSize;
1429 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1430                  [(set FR64:$dst, fpimm0)]>,
1431                Requires<[HasSSE2]>, TB, OpSize;
1432 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1433                   [(set FR32:$dst, fp32imm0)]>,
1434                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1435 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1436                   [(set FR64:$dst, fpimm0)]>,
1437                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1438 }
1439
1440 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1441 // bits are disregarded.
1442 let neverHasSideEffects = 1 in {
1443 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1444                      "movaps\t{$src, $dst|$dst, $src}", []>;
1445 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1446                      "movapd\t{$src, $dst|$dst, $src}", []>;
1447 }
1448
1449 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1450 // bits are disregarded.
1451 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1452 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1453                      "movaps\t{$src, $dst|$dst, $src}",
1454                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1455 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1456                      "movapd\t{$src, $dst|$dst, $src}",
1457                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1458 }
1459
1460 //===----------------------------------------------------------------------===//
1461 // SSE 1 & 2 - Logical Instructions
1462 //===----------------------------------------------------------------------===//
1463
1464 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1465 ///
1466 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1467                                        SDNode OpNode> {
1468   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1469               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1470
1471   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1472         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1473
1474   let Constraints = "$src1 = $dst" in {
1475     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1476                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1477
1478     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1479                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1480   }
1481 }
1482
1483 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1484 let mayLoad = 0 in {
1485   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1486   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1487   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1488 }
1489
1490 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1491   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1492
1493 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1494 ///
1495 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1496                                    SDNode OpNode> {
1497   let Pattern = []<dag> in {
1498     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1499          !strconcat(OpcodeStr, "ps"), f128mem,
1500          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1501          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1502                                    (memopv2i64 addr:$src2)))], 0>, VEX_4V;
1503
1504     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1505          !strconcat(OpcodeStr, "pd"), f128mem,
1506          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1507                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1508          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1509                                    (memopv2i64 addr:$src2)))], 0>,
1510                                                    OpSize, VEX_4V;
1511   }
1512   let Constraints = "$src1 = $dst" in {
1513     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1514          !strconcat(OpcodeStr, "ps"), f128mem,
1515          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1516          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1517                                    (memopv2i64 addr:$src2)))]>, TB;
1518
1519     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1520          !strconcat(OpcodeStr, "pd"), f128mem,
1521          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1522                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1523          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1524                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1525   }
1526 }
1527
1528 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1529 ///
1530 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1531                                      SDNode OpNode> {
1532     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1533           !strconcat(OpcodeStr, "ps"), f256mem,
1534           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1535           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1536                                     (memopv4i64 addr:$src2)))], 0>, VEX_4V;
1537
1538     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1539           !strconcat(OpcodeStr, "pd"), f256mem,
1540           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1541                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1542           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1543                                     (memopv4i64 addr:$src2)))], 0>,
1544                                     OpSize, VEX_4V;
1545 }
1546
1547 // AVX 256-bit packed logical ops forms
1548 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1549 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1550 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1551 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1552
1553 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1554 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1555 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1556 let isCommutable = 0 in
1557   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1558
1559 //===----------------------------------------------------------------------===//
1560 // SSE 1 & 2 - Arithmetic Instructions
1561 //===----------------------------------------------------------------------===//
1562
1563 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1564 /// vector forms.
1565 ///
1566 /// In addition, we also have a special variant of the scalar form here to
1567 /// represent the associated intrinsic operation.  This form is unlike the
1568 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1569 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1570 ///
1571 /// These three forms can each be reg+reg or reg+mem.
1572 ///
1573
1574 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1575 /// classes below
1576 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1577                                   bit Is2Addr = 1> {
1578   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1579                             OpNode, FR32, f32mem, Is2Addr>, XS;
1580   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1581                             OpNode, FR64, f64mem, Is2Addr>, XD;
1582 }
1583
1584 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1585                                    bit Is2Addr = 1> {
1586   let mayLoad = 0 in {
1587   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1588               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1589   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1590               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1591   }
1592 }
1593
1594 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1595                                     SDNode OpNode> {
1596   let mayLoad = 0 in {
1597     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1598                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1599     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1600                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1601   }
1602 }
1603
1604 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1605                                       bit Is2Addr = 1> {
1606   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1607      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1608   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1609      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1610 }
1611
1612 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1613                                       bit Is2Addr = 1> {
1614   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1615      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1616                                               SSEPackedSingle, Is2Addr>, TB;
1617
1618   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1619      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1620                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1621 }
1622
1623 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1624   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1625      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1626       SSEPackedSingle, 0>, TB;
1627
1628   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1629      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1630       SSEPackedDouble, 0>, TB, OpSize;
1631 }
1632
1633 // Binary Arithmetic instructions
1634 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1635             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1636             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1637             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1638 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1639             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1640             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1641             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1642
1643 let isCommutable = 0 in {
1644   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1645               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1646               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1647               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1648   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1649               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1650               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1651               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1652   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1653               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1654               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1655               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1656               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1657               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1658   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1659               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1660               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1661               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1662               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1663               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1664 }
1665
1666 let Constraints = "$src1 = $dst" in {
1667   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1668              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1669              basic_sse12_fp_binop_s_int<0x58, "add">;
1670   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1671              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1672              basic_sse12_fp_binop_s_int<0x59, "mul">;
1673
1674   let isCommutable = 0 in {
1675     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1676                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1677                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1678     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1679                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1680                basic_sse12_fp_binop_s_int<0x5E, "div">;
1681     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1682                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1683                basic_sse12_fp_binop_s_int<0x5F, "max">,
1684                basic_sse12_fp_binop_p_int<0x5F, "max">;
1685     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1686                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1687                basic_sse12_fp_binop_s_int<0x5D, "min">,
1688                basic_sse12_fp_binop_p_int<0x5D, "min">;
1689   }
1690 }
1691
1692 /// Unop Arithmetic
1693 /// In addition, we also have a special variant of the scalar form here to
1694 /// represent the associated intrinsic operation.  This form is unlike the
1695 /// plain scalar form, in that it takes an entire vector (instead of a
1696 /// scalar) and leaves the top elements undefined.
1697 ///
1698 /// And, we have a special variant form for a full-vector intrinsic form.
1699
1700 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1701 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1702                           SDNode OpNode, Intrinsic F32Int> {
1703   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1704                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1705                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1706   // For scalar unary operations, fold a load into the operation
1707   // only in OptForSize mode. It eliminates an instruction, but it also
1708   // eliminates a whole-register clobber (the load), so it introduces a
1709   // partial register update condition.
1710   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1711                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1712                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1713             Requires<[HasSSE1, OptForSize]>;
1714   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1715                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1716                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1717   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1718                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1719                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1720 }
1721
1722 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1723 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1724                               SDNode OpNode, Intrinsic F32Int> {
1725   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1726                 !strconcat(OpcodeStr,
1727                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1728   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1729                 !strconcat(OpcodeStr,
1730                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1731                 []>, XS, Requires<[HasAVX, OptForSize]>;
1732   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1733                 !strconcat(OpcodeStr,
1734                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1735                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1736   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1737                 !strconcat(OpcodeStr,
1738                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1739                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1740 }
1741
1742 /// sse1_fp_unop_p - SSE1 unops in packed form.
1743 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1744   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1745               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1746               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1747   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1748                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1749                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1750 }
1751
1752 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1753 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1754   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1755               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1756               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1757   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1758                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1759                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1760 }
1761
1762 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1763 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1764                               Intrinsic V4F32Int> {
1765   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1767                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1768   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1769                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1770                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1771 }
1772
1773 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1774 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1775                                 Intrinsic V4F32Int> {
1776   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1777                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1778                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1779   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1780                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1781                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1782 }
1783
1784 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1785 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1786                           SDNode OpNode, Intrinsic F64Int> {
1787   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1788                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1789                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1790   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1791   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1792                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1793                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1794             Requires<[HasSSE2, OptForSize]>;
1795   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1796                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1797                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1798   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1799                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1800                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1801 }
1802
1803 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1804 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1805                               SDNode OpNode, Intrinsic F64Int> {
1806   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1807                !strconcat(OpcodeStr,
1808                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1809   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1810                (ins FR64:$src1, f64mem:$src2),
1811                !strconcat(OpcodeStr,
1812                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1813   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1814            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1815            [(set VR128:$dst, (F64Int VR128:$src))]>;
1816   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1817            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1818            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1819 }
1820
1821 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1822 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1823                           SDNode OpNode> {
1824   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1825               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1826               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1827   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1829                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1830 }
1831
1832 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1833 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1834   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1835               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1836               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1837   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1838                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1839                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1840 }
1841
1842 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1843 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1844                               Intrinsic V2F64Int> {
1845   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1847                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1848   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1849                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1850                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1851 }
1852
1853 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1854 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1855                                 Intrinsic V2F64Int> {
1856   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1857                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1858                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1859   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1860                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1861                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1862 }
1863
1864 let Predicates = [HasAVX] in {
1865   // Square root.
1866   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1867                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1868                 VEX_4V;
1869
1870   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1871                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1872                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1873                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1874                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1875                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1876                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1877                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1878                 VEX;
1879
1880   // Reciprocal approximations. Note that these typically require refinement
1881   // in order to obtain suitable precision.
1882   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1883                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1884   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1885                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1886                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1887                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1888
1889   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1890                                    VEX_4V;
1891   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1892                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1893                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1894                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1895 }
1896
1897 // Square root.
1898 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1899              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1900              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1901              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1902              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1903              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1904
1905 // Reciprocal approximations. Note that these typically require refinement
1906 // in order to obtain suitable precision.
1907 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1908              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1909              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1910 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1911              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1912              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1913
1914 // There is no f64 version of the reciprocal approximation instructions.
1915
1916 //===----------------------------------------------------------------------===//
1917 // SSE 1 & 2 - Non-temporal stores
1918 //===----------------------------------------------------------------------===//
1919
1920 let AddedComplexity = 400 in { // Prefer non-temporal versions
1921   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1922                        (ins f128mem:$dst, VR128:$src),
1923                        "movntps\t{$src, $dst|$dst, $src}",
1924                        [(alignednontemporalstore (v4f32 VR128:$src),
1925                                                  addr:$dst)]>, VEX;
1926   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1927                        (ins f128mem:$dst, VR128:$src),
1928                        "movntpd\t{$src, $dst|$dst, $src}",
1929                        [(alignednontemporalstore (v2f64 VR128:$src),
1930                                                  addr:$dst)]>, VEX;
1931   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1932                         (ins f128mem:$dst, VR128:$src),
1933                         "movntdq\t{$src, $dst|$dst, $src}",
1934                         [(alignednontemporalstore (v2f64 VR128:$src),
1935                                                   addr:$dst)]>, VEX;
1936
1937   let ExeDomain = SSEPackedInt in
1938   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
1939                            (ins f128mem:$dst, VR128:$src),
1940                            "movntdq\t{$src, $dst|$dst, $src}",
1941                            [(alignednontemporalstore (v4f32 VR128:$src),
1942                                                      addr:$dst)]>, VEX;
1943
1944   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1945             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
1946
1947   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
1948                        (ins f256mem:$dst, VR256:$src),
1949                        "movntps\t{$src, $dst|$dst, $src}",
1950                        [(alignednontemporalstore (v8f32 VR256:$src),
1951                                                  addr:$dst)]>, VEX;
1952   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
1953                        (ins f256mem:$dst, VR256:$src),
1954                        "movntpd\t{$src, $dst|$dst, $src}",
1955                        [(alignednontemporalstore (v4f64 VR256:$src),
1956                                                  addr:$dst)]>, VEX;
1957   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
1958                         (ins f256mem:$dst, VR256:$src),
1959                         "movntdq\t{$src, $dst|$dst, $src}",
1960                         [(alignednontemporalstore (v4f64 VR256:$src),
1961                                                   addr:$dst)]>, VEX;
1962   let ExeDomain = SSEPackedInt in
1963   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
1964                       (ins f256mem:$dst, VR256:$src),
1965                       "movntdq\t{$src, $dst|$dst, $src}",
1966                       [(alignednontemporalstore (v8f32 VR256:$src),
1967                                                 addr:$dst)]>, VEX;
1968 }
1969
1970 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
1971           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
1972 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
1973           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
1974 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
1975           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
1976
1977 let AddedComplexity = 400 in { // Prefer non-temporal versions
1978 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1979                     "movntps\t{$src, $dst|$dst, $src}",
1980                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1981 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1982                     "movntpd\t{$src, $dst|$dst, $src}",
1983                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
1984
1985 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1986                     "movntdq\t{$src, $dst|$dst, $src}",
1987                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1988
1989 let ExeDomain = SSEPackedInt in
1990 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1991                     "movntdq\t{$src, $dst|$dst, $src}",
1992                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1993
1994 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1995           (MOVNTDQmr addr:$dst, VR128:$src)>;
1996
1997 // There is no AVX form for instructions below this point
1998 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1999                  "movnti{l}\t{$src, $dst|$dst, $src}",
2000                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2001                TB, Requires<[HasSSE2]>;
2002 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2003                      "movnti{q}\t{$src, $dst|$dst, $src}",
2004                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2005                   TB, Requires<[HasSSE2]>;
2006 }
2007
2008 //===----------------------------------------------------------------------===//
2009 // SSE 1 & 2 - Misc Instructions (No AVX form)
2010 //===----------------------------------------------------------------------===//
2011
2012 // Prefetch intrinsic.
2013 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2014     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2015 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2016     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2017 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2018     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2019 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2020     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2021
2022 // Load, store, and memory fence
2023 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2024              TB, Requires<[HasSSE1]>;
2025 def : Pat<(X86SFence), (SFENCE)>;
2026
2027 // Alias instructions that map zero vector to pxor / xorp* for sse.
2028 // We set canFoldAsLoad because this can be converted to a constant-pool
2029 // load of an all-zeros value if folding it would be beneficial.
2030 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2031 // JIT implementation, it does not expand the instructions below like
2032 // X86MCInstLower does.
2033 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2034     isCodeGenOnly = 1 in {
2035 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2036                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2037 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2038                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2039 let ExeDomain = SSEPackedInt in
2040 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2041                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2042 }
2043
2044 // The same as done above but for AVX. The 128-bit versions are the
2045 // same, but re-encoded. The 256-bit does not support PI version, and
2046 // doesn't need it because on sandy bridge the register is set to zero
2047 // at the rename stage without using any execution unit, so SET0PSY
2048 // and SET0PDY can be used for vector int instructions without penalty
2049 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2050 // JIT implementatioan, it does not expand the instructions below like
2051 // X86MCInstLower does.
2052 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2053     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2054 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2055                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2056 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2057                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2058 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2059                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2060 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2061                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2062 let ExeDomain = SSEPackedInt in
2063 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2064                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2065 }
2066
2067 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2068 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2069 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2070
2071 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2072           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2073
2074 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
2075 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
2076 // represent this instead of always zeroing SRC1. One possible solution is
2077 // to represent the instruction w/ something similar as the "$src1 = $dst"
2078 // constraint but without the tied operands.
2079 def : Pat<(extloadf32 addr:$src),
2080           (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)), addr:$src)>,
2081       Requires<[HasAVX, OptForSpeed]>;
2082
2083 //===----------------------------------------------------------------------===//
2084 // SSE 1 & 2 - Load/Store XCSR register
2085 //===----------------------------------------------------------------------===//
2086
2087 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2088                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2089 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2090                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2091
2092 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2093                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2094 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2095                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2096
2097 //===---------------------------------------------------------------------===//
2098 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2099 //===---------------------------------------------------------------------===//
2100
2101 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2102
2103 let neverHasSideEffects = 1 in {
2104 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2105                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2106 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2107                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2108 }
2109 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2110                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2111 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2112                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2113
2114 let canFoldAsLoad = 1, mayLoad = 1 in {
2115 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2116                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2117 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2118                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2119 let Predicates = [HasAVX] in {
2120   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2121                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2122   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2123                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2124 }
2125 }
2126
2127 let mayStore = 1 in {
2128 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2129                      (ins i128mem:$dst, VR128:$src),
2130                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2131 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2132                      (ins i256mem:$dst, VR256:$src),
2133                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2134 let Predicates = [HasAVX] in {
2135 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2136                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2137 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2138                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2139 }
2140 }
2141
2142 let neverHasSideEffects = 1 in
2143 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2144                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2145
2146 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2147                    "movdqu\t{$src, $dst|$dst, $src}",
2148                    []>, XS, Requires<[HasSSE2]>;
2149
2150 let canFoldAsLoad = 1, mayLoad = 1 in {
2151 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2152                    "movdqa\t{$src, $dst|$dst, $src}",
2153                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2154 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2155                    "movdqu\t{$src, $dst|$dst, $src}",
2156                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2157                  XS, Requires<[HasSSE2]>;
2158 }
2159
2160 let mayStore = 1 in {
2161 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2162                    "movdqa\t{$src, $dst|$dst, $src}",
2163                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2164 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2165                    "movdqu\t{$src, $dst|$dst, $src}",
2166                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2167                  XS, Requires<[HasSSE2]>;
2168 }
2169
2170 // Intrinsic forms of MOVDQU load and store
2171 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2172                        "vmovdqu\t{$src, $dst|$dst, $src}",
2173                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2174                      XS, VEX, Requires<[HasAVX]>;
2175
2176 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2177                        "movdqu\t{$src, $dst|$dst, $src}",
2178                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2179                      XS, Requires<[HasSSE2]>;
2180
2181 } // ExeDomain = SSEPackedInt
2182
2183 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2184 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2185           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2186
2187 //===---------------------------------------------------------------------===//
2188 // SSE2 - Packed Integer Arithmetic Instructions
2189 //===---------------------------------------------------------------------===//
2190
2191 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2192
2193 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2194                             bit IsCommutable = 0, bit Is2Addr = 1> {
2195   let isCommutable = IsCommutable in
2196   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2197        (ins VR128:$src1, VR128:$src2),
2198        !if(Is2Addr,
2199            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2200            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2201        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2202   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2203        (ins VR128:$src1, i128mem:$src2),
2204        !if(Is2Addr,
2205            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2206            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2207        [(set VR128:$dst, (IntId VR128:$src1,
2208                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2209 }
2210
2211 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2212                              string OpcodeStr, Intrinsic IntId,
2213                              Intrinsic IntId2, bit Is2Addr = 1> {
2214   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2215        (ins VR128:$src1, VR128:$src2),
2216        !if(Is2Addr,
2217            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2218            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2219        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2220   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2221        (ins VR128:$src1, i128mem:$src2),
2222        !if(Is2Addr,
2223            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2224            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2225        [(set VR128:$dst, (IntId VR128:$src1,
2226                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2227   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2228        (ins VR128:$src1, i32i8imm:$src2),
2229        !if(Is2Addr,
2230            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2231            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2232        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2233 }
2234
2235 /// PDI_binop_rm - Simple SSE2 binary operator.
2236 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2237                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2238   let isCommutable = IsCommutable in
2239   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2240        (ins VR128:$src1, VR128:$src2),
2241        !if(Is2Addr,
2242            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2243            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2244        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2245   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2246        (ins VR128:$src1, i128mem:$src2),
2247        !if(Is2Addr,
2248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2250        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2251                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2252 }
2253
2254 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2255 ///
2256 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2257 /// to collapse (bitconvert VT to VT) into its operand.
2258 ///
2259 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2260                               bit IsCommutable = 0, bit Is2Addr = 1> {
2261   let isCommutable = IsCommutable in
2262   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2263        (ins VR128:$src1, VR128:$src2),
2264        !if(Is2Addr,
2265            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2266            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2267        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2268   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2269        (ins VR128:$src1, i128mem:$src2),
2270        !if(Is2Addr,
2271            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2272            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2273        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2274 }
2275
2276 } // ExeDomain = SSEPackedInt
2277
2278 // 128-bit Integer Arithmetic
2279
2280 let Predicates = [HasAVX] in {
2281 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2282 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2283 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2284 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2285 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2286 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2287 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2288 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2289 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2290
2291 // Intrinsic forms
2292 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2293                                  VEX_4V;
2294 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2295                                  VEX_4V;
2296 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2297                                  VEX_4V;
2298 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2299                                  VEX_4V;
2300 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2301                                  VEX_4V;
2302 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2303                                  VEX_4V;
2304 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2305                                  VEX_4V;
2306 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2307                                  VEX_4V;
2308 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2309                                  VEX_4V;
2310 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2311                                  VEX_4V;
2312 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2313                                  VEX_4V;
2314 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2315                                  VEX_4V;
2316 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2317                                  VEX_4V;
2318 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2319                                  VEX_4V;
2320 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2321                                  VEX_4V;
2322 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2323                                  VEX_4V;
2324 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2325                                  VEX_4V;
2326 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2327                                  VEX_4V;
2328 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2329                                  VEX_4V;
2330 }
2331
2332 let Constraints = "$src1 = $dst" in {
2333 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2334 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2335 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2336 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2337 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2338 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2339 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2340 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2341 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2342
2343 // Intrinsic forms
2344 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2345 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2346 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2347 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2348 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2349 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2350 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2351 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2352 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2353 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2354 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2355 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2356 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2357 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2358 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2359 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2360 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2361 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2362 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2363
2364 } // Constraints = "$src1 = $dst"
2365
2366 //===---------------------------------------------------------------------===//
2367 // SSE2 - Packed Integer Logical Instructions
2368 //===---------------------------------------------------------------------===//
2369
2370 let Predicates = [HasAVX] in {
2371 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2372                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2373                                 VEX_4V;
2374 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2375                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2376                                 VEX_4V;
2377 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2378                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2379                                 VEX_4V;
2380
2381 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2382                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2383                                 VEX_4V;
2384 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2385                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2386                                 VEX_4V;
2387 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2388                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2389                                 VEX_4V;
2390
2391 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2392                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2393                                 VEX_4V;
2394 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2395                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2396                                 VEX_4V;
2397
2398 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2399 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2400 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2401
2402 let ExeDomain = SSEPackedInt in {
2403   let neverHasSideEffects = 1 in {
2404     // 128-bit logical shifts.
2405     def VPSLLDQri : PDIi8<0x73, MRM7r,
2406                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2407                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2408                       VEX_4V;
2409     def VPSRLDQri : PDIi8<0x73, MRM3r,
2410                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2411                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2412                       VEX_4V;
2413     // PSRADQri doesn't exist in SSE[1-3].
2414   }
2415   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2416                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2417                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2418                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2419                                               VR128:$src2)))]>, VEX_4V;
2420
2421   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2422                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2423                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2424                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2425                                               (memopv2i64 addr:$src2))))]>,
2426                                               VEX_4V;
2427 }
2428 }
2429
2430 let Constraints = "$src1 = $dst" in {
2431 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2432                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2433 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2434                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2435 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2436                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2437
2438 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2439                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2440 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2441                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2442 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2443                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2444
2445 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2446                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2447 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2448                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2449
2450 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2451 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2452 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2453
2454 let ExeDomain = SSEPackedInt in {
2455   let neverHasSideEffects = 1 in {
2456     // 128-bit logical shifts.
2457     def PSLLDQri : PDIi8<0x73, MRM7r,
2458                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2459                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2460     def PSRLDQri : PDIi8<0x73, MRM3r,
2461                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2462                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2463     // PSRADQri doesn't exist in SSE[1-3].
2464   }
2465   def PANDNrr : PDI<0xDF, MRMSrcReg,
2466                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2467                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2468
2469   def PANDNrm : PDI<0xDF, MRMSrcMem,
2470                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2471                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2472 }
2473 } // Constraints = "$src1 = $dst"
2474
2475 let Predicates = [HasAVX] in {
2476   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2477             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2478   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2479             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2480   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2481             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2482   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2483             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2484   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2485             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2486
2487   // Shift up / down and insert zero's.
2488   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2489             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2490   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2491             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2492 }
2493
2494 let Predicates = [HasSSE2] in {
2495   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2496             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2497   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2498             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2499   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2500             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2501   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2502             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2503   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2504             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2505
2506   // Shift up / down and insert zero's.
2507   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2508             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2509   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2510             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2511 }
2512
2513 //===---------------------------------------------------------------------===//
2514 // SSE2 - Packed Integer Comparison Instructions
2515 //===---------------------------------------------------------------------===//
2516
2517 let Predicates = [HasAVX] in {
2518   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2519                                     0>, VEX_4V;
2520   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2521                                     0>, VEX_4V;
2522   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2523                                     0>, VEX_4V;
2524   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2525                                     0>, VEX_4V;
2526   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2527                                     0>, VEX_4V;
2528   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2529                                     0>, VEX_4V;
2530 }
2531
2532 let Constraints = "$src1 = $dst" in {
2533   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2534   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2535   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2536   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2537   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2538   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2539 } // Constraints = "$src1 = $dst"
2540
2541 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2542           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2543 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2544           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2545 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2546           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2547 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2548           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2549 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2550           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2551 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2552           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2553
2554 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2555           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2556 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2557           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2558 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2559           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2560 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2561           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2562 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2563           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2564 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2565           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2566
2567 //===---------------------------------------------------------------------===//
2568 // SSE2 - Packed Integer Pack Instructions
2569 //===---------------------------------------------------------------------===//
2570
2571 let Predicates = [HasAVX] in {
2572 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2573                                   0, 0>, VEX_4V;
2574 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2575                                   0, 0>, VEX_4V;
2576 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2577                                   0, 0>, VEX_4V;
2578 }
2579
2580 let Constraints = "$src1 = $dst" in {
2581 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2582 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2583 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2584 } // Constraints = "$src1 = $dst"
2585
2586 //===---------------------------------------------------------------------===//
2587 // SSE2 - Packed Integer Shuffle Instructions
2588 //===---------------------------------------------------------------------===//
2589
2590 let ExeDomain = SSEPackedInt in {
2591 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2592                          PatFrag bc_frag> {
2593 def ri : Ii8<0x70, MRMSrcReg,
2594               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2595               !strconcat(OpcodeStr,
2596                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2597               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2598                                                       (undef))))]>;
2599 def mi : Ii8<0x70, MRMSrcMem,
2600               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2601               !strconcat(OpcodeStr,
2602                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2603               [(set VR128:$dst, (vt (pshuf_frag:$src2
2604                                       (bc_frag (memopv2i64 addr:$src1)),
2605                                       (undef))))]>;
2606 }
2607 } // ExeDomain = SSEPackedInt
2608
2609 let Predicates = [HasAVX] in {
2610   let AddedComplexity = 5 in
2611   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2612                                VEX;
2613
2614   // SSE2 with ImmT == Imm8 and XS prefix.
2615   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2616                                VEX;
2617
2618   // SSE2 with ImmT == Imm8 and XD prefix.
2619   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2620                                VEX;
2621 }
2622
2623 let Predicates = [HasSSE2] in {
2624   let AddedComplexity = 5 in
2625   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2626
2627   // SSE2 with ImmT == Imm8 and XS prefix.
2628   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2629
2630   // SSE2 with ImmT == Imm8 and XD prefix.
2631   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2632 }
2633
2634 //===---------------------------------------------------------------------===//
2635 // SSE2 - Packed Integer Unpack Instructions
2636 //===---------------------------------------------------------------------===//
2637
2638 let ExeDomain = SSEPackedInt in {
2639 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2640                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2641   def rr : PDI<opc, MRMSrcReg,
2642       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2643       !if(Is2Addr,
2644           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2645           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2646       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2647   def rm : PDI<opc, MRMSrcMem,
2648       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2649       !if(Is2Addr,
2650           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2651           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2652       [(set VR128:$dst, (unp_frag VR128:$src1,
2653                                   (bc_frag (memopv2i64
2654                                                addr:$src2))))]>;
2655 }
2656
2657 let Predicates = [HasAVX] in {
2658   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2659                                  0>, VEX_4V;
2660   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2661                                  0>, VEX_4V;
2662   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2663                                  0>, VEX_4V;
2664
2665   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2666   /// knew to collapse (bitconvert VT to VT) into its operand.
2667   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2668                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2669                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2670                         [(set VR128:$dst,
2671                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2672   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2673                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2674                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2675                         [(set VR128:$dst,
2676                           (v2i64 (unpckl VR128:$src1,
2677                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2678
2679   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2680                                  0>, VEX_4V;
2681   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2682                                  0>, VEX_4V;
2683   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2684                                  0>, VEX_4V;
2685
2686   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2687   /// knew to collapse (bitconvert VT to VT) into its operand.
2688   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2689                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2690                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2691                         [(set VR128:$dst,
2692                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2693   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2694                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2695                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                         [(set VR128:$dst,
2697                           (v2i64 (unpckh VR128:$src1,
2698                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2699 }
2700
2701 let Constraints = "$src1 = $dst" in {
2702   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2703   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2704   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2705
2706   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2707   /// knew to collapse (bitconvert VT to VT) into its operand.
2708   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2709                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2710                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2711                         [(set VR128:$dst,
2712                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2713   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2714                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2715                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2716                         [(set VR128:$dst,
2717                           (v2i64 (unpckl VR128:$src1,
2718                                          (memopv2i64 addr:$src2))))]>;
2719
2720   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2721   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2722   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2723
2724   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2725   /// knew to collapse (bitconvert VT to VT) into its operand.
2726   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2727                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2728                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2729                         [(set VR128:$dst,
2730                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2731   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2732                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2733                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2734                         [(set VR128:$dst,
2735                           (v2i64 (unpckh VR128:$src1,
2736                                          (memopv2i64 addr:$src2))))]>;
2737 }
2738
2739 } // ExeDomain = SSEPackedInt
2740
2741 //===---------------------------------------------------------------------===//
2742 // SSE2 - Packed Integer Extract and Insert
2743 //===---------------------------------------------------------------------===//
2744
2745 let ExeDomain = SSEPackedInt in {
2746 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2747   def rri : Ii8<0xC4, MRMSrcReg,
2748        (outs VR128:$dst), (ins VR128:$src1,
2749         GR32:$src2, i32i8imm:$src3),
2750        !if(Is2Addr,
2751            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2752            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2753        [(set VR128:$dst,
2754          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2755   def rmi : Ii8<0xC4, MRMSrcMem,
2756                        (outs VR128:$dst), (ins VR128:$src1,
2757                         i16mem:$src2, i32i8imm:$src3),
2758        !if(Is2Addr,
2759            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2760            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2761        [(set VR128:$dst,
2762          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2763                     imm:$src3))]>;
2764 }
2765
2766 // Extract
2767 let Predicates = [HasAVX] in
2768 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2769                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2770                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2771                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2772                                                 imm:$src2))]>, OpSize, VEX;
2773 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2774                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2775                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2776                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2777                                                 imm:$src2))]>;
2778
2779 // Insert
2780 let Predicates = [HasAVX] in {
2781   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2782   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2783        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2784        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2785        []>, OpSize, VEX_4V;
2786 }
2787
2788 let Constraints = "$src1 = $dst" in
2789   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2790
2791 } // ExeDomain = SSEPackedInt
2792
2793 //===---------------------------------------------------------------------===//
2794 // SSE2 - Packed Mask Creation
2795 //===---------------------------------------------------------------------===//
2796
2797 let ExeDomain = SSEPackedInt in {
2798
2799 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2800            "pmovmskb\t{$src, $dst|$dst, $src}",
2801            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2802 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2803            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2804 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2805            "pmovmskb\t{$src, $dst|$dst, $src}",
2806            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2807
2808 } // ExeDomain = SSEPackedInt
2809
2810 //===---------------------------------------------------------------------===//
2811 // SSE2 - Conditional Store
2812 //===---------------------------------------------------------------------===//
2813
2814 let ExeDomain = SSEPackedInt in {
2815
2816 let Uses = [EDI] in
2817 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2818            (ins VR128:$src, VR128:$mask),
2819            "maskmovdqu\t{$mask, $src|$src, $mask}",
2820            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2821 let Uses = [RDI] in
2822 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2823            (ins VR128:$src, VR128:$mask),
2824            "maskmovdqu\t{$mask, $src|$src, $mask}",
2825            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2826
2827 let Uses = [EDI] in
2828 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2829            "maskmovdqu\t{$mask, $src|$src, $mask}",
2830            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2831 let Uses = [RDI] in
2832 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2833            "maskmovdqu\t{$mask, $src|$src, $mask}",
2834            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2835
2836 } // ExeDomain = SSEPackedInt
2837
2838 //===---------------------------------------------------------------------===//
2839 // SSE2 - Move Doubleword
2840 //===---------------------------------------------------------------------===//
2841
2842 // Move Int Doubleword to Packed Double Int
2843 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2844                       "movd\t{$src, $dst|$dst, $src}",
2845                       [(set VR128:$dst,
2846                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2847 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2848                       "movd\t{$src, $dst|$dst, $src}",
2849                       [(set VR128:$dst,
2850                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2851                       VEX;
2852 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2853                       "movd\t{$src, $dst|$dst, $src}",
2854                       [(set VR128:$dst,
2855                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2856 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2857                       "movd\t{$src, $dst|$dst, $src}",
2858                       [(set VR128:$dst,
2859                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2860 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2861                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2862                         [(set VR128:$dst,
2863                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2864 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2865                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2866                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2867
2868
2869 // Move Int Doubleword to Single Scalar
2870 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2871                       "movd\t{$src, $dst|$dst, $src}",
2872                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2873
2874 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2875                       "movd\t{$src, $dst|$dst, $src}",
2876                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2877                       VEX;
2878 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2879                       "movd\t{$src, $dst|$dst, $src}",
2880                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2881
2882 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2883                       "movd\t{$src, $dst|$dst, $src}",
2884                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2885
2886 // Move Packed Doubleword Int to Packed Double Int
2887 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2888                        "movd\t{$src, $dst|$dst, $src}",
2889                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2890                                         (iPTR 0)))]>, VEX;
2891 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2892                        (ins i32mem:$dst, VR128:$src),
2893                        "movd\t{$src, $dst|$dst, $src}",
2894                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2895                                      (iPTR 0))), addr:$dst)]>, VEX;
2896 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2897                        "movd\t{$src, $dst|$dst, $src}",
2898                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2899                                         (iPTR 0)))]>;
2900 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2901                        "movd\t{$src, $dst|$dst, $src}",
2902                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2903                                      (iPTR 0))), addr:$dst)]>;
2904
2905 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2906                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2907                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2908                                            (iPTR 0)))]>;
2909 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2910                        "movq\t{$src, $dst|$dst, $src}",
2911                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2912
2913 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2914                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2915                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2916 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2917                         "movq\t{$src, $dst|$dst, $src}",
2918                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2919
2920 // Move Scalar Single to Double Int
2921 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2922                       "movd\t{$src, $dst|$dst, $src}",
2923                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
2924 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2925                       "movd\t{$src, $dst|$dst, $src}",
2926                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
2927 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2928                       "movd\t{$src, $dst|$dst, $src}",
2929                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2930 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2931                       "movd\t{$src, $dst|$dst, $src}",
2932                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2933
2934 // movd / movq to XMM register zero-extends
2935 let AddedComplexity = 15 in {
2936 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2937                        "movd\t{$src, $dst|$dst, $src}",
2938                        [(set VR128:$dst, (v4i32 (X86vzmovl
2939                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
2940                                       VEX;
2941 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2942                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2943                        [(set VR128:$dst, (v2i64 (X86vzmovl
2944                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
2945                                       VEX, VEX_W;
2946 }
2947 let AddedComplexity = 15 in {
2948 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2949                        "movd\t{$src, $dst|$dst, $src}",
2950                        [(set VR128:$dst, (v4i32 (X86vzmovl
2951                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2952 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2953                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2954                        [(set VR128:$dst, (v2i64 (X86vzmovl
2955                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2956 }
2957
2958 let AddedComplexity = 20 in {
2959 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2960                        "movd\t{$src, $dst|$dst, $src}",
2961                        [(set VR128:$dst,
2962                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2963                                                    (loadi32 addr:$src))))))]>,
2964                                                    VEX;
2965 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2966                        "movd\t{$src, $dst|$dst, $src}",
2967                        [(set VR128:$dst,
2968                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2969                                                    (loadi32 addr:$src))))))]>;
2970
2971 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2972             (MOVZDI2PDIrm addr:$src)>;
2973 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2974             (MOVZDI2PDIrm addr:$src)>;
2975 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2976             (MOVZDI2PDIrm addr:$src)>;
2977 }
2978
2979 // These are the correct encodings of the instructions so that we know how to
2980 // read correct assembly, even though we continue to emit the wrong ones for
2981 // compatibility with Darwin's buggy assembler.
2982 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2983                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
2984 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2985                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
2986 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2987                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
2988 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2989                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
2990 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2991                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
2992 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2993                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
2994
2995 //===---------------------------------------------------------------------===//
2996 // SSE2 - Move Quadword
2997 //===---------------------------------------------------------------------===//
2998
2999 // Move Quadword Int to Packed Quadword Int
3000 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3001                     "vmovq\t{$src, $dst|$dst, $src}",
3002                     [(set VR128:$dst,
3003                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3004                     VEX, Requires<[HasAVX]>;
3005 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3006                     "movq\t{$src, $dst|$dst, $src}",
3007                     [(set VR128:$dst,
3008                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3009                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3010
3011 // Move Packed Quadword Int to Quadword Int
3012 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3013                       "movq\t{$src, $dst|$dst, $src}",
3014                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3015                                     (iPTR 0))), addr:$dst)]>, VEX;
3016 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3017                       "movq\t{$src, $dst|$dst, $src}",
3018                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3019                                     (iPTR 0))), addr:$dst)]>;
3020
3021 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3022           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3023
3024 // Store / copy lower 64-bits of a XMM register.
3025 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3026                      "movq\t{$src, $dst|$dst, $src}",
3027                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3028 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3029                      "movq\t{$src, $dst|$dst, $src}",
3030                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3031
3032 let AddedComplexity = 20 in
3033 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3034                      "vmovq\t{$src, $dst|$dst, $src}",
3035                      [(set VR128:$dst,
3036                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3037                                                  (loadi64 addr:$src))))))]>,
3038                      XS, VEX, Requires<[HasAVX]>;
3039
3040 let AddedComplexity = 20 in {
3041 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3042                      "movq\t{$src, $dst|$dst, $src}",
3043                      [(set VR128:$dst,
3044                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3045                                                  (loadi64 addr:$src))))))]>,
3046                      XS, Requires<[HasSSE2]>;
3047
3048 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3049             (MOVZQI2PQIrm addr:$src)>;
3050 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3051             (MOVZQI2PQIrm addr:$src)>;
3052 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3053 }
3054
3055 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3056 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3057 let AddedComplexity = 15 in
3058 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3059                         "vmovq\t{$src, $dst|$dst, $src}",
3060                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3061                       XS, VEX, Requires<[HasAVX]>;
3062 let AddedComplexity = 15 in
3063 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3064                         "movq\t{$src, $dst|$dst, $src}",
3065                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3066                       XS, Requires<[HasSSE2]>;
3067
3068 let AddedComplexity = 20 in
3069 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3070                         "vmovq\t{$src, $dst|$dst, $src}",
3071                     [(set VR128:$dst, (v2i64 (X86vzmovl
3072                                              (loadv2i64 addr:$src))))]>,
3073                       XS, VEX, Requires<[HasAVX]>;
3074 let AddedComplexity = 20 in {
3075 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3076                         "movq\t{$src, $dst|$dst, $src}",
3077                     [(set VR128:$dst, (v2i64 (X86vzmovl
3078                                              (loadv2i64 addr:$src))))]>,
3079                       XS, Requires<[HasSSE2]>;
3080
3081 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3082             (MOVZPQILo2PQIrm addr:$src)>;
3083 }
3084
3085 // Instructions to match in the assembler
3086 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3087                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3088 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3089                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3090 // Recognize "movd" with GR64 destination, but encode as a "movq"
3091 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3092                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3093
3094 // Instructions for the disassembler
3095 // xr = XMM register
3096 // xm = mem64
3097
3098 let Predicates = [HasAVX] in
3099 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3100                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3101 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3102                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3103
3104 //===---------------------------------------------------------------------===//
3105 // SSE2 - Misc Instructions
3106 //===---------------------------------------------------------------------===//
3107
3108 // Flush cache
3109 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3110                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3111               TB, Requires<[HasSSE2]>;
3112
3113 // Load, store, and memory fence
3114 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3115                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3116 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3117                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3118 def : Pat<(X86LFence), (LFENCE)>;
3119 def : Pat<(X86MFence), (MFENCE)>;
3120
3121
3122 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3123 // was introduced with SSE2, it's backward compatible.
3124 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3125
3126 // Alias instructions that map zero vector to pxor / xorp* for sse.
3127 // We set canFoldAsLoad because this can be converted to a constant-pool
3128 // load of an all-ones value if folding it would be beneficial.
3129 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3130     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3131   // FIXME: Change encoding to pseudo.
3132   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3133                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3134
3135 //===---------------------------------------------------------------------===//
3136 // SSE3 - Conversion Instructions
3137 //===---------------------------------------------------------------------===//
3138
3139 // Convert Packed Double FP to Packed DW Integers
3140 let Predicates = [HasAVX] in {
3141 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3142 // register, but the same isn't true when using memory operands instead.
3143 // Provide other assembly rr and rm forms to address this explicitly.
3144 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3145                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3146 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3147                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3148
3149 // XMM only
3150 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3151                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3152 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3153                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3154
3155 // YMM only
3156 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3157                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3158 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3159                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3160 }
3161
3162 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3163                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3164 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3165                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3166
3167 // Convert Packed DW Integers to Packed Double FP
3168 let Predicates = [HasAVX] in {
3169 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3170                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3171 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3172                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3173 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3174                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3175 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3176                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3177 }
3178
3179 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3180                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3181 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3182                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3183
3184 // AVX 256-bit register conversion intrinsics
3185 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3186            (VCVTDQ2PDYrr VR128:$src)>;
3187 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3188            (VCVTDQ2PDYrm addr:$src)>;
3189
3190 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3191           (VCVTPD2DQYrr VR256:$src)>;
3192 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3193           (VCVTPD2DQYrm addr:$src)>;
3194
3195 //===---------------------------------------------------------------------===//
3196 // SSE3 - Move Instructions
3197 //===---------------------------------------------------------------------===//
3198
3199 // Replicate Single FP
3200 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3201 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3202                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3203                       [(set VR128:$dst, (v4f32 (rep_frag
3204                                                 VR128:$src, (undef))))]>;
3205 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3206                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3207                       [(set VR128:$dst, (rep_frag
3208                                          (memopv4f32 addr:$src), (undef)))]>;
3209 }
3210
3211 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3212                                 string OpcodeStr> {
3213 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3214               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3215 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3216               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3217 }
3218
3219 let Predicates = [HasAVX] in {
3220   // FIXME: Merge above classes when we have patterns for the ymm version
3221   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3222   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3223   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3224   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3225 }
3226 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3227 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3228
3229 // Replicate Double FP
3230 multiclass sse3_replicate_dfp<string OpcodeStr> {
3231 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3232                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3233                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3234 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3235                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3236                     [(set VR128:$dst,
3237                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3238                                       (undef))))]>;
3239 }
3240
3241 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3242 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3243                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3244                     []>;
3245 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3246                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3247                     []>;
3248 }
3249
3250 let Predicates = [HasAVX] in {
3251   // FIXME: Merge above classes when we have patterns for the ymm version
3252   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3253   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3254 }
3255 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3256
3257 // Move Unaligned Integer
3258 let Predicates = [HasAVX] in {
3259   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3260                    "vlddqu\t{$src, $dst|$dst, $src}",
3261                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3262   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3263                    "vlddqu\t{$src, $dst|$dst, $src}",
3264                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3265 }
3266 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3267                    "lddqu\t{$src, $dst|$dst, $src}",
3268                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3269
3270 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3271                    (undef)),
3272           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3273
3274 // Several Move patterns
3275 let AddedComplexity = 5 in {
3276 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3277           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3278 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3279           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3280 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3281           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3282 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3283           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3284 }
3285
3286 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3287 let AddedComplexity = 15 in
3288 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3289           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3290 let AddedComplexity = 20 in
3291 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3292           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3293
3294 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3295 let AddedComplexity = 15 in
3296   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3297             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3298 let AddedComplexity = 20 in
3299   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3300             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3301
3302 //===---------------------------------------------------------------------===//
3303 // SSE3 - Arithmetic
3304 //===---------------------------------------------------------------------===//
3305
3306 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3307                        X86MemOperand x86memop, bit Is2Addr = 1> {
3308   def rr : I<0xD0, MRMSrcReg,
3309        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3310        !if(Is2Addr,
3311            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3312            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3313        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3314   def rm : I<0xD0, MRMSrcMem,
3315        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3316        !if(Is2Addr,
3317            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3318            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3319        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3320 }
3321
3322 let Predicates = [HasAVX],
3323   ExeDomain = SSEPackedDouble in {
3324   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3325                                f128mem, 0>, TB, XD, VEX_4V;
3326   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3327                                f128mem, 0>, TB, OpSize, VEX_4V;
3328   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3329                                f256mem, 0>, TB, XD, VEX_4V;
3330   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3331                                f256mem, 0>, TB, OpSize, VEX_4V;
3332 }
3333 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3334     ExeDomain = SSEPackedDouble in {
3335   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3336                               f128mem>, TB, XD;
3337   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3338                               f128mem>, TB, OpSize;
3339 }
3340
3341 //===---------------------------------------------------------------------===//
3342 // SSE3 Instructions
3343 //===---------------------------------------------------------------------===//
3344
3345 // Horizontal ops
3346 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3347                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3348   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3349        !if(Is2Addr,
3350          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3351          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3352       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3353
3354   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3355        !if(Is2Addr,
3356          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3357          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3358       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3359 }
3360 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3361                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3362   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3363        !if(Is2Addr,
3364          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3365          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3366       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3367
3368   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3369        !if(Is2Addr,
3370          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3371          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3372       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3373 }
3374
3375 let Predicates = [HasAVX] in {
3376   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3377                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3378   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3379                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3380   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3381                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3382   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3383                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3384   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3385                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3386   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3387                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3388   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3389                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3390   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3391                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3392 }
3393
3394 let Constraints = "$src1 = $dst" in {
3395   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3396                         int_x86_sse3_hadd_ps>;
3397   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3398                        int_x86_sse3_hadd_pd>;
3399   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3400                         int_x86_sse3_hsub_ps>;
3401   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3402                        int_x86_sse3_hsub_pd>;
3403 }
3404
3405 //===---------------------------------------------------------------------===//
3406 // SSSE3 - Packed Absolute Instructions
3407 //===---------------------------------------------------------------------===//
3408
3409
3410 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3411 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3412                             PatFrag mem_frag128, Intrinsic IntId128> {
3413   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3414                     (ins VR128:$src),
3415                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3416                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3417                     OpSize;
3418
3419   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3420                     (ins i128mem:$src),
3421                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3422                     [(set VR128:$dst,
3423                       (IntId128
3424                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3425 }
3426
3427 let Predicates = [HasAVX] in {
3428   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3429                                   int_x86_ssse3_pabs_b_128>, VEX;
3430   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3431                                   int_x86_ssse3_pabs_w_128>, VEX;
3432   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3433                                   int_x86_ssse3_pabs_d_128>, VEX;
3434 }
3435
3436 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3437                               int_x86_ssse3_pabs_b_128>;
3438 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3439                               int_x86_ssse3_pabs_w_128>;
3440 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3441                               int_x86_ssse3_pabs_d_128>;
3442
3443 //===---------------------------------------------------------------------===//
3444 // SSSE3 - Packed Binary Operator Instructions
3445 //===---------------------------------------------------------------------===//
3446
3447 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3448 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3449                              PatFrag mem_frag128, Intrinsic IntId128,
3450                              bit Is2Addr = 1> {
3451   let isCommutable = 1 in
3452   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3453        (ins VR128:$src1, VR128:$src2),
3454        !if(Is2Addr,
3455          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3456          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3457        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3458        OpSize;
3459   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3460        (ins VR128:$src1, i128mem:$src2),
3461        !if(Is2Addr,
3462          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3463          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3464        [(set VR128:$dst,
3465          (IntId128 VR128:$src1,
3466           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3467 }
3468
3469 let Predicates = [HasAVX] in {
3470 let isCommutable = 0 in {
3471   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3472                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3473   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3474                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3475   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3476                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3477   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3478                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3479   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3480                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3481   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3482                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3483   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3484                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3485   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3486                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3487   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3488                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3489   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3490                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3491   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3492                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3493 }
3494 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3495                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3496 }
3497
3498 // None of these have i8 immediate fields.
3499 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3500 let isCommutable = 0 in {
3501   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3502                                      int_x86_ssse3_phadd_w_128>;
3503   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3504                                      int_x86_ssse3_phadd_d_128>;
3505   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3506                                      int_x86_ssse3_phadd_sw_128>;
3507   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3508                                      int_x86_ssse3_phsub_w_128>;
3509   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3510                                      int_x86_ssse3_phsub_d_128>;
3511   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3512                                      int_x86_ssse3_phsub_sw_128>;
3513   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3514                                      int_x86_ssse3_pmadd_ub_sw_128>;
3515   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3516                                      int_x86_ssse3_pshuf_b_128>;
3517   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3518                                      int_x86_ssse3_psign_b_128>;
3519   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3520                                      int_x86_ssse3_psign_w_128>;
3521   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3522                                        int_x86_ssse3_psign_d_128>;
3523 }
3524 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3525                                      int_x86_ssse3_pmul_hr_sw_128>;
3526 }
3527
3528 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3529           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3530 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3531           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3532
3533 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3534           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3535 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3536           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3537 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3538           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3539
3540 //===---------------------------------------------------------------------===//
3541 // SSSE3 - Packed Align Instruction Patterns
3542 //===---------------------------------------------------------------------===//
3543
3544 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3545   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3546       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3547       !if(Is2Addr,
3548         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3549         !strconcat(asm,
3550                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3551       []>, OpSize;
3552   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3553       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3554       !if(Is2Addr,
3555         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3556         !strconcat(asm,
3557                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3558       []>, OpSize;
3559 }
3560
3561 let Predicates = [HasAVX] in
3562   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3563 let Constraints = "$src1 = $dst" in
3564   defm PALIGN : ssse3_palign<"palignr">;
3565
3566 let AddedComplexity = 5 in {
3567 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3568           (PALIGNR128rr VR128:$src2, VR128:$src1,
3569                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3570       Requires<[HasSSSE3]>;
3571 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3572           (PALIGNR128rr VR128:$src2, VR128:$src1,
3573                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3574       Requires<[HasSSSE3]>;
3575 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3576           (PALIGNR128rr VR128:$src2, VR128:$src1,
3577                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3578       Requires<[HasSSSE3]>;
3579 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3580           (PALIGNR128rr VR128:$src2, VR128:$src1,
3581                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3582       Requires<[HasSSSE3]>;
3583 }
3584
3585 //===---------------------------------------------------------------------===//
3586 // SSSE3 Misc Instructions
3587 //===---------------------------------------------------------------------===//
3588
3589 // Thread synchronization
3590 let usesCustomInserter = 1 in {
3591 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3592                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3593 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3594                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3595 }
3596
3597 let Uses = [EAX, ECX, EDX] in
3598 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3599                  Requires<[HasSSE3]>;
3600 let Uses = [ECX, EAX] in
3601 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3602                 Requires<[HasSSE3]>;
3603
3604 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3605 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3606
3607 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3608       Requires<[In32BitMode]>;
3609 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3610       Requires<[In64BitMode]>;
3611
3612 //===---------------------------------------------------------------------===//
3613 // Non-Instruction Patterns
3614 //===---------------------------------------------------------------------===//
3615
3616 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3617 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3618 // combine.
3619 // Since these loads aren't folded into the fextend, we have to match it
3620 // explicitly here.
3621 let Predicates = [HasSSE2] in
3622  def : Pat<(fextend (loadf32 addr:$src)),
3623            (CVTSS2SDrm addr:$src)>;
3624
3625 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
3626 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
3627 // represent this instead of always zeroing SRC1. One possible solution is
3628 // to represent the instruction w/ something similar as the "$src1 = $dst"
3629 // constraint but without the tied operands.
3630 let Predicates = [HasAVX] in
3631  def : Pat<(fextend (loadf32 addr:$src)),
3632            (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)),
3633                         addr:$src)>;
3634
3635 // bit_convert
3636 let Predicates = [HasXMMInt] in {
3637   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3638   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3639   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3640   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3641   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3642   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3643   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3644   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3645   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3646   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3647   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3648   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3649   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3650   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3651   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3652   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3653   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3654   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3655   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3656   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3657   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3658   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3659   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3660   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3661   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3662   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3663   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3664   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3665   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3666   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3667 }
3668
3669 let Predicates = [HasAVX] in {
3670   def : Pat<(v4f64 (bitconvert (v8f32 VR256:$src))), (v4f64 VR256:$src)>;
3671   def : Pat<(v4f64 (bitconvert (v4i64 VR256:$src))), (v4f64 VR256:$src)>;
3672   def : Pat<(v4f64 (bitconvert (v32i8 VR256:$src))), (v4f64 VR256:$src)>;
3673   def : Pat<(v8f32 (bitconvert (v4i64 VR256:$src))), (v8f32 VR256:$src)>;
3674   def : Pat<(v8f32 (bitconvert (v4f64 VR256:$src))), (v8f32 VR256:$src)>;
3675   def : Pat<(v8f32 (bitconvert (v32i8 VR256:$src))), (v8f32 VR256:$src)>;
3676   def : Pat<(v4i64 (bitconvert (v8f32 VR256:$src))), (v4i64 VR256:$src)>;
3677   def : Pat<(v4i64 (bitconvert (v4f64 VR256:$src))), (v4i64 VR256:$src)>;
3678   def : Pat<(v4i64 (bitconvert (v32i8 VR256:$src))), (v4i64 VR256:$src)>;
3679   def : Pat<(v32i8 (bitconvert (v4f64 VR256:$src))), (v32i8 VR256:$src)>;
3680   def : Pat<(v32i8 (bitconvert (v4i64 VR256:$src))), (v32i8 VR256:$src)>;
3681   def : Pat<(v32i8 (bitconvert (v8f32 VR256:$src))), (v32i8 VR256:$src)>;
3682   def : Pat<(v32i8 (bitconvert (v8i32 VR256:$src))), (v32i8 VR256:$src)>;
3683   def : Pat<(v8i32 (bitconvert (v32i8 VR256:$src))), (v8i32 VR256:$src)>;
3684 }
3685
3686 // Move scalar to XMM zero-extended
3687 // movd to XMM register zero-extends
3688 let AddedComplexity = 15 in {
3689 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3690 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3691           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3692 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3693           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3694 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3695           (MOVSSrr (v4f32 (V_SET0PS)),
3696                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3697 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3698           (MOVSSrr (v4i32 (V_SET0PI)),
3699                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3700 }
3701
3702 // Splat v2f64 / v2i64
3703 let AddedComplexity = 10 in {
3704 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3705           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3706 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3707           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3708 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3709           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3710 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3711           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3712 }
3713
3714 // Special unary SHUFPSrri case.
3715 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3716           (SHUFPSrri VR128:$src1, VR128:$src1,
3717                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3718 let AddedComplexity = 5 in
3719 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3720           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3721       Requires<[HasSSE2]>;
3722 // Special unary SHUFPDrri case.
3723 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3724           (SHUFPDrri VR128:$src1, VR128:$src1,
3725                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3726       Requires<[HasSSE2]>;
3727 // Special unary SHUFPDrri case.
3728 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3729           (SHUFPDrri VR128:$src1, VR128:$src1,
3730                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3731       Requires<[HasSSE2]>;
3732 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3733 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3734           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3735       Requires<[HasSSE2]>;
3736
3737 // Special binary v4i32 shuffle cases with SHUFPS.
3738 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3739           (SHUFPSrri VR128:$src1, VR128:$src2,
3740                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3741            Requires<[HasSSE2]>;
3742 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3743           (SHUFPSrmi VR128:$src1, addr:$src2,
3744                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3745            Requires<[HasSSE2]>;
3746 // Special binary v2i64 shuffle cases using SHUFPDrri.
3747 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3748           (SHUFPDrri VR128:$src1, VR128:$src2,
3749                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3750           Requires<[HasSSE2]>;
3751
3752 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3753 let AddedComplexity = 15 in {
3754 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3755           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3756           Requires<[OptForSpeed, HasSSE2]>;
3757 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3758           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3759           Requires<[OptForSpeed, HasSSE2]>;
3760 }
3761 let AddedComplexity = 10 in {
3762 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3763           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3764 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3765           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3766 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3767           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3768 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3769           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3770 }
3771
3772 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3773 let AddedComplexity = 15 in {
3774 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3775           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3776           Requires<[OptForSpeed, HasSSE2]>;
3777 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3778           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3779           Requires<[OptForSpeed, HasSSE2]>;
3780 }
3781 let AddedComplexity = 10 in {
3782 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3783           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3784 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3785           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3786 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3787           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3788 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3789           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3790 }
3791
3792 let AddedComplexity = 20 in {
3793 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3794 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3795           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3796
3797 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3798 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3799           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3800
3801 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3802 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3803           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3804 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3805           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3806 }
3807
3808 let AddedComplexity = 20 in {
3809 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3810 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3811           (MOVLPSrm VR128:$src1, addr:$src2)>;
3812 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3813           (MOVLPDrm VR128:$src1, addr:$src2)>;
3814 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3815           (MOVLPSrm VR128:$src1, addr:$src2)>;
3816 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3817           (MOVLPDrm VR128:$src1, addr:$src2)>;
3818 }
3819
3820 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3821 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3822           (MOVLPSmr addr:$src1, VR128:$src2)>;
3823 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3824           (MOVLPDmr addr:$src1, VR128:$src2)>;
3825 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3826                  addr:$src1),
3827           (MOVLPSmr addr:$src1, VR128:$src2)>;
3828 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3829           (MOVLPDmr addr:$src1, VR128:$src2)>;
3830
3831 let AddedComplexity = 15 in {
3832 // Setting the lowest element in the vector.
3833 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3834           (MOVSSrr (v4i32 VR128:$src1),
3835                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3836 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3837           (MOVSDrr (v2i64 VR128:$src1),
3838                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3839
3840 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3841 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3842           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3843       Requires<[HasSSE2]>;
3844 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3845           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3846       Requires<[HasSSE2]>;
3847 }
3848
3849 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3850 // fall back to this for SSE1)
3851 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3852           (SHUFPSrri VR128:$src2, VR128:$src1,
3853                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3854
3855 // Set lowest element and zero upper elements.
3856 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3857           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3858
3859 // vector -> vector casts
3860 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3861           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3862 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3863           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3864
3865 // Use movaps / movups for SSE integer load / store (one byte shorter).
3866 // The instructions selected below are then converted to MOVDQA/MOVDQU
3867 // during the SSE domain pass.
3868 let Predicates = [HasSSE1] in {
3869   def : Pat<(alignedloadv4i32 addr:$src),
3870             (MOVAPSrm addr:$src)>;
3871   def : Pat<(loadv4i32 addr:$src),
3872             (MOVUPSrm addr:$src)>;
3873   def : Pat<(alignedloadv2i64 addr:$src),
3874             (MOVAPSrm addr:$src)>;
3875   def : Pat<(loadv2i64 addr:$src),
3876             (MOVUPSrm addr:$src)>;
3877
3878   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3879             (MOVAPSmr addr:$dst, VR128:$src)>;
3880   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3881             (MOVAPSmr addr:$dst, VR128:$src)>;
3882   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3883             (MOVAPSmr addr:$dst, VR128:$src)>;
3884   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3885             (MOVAPSmr addr:$dst, VR128:$src)>;
3886   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3887             (MOVUPSmr addr:$dst, VR128:$src)>;
3888   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3889             (MOVUPSmr addr:$dst, VR128:$src)>;
3890   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3891             (MOVUPSmr addr:$dst, VR128:$src)>;
3892   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3893             (MOVUPSmr addr:$dst, VR128:$src)>;
3894 }
3895
3896 // Use vmovaps/vmovups for AVX integer load/store.
3897 let Predicates = [HasAVX] in {
3898   // 128-bit load/store
3899   def : Pat<(alignedloadv4i32 addr:$src),
3900             (VMOVAPSrm addr:$src)>;
3901   def : Pat<(loadv4i32 addr:$src),
3902             (VMOVUPSrm addr:$src)>;
3903   def : Pat<(alignedloadv2i64 addr:$src),
3904             (VMOVAPSrm addr:$src)>;
3905   def : Pat<(loadv2i64 addr:$src),
3906             (VMOVUPSrm addr:$src)>;
3907
3908   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3909             (VMOVAPSmr addr:$dst, VR128:$src)>;
3910   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3911             (VMOVAPSmr addr:$dst, VR128:$src)>;
3912   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3913             (VMOVAPSmr addr:$dst, VR128:$src)>;
3914   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3915             (VMOVAPSmr addr:$dst, VR128:$src)>;
3916   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3917             (VMOVUPSmr addr:$dst, VR128:$src)>;
3918   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3919             (VMOVUPSmr addr:$dst, VR128:$src)>;
3920   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3921             (VMOVUPSmr addr:$dst, VR128:$src)>;
3922   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3923             (VMOVUPSmr addr:$dst, VR128:$src)>;
3924
3925   // 256-bit load/store
3926   def : Pat<(alignedloadv4i64 addr:$src),
3927             (VMOVAPSYrm addr:$src)>;
3928   def : Pat<(loadv4i64 addr:$src),
3929             (VMOVUPSYrm addr:$src)>;
3930   def : Pat<(alignedloadv8i32 addr:$src),
3931             (VMOVAPSYrm addr:$src)>;
3932   def : Pat<(loadv8i32 addr:$src),
3933             (VMOVUPSYrm addr:$src)>;
3934   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
3935             (VMOVAPSYmr addr:$dst, VR256:$src)>;
3936   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
3937             (VMOVAPSYmr addr:$dst, VR256:$src)>;
3938   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
3939             (VMOVUPSYmr addr:$dst, VR256:$src)>;
3940   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
3941             (VMOVUPSYmr addr:$dst, VR256:$src)>;
3942 }
3943
3944 //===----------------------------------------------------------------------===//
3945 // SSE4.1 - Packed Move with Sign/Zero Extend
3946 //===----------------------------------------------------------------------===//
3947
3948 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3949   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3950                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3951                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3952
3953   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3954                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3955        [(set VR128:$dst,
3956          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3957        OpSize;
3958 }
3959
3960 let Predicates = [HasAVX] in {
3961 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3962                                      VEX;
3963 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3964                                      VEX;
3965 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3966                                      VEX;
3967 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
3968                                      VEX;
3969 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
3970                                      VEX;
3971 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
3972                                      VEX;
3973 }
3974
3975 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3976 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3977 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3978 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3979 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3980 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3981
3982 // Common patterns involving scalar load.
3983 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3984           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3985 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3986           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3987
3988 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3989           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3990 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3991           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3992
3993 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3994           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3995 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3996           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3997
3998 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3999           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4000 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4001           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4002
4003 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4004           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4005 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4006           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4007
4008 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4009           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4010 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4011           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4012
4013
4014 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4015   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4016                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4017                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4018
4019   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4020                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4021        [(set VR128:$dst,
4022          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4023           OpSize;
4024 }
4025
4026 let Predicates = [HasAVX] in {
4027 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4028                                      VEX;
4029 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4030                                      VEX;
4031 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4032                                      VEX;
4033 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4034                                      VEX;
4035 }
4036
4037 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4038 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4039 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4040 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4041
4042 // Common patterns involving scalar load
4043 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4044           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4045 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4046           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4047
4048 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4049           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4050 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4051           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4052
4053
4054 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4055   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4056                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4057                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4058
4059   // Expecting a i16 load any extended to i32 value.
4060   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4061                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4062                  [(set VR128:$dst, (IntId (bitconvert
4063                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4064                  OpSize;
4065 }
4066
4067 let Predicates = [HasAVX] in {
4068 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4069                                      VEX;
4070 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4071                                      VEX;
4072 }
4073 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4074 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4075
4076 // Common patterns involving scalar load
4077 def : Pat<(int_x86_sse41_pmovsxbq
4078             (bitconvert (v4i32 (X86vzmovl
4079                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4080           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4081
4082 def : Pat<(int_x86_sse41_pmovzxbq
4083             (bitconvert (v4i32 (X86vzmovl
4084                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4085           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4086
4087 //===----------------------------------------------------------------------===//
4088 // SSE4.1 - Extract Instructions
4089 //===----------------------------------------------------------------------===//
4090
4091 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4092 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4093   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4094                  (ins VR128:$src1, i32i8imm:$src2),
4095                  !strconcat(OpcodeStr,
4096                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4097                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4098                  OpSize;
4099   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4100                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4101                  !strconcat(OpcodeStr,
4102                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4103                  []>, OpSize;
4104 // FIXME:
4105 // There's an AssertZext in the way of writing the store pattern
4106 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4107 }
4108
4109 let Predicates = [HasAVX] in {
4110   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4111   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4112          (ins VR128:$src1, i32i8imm:$src2),
4113          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4114 }
4115
4116 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4117
4118
4119 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4120 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4121   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4122                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4123                  !strconcat(OpcodeStr,
4124                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4125                  []>, OpSize;
4126 // FIXME:
4127 // There's an AssertZext in the way of writing the store pattern
4128 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4129 }
4130
4131 let Predicates = [HasAVX] in
4132   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4133
4134 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4135
4136
4137 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4138 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4139   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4140                  (ins VR128:$src1, i32i8imm:$src2),
4141                  !strconcat(OpcodeStr,
4142                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4143                  [(set GR32:$dst,
4144                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4145   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4146                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4147                  !strconcat(OpcodeStr,
4148                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4149                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4150                           addr:$dst)]>, OpSize;
4151 }
4152
4153 let Predicates = [HasAVX] in
4154   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4155
4156 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4157
4158 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4159 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4160   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4161                  (ins VR128:$src1, i32i8imm:$src2),
4162                  !strconcat(OpcodeStr,
4163                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4164                  [(set GR64:$dst,
4165                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4166   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4167                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4168                  !strconcat(OpcodeStr,
4169                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4170                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4171                           addr:$dst)]>, OpSize, REX_W;
4172 }
4173
4174 let Predicates = [HasAVX] in
4175   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4176
4177 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4178
4179 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4180 /// destination
4181 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4182   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4183                  (ins VR128:$src1, i32i8imm:$src2),
4184                  !strconcat(OpcodeStr,
4185                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4186                  [(set GR32:$dst,
4187                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4188            OpSize;
4189   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4190                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4191                  !strconcat(OpcodeStr,
4192                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4193                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4194                           addr:$dst)]>, OpSize;
4195 }
4196
4197 let Predicates = [HasAVX] in {
4198   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4199   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4200                   (ins VR128:$src1, i32i8imm:$src2),
4201                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4202                   []>, OpSize, VEX;
4203 }
4204 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4205
4206 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4207 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4208                                               imm:$src2))),
4209                  addr:$dst),
4210           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4211          Requires<[HasSSE41]>;
4212
4213 //===----------------------------------------------------------------------===//
4214 // SSE4.1 - Insert Instructions
4215 //===----------------------------------------------------------------------===//
4216
4217 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4218   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4219       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4220       !if(Is2Addr,
4221         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4222         !strconcat(asm,
4223                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4224       [(set VR128:$dst,
4225         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4226   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4227       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4228       !if(Is2Addr,
4229         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4230         !strconcat(asm,
4231                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4232       [(set VR128:$dst,
4233         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4234                    imm:$src3))]>, OpSize;
4235 }
4236
4237 let Predicates = [HasAVX] in
4238   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4239 let Constraints = "$src1 = $dst" in
4240   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4241
4242 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4243   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4244       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4245       !if(Is2Addr,
4246         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4247         !strconcat(asm,
4248                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4249       [(set VR128:$dst,
4250         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4251       OpSize;
4252   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4253       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4254       !if(Is2Addr,
4255         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4256         !strconcat(asm,
4257                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4258       [(set VR128:$dst,
4259         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4260                           imm:$src3)))]>, OpSize;
4261 }
4262
4263 let Predicates = [HasAVX] in
4264   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4265 let Constraints = "$src1 = $dst" in
4266   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4267
4268 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4269   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4270       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4271       !if(Is2Addr,
4272         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4273         !strconcat(asm,
4274                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4275       [(set VR128:$dst,
4276         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4277       OpSize;
4278   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4279       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4280       !if(Is2Addr,
4281         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4282         !strconcat(asm,
4283                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4284       [(set VR128:$dst,
4285         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4286                           imm:$src3)))]>, OpSize;
4287 }
4288
4289 let Predicates = [HasAVX] in
4290   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4291 let Constraints = "$src1 = $dst" in
4292   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4293
4294 // insertps has a few different modes, there's the first two here below which
4295 // are optimized inserts that won't zero arbitrary elements in the destination
4296 // vector. The next one matches the intrinsic and could zero arbitrary elements
4297 // in the target vector.
4298 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4299   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4300       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4301       !if(Is2Addr,
4302         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4303         !strconcat(asm,
4304                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4305       [(set VR128:$dst,
4306         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4307       OpSize;
4308   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4309       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4310       !if(Is2Addr,
4311         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4312         !strconcat(asm,
4313                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4314       [(set VR128:$dst,
4315         (X86insrtps VR128:$src1,
4316                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4317                     imm:$src3))]>, OpSize;
4318 }
4319
4320 let Constraints = "$src1 = $dst" in
4321   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4322 let Predicates = [HasAVX] in
4323   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4324
4325 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4326           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4327           Requires<[HasAVX]>;
4328 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4329           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4330           Requires<[HasSSE41]>;
4331
4332 //===----------------------------------------------------------------------===//
4333 // SSE4.1 - Round Instructions
4334 //===----------------------------------------------------------------------===//
4335
4336 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4337                             X86MemOperand x86memop, RegisterClass RC,
4338                             PatFrag mem_frag32, PatFrag mem_frag64,
4339                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4340   // Intrinsic operation, reg.
4341   // Vector intrinsic operation, reg
4342   def PSr : SS4AIi8<opcps, MRMSrcReg,
4343                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4344                     !strconcat(OpcodeStr,
4345                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4346                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4347                     OpSize;
4348
4349   // Vector intrinsic operation, mem
4350   def PSm : Ii8<opcps, MRMSrcMem,
4351                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4352                     !strconcat(OpcodeStr,
4353                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4354                     [(set RC:$dst,
4355                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4356                     TA, OpSize,
4357                 Requires<[HasSSE41]>;
4358
4359   // Vector intrinsic operation, reg
4360   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4361                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4362                     !strconcat(OpcodeStr,
4363                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4364                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4365                     OpSize;
4366
4367   // Vector intrinsic operation, mem
4368   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4369                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4370                     !strconcat(OpcodeStr,
4371                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4372                     [(set RC:$dst,
4373                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4374                     OpSize;
4375 }
4376
4377 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4378                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4379   // Intrinsic operation, reg.
4380   // Vector intrinsic operation, reg
4381   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4382                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4383                     !strconcat(OpcodeStr,
4384                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4385                     []>, OpSize;
4386
4387   // Vector intrinsic operation, mem
4388   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4389                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4390                     !strconcat(OpcodeStr,
4391                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4392                     []>, TA, OpSize, Requires<[HasSSE41]>;
4393
4394   // Vector intrinsic operation, reg
4395   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4396                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4397                     !strconcat(OpcodeStr,
4398                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4399                     []>, OpSize;
4400
4401   // Vector intrinsic operation, mem
4402   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4403                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4404                     !strconcat(OpcodeStr,
4405                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4406                     []>, OpSize;
4407 }
4408
4409 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4410                             string OpcodeStr,
4411                             Intrinsic F32Int,
4412                             Intrinsic F64Int, bit Is2Addr = 1> {
4413   // Intrinsic operation, reg.
4414   def SSr : SS4AIi8<opcss, MRMSrcReg,
4415         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4416         !if(Is2Addr,
4417             !strconcat(OpcodeStr,
4418                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4419             !strconcat(OpcodeStr,
4420                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4421         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4422         OpSize;
4423
4424   // Intrinsic operation, mem.
4425   def SSm : SS4AIi8<opcss, MRMSrcMem,
4426         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4427         !if(Is2Addr,
4428             !strconcat(OpcodeStr,
4429                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4430             !strconcat(OpcodeStr,
4431                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4432         [(set VR128:$dst,
4433              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4434         OpSize;
4435
4436   // Intrinsic operation, reg.
4437   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4438         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4439         !if(Is2Addr,
4440             !strconcat(OpcodeStr,
4441                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4442             !strconcat(OpcodeStr,
4443                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4444         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4445         OpSize;
4446
4447   // Intrinsic operation, mem.
4448   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4449         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4450         !if(Is2Addr,
4451             !strconcat(OpcodeStr,
4452                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4453             !strconcat(OpcodeStr,
4454                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4455         [(set VR128:$dst,
4456               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4457         OpSize;
4458 }
4459
4460 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4461                                    string OpcodeStr> {
4462   // Intrinsic operation, reg.
4463   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4464         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4465         !strconcat(OpcodeStr,
4466                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4467         []>, OpSize;
4468
4469   // Intrinsic operation, mem.
4470   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4471         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4472         !strconcat(OpcodeStr,
4473                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4474         []>, OpSize;
4475
4476   // Intrinsic operation, reg.
4477   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4478         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4479             !strconcat(OpcodeStr,
4480                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4481         []>, OpSize;
4482
4483   // Intrinsic operation, mem.
4484   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4485         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4486             !strconcat(OpcodeStr,
4487                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4488         []>, OpSize;
4489 }
4490
4491 // FP round - roundss, roundps, roundsd, roundpd
4492 let Predicates = [HasAVX] in {
4493   // Intrinsic form
4494   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4495                                   memopv4f32, memopv2f64,
4496                                   int_x86_sse41_round_ps,
4497                                   int_x86_sse41_round_pd>, VEX;
4498   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4499                                   memopv8f32, memopv4f64,
4500                                   int_x86_avx_round_ps_256,
4501                                   int_x86_avx_round_pd_256>, VEX;
4502   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4503                                   int_x86_sse41_round_ss,
4504                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4505
4506   // Instructions for the assembler
4507   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4508                                         VEX;
4509   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4510                                         VEX;
4511   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4512 }
4513
4514 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4515                                memopv4f32, memopv2f64,
4516                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4517 let Constraints = "$src1 = $dst" in
4518 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4519                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4520
4521 //===----------------------------------------------------------------------===//
4522 // SSE4.1 - Packed Bit Test
4523 //===----------------------------------------------------------------------===//
4524
4525 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4526 // the intel intrinsic that corresponds to this.
4527 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4528 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4529                 "vptest\t{$src2, $src1|$src1, $src2}",
4530                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4531                 OpSize, VEX;
4532 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4533                 "vptest\t{$src2, $src1|$src1, $src2}",
4534                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4535                 OpSize, VEX;
4536
4537 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4538                 "vptest\t{$src2, $src1|$src1, $src2}",
4539                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4540                 OpSize, VEX;
4541 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4542                 "vptest\t{$src2, $src1|$src1, $src2}",
4543                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4544                 OpSize, VEX;
4545 }
4546
4547 let Defs = [EFLAGS] in {
4548 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4549               "ptest \t{$src2, $src1|$src1, $src2}",
4550               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4551               OpSize;
4552 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4553               "ptest \t{$src2, $src1|$src1, $src2}",
4554               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4555               OpSize;
4556 }
4557
4558 // The bit test instructions below are AVX only
4559 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4560                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4561   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4562             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4563             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4564   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4565             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4566             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4567             OpSize, VEX;
4568 }
4569
4570 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4571 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4572 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4573 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4574 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4575 }
4576
4577 //===----------------------------------------------------------------------===//
4578 // SSE4.1 - Misc Instructions
4579 //===----------------------------------------------------------------------===//
4580
4581 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4582                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4583                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4584 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4585                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4586                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4587
4588 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4589                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4590                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4591 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4592                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4593                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4594
4595 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4596                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4597                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4598 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4599                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4600                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4601
4602
4603
4604 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4605 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4606                                  Intrinsic IntId128> {
4607   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4608                     (ins VR128:$src),
4609                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4610                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4611   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4612                      (ins i128mem:$src),
4613                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4614                      [(set VR128:$dst,
4615                        (IntId128
4616                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4617 }
4618
4619 let Predicates = [HasAVX] in
4620 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4621                                          int_x86_sse41_phminposuw>, VEX;
4622 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4623                                          int_x86_sse41_phminposuw>;
4624
4625 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4626 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4627                               Intrinsic IntId128, bit Is2Addr = 1> {
4628   let isCommutable = 1 in
4629   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4630        (ins VR128:$src1, VR128:$src2),
4631        !if(Is2Addr,
4632            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4633            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4634        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4635   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4636        (ins VR128:$src1, i128mem:$src2),
4637        !if(Is2Addr,
4638            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4639            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4640        [(set VR128:$dst,
4641          (IntId128 VR128:$src1,
4642           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4643 }
4644
4645 let Predicates = [HasAVX] in {
4646   let isCommutable = 0 in
4647   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4648                                                          0>, VEX_4V;
4649   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4650                                                          0>, VEX_4V;
4651   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4652                                                          0>, VEX_4V;
4653   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4654                                                          0>, VEX_4V;
4655   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4656                                                          0>, VEX_4V;
4657   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4658                                                          0>, VEX_4V;
4659   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4660                                                          0>, VEX_4V;
4661   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4662                                                          0>, VEX_4V;
4663   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4664                                                          0>, VEX_4V;
4665   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4666                                                          0>, VEX_4V;
4667   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4668                                                          0>, VEX_4V;
4669 }
4670
4671 let Constraints = "$src1 = $dst" in {
4672   let isCommutable = 0 in
4673   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4674   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4675   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4676   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4677   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4678   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4679   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4680   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4681   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4682   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4683   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4684 }
4685
4686 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4687           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4688 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4689           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4690
4691 /// SS48I_binop_rm - Simple SSE41 binary operator.
4692 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4693                         ValueType OpVT, bit Is2Addr = 1> {
4694   let isCommutable = 1 in
4695   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4696        (ins VR128:$src1, VR128:$src2),
4697        !if(Is2Addr,
4698            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4699            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4700        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4701        OpSize;
4702   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4703        (ins VR128:$src1, i128mem:$src2),
4704        !if(Is2Addr,
4705            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4706            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4707        [(set VR128:$dst, (OpNode VR128:$src1,
4708                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4709        OpSize;
4710 }
4711
4712 let Predicates = [HasAVX] in
4713   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4714 let Constraints = "$src1 = $dst" in
4715   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4716
4717 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4718 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4719                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4720                  X86MemOperand x86memop, bit Is2Addr = 1> {
4721   let isCommutable = 1 in
4722   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4723         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4724         !if(Is2Addr,
4725             !strconcat(OpcodeStr,
4726                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4727             !strconcat(OpcodeStr,
4728                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4729         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4730         OpSize;
4731   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4732         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4733         !if(Is2Addr,
4734             !strconcat(OpcodeStr,
4735                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4736             !strconcat(OpcodeStr,
4737                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4738         [(set RC:$dst,
4739           (IntId RC:$src1,
4740            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4741         OpSize;
4742 }
4743
4744 let Predicates = [HasAVX] in {
4745   let isCommutable = 0 in {
4746   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4747                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4748   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4749                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4750   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4751             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4752   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4753             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4754   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4755                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4756   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4757                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4758   }
4759   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4760                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4761   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4762                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4763   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4764                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4765 }
4766
4767 let Constraints = "$src1 = $dst" in {
4768   let isCommutable = 0 in {
4769   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4770                                      VR128, memopv16i8, i128mem>;
4771   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4772                                      VR128, memopv16i8, i128mem>;
4773   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4774                                      VR128, memopv16i8, i128mem>;
4775   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4776                                      VR128, memopv16i8, i128mem>;
4777   }
4778   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4779                                   VR128, memopv16i8, i128mem>;
4780   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4781                                   VR128, memopv16i8, i128mem>;
4782 }
4783
4784 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4785 let Predicates = [HasAVX] in {
4786 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4787                                     RegisterClass RC, X86MemOperand x86memop,
4788                                     PatFrag mem_frag, Intrinsic IntId> {
4789   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4790                   (ins RC:$src1, RC:$src2, RC:$src3),
4791                   !strconcat(OpcodeStr,
4792                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4793                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4794                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4795
4796   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4797                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4798                   !strconcat(OpcodeStr,
4799                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4800                   [(set RC:$dst,
4801                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4802                                RC:$src3))],
4803                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4804 }
4805 }
4806
4807 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4808                                            memopv16i8, int_x86_sse41_blendvpd>;
4809 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4810                                            memopv16i8, int_x86_sse41_blendvps>;
4811 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4812                                            memopv16i8, int_x86_sse41_pblendvb>;
4813 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4814                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4815 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4816                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4817
4818 /// SS41I_ternary_int - SSE 4.1 ternary operator
4819 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4820   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4821     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4822                     (ins VR128:$src1, VR128:$src2),
4823                     !strconcat(OpcodeStr,
4824                      "\t{$src2, $dst|$dst, $src2}"),
4825                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4826                     OpSize;
4827
4828     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4829                     (ins VR128:$src1, i128mem:$src2),
4830                     !strconcat(OpcodeStr,
4831                      "\t{$src2, $dst|$dst, $src2}"),
4832                     [(set VR128:$dst,
4833                       (IntId VR128:$src1,
4834                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4835   }
4836 }
4837
4838 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4839 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4840 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4841
4842 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4843           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4844
4845 let Predicates = [HasAVX] in
4846 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4847                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4848                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4849                        OpSize, VEX;
4850 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4851                        "movntdqa\t{$src, $dst|$dst, $src}",
4852                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4853                        OpSize;
4854
4855 //===----------------------------------------------------------------------===//
4856 // SSE4.2 - Compare Instructions
4857 //===----------------------------------------------------------------------===//
4858
4859 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4860 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4861                               Intrinsic IntId128, bit Is2Addr = 1> {
4862   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4863        (ins VR128:$src1, VR128:$src2),
4864        !if(Is2Addr,
4865            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4866            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4867        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4868        OpSize;
4869   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4870        (ins VR128:$src1, i128mem:$src2),
4871        !if(Is2Addr,
4872            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4873            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4874        [(set VR128:$dst,
4875          (IntId128 VR128:$src1,
4876           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4877 }
4878
4879 let Predicates = [HasAVX] in
4880   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4881                                      0>, VEX_4V;
4882 let Constraints = "$src1 = $dst" in
4883   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4884
4885 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4886           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4887 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4888           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4889
4890 //===----------------------------------------------------------------------===//
4891 // SSE4.2 - String/text Processing Instructions
4892 //===----------------------------------------------------------------------===//
4893
4894 // Packed Compare Implicit Length Strings, Return Mask
4895 multiclass pseudo_pcmpistrm<string asm> {
4896   def REG : PseudoI<(outs VR128:$dst),
4897                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4898     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4899                                                   imm:$src3))]>;
4900   def MEM : PseudoI<(outs VR128:$dst),
4901                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4902     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4903                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4904 }
4905
4906 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4907   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4908   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4909 }
4910
4911 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
4912   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4913       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4914       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4915   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4916       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4917       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4918 }
4919
4920 let Defs = [XMM0, EFLAGS] in {
4921   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4922       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4923       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4924   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4925       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4926       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4927 }
4928
4929 // Packed Compare Explicit Length Strings, Return Mask
4930 multiclass pseudo_pcmpestrm<string asm> {
4931   def REG : PseudoI<(outs VR128:$dst),
4932                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4933     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4934                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4935   def MEM : PseudoI<(outs VR128:$dst),
4936                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4937     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4938                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4939 }
4940
4941 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4942   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4943   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4944 }
4945
4946 let Predicates = [HasAVX],
4947     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4948   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4949       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4950       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4951   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4952       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4953       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4954 }
4955
4956 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4957   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4958       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4959       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4960   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4961       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4962       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4963 }
4964
4965 // Packed Compare Implicit Length Strings, Return Index
4966 let Defs = [ECX, EFLAGS] in {
4967   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4968     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4969       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4970       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4971       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4972        (implicit EFLAGS)]>, OpSize;
4973     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4974       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4975       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4976       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4977        (implicit EFLAGS)]>, OpSize;
4978   }
4979 }
4980
4981 let Predicates = [HasAVX] in {
4982 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4983                                     VEX;
4984 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4985                                     VEX;
4986 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4987                                     VEX;
4988 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4989                                     VEX;
4990 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4991                                     VEX;
4992 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4993                                     VEX;
4994 }
4995
4996 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4997 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4998 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4999 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5000 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5001 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5002
5003 // Packed Compare Explicit Length Strings, Return Index
5004 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5005   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5006     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5007       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5008       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5009       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5010        (implicit EFLAGS)]>, OpSize;
5011     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5012       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5013       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5014        [(set ECX,
5015              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5016         (implicit EFLAGS)]>, OpSize;
5017   }
5018 }
5019
5020 let Predicates = [HasAVX] in {
5021 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5022                                     VEX;
5023 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5024                                     VEX;
5025 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5026                                     VEX;
5027 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5028                                     VEX;
5029 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5030                                     VEX;
5031 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5032                                     VEX;
5033 }
5034
5035 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5036 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5037 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5038 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5039 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5040 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5041
5042 //===----------------------------------------------------------------------===//
5043 // SSE4.2 - CRC Instructions
5044 //===----------------------------------------------------------------------===//
5045
5046 // No CRC instructions have AVX equivalents
5047
5048 // crc intrinsic instruction
5049 // This set of instructions are only rm, the only difference is the size
5050 // of r and m.
5051 let Constraints = "$src1 = $dst" in {
5052   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5053                       (ins GR32:$src1, i8mem:$src2),
5054                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5055                        [(set GR32:$dst,
5056                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5057                          (load addr:$src2)))]>;
5058   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5059                       (ins GR32:$src1, GR8:$src2),
5060                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5061                        [(set GR32:$dst,
5062                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5063   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5064                       (ins GR32:$src1, i16mem:$src2),
5065                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5066                        [(set GR32:$dst,
5067                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5068                          (load addr:$src2)))]>,
5069                          OpSize;
5070   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5071                       (ins GR32:$src1, GR16:$src2),
5072                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5073                        [(set GR32:$dst,
5074                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5075                          OpSize;
5076   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5077                       (ins GR32:$src1, i32mem:$src2),
5078                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5079                        [(set GR32:$dst,
5080                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5081                          (load addr:$src2)))]>;
5082   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5083                       (ins GR32:$src1, GR32:$src2),
5084                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5085                        [(set GR32:$dst,
5086                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5087   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5088                       (ins GR64:$src1, i8mem:$src2),
5089                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5090                        [(set GR64:$dst,
5091                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5092                          (load addr:$src2)))]>,
5093                          REX_W;
5094   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5095                       (ins GR64:$src1, GR8:$src2),
5096                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5097                        [(set GR64:$dst,
5098                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5099                          REX_W;
5100   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5101                       (ins GR64:$src1, i64mem:$src2),
5102                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5103                        [(set GR64:$dst,
5104                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5105                          (load addr:$src2)))]>,
5106                          REX_W;
5107   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5108                       (ins GR64:$src1, GR64:$src2),
5109                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5110                        [(set GR64:$dst,
5111                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5112                          REX_W;
5113 }
5114
5115 //===----------------------------------------------------------------------===//
5116 // AES-NI Instructions
5117 //===----------------------------------------------------------------------===//
5118
5119 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5120                               Intrinsic IntId128, bit Is2Addr = 1> {
5121   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5122        (ins VR128:$src1, VR128:$src2),
5123        !if(Is2Addr,
5124            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5125            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5126        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5127        OpSize;
5128   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5129        (ins VR128:$src1, i128mem:$src2),
5130        !if(Is2Addr,
5131            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5132            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5133        [(set VR128:$dst,
5134          (IntId128 VR128:$src1,
5135           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5136 }
5137
5138 // Perform One Round of an AES Encryption/Decryption Flow
5139 let Predicates = [HasAVX, HasAES] in {
5140   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5141                          int_x86_aesni_aesenc, 0>, VEX_4V;
5142   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5143                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5144   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5145                          int_x86_aesni_aesdec, 0>, VEX_4V;
5146   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5147                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5148 }
5149
5150 let Constraints = "$src1 = $dst" in {
5151   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5152                          int_x86_aesni_aesenc>;
5153   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5154                          int_x86_aesni_aesenclast>;
5155   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5156                          int_x86_aesni_aesdec>;
5157   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5158                          int_x86_aesni_aesdeclast>;
5159 }
5160
5161 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5162           (AESENCrr VR128:$src1, VR128:$src2)>;
5163 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5164           (AESENCrm VR128:$src1, addr:$src2)>;
5165 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5166           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5167 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5168           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5169 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5170           (AESDECrr VR128:$src1, VR128:$src2)>;
5171 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5172           (AESDECrm VR128:$src1, addr:$src2)>;
5173 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5174           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5175 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5176           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5177
5178 // Perform the AES InvMixColumn Transformation
5179 let Predicates = [HasAVX, HasAES] in {
5180   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5181       (ins VR128:$src1),
5182       "vaesimc\t{$src1, $dst|$dst, $src1}",
5183       [(set VR128:$dst,
5184         (int_x86_aesni_aesimc VR128:$src1))]>,
5185       OpSize, VEX;
5186   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5187       (ins i128mem:$src1),
5188       "vaesimc\t{$src1, $dst|$dst, $src1}",
5189       [(set VR128:$dst,
5190         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5191       OpSize, VEX;
5192 }
5193 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5194   (ins VR128:$src1),
5195   "aesimc\t{$src1, $dst|$dst, $src1}",
5196   [(set VR128:$dst,
5197     (int_x86_aesni_aesimc VR128:$src1))]>,
5198   OpSize;
5199 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5200   (ins i128mem:$src1),
5201   "aesimc\t{$src1, $dst|$dst, $src1}",
5202   [(set VR128:$dst,
5203     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5204   OpSize;
5205
5206 // AES Round Key Generation Assist
5207 let Predicates = [HasAVX, HasAES] in {
5208   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5209       (ins VR128:$src1, i8imm:$src2),
5210       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5211       [(set VR128:$dst,
5212         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5213       OpSize, VEX;
5214   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5215       (ins i128mem:$src1, i8imm:$src2),
5216       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5217       [(set VR128:$dst,
5218         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5219                                         imm:$src2))]>,
5220       OpSize, VEX;
5221 }
5222 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5223   (ins VR128:$src1, i8imm:$src2),
5224   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5225   [(set VR128:$dst,
5226     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5227   OpSize;
5228 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5229   (ins i128mem:$src1, i8imm:$src2),
5230   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5231   [(set VR128:$dst,
5232     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5233                                     imm:$src2))]>,
5234   OpSize;
5235
5236 //===----------------------------------------------------------------------===//
5237 // CLMUL Instructions
5238 //===----------------------------------------------------------------------===//
5239
5240 // Carry-less Multiplication instructions
5241 let Constraints = "$src1 = $dst" in {
5242 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5243            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5244            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5245            []>;
5246
5247 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5248            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5249            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5250            []>;
5251 }
5252
5253 // AVX carry-less Multiplication instructions
5254 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5255            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5256            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5257            []>;
5258
5259 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5260            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5261            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5262            []>;
5263
5264
5265 multiclass pclmul_alias<string asm, int immop> {
5266   def : InstAlias<!strconcat("pclmul", asm,
5267                            "dq {$src, $dst|$dst, $src}"),
5268                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5269
5270   def : InstAlias<!strconcat("pclmul", asm,
5271                              "dq {$src, $dst|$dst, $src}"),
5272                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5273
5274   def : InstAlias<!strconcat("vpclmul", asm,
5275                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5276                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5277
5278   def : InstAlias<!strconcat("vpclmul", asm,
5279                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5280                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5281 }
5282 defm : pclmul_alias<"hqhq", 0x11>;
5283 defm : pclmul_alias<"hqlq", 0x01>;
5284 defm : pclmul_alias<"lqhq", 0x10>;
5285 defm : pclmul_alias<"lqlq", 0x00>;
5286
5287 //===----------------------------------------------------------------------===//
5288 // AVX Instructions
5289 //===----------------------------------------------------------------------===//
5290
5291
5292 // Load from memory and broadcast to all elements of the destination operand
5293 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5294                     X86MemOperand x86memop, Intrinsic Int> :
5295   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5296         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5297         [(set RC:$dst, (Int addr:$src))]>, VEX;
5298
5299 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5300                                    int_x86_avx_vbroadcastss>;
5301 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5302                                    int_x86_avx_vbroadcastss_256>;
5303 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5304                                    int_x86_avx_vbroadcast_sd_256>;
5305 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5306                                    int_x86_avx_vbroadcastf128_pd_256>;
5307
5308 // Insert packed floating-point values
5309 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5310           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5311           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5312           []>, VEX_4V;
5313 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5314           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5315           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5316           []>, VEX_4V;
5317
5318 // Extract packed floating-point values
5319 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5320           (ins VR256:$src1, i8imm:$src2),
5321           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5322           []>, VEX;
5323 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5324           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5325           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5326           []>, VEX;
5327
5328 // Conditional SIMD Packed Loads and Stores
5329 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5330                           Intrinsic IntLd, Intrinsic IntLd256,
5331                           Intrinsic IntSt, Intrinsic IntSt256,
5332                           PatFrag pf128, PatFrag pf256> {
5333   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5334              (ins VR128:$src1, f128mem:$src2),
5335              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5336              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5337              VEX_4V;
5338   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5339              (ins VR256:$src1, f256mem:$src2),
5340              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5341              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5342              VEX_4V;
5343   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5344              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5345              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5346              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5347   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5348              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5349              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5350              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5351 }
5352
5353 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5354                                  int_x86_avx_maskload_ps,
5355                                  int_x86_avx_maskload_ps_256,
5356                                  int_x86_avx_maskstore_ps,
5357                                  int_x86_avx_maskstore_ps_256,
5358                                  memopv4f32, memopv8f32>;
5359 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5360                                  int_x86_avx_maskload_pd,
5361                                  int_x86_avx_maskload_pd_256,
5362                                  int_x86_avx_maskstore_pd,
5363                                  int_x86_avx_maskstore_pd_256,
5364                                  memopv2f64, memopv4f64>;
5365
5366 // Permute Floating-Point Values
5367 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5368                       RegisterClass RC, X86MemOperand x86memop_f,
5369                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5370                       Intrinsic IntVar, Intrinsic IntImm> {
5371   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5372              (ins RC:$src1, RC:$src2),
5373              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5374              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5375   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5376              (ins RC:$src1, x86memop_i:$src2),
5377              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5378              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5379
5380   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5381              (ins RC:$src1, i8imm:$src2),
5382              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5383              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5384   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5385              (ins x86memop_f:$src1, i8imm:$src2),
5386              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5387              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5388 }
5389
5390 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5391                              memopv4f32, memopv4i32,
5392                              int_x86_avx_vpermilvar_ps,
5393                              int_x86_avx_vpermil_ps>;
5394 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5395                              memopv8f32, memopv8i32,
5396                              int_x86_avx_vpermilvar_ps_256,
5397                              int_x86_avx_vpermil_ps_256>;
5398 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5399                              memopv2f64, memopv2i64,
5400                              int_x86_avx_vpermilvar_pd,
5401                              int_x86_avx_vpermil_pd>;
5402 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5403                              memopv4f64, memopv4i64,
5404                              int_x86_avx_vpermilvar_pd_256,
5405                              int_x86_avx_vpermil_pd_256>;
5406
5407 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5408           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5409           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5410           []>, VEX_4V;
5411 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5412           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5413           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5414           []>, VEX_4V;
5415
5416 // Zero All YMM registers
5417 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5418                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5419
5420 // Zero Upper bits of YMM registers
5421 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5422                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5423
5424 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5425           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5426 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5427           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5428 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5429           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5430
5431 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5432                                    (i32 imm)),
5433           (VINSERTF128rr VR256:$src1, VR128:$src2,
5434                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5435 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5436                                    (i32 imm)),
5437           (VINSERTF128rr VR256:$src1, VR128:$src2,
5438                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5439 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5440                                    (i32 imm)),
5441           (VINSERTF128rr VR256:$src1, VR128:$src2,
5442                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5443 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5444                                    (i32 imm)),
5445           (VINSERTF128rr VR256:$src1, VR128:$src2,
5446                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5447
5448 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5449           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5450 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5451           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5452 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5453           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5454
5455 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5456           (v4f32 (VEXTRACTF128rr
5457                     (v8f32 VR256:$src1),
5458                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5459 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5460           (v2f64 (VEXTRACTF128rr
5461                     (v4f64 VR256:$src1),
5462                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5463 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5464           (v4i32 (VEXTRACTF128rr
5465                     (v8i32 VR256:$src1),
5466                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5467 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5468           (v2i64 (VEXTRACTF128rr
5469                     (v4i64 VR256:$src1),
5470                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5471
5472 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5473           (VBROADCASTF128 addr:$src)>;
5474
5475 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5476           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5477 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5478           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5479 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5480           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5481
5482 def : Pat<(int_x86_avx_vperm2f128_ps_256
5483                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5484           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5485 def : Pat<(int_x86_avx_vperm2f128_pd_256
5486                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5487           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5488 def : Pat<(int_x86_avx_vperm2f128_si_256
5489                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5490           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5491
5492 //===----------------------------------------------------------------------===//
5493 // SSE Shuffle pattern fragments
5494 //===----------------------------------------------------------------------===//
5495
5496 // This is part of a "work in progress" refactoring. The idea is that all
5497 // vector shuffles are going to be translated into target specific nodes and
5498 // directly matched by the patterns below (which can be changed along the way)
5499 // The AVX version of some but not all of them are described here, and more
5500 // should come in a near future.
5501
5502 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5503 // SSE2 loads, which are always promoted to v2i64. The last one should match
5504 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5505 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5506 // we investigate further.
5507 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5508                                  (i8 imm:$imm))),
5509           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5510 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5511                                  (i8 imm:$imm))),
5512           (PSHUFDmi addr:$src1, imm:$imm)>;
5513 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5514                                  (i8 imm:$imm))),
5515           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5516
5517 // Shuffle with PSHUFD instruction.
5518 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5519           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5520 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5521           (PSHUFDri VR128:$src1, imm:$imm)>;
5522
5523 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5524           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5525 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5526           (PSHUFDri VR128:$src1, imm:$imm)>;
5527
5528 // Shuffle with SHUFPD instruction.
5529 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5530                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5531           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5532 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5533                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5534           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5535
5536 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5537           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5538 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5539           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5540
5541 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5542           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5543 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5544           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5545
5546 // Shuffle with SHUFPS instruction.
5547 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5548                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5549           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5550 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5551                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5552           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5553
5554 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5555           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5556 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5557           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5558
5559 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5560                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5561           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5562 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5563                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5564           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5565
5566 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5567           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5568 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5569           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5570
5571 // Shuffle with MOVHLPS instruction
5572 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5573           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5574 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5575           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5576
5577 // Shuffle with MOVDDUP instruction
5578 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5579           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5580 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5581           (MOVDDUPrm addr:$src)>;
5582
5583 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5584           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5585 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5586           (MOVDDUPrm addr:$src)>;
5587
5588 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5589           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5590 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5591           (MOVDDUPrm addr:$src)>;
5592
5593 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5594           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5595 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5596           (MOVDDUPrm addr:$src)>;
5597
5598 def : Pat<(X86Movddup (bc_v2f64
5599                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5600           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5601 def : Pat<(X86Movddup (bc_v2f64
5602                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5603           (MOVDDUPrm addr:$src)>;
5604
5605
5606 // Shuffle with UNPCKLPS
5607 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5608           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5609 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5610           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5611 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5612           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5613
5614 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5615           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5616 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5617           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5618 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5619           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5620
5621 // Shuffle with UNPCKHPS
5622 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5623           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5624 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5625           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5626
5627 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5628           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5629 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5630           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5631
5632 // Shuffle with UNPCKLPD
5633 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5634           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5635 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5636           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5637 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5638           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5639
5640 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5641           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5642 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5643           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5644 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5645           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5646
5647 // Shuffle with UNPCKHPD
5648 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5649           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5650 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5651           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5652
5653 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5654           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5655 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5656           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5657
5658 // Shuffle with PUNPCKLBW
5659 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5660                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5661           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5662 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5663           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5664
5665 // Shuffle with PUNPCKLWD
5666 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5667                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5668           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5669 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5670           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5671
5672 // Shuffle with PUNPCKLDQ
5673 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5674                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5675           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5676 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5677           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5678
5679 // Shuffle with PUNPCKLQDQ
5680 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5681           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5682 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5683           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5684
5685 // Shuffle with PUNPCKHBW
5686 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5687                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5688           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5689 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5690           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5691
5692 // Shuffle with PUNPCKHWD
5693 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5694                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5695           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5696 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5697           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5698
5699 // Shuffle with PUNPCKHDQ
5700 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5701                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5702           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5703 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5704           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5705
5706 // Shuffle with PUNPCKHQDQ
5707 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5708           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5709 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5710           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5711
5712 // Shuffle with MOVLHPS
5713 def : Pat<(X86Movlhps VR128:$src1,
5714                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5715           (MOVHPSrm VR128:$src1, addr:$src2)>;
5716 def : Pat<(X86Movlhps VR128:$src1,
5717                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5718           (MOVHPSrm VR128:$src1, addr:$src2)>;
5719 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5720           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5721 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5722           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5723 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5724           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5725
5726 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5727 // is during lowering, where it's not possible to recognize the load fold cause
5728 // it has two uses through a bitcast. One use disappears at isel time and the
5729 // fold opportunity reappears.
5730 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5731           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5732
5733 // Shuffle with MOVLHPD
5734 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5735                     (scalar_to_vector (loadf64 addr:$src2)))),
5736           (MOVHPDrm VR128:$src1, addr:$src2)>;
5737
5738 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5739 // is during lowering, where it's not possible to recognize the load fold cause
5740 // it has two uses through a bitcast. One use disappears at isel time and the
5741 // fold opportunity reappears.
5742 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5743                     (scalar_to_vector (loadf64 addr:$src2)))),
5744           (MOVHPDrm VR128:$src1, addr:$src2)>;
5745
5746 // Shuffle with MOVSS
5747 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5748           (MOVSSrr VR128:$src1, FR32:$src2)>;
5749 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5750           (MOVSSrr (v4i32 VR128:$src1),
5751                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5752 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5753           (MOVSSrr (v4f32 VR128:$src1),
5754                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5755 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5756 // is during lowering, where it's not possible to recognize the load fold cause
5757 // it has two uses through a bitcast. One use disappears at isel time and the
5758 // fold opportunity reappears.
5759 def : Pat<(X86Movss VR128:$src1,
5760                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5761           (MOVLPSrm VR128:$src1, addr:$src2)>;
5762
5763 // Shuffle with MOVSD
5764 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5765           (MOVSDrr VR128:$src1, FR64:$src2)>;
5766 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5767           (MOVSDrr (v2i64 VR128:$src1),
5768                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5769 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5770           (MOVSDrr (v2f64 VR128:$src1),
5771                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5772 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5773           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5774 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5775           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5776
5777 // Shuffle with MOVSHDUP
5778 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5779           (MOVSHDUPrr VR128:$src)>;
5780 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5781           (MOVSHDUPrm addr:$src)>;
5782
5783 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5784           (MOVSHDUPrr VR128:$src)>;
5785 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5786           (MOVSHDUPrm addr:$src)>;
5787
5788 // Shuffle with MOVSLDUP
5789 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5790           (MOVSLDUPrr VR128:$src)>;
5791 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5792           (MOVSLDUPrm addr:$src)>;
5793
5794 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5795           (MOVSLDUPrr VR128:$src)>;
5796 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5797           (MOVSLDUPrm addr:$src)>;
5798
5799 // Shuffle with PSHUFHW
5800 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5801           (PSHUFHWri VR128:$src, imm:$imm)>;
5802 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5803           (PSHUFHWmi addr:$src, imm:$imm)>;
5804
5805 // Shuffle with PSHUFLW
5806 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5807           (PSHUFLWri VR128:$src, imm:$imm)>;
5808 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5809           (PSHUFLWmi addr:$src, imm:$imm)>;
5810
5811 // Shuffle with PALIGN
5812 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5813           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5814 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5815           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5816 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5817           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5818 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5819           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5820
5821 // Shuffle with MOVLPS
5822 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5823           (MOVLPSrm VR128:$src1, addr:$src2)>;
5824 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5825           (MOVLPSrm VR128:$src1, addr:$src2)>;
5826 def : Pat<(X86Movlps VR128:$src1,
5827                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5828           (MOVLPSrm VR128:$src1, addr:$src2)>;
5829 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5830 // is during lowering, where it's not possible to recognize the load fold cause
5831 // it has two uses through a bitcast. One use disappears at isel time and the
5832 // fold opportunity reappears.
5833 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5834           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5835
5836 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
5837           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5838
5839 // Shuffle with MOVLPD
5840 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5841           (MOVLPDrm VR128:$src1, addr:$src2)>;
5842 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5843           (MOVLPDrm VR128:$src1, addr:$src2)>;
5844 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5845                             (scalar_to_vector (loadf64 addr:$src2)))),
5846           (MOVLPDrm VR128:$src1, addr:$src2)>;
5847
5848 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5849 def : Pat<(store (f64 (vector_extract
5850           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5851           (MOVHPSmr addr:$dst, VR128:$src)>;
5852 def : Pat<(store (f64 (vector_extract
5853           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5854           (MOVHPDmr addr:$dst, VR128:$src)>;
5855
5856 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5857           (MOVLPSmr addr:$src1, VR128:$src2)>;
5858 def : Pat<(store (v4i32 (X86Movlps
5859                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5860           (MOVLPSmr addr:$src1, VR128:$src2)>;
5861
5862 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5863           (MOVLPDmr addr:$src1, VR128:$src2)>;
5864 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5865           (MOVLPDmr addr:$src1, VR128:$src2)>;