sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.79"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127 #if 0
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_VF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "QLogic NetXtreme II BCM57712 VF 10GbE"
 133     },
 134 #endif
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57800,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "QLogic NetXtreme II BCM57800 10GbE"
 140     },
 141     {
 142         BRCM_VENDORID,
 143         CHIP_NUM_57800_MF,
 144         PCI_ANY_ID, PCI_ANY_ID,
 145         "QLogic NetXtreme II BCM57800 MF 10GbE"
 146     },
 147 #if 0
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_VF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "QLogic NetXtreme II BCM57800 VF 10GbE"
 153     },
 154 #endif
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57810,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "QLogic NetXtreme II BCM57810 10GbE"
 160     },
 161     {
 162         BRCM_VENDORID,
 163         CHIP_NUM_57810_MF,
 164         PCI_ANY_ID, PCI_ANY_ID,
 165         "QLogic NetXtreme II BCM57810 MF 10GbE"
 166     },
 167 #if 0
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_VF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "QLogic NetXtreme II BCM57810 VF 10GbE"
 173     },
 174 #endif
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57811,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "QLogic NetXtreme II BCM57811 10GbE"
 180     },
 181     {
 182         BRCM_VENDORID,
 183         CHIP_NUM_57811_MF,
 184         PCI_ANY_ID, PCI_ANY_ID,
 185         "QLogic NetXtreme II BCM57811 MF 10GbE"
 186     },
 187 #if 0
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_VF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "QLogic NetXtreme II BCM57811 VF 10GbE"
 193     },
 194 #endif
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57840_4_10,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "QLogic NetXtreme II BCM57840 4x10GbE"
 200     },
 201 #if 0
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_2_20,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "QLogic NetXtreme II BCM57840 2x20GbE"
 207     },
 208 #endif
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_MF,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "QLogic NetXtreme II BCM57840 MF 10GbE"
 214     },
 215 #if 0
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_VF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "QLogic NetXtreme II BCM57840 VF 10GbE"
 221     },
 222 #endif
 223     {
 224         0, 0, 0, 0, NULL
 225     }
 226 };
 227
 228 MALLOC_DECLARE(M_BXE_ILT);
 229 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 230
 231 /*
 232  * FreeBSD device entry points.
 233  */
 234 static int bxe_probe(device_t);
 235 static int bxe_attach(device_t);
 236 static int bxe_detach(device_t);
 237 static int bxe_shutdown(device_t);
 238
 239 /*
 240  * FreeBSD KLD module/device interface event handler method.
 241  */
 242 static device_method_t bxe_methods[] = {
 243     /* Device interface (device_if.h) */
 244     DEVMETHOD(device_probe,     bxe_probe),
 245     DEVMETHOD(device_attach,    bxe_attach),
 246     DEVMETHOD(device_detach,    bxe_detach),
 247     DEVMETHOD(device_shutdown,  bxe_shutdown),
 248 #if 0
 249     DEVMETHOD(device_suspend,   bxe_suspend),
 250     DEVMETHOD(device_resume,    bxe_resume),
 251 #endif
 252     /* Bus interface (bus_if.h) */
 253     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 254     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 255     KOBJMETHOD_END
 256 };
 257
 258 /*
 259  * FreeBSD KLD Module data declaration
 260  */
 261 static driver_t bxe_driver = {
 262     "bxe",                   /* module name */
 263     bxe_methods,             /* event handler */
 264     sizeof(struct bxe_softc) /* extra data */
 265 };
 266
 267 /*
 268  * FreeBSD dev class is needed to manage dev instances and
 269  * to associate with a bus type
 270  */
 271 static devclass_t bxe_devclass;
 272
 273 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 274 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 275 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 276
 277 /* resources needed for unloading a previously loaded device */
 278
 279 #define BXE_PREV_WAIT_NEEDED 1
 280 struct mtx bxe_prev_mtx;
 281 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 282 struct bxe_prev_list_node {
 283     LIST_ENTRY(bxe_prev_list_node) node;
 284     uint8_t bus;
 285     uint8_t slot;
 286     uint8_t path;
 287     uint8_t aer; /* XXX automatic error recovery */
 288     uint8_t undi;
 289 };
 290 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 291
 292 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 293
 294 /* Tunable device values... */
 295
 296 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 297
 298 /* Debug */
 299 unsigned long bxe_debug = 0;
 300 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 301 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 302              &bxe_debug, 0, "Debug logging mode");
 303
 304 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 305 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 306 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 307 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 308            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 309
 310 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 311 static int bxe_queue_count = 4;
 312 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 313 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 314            &bxe_queue_count, 0, "Multi-Queue queue count");
 315
 316 /* max number of buffers per queue (default RX_BD_USABLE) */
 317 static int bxe_max_rx_bufs = 0;
 318 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 319 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 320            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 321
 322 /* Host interrupt coalescing RX tick timer (usecs) */
 323 static int bxe_hc_rx_ticks = 25;
 324 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 325 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 326            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 327
 328 /* Host interrupt coalescing TX tick timer (usecs) */
 329 static int bxe_hc_tx_ticks = 50;
 330 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 331 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 332            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 333
 334 /* Maximum number of Rx packets to process at a time */
 335 static int bxe_rx_budget = 0xffffffff;
 336 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 337 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 338            &bxe_rx_budget, 0, "Rx processing budget");
 339
 340 /* Maximum LRO aggregation size */
 341 static int bxe_max_aggregation_size = 0;
 342 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 343 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 344            &bxe_max_aggregation_size, 0, "max aggregation size");
 345
 346 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 347 static int bxe_mrrs = -1;
 348 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 349 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 350            &bxe_mrrs, 0, "PCIe maximum read request size");
 351
 352 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 353 static int bxe_autogreeen = 0;
 354 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 355 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 356            &bxe_autogreeen, 0, "AutoGrEEEn support");
 357
 358 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 359 static int bxe_udp_rss = 0;
 360 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 361 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 362            &bxe_udp_rss, 0, "UDP RSS support");
 363
 364
 365 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 366
 367 #define STATS_OFFSET32(stat_name)                   \
 368     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 369
 370 #define Q_STATS_OFFSET32(stat_name)                   \
 371     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 372
 373 static const struct {
 374     uint32_t offset;
 375     uint32_t size;
 376     uint32_t flags;
 377 #define STATS_FLAGS_PORT  1
 378 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 379 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 380     char string[STAT_NAME_LEN];
 381 } bxe_eth_stats_arr[] = {
 382     { STATS_OFFSET32(total_bytes_received_hi),
 383                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 384     { STATS_OFFSET32(error_bytes_received_hi),
 385                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 386     { STATS_OFFSET32(total_unicast_packets_received_hi),
 387                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 388     { STATS_OFFSET32(total_multicast_packets_received_hi),
 389                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 390     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 391                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 392     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 393                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 394     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 395                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 396     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 397                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 398     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 399                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 400     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 401                 8, STATS_FLAGS_PORT, "rx_fragments" },
 402     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 403                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 404     { STATS_OFFSET32(no_buff_discard_hi),
 405                 8, STATS_FLAGS_BOTH, "rx_discards" },
 406     { STATS_OFFSET32(mac_filter_discard),
 407                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 408     { STATS_OFFSET32(mf_tag_discard),
 409                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 410     { STATS_OFFSET32(pfc_frames_received_hi),
 411                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 412     { STATS_OFFSET32(pfc_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 414     { STATS_OFFSET32(brb_drop_hi),
 415                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 416     { STATS_OFFSET32(brb_truncate_hi),
 417                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 418     { STATS_OFFSET32(pause_frames_received_hi),
 419                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 420     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 421                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 422     { STATS_OFFSET32(nig_timer_max),
 423                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 424     { STATS_OFFSET32(total_bytes_transmitted_hi),
 425                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 426     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 427                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 428     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 429                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 430     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 431                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 432     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 433                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 434     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 435                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 436     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 437                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 438     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 439                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 440     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 441                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 442     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 443                 8, STATS_FLAGS_PORT, "tx_deferred" },
 444     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 445                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 446     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 447                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 448     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 449                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 450     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 451                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 452     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 453                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 454     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 455                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 456     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 457                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 458     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 459                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 460     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 461                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 462     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 463                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 464     { STATS_OFFSET32(pause_frames_sent_hi),
 465                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 466     { STATS_OFFSET32(total_tpa_aggregations_hi),
 467                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 468     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 469                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 470     { STATS_OFFSET32(total_tpa_bytes_hi),
 471                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 472 #if 0
 473     { STATS_OFFSET32(recoverable_error),
 474                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 475     { STATS_OFFSET32(unrecoverable_error),
 476                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 477 #endif
 478     { STATS_OFFSET32(eee_tx_lpi),
 479                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 480     { STATS_OFFSET32(rx_calls),
 481                 4, STATS_FLAGS_FUNC, "rx_calls"},
 482     { STATS_OFFSET32(rx_pkts),
 483                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 484     { STATS_OFFSET32(rx_tpa_pkts),
 485                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 486     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 487                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 488     { STATS_OFFSET32(rx_soft_errors),
 489                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 490     { STATS_OFFSET32(rx_hw_csum_errors),
 491                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 492     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 493                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 494     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 495                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 496     { STATS_OFFSET32(rx_budget_reached),
 497                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 498     { STATS_OFFSET32(tx_pkts),
 499                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 500     { STATS_OFFSET32(tx_soft_errors),
 501                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 502     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 503                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 504     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 505                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 506     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 507                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 508     { STATS_OFFSET32(tx_ofld_frames_lso),
 509                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 510     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 511                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 512     { STATS_OFFSET32(tx_encap_failures),
 513                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 514     { STATS_OFFSET32(tx_hw_queue_full),
 515                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 516     { STATS_OFFSET32(tx_hw_max_queue_depth),
 517                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 518     { STATS_OFFSET32(tx_dma_mapping_failure),
 519                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 520     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 521                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 522     { STATS_OFFSET32(tx_window_violation_std),
 523                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 524     { STATS_OFFSET32(tx_window_violation_tso),
 525                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 526 #if 0
 527     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 528                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 529     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 530                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 531 #endif
 532     { STATS_OFFSET32(tx_chain_lost_mbuf),
 533                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 534     { STATS_OFFSET32(tx_frames_deferred),
 535                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 536     { STATS_OFFSET32(tx_queue_xoff),
 537                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 538     { STATS_OFFSET32(mbuf_defrag_attempts),
 539                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 540     { STATS_OFFSET32(mbuf_defrag_failures),
 541                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 542     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 543                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 544     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 545                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 546     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 547                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 548     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 549                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 550     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 551                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 552     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 553                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 554     { STATS_OFFSET32(mbuf_alloc_tx),
 555                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 556     { STATS_OFFSET32(mbuf_alloc_rx),
 557                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 558     { STATS_OFFSET32(mbuf_alloc_sge),
 559                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 560     { STATS_OFFSET32(mbuf_alloc_tpa),
 561                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 562 };
 563
 564 static const struct {
 565     uint32_t offset;
 566     uint32_t size;
 567     char string[STAT_NAME_LEN];
 568 } bxe_eth_q_stats_arr[] = {
 569     { Q_STATS_OFFSET32(total_bytes_received_hi),
 570                 8, "rx_bytes" },
 571     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 572                 8, "rx_ucast_packets" },
 573     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 574                 8, "rx_mcast_packets" },
 575     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 576                 8, "rx_bcast_packets" },
 577     { Q_STATS_OFFSET32(no_buff_discard_hi),
 578                 8, "rx_discards" },
 579     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 580                 8, "tx_bytes" },
 581     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 582                 8, "tx_ucast_packets" },
 583     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 584                 8, "tx_mcast_packets" },
 585     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 586                 8, "tx_bcast_packets" },
 587     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 588                 8, "tpa_aggregations" },
 589     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 590                 8, "tpa_aggregated_frames"},
 591     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 592                 8, "tpa_bytes"},
 593     { Q_STATS_OFFSET32(rx_calls),
 594                 4, "rx_calls"},
 595     { Q_STATS_OFFSET32(rx_pkts),
 596                 4, "rx_pkts"},
 597     { Q_STATS_OFFSET32(rx_tpa_pkts),
 598                 4, "rx_tpa_pkts"},
 599     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 600                 4, "rx_jumbo_sge_pkts"},
 601     { Q_STATS_OFFSET32(rx_soft_errors),
 602                 4, "rx_soft_errors"},
 603     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 604                 4, "rx_hw_csum_errors"},
 605     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 606                 4, "rx_ofld_frames_csum_ip"},
 607     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 608                 4, "rx_ofld_frames_csum_tcp_udp"},
 609     { Q_STATS_OFFSET32(rx_budget_reached),
 610                 4, "rx_budget_reached"},
 611     { Q_STATS_OFFSET32(tx_pkts),
 612                 4, "tx_pkts"},
 613     { Q_STATS_OFFSET32(tx_soft_errors),
 614                 4, "tx_soft_errors"},
 615     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 616                 4, "tx_ofld_frames_csum_ip"},
 617     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 618                 4, "tx_ofld_frames_csum_tcp"},
 619     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 620                 4, "tx_ofld_frames_csum_udp"},
 621     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 622                 4, "tx_ofld_frames_lso"},
 623     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 624                 4, "tx_ofld_frames_lso_hdr_splits"},
 625     { Q_STATS_OFFSET32(tx_encap_failures),
 626                 4, "tx_encap_failures"},
 627     { Q_STATS_OFFSET32(tx_hw_queue_full),
 628                 4, "tx_hw_queue_full"},
 629     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 630                 4, "tx_hw_max_queue_depth"},
 631     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 632                 4, "tx_dma_mapping_failure"},
 633     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 634                 4, "tx_max_drbr_queue_depth"},
 635     { Q_STATS_OFFSET32(tx_window_violation_std),
 636                 4, "tx_window_violation_std"},
 637     { Q_STATS_OFFSET32(tx_window_violation_tso),
 638                 4, "tx_window_violation_tso"},
 639 #if 0
 640     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 641                 4, "tx_unsupported_tso_request_ipv6"},
 642     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 643                 4, "tx_unsupported_tso_request_not_tcp"},
 644 #endif
 645     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 646                 4, "tx_chain_lost_mbuf"},
 647     { Q_STATS_OFFSET32(tx_frames_deferred),
 648                 4, "tx_frames_deferred"},
 649     { Q_STATS_OFFSET32(tx_queue_xoff),
 650                 4, "tx_queue_xoff"},
 651     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 652                 4, "mbuf_defrag_attempts"},
 653     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 654                 4, "mbuf_defrag_failures"},
 655     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 656                 4, "mbuf_rx_bd_alloc_failed"},
 657     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 658                 4, "mbuf_rx_bd_mapping_failed"},
 659     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 660                 4, "mbuf_rx_tpa_alloc_failed"},
 661     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 662                 4, "mbuf_rx_tpa_mapping_failed"},
 663     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 664                 4, "mbuf_rx_sge_alloc_failed"},
 665     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 666                 4, "mbuf_rx_sge_mapping_failed"},
 667     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 668                 4, "mbuf_alloc_tx"},
 669     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 670                 4, "mbuf_alloc_rx"},
 671     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 672                 4, "mbuf_alloc_sge"},
 673     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 674                 4, "mbuf_alloc_tpa"}
 675 };
 676
 677 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 678 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 679
 680
 681 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 682                                  uint8_t          read_cfg,
 683                                  uint8_t          cmng_type);
 684 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 685 static void    storm_memset_cmng(struct bxe_softc *sc,
 686                                  struct cmng_init *cmng,
 687                                  uint8_t          port);
 688 static void    bxe_set_reset_global(struct bxe_softc *sc);
 689 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 690 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 691                                  int              engine);
 692 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 693 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 694                                    uint8_t          *global,
 695                                    uint8_t          print);
 696 static void    bxe_int_disable(struct bxe_softc *sc);
 697 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 698 static void    bxe_pf_disable(struct bxe_softc *sc);
 699 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 700 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 701                                       struct bxe_fastpath *fp,
 702                                       uint16_t            rx_bd_prod,
 703                                       uint16_t            rx_cq_prod,
 704                                       uint16_t            rx_sge_prod);
 705 static void    bxe_link_report_locked(struct bxe_softc *sc);
 706 static void    bxe_link_report(struct bxe_softc *sc);
 707 static void    bxe_link_status_update(struct bxe_softc *sc);
 708 static void    bxe_periodic_callout_func(void *xsc);
 709 static void    bxe_periodic_start(struct bxe_softc *sc);
 710 static void    bxe_periodic_stop(struct bxe_softc *sc);
 711 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 712                                     uint16_t prev_index,
 713                                     uint16_t index);
 714 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 715                                      int                 queue);
 716 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 717                                      uint16_t            index);
 718 static uint8_t bxe_txeof(struct bxe_softc *sc,
 719                          struct bxe_fastpath *fp);
 720 static void    bxe_task_fp(struct bxe_fastpath *fp);
 721 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 722                                      struct mbuf      *m,
 723                                      uint8_t          contents);
 724 static int     bxe_alloc_mem(struct bxe_softc *sc);
 725 static void    bxe_free_mem(struct bxe_softc *sc);
 726 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 727 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 728 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 729 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 730 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 731 static int     bxe_init_locked(struct bxe_softc *sc);
 732 static int     bxe_stop_locked(struct bxe_softc *sc);
 733 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 734                                    int              load_mode);
 735 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 736                                      uint32_t         unload_mode,
 737                                      uint8_t          keep_link);
 738
 739 static void bxe_handle_sp_tq(void *context, int pending);
 740 static void bxe_handle_rx_mode_tq(void *context, int pending);
 741 static void bxe_handle_fp_tq(void *context, int pending);
 742
 743
 744 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 745 uint32_t
 746 calc_crc32(uint8_t  *crc32_packet,
 747            uint32_t crc32_length,
 748            uint32_t crc32_seed,
 749            uint8_t  complement)
 750 {
 751    uint32_t byte         = 0;
 752    uint32_t bit          = 0;
 753    uint8_t  msb          = 0;
 754    uint32_t temp         = 0;
 755    uint32_t shft         = 0;
 756    uint8_t  current_byte = 0;
 757    uint32_t crc32_result = crc32_seed;
 758    const uint32_t CRC32_POLY = 0x1edc6f41;
 759
 760    if ((crc32_packet == NULL) ||
 761        (crc32_length == 0) ||
 762        ((crc32_length % 8) != 0))
 763     {
 764         return (crc32_result);
 765     }
 766
 767     for (byte = 0; byte < crc32_length; byte = byte + 1)
 768     {
 769         current_byte = crc32_packet[byte];
 770         for (bit = 0; bit < 8; bit = bit + 1)
 771         {
 772             /* msb = crc32_result[31]; */
 773             msb = (uint8_t)(crc32_result >> 31);
 774
 775             crc32_result = crc32_result << 1;
 776
 777             /* it (msb != current_byte[bit]) */
 778             if (msb != (0x1 & (current_byte >> bit)))
 779             {
 780                 crc32_result = crc32_result ^ CRC32_POLY;
 781                 /* crc32_result[0] = 1 */
 782                 crc32_result |= 1;
 783             }
 784         }
 785     }
 786
 787     /* Last step is to:
 788      * 1. "mirror" every bit
 789      * 2. swap the 4 bytes
 790      * 3. complement each bit
 791      */
 792
 793     /* Mirror */
 794     temp = crc32_result;
 795     shft = sizeof(crc32_result) * 8 - 1;
 796
 797     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 798     {
 799         temp <<= 1;
 800         temp |= crc32_result & 1;
 801         shft-- ;
 802     }
 803
 804     /* temp[31-bit] = crc32_result[bit] */
 805     temp <<= shft;
 806
 807     /* Swap */
 808     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 809     {
 810         uint32_t t0, t1, t2, t3;
 811         t0 = (0x000000ff & (temp >> 24));
 812         t1 = (0x0000ff00 & (temp >> 8));
 813         t2 = (0x00ff0000 & (temp << 8));
 814         t3 = (0xff000000 & (temp << 24));
 815         crc32_result = t0 | t1 | t2 | t3;
 816     }
 817
 818     /* Complement */
 819     if (complement)
 820     {
 821         crc32_result = ~crc32_result;
 822     }
 823
 824     return (crc32_result);
 825 }
 826
 827 int
 828 bxe_test_bit(int                    nr,
 829              volatile unsigned long *addr)
 830 {
 831     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 832 }
 833
 834 void
 835 bxe_set_bit(unsigned int           nr,
 836             volatile unsigned long *addr)
 837 {
 838     atomic_set_acq_long(addr, (1 << nr));
 839 }
 840
 841 void
 842 bxe_clear_bit(int                    nr,
 843               volatile unsigned long *addr)
 844 {
 845     atomic_clear_acq_long(addr, (1 << nr));
 846 }
 847
 848 int
 849 bxe_test_and_set_bit(int                    nr,
 850                        volatile unsigned long *addr)
 851 {
 852     unsigned long x;
 853     nr = (1 << nr);
 854     do {
 855         x = *addr;
 856     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 857     // if (x & nr) bit_was_set; else bit_was_not_set;
 858     return (x & nr);
 859 }
 860
 861 int
 862 bxe_test_and_clear_bit(int                    nr,
 863                        volatile unsigned long *addr)
 864 {
 865     unsigned long x;
 866     nr = (1 << nr);
 867     do {
 868         x = *addr;
 869     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 870     // if (x & nr) bit_was_set; else bit_was_not_set;
 871     return (x & nr);
 872 }
 873
 874 int
 875 bxe_cmpxchg(volatile int *addr,
 876             int          old,
 877             int          new)
 878 {
 879     int x;
 880     do {
 881         x = *addr;
 882     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 883     return (x);
 884 }
 885
 886 /*
 887  * Get DMA memory from the OS.
 888  *
 889  * Validates that the OS has provided DMA buffers in response to a
 890  * bus_dmamap_load call and saves the physical address of those buffers.
 891  * When the callback is used the OS will return 0 for the mapping function
 892  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 893  * failures back to the caller.
 894  *
 895  * Returns:
 896  *   Nothing.
 897  */
 898 static void
 899 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 900 {
 901     struct bxe_dma *dma = arg;
 902
 903     if (error) {
 904         dma->paddr = 0;
 905         dma->nseg  = 0;
 906         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 907     } else {
 908         dma->paddr = segs->ds_addr;
 909         dma->nseg  = nseg;
 910 #if 0
 911         BLOGD(dma->sc, DBG_LOAD,
 912               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 913               dma->msg, dma->vaddr, (void *)dma->paddr,
 914               dma->nseg, dma->size);
 915 #endif
 916     }
 917 }
 918
 919 /*
 920  * Allocate a block of memory and map it for DMA. No partial completions
 921  * allowed and release any resources acquired if we can't acquire all
 922  * resources.
 923  *
 924  * Returns:
 925  *   0 = Success, !0 = Failure
 926  */
 927 int
 928 bxe_dma_alloc(struct bxe_softc *sc,
 929               bus_size_t       size,
 930               struct bxe_dma   *dma,
 931               const char       *msg)
 932 {
 933     int rc;
 934
 935     if (dma->size > 0) {
 936         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 937               (unsigned long)dma->size);
 938         return (1);
 939     }
 940
 941     memset(dma, 0, sizeof(*dma)); /* sanity */
 942     dma->sc   = sc;
 943     dma->size = size;
 944     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 945
 946     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 947                             BCM_PAGE_SIZE,      /* alignment */
 948                             0,                  /* boundary limit */
 949                             BUS_SPACE_MAXADDR,  /* restricted low */
 950                             BUS_SPACE_MAXADDR,  /* restricted hi */
 951                             NULL,               /* addr filter() */
 952                             NULL,               /* addr filter() arg */
 953                             size,               /* max map size */
 954                             1,                  /* num discontinuous */
 955                             size,               /* max seg size */
 956                             BUS_DMA_ALLOCNOW,   /* flags */
 957                             NULL,               /* lock() */
 958                             NULL,               /* lock() arg */
 959                             &dma->tag);         /* returned dma tag */
 960     if (rc != 0) {
 961         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 962         memset(dma, 0, sizeof(*dma));
 963         return (1);
 964     }
 965
 966     rc = bus_dmamem_alloc(dma->tag,
 967                           (void **)&dma->vaddr,
 968                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 969                           &dma->map);
 970     if (rc != 0) {
 971         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 972         bus_dma_tag_destroy(dma->tag);
 973         memset(dma, 0, sizeof(*dma));
 974         return (1);
 975     }
 976
 977     rc = bus_dmamap_load(dma->tag,
 978                          dma->map,
 979                          dma->vaddr,
 980                          size,
 981                          bxe_dma_map_addr, /* BLOGD in here */
 982                          dma,
 983                          BUS_DMA_NOWAIT);
 984     if (rc != 0) {
 985         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 986         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 987         bus_dma_tag_destroy(dma->tag);
 988         memset(dma, 0, sizeof(*dma));
 989         return (1);
 990     }
 991
 992     return (0);
 993 }
 994
 995 void
 996 bxe_dma_free(struct bxe_softc *sc,
 997              struct bxe_dma   *dma)
 998 {
 999     if (dma->size > 0) {
1000 #if 0
1001         BLOGD(sc, DBG_LOAD,
1002               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1003               dma->msg, dma->vaddr, (void *)dma->paddr,
1004               dma->nseg, dma->size);
1005 #endif
1006
1007         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1008
1009         bus_dmamap_sync(dma->tag, dma->map,
1010                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1011         bus_dmamap_unload(dma->tag, dma->map);
1012         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1013         bus_dma_tag_destroy(dma->tag);
1014     }
1015
1016     memset(dma, 0, sizeof(*dma));
1017 }
1018
1019 /*
1020  * These indirect read and write routines are only during init.
1021  * The locking is handled by the MCP.
1022  */
1023
1024 void
1025 bxe_reg_wr_ind(struct bxe_softc *sc,
1026                uint32_t         addr,
1027                uint32_t         val)
1028 {
1029     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1030     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1031     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1032 }
1033
1034 uint32_t
1035 bxe_reg_rd_ind(struct bxe_softc *sc,
1036                uint32_t         addr)
1037 {
1038     uint32_t val;
1039
1040     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1041     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1042     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1043
1044     return (val);
1045 }
1046
1047 #if 0
1048 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1049 {
1050     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1051
1052     switch (dmae->opcode & DMAE_COMMAND_DST) {
1053     case DMAE_CMD_DST_PCI:
1054         if (src_type == DMAE_CMD_SRC_PCI)
1055             DP(msglvl, "DMAE: opcode 0x%08x\n"
1056                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1057                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1058                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1059                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1060                dmae->comp_addr_hi, dmae->comp_addr_lo,
1061                dmae->comp_val);
1062         else
1063             DP(msglvl, "DMAE: opcode 0x%08x\n"
1064                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1065                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1066                dmae->opcode, dmae->src_addr_lo >> 2,
1067                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1068                dmae->comp_addr_hi, dmae->comp_addr_lo,
1069                dmae->comp_val);
1070         break;
1071     case DMAE_CMD_DST_GRC:
1072         if (src_type == DMAE_CMD_SRC_PCI)
1073             DP(msglvl, "DMAE: opcode 0x%08x\n"
1074                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1075                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1076                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1077                dmae->len, dmae->dst_addr_lo >> 2,
1078                dmae->comp_addr_hi, dmae->comp_addr_lo,
1079                dmae->comp_val);
1080         else
1081             DP(msglvl, "DMAE: opcode 0x%08x\n"
1082                "src [%08x], len [%d*4], dst [%08x]\n"
1083                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1084                dmae->opcode, dmae->src_addr_lo >> 2,
1085                dmae->len, dmae->dst_addr_lo >> 2,
1086                dmae->comp_addr_hi, dmae->comp_addr_lo,
1087                dmae->comp_val);
1088         break;
1089     default:
1090         if (src_type == DMAE_CMD_SRC_PCI)
1091             DP(msglvl, "DMAE: opcode 0x%08x\n"
1092                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1093                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1094                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1095                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1096                dmae->comp_val);
1097         else
1098             DP(msglvl, "DMAE: opcode 0x%08x\n"
1099                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1100                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1101                dmae->opcode, dmae->src_addr_lo >> 2,
1102                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1103                dmae->comp_val);
1104         break;
1105     }
1106
1107 }
1108 #endif
1109
1110 static int
1111 bxe_acquire_hw_lock(struct bxe_softc *sc,
1112                     uint32_t         resource)
1113 {
1114     uint32_t lock_status;
1115     uint32_t resource_bit = (1 << resource);
1116     int func = SC_FUNC(sc);
1117     uint32_t hw_lock_control_reg;
1118     int cnt;
1119
1120     /* validate the resource is within range */
1121     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1122         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1123         return (-1);
1124     }
1125
1126     if (func <= 5) {
1127         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1128     } else {
1129         hw_lock_control_reg =
1130                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1131     }
1132
1133     /* validate the resource is not already taken */
1134     lock_status = REG_RD(sc, hw_lock_control_reg);
1135     if (lock_status & resource_bit) {
1136         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1137               lock_status, resource_bit);
1138         return (-1);
1139     }
1140
1141     /* try every 5ms for 5 seconds */
1142     for (cnt = 0; cnt < 1000; cnt++) {
1143         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1144         lock_status = REG_RD(sc, hw_lock_control_reg);
1145         if (lock_status & resource_bit) {
1146             return (0);
1147         }
1148         DELAY(5000);
1149     }
1150
1151     BLOGE(sc, "Resource lock timeout!\n");
1152     return (-1);
1153 }
1154
1155 static int
1156 bxe_release_hw_lock(struct bxe_softc *sc,
1157                     uint32_t         resource)
1158 {
1159     uint32_t lock_status;
1160     uint32_t resource_bit = (1 << resource);
1161     int func = SC_FUNC(sc);
1162     uint32_t hw_lock_control_reg;
1163
1164     /* validate the resource is within range */
1165     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1166         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1167         return (-1);
1168     }
1169
1170     if (func <= 5) {
1171         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1172     } else {
1173         hw_lock_control_reg =
1174                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1175     }
1176
1177     /* validate the resource is currently taken */
1178     lock_status = REG_RD(sc, hw_lock_control_reg);
1179     if (!(lock_status & resource_bit)) {
1180         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1181               lock_status, resource_bit);
1182         return (-1);
1183     }
1184
1185     REG_WR(sc, hw_lock_control_reg, resource_bit);
1186     return (0);
1187 }
1188
1189 /*
1190  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1191  * had we done things the other way around, if two pfs from the same port
1192  * would attempt to access nvram at the same time, we could run into a
1193  * scenario such as:
1194  * pf A takes the port lock.
1195  * pf B succeeds in taking the same lock since they are from the same port.
1196  * pf A takes the per pf misc lock. Performs eeprom access.
1197  * pf A finishes. Unlocks the per pf misc lock.
1198  * Pf B takes the lock and proceeds to perform it's own access.
1199  * pf A unlocks the per port lock, while pf B is still working (!).
1200  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1201  * access corrupted by pf B).*
1202  */
1203 static int
1204 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1205 {
1206     int port = SC_PORT(sc);
1207     int count, i;
1208     uint32_t val = 0;
1209
1210     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1211     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1212
1213     /* adjust timeout for emulation/FPGA */
1214     count = NVRAM_TIMEOUT_COUNT;
1215     if (CHIP_REV_IS_SLOW(sc)) {
1216         count *= 100;
1217     }
1218
1219     /* request access to nvram interface */
1220     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1221            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1222
1223     for (i = 0; i < count*10; i++) {
1224         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1225         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1226             break;
1227         }
1228
1229         DELAY(5);
1230     }
1231
1232     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1233         BLOGE(sc, "Cannot get access to nvram interface\n");
1234         return (-1);
1235     }
1236
1237     return (0);
1238 }
1239
1240 static int
1241 bxe_release_nvram_lock(struct bxe_softc *sc)
1242 {
1243     int port = SC_PORT(sc);
1244     int count, i;
1245     uint32_t val = 0;
1246
1247     /* adjust timeout for emulation/FPGA */
1248     count = NVRAM_TIMEOUT_COUNT;
1249     if (CHIP_REV_IS_SLOW(sc)) {
1250         count *= 100;
1251     }
1252
1253     /* relinquish nvram interface */
1254     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1255            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1256
1257     for (i = 0; i < count*10; i++) {
1258         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1259         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1260             break;
1261         }
1262
1263         DELAY(5);
1264     }
1265
1266     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1267         BLOGE(sc, "Cannot free access to nvram interface\n");
1268         return (-1);
1269     }
1270
1271     /* release HW lock: protect against other PFs in PF Direct Assignment */
1272     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1273
1274     return (0);
1275 }
1276
1277 static void
1278 bxe_enable_nvram_access(struct bxe_softc *sc)
1279 {
1280     uint32_t val;
1281
1282     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1283
1284     /* enable both bits, even on read */
1285     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1286            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1287 }
1288
1289 static void
1290 bxe_disable_nvram_access(struct bxe_softc *sc)
1291 {
1292     uint32_t val;
1293
1294     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1295
1296     /* disable both bits, even after read */
1297     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1298            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1299                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1300 }
1301
1302 static int
1303 bxe_nvram_read_dword(struct bxe_softc *sc,
1304                      uint32_t         offset,
1305                      uint32_t         *ret_val,
1306                      uint32_t         cmd_flags)
1307 {
1308     int count, i, rc;
1309     uint32_t val;
1310
1311     /* build the command word */
1312     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1313
1314     /* need to clear DONE bit separately */
1315     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1316
1317     /* address of the NVRAM to read from */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1319            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1320
1321     /* issue a read command */
1322     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1323
1324     /* adjust timeout for emulation/FPGA */
1325     count = NVRAM_TIMEOUT_COUNT;
1326     if (CHIP_REV_IS_SLOW(sc)) {
1327         count *= 100;
1328     }
1329
1330     /* wait for completion */
1331     *ret_val = 0;
1332     rc = -1;
1333     for (i = 0; i < count; i++) {
1334         DELAY(5);
1335         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1336
1337         if (val & MCPR_NVM_COMMAND_DONE) {
1338             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1339             /* we read nvram data in cpu order
1340              * but ethtool sees it as an array of bytes
1341              * converting to big-endian will do the work
1342              */
1343             *ret_val = htobe32(val);
1344             rc = 0;
1345             break;
1346         }
1347     }
1348
1349     if (rc == -1) {
1350         BLOGE(sc, "nvram read timeout expired\n");
1351     }
1352
1353     return (rc);
1354 }
1355
1356 static int
1357 bxe_nvram_read(struct bxe_softc *sc,
1358                uint32_t         offset,
1359                uint8_t          *ret_buf,
1360                int              buf_size)
1361 {
1362     uint32_t cmd_flags;
1363     uint32_t val;
1364     int rc;
1365
1366     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1367         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1368               offset, buf_size);
1369         return (-1);
1370     }
1371
1372     if ((offset + buf_size) > sc->devinfo.flash_size) {
1373         BLOGE(sc, "Invalid parameter, "
1374                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1375               offset, buf_size, sc->devinfo.flash_size);
1376         return (-1);
1377     }
1378
1379     /* request access to nvram interface */
1380     rc = bxe_acquire_nvram_lock(sc);
1381     if (rc) {
1382         return (rc);
1383     }
1384
1385     /* enable access to nvram interface */
1386     bxe_enable_nvram_access(sc);
1387
1388     /* read the first word(s) */
1389     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1390     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1391         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1392         memcpy(ret_buf, &val, 4);
1393
1394         /* advance to the next dword */
1395         offset += sizeof(uint32_t);
1396         ret_buf += sizeof(uint32_t);
1397         buf_size -= sizeof(uint32_t);
1398         cmd_flags = 0;
1399     }
1400
1401     if (rc == 0) {
1402         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1403         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1404         memcpy(ret_buf, &val, 4);
1405     }
1406
1407     /* disable access to nvram interface */
1408     bxe_disable_nvram_access(sc);
1409     bxe_release_nvram_lock(sc);
1410
1411     return (rc);
1412 }
1413
1414 static int
1415 bxe_nvram_write_dword(struct bxe_softc *sc,
1416                       uint32_t         offset,
1417                       uint32_t         val,
1418                       uint32_t         cmd_flags)
1419 {
1420     int count, i, rc;
1421
1422     /* build the command word */
1423     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1424
1425     /* need to clear DONE bit separately */
1426     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1427
1428     /* write the data */
1429     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1430
1431     /* address of the NVRAM to write to */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1433            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1434
1435     /* issue the write command */
1436     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1437
1438     /* adjust timeout for emulation/FPGA */
1439     count = NVRAM_TIMEOUT_COUNT;
1440     if (CHIP_REV_IS_SLOW(sc)) {
1441         count *= 100;
1442     }
1443
1444     /* wait for completion */
1445     rc = -1;
1446     for (i = 0; i < count; i++) {
1447         DELAY(5);
1448         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1449         if (val & MCPR_NVM_COMMAND_DONE) {
1450             rc = 0;
1451             break;
1452         }
1453     }
1454
1455     if (rc == -1) {
1456         BLOGE(sc, "nvram write timeout expired\n");
1457     }
1458
1459     return (rc);
1460 }
1461
1462 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1463
1464 static int
1465 bxe_nvram_write1(struct bxe_softc *sc,
1466                  uint32_t         offset,
1467                  uint8_t          *data_buf,
1468                  int              buf_size)
1469 {
1470     uint32_t cmd_flags;
1471     uint32_t align_offset;
1472     uint32_t val;
1473     int rc;
1474
1475     if ((offset + buf_size) > sc->devinfo.flash_size) {
1476         BLOGE(sc, "Invalid parameter, "
1477                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1478               offset, buf_size, sc->devinfo.flash_size);
1479         return (-1);
1480     }
1481
1482     /* request access to nvram interface */
1483     rc = bxe_acquire_nvram_lock(sc);
1484     if (rc) {
1485         return (rc);
1486     }
1487
1488     /* enable access to nvram interface */
1489     bxe_enable_nvram_access(sc);
1490
1491     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1492     align_offset = (offset & ~0x03);
1493     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1494
1495     if (rc == 0) {
1496         val &= ~(0xff << BYTE_OFFSET(offset));
1497         val |= (*data_buf << BYTE_OFFSET(offset));
1498
1499         /* nvram data is returned as an array of bytes
1500          * convert it back to cpu order
1501          */
1502         val = be32toh(val);
1503
1504         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1505     }
1506
1507     /* disable access to nvram interface */
1508     bxe_disable_nvram_access(sc);
1509     bxe_release_nvram_lock(sc);
1510
1511     return (rc);
1512 }
1513
1514 static int
1515 bxe_nvram_write(struct bxe_softc *sc,
1516                 uint32_t         offset,
1517                 uint8_t          *data_buf,
1518                 int              buf_size)
1519 {
1520     uint32_t cmd_flags;
1521     uint32_t val;
1522     uint32_t written_so_far;
1523     int rc;
1524
1525     if (buf_size == 1) {
1526         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1527     }
1528
1529     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1530         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1531               offset, buf_size);
1532         return (-1);
1533     }
1534
1535     if (buf_size == 0) {
1536         return (0); /* nothing to do */
1537     }
1538
1539     if ((offset + buf_size) > sc->devinfo.flash_size) {
1540         BLOGE(sc, "Invalid parameter, "
1541                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1542               offset, buf_size, sc->devinfo.flash_size);
1543         return (-1);
1544     }
1545
1546     /* request access to nvram interface */
1547     rc = bxe_acquire_nvram_lock(sc);
1548     if (rc) {
1549         return (rc);
1550     }
1551
1552     /* enable access to nvram interface */
1553     bxe_enable_nvram_access(sc);
1554
1555     written_so_far = 0;
1556     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1557     while ((written_so_far < buf_size) && (rc == 0)) {
1558         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1559             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1560         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1561             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1562         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1563             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1564         }
1565
1566         memcpy(&val, data_buf, 4);
1567
1568         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1569
1570         /* advance to the next dword */
1571         offset += sizeof(uint32_t);
1572         data_buf += sizeof(uint32_t);
1573         written_so_far += sizeof(uint32_t);
1574         cmd_flags = 0;
1575     }
1576
1577     /* disable access to nvram interface */
1578     bxe_disable_nvram_access(sc);
1579     bxe_release_nvram_lock(sc);
1580
1581     return (rc);
1582 }
1583
1584 /* copy command into DMAE command memory and set DMAE command Go */
1585 void
1586 bxe_post_dmae(struct bxe_softc    *sc,
1587               struct dmae_command *dmae,
1588               int                 idx)
1589 {
1590     uint32_t cmd_offset;
1591     int i;
1592
1593     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1594     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1595         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1596     }
1597
1598     REG_WR(sc, dmae_reg_go_c[idx], 1);
1599 }
1600
1601 uint32_t
1602 bxe_dmae_opcode_add_comp(uint32_t opcode,
1603                          uint8_t  comp_type)
1604 {
1605     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1606                       DMAE_COMMAND_C_TYPE_ENABLE));
1607 }
1608
1609 uint32_t
1610 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1611 {
1612     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1613 }
1614
1615 uint32_t
1616 bxe_dmae_opcode(struct bxe_softc *sc,
1617                 uint8_t          src_type,
1618                 uint8_t          dst_type,
1619                 uint8_t          with_comp,
1620                 uint8_t          comp_type)
1621 {
1622     uint32_t opcode = 0;
1623
1624     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1625                (dst_type << DMAE_COMMAND_DST_SHIFT));
1626
1627     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1628
1629     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1630
1631     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1632                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1633
1634     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1635
1636 #ifdef __BIG_ENDIAN
1637     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1638 #else
1639     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1640 #endif
1641
1642     if (with_comp) {
1643         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1644     }
1645
1646     return (opcode);
1647 }
1648
1649 static void
1650 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1651                         struct dmae_command *dmae,
1652                         uint8_t             src_type,
1653                         uint8_t             dst_type)
1654 {
1655     memset(dmae, 0, sizeof(struct dmae_command));
1656
1657     /* set the opcode */
1658     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1659                                    TRUE, DMAE_COMP_PCI);
1660
1661     /* fill in the completion parameters */
1662     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1663     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1664     dmae->comp_val     = DMAE_COMP_VAL;
1665 }
1666
1667 /* issue a DMAE command over the init channel and wait for completion */
1668 static int
1669 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1670                          struct dmae_command *dmae)
1671 {
1672     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1673     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1674
1675     BXE_DMAE_LOCK(sc);
1676
1677     /* reset completion */
1678     *wb_comp = 0;
1679
1680     /* post the command on the channel used for initializations */
1681     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1682
1683     /* wait for completion */
1684     DELAY(5);
1685
1686     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1687         if (!timeout ||
1688             (sc->recovery_state != BXE_RECOVERY_DONE &&
1689              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1690             BLOGE(sc, "DMAE timeout!\n");
1691             BXE_DMAE_UNLOCK(sc);
1692             return (DMAE_TIMEOUT);
1693         }
1694
1695         timeout--;
1696         DELAY(50);
1697     }
1698
1699     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1700         BLOGE(sc, "DMAE PCI error!\n");
1701         BXE_DMAE_UNLOCK(sc);
1702         return (DMAE_PCI_ERROR);
1703     }
1704
1705     BXE_DMAE_UNLOCK(sc);
1706     return (0);
1707 }
1708
1709 void
1710 bxe_read_dmae(struct bxe_softc *sc,
1711               uint32_t         src_addr,
1712               uint32_t         len32)
1713 {
1714     struct dmae_command dmae;
1715     uint32_t *data;
1716     int i, rc;
1717
1718     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1719
1720     if (!sc->dmae_ready) {
1721         data = BXE_SP(sc, wb_data[0]);
1722
1723         for (i = 0; i < len32; i++) {
1724             data[i] = (CHIP_IS_E1(sc)) ?
1725                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1726                           REG_RD(sc, (src_addr + (i * 4)));
1727         }
1728
1729         return;
1730     }
1731
1732     /* set opcode and fixed command fields */
1733     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1734
1735     /* fill in addresses and len */
1736     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1737     dmae.src_addr_hi = 0;
1738     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1739     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1740     dmae.len         = len32;
1741
1742     /* issue the command and wait for completion */
1743     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1744         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1745     };
1746 }
1747
1748 void
1749 bxe_write_dmae(struct bxe_softc *sc,
1750                bus_addr_t       dma_addr,
1751                uint32_t         dst_addr,
1752                uint32_t         len32)
1753 {
1754     struct dmae_command dmae;
1755     int rc;
1756
1757     if (!sc->dmae_ready) {
1758         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1759
1760         if (CHIP_IS_E1(sc)) {
1761             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1762         } else {
1763             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1764         }
1765
1766         return;
1767     }
1768
1769     /* set opcode and fixed command fields */
1770     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1771
1772     /* fill in addresses and len */
1773     dmae.src_addr_lo = U64_LO(dma_addr);
1774     dmae.src_addr_hi = U64_HI(dma_addr);
1775     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1776     dmae.dst_addr_hi = 0;
1777     dmae.len         = len32;
1778
1779     /* issue the command and wait for completion */
1780     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1781         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1782     }
1783 }
1784
1785 void
1786 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1787                         bus_addr_t       phys_addr,
1788                         uint32_t         addr,
1789                         uint32_t         len)
1790 {
1791     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1792     int offset = 0;
1793
1794     while (len > dmae_wr_max) {
1795         bxe_write_dmae(sc,
1796                        (phys_addr + offset), /* src DMA address */
1797                        (addr + offset),      /* dst GRC address */
1798                        dmae_wr_max);
1799         offset += (dmae_wr_max * 4);
1800         len -= dmae_wr_max;
1801     }
1802
1803     bxe_write_dmae(sc,
1804                    (phys_addr + offset), /* src DMA address */
1805                    (addr + offset),      /* dst GRC address */
1806                    len);
1807 }
1808
1809 void
1810 bxe_set_ctx_validation(struct bxe_softc   *sc,
1811                        struct eth_context *cxt,
1812                        uint32_t           cid)
1813 {
1814     /* ustorm cxt validation */
1815     cxt->ustorm_ag_context.cdu_usage =
1816         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1817             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1818     /* xcontext validation */
1819     cxt->xstorm_ag_context.cdu_reserved =
1820         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1821             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1822 }
1823
1824 static void
1825 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1826                             uint8_t          port,
1827                             uint8_t          fw_sb_id,
1828                             uint8_t          sb_index,
1829                             uint8_t          ticks)
1830 {
1831     uint32_t addr =
1832         (BAR_CSTRORM_INTMEM +
1833          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1834
1835     REG_WR8(sc, addr, ticks);
1836
1837     BLOGD(sc, DBG_LOAD,
1838           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1839           port, fw_sb_id, sb_index, ticks);
1840 }
1841
1842 static void
1843 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1844                             uint8_t          port,
1845                             uint16_t         fw_sb_id,
1846                             uint8_t          sb_index,
1847                             uint8_t          disable)
1848 {
1849     uint32_t enable_flag =
1850         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1851     uint32_t addr =
1852         (BAR_CSTRORM_INTMEM +
1853          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1854     uint8_t flags;
1855
1856     /* clear and set */
1857     flags = REG_RD8(sc, addr);
1858     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1859     flags |= enable_flag;
1860     REG_WR8(sc, addr, flags);
1861
1862     BLOGD(sc, DBG_LOAD,
1863           "port %d fw_sb_id %d sb_index %d disable %d\n",
1864           port, fw_sb_id, sb_index, disable);
1865 }
1866
1867 void
1868 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1869                              uint8_t          fw_sb_id,
1870                              uint8_t          sb_index,
1871                              uint8_t          disable,
1872                              uint16_t         usec)
1873 {
1874     int port = SC_PORT(sc);
1875     uint8_t ticks = (usec / 4); /* XXX ??? */
1876
1877     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1878
1879     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1880     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1881 }
1882
1883 void
1884 elink_cb_udelay(struct bxe_softc *sc,
1885                 uint32_t         usecs)
1886 {
1887     DELAY(usecs);
1888 }
1889
1890 uint32_t
1891 elink_cb_reg_read(struct bxe_softc *sc,
1892                   uint32_t         reg_addr)
1893 {
1894     return (REG_RD(sc, reg_addr));
1895 }
1896
1897 void
1898 elink_cb_reg_write(struct bxe_softc *sc,
1899                    uint32_t         reg_addr,
1900                    uint32_t         val)
1901 {
1902     REG_WR(sc, reg_addr, val);
1903 }
1904
1905 void
1906 elink_cb_reg_wb_write(struct bxe_softc *sc,
1907                       uint32_t         offset,
1908                       uint32_t         *wb_write,
1909                       uint16_t         len)
1910 {
1911     REG_WR_DMAE(sc, offset, wb_write, len);
1912 }
1913
1914 void
1915 elink_cb_reg_wb_read(struct bxe_softc *sc,
1916                      uint32_t         offset,
1917                      uint32_t         *wb_write,
1918                      uint16_t         len)
1919 {
1920     REG_RD_DMAE(sc, offset, wb_write, len);
1921 }
1922
1923 uint8_t
1924 elink_cb_path_id(struct bxe_softc *sc)
1925 {
1926     return (SC_PATH(sc));
1927 }
1928
1929 void
1930 elink_cb_event_log(struct bxe_softc     *sc,
1931                    const elink_log_id_t elink_log_id,
1932                    ...)
1933 {
1934     /* XXX */
1935 #if 0
1936     //va_list ap;
1937     va_start(ap, elink_log_id);
1938     _XXX_(sc, lm_log_id, ap);
1939     va_end(ap);
1940 #endif
1941     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1942 }
1943
1944 static int
1945 bxe_set_spio(struct bxe_softc *sc,
1946              int              spio,
1947              uint32_t         mode)
1948 {
1949     uint32_t spio_reg;
1950
1951     /* Only 2 SPIOs are configurable */
1952     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1953         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1954         return (-1);
1955     }
1956
1957     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1958
1959     /* read SPIO and mask except the float bits */
1960     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1961
1962     switch (mode) {
1963     case MISC_SPIO_OUTPUT_LOW:
1964         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1965         /* clear FLOAT and set CLR */
1966         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1967         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1968         break;
1969
1970     case MISC_SPIO_OUTPUT_HIGH:
1971         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1972         /* clear FLOAT and set SET */
1973         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1974         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1975         break;
1976
1977     case MISC_SPIO_INPUT_HI_Z:
1978         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1979         /* set FLOAT */
1980         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1981         break;
1982
1983     default:
1984         break;
1985     }
1986
1987     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1988     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1989
1990     return (0);
1991 }
1992
1993 static int
1994 bxe_gpio_read(struct bxe_softc *sc,
1995               int              gpio_num,
1996               uint8_t          port)
1997 {
1998     /* The GPIO should be swapped if swap register is set and active */
1999     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2000                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2001     int gpio_shift = (gpio_num +
2002                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2003     uint32_t gpio_mask = (1 << gpio_shift);
2004     uint32_t gpio_reg;
2005
2006     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2007         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2008         return (-1);
2009     }
2010
2011     /* read GPIO value */
2012     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2013
2014     /* get the requested pin value */
2015     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2016 }
2017
2018 static int
2019 bxe_gpio_write(struct bxe_softc *sc,
2020                int              gpio_num,
2021                uint32_t         mode,
2022                uint8_t          port)
2023 {
2024     /* The GPIO should be swapped if swap register is set and active */
2025     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2026                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2027     int gpio_shift = (gpio_num +
2028                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2029     uint32_t gpio_mask = (1 << gpio_shift);
2030     uint32_t gpio_reg;
2031
2032     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2033         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2034         return (-1);
2035     }
2036
2037     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2038
2039     /* read GPIO and mask except the float bits */
2040     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2041
2042     switch (mode) {
2043     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2044         BLOGD(sc, DBG_PHY,
2045               "Set GPIO %d (shift %d) -> output low\n",
2046               gpio_num, gpio_shift);
2047         /* clear FLOAT and set CLR */
2048         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2049         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2050         break;
2051
2052     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2053         BLOGD(sc, DBG_PHY,
2054               "Set GPIO %d (shift %d) -> output high\n",
2055               gpio_num, gpio_shift);
2056         /* clear FLOAT and set SET */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO %d (shift %d) -> input\n",
2064               gpio_num, gpio_shift);
2065         /* set FLOAT */
2066         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2067         break;
2068
2069     default:
2070         break;
2071     }
2072
2073     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2074     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2075
2076     return (0);
2077 }
2078
2079 static int
2080 bxe_gpio_mult_write(struct bxe_softc *sc,
2081                     uint8_t          pins,
2082                     uint32_t         mode)
2083 {
2084     uint32_t gpio_reg;
2085
2086     /* any port swapping should be handled by caller */
2087
2088     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2089
2090     /* read GPIO and mask except the float bits */
2091     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2092     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2093     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2094     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2095
2096     switch (mode) {
2097     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2098         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2099         /* set CLR */
2100         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2101         break;
2102
2103     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2104         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2105         /* set SET */
2106         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2107         break;
2108
2109     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2110         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2111         /* set FLOAT */
2112         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2113         break;
2114
2115     default:
2116         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2117         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2118         return (-1);
2119     }
2120
2121     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2122     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2123
2124     return (0);
2125 }
2126
2127 static int
2128 bxe_gpio_int_write(struct bxe_softc *sc,
2129                    int              gpio_num,
2130                    uint32_t         mode,
2131                    uint8_t          port)
2132 {
2133     /* The GPIO should be swapped if swap register is set and active */
2134     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2135                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2136     int gpio_shift = (gpio_num +
2137                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2138     uint32_t gpio_mask = (1 << gpio_shift);
2139     uint32_t gpio_reg;
2140
2141     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2142         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2143         return (-1);
2144     }
2145
2146     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2147
2148     /* read GPIO int */
2149     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2150
2151     switch (mode) {
2152     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2153         BLOGD(sc, DBG_PHY,
2154               "Clear GPIO INT %d (shift %d) -> output low\n",
2155               gpio_num, gpio_shift);
2156         /* clear SET and set CLR */
2157         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2158         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2159         break;
2160
2161     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2162         BLOGD(sc, DBG_PHY,
2163               "Set GPIO INT %d (shift %d) -> output high\n",
2164               gpio_num, gpio_shift);
2165         /* clear CLR and set SET */
2166         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2167         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2168         break;
2169
2170     default:
2171         break;
2172     }
2173
2174     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2175     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2176
2177     return (0);
2178 }
2179
2180 uint32_t
2181 elink_cb_gpio_read(struct bxe_softc *sc,
2182                    uint16_t         gpio_num,
2183                    uint8_t          port)
2184 {
2185     return (bxe_gpio_read(sc, gpio_num, port));
2186 }
2187
2188 uint8_t
2189 elink_cb_gpio_write(struct bxe_softc *sc,
2190                     uint16_t         gpio_num,
2191                     uint8_t          mode, /* 0=low 1=high */
2192                     uint8_t          port)
2193 {
2194     return (bxe_gpio_write(sc, gpio_num, mode, port));
2195 }
2196
2197 uint8_t
2198 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2199                          uint8_t          pins,
2200                          uint8_t          mode) /* 0=low 1=high */
2201 {
2202     return (bxe_gpio_mult_write(sc, pins, mode));
2203 }
2204
2205 uint8_t
2206 elink_cb_gpio_int_write(struct bxe_softc *sc,
2207                         uint16_t         gpio_num,
2208                         uint8_t          mode, /* 0=low 1=high */
2209                         uint8_t          port)
2210 {
2211     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2212 }
2213
2214 void
2215 elink_cb_notify_link_changed(struct bxe_softc *sc)
2216 {
2217     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2218                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2219 }
2220
2221 /* send the MCP a request, block until there is a reply */
2222 uint32_t
2223 elink_cb_fw_command(struct bxe_softc *sc,
2224                     uint32_t         command,
2225                     uint32_t         param)
2226 {
2227     int mb_idx = SC_FW_MB_IDX(sc);
2228     uint32_t seq;
2229     uint32_t rc = 0;
2230     uint32_t cnt = 1;
2231     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2232
2233     BXE_FWMB_LOCK(sc);
2234
2235     seq = ++sc->fw_seq;
2236     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2237     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2238
2239     BLOGD(sc, DBG_PHY,
2240           "wrote command 0x%08x to FW MB param 0x%08x\n",
2241           (command | seq), param);
2242
2243     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2244     do {
2245         DELAY(delay * 1000);
2246         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2247     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2248
2249     BLOGD(sc, DBG_PHY,
2250           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2251           cnt*delay, rc, seq);
2252
2253     /* is this a reply to our command? */
2254     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2255         rc &= FW_MSG_CODE_MASK;
2256     } else {
2257         /* Ruh-roh! */
2258         BLOGE(sc, "FW failed to respond!\n");
2259         // XXX bxe_fw_dump(sc);
2260         rc = 0;
2261     }
2262
2263     BXE_FWMB_UNLOCK(sc);
2264     return (rc);
2265 }
2266
2267 static uint32_t
2268 bxe_fw_command(struct bxe_softc *sc,
2269                uint32_t         command,
2270                uint32_t         param)
2271 {
2272     return (elink_cb_fw_command(sc, command, param));
2273 }
2274
2275 static void
2276 __storm_memset_dma_mapping(struct bxe_softc *sc,
2277                            uint32_t         addr,
2278                            bus_addr_t       mapping)
2279 {
2280     REG_WR(sc, addr, U64_LO(mapping));
2281     REG_WR(sc, (addr + 4), U64_HI(mapping));
2282 }
2283
2284 static void
2285 storm_memset_spq_addr(struct bxe_softc *sc,
2286                       bus_addr_t       mapping,
2287                       uint16_t         abs_fid)
2288 {
2289     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2290                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2291     __storm_memset_dma_mapping(sc, addr, mapping);
2292 }
2293
2294 static void
2295 storm_memset_vf_to_pf(struct bxe_softc *sc,
2296                       uint16_t         abs_fid,
2297                       uint16_t         pf_id)
2298 {
2299     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2300     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2301     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2302     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2303 }
2304
2305 static void
2306 storm_memset_func_en(struct bxe_softc *sc,
2307                      uint16_t         abs_fid,
2308                      uint8_t          enable)
2309 {
2310     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2311     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2312     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2313     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2314 }
2315
2316 static void
2317 storm_memset_eq_data(struct bxe_softc       *sc,
2318                      struct event_ring_data *eq_data,
2319                      uint16_t               pfid)
2320 {
2321     uint32_t addr;
2322     size_t size;
2323
2324     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2325     size = sizeof(struct event_ring_data);
2326     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2327 }
2328
2329 static void
2330 storm_memset_eq_prod(struct bxe_softc *sc,
2331                      uint16_t         eq_prod,
2332                      uint16_t         pfid)
2333 {
2334     uint32_t addr = (BAR_CSTRORM_INTMEM +
2335                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2336     REG_WR16(sc, addr, eq_prod);
2337 }
2338
2339 /*
2340  * Post a slowpath command.
2341  *
2342  * A slowpath command is used to propogate a configuration change through
2343  * the controller in a controlled manner, allowing each STORM processor and
2344  * other H/W blocks to phase in the change.  The commands sent on the
2345  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2346  * completion of the ramrod will occur in different ways.  Here's a
2347  * breakdown of ramrods and how they complete:
2348  *
2349  * RAMROD_CMD_ID_ETH_PORT_SETUP
2350  *   Used to setup the leading connection on a port.  Completes on the
2351  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2352  *
2353  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2354  *   Used to setup an additional connection on a port.  Completes on the
2355  *   RCQ of the multi-queue/RSS connection being initialized.
2356  *
2357  * RAMROD_CMD_ID_ETH_STAT_QUERY
2358  *   Used to force the storm processors to update the statistics database
2359  *   in host memory.  This ramrod is send on the leading connection CID and
2360  *   completes as an index increment of the CSTORM on the default status
2361  *   block.
2362  *
2363  * RAMROD_CMD_ID_ETH_UPDATE
2364  *   Used to update the state of the leading connection, usually to udpate
2365  *   the RSS indirection table.  Completes on the RCQ of the leading
2366  *   connection. (Not currently used under FreeBSD until OS support becomes
2367  *   available.)
2368  *
2369  * RAMROD_CMD_ID_ETH_HALT
2370  *   Used when tearing down a connection prior to driver unload.  Completes
2371  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2372  *   use this on the leading connection.
2373  *
2374  * RAMROD_CMD_ID_ETH_SET_MAC
2375  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2376  *   the RCQ of the leading connection.
2377  *
2378  * RAMROD_CMD_ID_ETH_CFC_DEL
2379  *   Used when tearing down a conneciton prior to driver unload.  Completes
2380  *   on the RCQ of the leading connection (since the current connection
2381  *   has been completely removed from controller memory).
2382  *
2383  * RAMROD_CMD_ID_ETH_PORT_DEL
2384  *   Used to tear down the leading connection prior to driver unload,
2385  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2386  *   default status block.
2387  *
2388  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2389  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2390  *   RSS connection that is being offloaded.  (Not currently used under
2391  *   FreeBSD.)
2392  *
2393  * There can only be one command pending per function.
2394  *
2395  * Returns:
2396  *   0 = Success, !0 = Failure.
2397  */
2398
2399 /* must be called under the spq lock */
2400 static inline
2401 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2402 {
2403     struct eth_spe *next_spe = sc->spq_prod_bd;
2404
2405     if (sc->spq_prod_bd == sc->spq_last_bd) {
2406         /* wrap back to the first eth_spq */
2407         sc->spq_prod_bd = sc->spq;
2408         sc->spq_prod_idx = 0;
2409     } else {
2410         sc->spq_prod_bd++;
2411         sc->spq_prod_idx++;
2412     }
2413
2414     return (next_spe);
2415 }
2416
2417 /* must be called under the spq lock */
2418 static inline
2419 void bxe_sp_prod_update(struct bxe_softc *sc)
2420 {
2421     int func = SC_FUNC(sc);
2422
2423     /*
2424      * Make sure that BD data is updated before writing the producer.
2425      * BD data is written to the memory, the producer is read from the
2426      * memory, thus we need a full memory barrier to ensure the ordering.
2427      */
2428     mb();
2429
2430     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2431              sc->spq_prod_idx);
2432
2433     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2434                       BUS_SPACE_BARRIER_WRITE);
2435 }
2436
2437 /**
2438  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2439  *
2440  * @cmd:      command to check
2441  * @cmd_type: command type
2442  */
2443 static inline
2444 int bxe_is_contextless_ramrod(int cmd,
2445                               int cmd_type)
2446 {
2447     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2448         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2449         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2450         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2451         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2452         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2453         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2454         return (TRUE);
2455     } else {
2456         return (FALSE);
2457     }
2458 }
2459
2460 /**
2461  * bxe_sp_post - place a single command on an SP ring
2462  *
2463  * @sc:         driver handle
2464  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2465  * @cid:        SW CID the command is related to
2466  * @data_hi:    command private data address (high 32 bits)
2467  * @data_lo:    command private data address (low 32 bits)
2468  * @cmd_type:   command type (e.g. NONE, ETH)
2469  *
2470  * SP data is handled as if it's always an address pair, thus data fields are
2471  * not swapped to little endian in upper functions. Instead this function swaps
2472  * data as if it's two uint32 fields.
2473  */
2474 int
2475 bxe_sp_post(struct bxe_softc *sc,
2476             int              command,
2477             int              cid,
2478             uint32_t         data_hi,
2479             uint32_t         data_lo,
2480             int              cmd_type)
2481 {
2482     struct eth_spe *spe;
2483     uint16_t type;
2484     int common;
2485
2486     common = bxe_is_contextless_ramrod(command, cmd_type);
2487
2488     BXE_SP_LOCK(sc);
2489
2490     if (common) {
2491         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2492             BLOGE(sc, "EQ ring is full!\n");
2493             BXE_SP_UNLOCK(sc);
2494             return (-1);
2495         }
2496     } else {
2497         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2498             BLOGE(sc, "SPQ ring is full!\n");
2499             BXE_SP_UNLOCK(sc);
2500             return (-1);
2501         }
2502     }
2503
2504     spe = bxe_sp_get_next(sc);
2505
2506     /* CID needs port number to be encoded int it */
2507     spe->hdr.conn_and_cmd_data =
2508         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2509
2510     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2511
2512     /* TBD: Check if it works for VFs */
2513     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2514              SPE_HDR_FUNCTION_ID);
2515
2516     spe->hdr.type = htole16(type);
2517
2518     spe->data.update_data_addr.hi = htole32(data_hi);
2519     spe->data.update_data_addr.lo = htole32(data_lo);
2520
2521     /*
2522      * It's ok if the actual decrement is issued towards the memory
2523      * somewhere between the lock and unlock. Thus no more explict
2524      * memory barrier is needed.
2525      */
2526     if (common) {
2527         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2528     } else {
2529         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2530     }
2531
2532     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2533     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2534           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2535     BLOGD(sc, DBG_SP,
2536           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2537           sc->spq_prod_idx,
2538           (uint32_t)U64_HI(sc->spq_dma.paddr),
2539           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2540           command,
2541           common,
2542           HW_CID(sc, cid),
2543           data_hi,
2544           data_lo,
2545           type,
2546           atomic_load_acq_long(&sc->cq_spq_left),
2547           atomic_load_acq_long(&sc->eq_spq_left));
2548
2549     bxe_sp_prod_update(sc);
2550
2551     BXE_SP_UNLOCK(sc);
2552     return (0);
2553 }
2554
2555 /**
2556  * bxe_debug_print_ind_table - prints the indirection table configuration.
2557  *
2558  * @sc: driver hanlde
2559  * @p:  pointer to rss configuration
2560  */
2561 #if 0
2562 static void
2563 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2564                           struct ecore_config_rss_params *p)
2565 {
2566     int i;
2567
2568     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2569     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2570     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2571         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2572
2573         /* Print 4 bytes in a line */
2574         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2575             (((i + 1) & 0x3) == 0)) {
2576             BLOGD(sc, DBG_LOAD, "\n");
2577             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2578         }
2579     }
2580
2581     BLOGD(sc, DBG_LOAD, "\n");
2582 }
2583 #endif
2584
2585 /*
2586  * FreeBSD Device probe function.
2587  *
2588  * Compares the device found to the driver's list of supported devices and
2589  * reports back to the bsd loader whether this is the right driver for the device.
2590  * This is the driver entry function called from the "kldload" command.
2591  *
2592  * Returns:
2593  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2594  */
2595 static int
2596 bxe_probe(device_t dev)
2597 {
2598     struct bxe_softc *sc;
2599     struct bxe_device_type *t;
2600     char *descbuf;
2601     uint16_t did, sdid, svid, vid;
2602
2603     /* Find our device structure */
2604     sc = device_get_softc(dev);
2605     sc->dev = dev;
2606     t = bxe_devs;
2607
2608     /* Get the data for the device to be probed. */
2609     vid  = pci_get_vendor(dev);
2610     did  = pci_get_device(dev);
2611     svid = pci_get_subvendor(dev);
2612     sdid = pci_get_subdevice(dev);
2613
2614     BLOGD(sc, DBG_LOAD,
2615           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2616           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2617
2618     /* Look through the list of known devices for a match. */
2619     while (t->bxe_name != NULL) {
2620         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2621             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2622             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2623             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2624             if (descbuf == NULL)
2625                 return (ENOMEM);
2626
2627             /* Print out the device identity. */
2628             snprintf(descbuf, BXE_DEVDESC_MAX,
2629                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2630                      (((pci_read_config(dev, PCIR_REVID, 4) &
2631                         0xf0) >> 4) + 'A'),
2632                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2633                      BXE_DRIVER_VERSION);
2634
2635             device_set_desc_copy(dev, descbuf);
2636             free(descbuf, M_TEMP);
2637             return (BUS_PROBE_DEFAULT);
2638         }
2639         t++;
2640     }
2641
2642     return (ENXIO);
2643 }
2644
2645 static void
2646 bxe_init_mutexes(struct bxe_softc *sc)
2647 {
2648 #ifdef BXE_CORE_LOCK_SX
2649     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2650              "bxe%d_core_lock", sc->unit);
2651     sx_init(&sc->core_sx, sc->core_sx_name);
2652 #else
2653     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2654              "bxe%d_core_lock", sc->unit);
2655     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2656 #endif
2657
2658     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2659              "bxe%d_sp_lock", sc->unit);
2660     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2661
2662     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2663              "bxe%d_dmae_lock", sc->unit);
2664     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2665
2666     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2667              "bxe%d_phy_lock", sc->unit);
2668     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2669
2670     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2671              "bxe%d_fwmb_lock", sc->unit);
2672     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2673
2674     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2675              "bxe%d_print_lock", sc->unit);
2676     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2677
2678     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2679              "bxe%d_stats_lock", sc->unit);
2680     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2681
2682     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2683              "bxe%d_mcast_lock", sc->unit);
2684     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2685 }
2686
2687 static void
2688 bxe_release_mutexes(struct bxe_softc *sc)
2689 {
2690 #ifdef BXE_CORE_LOCK_SX
2691     sx_destroy(&sc->core_sx);
2692 #else
2693     if (mtx_initialized(&sc->core_mtx)) {
2694         mtx_destroy(&sc->core_mtx);
2695     }
2696 #endif
2697
2698     if (mtx_initialized(&sc->sp_mtx)) {
2699         mtx_destroy(&sc->sp_mtx);
2700     }
2701
2702     if (mtx_initialized(&sc->dmae_mtx)) {
2703         mtx_destroy(&sc->dmae_mtx);
2704     }
2705
2706     if (mtx_initialized(&sc->port.phy_mtx)) {
2707         mtx_destroy(&sc->port.phy_mtx);
2708     }
2709
2710     if (mtx_initialized(&sc->fwmb_mtx)) {
2711         mtx_destroy(&sc->fwmb_mtx);
2712     }
2713
2714     if (mtx_initialized(&sc->print_mtx)) {
2715         mtx_destroy(&sc->print_mtx);
2716     }
2717
2718     if (mtx_initialized(&sc->stats_mtx)) {
2719         mtx_destroy(&sc->stats_mtx);
2720     }
2721
2722     if (mtx_initialized(&sc->mcast_mtx)) {
2723         mtx_destroy(&sc->mcast_mtx);
2724     }
2725 }
2726
2727 static void
2728 bxe_tx_disable(struct bxe_softc* sc)
2729 {
2730     struct ifnet *ifp = sc->ifnet;
2731
2732     /* tell the stack the driver is stopped and TX queue is full */
2733     if (ifp != NULL) {
2734         ifp->if_drv_flags = 0;
2735     }
2736 }
2737
2738 static void
2739 bxe_drv_pulse(struct bxe_softc *sc)
2740 {
2741     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2742              sc->fw_drv_pulse_wr_seq);
2743 }
2744
2745 static inline uint16_t
2746 bxe_tx_avail(struct bxe_softc *sc,
2747              struct bxe_fastpath *fp)
2748 {
2749     int16_t  used;
2750     uint16_t prod;
2751     uint16_t cons;
2752
2753     prod = fp->tx_bd_prod;
2754     cons = fp->tx_bd_cons;
2755
2756     used = SUB_S16(prod, cons);
2757
2758 #if 0
2759     KASSERT((used < 0), ("used tx bds < 0"));
2760     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2761     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2762             ("invalid number of tx bds used"));
2763 #endif
2764
2765     return (int16_t)(sc->tx_ring_size) - used;
2766 }
2767
2768 static inline int
2769 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2770 {
2771     uint16_t hw_cons;
2772
2773     mb(); /* status block fields can change */
2774     hw_cons = le16toh(*fp->tx_cons_sb);
2775     return (hw_cons != fp->tx_pkt_cons);
2776 }
2777
2778 static inline uint8_t
2779 bxe_has_tx_work(struct bxe_fastpath *fp)
2780 {
2781     /* expand this for multi-cos if ever supported */
2782     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2783 }
2784
2785 static inline int
2786 bxe_has_rx_work(struct bxe_fastpath *fp)
2787 {
2788     uint16_t rx_cq_cons_sb;
2789
2790     mb(); /* status block fields can change */
2791     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2792     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2793         rx_cq_cons_sb++;
2794     return (fp->rx_cq_cons != rx_cq_cons_sb);
2795 }
2796
2797 static void
2798 bxe_sp_event(struct bxe_softc    *sc,
2799              struct bxe_fastpath *fp,
2800              union eth_rx_cqe    *rr_cqe)
2801 {
2802     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2803     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2804     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2805     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2806
2807     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2808           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2809
2810 #if 0
2811     /*
2812      * If cid is within VF range, replace the slowpath object with the
2813      * one corresponding to this VF
2814      */
2815     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2816         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2817     }
2818 #endif
2819
2820     switch (command) {
2821     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2822         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2823         drv_cmd = ECORE_Q_CMD_UPDATE;
2824         break;
2825
2826     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2827         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2828         drv_cmd = ECORE_Q_CMD_SETUP;
2829         break;
2830
2831     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2832         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2833         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2834         break;
2835
2836     case (RAMROD_CMD_ID_ETH_HALT):
2837         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2838         drv_cmd = ECORE_Q_CMD_HALT;
2839         break;
2840
2841     case (RAMROD_CMD_ID_ETH_TERMINATE):
2842         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2843         drv_cmd = ECORE_Q_CMD_TERMINATE;
2844         break;
2845
2846     case (RAMROD_CMD_ID_ETH_EMPTY):
2847         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2848         drv_cmd = ECORE_Q_CMD_EMPTY;
2849         break;
2850
2851     default:
2852         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2853               command, fp->index);
2854         return;
2855     }
2856
2857     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2858         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2859         /*
2860          * q_obj->complete_cmd() failure means that this was
2861          * an unexpected completion.
2862          *
2863          * In this case we don't want to increase the sc->spq_left
2864          * because apparently we haven't sent this command the first
2865          * place.
2866          */
2867         // bxe_panic(sc, ("Unexpected SP completion\n"));
2868         return;
2869     }
2870
2871 #if 0
2872     /* SRIOV: reschedule any 'in_progress' operations */
2873     bxe_iov_sp_event(sc, cid, TRUE);
2874 #endif
2875
2876     atomic_add_acq_long(&sc->cq_spq_left, 1);
2877
2878     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2879           atomic_load_acq_long(&sc->cq_spq_left));
2880
2881 #if 0
2882     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2883         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2884         /*
2885          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2886          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2887          * prevent case that both bits are cleared. At the end of load/unload
2888          * driver checks that sp_state is cleared and this order prevents
2889          * races.
2890          */
2891         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2892         wmb();
2893         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2894
2895         /* schedule the sp task as MCP ack is required */
2896         bxe_schedule_sp_task(sc);
2897     }
2898 #endif
2899 }
2900
2901 /*
2902  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2903  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2904  * the current aggregation queue as in-progress.
2905  */
2906 static void
2907 bxe_tpa_start(struct bxe_softc            *sc,
2908               struct bxe_fastpath         *fp,
2909               uint16_t                    queue,
2910               uint16_t                    cons,
2911               uint16_t                    prod,
2912               struct eth_fast_path_rx_cqe *cqe)
2913 {
2914     struct bxe_sw_rx_bd tmp_bd;
2915     struct bxe_sw_rx_bd *rx_buf;
2916     struct eth_rx_bd *rx_bd;
2917     int max_agg_queues;
2918     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2919     uint16_t index;
2920
2921     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2922                        "cons=%d prod=%d\n",
2923           fp->index, queue, cons, prod);
2924
2925     max_agg_queues = MAX_AGG_QS(sc);
2926
2927     KASSERT((queue < max_agg_queues),
2928             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2929              fp->index, queue, max_agg_queues));
2930
2931     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2932             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2933              fp->index, queue));
2934
2935     /* copy the existing mbuf and mapping from the TPA pool */
2936     tmp_bd = tpa_info->bd;
2937
2938     if (tmp_bd.m == NULL) {
2939         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2940               fp->index, queue);
2941         /* XXX Error handling? */
2942         return;
2943     }
2944
2945     /* change the TPA queue to the start state */
2946     tpa_info->state            = BXE_TPA_STATE_START;
2947     tpa_info->placement_offset = cqe->placement_offset;
2948     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2949     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2950     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2951
2952     fp->rx_tpa_queue_used |= (1 << queue);
2953
2954     /*
2955      * If all the buffer descriptors are filled with mbufs then fill in
2956      * the current consumer index with a new BD. Else if a maximum Rx
2957      * buffer limit is imposed then fill in the next producer index.
2958      */
2959     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2960                 prod : cons;
2961
2962     /* move the received mbuf and mapping to TPA pool */
2963     tpa_info->bd = fp->rx_mbuf_chain[cons];
2964
2965     /* release any existing RX BD mbuf mappings */
2966     if (cons != index) {
2967         rx_buf = &fp->rx_mbuf_chain[cons];
2968
2969         if (rx_buf->m_map != NULL) {
2970             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2971                             BUS_DMASYNC_POSTREAD);
2972             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2973         }
2974
2975         /*
2976          * We get here when the maximum number of rx buffers is less than
2977          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2978          * it out here without concern of a memory leak.
2979          */
2980         fp->rx_mbuf_chain[cons].m = NULL;
2981     }
2982
2983     /* update the Rx SW BD with the mbuf info from the TPA pool */
2984     fp->rx_mbuf_chain[index] = tmp_bd;
2985
2986     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2987     rx_bd = &fp->rx_chain[index];
2988     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2989     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2990 }
2991
2992 /*
2993  * When a TPA aggregation is completed, loop through the individual mbufs
2994  * of the aggregation, combining them into a single mbuf which will be sent
2995  * up the stack. Refill all freed SGEs with mbufs as we go along.
2996  */
2997 static int
2998 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2999                    struct bxe_fastpath       *fp,
3000                    struct bxe_sw_tpa_info    *tpa_info,
3001                    uint16_t                  queue,
3002                    uint16_t                  pages,
3003                    struct mbuf               *m,
3004                                struct eth_end_agg_rx_cqe *cqe,
3005                    uint16_t                  cqe_idx)
3006 {
3007     struct mbuf *m_frag;
3008     uint32_t frag_len, frag_size, i;
3009     uint16_t sge_idx;
3010     int rc = 0;
3011     int j;
3012
3013     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3014
3015     BLOGD(sc, DBG_LRO,
3016           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3017           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3018
3019     /* make sure the aggregated frame is not too big to handle */
3020     if (pages > 8 * PAGES_PER_SGE) {
3021         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3022                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3023               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3024               tpa_info->len_on_bd, frag_size);
3025         bxe_panic(sc, ("sge page count error\n"));
3026         return (EINVAL);
3027     }
3028
3029     /*
3030      * Scan through the scatter gather list pulling individual mbufs into a
3031      * single mbuf for the host stack.
3032      */
3033     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3034         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3035
3036         /*
3037          * Firmware gives the indices of the SGE as if the ring is an array
3038          * (meaning that the "next" element will consume 2 indices).
3039          */
3040         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3041
3042         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3043                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3044               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3045
3046         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3047
3048         /* allocate a new mbuf for the SGE */
3049         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3050         if (rc) {
3051             /* Leave all remaining SGEs in the ring! */
3052             return (rc);
3053         }
3054
3055         /* update the fragment length */
3056         m_frag->m_len = frag_len;
3057
3058         /* concatenate the fragment to the head mbuf */
3059         m_cat(m, m_frag);
3060         fp->eth_q_stats.mbuf_alloc_sge--;
3061
3062         /* update the TPA mbuf size and remaining fragment size */
3063         m->m_pkthdr.len += frag_len;
3064         frag_size -= frag_len;
3065     }
3066
3067     BLOGD(sc, DBG_LRO,
3068           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3069           fp->index, queue, frag_size);
3070
3071     return (rc);
3072 }
3073
3074 static inline void
3075 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3076 {
3077     int i, j;
3078
3079     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3080         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3081
3082         for (j = 0; j < 2; j++) {
3083             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3084             idx--;
3085         }
3086     }
3087 }
3088
3089 static inline void
3090 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3091 {
3092     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3093     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3094
3095     /*
3096      * Clear the two last indices in the page to 1. These are the indices that
3097      * correspond to the "next" element, hence will never be indicated and
3098      * should be removed from the calculations.
3099      */
3100     bxe_clear_sge_mask_next_elems(fp);
3101 }
3102
3103 static inline void
3104 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3105                         uint16_t            idx)
3106 {
3107     uint16_t last_max = fp->last_max_sge;
3108
3109     if (SUB_S16(idx, last_max) > 0) {
3110         fp->last_max_sge = idx;
3111     }
3112 }
3113
3114 static inline void
3115 bxe_update_sge_prod(struct bxe_softc          *sc,
3116                     struct bxe_fastpath       *fp,
3117                     uint16_t                  sge_len,
3118                     union eth_sgl_or_raw_data *cqe)
3119 {
3120     uint16_t last_max, last_elem, first_elem;
3121     uint16_t delta = 0;
3122     uint16_t i;
3123
3124     if (!sge_len) {
3125         return;
3126     }
3127
3128     /* first mark all used pages */
3129     for (i = 0; i < sge_len; i++) {
3130         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3131                             RX_SGE(le16toh(cqe->sgl[i])));
3132     }
3133
3134     BLOGD(sc, DBG_LRO,
3135           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3136           fp->index, sge_len - 1,
3137           le16toh(cqe->sgl[sge_len - 1]));
3138
3139     /* assume that the last SGE index is the biggest */
3140     bxe_update_last_max_sge(fp,
3141                             le16toh(cqe->sgl[sge_len - 1]));
3142
3143     last_max = RX_SGE(fp->last_max_sge);
3144     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3145     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3146
3147     /* if ring is not full */
3148     if (last_elem + 1 != first_elem) {
3149         last_elem++;
3150     }
3151
3152     /* now update the prod */
3153     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3154         if (__predict_true(fp->sge_mask[i])) {
3155             break;
3156         }
3157
3158         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3159         delta += BIT_VEC64_ELEM_SZ;
3160     }
3161
3162     if (delta > 0) {
3163         fp->rx_sge_prod += delta;
3164         /* clear page-end entries */
3165         bxe_clear_sge_mask_next_elems(fp);
3166     }
3167
3168     BLOGD(sc, DBG_LRO,
3169           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3170           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3171 }
3172
3173 /*
3174  * The aggregation on the current TPA queue has completed. Pull the individual
3175  * mbuf fragments together into a single mbuf, perform all necessary checksum
3176  * calculations, and send the resuting mbuf to the stack.
3177  */
3178 static void
3179 bxe_tpa_stop(struct bxe_softc          *sc,
3180              struct bxe_fastpath       *fp,
3181              struct bxe_sw_tpa_info    *tpa_info,
3182              uint16_t                  queue,
3183              uint16_t                  pages,
3184                          struct eth_end_agg_rx_cqe *cqe,
3185              uint16_t                  cqe_idx)
3186 {
3187     struct ifnet *ifp = sc->ifnet;
3188     struct mbuf *m;
3189     int rc = 0;
3190
3191     BLOGD(sc, DBG_LRO,
3192           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3193           fp->index, queue, tpa_info->placement_offset,
3194           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3195
3196     m = tpa_info->bd.m;
3197
3198     /* allocate a replacement before modifying existing mbuf */
3199     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3200     if (rc) {
3201         /* drop the frame and log an error */
3202         fp->eth_q_stats.rx_soft_errors++;
3203         goto bxe_tpa_stop_exit;
3204     }
3205
3206     /* we have a replacement, fixup the current mbuf */
3207     m_adj(m, tpa_info->placement_offset);
3208     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3209
3210     /* mark the checksums valid (taken care of by the firmware) */
3211     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3212     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3213     m->m_pkthdr.csum_data = 0xffff;
3214     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3215                                CSUM_IP_VALID   |
3216                                CSUM_DATA_VALID |
3217                                CSUM_PSEUDO_HDR);
3218
3219     /* aggregate all of the SGEs into a single mbuf */
3220     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3221     if (rc) {
3222         /* drop the packet and log an error */
3223         fp->eth_q_stats.rx_soft_errors++;
3224         m_freem(m);
3225     } else {
3226         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3227             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3228             m->m_flags |= M_VLANTAG;
3229         }
3230
3231         /* assign packet to this interface interface */
3232         m->m_pkthdr.rcvif = ifp;
3233
3234 #if __FreeBSD_version >= 800000
3235         /* specify what RSS queue was used for this flow */
3236         m->m_pkthdr.flowid = fp->index;
3237         m->m_flags |= M_FLOWID;
3238 #endif
3239
3240         ifp->if_ipackets++;
3241         fp->eth_q_stats.rx_tpa_pkts++;
3242
3243         /* pass the frame to the stack */
3244         (*ifp->if_input)(ifp, m);
3245     }
3246
3247     /* we passed an mbuf up the stack or dropped the frame */
3248     fp->eth_q_stats.mbuf_alloc_tpa--;
3249
3250 bxe_tpa_stop_exit:
3251
3252     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3253     fp->rx_tpa_queue_used &= ~(1 << queue);
3254 }
3255
3256 static uint8_t
3257 bxe_service_rxsgl(
3258                  struct bxe_fastpath *fp,
3259                  uint16_t len,
3260                  uint16_t lenonbd,
3261                  struct mbuf *m,
3262                  struct eth_fast_path_rx_cqe *cqe_fp)
3263 {
3264     struct mbuf *m_frag;
3265     uint16_t frags, frag_len;
3266     uint16_t sge_idx = 0;
3267     uint16_t j;
3268     uint8_t i, rc = 0;
3269     uint32_t frag_size;
3270
3271     /* adjust the mbuf */
3272     m->m_len = lenonbd;
3273
3274     frag_size =  len - lenonbd;
3275     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3276
3277     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3278         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3279
3280         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3281         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3282         m_frag->m_len = frag_len;
3283
3284        /* allocate a new mbuf for the SGE */
3285         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3286         if (rc) {
3287             /* Leave all remaining SGEs in the ring! */
3288             return (rc);
3289         }
3290         fp->eth_q_stats.mbuf_alloc_sge--;
3291
3292         /* concatenate the fragment to the head mbuf */
3293         m_cat(m, m_frag);
3294
3295         frag_size -= frag_len;
3296     }
3297
3298     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3299
3300     return rc;
3301 }
3302
3303 static uint8_t
3304 bxe_rxeof(struct bxe_softc    *sc,
3305           struct bxe_fastpath *fp)
3306 {
3307     struct ifnet *ifp = sc->ifnet;
3308     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3309     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3310     int rx_pkts = 0;
3311     int rc = 0;
3312
3313     BXE_FP_RX_LOCK(fp);
3314
3315     /* CQ "next element" is of the size of the regular element */
3316     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3317     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3318         hw_cq_cons++;
3319     }
3320
3321     bd_cons = fp->rx_bd_cons;
3322     bd_prod = fp->rx_bd_prod;
3323     bd_prod_fw = bd_prod;
3324     sw_cq_cons = fp->rx_cq_cons;
3325     sw_cq_prod = fp->rx_cq_prod;
3326
3327     /*
3328      * Memory barrier necessary as speculative reads of the rx
3329      * buffer can be ahead of the index in the status block
3330      */
3331     rmb();
3332
3333     BLOGD(sc, DBG_RX,
3334           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3335           fp->index, hw_cq_cons, sw_cq_cons);
3336
3337     while (sw_cq_cons != hw_cq_cons) {
3338         struct bxe_sw_rx_bd *rx_buf = NULL;
3339         union eth_rx_cqe *cqe;
3340         struct eth_fast_path_rx_cqe *cqe_fp;
3341         uint8_t cqe_fp_flags;
3342         enum eth_rx_cqe_type cqe_fp_type;
3343         uint16_t len, lenonbd,  pad;
3344         struct mbuf *m = NULL;
3345
3346         comp_ring_cons = RCQ(sw_cq_cons);
3347         bd_prod = RX_BD(bd_prod);
3348         bd_cons = RX_BD(bd_cons);
3349
3350         cqe          = &fp->rcq_chain[comp_ring_cons];
3351         cqe_fp       = &cqe->fast_path_cqe;
3352         cqe_fp_flags = cqe_fp->type_error_flags;
3353         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3354
3355         BLOGD(sc, DBG_RX,
3356               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3357               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3358               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3359               fp->index,
3360               hw_cq_cons,
3361               sw_cq_cons,
3362               bd_prod,
3363               bd_cons,
3364               CQE_TYPE(cqe_fp_flags),
3365               cqe_fp_flags,
3366               cqe_fp->status_flags,
3367               le32toh(cqe_fp->rss_hash_result),
3368               le16toh(cqe_fp->vlan_tag),
3369               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3370               le16toh(cqe_fp->len_on_bd));
3371
3372         /* is this a slowpath msg? */
3373         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3374             bxe_sp_event(sc, fp, cqe);
3375             goto next_cqe;
3376         }
3377
3378         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3379
3380         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3381             struct bxe_sw_tpa_info *tpa_info;
3382             uint16_t frag_size, pages;
3383             uint8_t queue;
3384
3385 #if 0
3386             /* sanity check */
3387             if (!fp->tpa_enable &&
3388                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3389                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3390                       CQE_TYPE(cqe_fp_type));
3391             }
3392 #endif
3393
3394             if (CQE_TYPE_START(cqe_fp_type)) {
3395                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3396                               bd_cons, bd_prod, cqe_fp);
3397                 m = NULL; /* packet not ready yet */
3398                 goto next_rx;
3399             }
3400
3401             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3402                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3403
3404             queue = cqe->end_agg_cqe.queue_index;
3405             tpa_info = &fp->rx_tpa_info[queue];
3406
3407             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3408                   fp->index, queue);
3409
3410             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3411                          tpa_info->len_on_bd);
3412             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3413
3414             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3415                          &cqe->end_agg_cqe, comp_ring_cons);
3416
3417             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3418
3419             goto next_cqe;
3420         }
3421
3422         /* non TPA */
3423
3424         /* is this an error packet? */
3425         if (__predict_false(cqe_fp_flags &
3426                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3427             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3428             fp->eth_q_stats.rx_soft_errors++;
3429             goto next_rx;
3430         }
3431
3432         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3433         lenonbd = le16toh(cqe_fp->len_on_bd);
3434         pad = cqe_fp->placement_offset;
3435
3436         m = rx_buf->m;
3437
3438         if (__predict_false(m == NULL)) {
3439             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3440                   bd_cons, fp->index);
3441             goto next_rx;
3442         }
3443
3444         /* XXX double copy if packet length under a threshold */
3445
3446         /*
3447          * If all the buffer descriptors are filled with mbufs then fill in
3448          * the current consumer index with a new BD. Else if a maximum Rx
3449          * buffer limit is imposed then fill in the next producer index.
3450          */
3451         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3452                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3453                                       bd_prod : bd_cons);
3454         if (rc != 0) {
3455
3456             /* we simply reuse the received mbuf and don't post it to the stack */
3457             m = NULL;
3458
3459             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3460                   fp->index, rc);
3461             fp->eth_q_stats.rx_soft_errors++;
3462
3463             if (sc->max_rx_bufs != RX_BD_USABLE) {
3464                 /* copy this consumer index to the producer index */
3465                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3466                        sizeof(struct bxe_sw_rx_bd));
3467                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3468             }
3469
3470             goto next_rx;
3471         }
3472
3473         /* current mbuf was detached from the bd */
3474         fp->eth_q_stats.mbuf_alloc_rx--;
3475
3476         /* we allocated a replacement mbuf, fixup the current one */
3477         m_adj(m, pad);
3478         m->m_pkthdr.len = m->m_len = len;
3479
3480         if (len != lenonbd){
3481             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3482             if (rc)
3483                 break;
3484             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3485         }
3486
3487         /* assign packet to this interface interface */
3488         m->m_pkthdr.rcvif = ifp;
3489
3490         /* assume no hardware checksum has complated */
3491         m->m_pkthdr.csum_flags = 0;
3492
3493         /* validate checksum if offload enabled */
3494         if (ifp->if_capenable & IFCAP_RXCSUM) {
3495             /* check for a valid IP frame */
3496             if (!(cqe->fast_path_cqe.status_flags &
3497                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3498                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3499                 if (__predict_false(cqe_fp_flags &
3500                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3501                     fp->eth_q_stats.rx_hw_csum_errors++;
3502                 } else {
3503                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3504                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3505                 }
3506             }
3507
3508             /* check for a valid TCP/UDP frame */
3509             if (!(cqe->fast_path_cqe.status_flags &
3510                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3511                 if (__predict_false(cqe_fp_flags &
3512                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3513                     fp->eth_q_stats.rx_hw_csum_errors++;
3514                 } else {
3515                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3516                     m->m_pkthdr.csum_data = 0xFFFF;
3517                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3518                                                CSUM_PSEUDO_HDR);
3519                 }
3520             }
3521         }
3522
3523         /* if there is a VLAN tag then flag that info */
3524         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3525             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3526             m->m_flags |= M_VLANTAG;
3527         }
3528
3529 #if __FreeBSD_version >= 800000
3530         /* specify what RSS queue was used for this flow */
3531         m->m_pkthdr.flowid = fp->index;
3532         m->m_flags |= M_FLOWID;
3533 #endif
3534
3535 next_rx:
3536
3537         bd_cons    = RX_BD_NEXT(bd_cons);
3538         bd_prod    = RX_BD_NEXT(bd_prod);
3539         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3540
3541         /* pass the frame to the stack */
3542         if (__predict_true(m != NULL)) {
3543             ifp->if_ipackets++;
3544             rx_pkts++;
3545             (*ifp->if_input)(ifp, m);
3546         }
3547
3548 next_cqe:
3549
3550         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3551         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3552
3553         /* limit spinning on the queue */
3554         if (rc != 0)
3555             break;
3556
3557         if (rx_pkts == sc->rx_budget) {
3558             fp->eth_q_stats.rx_budget_reached++;
3559             break;
3560         }
3561     } /* while work to do */
3562
3563     fp->rx_bd_cons = bd_cons;
3564     fp->rx_bd_prod = bd_prod_fw;
3565     fp->rx_cq_cons = sw_cq_cons;
3566     fp->rx_cq_prod = sw_cq_prod;
3567
3568     /* Update producers */
3569     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3570
3571     fp->eth_q_stats.rx_pkts += rx_pkts;
3572     fp->eth_q_stats.rx_calls++;
3573
3574     BXE_FP_RX_UNLOCK(fp);
3575
3576     return (sw_cq_cons != hw_cq_cons);
3577 }
3578
3579 static uint16_t
3580 bxe_free_tx_pkt(struct bxe_softc    *sc,
3581                 struct bxe_fastpath *fp,
3582                 uint16_t            idx)
3583 {
3584     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3585     struct eth_tx_start_bd *tx_start_bd;
3586     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3587     uint16_t new_cons;
3588     int nbd;
3589
3590     /* unmap the mbuf from non-paged memory */
3591     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3592
3593     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3594     nbd = le16toh(tx_start_bd->nbd) - 1;
3595
3596 #if 0
3597     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3598         bxe_panic(sc, ("BAD nbd!\n"));
3599     }
3600 #endif
3601
3602     new_cons = (tx_buf->first_bd + nbd);
3603
3604 #if 0
3605     struct eth_tx_bd *tx_data_bd;
3606
3607     /*
3608      * The following code doesn't do anything but is left here
3609      * for clarity on what the new value of new_cons skipped.
3610      */
3611
3612     /* get the next bd */
3613     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3614
3615     /* skip the parse bd */
3616     --nbd;
3617     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3618
3619     /* skip the TSO split header bd since they have no mapping */
3620     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3621         --nbd;
3622         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3623     }
3624
3625     /* now free frags */
3626     while (nbd > 0) {
3627         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3628         if (--nbd) {
3629             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3630         }
3631     }
3632 #endif
3633
3634     /* free the mbuf */
3635     if (__predict_true(tx_buf->m != NULL)) {
3636         m_freem(tx_buf->m);
3637         fp->eth_q_stats.mbuf_alloc_tx--;
3638     } else {
3639         fp->eth_q_stats.tx_chain_lost_mbuf++;
3640     }
3641
3642     tx_buf->m = NULL;
3643     tx_buf->first_bd = 0;
3644
3645     return (new_cons);
3646 }
3647
3648 /* transmit timeout watchdog */
3649 static int
3650 bxe_watchdog(struct bxe_softc    *sc,
3651              struct bxe_fastpath *fp)
3652 {
3653     BXE_FP_TX_LOCK(fp);
3654
3655     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3656         BXE_FP_TX_UNLOCK(fp);
3657         return (0);
3658     }
3659
3660     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3661
3662     BXE_FP_TX_UNLOCK(fp);
3663
3664     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3665     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3666
3667     return (-1);
3668 }
3669
3670 /* processes transmit completions */
3671 static uint8_t
3672 bxe_txeof(struct bxe_softc    *sc,
3673           struct bxe_fastpath *fp)
3674 {
3675     struct ifnet *ifp = sc->ifnet;
3676     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3677     uint16_t tx_bd_avail;
3678
3679     BXE_FP_TX_LOCK_ASSERT(fp);
3680
3681     bd_cons = fp->tx_bd_cons;
3682     hw_cons = le16toh(*fp->tx_cons_sb);
3683     sw_cons = fp->tx_pkt_cons;
3684
3685     while (sw_cons != hw_cons) {
3686         pkt_cons = TX_BD(sw_cons);
3687
3688         BLOGD(sc, DBG_TX,
3689               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3690               fp->index, hw_cons, sw_cons, pkt_cons);
3691
3692         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3693
3694         sw_cons++;
3695     }
3696
3697     fp->tx_pkt_cons = sw_cons;
3698     fp->tx_bd_cons  = bd_cons;
3699
3700     BLOGD(sc, DBG_TX,
3701           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3702           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3703
3704     mb();
3705
3706     tx_bd_avail = bxe_tx_avail(sc, fp);
3707
3708     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3709         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3710     } else {
3711         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3712     }
3713
3714     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3715         /* reset the watchdog timer if there are pending transmits */
3716         fp->watchdog_timer = BXE_TX_TIMEOUT;
3717         return (TRUE);
3718     } else {
3719         /* clear watchdog when there are no pending transmits */
3720         fp->watchdog_timer = 0;
3721         return (FALSE);
3722     }
3723 }
3724
3725 static void
3726 bxe_drain_tx_queues(struct bxe_softc *sc)
3727 {
3728     struct bxe_fastpath *fp;
3729     int i, count;
3730
3731     /* wait until all TX fastpath tasks have completed */
3732     for (i = 0; i < sc->num_queues; i++) {
3733         fp = &sc->fp[i];
3734
3735         count = 1000;
3736
3737         while (bxe_has_tx_work(fp)) {
3738
3739             BXE_FP_TX_LOCK(fp);
3740             bxe_txeof(sc, fp);
3741             BXE_FP_TX_UNLOCK(fp);
3742
3743             if (count == 0) {
3744                 BLOGE(sc, "Timeout waiting for fp[%d] "
3745                           "transmits to complete!\n", i);
3746                 bxe_panic(sc, ("tx drain failure\n"));
3747                 return;
3748             }
3749
3750             count--;
3751             DELAY(1000);
3752             rmb();
3753         }
3754     }
3755
3756     return;
3757 }
3758
3759 static int
3760 bxe_del_all_macs(struct bxe_softc          *sc,
3761                  struct ecore_vlan_mac_obj *mac_obj,
3762                  int                       mac_type,
3763                  uint8_t                   wait_for_comp)
3764 {
3765     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3766     int rc;
3767
3768     /* wait for completion of requested */
3769     if (wait_for_comp) {
3770         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3771     }
3772
3773     /* Set the mac type of addresses we want to clear */
3774     bxe_set_bit(mac_type, &vlan_mac_flags);
3775
3776     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3777     if (rc < 0) {
3778         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3779     }
3780
3781     return (rc);
3782 }
3783
3784 static int
3785 bxe_fill_accept_flags(struct bxe_softc *sc,
3786                       uint32_t         rx_mode,
3787                       unsigned long    *rx_accept_flags,
3788                       unsigned long    *tx_accept_flags)
3789 {
3790     /* Clear the flags first */
3791     *rx_accept_flags = 0;
3792     *tx_accept_flags = 0;
3793
3794     switch (rx_mode) {
3795     case BXE_RX_MODE_NONE:
3796         /*
3797          * 'drop all' supersedes any accept flags that may have been
3798          * passed to the function.
3799          */
3800         break;
3801
3802     case BXE_RX_MODE_NORMAL:
3803         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3804         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3805         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3806
3807         /* internal switching mode */
3808         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3809         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3810         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3811
3812         break;
3813
3814     case BXE_RX_MODE_ALLMULTI:
3815         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3816         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3817         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3818
3819         /* internal switching mode */
3820         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3821         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3822         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3823
3824         break;
3825
3826     case BXE_RX_MODE_PROMISC:
3827         /*
3828          * According to deffinition of SI mode, iface in promisc mode
3829          * should receive matched and unmatched (in resolution of port)
3830          * unicast packets.
3831          */
3832         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3833         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3834         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3835         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3836
3837         /* internal switching mode */
3838         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3839         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3840
3841         if (IS_MF_SI(sc)) {
3842             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3843         } else {
3844             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3845         }
3846
3847         break;
3848
3849     default:
3850         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3851         return (-1);
3852     }
3853
3854     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3855     if (rx_mode != BXE_RX_MODE_NONE) {
3856         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3857         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3858     }
3859
3860     return (0);
3861 }
3862
3863 static int
3864 bxe_set_q_rx_mode(struct bxe_softc *sc,
3865                   uint8_t          cl_id,
3866                   unsigned long    rx_mode_flags,
3867                   unsigned long    rx_accept_flags,
3868                   unsigned long    tx_accept_flags,
3869                   unsigned long    ramrod_flags)
3870 {
3871     struct ecore_rx_mode_ramrod_params ramrod_param;
3872     int rc;
3873
3874     memset(&ramrod_param, 0, sizeof(ramrod_param));
3875
3876     /* Prepare ramrod parameters */
3877     ramrod_param.cid = 0;
3878     ramrod_param.cl_id = cl_id;
3879     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3880     ramrod_param.func_id = SC_FUNC(sc);
3881
3882     ramrod_param.pstate = &sc->sp_state;
3883     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3884
3885     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3886     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3887
3888     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3889
3890     ramrod_param.ramrod_flags = ramrod_flags;
3891     ramrod_param.rx_mode_flags = rx_mode_flags;
3892
3893     ramrod_param.rx_accept_flags = rx_accept_flags;
3894     ramrod_param.tx_accept_flags = tx_accept_flags;
3895
3896     rc = ecore_config_rx_mode(sc, &ramrod_param);
3897     if (rc < 0) {
3898         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3899         return (rc);
3900     }
3901
3902     return (0);
3903 }
3904
3905 static int
3906 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3907 {
3908     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3909     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3910     int rc;
3911
3912     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3913                                &tx_accept_flags);
3914     if (rc) {
3915         return (rc);
3916     }
3917
3918     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3919     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3920
3921     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3922     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3923                               rx_accept_flags, tx_accept_flags,
3924                               ramrod_flags));
3925 }
3926
3927 /* returns the "mcp load_code" according to global load_count array */
3928 static int
3929 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3930 {
3931     int path = SC_PATH(sc);
3932     int port = SC_PORT(sc);
3933
3934     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3935           path, load_count[path][0], load_count[path][1],
3936           load_count[path][2]);
3937     load_count[path][0]++;
3938     load_count[path][1 + port]++;
3939     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3940           path, load_count[path][0], load_count[path][1],
3941           load_count[path][2]);
3942     if (load_count[path][0] == 1) {
3943         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3944     } else if (load_count[path][1 + port] == 1) {
3945         return (FW_MSG_CODE_DRV_LOAD_PORT);
3946     } else {
3947         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3948     }
3949 }
3950
3951 /* returns the "mcp load_code" according to global load_count array */
3952 static int
3953 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3954 {
3955     int port = SC_PORT(sc);
3956     int path = SC_PATH(sc);
3957
3958     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3959           path, load_count[path][0], load_count[path][1],
3960           load_count[path][2]);
3961     load_count[path][0]--;
3962     load_count[path][1 + port]--;
3963     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3964           path, load_count[path][0], load_count[path][1],
3965           load_count[path][2]);
3966     if (load_count[path][0] == 0) {
3967         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3968     } else if (load_count[path][1 + port] == 0) {
3969         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3970     } else {
3971         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3972     }
3973 }
3974
3975 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3976 static uint32_t
3977 bxe_send_unload_req(struct bxe_softc *sc,
3978                     int              unload_mode)
3979 {
3980     uint32_t reset_code = 0;
3981 #if 0
3982     int port = SC_PORT(sc);
3983     int path = SC_PATH(sc);
3984 #endif
3985
3986     /* Select the UNLOAD request mode */
3987     if (unload_mode == UNLOAD_NORMAL) {
3988         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3989     }
3990 #if 0
3991     else if (sc->flags & BXE_NO_WOL_FLAG) {
3992         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3993     } else if (sc->wol) {
3994         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3995         uint8_t *mac_addr = sc->dev->dev_addr;
3996         uint32_t val;
3997         uint16_t pmc;
3998
3999         /*
4000          * The mac address is written to entries 1-4 to
4001          * preserve entry 0 which is used by the PMF
4002          */
4003         uint8_t entry = (SC_VN(sc) + 1)*8;
4004
4005         val = (mac_addr[0] << 8) | mac_addr[1];
4006         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
4007
4008         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
4009               (mac_addr[4] << 8) | mac_addr[5];
4010         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
4011
4012         /* Enable the PME and clear the status */
4013         pmc = pci_read_config(sc->dev,
4014                               (sc->devinfo.pcie_pm_cap_reg +
4015                                PCIR_POWER_STATUS),
4016                               2);
4017         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
4018         pci_write_config(sc->dev,
4019                          (sc->devinfo.pcie_pm_cap_reg +
4020                           PCIR_POWER_STATUS),
4021                          pmc, 4);
4022
4023         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
4024     }
4025 #endif
4026     else {
4027         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
4028     }
4029
4030     /* Send the request to the MCP */
4031     if (!BXE_NOMCP(sc)) {
4032         reset_code = bxe_fw_command(sc, reset_code, 0);
4033     } else {
4034         reset_code = bxe_nic_unload_no_mcp(sc);
4035     }
4036
4037     return (reset_code);
4038 }
4039
4040 /* send UNLOAD_DONE command to the MCP */
4041 static void
4042 bxe_send_unload_done(struct bxe_softc *sc,
4043                      uint8_t          keep_link)
4044 {
4045     uint32_t reset_param =
4046         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
4047
4048     /* Report UNLOAD_DONE to MCP */
4049     if (!BXE_NOMCP(sc)) {
4050         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
4051     }
4052 }
4053
4054 static int
4055 bxe_func_wait_started(struct bxe_softc *sc)
4056 {
4057     int tout = 50;
4058
4059     if (!sc->port.pmf) {
4060         return (0);
4061     }
4062
4063     /*
4064      * (assumption: No Attention from MCP at this stage)
4065      * PMF probably in the middle of TX disable/enable transaction
4066      * 1. Sync IRS for default SB
4067      * 2. Sync SP queue - this guarantees us that attention handling started
4068      * 3. Wait, that TX disable/enable transaction completes
4069      *
4070      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4071      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4072      * received completion for the transaction the state is TX_STOPPED.
4073      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4074      * transaction.
4075      */
4076
4077     /* XXX make sure default SB ISR is done */
4078     /* need a way to synchronize an irq (intr_mtx?) */
4079
4080     /* XXX flush any work queues */
4081
4082     while (ecore_func_get_state(sc, &sc->func_obj) !=
4083            ECORE_F_STATE_STARTED && tout--) {
4084         DELAY(20000);
4085     }
4086
4087     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4088         /*
4089          * Failed to complete the transaction in a "good way"
4090          * Force both transactions with CLR bit.
4091          */
4092         struct ecore_func_state_params func_params = { NULL };
4093
4094         BLOGE(sc, "Unexpected function state! "
4095                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4096
4097         func_params.f_obj = &sc->func_obj;
4098         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4099
4100         /* STARTED-->TX_STOPPED */
4101         func_params.cmd = ECORE_F_CMD_TX_STOP;
4102         ecore_func_state_change(sc, &func_params);
4103
4104         /* TX_STOPPED-->STARTED */
4105         func_params.cmd = ECORE_F_CMD_TX_START;
4106         return (ecore_func_state_change(sc, &func_params));
4107     }
4108
4109     return (0);
4110 }
4111
4112 static int
4113 bxe_stop_queue(struct bxe_softc *sc,
4114                int              index)
4115 {
4116     struct bxe_fastpath *fp = &sc->fp[index];
4117     struct ecore_queue_state_params q_params = { NULL };
4118     int rc;
4119
4120     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4121
4122     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4123     /* We want to wait for completion in this context */
4124     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4125
4126     /* Stop the primary connection: */
4127
4128     /* ...halt the connection */
4129     q_params.cmd = ECORE_Q_CMD_HALT;
4130     rc = ecore_queue_state_change(sc, &q_params);
4131     if (rc) {
4132         return (rc);
4133     }
4134
4135     /* ...terminate the connection */
4136     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4137     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4138     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4139     rc = ecore_queue_state_change(sc, &q_params);
4140     if (rc) {
4141         return (rc);
4142     }
4143
4144     /* ...delete cfc entry */
4145     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4146     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4147     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4148     return (ecore_queue_state_change(sc, &q_params));
4149 }
4150
4151 /* wait for the outstanding SP commands */
4152 static inline uint8_t
4153 bxe_wait_sp_comp(struct bxe_softc *sc,
4154                  unsigned long    mask)
4155 {
4156     unsigned long tmp;
4157     int tout = 5000; /* wait for 5 secs tops */
4158
4159     while (tout--) {
4160         mb();
4161         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4162             return (TRUE);
4163         }
4164
4165         DELAY(1000);
4166     }
4167
4168     mb();
4169
4170     tmp = atomic_load_acq_long(&sc->sp_state);
4171     if (tmp & mask) {
4172         BLOGE(sc, "Filtering completion timed out: "
4173                   "sp_state 0x%lx, mask 0x%lx\n",
4174               tmp, mask);
4175         return (FALSE);
4176     }
4177
4178     return (FALSE);
4179 }
4180
4181 static int
4182 bxe_func_stop(struct bxe_softc *sc)
4183 {
4184     struct ecore_func_state_params func_params = { NULL };
4185     int rc;
4186
4187     /* prepare parameters for function state transitions */
4188     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4189     func_params.f_obj = &sc->func_obj;
4190     func_params.cmd = ECORE_F_CMD_STOP;
4191
4192     /*
4193      * Try to stop the function the 'good way'. If it fails (in case
4194      * of a parity error during bxe_chip_cleanup()) and we are
4195      * not in a debug mode, perform a state transaction in order to
4196      * enable further HW_RESET transaction.
4197      */
4198     rc = ecore_func_state_change(sc, &func_params);
4199     if (rc) {
4200         BLOGE(sc, "FUNC_STOP ramrod failed. "
4201                   "Running a dry transaction\n");
4202         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4203         return (ecore_func_state_change(sc, &func_params));
4204     }
4205
4206     return (0);
4207 }
4208
4209 static int
4210 bxe_reset_hw(struct bxe_softc *sc,
4211              uint32_t         load_code)
4212 {
4213     struct ecore_func_state_params func_params = { NULL };
4214
4215     /* Prepare parameters for function state transitions */
4216     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4217
4218     func_params.f_obj = &sc->func_obj;
4219     func_params.cmd = ECORE_F_CMD_HW_RESET;
4220
4221     func_params.params.hw_init.load_phase = load_code;
4222
4223     return (ecore_func_state_change(sc, &func_params));
4224 }
4225
4226 static void
4227 bxe_int_disable_sync(struct bxe_softc *sc,
4228                      int              disable_hw)
4229 {
4230     if (disable_hw) {
4231         /* prevent the HW from sending interrupts */
4232         bxe_int_disable(sc);
4233     }
4234
4235     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4236     /* make sure all ISRs are done */
4237
4238     /* XXX make sure sp_task is not running */
4239     /* cancel and flush work queues */
4240 }
4241
4242 static void
4243 bxe_chip_cleanup(struct bxe_softc *sc,
4244                  uint32_t         unload_mode,
4245                  uint8_t          keep_link)
4246 {
4247     int port = SC_PORT(sc);
4248     struct ecore_mcast_ramrod_params rparam = { NULL };
4249     uint32_t reset_code;
4250     int i, rc = 0;
4251
4252     bxe_drain_tx_queues(sc);
4253
4254     /* give HW time to discard old tx messages */
4255     DELAY(1000);
4256
4257     /* Clean all ETH MACs */
4258     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4259     if (rc < 0) {
4260         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4261     }
4262
4263     /* Clean up UC list  */
4264     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4265     if (rc < 0) {
4266         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4267     }
4268
4269     /* Disable LLH */
4270     if (!CHIP_IS_E1(sc)) {
4271         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4272     }
4273
4274     /* Set "drop all" to stop Rx */
4275
4276     /*
4277      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4278      * a race between the completion code and this code.
4279      */
4280     BXE_MCAST_LOCK(sc);
4281
4282     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4283         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4284     } else {
4285         bxe_set_storm_rx_mode(sc);
4286     }
4287
4288     /* Clean up multicast configuration */
4289     rparam.mcast_obj = &sc->mcast_obj;
4290     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4291     if (rc < 0) {
4292         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4293     }
4294
4295     BXE_MCAST_UNLOCK(sc);
4296
4297     // XXX bxe_iov_chip_cleanup(sc);
4298
4299     /*
4300      * Send the UNLOAD_REQUEST to the MCP. This will return if
4301      * this function should perform FUNCTION, PORT, or COMMON HW
4302      * reset.
4303      */
4304     reset_code = bxe_send_unload_req(sc, unload_mode);
4305
4306     /*
4307      * (assumption: No Attention from MCP at this stage)
4308      * PMF probably in the middle of TX disable/enable transaction
4309      */
4310     rc = bxe_func_wait_started(sc);
4311     if (rc) {
4312         BLOGE(sc, "bxe_func_wait_started failed\n");
4313     }
4314
4315     /*
4316      * Close multi and leading connections
4317      * Completions for ramrods are collected in a synchronous way
4318      */
4319     for (i = 0; i < sc->num_queues; i++) {
4320         if (bxe_stop_queue(sc, i)) {
4321             goto unload_error;
4322         }
4323     }
4324
4325     /*
4326      * If SP settings didn't get completed so far - something
4327      * very wrong has happen.
4328      */
4329     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4330         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4331     }
4332
4333 unload_error:
4334
4335     rc = bxe_func_stop(sc);
4336     if (rc) {
4337         BLOGE(sc, "Function stop failed!\n");
4338     }
4339
4340     /* disable HW interrupts */
4341     bxe_int_disable_sync(sc, TRUE);
4342
4343     /* detach interrupts */
4344     bxe_interrupt_detach(sc);
4345
4346     /* Reset the chip */
4347     rc = bxe_reset_hw(sc, reset_code);
4348     if (rc) {
4349         BLOGE(sc, "Hardware reset failed\n");
4350     }
4351
4352     /* Report UNLOAD_DONE to MCP */
4353     bxe_send_unload_done(sc, keep_link);
4354 }
4355
4356 static void
4357 bxe_disable_close_the_gate(struct bxe_softc *sc)
4358 {
4359     uint32_t val;
4360     int port = SC_PORT(sc);
4361
4362     BLOGD(sc, DBG_LOAD,
4363           "Disabling 'close the gates'\n");
4364
4365     if (CHIP_IS_E1(sc)) {
4366         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4367                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4368         val = REG_RD(sc, addr);
4369         val &= ~(0x300);
4370         REG_WR(sc, addr, val);
4371     } else {
4372         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4373         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4374                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4375         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4376     }
4377 }
4378
4379 /*
4380  * Cleans the object that have internal lists without sending
4381  * ramrods. Should be run when interrutps are disabled.
4382  */
4383 static void
4384 bxe_squeeze_objects(struct bxe_softc *sc)
4385 {
4386     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4387     struct ecore_mcast_ramrod_params rparam = { NULL };
4388     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4389     int rc;
4390
4391     /* Cleanup MACs' object first... */
4392
4393     /* Wait for completion of requested */
4394     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4395     /* Perform a dry cleanup */
4396     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4397
4398     /* Clean ETH primary MAC */
4399     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4400     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4401                              &ramrod_flags);
4402     if (rc != 0) {
4403         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4404     }
4405
4406     /* Cleanup UC list */
4407     vlan_mac_flags = 0;
4408     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4409     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4410                              &ramrod_flags);
4411     if (rc != 0) {
4412         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4413     }
4414
4415     /* Now clean mcast object... */
4416
4417     rparam.mcast_obj = &sc->mcast_obj;
4418     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4419
4420     /* Add a DEL command... */
4421     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4422     if (rc < 0) {
4423         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4424     }
4425
4426     /* now wait until all pending commands are cleared */
4427
4428     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4429     while (rc != 0) {
4430         if (rc < 0) {
4431             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4432             return;
4433         }
4434
4435         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4436     }
4437 }
4438
4439 /* stop the controller */
4440 static __noinline int
4441 bxe_nic_unload(struct bxe_softc *sc,
4442                uint32_t         unload_mode,
4443                uint8_t          keep_link)
4444 {
4445     uint8_t global = FALSE;
4446     uint32_t val;
4447
4448     BXE_CORE_LOCK_ASSERT(sc);
4449
4450     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4451
4452     /* mark driver as unloaded in shmem2 */
4453     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4454         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4455         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4456                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4457     }
4458
4459     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4460         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4461         /*
4462          * We can get here if the driver has been unloaded
4463          * during parity error recovery and is either waiting for a
4464          * leader to complete or for other functions to unload and
4465          * then ifconfig down has been issued. In this case we want to
4466          * unload and let other functions to complete a recovery
4467          * process.
4468          */
4469         sc->recovery_state = BXE_RECOVERY_DONE;
4470         sc->is_leader = 0;
4471         bxe_release_leader_lock(sc);
4472         mb();
4473
4474         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4475         BLOGE(sc, "Can't unload in closed or error state\n");
4476         return (-1);
4477     }
4478
4479     /*
4480      * Nothing to do during unload if previous bxe_nic_load()
4481      * did not completed succesfully - all resourses are released.
4482      */
4483     if ((sc->state == BXE_STATE_CLOSED) ||
4484         (sc->state == BXE_STATE_ERROR)) {
4485         return (0);
4486     }
4487
4488     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4489     mb();
4490
4491     /* stop tx */
4492     bxe_tx_disable(sc);
4493
4494     sc->rx_mode = BXE_RX_MODE_NONE;
4495     /* XXX set rx mode ??? */
4496
4497     if (IS_PF(sc)) {
4498         /* set ALWAYS_ALIVE bit in shmem */
4499         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4500
4501         bxe_drv_pulse(sc);
4502
4503         bxe_stats_handle(sc, STATS_EVENT_STOP);
4504         bxe_save_statistics(sc);
4505     }
4506
4507     /* wait till consumers catch up with producers in all queues */
4508     bxe_drain_tx_queues(sc);
4509
4510     /* if VF indicate to PF this function is going down (PF will delete sp
4511      * elements and clear initializations
4512      */
4513     if (IS_VF(sc)) {
4514         ; /* bxe_vfpf_close_vf(sc); */
4515     } else if (unload_mode != UNLOAD_RECOVERY) {
4516         /* if this is a normal/close unload need to clean up chip */
4517         bxe_chip_cleanup(sc, unload_mode, keep_link);
4518     } else {
4519         /* Send the UNLOAD_REQUEST to the MCP */
4520         bxe_send_unload_req(sc, unload_mode);
4521
4522         /*
4523          * Prevent transactions to host from the functions on the
4524          * engine that doesn't reset global blocks in case of global
4525          * attention once gloabl blocks are reset and gates are opened
4526          * (the engine which leader will perform the recovery
4527          * last).
4528          */
4529         if (!CHIP_IS_E1x(sc)) {
4530             bxe_pf_disable(sc);
4531         }
4532
4533         /* disable HW interrupts */
4534         bxe_int_disable_sync(sc, TRUE);
4535
4536         /* detach interrupts */
4537         bxe_interrupt_detach(sc);
4538
4539         /* Report UNLOAD_DONE to MCP */
4540         bxe_send_unload_done(sc, FALSE);
4541     }
4542
4543     /*
4544      * At this stage no more interrupts will arrive so we may safely clean
4545      * the queue'able objects here in case they failed to get cleaned so far.
4546      */
4547     if (IS_PF(sc)) {
4548         bxe_squeeze_objects(sc);
4549     }
4550
4551     /* There should be no more pending SP commands at this stage */
4552     sc->sp_state = 0;
4553
4554     sc->port.pmf = 0;
4555
4556     bxe_free_fp_buffers(sc);
4557
4558     if (IS_PF(sc)) {
4559         bxe_free_mem(sc);
4560     }
4561
4562     bxe_free_fw_stats_mem(sc);
4563
4564     sc->state = BXE_STATE_CLOSED;
4565
4566     /*
4567      * Check if there are pending parity attentions. If there are - set
4568      * RECOVERY_IN_PROGRESS.
4569      */
4570     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4571         bxe_set_reset_in_progress(sc);
4572
4573         /* Set RESET_IS_GLOBAL if needed */
4574         if (global) {
4575             bxe_set_reset_global(sc);
4576         }
4577     }
4578
4579     /*
4580      * The last driver must disable a "close the gate" if there is no
4581      * parity attention or "process kill" pending.
4582      */
4583     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4584         bxe_reset_is_done(sc, SC_PATH(sc))) {
4585         bxe_disable_close_the_gate(sc);
4586     }
4587
4588     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4589
4590     return (0);
4591 }
4592
4593 /*
4594  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4595  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4596  */
4597 static int
4598 bxe_ifmedia_update(struct ifnet *ifp)
4599 {
4600     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4601     struct ifmedia *ifm;
4602
4603     ifm = &sc->ifmedia;
4604
4605     /* We only support Ethernet media type. */
4606     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4607         return (EINVAL);
4608     }
4609
4610     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4611     case IFM_AUTO:
4612          break;
4613     case IFM_10G_CX4:
4614     case IFM_10G_SR:
4615     case IFM_10G_T:
4616     case IFM_10G_TWINAX:
4617     default:
4618         /* We don't support changing the media type. */
4619         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4620               IFM_SUBTYPE(ifm->ifm_media));
4621         return (EINVAL);
4622     }
4623
4624     return (0);
4625 }
4626
4627 /*
4628  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4629  */
4630 static void
4631 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4632 {
4633     struct bxe_softc *sc = ifp->if_softc;
4634
4635     /* Report link down if the driver isn't running. */
4636     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4637         ifmr->ifm_active |= IFM_NONE;
4638         return;
4639     }
4640
4641     /* Setup the default interface info. */
4642     ifmr->ifm_status = IFM_AVALID;
4643     ifmr->ifm_active = IFM_ETHER;
4644
4645     if (sc->link_vars.link_up) {
4646         ifmr->ifm_status |= IFM_ACTIVE;
4647     } else {
4648         ifmr->ifm_active |= IFM_NONE;
4649         return;
4650     }
4651
4652     ifmr->ifm_active |= sc->media;
4653
4654     if (sc->link_vars.duplex == DUPLEX_FULL) {
4655         ifmr->ifm_active |= IFM_FDX;
4656     } else {
4657         ifmr->ifm_active |= IFM_HDX;
4658     }
4659 }
4660
4661 static int
4662 bxe_ioctl_nvram(struct bxe_softc *sc,
4663                 uint32_t         priv_op,
4664                 struct ifreq     *ifr)
4665 {
4666     struct bxe_nvram_data nvdata_base;
4667     struct bxe_nvram_data *nvdata;
4668     int len;
4669     int error = 0;
4670
4671     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4672
4673     len = (sizeof(struct bxe_nvram_data) +
4674            nvdata_base.len -
4675            sizeof(uint32_t));
4676
4677     if (len > sizeof(struct bxe_nvram_data)) {
4678         if ((nvdata = (struct bxe_nvram_data *)
4679                  malloc(len, M_DEVBUF,
4680                         (M_NOWAIT | M_ZERO))) == NULL) {
4681             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4682             return (1);
4683         }
4684         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4685     } else {
4686         nvdata = &nvdata_base;
4687     }
4688
4689     if (priv_op == BXE_IOC_RD_NVRAM) {
4690         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4691               nvdata->offset, nvdata->len);
4692         error = bxe_nvram_read(sc,
4693                                nvdata->offset,
4694                                (uint8_t *)nvdata->value,
4695                                nvdata->len);
4696         copyout(nvdata, ifr->ifr_data, len);
4697     } else { /* BXE_IOC_WR_NVRAM */
4698         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4699               nvdata->offset, nvdata->len);
4700         copyin(ifr->ifr_data, nvdata, len);
4701         error = bxe_nvram_write(sc,
4702                                 nvdata->offset,
4703                                 (uint8_t *)nvdata->value,
4704                                 nvdata->len);
4705     }
4706
4707     if (len > sizeof(struct bxe_nvram_data)) {
4708         free(nvdata, M_DEVBUF);
4709     }
4710
4711     return (error);
4712 }
4713
4714 static int
4715 bxe_ioctl_stats_show(struct bxe_softc *sc,
4716                      uint32_t         priv_op,
4717                      struct ifreq     *ifr)
4718 {
4719     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4720     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4721     caddr_t p_tmp;
4722     uint32_t *offset;
4723     int i;
4724
4725     switch (priv_op)
4726     {
4727     case BXE_IOC_STATS_SHOW_NUM:
4728         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4729         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4730             BXE_NUM_ETH_STATS;
4731         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4732             STAT_NAME_LEN;
4733         return (0);
4734
4735     case BXE_IOC_STATS_SHOW_STR:
4736         memset(ifr->ifr_data, 0, str_size);
4737         p_tmp = ifr->ifr_data;
4738         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4739             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4740             p_tmp += STAT_NAME_LEN;
4741         }
4742         return (0);
4743
4744     case BXE_IOC_STATS_SHOW_CNT:
4745         memset(ifr->ifr_data, 0, stats_size);
4746         p_tmp = ifr->ifr_data;
4747         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4748             offset = ((uint32_t *)&sc->eth_stats +
4749                       bxe_eth_stats_arr[i].offset);
4750             switch (bxe_eth_stats_arr[i].size) {
4751             case 4:
4752                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4753                 break;
4754             case 8:
4755                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4756                 break;
4757             default:
4758                 *((uint64_t *)p_tmp) = 0;
4759             }
4760             p_tmp += sizeof(uint64_t);
4761         }
4762         return (0);
4763
4764     default:
4765         return (-1);
4766     }
4767 }
4768
4769 static void
4770 bxe_handle_chip_tq(void *context,
4771                    int  pending)
4772 {
4773     struct bxe_softc *sc = (struct bxe_softc *)context;
4774     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4775
4776     switch (work)
4777     {
4778     case CHIP_TQ_START:
4779         if ((sc->ifnet->if_flags & IFF_UP) &&
4780             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4781             /* start the interface */
4782             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4783             BXE_CORE_LOCK(sc);
4784             bxe_init_locked(sc);
4785             BXE_CORE_UNLOCK(sc);
4786         }
4787         break;
4788
4789     case CHIP_TQ_STOP:
4790         if (!(sc->ifnet->if_flags & IFF_UP) &&
4791             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4792             /* bring down the interface */
4793             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4794             bxe_periodic_stop(sc);
4795             BXE_CORE_LOCK(sc);
4796             bxe_stop_locked(sc);
4797             BXE_CORE_UNLOCK(sc);
4798         }
4799         break;
4800
4801     case CHIP_TQ_REINIT:
4802         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4803             /* restart the interface */
4804             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4805             bxe_periodic_stop(sc);
4806             BXE_CORE_LOCK(sc);
4807             bxe_stop_locked(sc);
4808             bxe_init_locked(sc);
4809             BXE_CORE_UNLOCK(sc);
4810         }
4811         break;
4812
4813     default:
4814         break;
4815     }
4816 }
4817
4818 /*
4819  * Handles any IOCTL calls from the operating system.
4820  *
4821  * Returns:
4822  *   0 = Success, >0 Failure
4823  */
4824 static int
4825 bxe_ioctl(struct ifnet *ifp,
4826           u_long       command,
4827           caddr_t      data)
4828 {
4829     struct bxe_softc *sc = ifp->if_softc;
4830     struct ifreq *ifr = (struct ifreq *)data;
4831     struct bxe_nvram_data *nvdata;
4832     uint32_t priv_op;
4833     int mask = 0;
4834     int reinit = 0;
4835     int error = 0;
4836
4837     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4838     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4839
4840     switch (command)
4841     {
4842     case SIOCSIFMTU:
4843         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4844               ifr->ifr_mtu);
4845
4846         if (sc->mtu == ifr->ifr_mtu) {
4847             /* nothing to change */
4848             break;
4849         }
4850
4851         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4852             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4853                   ifr->ifr_mtu, mtu_min, mtu_max);
4854             error = EINVAL;
4855             break;
4856         }
4857
4858         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4859                              (unsigned long)ifr->ifr_mtu);
4860         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4861                               (unsigned long)ifr->ifr_mtu);
4862
4863         reinit = 1;
4864         break;
4865
4866     case SIOCSIFFLAGS:
4867         /* toggle the interface state up or down */
4868         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4869
4870         /* check if the interface is up */
4871         if (ifp->if_flags & IFF_UP) {
4872             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4873                 /* set the receive mode flags */
4874                 bxe_set_rx_mode(sc);
4875             } else {
4876                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4877                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4878             }
4879         } else {
4880             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4881                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4882                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4883             }
4884         }
4885
4886         break;
4887
4888     case SIOCADDMULTI:
4889     case SIOCDELMULTI:
4890         /* add/delete multicast addresses */
4891         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4892
4893         /* check if the interface is up */
4894         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4895             /* set the receive mode flags */
4896             bxe_set_rx_mode(sc);
4897         }
4898
4899         break;
4900
4901     case SIOCSIFCAP:
4902         /* find out which capabilities have changed */
4903         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4904
4905         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4906               mask);
4907
4908         /* toggle the LRO capabilites enable flag */
4909         if (mask & IFCAP_LRO) {
4910             ifp->if_capenable ^= IFCAP_LRO;
4911             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4912                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4913             reinit = 1;
4914         }
4915
4916         /* toggle the TXCSUM checksum capabilites enable flag */
4917         if (mask & IFCAP_TXCSUM) {
4918             ifp->if_capenable ^= IFCAP_TXCSUM;
4919             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4920                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4921             if (ifp->if_capenable & IFCAP_TXCSUM) {
4922                 ifp->if_hwassist = (CSUM_IP       |
4923                                     CSUM_TCP      |
4924                                     CSUM_UDP      |
4925                                     CSUM_TSO      |
4926                                     CSUM_TCP_IPV6 |
4927                                     CSUM_UDP_IPV6);
4928             } else {
4929                 ifp->if_hwassist = 0;
4930             }
4931         }
4932
4933         /* toggle the RXCSUM checksum capabilities enable flag */
4934         if (mask & IFCAP_RXCSUM) {
4935             ifp->if_capenable ^= IFCAP_RXCSUM;
4936             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4937                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4938             if (ifp->if_capenable & IFCAP_RXCSUM) {
4939                 ifp->if_hwassist = (CSUM_IP       |
4940                                     CSUM_TCP      |
4941                                     CSUM_UDP      |
4942                                     CSUM_TSO      |
4943                                     CSUM_TCP_IPV6 |
4944                                     CSUM_UDP_IPV6);
4945             } else {
4946                 ifp->if_hwassist = 0;
4947             }
4948         }
4949
4950         /* toggle TSO4 capabilities enabled flag */
4951         if (mask & IFCAP_TSO4) {
4952             ifp->if_capenable ^= IFCAP_TSO4;
4953             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4954                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4955         }
4956
4957         /* toggle TSO6 capabilities enabled flag */
4958         if (mask & IFCAP_TSO6) {
4959             ifp->if_capenable ^= IFCAP_TSO6;
4960             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4961                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4962         }
4963
4964         /* toggle VLAN_HWTSO capabilities enabled flag */
4965         if (mask & IFCAP_VLAN_HWTSO) {
4966             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4967             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4968                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4969         }
4970
4971         /* toggle VLAN_HWCSUM capabilities enabled flag */
4972         if (mask & IFCAP_VLAN_HWCSUM) {
4973             /* XXX investigate this... */
4974             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4975             error = EINVAL;
4976         }
4977
4978         /* toggle VLAN_MTU capabilities enable flag */
4979         if (mask & IFCAP_VLAN_MTU) {
4980             /* XXX investigate this... */
4981             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4982             error = EINVAL;
4983         }
4984
4985         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4986         if (mask & IFCAP_VLAN_HWTAGGING) {
4987             /* XXX investigate this... */
4988             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4989             error = EINVAL;
4990         }
4991
4992         /* toggle VLAN_HWFILTER capabilities enabled flag */
4993         if (mask & IFCAP_VLAN_HWFILTER) {
4994             /* XXX investigate this... */
4995             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4996             error = EINVAL;
4997         }
4998
4999         /* XXX not yet...
5000          * IFCAP_WOL_MAGIC
5001          */
5002
5003         break;
5004
5005     case SIOCSIFMEDIA:
5006     case SIOCGIFMEDIA:
5007         /* set/get interface media */
5008         BLOGD(sc, DBG_IOCTL,
5009               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
5010               (command & 0xff));
5011         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
5012         break;
5013
5014     case SIOCGPRIVATE_0:
5015         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
5016
5017         switch (priv_op)
5018         {
5019         case BXE_IOC_RD_NVRAM:
5020         case BXE_IOC_WR_NVRAM:
5021             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
5022             BLOGD(sc, DBG_IOCTL,
5023                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
5024                   nvdata->offset, nvdata->len);
5025             error = bxe_ioctl_nvram(sc, priv_op, ifr);
5026             break;
5027
5028         case BXE_IOC_STATS_SHOW_NUM:
5029         case BXE_IOC_STATS_SHOW_STR:
5030         case BXE_IOC_STATS_SHOW_CNT:
5031             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
5032                   priv_op);
5033             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
5034             break;
5035
5036         default:
5037             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
5038             error = EINVAL;
5039             break;
5040         }
5041
5042         break;
5043
5044     default:
5045         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
5046               (command & 0xff));
5047         error = ether_ioctl(ifp, command, data);
5048         break;
5049     }
5050
5051     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
5052         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
5053               "Re-initializing hardware from IOCTL change\n");
5054         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
5055         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
5056     }
5057
5058     return (error);
5059 }
5060
5061 static __noinline void
5062 bxe_dump_mbuf(struct bxe_softc *sc,
5063               struct mbuf      *m,
5064               uint8_t          contents)
5065 {
5066     char * type;
5067     int i = 0;
5068
5069     if (!(sc->debug & DBG_MBUF)) {
5070         return;
5071     }
5072
5073     if (m == NULL) {
5074         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5075         return;
5076     }
5077
5078     while (m) {
5079         BLOGD(sc, DBG_MBUF,
5080               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5081               i, m, m->m_len, m->m_flags,
5082               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5083
5084         if (m->m_flags & M_PKTHDR) {
5085              BLOGD(sc, DBG_MBUF,
5086                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5087                    i, m->m_pkthdr.len, m->m_flags,
5088                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5089                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5090                    "\22M_PROMISC\23M_NOFREE",
5091                    (int)m->m_pkthdr.csum_flags,
5092                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5093                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5094                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5095                    "\14CSUM_PSEUDO_HDR");
5096         }
5097
5098         if (m->m_flags & M_EXT) {
5099             switch (m->m_ext.ext_type) {
5100             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5101             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5102             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5103             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5104             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5105             case EXT_PACKET:     type = "EXT_PACKET";     break;
5106             case EXT_MBUF:       type = "EXT_MBUF";       break;
5107             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5108             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5109             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5110             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5111             default:             type = "UNKNOWN";        break;
5112             }
5113
5114             BLOGD(sc, DBG_MBUF,
5115                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5116                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5117         }
5118
5119         if (contents) {
5120             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5121         }
5122
5123         m = m->m_next;
5124         i++;
5125     }
5126 }
5127
5128 /*
5129  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5130  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5131  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5132  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5133  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5134  */
5135 static int
5136 bxe_chktso_window(struct bxe_softc  *sc,
5137                   int               nsegs,
5138                   bus_dma_segment_t *segs,
5139                   struct mbuf       *m)
5140 {
5141     uint32_t num_wnds, wnd_size, wnd_sum;
5142     int32_t frag_idx, wnd_idx;
5143     unsigned short lso_mss;
5144     int defrag;
5145
5146     defrag = 0;
5147     wnd_sum = 0;
5148     wnd_size = 10;
5149     num_wnds = nsegs - wnd_size;
5150     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5151
5152     /*
5153      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5154      * first window sum of data while skipping the first assuming it is the
5155      * header in FreeBSD.
5156      */
5157     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5158         wnd_sum += htole16(segs[frag_idx].ds_len);
5159     }
5160
5161     /* check the first 10 bd window size */
5162     if (wnd_sum < lso_mss) {
5163         return (1);
5164     }
5165
5166     /* run through the windows */
5167     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5168         /* subtract the first mbuf->m_len of the last wndw(-header) */
5169         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5170         /* add the next mbuf len to the len of our new window */
5171         wnd_sum += htole16(segs[frag_idx].ds_len);
5172         if (wnd_sum < lso_mss) {
5173             return (1);
5174         }
5175     }
5176
5177     return (0);
5178 }
5179
5180 static uint8_t
5181 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5182                     struct mbuf         *m,
5183                     uint32_t            *parsing_data)
5184 {
5185     struct ether_vlan_header *eh = NULL;
5186     struct ip *ip4 = NULL;
5187     struct ip6_hdr *ip6 = NULL;
5188     caddr_t ip = NULL;
5189     struct tcphdr *th = NULL;
5190     int e_hlen, ip_hlen, l4_off;
5191     uint16_t proto;
5192
5193     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5194         /* no L4 checksum offload needed */
5195         return (0);
5196     }
5197
5198     /* get the Ethernet header */
5199     eh = mtod(m, struct ether_vlan_header *);
5200
5201     /* handle VLAN encapsulation if present */
5202     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5203         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5204         proto  = ntohs(eh->evl_proto);
5205     } else {
5206         e_hlen = ETHER_HDR_LEN;
5207         proto  = ntohs(eh->evl_encap_proto);
5208     }
5209
5210     switch (proto) {
5211     case ETHERTYPE_IP:
5212         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5213         ip4 = (m->m_len < sizeof(struct ip)) ?
5214                   (struct ip *)m->m_next->m_data :
5215                   (struct ip *)(m->m_data + e_hlen);
5216         /* ip_hl is number of 32-bit words */
5217         ip_hlen = (ip4->ip_hl << 2);
5218         ip = (caddr_t)ip4;
5219         break;
5220     case ETHERTYPE_IPV6:
5221         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5222         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5223                   (struct ip6_hdr *)m->m_next->m_data :
5224                   (struct ip6_hdr *)(m->m_data + e_hlen);
5225         /* XXX cannot support offload with IPv6 extensions */
5226         ip_hlen = sizeof(struct ip6_hdr);
5227         ip = (caddr_t)ip6;
5228         break;
5229     default:
5230         /* We can't offload in this case... */
5231         /* XXX error stat ??? */
5232         return (0);
5233     }
5234
5235     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5236     l4_off = (e_hlen + ip_hlen);
5237
5238     *parsing_data |=
5239         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5240          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5241
5242     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5243                                   CSUM_TSO |
5244                                   CSUM_TCP_IPV6)) {
5245         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5246         th = (struct tcphdr *)(ip + ip_hlen);
5247         /* th_off is number of 32-bit words */
5248         *parsing_data |= ((th->th_off <<
5249                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5250                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5251         return (l4_off + (th->th_off << 2)); /* entire header length */
5252     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5253                                          CSUM_UDP_IPV6)) {
5254         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5255         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5256     } else {
5257         /* XXX error stat ??? */
5258         return (0);
5259     }
5260 }
5261
5262 static uint8_t
5263 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5264                  struct mbuf                *m,
5265                  struct eth_tx_parse_bd_e1x *pbd)
5266 {
5267     struct ether_vlan_header *eh = NULL;
5268     struct ip *ip4 = NULL;
5269     struct ip6_hdr *ip6 = NULL;
5270     caddr_t ip = NULL;
5271     struct tcphdr *th = NULL;
5272     struct udphdr *uh = NULL;
5273     int e_hlen, ip_hlen;
5274     uint16_t proto;
5275     uint8_t hlen;
5276     uint16_t tmp_csum;
5277     uint32_t *tmp_uh;
5278
5279     /* get the Ethernet header */
5280     eh = mtod(m, struct ether_vlan_header *);
5281
5282     /* handle VLAN encapsulation if present */
5283     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5284         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5285         proto  = ntohs(eh->evl_proto);
5286     } else {
5287         e_hlen = ETHER_HDR_LEN;
5288         proto  = ntohs(eh->evl_encap_proto);
5289     }
5290
5291     switch (proto) {
5292     case ETHERTYPE_IP:
5293         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5294         ip4 = (m->m_len < sizeof(struct ip)) ?
5295                   (struct ip *)m->m_next->m_data :
5296                   (struct ip *)(m->m_data + e_hlen);
5297         /* ip_hl is number of 32-bit words */
5298         ip_hlen = (ip4->ip_hl << 1);
5299         ip = (caddr_t)ip4;
5300         break;
5301     case ETHERTYPE_IPV6:
5302         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5303         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5304                   (struct ip6_hdr *)m->m_next->m_data :
5305                   (struct ip6_hdr *)(m->m_data + e_hlen);
5306         /* XXX cannot support offload with IPv6 extensions */
5307         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5308         ip = (caddr_t)ip6;
5309         break;
5310     default:
5311         /* We can't offload in this case... */
5312         /* XXX error stat ??? */
5313         return (0);
5314     }
5315
5316     hlen = (e_hlen >> 1);
5317
5318     /* note that rest of global_data is indirectly zeroed here */
5319     if (m->m_flags & M_VLANTAG) {
5320         pbd->global_data =
5321             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5322     } else {
5323         pbd->global_data = htole16(hlen);
5324     }
5325
5326     pbd->ip_hlen_w = ip_hlen;
5327
5328     hlen += pbd->ip_hlen_w;
5329
5330     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5331
5332     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5333                                   CSUM_TSO |
5334                                   CSUM_TCP_IPV6)) {
5335         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5336         /* th_off is number of 32-bit words */
5337         hlen += (uint16_t)(th->th_off << 1);
5338     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5339                                          CSUM_UDP_IPV6)) {
5340         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5341         hlen += (sizeof(struct udphdr) / 2);
5342     } else {
5343         /* valid case as only CSUM_IP was set */
5344         return (0);
5345     }
5346
5347     pbd->total_hlen_w = htole16(hlen);
5348
5349     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5350                                   CSUM_TSO |
5351                                   CSUM_TCP_IPV6)) {
5352         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5353         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5354     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5355                                          CSUM_UDP_IPV6)) {
5356         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5357
5358         /*
5359          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5360          * checksums and does not know anything about the UDP header and where
5361          * the checksum field is located. It only knows about TCP. Therefore
5362          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5363          * offload. Since the checksum field offset for TCP is 16 bytes and
5364          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5365          * bytes less than the start of the UDP header. This allows the
5366          * hardware to write the checksum in the correct spot. But the
5367          * hardware will compute a checksum which includes the last 10 bytes
5368          * of the IP header. To correct this we tweak the stack computed
5369          * pseudo checksum by folding in the calculation of the inverse
5370          * checksum for those final 10 bytes of the IP header. This allows
5371          * the correct checksum to be computed by the hardware.
5372          */
5373
5374         /* set pointer 10 bytes before UDP header */
5375         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5376
5377         /* calculate a pseudo header checksum over the first 10 bytes */
5378         tmp_csum = in_pseudo(*tmp_uh,
5379                              *(tmp_uh + 1),
5380                              *(uint16_t *)(tmp_uh + 2));
5381
5382         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5383     }
5384
5385     return (hlen * 2); /* entire header length, number of bytes */
5386 }
5387
5388 static void
5389 bxe_set_pbd_lso_e2(struct mbuf *m,
5390                    uint32_t    *parsing_data)
5391 {
5392     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5393                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5394                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5395
5396     /* XXX test for IPv6 with extension header... */
5397 #if 0
5398     struct ip6_hdr *ip6;
5399     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5400         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5401 #endif
5402 }
5403
5404 static void
5405 bxe_set_pbd_lso(struct mbuf                *m,
5406                 struct eth_tx_parse_bd_e1x *pbd)
5407 {
5408     struct ether_vlan_header *eh = NULL;
5409     struct ip *ip = NULL;
5410     struct tcphdr *th = NULL;
5411     int e_hlen;
5412
5413     /* get the Ethernet header */
5414     eh = mtod(m, struct ether_vlan_header *);
5415
5416     /* handle VLAN encapsulation if present */
5417     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5418                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5419
5420     /* get the IP and TCP header, with LSO entire header in first mbuf */
5421     /* XXX assuming IPv4 */
5422     ip = (struct ip *)(m->m_data + e_hlen);
5423     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5424
5425     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5426     pbd->tcp_send_seq = ntohl(th->th_seq);
5427     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5428
5429 #if 1
5430         /* XXX IPv4 */
5431         pbd->ip_id = ntohs(ip->ip_id);
5432         pbd->tcp_pseudo_csum =
5433             ntohs(in_pseudo(ip->ip_src.s_addr,
5434                             ip->ip_dst.s_addr,
5435                             htons(IPPROTO_TCP)));
5436 #else
5437         /* XXX IPv6 */
5438         pbd->tcp_pseudo_csum =
5439             ntohs(in_pseudo(&ip6->ip6_src,
5440                             &ip6->ip6_dst,
5441                             htons(IPPROTO_TCP)));
5442 #endif
5443
5444     pbd->global_data |=
5445         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5446 }
5447
5448 /*
5449  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5450  * visible to the controller.
5451  *
5452  * If an mbuf is submitted to this routine and cannot be given to the
5453  * controller (e.g. it has too many fragments) then the function may free
5454  * the mbuf and return to the caller.
5455  *
5456  * Returns:
5457  *   0 = Success, !0 = Failure
5458  *   Note the side effect that an mbuf may be freed if it causes a problem.
5459  */
5460 static int
5461 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5462 {
5463     bus_dma_segment_t segs[32];
5464     struct mbuf *m0;
5465     struct bxe_sw_tx_bd *tx_buf;
5466     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5467     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5468     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5469     struct eth_tx_bd *tx_data_bd;
5470     struct eth_tx_bd *tx_total_pkt_size_bd;
5471     struct eth_tx_start_bd *tx_start_bd;
5472     uint16_t bd_prod, pkt_prod, total_pkt_size;
5473     uint8_t mac_type;
5474     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5475     struct bxe_softc *sc;
5476     uint16_t tx_bd_avail;
5477     struct ether_vlan_header *eh;
5478     uint32_t pbd_e2_parsing_data = 0;
5479     uint8_t hlen = 0;
5480     int tmp_bd;
5481     int i;
5482
5483     sc = fp->sc;
5484
5485     M_ASSERTPKTHDR(*m_head);
5486
5487     m0 = *m_head;
5488     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5489     tx_start_bd = NULL;
5490     tx_data_bd = NULL;
5491     tx_total_pkt_size_bd = NULL;
5492
5493     /* get the H/W pointer for packets and BDs */
5494     pkt_prod = fp->tx_pkt_prod;
5495     bd_prod = fp->tx_bd_prod;
5496
5497     mac_type = UNICAST_ADDRESS;
5498
5499     /* map the mbuf into the next open DMAable memory */
5500     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5501     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5502                                     tx_buf->m_map, m0,
5503                                     segs, &nsegs, BUS_DMA_NOWAIT);
5504
5505     /* mapping errors */
5506     if(__predict_false(error != 0)) {
5507         fp->eth_q_stats.tx_dma_mapping_failure++;
5508         if (error == ENOMEM) {
5509             /* resource issue, try again later */
5510             rc = ENOMEM;
5511         } else if (error == EFBIG) {
5512             /* possibly recoverable with defragmentation */
5513             fp->eth_q_stats.mbuf_defrag_attempts++;
5514             m0 = m_defrag(*m_head, M_DONTWAIT);
5515             if (m0 == NULL) {
5516                 fp->eth_q_stats.mbuf_defrag_failures++;
5517                 rc = ENOBUFS;
5518             } else {
5519                 /* defrag successful, try mapping again */
5520                 *m_head = m0;
5521                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5522                                                 tx_buf->m_map, m0,
5523                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5524                 if (error) {
5525                     fp->eth_q_stats.tx_dma_mapping_failure++;
5526                     rc = error;
5527                 }
5528             }
5529         } else {
5530             /* unknown, unrecoverable mapping error */
5531             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5532             bxe_dump_mbuf(sc, m0, FALSE);
5533             rc = error;
5534         }
5535
5536         goto bxe_tx_encap_continue;
5537     }
5538
5539     tx_bd_avail = bxe_tx_avail(sc, fp);
5540
5541     /* make sure there is enough room in the send queue */
5542     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5543         /* Recoverable, try again later. */
5544         fp->eth_q_stats.tx_hw_queue_full++;
5545         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5546         rc = ENOMEM;
5547         goto bxe_tx_encap_continue;
5548     }
5549
5550     /* capture the current H/W TX chain high watermark */
5551     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5552                         (TX_BD_USABLE - tx_bd_avail))) {
5553         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5554     }
5555
5556     /* make sure it fits in the packet window */
5557     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5558         /*
5559          * The mbuf may be to big for the controller to handle. If the frame
5560          * is a TSO frame we'll need to do an additional check.
5561          */
5562         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5563             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5564                 goto bxe_tx_encap_continue; /* OK to send */
5565             } else {
5566                 fp->eth_q_stats.tx_window_violation_tso++;
5567             }
5568         } else {
5569             fp->eth_q_stats.tx_window_violation_std++;
5570         }
5571
5572         /* lets try to defragment this mbuf and remap it */
5573         fp->eth_q_stats.mbuf_defrag_attempts++;
5574         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5575
5576         m0 = m_defrag(*m_head, M_DONTWAIT);
5577         if (m0 == NULL) {
5578             fp->eth_q_stats.mbuf_defrag_failures++;
5579             /* Ugh, just drop the frame... :( */
5580             rc = ENOBUFS;
5581         } else {
5582             /* defrag successful, try mapping again */
5583             *m_head = m0;
5584             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5585                                             tx_buf->m_map, m0,
5586                                             segs, &nsegs, BUS_DMA_NOWAIT);
5587             if (error) {
5588                 fp->eth_q_stats.tx_dma_mapping_failure++;
5589                 /* No sense in trying to defrag/copy chain, drop it. :( */
5590                 rc = error;
5591             }
5592             else {
5593                 /* if the chain is still too long then drop it */
5594                 if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5595                     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5596                     rc = ENODEV;
5597                 }
5598             }
5599         }
5600     }
5601
5602 bxe_tx_encap_continue:
5603
5604     /* Check for errors */
5605     if (rc) {
5606         if (rc == ENOMEM) {
5607             /* recoverable try again later  */
5608         } else {
5609             fp->eth_q_stats.tx_soft_errors++;
5610             fp->eth_q_stats.mbuf_alloc_tx--;
5611             m_freem(*m_head);
5612             *m_head = NULL;
5613         }
5614
5615         return (rc);
5616     }
5617
5618     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5619     if (m0->m_flags & M_BCAST) {
5620         mac_type = BROADCAST_ADDRESS;
5621     } else if (m0->m_flags & M_MCAST) {
5622         mac_type = MULTICAST_ADDRESS;
5623     }
5624
5625     /* store the mbuf into the mbuf ring */
5626     tx_buf->m        = m0;
5627     tx_buf->first_bd = fp->tx_bd_prod;
5628     tx_buf->flags    = 0;
5629
5630     /* prepare the first transmit (start) BD for the mbuf */
5631     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5632
5633     BLOGD(sc, DBG_TX,
5634           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5635           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5636
5637     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5638     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5639     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5640     total_pkt_size += tx_start_bd->nbytes;
5641     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5642
5643     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5644
5645     /* all frames have at least Start BD + Parsing BD */
5646     nbds = nsegs + 1;
5647     tx_start_bd->nbd = htole16(nbds);
5648
5649     if (m0->m_flags & M_VLANTAG) {
5650         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5651         tx_start_bd->bd_flags.as_bitfield |=
5652             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5653     } else {
5654         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5655         if (IS_VF(sc)) {
5656             /* map ethernet header to find type and header length */
5657             eh = mtod(m0, struct ether_vlan_header *);
5658             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5659         } else {
5660             /* used by FW for packet accounting */
5661             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5662 #if 0
5663             /*
5664              * If NPAR-SD is active then FW should do the tagging regardless
5665              * of value of priority. Otherwise, if priority indicates this is
5666              * a control packet we need to indicate to FW to avoid tagging.
5667              */
5668             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5669                 SET_FLAG(tx_start_bd->general_data,
5670                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5671             }
5672 #endif
5673         }
5674     }
5675
5676     /*
5677      * add a parsing BD from the chain. The parsing BD is always added
5678      * though it is only used for TSO and chksum
5679      */
5680     bd_prod = TX_BD_NEXT(bd_prod);
5681
5682     if (m0->m_pkthdr.csum_flags) {
5683         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5684             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5685             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5686         }
5687
5688         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5689             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5690                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5691         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5692             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5693                                                   ETH_TX_BD_FLAGS_IS_UDP |
5694                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5695         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5696                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5697             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5698         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5699             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5700                                                   ETH_TX_BD_FLAGS_IS_UDP);
5701         }
5702     }
5703
5704     if (!CHIP_IS_E1x(sc)) {
5705         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5706         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5707
5708         if (m0->m_pkthdr.csum_flags) {
5709             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5710         }
5711
5712 #if 0
5713         /*
5714          * Add the MACs to the parsing BD if the module param was
5715          * explicitly set, if this is a vf, or in switch independent
5716          * mode.
5717          */
5718         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5719             eh = mtod(m0, struct ether_vlan_header *);
5720             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5721                                 &pbd_e2->data.mac_addr.src_mid,
5722                                 &pbd_e2->data.mac_addr.src_lo,
5723                                 eh->evl_shost);
5724             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5725                                 &pbd_e2->data.mac_addr.dst_mid,
5726                                 &pbd_e2->data.mac_addr.dst_lo,
5727                                 eh->evl_dhost);
5728         }
5729 #endif
5730
5731         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5732                  mac_type);
5733     } else {
5734         uint16_t global_data = 0;
5735
5736         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5737         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5738
5739         if (m0->m_pkthdr.csum_flags) {
5740             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5741         }
5742
5743         SET_FLAG(global_data,
5744                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5745         pbd_e1x->global_data |= htole16(global_data);
5746     }
5747
5748     /* setup the parsing BD with TSO specific info */
5749     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5750         fp->eth_q_stats.tx_ofld_frames_lso++;
5751         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5752
5753         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5754             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5755
5756             /* split the first BD into header/data making the fw job easy */
5757             nbds++;
5758             tx_start_bd->nbd = htole16(nbds);
5759             tx_start_bd->nbytes = htole16(hlen);
5760
5761             bd_prod = TX_BD_NEXT(bd_prod);
5762
5763             /* new transmit BD after the tx_parse_bd */
5764             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5765             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5766             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5767             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5768             if (tx_total_pkt_size_bd == NULL) {
5769                 tx_total_pkt_size_bd = tx_data_bd;
5770             }
5771
5772             BLOGD(sc, DBG_TX,
5773                   "TSO split header size is %d (%x:%x) nbds %d\n",
5774                   le16toh(tx_start_bd->nbytes),
5775                   le32toh(tx_start_bd->addr_hi),
5776                   le32toh(tx_start_bd->addr_lo),
5777                   nbds);
5778         }
5779
5780         if (!CHIP_IS_E1x(sc)) {
5781             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5782         } else {
5783             bxe_set_pbd_lso(m0, pbd_e1x);
5784         }
5785     }
5786
5787     if (pbd_e2_parsing_data) {
5788         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5789     }
5790
5791     /* prepare remaining BDs, start tx bd contains first seg/frag */
5792     for (i = 1; i < nsegs ; i++) {
5793         bd_prod = TX_BD_NEXT(bd_prod);
5794         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5795         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5796         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5797         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5798         if (tx_total_pkt_size_bd == NULL) {
5799             tx_total_pkt_size_bd = tx_data_bd;
5800         }
5801         total_pkt_size += tx_data_bd->nbytes;
5802     }
5803
5804     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5805
5806     if (tx_total_pkt_size_bd != NULL) {
5807         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5808     }
5809
5810     if (__predict_false(sc->debug & DBG_TX)) {
5811         tmp_bd = tx_buf->first_bd;
5812         for (i = 0; i < nbds; i++)
5813         {
5814             if (i == 0) {
5815                 BLOGD(sc, DBG_TX,
5816                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5817                       "bd_flags=0x%x hdr_nbds=%d\n",
5818                       tx_start_bd,
5819                       tmp_bd,
5820                       le16toh(tx_start_bd->nbd),
5821                       le16toh(tx_start_bd->vlan_or_ethertype),
5822                       tx_start_bd->bd_flags.as_bitfield,
5823                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5824             } else if (i == 1) {
5825                 if (pbd_e1x) {
5826                     BLOGD(sc, DBG_TX,
5827                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5828                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5829                           "tcp_seq=%u total_hlen_w=%u\n",
5830                           pbd_e1x,
5831                           tmp_bd,
5832                           pbd_e1x->global_data,
5833                           pbd_e1x->ip_hlen_w,
5834                           pbd_e1x->ip_id,
5835                           pbd_e1x->lso_mss,
5836                           pbd_e1x->tcp_flags,
5837                           pbd_e1x->tcp_pseudo_csum,
5838                           pbd_e1x->tcp_send_seq,
5839                           le16toh(pbd_e1x->total_hlen_w));
5840                 } else { /* if (pbd_e2) */
5841                     BLOGD(sc, DBG_TX,
5842                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5843                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5844                           pbd_e2,
5845                           tmp_bd,
5846                           pbd_e2->data.mac_addr.dst_hi,
5847                           pbd_e2->data.mac_addr.dst_mid,
5848                           pbd_e2->data.mac_addr.dst_lo,
5849                           pbd_e2->data.mac_addr.src_hi,
5850                           pbd_e2->data.mac_addr.src_mid,
5851                           pbd_e2->data.mac_addr.src_lo,
5852                           pbd_e2->parsing_data);
5853                 }
5854             }
5855
5856             if (i != 1) { /* skip parse db as it doesn't hold data */
5857                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5858                 BLOGD(sc, DBG_TX,
5859                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5860                       tx_data_bd,
5861                       tmp_bd,
5862                       le16toh(tx_data_bd->nbytes),
5863                       le32toh(tx_data_bd->addr_hi),
5864                       le32toh(tx_data_bd->addr_lo));
5865             }
5866
5867             tmp_bd = TX_BD_NEXT(tmp_bd);
5868         }
5869     }
5870
5871     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5872
5873     /* update TX BD producer index value for next TX */
5874     bd_prod = TX_BD_NEXT(bd_prod);
5875
5876     /*
5877      * If the chain of tx_bd's describing this frame is adjacent to or spans
5878      * an eth_tx_next_bd element then we need to increment the nbds value.
5879      */
5880     if (TX_BD_IDX(bd_prod) < nbds) {
5881         nbds++;
5882     }
5883
5884     /* don't allow reordering of writes for nbd and packets */
5885     mb();
5886
5887     fp->tx_db.data.prod += nbds;
5888
5889     /* producer points to the next free tx_bd at this point */
5890     fp->tx_pkt_prod++;
5891     fp->tx_bd_prod = bd_prod;
5892
5893     DOORBELL(sc, fp->index, fp->tx_db.raw);
5894
5895     fp->eth_q_stats.tx_pkts++;
5896
5897     /* Prevent speculative reads from getting ahead of the status block. */
5898     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5899                       0, 0, BUS_SPACE_BARRIER_READ);
5900
5901     /* Prevent speculative reads from getting ahead of the doorbell. */
5902     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5903                       0, 0, BUS_SPACE_BARRIER_READ);
5904
5905     return (0);
5906 }
5907
5908 static void
5909 bxe_tx_start_locked(struct bxe_softc    *sc,
5910                     struct ifnet        *ifp,
5911                     struct bxe_fastpath *fp)
5912 {
5913     struct mbuf *m = NULL;
5914     int tx_count = 0;
5915     uint16_t tx_bd_avail;
5916
5917     BXE_FP_TX_LOCK_ASSERT(fp);
5918
5919     /* keep adding entries while there are frames to send */
5920     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5921
5922         /*
5923          * check for any frames to send
5924          * dequeue can still be NULL even if queue is not empty
5925          */
5926         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5927         if (__predict_false(m == NULL)) {
5928             break;
5929         }
5930
5931         /* the mbuf now belongs to us */
5932         fp->eth_q_stats.mbuf_alloc_tx++;
5933
5934         /*
5935          * Put the frame into the transmit ring. If we don't have room,
5936          * place the mbuf back at the head of the TX queue, set the
5937          * OACTIVE flag, and wait for the NIC to drain the chain.
5938          */
5939         if (__predict_false(bxe_tx_encap(fp, &m))) {
5940             fp->eth_q_stats.tx_encap_failures++;
5941             if (m != NULL) {
5942                 /* mark the TX queue as full and return the frame */
5943                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5944                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5945                 fp->eth_q_stats.mbuf_alloc_tx--;
5946                 fp->eth_q_stats.tx_queue_xoff++;
5947             }
5948
5949             /* stop looking for more work */
5950             break;
5951         }
5952
5953         /* the frame was enqueued successfully */
5954         tx_count++;
5955
5956         /* send a copy of the frame to any BPF listeners. */
5957         BPF_MTAP(ifp, m);
5958
5959         tx_bd_avail = bxe_tx_avail(sc, fp);
5960
5961         /* handle any completions if we're running low */
5962         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5963             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5964             bxe_txeof(sc, fp);
5965             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5966                 break;
5967             }
5968         }
5969     }
5970
5971     /* all TX packets were dequeued and/or the tx ring is full */
5972     if (tx_count > 0) {
5973         /* reset the TX watchdog timeout timer */
5974         fp->watchdog_timer = BXE_TX_TIMEOUT;
5975     }
5976 }
5977
5978 /* Legacy (non-RSS) dispatch routine */
5979 static void
5980 bxe_tx_start(struct ifnet *ifp)
5981 {
5982     struct bxe_softc *sc;
5983     struct bxe_fastpath *fp;
5984
5985     sc = ifp->if_softc;
5986
5987     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5988         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5989         return;
5990     }
5991
5992     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5993         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5994         return;
5995     }
5996
5997     if (!sc->link_vars.link_up) {
5998         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5999         return;
6000     }
6001
6002     fp = &sc->fp[0];
6003
6004     BXE_FP_TX_LOCK(fp);
6005     bxe_tx_start_locked(sc, ifp, fp);
6006     BXE_FP_TX_UNLOCK(fp);
6007 }
6008
6009 #if __FreeBSD_version >= 800000
6010
6011 static int
6012 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
6013                        struct ifnet        *ifp,
6014                        struct bxe_fastpath *fp,
6015                        struct mbuf         *m)
6016 {
6017     struct buf_ring *tx_br = fp->tx_br;
6018     struct mbuf *next;
6019     int depth, rc, tx_count;
6020     uint16_t tx_bd_avail;
6021
6022     rc = tx_count = 0;
6023
6024     if (!tx_br) {
6025         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
6026         return (EINVAL);
6027     }
6028
6029     /* fetch the depth of the driver queue */
6030     depth = drbr_inuse(ifp, tx_br);
6031     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
6032         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
6033     }
6034
6035     BXE_FP_TX_LOCK_ASSERT(fp);
6036
6037     if (m == NULL) {
6038         /* no new work, check for pending frames */
6039         next = drbr_dequeue(ifp, tx_br);
6040     } else if (drbr_needs_enqueue(ifp, tx_br)) {
6041         /* have both new and pending work, maintain packet order */
6042         rc = drbr_enqueue(ifp, tx_br, m);
6043         if (rc != 0) {
6044             fp->eth_q_stats.tx_soft_errors++;
6045             goto bxe_tx_mq_start_locked_exit;
6046         }
6047         next = drbr_dequeue(ifp, tx_br);
6048     } else {
6049         /* new work only and nothing pending */
6050         next = m;
6051     }
6052
6053     /* keep adding entries while there are frames to send */
6054     while (next != NULL) {
6055
6056         /* the mbuf now belongs to us */
6057         fp->eth_q_stats.mbuf_alloc_tx++;
6058
6059         /*
6060          * Put the frame into the transmit ring. If we don't have room,
6061          * place the mbuf back at the head of the TX queue, set the
6062          * OACTIVE flag, and wait for the NIC to drain the chain.
6063          */
6064         rc = bxe_tx_encap(fp, &next);
6065         if (__predict_false(rc != 0)) {
6066             fp->eth_q_stats.tx_encap_failures++;
6067             if (next != NULL) {
6068                 /* mark the TX queue as full and save the frame */
6069                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6070                 /* XXX this may reorder the frame */
6071                 rc = drbr_enqueue(ifp, tx_br, next);
6072                 fp->eth_q_stats.mbuf_alloc_tx--;
6073                 fp->eth_q_stats.tx_frames_deferred++;
6074             }
6075
6076             /* stop looking for more work */
6077             break;
6078         }
6079
6080         /* the transmit frame was enqueued successfully */
6081         tx_count++;
6082
6083         /* send a copy of the frame to any BPF listeners */
6084         BPF_MTAP(ifp, next);
6085
6086         tx_bd_avail = bxe_tx_avail(sc, fp);
6087
6088         /* handle any completions if we're running low */
6089         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6090             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6091             bxe_txeof(sc, fp);
6092             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6093                 break;
6094             }
6095         }
6096
6097         next = drbr_dequeue(ifp, tx_br);
6098     }
6099
6100     /* all TX packets were dequeued and/or the tx ring is full */
6101     if (tx_count > 0) {
6102         /* reset the TX watchdog timeout timer */
6103         fp->watchdog_timer = BXE_TX_TIMEOUT;
6104     }
6105
6106 bxe_tx_mq_start_locked_exit:
6107
6108     return (rc);
6109 }
6110
6111 /* Multiqueue (TSS) dispatch routine. */
6112 static int
6113 bxe_tx_mq_start(struct ifnet *ifp,
6114                 struct mbuf  *m)
6115 {
6116     struct bxe_softc *sc = ifp->if_softc;
6117     struct bxe_fastpath *fp;
6118     int fp_index, rc;
6119
6120     fp_index = 0; /* default is the first queue */
6121
6122     /* change the queue if using flow ID */
6123     if ((m->m_flags & M_FLOWID) != 0) {
6124         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6125     }
6126
6127     fp = &sc->fp[fp_index];
6128
6129     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6130         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6131         return (ENETDOWN);
6132     }
6133
6134     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6135         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6136         return (EBUSY);
6137     }
6138
6139     if (!sc->link_vars.link_up) {
6140         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6141         return (ENETDOWN);
6142     }
6143
6144     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6145
6146     BXE_FP_TX_LOCK(fp);
6147     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6148     BXE_FP_TX_UNLOCK(fp);
6149
6150     return (rc);
6151 }
6152
6153 static void
6154 bxe_mq_flush(struct ifnet *ifp)
6155 {
6156     struct bxe_softc *sc = ifp->if_softc;
6157     struct bxe_fastpath *fp;
6158     struct mbuf *m;
6159     int i;
6160
6161     for (i = 0; i < sc->num_queues; i++) {
6162         fp = &sc->fp[i];
6163
6164         if (fp->state != BXE_FP_STATE_OPEN) {
6165             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6166                   fp->index, fp->state);
6167             continue;
6168         }
6169
6170         if (fp->tx_br != NULL) {
6171             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6172             BXE_FP_TX_LOCK(fp);
6173             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6174                 m_freem(m);
6175             }
6176             BXE_FP_TX_UNLOCK(fp);
6177         }
6178     }
6179
6180     if_qflush(ifp);
6181 }
6182
6183 #endif /* FreeBSD_version >= 800000 */
6184
6185 static uint16_t
6186 bxe_cid_ilt_lines(struct bxe_softc *sc)
6187 {
6188     if (IS_SRIOV(sc)) {
6189         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6190     }
6191     return (L2_ILT_LINES(sc));
6192 }
6193
6194 static void
6195 bxe_ilt_set_info(struct bxe_softc *sc)
6196 {
6197     struct ilt_client_info *ilt_client;
6198     struct ecore_ilt *ilt = sc->ilt;
6199     uint16_t line = 0;
6200
6201     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6202     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6203
6204     /* CDU */
6205     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6206     ilt_client->client_num = ILT_CLIENT_CDU;
6207     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6208     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6209     ilt_client->start = line;
6210     line += bxe_cid_ilt_lines(sc);
6211
6212     if (CNIC_SUPPORT(sc)) {
6213         line += CNIC_ILT_LINES;
6214     }
6215
6216     ilt_client->end = (line - 1);
6217
6218     BLOGD(sc, DBG_LOAD,
6219           "ilt client[CDU]: start %d, end %d, "
6220           "psz 0x%x, flags 0x%x, hw psz %d\n",
6221           ilt_client->start, ilt_client->end,
6222           ilt_client->page_size,
6223           ilt_client->flags,
6224           ilog2(ilt_client->page_size >> 12));
6225
6226     /* QM */
6227     if (QM_INIT(sc->qm_cid_count)) {
6228         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6229         ilt_client->client_num = ILT_CLIENT_QM;
6230         ilt_client->page_size = QM_ILT_PAGE_SZ;
6231         ilt_client->flags = 0;
6232         ilt_client->start = line;
6233
6234         /* 4 bytes for each cid */
6235         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6236                              QM_ILT_PAGE_SZ);
6237
6238         ilt_client->end = (line - 1);
6239
6240         BLOGD(sc, DBG_LOAD,
6241               "ilt client[QM]: start %d, end %d, "
6242               "psz 0x%x, flags 0x%x, hw psz %d\n",
6243               ilt_client->start, ilt_client->end,
6244               ilt_client->page_size, ilt_client->flags,
6245               ilog2(ilt_client->page_size >> 12));
6246     }
6247
6248     if (CNIC_SUPPORT(sc)) {
6249         /* SRC */
6250         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6251         ilt_client->client_num = ILT_CLIENT_SRC;
6252         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6253         ilt_client->flags = 0;
6254         ilt_client->start = line;
6255         line += SRC_ILT_LINES;
6256         ilt_client->end = (line - 1);
6257
6258         BLOGD(sc, DBG_LOAD,
6259               "ilt client[SRC]: start %d, end %d, "
6260               "psz 0x%x, flags 0x%x, hw psz %d\n",
6261               ilt_client->start, ilt_client->end,
6262               ilt_client->page_size, ilt_client->flags,
6263               ilog2(ilt_client->page_size >> 12));
6264
6265         /* TM */
6266         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6267         ilt_client->client_num = ILT_CLIENT_TM;
6268         ilt_client->page_size = TM_ILT_PAGE_SZ;
6269         ilt_client->flags = 0;
6270         ilt_client->start = line;
6271         line += TM_ILT_LINES;
6272         ilt_client->end = (line - 1);
6273
6274         BLOGD(sc, DBG_LOAD,
6275               "ilt client[TM]: start %d, end %d, "
6276               "psz 0x%x, flags 0x%x, hw psz %d\n",
6277               ilt_client->start, ilt_client->end,
6278               ilt_client->page_size, ilt_client->flags,
6279               ilog2(ilt_client->page_size >> 12));
6280     }
6281
6282     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6283 }
6284
6285 static void
6286 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6287 {
6288     int i;
6289     uint32_t rx_buf_size;
6290
6291     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
6292
6293     for (i = 0; i < sc->num_queues; i++) {
6294         if(rx_buf_size <= MCLBYTES){
6295             sc->fp[i].rx_buf_size = rx_buf_size;
6296             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6297         }else if (rx_buf_size <= MJUMPAGESIZE){
6298             sc->fp[i].rx_buf_size = rx_buf_size;
6299             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6300         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
6301             sc->fp[i].rx_buf_size = MCLBYTES;
6302             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6303         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
6304             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
6305             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
6306         }else {
6307             sc->fp[i].rx_buf_size = MCLBYTES;
6308             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6309         }
6310     }
6311 }
6312
6313 static int
6314 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6315 {
6316     int rc = 0;
6317
6318     if ((sc->ilt =
6319          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6320                                     M_BXE_ILT,
6321                                     (M_NOWAIT | M_ZERO))) == NULL) {
6322         rc = 1;
6323     }
6324
6325     return (rc);
6326 }
6327
6328 static int
6329 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6330 {
6331     int rc = 0;
6332
6333     if ((sc->ilt->lines =
6334          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6335                                     M_BXE_ILT,
6336                                     (M_NOWAIT | M_ZERO))) == NULL) {
6337         rc = 1;
6338     }
6339
6340     return (rc);
6341 }
6342
6343 static void
6344 bxe_free_ilt_mem(struct bxe_softc *sc)
6345 {
6346     if (sc->ilt != NULL) {
6347         free(sc->ilt, M_BXE_ILT);
6348         sc->ilt = NULL;
6349     }
6350 }
6351
6352 static void
6353 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6354 {
6355     if (sc->ilt->lines != NULL) {
6356         free(sc->ilt->lines, M_BXE_ILT);
6357         sc->ilt->lines = NULL;
6358     }
6359 }
6360
6361 static void
6362 bxe_free_mem(struct bxe_softc *sc)
6363 {
6364     int i;
6365
6366 #if 0
6367     if (!CONFIGURE_NIC_MODE(sc)) {
6368         /* free searcher T2 table */
6369         bxe_dma_free(sc, &sc->t2);
6370     }
6371 #endif
6372
6373     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6374         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6375         sc->context[i].vcxt = NULL;
6376         sc->context[i].size = 0;
6377     }
6378
6379     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6380
6381     bxe_free_ilt_lines_mem(sc);
6382
6383 #if 0
6384     bxe_iov_free_mem(sc);
6385 #endif
6386 }
6387
6388 static int
6389 bxe_alloc_mem(struct bxe_softc *sc)
6390 {
6391     int context_size;
6392     int allocated;
6393     int i;
6394
6395 #if 0
6396     if (!CONFIGURE_NIC_MODE(sc)) {
6397         /* allocate searcher T2 table */
6398         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6399                           &sc->t2, "searcher t2 table") != 0) {
6400             return (-1);
6401         }
6402     }
6403 #endif
6404
6405     /*
6406      * Allocate memory for CDU context:
6407      * This memory is allocated separately and not in the generic ILT
6408      * functions because CDU differs in few aspects:
6409      * 1. There can be multiple entities allocating memory for context -
6410      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6411      * its own ILT lines.
6412      * 2. Since CDU page-size is not a single 4KB page (which is the case
6413      * for the other ILT clients), to be efficient we want to support
6414      * allocation of sub-page-size in the last entry.
6415      * 3. Context pointers are used by the driver to pass to FW / update
6416      * the context (for the other ILT clients the pointers are used just to
6417      * free the memory during unload).
6418      */
6419     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6420     for (i = 0, allocated = 0; allocated < context_size; i++) {
6421         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6422                                   (context_size - allocated));
6423
6424         if (bxe_dma_alloc(sc, sc->context[i].size,
6425                           &sc->context[i].vcxt_dma,
6426                           "cdu context") != 0) {
6427             bxe_free_mem(sc);
6428             return (-1);
6429         }
6430
6431         sc->context[i].vcxt =
6432             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6433
6434         allocated += sc->context[i].size;
6435     }
6436
6437     bxe_alloc_ilt_lines_mem(sc);
6438
6439     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6440           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6441     {
6442         for (i = 0; i < 4; i++) {
6443             BLOGD(sc, DBG_LOAD,
6444                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6445                   i,
6446                   sc->ilt->clients[i].page_size,
6447                   sc->ilt->clients[i].start,
6448                   sc->ilt->clients[i].end,
6449                   sc->ilt->clients[i].client_num,
6450                   sc->ilt->clients[i].flags);
6451         }
6452     }
6453     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6454         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6455         bxe_free_mem(sc);
6456         return (-1);
6457     }
6458
6459 #if 0
6460     if (bxe_iov_alloc_mem(sc)) {
6461         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6462         bxe_free_mem(sc);
6463         return (-1);
6464     }
6465 #endif
6466
6467     return (0);
6468 }
6469
6470 static void
6471 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6472 {
6473     struct bxe_softc *sc;
6474     int i;
6475
6476     sc = fp->sc;
6477
6478     if (fp->rx_mbuf_tag == NULL) {
6479         return;
6480     }
6481
6482     /* free all mbufs and unload all maps */
6483     for (i = 0; i < RX_BD_TOTAL; i++) {
6484         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6485             bus_dmamap_sync(fp->rx_mbuf_tag,
6486                             fp->rx_mbuf_chain[i].m_map,
6487                             BUS_DMASYNC_POSTREAD);
6488             bus_dmamap_unload(fp->rx_mbuf_tag,
6489                               fp->rx_mbuf_chain[i].m_map);
6490         }
6491
6492         if (fp->rx_mbuf_chain[i].m != NULL) {
6493             m_freem(fp->rx_mbuf_chain[i].m);
6494             fp->rx_mbuf_chain[i].m = NULL;
6495             fp->eth_q_stats.mbuf_alloc_rx--;
6496         }
6497     }
6498 }
6499
6500 static void
6501 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6502 {
6503     struct bxe_softc *sc;
6504     int i, max_agg_queues;
6505
6506     sc = fp->sc;
6507
6508     if (fp->rx_mbuf_tag == NULL) {
6509         return;
6510     }
6511
6512     max_agg_queues = MAX_AGG_QS(sc);
6513
6514     /* release all mbufs and unload all DMA maps in the TPA pool */
6515     for (i = 0; i < max_agg_queues; i++) {
6516         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6517             bus_dmamap_sync(fp->rx_mbuf_tag,
6518                             fp->rx_tpa_info[i].bd.m_map,
6519                             BUS_DMASYNC_POSTREAD);
6520             bus_dmamap_unload(fp->rx_mbuf_tag,
6521                               fp->rx_tpa_info[i].bd.m_map);
6522         }
6523
6524         if (fp->rx_tpa_info[i].bd.m != NULL) {
6525             m_freem(fp->rx_tpa_info[i].bd.m);
6526             fp->rx_tpa_info[i].bd.m = NULL;
6527             fp->eth_q_stats.mbuf_alloc_tpa--;
6528         }
6529     }
6530 }
6531
6532 static void
6533 bxe_free_sge_chain(struct bxe_fastpath *fp)
6534 {
6535     struct bxe_softc *sc;
6536     int i;
6537
6538     sc = fp->sc;
6539
6540     if (fp->rx_sge_mbuf_tag == NULL) {
6541         return;
6542     }
6543
6544     /* rree all mbufs and unload all maps */
6545     for (i = 0; i < RX_SGE_TOTAL; i++) {
6546         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6547             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6548                             fp->rx_sge_mbuf_chain[i].m_map,
6549                             BUS_DMASYNC_POSTREAD);
6550             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6551                               fp->rx_sge_mbuf_chain[i].m_map);
6552         }
6553
6554         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6555             m_freem(fp->rx_sge_mbuf_chain[i].m);
6556             fp->rx_sge_mbuf_chain[i].m = NULL;
6557             fp->eth_q_stats.mbuf_alloc_sge--;
6558         }
6559     }
6560 }
6561
6562 static void
6563 bxe_free_fp_buffers(struct bxe_softc *sc)
6564 {
6565     struct bxe_fastpath *fp;
6566     int i;
6567
6568     for (i = 0; i < sc->num_queues; i++) {
6569         fp = &sc->fp[i];
6570
6571 #if __FreeBSD_version >= 800000
6572         if (fp->tx_br != NULL) {
6573             struct mbuf *m;
6574             /* just in case bxe_mq_flush() wasn't called */
6575             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6576                 m_freem(m);
6577             }
6578             buf_ring_free(fp->tx_br, M_DEVBUF);
6579             fp->tx_br = NULL;
6580         }
6581 #endif
6582
6583         /* free all RX buffers */
6584         bxe_free_rx_bd_chain(fp);
6585         bxe_free_tpa_pool(fp);
6586         bxe_free_sge_chain(fp);
6587
6588         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6589             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6590                   fp->eth_q_stats.mbuf_alloc_rx);
6591         }
6592
6593         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6594             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6595                   fp->eth_q_stats.mbuf_alloc_sge);
6596         }
6597
6598         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6599             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6600                   fp->eth_q_stats.mbuf_alloc_tpa);
6601         }
6602
6603         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6604             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6605                   fp->eth_q_stats.mbuf_alloc_tx);
6606         }
6607
6608         /* XXX verify all mbufs were reclaimed */
6609
6610         if (mtx_initialized(&fp->tx_mtx)) {
6611             mtx_destroy(&fp->tx_mtx);
6612         }
6613
6614         if (mtx_initialized(&fp->rx_mtx)) {
6615             mtx_destroy(&fp->rx_mtx);
6616         }
6617     }
6618 }
6619
6620 static int
6621 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6622                      uint16_t            prev_index,
6623                      uint16_t            index)
6624 {
6625     struct bxe_sw_rx_bd *rx_buf;
6626     struct eth_rx_bd *rx_bd;
6627     bus_dma_segment_t segs[1];
6628     bus_dmamap_t map;
6629     struct mbuf *m;
6630     int nsegs, rc;
6631
6632     rc = 0;
6633
6634     /* allocate the new RX BD mbuf */
6635     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6636     if (__predict_false(m == NULL)) {
6637         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6638         return (ENOBUFS);
6639     }
6640
6641     fp->eth_q_stats.mbuf_alloc_rx++;
6642
6643     /* initialize the mbuf buffer length */
6644     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6645
6646     /* map the mbuf into non-paged pool */
6647     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6648                                  fp->rx_mbuf_spare_map,
6649                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6650     if (__predict_false(rc != 0)) {
6651         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6652         m_freem(m);
6653         fp->eth_q_stats.mbuf_alloc_rx--;
6654         return (rc);
6655     }
6656
6657     /* all mbufs must map to a single segment */
6658     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6659
6660     /* release any existing RX BD mbuf mappings */
6661
6662     if (prev_index != index) {
6663         rx_buf = &fp->rx_mbuf_chain[prev_index];
6664
6665         if (rx_buf->m_map != NULL) {
6666             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6667                             BUS_DMASYNC_POSTREAD);
6668             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6669         }
6670
6671         /*
6672          * We only get here from bxe_rxeof() when the maximum number
6673          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6674          * holds the mbuf in the prev_index so it's OK to NULL it out
6675          * here without concern of a memory leak.
6676          */
6677         fp->rx_mbuf_chain[prev_index].m = NULL;
6678     }
6679
6680     rx_buf = &fp->rx_mbuf_chain[index];
6681
6682     if (rx_buf->m_map != NULL) {
6683         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6684                         BUS_DMASYNC_POSTREAD);
6685         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6686     }
6687
6688     /* save the mbuf and mapping info for a future packet */
6689     map = (prev_index != index) ?
6690               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6691     rx_buf->m_map = fp->rx_mbuf_spare_map;
6692     fp->rx_mbuf_spare_map = map;
6693     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6694                     BUS_DMASYNC_PREREAD);
6695     rx_buf->m = m;
6696
6697     rx_bd = &fp->rx_chain[index];
6698     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6699     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6700
6701     return (rc);
6702 }
6703
6704 static int
6705 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6706                       int                 queue)
6707 {
6708     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6709     bus_dma_segment_t segs[1];
6710     bus_dmamap_t map;
6711     struct mbuf *m;
6712     int nsegs;
6713     int rc = 0;
6714
6715     /* allocate the new TPA mbuf */
6716     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6717     if (__predict_false(m == NULL)) {
6718         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6719         return (ENOBUFS);
6720     }
6721
6722     fp->eth_q_stats.mbuf_alloc_tpa++;
6723
6724     /* initialize the mbuf buffer length */
6725     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6726
6727     /* map the mbuf into non-paged pool */
6728     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6729                                  fp->rx_tpa_info_mbuf_spare_map,
6730                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6731     if (__predict_false(rc != 0)) {
6732         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6733         m_free(m);
6734         fp->eth_q_stats.mbuf_alloc_tpa--;
6735         return (rc);
6736     }
6737
6738     /* all mbufs must map to a single segment */
6739     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6740
6741     /* release any existing TPA mbuf mapping */
6742     if (tpa_info->bd.m_map != NULL) {
6743         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6744                         BUS_DMASYNC_POSTREAD);
6745         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6746     }
6747
6748     /* save the mbuf and mapping info for the TPA mbuf */
6749     map = tpa_info->bd.m_map;
6750     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6751     fp->rx_tpa_info_mbuf_spare_map = map;
6752     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6753                     BUS_DMASYNC_PREREAD);
6754     tpa_info->bd.m = m;
6755     tpa_info->seg = segs[0];
6756
6757     return (rc);
6758 }
6759
6760 /*
6761  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6762  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6763  * chain.
6764  */
6765 static int
6766 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6767                       uint16_t            index)
6768 {
6769     struct bxe_sw_rx_bd *sge_buf;
6770     struct eth_rx_sge *sge;
6771     bus_dma_segment_t segs[1];
6772     bus_dmamap_t map;
6773     struct mbuf *m;
6774     int nsegs;
6775     int rc = 0;
6776
6777     /* allocate a new SGE mbuf */
6778     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6779     if (__predict_false(m == NULL)) {
6780         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6781         return (ENOMEM);
6782     }
6783
6784     fp->eth_q_stats.mbuf_alloc_sge++;
6785
6786     /* initialize the mbuf buffer length */
6787     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6788
6789     /* map the SGE mbuf into non-paged pool */
6790     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6791                                  fp->rx_sge_mbuf_spare_map,
6792                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6793     if (__predict_false(rc != 0)) {
6794         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6795         m_freem(m);
6796         fp->eth_q_stats.mbuf_alloc_sge--;
6797         return (rc);
6798     }
6799
6800     /* all mbufs must map to a single segment */
6801     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6802
6803     sge_buf = &fp->rx_sge_mbuf_chain[index];
6804
6805     /* release any existing SGE mbuf mapping */
6806     if (sge_buf->m_map != NULL) {
6807         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6808                         BUS_DMASYNC_POSTREAD);
6809         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6810     }
6811
6812     /* save the mbuf and mapping info for a future packet */
6813     map = sge_buf->m_map;
6814     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6815     fp->rx_sge_mbuf_spare_map = map;
6816     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6817                     BUS_DMASYNC_PREREAD);
6818     sge_buf->m = m;
6819
6820     sge = &fp->rx_sge_chain[index];
6821     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6822     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6823
6824     return (rc);
6825 }
6826
6827 static __noinline int
6828 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6829 {
6830     struct bxe_fastpath *fp;
6831     int i, j, rc = 0;
6832     int ring_prod, cqe_ring_prod;
6833     int max_agg_queues;
6834
6835     for (i = 0; i < sc->num_queues; i++) {
6836         fp = &sc->fp[i];
6837
6838 #if __FreeBSD_version >= 800000
6839         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6840                                    M_DONTWAIT, &fp->tx_mtx);
6841         if (fp->tx_br == NULL) {
6842             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6843             goto bxe_alloc_fp_buffers_error;
6844         }
6845 #endif
6846
6847         ring_prod = cqe_ring_prod = 0;
6848         fp->rx_bd_cons = 0;
6849         fp->rx_cq_cons = 0;
6850
6851         /* allocate buffers for the RX BDs in RX BD chain */
6852         for (j = 0; j < sc->max_rx_bufs; j++) {
6853             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6854             if (rc != 0) {
6855                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6856                       i, rc);
6857                 goto bxe_alloc_fp_buffers_error;
6858             }
6859
6860             ring_prod     = RX_BD_NEXT(ring_prod);
6861             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6862         }
6863
6864         fp->rx_bd_prod = ring_prod;
6865         fp->rx_cq_prod = cqe_ring_prod;
6866         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6867
6868         max_agg_queues = MAX_AGG_QS(sc);
6869
6870         fp->tpa_enable = TRUE;
6871
6872         /* fill the TPA pool */
6873         for (j = 0; j < max_agg_queues; j++) {
6874             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6875             if (rc != 0) {
6876                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6877                           i, j);
6878                 fp->tpa_enable = FALSE;
6879                 goto bxe_alloc_fp_buffers_error;
6880             }
6881
6882             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6883         }
6884
6885         if (fp->tpa_enable) {
6886             /* fill the RX SGE chain */
6887             ring_prod = 0;
6888             for (j = 0; j < RX_SGE_USABLE; j++) {
6889                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6890                 if (rc != 0) {
6891                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6892                               i, ring_prod);
6893                     fp->tpa_enable = FALSE;
6894                     ring_prod = 0;
6895                     goto bxe_alloc_fp_buffers_error;
6896                 }
6897
6898                 ring_prod = RX_SGE_NEXT(ring_prod);
6899             }
6900
6901             fp->rx_sge_prod = ring_prod;
6902         }
6903     }
6904
6905     return (0);
6906
6907 bxe_alloc_fp_buffers_error:
6908
6909     /* unwind what was already allocated */
6910     bxe_free_rx_bd_chain(fp);
6911     bxe_free_tpa_pool(fp);
6912     bxe_free_sge_chain(fp);
6913
6914     return (ENOBUFS);
6915 }
6916
6917 static void
6918 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6919 {
6920     bxe_dma_free(sc, &sc->fw_stats_dma);
6921
6922     sc->fw_stats_num = 0;
6923
6924     sc->fw_stats_req_size = 0;
6925     sc->fw_stats_req = NULL;
6926     sc->fw_stats_req_mapping = 0;
6927
6928     sc->fw_stats_data_size = 0;
6929     sc->fw_stats_data = NULL;
6930     sc->fw_stats_data_mapping = 0;
6931 }
6932
6933 static int
6934 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6935 {
6936     uint8_t num_queue_stats;
6937     int num_groups;
6938
6939     /* number of queues for statistics is number of eth queues */
6940     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6941
6942     /*
6943      * Total number of FW statistics requests =
6944      *   1 for port stats + 1 for PF stats + num of queues
6945      */
6946     sc->fw_stats_num = (2 + num_queue_stats);
6947
6948     /*
6949      * Request is built from stats_query_header and an array of
6950      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6951      * rules. The real number or requests is configured in the
6952      * stats_query_header.
6953      */
6954     num_groups =
6955         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6956          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6957
6958     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6959           sc->fw_stats_num, num_groups);
6960
6961     sc->fw_stats_req_size =
6962         (sizeof(struct stats_query_header) +
6963          (num_groups * sizeof(struct stats_query_cmd_group)));
6964
6965     /*
6966      * Data for statistics requests + stats_counter.
6967      * stats_counter holds per-STORM counters that are incremented when
6968      * STORM has finished with the current request. Memory for FCoE
6969      * offloaded statistics are counted anyway, even if they will not be sent.
6970      * VF stats are not accounted for here as the data of VF stats is stored
6971      * in memory allocated by the VF, not here.
6972      */
6973     sc->fw_stats_data_size =
6974         (sizeof(struct stats_counter) +
6975          sizeof(struct per_port_stats) +
6976          sizeof(struct per_pf_stats) +
6977          /* sizeof(struct fcoe_statistics_params) + */
6978          (sizeof(struct per_queue_stats) * num_queue_stats));
6979
6980     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6981                       &sc->fw_stats_dma, "fw stats") != 0) {
6982         bxe_free_fw_stats_mem(sc);
6983         return (-1);
6984     }
6985
6986     /* set up the shortcuts */
6987
6988     sc->fw_stats_req =
6989         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6990     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6991
6992     sc->fw_stats_data =
6993         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6994                                      sc->fw_stats_req_size);
6995     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6996                                  sc->fw_stats_req_size);
6997
6998     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6999           (uintmax_t)sc->fw_stats_req_mapping);
7000
7001     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
7002           (uintmax_t)sc->fw_stats_data_mapping);
7003
7004     return (0);
7005 }
7006
7007 /*
7008  * Bits map:
7009  * 0-7  - Engine0 load counter.
7010  * 8-15 - Engine1 load counter.
7011  * 16   - Engine0 RESET_IN_PROGRESS bit.
7012  * 17   - Engine1 RESET_IN_PROGRESS bit.
7013  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
7014  *        function on the engine
7015  * 19   - Engine1 ONE_IS_LOADED.
7016  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
7017  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
7018  *        for just the one belonging to its engine).
7019  */
7020 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
7021 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
7022 #define BXE_PATH0_LOAD_CNT_SHIFT  0
7023 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
7024 #define BXE_PATH1_LOAD_CNT_SHIFT  8
7025 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
7026 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
7027 #define BXE_GLOBAL_RESET_BIT      0x00040000
7028
7029 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
7030 static void
7031 bxe_set_reset_global(struct bxe_softc *sc)
7032 {
7033     uint32_t val;
7034     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7035     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7036     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
7037     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7038 }
7039
7040 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
7041 static void
7042 bxe_clear_reset_global(struct bxe_softc *sc)
7043 {
7044     uint32_t val;
7045     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7046     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7047     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
7048     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7049 }
7050
7051 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
7052 static uint8_t
7053 bxe_reset_is_global(struct bxe_softc *sc)
7054 {
7055     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7056     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
7057     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7058 }
7059
7060 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7061 static void
7062 bxe_set_reset_done(struct bxe_softc *sc)
7063 {
7064     uint32_t val;
7065     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7066                                  BXE_PATH0_RST_IN_PROG_BIT;
7067
7068     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7069
7070     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7071     /* Clear the bit */
7072     val &= ~bit;
7073     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7074
7075     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7076 }
7077
7078 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7079 static void
7080 bxe_set_reset_in_progress(struct bxe_softc *sc)
7081 {
7082     uint32_t val;
7083     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7084                                  BXE_PATH0_RST_IN_PROG_BIT;
7085
7086     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7087
7088     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7089     /* Set the bit */
7090     val |= bit;
7091     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7092
7093     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7094 }
7095
7096 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7097 static uint8_t
7098 bxe_reset_is_done(struct bxe_softc *sc,
7099                   int              engine)
7100 {
7101     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7102     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7103                             BXE_PATH0_RST_IN_PROG_BIT;
7104
7105     /* return false if bit is set */
7106     return (val & bit) ? FALSE : TRUE;
7107 }
7108
7109 /* get the load status for an engine, should be run under rtnl lock */
7110 static uint8_t
7111 bxe_get_load_status(struct bxe_softc *sc,
7112                     int              engine)
7113 {
7114     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7115                              BXE_PATH0_LOAD_CNT_MASK;
7116     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7117                               BXE_PATH0_LOAD_CNT_SHIFT;
7118     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7119
7120     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7121
7122     val = ((val & mask) >> shift);
7123
7124     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7125
7126     return (val != 0);
7127 }
7128
7129 /* set pf load mark */
7130 /* XXX needs to be under rtnl lock */
7131 static void
7132 bxe_set_pf_load(struct bxe_softc *sc)
7133 {
7134     uint32_t val;
7135     uint32_t val1;
7136     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7137                                   BXE_PATH0_LOAD_CNT_MASK;
7138     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7139                                    BXE_PATH0_LOAD_CNT_SHIFT;
7140
7141     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7142
7143     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7144     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7145
7146     /* get the current counter value */
7147     val1 = ((val & mask) >> shift);
7148
7149     /* set bit of this PF */
7150     val1 |= (1 << SC_ABS_FUNC(sc));
7151
7152     /* clear the old value */
7153     val &= ~mask;
7154
7155     /* set the new one */
7156     val |= ((val1 << shift) & mask);
7157
7158     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7159
7160     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7161 }
7162
7163 /* clear pf load mark */
7164 /* XXX needs to be under rtnl lock */
7165 static uint8_t
7166 bxe_clear_pf_load(struct bxe_softc *sc)
7167 {
7168     uint32_t val1, val;
7169     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7170                                   BXE_PATH0_LOAD_CNT_MASK;
7171     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7172                                    BXE_PATH0_LOAD_CNT_SHIFT;
7173
7174     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7175     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7176     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7177
7178     /* get the current counter value */
7179     val1 = (val & mask) >> shift;
7180
7181     /* clear bit of that PF */
7182     val1 &= ~(1 << SC_ABS_FUNC(sc));
7183
7184     /* clear the old value */
7185     val &= ~mask;
7186
7187     /* set the new one */
7188     val |= ((val1 << shift) & mask);
7189
7190     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7191     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7192     return (val1 != 0);
7193 }
7194
7195 /* send load requrest to mcp and analyze response */
7196 static int
7197 bxe_nic_load_request(struct bxe_softc *sc,
7198                      uint32_t         *load_code)
7199 {
7200     /* init fw_seq */
7201     sc->fw_seq =
7202         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7203          DRV_MSG_SEQ_NUMBER_MASK);
7204
7205     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7206
7207     /* get the current FW pulse sequence */
7208     sc->fw_drv_pulse_wr_seq =
7209         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7210          DRV_PULSE_SEQ_MASK);
7211
7212     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7213           sc->fw_drv_pulse_wr_seq);
7214
7215     /* load request */
7216     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7217                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7218
7219     /* if the MCP fails to respond we must abort */
7220     if (!(*load_code)) {
7221         BLOGE(sc, "MCP response failure!\n");
7222         return (-1);
7223     }
7224
7225     /* if MCP refused then must abort */
7226     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7227         BLOGE(sc, "MCP refused load request\n");
7228         return (-1);
7229     }
7230
7231     return (0);
7232 }
7233
7234 /*
7235  * Check whether another PF has already loaded FW to chip. In virtualized
7236  * environments a pf from anoth VM may have already initialized the device
7237  * including loading FW.
7238  */
7239 static int
7240 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7241                          uint32_t         load_code)
7242 {
7243     uint32_t my_fw, loaded_fw;
7244
7245     /* is another pf loaded on this engine? */
7246     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7247         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7248         /* build my FW version dword */
7249         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7250                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7251                  (BCM_5710_FW_REVISION_VERSION << 16) +
7252                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7253
7254         /* read loaded FW from chip */
7255         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7256         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7257               loaded_fw, my_fw);
7258
7259         /* abort nic load if version mismatch */
7260         if (my_fw != loaded_fw) {
7261             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7262                   loaded_fw, my_fw);
7263             return (-1);
7264         }
7265     }
7266
7267     return (0);
7268 }
7269
7270 /* mark PMF if applicable */
7271 static void
7272 bxe_nic_load_pmf(struct bxe_softc *sc,
7273                  uint32_t         load_code)
7274 {
7275     uint32_t ncsi_oem_data_addr;
7276
7277     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7278         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7279         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7280         /*
7281          * Barrier here for ordering between the writing to sc->port.pmf here
7282          * and reading it from the periodic task.
7283          */
7284         sc->port.pmf = 1;
7285         mb();
7286     } else {
7287         sc->port.pmf = 0;
7288     }
7289
7290     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7291
7292     /* XXX needed? */
7293     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7294         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7295             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7296             if (ncsi_oem_data_addr) {
7297                 REG_WR(sc,
7298                        (ncsi_oem_data_addr +
7299                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7300                        0);
7301             }
7302         }
7303     }
7304 }
7305
7306 static void
7307 bxe_read_mf_cfg(struct bxe_softc *sc)
7308 {
7309     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7310     int abs_func;
7311     int vn;
7312
7313     if (BXE_NOMCP(sc)) {
7314         return; /* what should be the default bvalue in this case */
7315     }
7316
7317     /*
7318      * The formula for computing the absolute function number is...
7319      * For 2 port configuration (4 functions per port):
7320      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7321      * For 4 port configuration (2 functions per port):
7322      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7323      */
7324     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7325         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7326         if (abs_func >= E1H_FUNC_MAX) {
7327             break;
7328         }
7329         sc->devinfo.mf_info.mf_config[vn] =
7330             MFCFG_RD(sc, func_mf_config[abs_func].config);
7331     }
7332
7333     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7334         FUNC_MF_CFG_FUNC_DISABLED) {
7335         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7336         sc->flags |= BXE_MF_FUNC_DIS;
7337     } else {
7338         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7339         sc->flags &= ~BXE_MF_FUNC_DIS;
7340     }
7341 }
7342
7343 /* acquire split MCP access lock register */
7344 static int bxe_acquire_alr(struct bxe_softc *sc)
7345 {
7346     uint32_t j, val;
7347
7348     for (j = 0; j < 1000; j++) {
7349         val = (1UL << 31);
7350         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7351         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7352         if (val & (1L << 31))
7353             break;
7354
7355         DELAY(5000);
7356     }
7357
7358     if (!(val & (1L << 31))) {
7359         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7360         return (-1);
7361     }
7362
7363     return (0);
7364 }
7365
7366 /* release split MCP access lock register */
7367 static void bxe_release_alr(struct bxe_softc *sc)
7368 {
7369     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7370 }
7371
7372 static void
7373 bxe_fan_failure(struct bxe_softc *sc)
7374 {
7375     int port = SC_PORT(sc);
7376     uint32_t ext_phy_config;
7377
7378     /* mark the failure */
7379     ext_phy_config =
7380         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7381
7382     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7383     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7384     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7385              ext_phy_config);
7386
7387     /* log the failure */
7388     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7389               "the card to prevent permanent damage. "
7390               "Please contact OEM Support for assistance\n");
7391
7392     /* XXX */
7393 #if 1
7394     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7395 #else
7396     /*
7397      * Schedule device reset (unload)
7398      * This is due to some boards consuming sufficient power when driver is
7399      * up to overheat if fan fails.
7400      */
7401     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7402     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7403 #endif
7404 }
7405
7406 /* this function is called upon a link interrupt */
7407 static void
7408 bxe_link_attn(struct bxe_softc *sc)
7409 {
7410     uint32_t pause_enabled = 0;
7411     struct host_port_stats *pstats;
7412     int cmng_fns;
7413
7414     /* Make sure that we are synced with the current statistics */
7415     bxe_stats_handle(sc, STATS_EVENT_STOP);
7416
7417     elink_link_update(&sc->link_params, &sc->link_vars);
7418
7419     if (sc->link_vars.link_up) {
7420
7421         /* dropless flow control */
7422         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7423             pause_enabled = 0;
7424
7425             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7426                 pause_enabled = 1;
7427             }
7428
7429             REG_WR(sc,
7430                    (BAR_USTRORM_INTMEM +
7431                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7432                    pause_enabled);
7433         }
7434
7435         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7436             pstats = BXE_SP(sc, port_stats);
7437             /* reset old mac stats */
7438             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7439         }
7440
7441         if (sc->state == BXE_STATE_OPEN) {
7442             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7443         }
7444     }
7445
7446     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7447         cmng_fns = bxe_get_cmng_fns_mode(sc);
7448
7449         if (cmng_fns != CMNG_FNS_NONE) {
7450             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7451             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7452         } else {
7453             /* rate shaping and fairness are disabled */
7454             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7455         }
7456     }
7457
7458     bxe_link_report_locked(sc);
7459
7460     if (IS_MF(sc)) {
7461         ; // XXX bxe_link_sync_notify(sc);
7462     }
7463 }
7464
7465 static void
7466 bxe_attn_int_asserted(struct bxe_softc *sc,
7467                       uint32_t         asserted)
7468 {
7469     int port = SC_PORT(sc);
7470     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7471                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7472     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7473                                         NIG_REG_MASK_INTERRUPT_PORT0;
7474     uint32_t aeu_mask;
7475     uint32_t nig_mask = 0;
7476     uint32_t reg_addr;
7477     uint32_t igu_acked;
7478     uint32_t cnt;
7479
7480     if (sc->attn_state & asserted) {
7481         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7482     }
7483
7484     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7485
7486     aeu_mask = REG_RD(sc, aeu_addr);
7487
7488     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7489           aeu_mask, asserted);
7490
7491     aeu_mask &= ~(asserted & 0x3ff);
7492
7493     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7494
7495     REG_WR(sc, aeu_addr, aeu_mask);
7496
7497     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7498
7499     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7500     sc->attn_state |= asserted;
7501     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7502
7503     if (asserted & ATTN_HARD_WIRED_MASK) {
7504         if (asserted & ATTN_NIG_FOR_FUNC) {
7505
7506             BXE_PHY_LOCK(sc);
7507
7508             /* save nig interrupt mask */
7509             nig_mask = REG_RD(sc, nig_int_mask_addr);
7510
7511             /* If nig_mask is not set, no need to call the update function */
7512             if (nig_mask) {
7513                 REG_WR(sc, nig_int_mask_addr, 0);
7514
7515                 bxe_link_attn(sc);
7516             }
7517
7518             /* handle unicore attn? */
7519         }
7520
7521         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7522             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7523         }
7524
7525         if (asserted & GPIO_2_FUNC) {
7526             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7527         }
7528
7529         if (asserted & GPIO_3_FUNC) {
7530             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7531         }
7532
7533         if (asserted & GPIO_4_FUNC) {
7534             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7535         }
7536
7537         if (port == 0) {
7538             if (asserted & ATTN_GENERAL_ATTN_1) {
7539                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7540                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7541             }
7542             if (asserted & ATTN_GENERAL_ATTN_2) {
7543                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7544                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7545             }
7546             if (asserted & ATTN_GENERAL_ATTN_3) {
7547                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7548                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7549             }
7550         } else {
7551             if (asserted & ATTN_GENERAL_ATTN_4) {
7552                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7553                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7554             }
7555             if (asserted & ATTN_GENERAL_ATTN_5) {
7556                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7557                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7558             }
7559             if (asserted & ATTN_GENERAL_ATTN_6) {
7560                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7561                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7562             }
7563         }
7564     } /* hardwired */
7565
7566     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7567         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7568     } else {
7569         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7570     }
7571
7572     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7573           asserted,
7574           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7575     REG_WR(sc, reg_addr, asserted);
7576
7577     /* now set back the mask */
7578     if (asserted & ATTN_NIG_FOR_FUNC) {
7579         /*
7580          * Verify that IGU ack through BAR was written before restoring
7581          * NIG mask. This loop should exit after 2-3 iterations max.
7582          */
7583         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7584             cnt = 0;
7585
7586             do {
7587                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7588             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7589                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7590
7591             if (!igu_acked) {
7592                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7593             }
7594
7595             mb();
7596         }
7597
7598         REG_WR(sc, nig_int_mask_addr, nig_mask);
7599
7600         BXE_PHY_UNLOCK(sc);
7601     }
7602 }
7603
7604 static void
7605 bxe_print_next_block(struct bxe_softc *sc,
7606                      int              idx,
7607                      const char       *blk)
7608 {
7609     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7610 }
7611
7612 static int
7613 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7614                               uint32_t         sig,
7615                               int              par_num,
7616                               uint8_t          print)
7617 {
7618     uint32_t cur_bit = 0;
7619     int i = 0;
7620
7621     for (i = 0; sig; i++) {
7622         cur_bit = ((uint32_t)0x1 << i);
7623         if (sig & cur_bit) {
7624             switch (cur_bit) {
7625             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7626                 if (print)
7627                     bxe_print_next_block(sc, par_num++, "BRB");
7628                 break;
7629             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7630                 if (print)
7631                     bxe_print_next_block(sc, par_num++, "PARSER");
7632                 break;
7633             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7634                 if (print)
7635                     bxe_print_next_block(sc, par_num++, "TSDM");
7636                 break;
7637             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7638                 if (print)
7639                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7640                 break;
7641             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7642                 if (print)
7643                     bxe_print_next_block(sc, par_num++, "TCM");
7644                 break;
7645             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7646                 if (print)
7647                     bxe_print_next_block(sc, par_num++, "TSEMI");
7648                 break;
7649             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7650                 if (print)
7651                     bxe_print_next_block(sc, par_num++, "XPB");
7652                 break;
7653             }
7654
7655             /* Clear the bit */
7656             sig &= ~cur_bit;
7657         }
7658     }
7659
7660     return (par_num);
7661 }
7662
7663 static int
7664 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7665                               uint32_t         sig,
7666                               int              par_num,
7667                               uint8_t          *global,
7668                               uint8_t          print)
7669 {
7670     int i = 0;
7671     uint32_t cur_bit = 0;
7672     for (i = 0; sig; i++) {
7673         cur_bit = ((uint32_t)0x1 << i);
7674         if (sig & cur_bit) {
7675             switch (cur_bit) {
7676             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7677                 if (print)
7678                     bxe_print_next_block(sc, par_num++, "PBF");
7679                 break;
7680             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7681                 if (print)
7682                     bxe_print_next_block(sc, par_num++, "QM");
7683                 break;
7684             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7685                 if (print)
7686                     bxe_print_next_block(sc, par_num++, "TM");
7687                 break;
7688             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7689                 if (print)
7690                     bxe_print_next_block(sc, par_num++, "XSDM");
7691                 break;
7692             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7693                 if (print)
7694                     bxe_print_next_block(sc, par_num++, "XCM");
7695                 break;
7696             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7697                 if (print)
7698                     bxe_print_next_block(sc, par_num++, "XSEMI");
7699                 break;
7700             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7701                 if (print)
7702                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7703                 break;
7704             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7705                 if (print)
7706                     bxe_print_next_block(sc, par_num++, "NIG");
7707                 break;
7708             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7709                 if (print)
7710                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7711                 *global = TRUE;
7712                 break;
7713             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7714                 if (print)
7715                     bxe_print_next_block(sc, par_num++, "DEBUG");
7716                 break;
7717             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7718                 if (print)
7719                     bxe_print_next_block(sc, par_num++, "USDM");
7720                 break;
7721             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7722                 if (print)
7723                     bxe_print_next_block(sc, par_num++, "UCM");
7724                 break;
7725             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7726                 if (print)
7727                     bxe_print_next_block(sc, par_num++, "USEMI");
7728                 break;
7729             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7730                 if (print)
7731                     bxe_print_next_block(sc, par_num++, "UPB");
7732                 break;
7733             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7734                 if (print)
7735                     bxe_print_next_block(sc, par_num++, "CSDM");
7736                 break;
7737             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7738                 if (print)
7739                     bxe_print_next_block(sc, par_num++, "CCM");
7740                 break;
7741             }
7742
7743             /* Clear the bit */
7744             sig &= ~cur_bit;
7745         }
7746     }
7747
7748     return (par_num);
7749 }
7750
7751 static int
7752 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7753                               uint32_t         sig,
7754                               int              par_num,
7755                               uint8_t          print)
7756 {
7757     uint32_t cur_bit = 0;
7758     int i = 0;
7759
7760     for (i = 0; sig; i++) {
7761         cur_bit = ((uint32_t)0x1 << i);
7762         if (sig & cur_bit) {
7763             switch (cur_bit) {
7764             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7765                 if (print)
7766                     bxe_print_next_block(sc, par_num++, "CSEMI");
7767                 break;
7768             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7769                 if (print)
7770                     bxe_print_next_block(sc, par_num++, "PXP");
7771                 break;
7772             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7773                 if (print)
7774                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7775                 break;
7776             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7777                 if (print)
7778                     bxe_print_next_block(sc, par_num++, "CFC");
7779                 break;
7780             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7781                 if (print)
7782                     bxe_print_next_block(sc, par_num++, "CDU");
7783                 break;
7784             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7785                 if (print)
7786                     bxe_print_next_block(sc, par_num++, "DMAE");
7787                 break;
7788             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7789                 if (print)
7790                     bxe_print_next_block(sc, par_num++, "IGU");
7791                 break;
7792             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7793                 if (print)
7794                     bxe_print_next_block(sc, par_num++, "MISC");
7795                 break;
7796             }
7797
7798             /* Clear the bit */
7799             sig &= ~cur_bit;
7800         }
7801     }
7802
7803     return (par_num);
7804 }
7805
7806 static int
7807 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7808                               uint32_t         sig,
7809                               int              par_num,
7810                               uint8_t          *global,
7811                               uint8_t          print)
7812 {
7813     uint32_t cur_bit = 0;
7814     int i = 0;
7815
7816     for (i = 0; sig; i++) {
7817         cur_bit = ((uint32_t)0x1 << i);
7818         if (sig & cur_bit) {
7819             switch (cur_bit) {
7820             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7821                 if (print)
7822                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7823                 *global = TRUE;
7824                 break;
7825             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7826                 if (print)
7827                     bxe_print_next_block(sc, par_num++,
7828                               "MCP UMP RX");
7829                 *global = TRUE;
7830                 break;
7831             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7832                 if (print)
7833                     bxe_print_next_block(sc, par_num++,
7834                               "MCP UMP TX");
7835                 *global = TRUE;
7836                 break;
7837             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7838                 if (print)
7839                     bxe_print_next_block(sc, par_num++,
7840                               "MCP SCPAD");
7841                 *global = TRUE;
7842                 break;
7843             }
7844
7845             /* Clear the bit */
7846             sig &= ~cur_bit;
7847         }
7848     }
7849
7850     return (par_num);
7851 }
7852
7853 static int
7854 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7855                               uint32_t         sig,
7856                               int              par_num,
7857                               uint8_t          print)
7858 {
7859     uint32_t cur_bit = 0;
7860     int i = 0;
7861
7862     for (i = 0; sig; i++) {
7863         cur_bit = ((uint32_t)0x1 << i);
7864         if (sig & cur_bit) {
7865             switch (cur_bit) {
7866             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7867                 if (print)
7868                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7869                 break;
7870             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7871                 if (print)
7872                     bxe_print_next_block(sc, par_num++, "ATC");
7873                 break;
7874             }
7875
7876             /* Clear the bit */
7877             sig &= ~cur_bit;
7878         }
7879     }
7880
7881     return (par_num);
7882 }
7883
7884 static uint8_t
7885 bxe_parity_attn(struct bxe_softc *sc,
7886                 uint8_t          *global,
7887                 uint8_t          print,
7888                 uint32_t         *sig)
7889 {
7890     int par_num = 0;
7891
7892     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7893         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7894         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7895         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7896         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7897         BLOGE(sc, "Parity error: HW block parity attention:\n"
7898                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7899               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7900               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7901               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7902               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7903               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7904
7905         if (print)
7906             BLOGI(sc, "Parity errors detected in blocks: ");
7907
7908         par_num =
7909             bxe_check_blocks_with_parity0(sc, sig[0] &
7910                                           HW_PRTY_ASSERT_SET_0,
7911                                           par_num, print);
7912         par_num =
7913             bxe_check_blocks_with_parity1(sc, sig[1] &
7914                                           HW_PRTY_ASSERT_SET_1,
7915                                           par_num, global, print);
7916         par_num =
7917             bxe_check_blocks_with_parity2(sc, sig[2] &
7918                                           HW_PRTY_ASSERT_SET_2,
7919                                           par_num, print);
7920         par_num =
7921             bxe_check_blocks_with_parity3(sc, sig[3] &
7922                                           HW_PRTY_ASSERT_SET_3,
7923                                           par_num, global, print);
7924         par_num =
7925             bxe_check_blocks_with_parity4(sc, sig[4] &
7926                                           HW_PRTY_ASSERT_SET_4,
7927                                           par_num, print);
7928
7929         if (print)
7930             BLOGI(sc, "\n");
7931
7932         return (TRUE);
7933     }
7934
7935     return (FALSE);
7936 }
7937
7938 static uint8_t
7939 bxe_chk_parity_attn(struct bxe_softc *sc,
7940                     uint8_t          *global,
7941                     uint8_t          print)
7942 {
7943     struct attn_route attn = { {0} };
7944     int port = SC_PORT(sc);
7945
7946     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7947     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7948     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7949     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7950
7951     if (!CHIP_IS_E1x(sc))
7952         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7953
7954     return (bxe_parity_attn(sc, global, print, attn.sig));
7955 }
7956
7957 static void
7958 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7959                          uint32_t         attn)
7960 {
7961     uint32_t val;
7962
7963     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7964         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7965         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7966         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7967             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7968         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7969             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7970         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7971             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7972         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7973             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7974         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7975             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7976         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7977             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7978         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7979             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7980         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7981             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7982         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7983             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7984     }
7985
7986     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7987         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7988         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7989         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7990             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7991         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7992             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7993         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7994             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7995         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7996             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7997         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7998             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7999         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
8000             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
8001     }
8002
8003     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8004                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
8005         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
8006               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
8007                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
8008     }
8009 }
8010
8011 static void
8012 bxe_e1h_disable(struct bxe_softc *sc)
8013 {
8014     int port = SC_PORT(sc);
8015
8016     bxe_tx_disable(sc);
8017
8018     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
8019 }
8020
8021 static void
8022 bxe_e1h_enable(struct bxe_softc *sc)
8023 {
8024     int port = SC_PORT(sc);
8025
8026     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
8027
8028     // XXX bxe_tx_enable(sc);
8029 }
8030
8031 /*
8032  * called due to MCP event (on pmf):
8033  *   reread new bandwidth configuration
8034  *   configure FW
8035  *   notify others function about the change
8036  */
8037 static void
8038 bxe_config_mf_bw(struct bxe_softc *sc)
8039 {
8040     if (sc->link_vars.link_up) {
8041         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
8042         // XXX bxe_link_sync_notify(sc);
8043     }
8044
8045     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
8046 }
8047
8048 static void
8049 bxe_set_mf_bw(struct bxe_softc *sc)
8050 {
8051     bxe_config_mf_bw(sc);
8052     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
8053 }
8054
8055 static void
8056 bxe_handle_eee_event(struct bxe_softc *sc)
8057 {
8058     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8059     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8060 }
8061
8062 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8063
8064 static void
8065 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8066 {
8067     struct eth_stats_info *ether_stat =
8068         &sc->sp->drv_info_to_mcp.ether_stat;
8069
8070     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8071             ETH_STAT_INFO_VERSION_LEN);
8072
8073     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8074     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8075                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8076                                           ether_stat->mac_local + MAC_PAD,
8077                                           MAC_PAD, ETH_ALEN);
8078
8079     ether_stat->mtu_size = sc->mtu;
8080
8081     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8082     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8083         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8084     }
8085
8086     // XXX ether_stat->feature_flags |= ???;
8087
8088     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8089
8090     ether_stat->txq_size = sc->tx_ring_size;
8091     ether_stat->rxq_size = sc->rx_ring_size;
8092 }
8093
8094 static void
8095 bxe_handle_drv_info_req(struct bxe_softc *sc)
8096 {
8097     enum drv_info_opcode op_code;
8098     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8099
8100     /* if drv_info version supported by MFW doesn't match - send NACK */
8101     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8102         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8103         return;
8104     }
8105
8106     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8107                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8108
8109     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8110
8111     switch (op_code) {
8112     case ETH_STATS_OPCODE:
8113         bxe_drv_info_ether_stat(sc);
8114         break;
8115     case FCOE_STATS_OPCODE:
8116     case ISCSI_STATS_OPCODE:
8117     default:
8118         /* if op code isn't supported - send NACK */
8119         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8120         return;
8121     }
8122
8123     /*
8124      * If we got drv_info attn from MFW then these fields are defined in
8125      * shmem2 for sure
8126      */
8127     SHMEM2_WR(sc, drv_info_host_addr_lo,
8128               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8129     SHMEM2_WR(sc, drv_info_host_addr_hi,
8130               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8131
8132     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8133 }
8134
8135 static void
8136 bxe_dcc_event(struct bxe_softc *sc,
8137               uint32_t         dcc_event)
8138 {
8139     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8140
8141     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8142         /*
8143          * This is the only place besides the function initialization
8144          * where the sc->flags can change so it is done without any
8145          * locks
8146          */
8147         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8148             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8149             sc->flags |= BXE_MF_FUNC_DIS;
8150             bxe_e1h_disable(sc);
8151         } else {
8152             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8153             sc->flags &= ~BXE_MF_FUNC_DIS;
8154             bxe_e1h_enable(sc);
8155         }
8156         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8157     }
8158
8159     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8160         bxe_config_mf_bw(sc);
8161         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8162     }
8163
8164     /* Report results to MCP */
8165     if (dcc_event)
8166         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8167     else
8168         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8169 }
8170
8171 static void
8172 bxe_pmf_update(struct bxe_softc *sc)
8173 {
8174     int port = SC_PORT(sc);
8175     uint32_t val;
8176
8177     sc->port.pmf = 1;
8178     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8179
8180     /*
8181      * We need the mb() to ensure the ordering between the writing to
8182      * sc->port.pmf here and reading it from the bxe_periodic_task().
8183      */
8184     mb();
8185
8186     /* queue a periodic task */
8187     // XXX schedule task...
8188
8189     // XXX bxe_dcbx_pmf_update(sc);
8190
8191     /* enable nig attention */
8192     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8193     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8194         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8195         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8196     } else if (!CHIP_IS_E1x(sc)) {
8197         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8198         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8199     }
8200
8201     bxe_stats_handle(sc, STATS_EVENT_PMF);
8202 }
8203
8204 static int
8205 bxe_mc_assert(struct bxe_softc *sc)
8206 {
8207     char last_idx;
8208     int i, rc = 0;
8209     uint32_t row0, row1, row2, row3;
8210
8211     /* XSTORM */
8212     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8213     if (last_idx)
8214         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8215
8216     /* print the asserts */
8217     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8218
8219         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8220         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8221         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8222         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8223
8224         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8225             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8226                   i, row3, row2, row1, row0);
8227             rc++;
8228         } else {
8229             break;
8230         }
8231     }
8232
8233     /* TSTORM */
8234     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8235     if (last_idx) {
8236         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8237     }
8238
8239     /* print the asserts */
8240     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8241
8242         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8243         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8244         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8245         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8246
8247         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8248             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8249                   i, row3, row2, row1, row0);
8250             rc++;
8251         } else {
8252             break;
8253         }
8254     }
8255
8256     /* CSTORM */
8257     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8258     if (last_idx) {
8259         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8260     }
8261
8262     /* print the asserts */
8263     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8264
8265         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8266         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8267         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8268         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8269
8270         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8271             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8272                   i, row3, row2, row1, row0);
8273             rc++;
8274         } else {
8275             break;
8276         }
8277     }
8278
8279     /* USTORM */
8280     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8281     if (last_idx) {
8282         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8283     }
8284
8285     /* print the asserts */
8286     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8287
8288         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8289         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8290         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8291         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8292
8293         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8294             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8295                   i, row3, row2, row1, row0);
8296             rc++;
8297         } else {
8298             break;
8299         }
8300     }
8301
8302     return (rc);
8303 }
8304
8305 static void
8306 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8307                          uint32_t         attn)
8308 {
8309     int func = SC_FUNC(sc);
8310     uint32_t val;
8311
8312     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8313
8314         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8315
8316             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8317             bxe_read_mf_cfg(sc);
8318             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8319                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8320             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8321
8322             if (val & DRV_STATUS_DCC_EVENT_MASK)
8323                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8324
8325             if (val & DRV_STATUS_SET_MF_BW)
8326                 bxe_set_mf_bw(sc);
8327
8328             if (val & DRV_STATUS_DRV_INFO_REQ)
8329                 bxe_handle_drv_info_req(sc);
8330
8331 #if 0
8332             if (val & DRV_STATUS_VF_DISABLED)
8333                 bxe_vf_handle_flr_event(sc);
8334 #endif
8335
8336             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8337                 bxe_pmf_update(sc);
8338
8339 #if 0
8340             if (sc->port.pmf &&
8341                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8342                 (sc->dcbx_enabled > 0))
8343                 /* start dcbx state machine */
8344                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8345 #endif
8346
8347 #if 0
8348             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8349                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8350 #endif
8351
8352             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8353                 bxe_handle_eee_event(sc);
8354
8355             if (sc->link_vars.periodic_flags &
8356                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8357                 /* sync with link */
8358                 BXE_PHY_LOCK(sc);
8359                 sc->link_vars.periodic_flags &=
8360                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8361                 BXE_PHY_UNLOCK(sc);
8362                 if (IS_MF(sc))
8363                     ; // XXX bxe_link_sync_notify(sc);
8364                 bxe_link_report(sc);
8365             }
8366
8367             /*
8368              * Always call it here: bxe_link_report() will
8369              * prevent the link indication duplication.
8370              */
8371             bxe_link_status_update(sc);
8372
8373         } else if (attn & BXE_MC_ASSERT_BITS) {
8374
8375             BLOGE(sc, "MC assert!\n");
8376             bxe_mc_assert(sc);
8377             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8378             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8379             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8380             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8381             bxe_panic(sc, ("MC assert!\n"));
8382
8383         } else if (attn & BXE_MCP_ASSERT) {
8384
8385             BLOGE(sc, "MCP assert!\n");
8386             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8387             // XXX bxe_fw_dump(sc);
8388
8389         } else {
8390             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8391         }
8392     }
8393
8394     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8395         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8396         if (attn & BXE_GRC_TIMEOUT) {
8397             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8398             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8399         }
8400         if (attn & BXE_GRC_RSV) {
8401             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8402             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8403         }
8404         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8405     }
8406 }
8407
8408 static void
8409 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8410                          uint32_t         attn)
8411 {
8412     int port = SC_PORT(sc);
8413     int reg_offset;
8414     uint32_t val0, mask0, val1, mask1;
8415     uint32_t val;
8416
8417     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8418         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8419         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8420         /* CFC error attention */
8421         if (val & 0x2) {
8422             BLOGE(sc, "FATAL error from CFC\n");
8423         }
8424     }
8425
8426     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8427         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8428         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8429         /* RQ_USDMDP_FIFO_OVERFLOW */
8430         if (val & 0x18000) {
8431             BLOGE(sc, "FATAL error from PXP\n");
8432         }
8433
8434         if (!CHIP_IS_E1x(sc)) {
8435             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8436             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8437         }
8438     }
8439
8440 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8441 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8442
8443     if (attn & AEU_PXP2_HW_INT_BIT) {
8444         /*  CQ47854 workaround do not panic on
8445          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8446          */
8447         if (!CHIP_IS_E1x(sc)) {
8448             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8449             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8450             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8451             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8452             /*
8453              * If the olny PXP2_EOP_ERROR_BIT is set in
8454              * STS0 and STS1 - clear it
8455              *
8456              * probably we lose additional attentions between
8457              * STS0 and STS_CLR0, in this case user will not
8458              * be notified about them
8459              */
8460             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8461                 !(val1 & mask1))
8462                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8463
8464             /* print the register, since no one can restore it */
8465             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8466
8467             /*
8468              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8469              * then notify
8470              */
8471             if (val0 & PXP2_EOP_ERROR_BIT) {
8472                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8473
8474                 /*
8475                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8476                  * set then clear attention from PXP2 block without panic
8477                  */
8478                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8479                     ((val1 & mask1) == 0))
8480                     attn &= ~AEU_PXP2_HW_INT_BIT;
8481             }
8482         }
8483     }
8484
8485     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8486         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8487                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8488
8489         val = REG_RD(sc, reg_offset);
8490         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8491         REG_WR(sc, reg_offset, val);
8492
8493         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8494               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8495         bxe_panic(sc, ("HW block attention set2\n"));
8496     }
8497 }
8498
8499 static void
8500 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8501                          uint32_t         attn)
8502 {
8503     int port = SC_PORT(sc);
8504     int reg_offset;
8505     uint32_t val;
8506
8507     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8508         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8509         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8510         /* DORQ discard attention */
8511         if (val & 0x2) {
8512             BLOGE(sc, "FATAL error from DORQ\n");
8513         }
8514     }
8515
8516     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8517         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8518                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8519
8520         val = REG_RD(sc, reg_offset);
8521         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8522         REG_WR(sc, reg_offset, val);
8523
8524         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8525               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8526         bxe_panic(sc, ("HW block attention set1\n"));
8527     }
8528 }
8529
8530 static void
8531 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8532                          uint32_t         attn)
8533 {
8534     int port = SC_PORT(sc);
8535     int reg_offset;
8536     uint32_t val;
8537
8538     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8539                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8540
8541     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8542         val = REG_RD(sc, reg_offset);
8543         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8544         REG_WR(sc, reg_offset, val);
8545
8546         BLOGW(sc, "SPIO5 hw attention\n");
8547
8548         /* Fan failure attention */
8549         elink_hw_reset_phy(&sc->link_params);
8550         bxe_fan_failure(sc);
8551     }
8552
8553     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8554         BXE_PHY_LOCK(sc);
8555         elink_handle_module_detect_int(&sc->link_params);
8556         BXE_PHY_UNLOCK(sc);
8557     }
8558
8559     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8560         val = REG_RD(sc, reg_offset);
8561         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8562         REG_WR(sc, reg_offset, val);
8563
8564         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8565                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8566     }
8567 }
8568
8569 static void
8570 bxe_attn_int_deasserted(struct bxe_softc *sc,
8571                         uint32_t         deasserted)
8572 {
8573     struct attn_route attn;
8574     struct attn_route *group_mask;
8575     int port = SC_PORT(sc);
8576     int index;
8577     uint32_t reg_addr;
8578     uint32_t val;
8579     uint32_t aeu_mask;
8580     uint8_t global = FALSE;
8581
8582     /*
8583      * Need to take HW lock because MCP or other port might also
8584      * try to handle this event.
8585      */
8586     bxe_acquire_alr(sc);
8587
8588     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8589         /* XXX
8590          * In case of parity errors don't handle attentions so that
8591          * other function would "see" parity errors.
8592          */
8593         sc->recovery_state = BXE_RECOVERY_INIT;
8594         // XXX schedule a recovery task...
8595         /* disable HW interrupts */
8596         bxe_int_disable(sc);
8597         bxe_release_alr(sc);
8598         return;
8599     }
8600
8601     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8602     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8603     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8604     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8605     if (!CHIP_IS_E1x(sc)) {
8606         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8607     } else {
8608         attn.sig[4] = 0;
8609     }
8610
8611     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8612           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8613
8614     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8615         if (deasserted & (1 << index)) {
8616             group_mask = &sc->attn_group[index];
8617
8618             BLOGD(sc, DBG_INTR,
8619                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8620                   group_mask->sig[0], group_mask->sig[1],
8621                   group_mask->sig[2], group_mask->sig[3],
8622                   group_mask->sig[4]);
8623
8624             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8625             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8626             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8627             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8628             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8629         }
8630     }
8631
8632     bxe_release_alr(sc);
8633
8634     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8635         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8636                     COMMAND_REG_ATTN_BITS_CLR);
8637     } else {
8638         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8639     }
8640
8641     val = ~deasserted;
8642     BLOGD(sc, DBG_INTR,
8643           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8644           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8645     REG_WR(sc, reg_addr, val);
8646
8647     if (~sc->attn_state & deasserted) {
8648         BLOGE(sc, "IGU error\n");
8649     }
8650
8651     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8652                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8653
8654     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8655
8656     aeu_mask = REG_RD(sc, reg_addr);
8657
8658     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8659           aeu_mask, deasserted);
8660     aeu_mask |= (deasserted & 0x3ff);
8661     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8662
8663     REG_WR(sc, reg_addr, aeu_mask);
8664     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8665
8666     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8667     sc->attn_state &= ~deasserted;
8668     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8669 }
8670
8671 static void
8672 bxe_attn_int(struct bxe_softc *sc)
8673 {
8674     /* read local copy of bits */
8675     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8676     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8677     uint32_t attn_state = sc->attn_state;
8678
8679     /* look for changed bits */
8680     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8681     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8682
8683     BLOGD(sc, DBG_INTR,
8684           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8685           attn_bits, attn_ack, asserted, deasserted);
8686
8687     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8688         BLOGE(sc, "BAD attention state\n");
8689     }
8690
8691     /* handle bits that were raised */
8692     if (asserted) {
8693         bxe_attn_int_asserted(sc, asserted);
8694     }
8695
8696     if (deasserted) {
8697         bxe_attn_int_deasserted(sc, deasserted);
8698     }
8699 }
8700
8701 static uint16_t
8702 bxe_update_dsb_idx(struct bxe_softc *sc)
8703 {
8704     struct host_sp_status_block *def_sb = sc->def_sb;
8705     uint16_t rc = 0;
8706
8707     mb(); /* status block is written to by the chip */
8708
8709     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8710         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8711         rc |= BXE_DEF_SB_ATT_IDX;
8712     }
8713
8714     if (sc->def_idx != def_sb->sp_sb.running_index) {
8715         sc->def_idx = def_sb->sp_sb.running_index;
8716         rc |= BXE_DEF_SB_IDX;
8717     }
8718
8719     mb();
8720
8721     return (rc);
8722 }
8723
8724 static inline struct ecore_queue_sp_obj *
8725 bxe_cid_to_q_obj(struct bxe_softc *sc,
8726                  uint32_t         cid)
8727 {
8728     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8729     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8730 }
8731
8732 static void
8733 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8734 {
8735     struct ecore_mcast_ramrod_params rparam;
8736     int rc;
8737
8738     memset(&rparam, 0, sizeof(rparam));
8739
8740     rparam.mcast_obj = &sc->mcast_obj;
8741
8742     BXE_MCAST_LOCK(sc);
8743
8744     /* clear pending state for the last command */
8745     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8746
8747     /* if there are pending mcast commands - send them */
8748     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8749         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8750         if (rc < 0) {
8751             BLOGD(sc, DBG_SP,
8752                   "ERROR: Failed to send pending mcast commands (%d)\n",
8753                   rc);
8754         }
8755     }
8756
8757     BXE_MCAST_UNLOCK(sc);
8758 }
8759
8760 static void
8761 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8762                               union event_ring_elem *elem)
8763 {
8764     unsigned long ramrod_flags = 0;
8765     int rc = 0;
8766     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8767     struct ecore_vlan_mac_obj *vlan_mac_obj;
8768
8769     /* always push next commands out, don't wait here */
8770     bit_set(&ramrod_flags, RAMROD_CONT);
8771
8772     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8773     case ECORE_FILTER_MAC_PENDING:
8774         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8775         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8776         break;
8777
8778     case ECORE_FILTER_MCAST_PENDING:
8779         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8780         /*
8781          * This is only relevant for 57710 where multicast MACs are
8782          * configured as unicast MACs using the same ramrod.
8783          */
8784         bxe_handle_mcast_eqe(sc);
8785         return;
8786
8787     default:
8788         BLOGE(sc, "Unsupported classification command: %d\n",
8789               elem->message.data.eth_event.echo);
8790         return;
8791     }
8792
8793     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8794
8795     if (rc < 0) {
8796         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8797     } else if (rc > 0) {
8798         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8799     }
8800 }
8801
8802 static void
8803 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8804                        union event_ring_elem *elem)
8805 {
8806     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8807
8808     /* send rx_mode command again if was requested */
8809     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8810                                &sc->sp_state)) {
8811         bxe_set_storm_rx_mode(sc);
8812     }
8813 #if 0
8814     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8815                                     &sc->sp_state)) {
8816         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8817     }
8818     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8819                                     &sc->sp_state)) {
8820         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8821     }
8822 #endif
8823 }
8824
8825 static void
8826 bxe_update_eq_prod(struct bxe_softc *sc,
8827                    uint16_t         prod)
8828 {
8829     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8830     wmb(); /* keep prod updates ordered */
8831 }
8832
8833 static void
8834 bxe_eq_int(struct bxe_softc *sc)
8835 {
8836     uint16_t hw_cons, sw_cons, sw_prod;
8837     union event_ring_elem *elem;
8838     uint8_t echo;
8839     uint32_t cid;
8840     uint8_t opcode;
8841     int spqe_cnt = 0;
8842     struct ecore_queue_sp_obj *q_obj;
8843     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8844     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8845
8846     hw_cons = le16toh(*sc->eq_cons_sb);
8847
8848     /*
8849      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8850      * when we get to the next-page we need to adjust so the loop
8851      * condition below will be met. The next element is the size of a
8852      * regular element and hence incrementing by 1
8853      */
8854     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8855         hw_cons++;
8856     }
8857
8858     /*
8859      * This function may never run in parallel with itself for a
8860      * specific sc and no need for a read memory barrier here.
8861      */
8862     sw_cons = sc->eq_cons;
8863     sw_prod = sc->eq_prod;
8864
8865     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8866           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8867
8868     for (;
8869          sw_cons != hw_cons;
8870          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8871
8872         elem = &sc->eq[EQ_DESC(sw_cons)];
8873
8874 #if 0
8875         int rc;
8876         rc = bxe_iov_eq_sp_event(sc, elem);
8877         if (!rc) {
8878             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8879             goto next_spqe;
8880         }
8881 #endif
8882
8883         /* elem CID originates from FW, actually LE */
8884         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8885         opcode = elem->message.opcode;
8886
8887         /* handle eq element */
8888         switch (opcode) {
8889 #if 0
8890         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8891             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8892             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8893             continue;
8894 #endif
8895
8896         case EVENT_RING_OPCODE_STAT_QUERY:
8897             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8898                   sc->stats_comp++);
8899             /* nothing to do with stats comp */
8900             goto next_spqe;
8901
8902         case EVENT_RING_OPCODE_CFC_DEL:
8903             /* handle according to cid range */
8904             /* we may want to verify here that the sc state is HALTING */
8905             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8906             q_obj = bxe_cid_to_q_obj(sc, cid);
8907             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8908                 break;
8909             }
8910             goto next_spqe;
8911
8912         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8913             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8914             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8915                 break;
8916             }
8917             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8918             goto next_spqe;
8919
8920         case EVENT_RING_OPCODE_START_TRAFFIC:
8921             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8922             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8923                 break;
8924             }
8925             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8926             goto next_spqe;
8927
8928         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8929             echo = elem->message.data.function_update_event.echo;
8930             if (echo == SWITCH_UPDATE) {
8931                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8932                 if (f_obj->complete_cmd(sc, f_obj,
8933                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8934                     break;
8935                 }
8936             }
8937             else {
8938                 BLOGD(sc, DBG_SP,
8939                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8940 #if 0
8941                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8942                 /*
8943                  * We will perform the queues update from the sp_core_task as
8944                  * all queue SP operations should run with CORE_LOCK.
8945                  */
8946                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8947                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8948 #endif
8949             }
8950             goto next_spqe;
8951
8952 #if 0
8953         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8954             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8955             bxe_after_afex_vif_lists(sc, elem);
8956             goto next_spqe;
8957 #endif
8958
8959         case EVENT_RING_OPCODE_FORWARD_SETUP:
8960             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8961             if (q_obj->complete_cmd(sc, q_obj,
8962                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8963                 break;
8964             }
8965             goto next_spqe;
8966
8967         case EVENT_RING_OPCODE_FUNCTION_START:
8968             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8969             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8970                 break;
8971             }
8972             goto next_spqe;
8973
8974         case EVENT_RING_OPCODE_FUNCTION_STOP:
8975             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8976             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8977                 break;
8978             }
8979             goto next_spqe;
8980         }
8981
8982         switch (opcode | sc->state) {
8983         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8984         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8985             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8986             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8987             rss_raw->clear_pending(rss_raw);
8988             break;
8989
8990         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8991         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8992         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8993         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8994         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8995         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8996             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8997             bxe_handle_classification_eqe(sc, elem);
8998             break;
8999
9000         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
9001         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
9002         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9003             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
9004             bxe_handle_mcast_eqe(sc);
9005             break;
9006
9007         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
9008         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
9009         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
9010             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
9011             bxe_handle_rx_mode_eqe(sc, elem);
9012             break;
9013
9014         default:
9015             /* unknown event log error and continue */
9016             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
9017                   elem->message.opcode, sc->state);
9018         }
9019
9020 next_spqe:
9021         spqe_cnt++;
9022     } /* for */
9023
9024     mb();
9025     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
9026
9027     sc->eq_cons = sw_cons;
9028     sc->eq_prod = sw_prod;
9029
9030     /* make sure that above mem writes were issued towards the memory */
9031     wmb();
9032
9033     /* update producer */
9034     bxe_update_eq_prod(sc, sc->eq_prod);
9035 }
9036
9037 static void
9038 bxe_handle_sp_tq(void *context,
9039                  int  pending)
9040 {
9041     struct bxe_softc *sc = (struct bxe_softc *)context;
9042     uint16_t status;
9043
9044     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
9045
9046     /* what work needs to be performed? */
9047     status = bxe_update_dsb_idx(sc);
9048
9049     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
9050
9051     /* HW attentions */
9052     if (status & BXE_DEF_SB_ATT_IDX) {
9053         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
9054         bxe_attn_int(sc);
9055         status &= ~BXE_DEF_SB_ATT_IDX;
9056     }
9057
9058     /* SP events: STAT_QUERY and others */
9059     if (status & BXE_DEF_SB_IDX) {
9060         /* handle EQ completions */
9061         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9062         bxe_eq_int(sc);
9063         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9064                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9065         status &= ~BXE_DEF_SB_IDX;
9066     }
9067
9068     /* if status is non zero then something went wrong */
9069     if (__predict_false(status)) {
9070         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9071     }
9072
9073     /* ack status block only if something was actually handled */
9074     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9075                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9076
9077     /*
9078      * Must be called after the EQ processing (since eq leads to sriov
9079      * ramrod completion flows).
9080      * This flow may have been scheduled by the arrival of a ramrod
9081      * completion, or by the sriov code rescheduling itself.
9082      */
9083     // XXX bxe_iov_sp_task(sc);
9084
9085 #if 0
9086     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9087     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9088                                &sc->sp_state)) {
9089         bxe_link_report(sc);
9090         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9091     }
9092 #endif
9093 }
9094
9095 static void
9096 bxe_handle_fp_tq(void *context,
9097                  int  pending)
9098 {
9099     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9100     struct bxe_softc *sc = fp->sc;
9101     uint8_t more_tx = FALSE;
9102     uint8_t more_rx = FALSE;
9103
9104     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9105
9106     /* XXX
9107      * IFF_DRV_RUNNING state can't be checked here since we process
9108      * slowpath events on a client queue during setup. Instead
9109      * we need to add a "process/continue" flag here that the driver
9110      * can use to tell the task here not to do anything.
9111      */
9112 #if 0
9113     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9114         return;
9115     }
9116 #endif
9117
9118     /* update the fastpath index */
9119     bxe_update_fp_sb_idx(fp);
9120
9121     /* XXX add loop here if ever support multiple tx CoS */
9122     /* fp->txdata[cos] */
9123     if (bxe_has_tx_work(fp)) {
9124         BXE_FP_TX_LOCK(fp);
9125         more_tx = bxe_txeof(sc, fp);
9126         BXE_FP_TX_UNLOCK(fp);
9127     }
9128
9129     if (bxe_has_rx_work(fp)) {
9130         more_rx = bxe_rxeof(sc, fp);
9131     }
9132
9133     if (more_rx /*|| more_tx*/) {
9134         /* still more work to do */
9135         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9136         return;
9137     }
9138
9139     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9140                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9141 }
9142
9143 static void
9144 bxe_task_fp(struct bxe_fastpath *fp)
9145 {
9146     struct bxe_softc *sc = fp->sc;
9147     uint8_t more_tx = FALSE;
9148     uint8_t more_rx = FALSE;
9149
9150     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9151
9152     /* update the fastpath index */
9153     bxe_update_fp_sb_idx(fp);
9154
9155     /* XXX add loop here if ever support multiple tx CoS */
9156     /* fp->txdata[cos] */
9157     if (bxe_has_tx_work(fp)) {
9158         BXE_FP_TX_LOCK(fp);
9159         more_tx = bxe_txeof(sc, fp);
9160         BXE_FP_TX_UNLOCK(fp);
9161     }
9162
9163     if (bxe_has_rx_work(fp)) {
9164         more_rx = bxe_rxeof(sc, fp);
9165     }
9166
9167     if (more_rx /*|| more_tx*/) {
9168         /* still more work to do, bail out if this ISR and process later */
9169         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9170         return;
9171     }
9172
9173     /*
9174      * Here we write the fastpath index taken before doing any tx or rx work.
9175      * It is very well possible other hw events occurred up to this point and
9176      * they were actually processed accordingly above. Since we're going to
9177      * write an older fastpath index, an interrupt is coming which we might
9178      * not do any work in.
9179      */
9180     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9181                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9182 }
9183
9184 /*
9185  * Legacy interrupt entry point.
9186  *
9187  * Verifies that the controller generated the interrupt and
9188  * then calls a separate routine to handle the various
9189  * interrupt causes: link, RX, and TX.
9190  */
9191 static void
9192 bxe_intr_legacy(void *xsc)
9193 {
9194     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9195     struct bxe_fastpath *fp;
9196     uint16_t status, mask;
9197     int i;
9198
9199     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9200
9201 #if 0
9202     /* Don't handle any interrupts if we're not ready. */
9203     if (__predict_false(sc->intr_sem != 0)) {
9204         return;
9205     }
9206 #endif
9207
9208     /*
9209      * 0 for ustorm, 1 for cstorm
9210      * the bits returned from ack_int() are 0-15
9211      * bit 0 = attention status block
9212      * bit 1 = fast path status block
9213      * a mask of 0x2 or more = tx/rx event
9214      * a mask of 1 = slow path event
9215      */
9216
9217     status = bxe_ack_int(sc);
9218
9219     /* the interrupt is not for us */
9220     if (__predict_false(status == 0)) {
9221         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9222         return;
9223     }
9224
9225     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9226
9227     FOR_EACH_ETH_QUEUE(sc, i) {
9228         fp = &sc->fp[i];
9229         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9230         if (status & mask) {
9231             /* acknowledge and disable further fastpath interrupts */
9232             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9233             bxe_task_fp(fp);
9234             status &= ~mask;
9235         }
9236     }
9237
9238 #if 0
9239     if (CNIC_SUPPORT(sc)) {
9240         mask = 0x2;
9241         if (status & (mask | 0x1)) {
9242             ...
9243             status &= ~mask;
9244         }
9245     }
9246 #endif
9247
9248     if (__predict_false(status & 0x1)) {
9249         /* acknowledge and disable further slowpath interrupts */
9250         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9251
9252         /* schedule slowpath handler */
9253         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9254
9255         status &= ~0x1;
9256     }
9257
9258     if (__predict_false(status)) {
9259         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9260     }
9261 }
9262
9263 /* slowpath interrupt entry point */
9264 static void
9265 bxe_intr_sp(void *xsc)
9266 {
9267     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9268
9269     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9270
9271     /* acknowledge and disable further slowpath interrupts */
9272     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9273
9274     /* schedule slowpath handler */
9275     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9276 }
9277
9278 /* fastpath interrupt entry point */
9279 static void
9280 bxe_intr_fp(void *xfp)
9281 {
9282     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9283     struct bxe_softc *sc = fp->sc;
9284
9285     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9286
9287     BLOGD(sc, DBG_INTR,
9288           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9289           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9290
9291 #if 0
9292     /* Don't handle any interrupts if we're not ready. */
9293     if (__predict_false(sc->intr_sem != 0)) {
9294         return;
9295     }
9296 #endif
9297
9298     /* acknowledge and disable further fastpath interrupts */
9299     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9300
9301     bxe_task_fp(fp);
9302 }
9303
9304 /* Release all interrupts allocated by the driver. */
9305 static void
9306 bxe_interrupt_free(struct bxe_softc *sc)
9307 {
9308     int i;
9309
9310     switch (sc->interrupt_mode) {
9311     case INTR_MODE_INTX:
9312         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9313         if (sc->intr[0].resource != NULL) {
9314             bus_release_resource(sc->dev,
9315                                  SYS_RES_IRQ,
9316                                  sc->intr[0].rid,
9317                                  sc->intr[0].resource);
9318         }
9319         break;
9320     case INTR_MODE_MSI:
9321         for (i = 0; i < sc->intr_count; i++) {
9322             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9323             if (sc->intr[i].resource && sc->intr[i].rid) {
9324                 bus_release_resource(sc->dev,
9325                                      SYS_RES_IRQ,
9326                                      sc->intr[i].rid,
9327                                      sc->intr[i].resource);
9328             }
9329         }
9330         pci_release_msi(sc->dev);
9331         break;
9332     case INTR_MODE_MSIX:
9333         for (i = 0; i < sc->intr_count; i++) {
9334             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9335             if (sc->intr[i].resource && sc->intr[i].rid) {
9336                 bus_release_resource(sc->dev,
9337                                      SYS_RES_IRQ,
9338                                      sc->intr[i].rid,
9339                                      sc->intr[i].resource);
9340             }
9341         }
9342         pci_release_msi(sc->dev);
9343         break;
9344     default:
9345         /* nothing to do as initial allocation failed */
9346         break;
9347     }
9348 }
9349
9350 /*
9351  * This function determines and allocates the appropriate
9352  * interrupt based on system capabilites and user request.
9353  *
9354  * The user may force a particular interrupt mode, specify
9355  * the number of receive queues, specify the method for
9356  * distribuitng received frames to receive queues, or use
9357  * the default settings which will automatically select the
9358  * best supported combination.  In addition, the OS may or
9359  * may not support certain combinations of these settings.
9360  * This routine attempts to reconcile the settings requested
9361  * by the user with the capabilites available from the system
9362  * to select the optimal combination of features.
9363  *
9364  * Returns:
9365  *   0 = Success, !0 = Failure.
9366  */
9367 static int
9368 bxe_interrupt_alloc(struct bxe_softc *sc)
9369 {
9370     int msix_count = 0;
9371     int msi_count = 0;
9372     int num_requested = 0;
9373     int num_allocated = 0;
9374     int rid, i, j;
9375     int rc;
9376
9377     /* get the number of available MSI/MSI-X interrupts from the OS */
9378     if (sc->interrupt_mode > 0) {
9379         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9380             msix_count = pci_msix_count(sc->dev);
9381         }
9382
9383         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9384             msi_count = pci_msi_count(sc->dev);
9385         }
9386
9387         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9388               msi_count, msix_count);
9389     }
9390
9391     do { /* try allocating MSI-X interrupt resources (at least 2) */
9392         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9393             break;
9394         }
9395
9396         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9397             (msix_count < 2)) {
9398             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9399             break;
9400         }
9401
9402         /* ask for the necessary number of MSI-X vectors */
9403         num_requested = min((sc->num_queues + 1), msix_count);
9404
9405         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9406
9407         num_allocated = num_requested;
9408         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9409             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9410             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9411             break;
9412         }
9413
9414         if (num_allocated < 2) { /* possible? */
9415             BLOGE(sc, "MSI-X allocation less than 2!\n");
9416             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9417             pci_release_msi(sc->dev);
9418             break;
9419         }
9420
9421         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9422               num_requested, num_allocated);
9423
9424         /* best effort so use the number of vectors allocated to us */
9425         sc->intr_count = num_allocated;
9426         sc->num_queues = num_allocated - 1;
9427
9428         rid = 1; /* initial resource identifier */
9429
9430         /* allocate the MSI-X vectors */
9431         for (i = 0; i < num_allocated; i++) {
9432             sc->intr[i].rid = (rid + i);
9433
9434             if ((sc->intr[i].resource =
9435                  bus_alloc_resource_any(sc->dev,
9436                                         SYS_RES_IRQ,
9437                                         &sc->intr[i].rid,
9438                                         RF_ACTIVE)) == NULL) {
9439                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9440                       i, (rid + i));
9441
9442                 for (j = (i - 1); j >= 0; j--) {
9443                     bus_release_resource(sc->dev,
9444                                          SYS_RES_IRQ,
9445                                          sc->intr[j].rid,
9446                                          sc->intr[j].resource);
9447                 }
9448
9449                 sc->intr_count = 0;
9450                 sc->num_queues = 0;
9451                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9452                 pci_release_msi(sc->dev);
9453                 break;
9454             }
9455
9456             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9457         }
9458     } while (0);
9459
9460     do { /* try allocating MSI vector resources (at least 2) */
9461         if (sc->interrupt_mode != INTR_MODE_MSI) {
9462             break;
9463         }
9464
9465         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9466             (msi_count < 1)) {
9467             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9468             break;
9469         }
9470
9471         /* ask for a single MSI vector */
9472         num_requested = 1;
9473
9474         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9475
9476         num_allocated = num_requested;
9477         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9478             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9479             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9480             break;
9481         }
9482
9483         if (num_allocated != 1) { /* possible? */
9484             BLOGE(sc, "MSI allocation is not 1!\n");
9485             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9486             pci_release_msi(sc->dev);
9487             break;
9488         }
9489
9490         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9491               num_requested, num_allocated);
9492
9493         /* best effort so use the number of vectors allocated to us */
9494         sc->intr_count = num_allocated;
9495         sc->num_queues = num_allocated;
9496
9497         rid = 1; /* initial resource identifier */
9498
9499         sc->intr[0].rid = rid;
9500
9501         if ((sc->intr[0].resource =
9502              bus_alloc_resource_any(sc->dev,
9503                                     SYS_RES_IRQ,
9504                                     &sc->intr[0].rid,
9505                                     RF_ACTIVE)) == NULL) {
9506             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9507             sc->intr_count = 0;
9508             sc->num_queues = 0;
9509             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9510             pci_release_msi(sc->dev);
9511             break;
9512         }
9513
9514         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9515     } while (0);
9516
9517     do { /* try allocating INTx vector resources */
9518         if (sc->interrupt_mode != INTR_MODE_INTX) {
9519             break;
9520         }
9521
9522         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9523
9524         /* only one vector for INTx */
9525         sc->intr_count = 1;
9526         sc->num_queues = 1;
9527
9528         rid = 0; /* initial resource identifier */
9529
9530         sc->intr[0].rid = rid;
9531
9532         if ((sc->intr[0].resource =
9533              bus_alloc_resource_any(sc->dev,
9534                                     SYS_RES_IRQ,
9535                                     &sc->intr[0].rid,
9536                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9537             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9538             sc->intr_count = 0;
9539             sc->num_queues = 0;
9540             sc->interrupt_mode = -1; /* Failed! */
9541             break;
9542         }
9543
9544         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9545     } while (0);
9546
9547     if (sc->interrupt_mode == -1) {
9548         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9549         rc = 1;
9550     } else {
9551         BLOGD(sc, DBG_LOAD,
9552               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9553               sc->interrupt_mode, sc->num_queues);
9554         rc = 0;
9555     }
9556
9557     return (rc);
9558 }
9559
9560 static void
9561 bxe_interrupt_detach(struct bxe_softc *sc)
9562 {
9563     struct bxe_fastpath *fp;
9564     int i;
9565
9566     /* release interrupt resources */
9567     for (i = 0; i < sc->intr_count; i++) {
9568         if (sc->intr[i].resource && sc->intr[i].tag) {
9569             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9570             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9571         }
9572     }
9573
9574     for (i = 0; i < sc->num_queues; i++) {
9575         fp = &sc->fp[i];
9576         if (fp->tq) {
9577             taskqueue_drain(fp->tq, &fp->tq_task);
9578             taskqueue_free(fp->tq);
9579             fp->tq = NULL;
9580         }
9581     }
9582
9583     if (sc->rx_mode_tq) {
9584         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9585         taskqueue_free(sc->rx_mode_tq);
9586         sc->rx_mode_tq = NULL;
9587     }
9588
9589     if (sc->sp_tq) {
9590         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9591         taskqueue_free(sc->sp_tq);
9592         sc->sp_tq = NULL;
9593     }
9594 }
9595
9596 /*
9597  * Enables interrupts and attach to the ISR.
9598  *
9599  * When using multiple MSI/MSI-X vectors the first vector
9600  * is used for slowpath operations while all remaining
9601  * vectors are used for fastpath operations.  If only a
9602  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9603  * ISR must look for both slowpath and fastpath completions.
9604  */
9605 static int
9606 bxe_interrupt_attach(struct bxe_softc *sc)
9607 {
9608     struct bxe_fastpath *fp;
9609     int rc = 0;
9610     int i;
9611
9612     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9613              "bxe%d_sp_tq", sc->unit);
9614     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9615     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9616                                       taskqueue_thread_enqueue,
9617                                       &sc->sp_tq);
9618     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9619                             "%s", sc->sp_tq_name);
9620
9621     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9622              "bxe%d_rx_mode_tq", sc->unit);
9623     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9624     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9625                                            taskqueue_thread_enqueue,
9626                                            &sc->rx_mode_tq);
9627     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9628                             "%s", sc->rx_mode_tq_name);
9629
9630     for (i = 0; i < sc->num_queues; i++) {
9631         fp = &sc->fp[i];
9632         snprintf(fp->tq_name, sizeof(fp->tq_name),
9633                  "bxe%d_fp%d_tq", sc->unit, i);
9634         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9635         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9636                                        taskqueue_thread_enqueue,
9637                                        &fp->tq);
9638         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9639                                 "%s", fp->tq_name);
9640     }
9641
9642     /* setup interrupt handlers */
9643     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9644         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9645
9646         /*
9647          * Setup the interrupt handler. Note that we pass the driver instance
9648          * to the interrupt handler for the slowpath.
9649          */
9650         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9651                                  (INTR_TYPE_NET | INTR_MPSAFE),
9652                                  NULL, bxe_intr_sp, sc,
9653                                  &sc->intr[0].tag)) != 0) {
9654             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9655             goto bxe_interrupt_attach_exit;
9656         }
9657
9658         bus_describe_intr(sc->dev, sc->intr[0].resource,
9659                           sc->intr[0].tag, "sp");
9660
9661         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9662
9663         /* initialize the fastpath vectors (note the first was used for sp) */
9664         for (i = 0; i < sc->num_queues; i++) {
9665             fp = &sc->fp[i];
9666             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9667
9668             /*
9669              * Setup the interrupt handler. Note that we pass the
9670              * fastpath context to the interrupt handler in this
9671              * case.
9672              */
9673             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9674                                      (INTR_TYPE_NET | INTR_MPSAFE),
9675                                      NULL, bxe_intr_fp, fp,
9676                                      &sc->intr[i + 1].tag)) != 0) {
9677                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9678                       (i + 1), rc);
9679                 goto bxe_interrupt_attach_exit;
9680             }
9681
9682             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9683                               sc->intr[i + 1].tag, "fp%02d", i);
9684
9685             /* bind the fastpath instance to a cpu */
9686             if (sc->num_queues > 1) {
9687                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9688             }
9689
9690             fp->state = BXE_FP_STATE_IRQ;
9691         }
9692     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9693         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9694
9695         /*
9696          * Setup the interrupt handler. Note that we pass the
9697          * driver instance to the interrupt handler which
9698          * will handle both the slowpath and fastpath.
9699          */
9700         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9701                                  (INTR_TYPE_NET | INTR_MPSAFE),
9702                                  NULL, bxe_intr_legacy, sc,
9703                                  &sc->intr[0].tag)) != 0) {
9704             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9705             goto bxe_interrupt_attach_exit;
9706         }
9707
9708     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9709         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9710
9711         /*
9712          * Setup the interrupt handler. Note that we pass the
9713          * driver instance to the interrupt handler which
9714          * will handle both the slowpath and fastpath.
9715          */
9716         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9717                                  (INTR_TYPE_NET | INTR_MPSAFE),
9718                                  NULL, bxe_intr_legacy, sc,
9719                                  &sc->intr[0].tag)) != 0) {
9720             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9721             goto bxe_interrupt_attach_exit;
9722         }
9723     }
9724
9725 bxe_interrupt_attach_exit:
9726
9727     return (rc);
9728 }
9729
9730 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9731 static int  bxe_init_hw_common(struct bxe_softc *sc);
9732 static int  bxe_init_hw_port(struct bxe_softc *sc);
9733 static int  bxe_init_hw_func(struct bxe_softc *sc);
9734 static void bxe_reset_common(struct bxe_softc *sc);
9735 static void bxe_reset_port(struct bxe_softc *sc);
9736 static void bxe_reset_func(struct bxe_softc *sc);
9737 static int  bxe_gunzip_init(struct bxe_softc *sc);
9738 static void bxe_gunzip_end(struct bxe_softc *sc);
9739 static int  bxe_init_firmware(struct bxe_softc *sc);
9740 static void bxe_release_firmware(struct bxe_softc *sc);
9741
9742 static struct
9743 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9744     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9745     .init_hw_cmn      = bxe_init_hw_common,
9746     .init_hw_port     = bxe_init_hw_port,
9747     .init_hw_func     = bxe_init_hw_func,
9748
9749     .reset_hw_cmn     = bxe_reset_common,
9750     .reset_hw_port    = bxe_reset_port,
9751     .reset_hw_func    = bxe_reset_func,
9752
9753     .gunzip_init      = bxe_gunzip_init,
9754     .gunzip_end       = bxe_gunzip_end,
9755
9756     .init_fw          = bxe_init_firmware,
9757     .release_fw       = bxe_release_firmware,
9758 };
9759
9760 static void
9761 bxe_init_func_obj(struct bxe_softc *sc)
9762 {
9763     sc->dmae_ready = 0;
9764
9765     ecore_init_func_obj(sc,
9766                         &sc->func_obj,
9767                         BXE_SP(sc, func_rdata),
9768                         BXE_SP_MAPPING(sc, func_rdata),
9769                         BXE_SP(sc, func_afex_rdata),
9770                         BXE_SP_MAPPING(sc, func_afex_rdata),
9771                         &bxe_func_sp_drv);
9772 }
9773
9774 static int
9775 bxe_init_hw(struct bxe_softc *sc,
9776             uint32_t         load_code)
9777 {
9778     struct ecore_func_state_params func_params = { NULL };
9779     int rc;
9780
9781     /* prepare the parameters for function state transitions */
9782     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9783
9784     func_params.f_obj = &sc->func_obj;
9785     func_params.cmd = ECORE_F_CMD_HW_INIT;
9786
9787     func_params.params.hw_init.load_phase = load_code;
9788
9789     /*
9790      * Via a plethora of function pointers, we will eventually reach
9791      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9792      */
9793     rc = ecore_func_state_change(sc, &func_params);
9794
9795     return (rc);
9796 }
9797
9798 static void
9799 bxe_fill(struct bxe_softc *sc,
9800          uint32_t         addr,
9801          int              fill,
9802          uint32_t         len)
9803 {
9804     uint32_t i;
9805
9806     if (!(len % 4) && !(addr % 4)) {
9807         for (i = 0; i < len; i += 4) {
9808             REG_WR(sc, (addr + i), fill);
9809         }
9810     } else {
9811         for (i = 0; i < len; i++) {
9812             REG_WR8(sc, (addr + i), fill);
9813         }
9814     }
9815 }
9816
9817 /* writes FP SP data to FW - data_size in dwords */
9818 static void
9819 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9820                   int              fw_sb_id,
9821                   uint32_t         *sb_data_p,
9822                   uint32_t         data_size)
9823 {
9824     int index;
9825
9826     for (index = 0; index < data_size; index++) {
9827         REG_WR(sc,
9828                (BAR_CSTRORM_INTMEM +
9829                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9830                 (sizeof(uint32_t) * index)),
9831                *(sb_data_p + index));
9832     }
9833 }
9834
9835 static void
9836 bxe_zero_fp_sb(struct bxe_softc *sc,
9837                int              fw_sb_id)
9838 {
9839     struct hc_status_block_data_e2 sb_data_e2;
9840     struct hc_status_block_data_e1x sb_data_e1x;
9841     uint32_t *sb_data_p;
9842     uint32_t data_size = 0;
9843
9844     if (!CHIP_IS_E1x(sc)) {
9845         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9846         sb_data_e2.common.state = SB_DISABLED;
9847         sb_data_e2.common.p_func.vf_valid = FALSE;
9848         sb_data_p = (uint32_t *)&sb_data_e2;
9849         data_size = (sizeof(struct hc_status_block_data_e2) /
9850                      sizeof(uint32_t));
9851     } else {
9852         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9853         sb_data_e1x.common.state = SB_DISABLED;
9854         sb_data_e1x.common.p_func.vf_valid = FALSE;
9855         sb_data_p = (uint32_t *)&sb_data_e1x;
9856         data_size = (sizeof(struct hc_status_block_data_e1x) /
9857                      sizeof(uint32_t));
9858     }
9859
9860     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9861
9862     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9863              0, CSTORM_STATUS_BLOCK_SIZE);
9864     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9865              0, CSTORM_SYNC_BLOCK_SIZE);
9866 }
9867
9868 static void
9869 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9870                   struct hc_sp_status_block_data *sp_sb_data)
9871 {
9872     int i;
9873
9874     for (i = 0;
9875          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9876          i++) {
9877         REG_WR(sc,
9878                (BAR_CSTRORM_INTMEM +
9879                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9880                 (i * sizeof(uint32_t))),
9881                *((uint32_t *)sp_sb_data + i));
9882     }
9883 }
9884
9885 static void
9886 bxe_zero_sp_sb(struct bxe_softc *sc)
9887 {
9888     struct hc_sp_status_block_data sp_sb_data;
9889
9890     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9891
9892     sp_sb_data.state           = SB_DISABLED;
9893     sp_sb_data.p_func.vf_valid = FALSE;
9894
9895     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9896
9897     bxe_fill(sc,
9898              (BAR_CSTRORM_INTMEM +
9899               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9900               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9901     bxe_fill(sc,
9902              (BAR_CSTRORM_INTMEM +
9903               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9904               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9905 }
9906
9907 static void
9908 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9909                              int                       igu_sb_id,
9910                              int                       igu_seg_id)
9911 {
9912     hc_sm->igu_sb_id      = igu_sb_id;
9913     hc_sm->igu_seg_id     = igu_seg_id;
9914     hc_sm->timer_value    = 0xFF;
9915     hc_sm->time_to_expire = 0xFFFFFFFF;
9916 }
9917
9918 static void
9919 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9920 {
9921     /* zero out state machine indices */
9922
9923     /* rx indices */
9924     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9925
9926     /* tx indices */
9927     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9928     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9929     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9930     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9931
9932     /* map indices */
9933
9934     /* rx indices */
9935     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9936         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9937
9938     /* tx indices */
9939     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9940         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9941     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9942         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9943     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9944         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9945     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9946         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9947 }
9948
9949 static void
9950 bxe_init_sb(struct bxe_softc *sc,
9951             bus_addr_t       busaddr,
9952             int              vfid,
9953             uint8_t          vf_valid,
9954             int              fw_sb_id,
9955             int              igu_sb_id)
9956 {
9957     struct hc_status_block_data_e2  sb_data_e2;
9958     struct hc_status_block_data_e1x sb_data_e1x;
9959     struct hc_status_block_sm       *hc_sm_p;
9960     uint32_t *sb_data_p;
9961     int igu_seg_id;
9962     int data_size;
9963
9964     if (CHIP_INT_MODE_IS_BC(sc)) {
9965         igu_seg_id = HC_SEG_ACCESS_NORM;
9966     } else {
9967         igu_seg_id = IGU_SEG_ACCESS_NORM;
9968     }
9969
9970     bxe_zero_fp_sb(sc, fw_sb_id);
9971
9972     if (!CHIP_IS_E1x(sc)) {
9973         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9974         sb_data_e2.common.state = SB_ENABLED;
9975         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9976         sb_data_e2.common.p_func.vf_id = vfid;
9977         sb_data_e2.common.p_func.vf_valid = vf_valid;
9978         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9979         sb_data_e2.common.same_igu_sb_1b = TRUE;
9980         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9981         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9982         hc_sm_p = sb_data_e2.common.state_machine;
9983         sb_data_p = (uint32_t *)&sb_data_e2;
9984         data_size = (sizeof(struct hc_status_block_data_e2) /
9985                      sizeof(uint32_t));
9986         bxe_map_sb_state_machines(sb_data_e2.index_data);
9987     } else {
9988         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9989         sb_data_e1x.common.state = SB_ENABLED;
9990         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9991         sb_data_e1x.common.p_func.vf_id = 0xff;
9992         sb_data_e1x.common.p_func.vf_valid = FALSE;
9993         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9994         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9995         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9996         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9997         hc_sm_p = sb_data_e1x.common.state_machine;
9998         sb_data_p = (uint32_t *)&sb_data_e1x;
9999         data_size = (sizeof(struct hc_status_block_data_e1x) /
10000                      sizeof(uint32_t));
10001         bxe_map_sb_state_machines(sb_data_e1x.index_data);
10002     }
10003
10004     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
10005     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
10006
10007     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
10008
10009     /* write indices to HW - PCI guarantees endianity of regpairs */
10010     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
10011 }
10012
10013 static inline uint8_t
10014 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10015 {
10016     if (CHIP_IS_E1x(fp->sc)) {
10017         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10018     } else {
10019         return (fp->cl_id);
10020     }
10021 }
10022
10023 static inline uint32_t
10024 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10025                            struct bxe_fastpath *fp)
10026 {
10027     uint32_t offset = BAR_USTRORM_INTMEM;
10028
10029 #if 0
10030     if (IS_VF(sc)) {
10031         return (PXP_VF_ADDR_USDM_QUEUES_START +
10032                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10033                  sizeof(struct ustorm_queue_zone_data)));
10034     } else
10035 #endif
10036     if (!CHIP_IS_E1x(sc)) {
10037         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10038     } else {
10039         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10040     }
10041
10042     return (offset);
10043 }
10044
10045 static void
10046 bxe_init_eth_fp(struct bxe_softc *sc,
10047                 int              idx)
10048 {
10049     struct bxe_fastpath *fp = &sc->fp[idx];
10050     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10051     unsigned long q_type = 0;
10052     int cos;
10053
10054     fp->sc    = sc;
10055     fp->index = idx;
10056
10057     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10058              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10059     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10060
10061     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10062              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10063     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10064
10065     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10066     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10067
10068     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10069                     (SC_L_ID(sc) + idx) :
10070                     /* want client ID same as IGU SB ID for non-E1 */
10071                     fp->igu_sb_id;
10072     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10073
10074     /* setup sb indices */
10075     if (!CHIP_IS_E1x(sc)) {
10076         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10077         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10078     } else {
10079         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10080         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10081     }
10082
10083     /* init shortcut */
10084     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10085
10086     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10087
10088     /*
10089      * XXX If multiple CoS is ever supported then each fastpath structure
10090      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10091      */
10092     for (cos = 0; cos < sc->max_cos; cos++) {
10093         cids[cos] = idx;
10094     }
10095     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10096
10097     /* nothing more for a VF to do */
10098     if (IS_VF(sc)) {
10099         return;
10100     }
10101
10102     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10103                 fp->fw_sb_id, fp->igu_sb_id);
10104
10105     bxe_update_fp_sb_idx(fp);
10106
10107     /* Configure Queue State object */
10108     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10109     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10110
10111     ecore_init_queue_obj(sc,
10112                          &sc->sp_objs[idx].q_obj,
10113                          fp->cl_id,
10114                          cids,
10115                          sc->max_cos,
10116                          SC_FUNC(sc),
10117                          BXE_SP(sc, q_rdata),
10118                          BXE_SP_MAPPING(sc, q_rdata),
10119                          q_type);
10120
10121     /* configure classification DBs */
10122     ecore_init_mac_obj(sc,
10123                        &sc->sp_objs[idx].mac_obj,
10124                        fp->cl_id,
10125                        idx,
10126                        SC_FUNC(sc),
10127                        BXE_SP(sc, mac_rdata),
10128                        BXE_SP_MAPPING(sc, mac_rdata),
10129                        ECORE_FILTER_MAC_PENDING,
10130                        &sc->sp_state,
10131                        ECORE_OBJ_TYPE_RX_TX,
10132                        &sc->macs_pool);
10133
10134     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10135           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10136 }
10137
10138 static inline void
10139 bxe_update_rx_prod(struct bxe_softc    *sc,
10140                    struct bxe_fastpath *fp,
10141                    uint16_t            rx_bd_prod,
10142                    uint16_t            rx_cq_prod,
10143                    uint16_t            rx_sge_prod)
10144 {
10145     struct ustorm_eth_rx_producers rx_prods = { 0 };
10146     uint32_t i;
10147
10148     /* update producers */
10149     rx_prods.bd_prod  = rx_bd_prod;
10150     rx_prods.cqe_prod = rx_cq_prod;
10151     rx_prods.sge_prod = rx_sge_prod;
10152
10153     /*
10154      * Make sure that the BD and SGE data is updated before updating the
10155      * producers since FW might read the BD/SGE right after the producer
10156      * is updated.
10157      * This is only applicable for weak-ordered memory model archs such
10158      * as IA-64. The following barrier is also mandatory since FW will
10159      * assumes BDs must have buffers.
10160      */
10161     wmb();
10162
10163     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10164         REG_WR(sc,
10165                (fp->ustorm_rx_prods_offset + (i * 4)),
10166                ((uint32_t *)&rx_prods)[i]);
10167     }
10168
10169     wmb(); /* keep prod updates ordered */
10170
10171     BLOGD(sc, DBG_RX,
10172           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10173           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10174 }
10175
10176 static void
10177 bxe_init_rx_rings(struct bxe_softc *sc)
10178 {
10179     struct bxe_fastpath *fp;
10180     int i;
10181
10182     for (i = 0; i < sc->num_queues; i++) {
10183         fp = &sc->fp[i];
10184
10185         fp->rx_bd_cons = 0;
10186
10187         /*
10188          * Activate the BD ring...
10189          * Warning, this will generate an interrupt (to the TSTORM)
10190          * so this can only be done after the chip is initialized
10191          */
10192         bxe_update_rx_prod(sc, fp,
10193                            fp->rx_bd_prod,
10194                            fp->rx_cq_prod,
10195                            fp->rx_sge_prod);
10196
10197         if (i != 0) {
10198             continue;
10199         }
10200
10201         if (CHIP_IS_E1(sc)) {
10202             REG_WR(sc,
10203                    (BAR_USTRORM_INTMEM +
10204                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10205                    U64_LO(fp->rcq_dma.paddr));
10206             REG_WR(sc,
10207                    (BAR_USTRORM_INTMEM +
10208                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10209                    U64_HI(fp->rcq_dma.paddr));
10210         }
10211     }
10212 }
10213
10214 static void
10215 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10216 {
10217     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10218     fp->tx_db.data.zero_fill1 = 0;
10219     fp->tx_db.data.prod = 0;
10220
10221     fp->tx_pkt_prod = 0;
10222     fp->tx_pkt_cons = 0;
10223     fp->tx_bd_prod = 0;
10224     fp->tx_bd_cons = 0;
10225     fp->eth_q_stats.tx_pkts = 0;
10226 }
10227
10228 static inline void
10229 bxe_init_tx_rings(struct bxe_softc *sc)
10230 {
10231     int i;
10232
10233     for (i = 0; i < sc->num_queues; i++) {
10234 #if 0
10235         uint8_t cos;
10236         for (cos = 0; cos < sc->max_cos; cos++) {
10237             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10238         }
10239 #else
10240         bxe_init_tx_ring_one(&sc->fp[i]);
10241 #endif
10242     }
10243 }
10244
10245 static void
10246 bxe_init_def_sb(struct bxe_softc *sc)
10247 {
10248     struct host_sp_status_block *def_sb = sc->def_sb;
10249     bus_addr_t mapping = sc->def_sb_dma.paddr;
10250     int igu_sp_sb_index;
10251     int igu_seg_id;
10252     int port = SC_PORT(sc);
10253     int func = SC_FUNC(sc);
10254     int reg_offset, reg_offset_en5;
10255     uint64_t section;
10256     int index, sindex;
10257     struct hc_sp_status_block_data sp_sb_data;
10258
10259     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10260
10261     if (CHIP_INT_MODE_IS_BC(sc)) {
10262         igu_sp_sb_index = DEF_SB_IGU_ID;
10263         igu_seg_id = HC_SEG_ACCESS_DEF;
10264     } else {
10265         igu_sp_sb_index = sc->igu_dsb_id;
10266         igu_seg_id = IGU_SEG_ACCESS_DEF;
10267     }
10268
10269     /* attentions */
10270     section = ((uint64_t)mapping +
10271                offsetof(struct host_sp_status_block, atten_status_block));
10272     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10273     sc->attn_state = 0;
10274
10275     reg_offset = (port) ?
10276                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10277                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10278     reg_offset_en5 = (port) ?
10279                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10280                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10281
10282     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10283         /* take care of sig[0]..sig[4] */
10284         for (sindex = 0; sindex < 4; sindex++) {
10285             sc->attn_group[index].sig[sindex] =
10286                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10287         }
10288
10289         if (!CHIP_IS_E1x(sc)) {
10290             /*
10291              * enable5 is separate from the rest of the registers,
10292              * and the address skip is 4 and not 16 between the
10293              * different groups
10294              */
10295             sc->attn_group[index].sig[4] =
10296                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10297         } else {
10298             sc->attn_group[index].sig[4] = 0;
10299         }
10300     }
10301
10302     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10303         reg_offset = (port) ?
10304                          HC_REG_ATTN_MSG1_ADDR_L :
10305                          HC_REG_ATTN_MSG0_ADDR_L;
10306         REG_WR(sc, reg_offset, U64_LO(section));
10307         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10308     } else if (!CHIP_IS_E1x(sc)) {
10309         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10310         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10311     }
10312
10313     section = ((uint64_t)mapping +
10314                offsetof(struct host_sp_status_block, sp_sb));
10315
10316     bxe_zero_sp_sb(sc);
10317
10318     /* PCI guarantees endianity of regpair */
10319     sp_sb_data.state           = SB_ENABLED;
10320     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10321     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10322     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10323     sp_sb_data.igu_seg_id      = igu_seg_id;
10324     sp_sb_data.p_func.pf_id    = func;
10325     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10326     sp_sb_data.p_func.vf_id    = 0xff;
10327
10328     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10329
10330     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10331 }
10332
10333 static void
10334 bxe_init_sp_ring(struct bxe_softc *sc)
10335 {
10336     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10337     sc->spq_prod_idx = 0;
10338     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10339     sc->spq_prod_bd = sc->spq;
10340     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10341 }
10342
10343 static void
10344 bxe_init_eq_ring(struct bxe_softc *sc)
10345 {
10346     union event_ring_elem *elem;
10347     int i;
10348
10349     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10350         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10351
10352         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10353                                                  BCM_PAGE_SIZE *
10354                                                  (i % NUM_EQ_PAGES)));
10355         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10356                                                  BCM_PAGE_SIZE *
10357                                                  (i % NUM_EQ_PAGES)));
10358     }
10359
10360     sc->eq_cons    = 0;
10361     sc->eq_prod    = NUM_EQ_DESC;
10362     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10363
10364     atomic_store_rel_long(&sc->eq_spq_left,
10365                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10366                                NUM_EQ_DESC) - 1));
10367 }
10368
10369 static void
10370 bxe_init_internal_common(struct bxe_softc *sc)
10371 {
10372     int i;
10373
10374     if (IS_MF_SI(sc)) {
10375         /*
10376          * In switch independent mode, the TSTORM needs to accept
10377          * packets that failed classification, since approximate match
10378          * mac addresses aren't written to NIG LLH.
10379          */
10380         REG_WR8(sc,
10381                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10382                 2);
10383     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10384         REG_WR8(sc,
10385                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10386                 0);
10387     }
10388
10389     /*
10390      * Zero this manually as its initialization is currently missing
10391      * in the initTool.
10392      */
10393     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10394         REG_WR(sc,
10395                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10396                0);
10397     }
10398
10399     if (!CHIP_IS_E1x(sc)) {
10400         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10401                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10402     }
10403 }
10404
10405 static void
10406 bxe_init_internal(struct bxe_softc *sc,
10407                   uint32_t         load_code)
10408 {
10409     switch (load_code) {
10410     case FW_MSG_CODE_DRV_LOAD_COMMON:
10411     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10412         bxe_init_internal_common(sc);
10413         /* no break */
10414
10415     case FW_MSG_CODE_DRV_LOAD_PORT:
10416         /* nothing to do */
10417         /* no break */
10418
10419     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10420         /* internal memory per function is initialized inside bxe_pf_init */
10421         break;
10422
10423     default:
10424         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10425         break;
10426     }
10427 }
10428
10429 static void
10430 storm_memset_func_cfg(struct bxe_softc                         *sc,
10431                       struct tstorm_eth_function_common_config *tcfg,
10432                       uint16_t                                  abs_fid)
10433 {
10434     uint32_t addr;
10435     size_t size;
10436
10437     addr = (BAR_TSTRORM_INTMEM +
10438             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10439     size = sizeof(struct tstorm_eth_function_common_config);
10440     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10441 }
10442
10443 static void
10444 bxe_func_init(struct bxe_softc            *sc,
10445               struct bxe_func_init_params *p)
10446 {
10447     struct tstorm_eth_function_common_config tcfg = { 0 };
10448
10449     if (CHIP_IS_E1x(sc)) {
10450         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10451     }
10452
10453     /* Enable the function in the FW */
10454     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10455     storm_memset_func_en(sc, p->func_id, 1);
10456
10457     /* spq */
10458     if (p->func_flgs & FUNC_FLG_SPQ) {
10459         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10460         REG_WR(sc,
10461                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10462                p->spq_prod);
10463     }
10464 }
10465
10466 /*
10467  * Calculates the sum of vn_min_rates.
10468  * It's needed for further normalizing of the min_rates.
10469  * Returns:
10470  *   sum of vn_min_rates.
10471  *     or
10472  *   0 - if all the min_rates are 0.
10473  * In the later case fainess algorithm should be deactivated.
10474  * If all min rates are not zero then those that are zeroes will be set to 1.
10475  */
10476 static void
10477 bxe_calc_vn_min(struct bxe_softc       *sc,
10478                 struct cmng_init_input *input)
10479 {
10480     uint32_t vn_cfg;
10481     uint32_t vn_min_rate;
10482     int all_zero = 1;
10483     int vn;
10484
10485     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10486         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10487         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10488                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10489
10490         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10491             /* skip hidden VNs */
10492             vn_min_rate = 0;
10493         } else if (!vn_min_rate) {
10494             /* If min rate is zero - set it to 100 */
10495             vn_min_rate = DEF_MIN_RATE;
10496         } else {
10497             all_zero = 0;
10498         }
10499
10500         input->vnic_min_rate[vn] = vn_min_rate;
10501     }
10502
10503     /* if ETS or all min rates are zeros - disable fairness */
10504     if (BXE_IS_ETS_ENABLED(sc)) {
10505         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10506         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10507     } else if (all_zero) {
10508         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10509         BLOGD(sc, DBG_LOAD,
10510               "Fariness disabled (all MIN values are zeroes)\n");
10511     } else {
10512         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10513     }
10514 }
10515
10516 static inline uint16_t
10517 bxe_extract_max_cfg(struct bxe_softc *sc,
10518                     uint32_t         mf_cfg)
10519 {
10520     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10521                         FUNC_MF_CFG_MAX_BW_SHIFT);
10522
10523     if (!max_cfg) {
10524         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10525         max_cfg = 100;
10526     }
10527
10528     return (max_cfg);
10529 }
10530
10531 static void
10532 bxe_calc_vn_max(struct bxe_softc       *sc,
10533                 int                    vn,
10534                 struct cmng_init_input *input)
10535 {
10536     uint16_t vn_max_rate;
10537     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10538     uint32_t max_cfg;
10539
10540     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10541         vn_max_rate = 0;
10542     } else {
10543         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10544
10545         if (IS_MF_SI(sc)) {
10546             /* max_cfg in percents of linkspeed */
10547             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10548         } else { /* SD modes */
10549             /* max_cfg is absolute in 100Mb units */
10550             vn_max_rate = (max_cfg * 100);
10551         }
10552     }
10553
10554     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10555
10556     input->vnic_max_rate[vn] = vn_max_rate;
10557 }
10558
10559 static void
10560 bxe_cmng_fns_init(struct bxe_softc *sc,
10561                   uint8_t          read_cfg,
10562                   uint8_t          cmng_type)
10563 {
10564     struct cmng_init_input input;
10565     int vn;
10566
10567     memset(&input, 0, sizeof(struct cmng_init_input));
10568
10569     input.port_rate = sc->link_vars.line_speed;
10570
10571     if (cmng_type == CMNG_FNS_MINMAX) {
10572         /* read mf conf from shmem */
10573         if (read_cfg) {
10574             bxe_read_mf_cfg(sc);
10575         }
10576
10577         /* get VN min rate and enable fairness if not 0 */
10578         bxe_calc_vn_min(sc, &input);
10579
10580         /* get VN max rate */
10581         if (sc->port.pmf) {
10582             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10583                 bxe_calc_vn_max(sc, vn, &input);
10584             }
10585         }
10586
10587         /* always enable rate shaping and fairness */
10588         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10589
10590         ecore_init_cmng(&input, &sc->cmng);
10591         return;
10592     }
10593
10594     /* rate shaping and fairness are disabled */
10595     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10596 }
10597
10598 static int
10599 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10600 {
10601     if (CHIP_REV_IS_SLOW(sc)) {
10602         return (CMNG_FNS_NONE);
10603     }
10604
10605     if (IS_MF(sc)) {
10606         return (CMNG_FNS_MINMAX);
10607     }
10608
10609     return (CMNG_FNS_NONE);
10610 }
10611
10612 static void
10613 storm_memset_cmng(struct bxe_softc *sc,
10614                   struct cmng_init *cmng,
10615                   uint8_t          port)
10616 {
10617     int vn;
10618     int func;
10619     uint32_t addr;
10620     size_t size;
10621
10622     addr = (BAR_XSTRORM_INTMEM +
10623             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10624     size = sizeof(struct cmng_struct_per_port);
10625     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10626
10627     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10628         func = func_by_vn(sc, vn);
10629
10630         addr = (BAR_XSTRORM_INTMEM +
10631                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10632         size = sizeof(struct rate_shaping_vars_per_vn);
10633         ecore_storm_memset_struct(sc, addr, size,
10634                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10635
10636         addr = (BAR_XSTRORM_INTMEM +
10637                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10638         size = sizeof(struct fairness_vars_per_vn);
10639         ecore_storm_memset_struct(sc, addr, size,
10640                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10641     }
10642 }
10643
10644 static void
10645 bxe_pf_init(struct bxe_softc *sc)
10646 {
10647     struct bxe_func_init_params func_init = { 0 };
10648     struct event_ring_data eq_data = { { 0 } };
10649     uint16_t flags;
10650
10651     if (!CHIP_IS_E1x(sc)) {
10652         /* reset IGU PF statistics: MSIX + ATTN */
10653         /* PF */
10654         REG_WR(sc,
10655                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10656                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10657                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10658                0);
10659         /* ATTN */
10660         REG_WR(sc,
10661                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10662                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10663                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10664                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10665                0);
10666     }
10667
10668     /* function setup flags */
10669     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10670
10671     /*
10672      * This flag is relevant for E1x only.
10673      * E2 doesn't have a TPA configuration in a function level.
10674      */
10675     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10676
10677     func_init.func_flgs = flags;
10678     func_init.pf_id     = SC_FUNC(sc);
10679     func_init.func_id   = SC_FUNC(sc);
10680     func_init.spq_map   = sc->spq_dma.paddr;
10681     func_init.spq_prod  = sc->spq_prod_idx;
10682
10683     bxe_func_init(sc, &func_init);
10684
10685     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10686
10687     /*
10688      * Congestion management values depend on the link rate.
10689      * There is no active link so initial link rate is set to 10Gbps.
10690      * When the link comes up the congestion management values are
10691      * re-calculated according to the actual link rate.
10692      */
10693     sc->link_vars.line_speed = SPEED_10000;
10694     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10695
10696     /* Only the PMF sets the HW */
10697     if (sc->port.pmf) {
10698         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10699     }
10700
10701     /* init Event Queue - PCI bus guarantees correct endainity */
10702     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10703     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10704     eq_data.producer     = sc->eq_prod;
10705     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10706     eq_data.sb_id        = DEF_SB_ID;
10707     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10708 }
10709
10710 static void
10711 bxe_hc_int_enable(struct bxe_softc *sc)
10712 {
10713     int port = SC_PORT(sc);
10714     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10715     uint32_t val = REG_RD(sc, addr);
10716     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10717     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10718                            (sc->intr_count == 1)) ? TRUE : FALSE;
10719     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10720
10721     if (msix) {
10722         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10723                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10724         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10725                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10726         if (single_msix) {
10727             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10728         }
10729     } else if (msi) {
10730         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10731         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10732                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10733                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10734     } else {
10735         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10736                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10737                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10738                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10739
10740         if (!CHIP_IS_E1(sc)) {
10741             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10742                   val, port, addr);
10743
10744             REG_WR(sc, addr, val);
10745
10746             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10747         }
10748     }
10749
10750     if (CHIP_IS_E1(sc)) {
10751         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10752     }
10753
10754     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10755           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10756
10757     REG_WR(sc, addr, val);
10758
10759     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10760     mb();
10761
10762     if (!CHIP_IS_E1(sc)) {
10763         /* init leading/trailing edge */
10764         if (IS_MF(sc)) {
10765             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10766             if (sc->port.pmf) {
10767                 /* enable nig and gpio3 attention */
10768                 val |= 0x1100;
10769             }
10770         } else {
10771             val = 0xffff;
10772         }
10773
10774         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10775         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10776     }
10777
10778     /* make sure that interrupts are indeed enabled from here on */
10779     mb();
10780 }
10781
10782 static void
10783 bxe_igu_int_enable(struct bxe_softc *sc)
10784 {
10785     uint32_t val;
10786     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10787     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10788                            (sc->intr_count == 1)) ? TRUE : FALSE;
10789     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10790
10791     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10792
10793     if (msix) {
10794         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10795                  IGU_PF_CONF_SINGLE_ISR_EN);
10796         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10797                 IGU_PF_CONF_ATTN_BIT_EN);
10798         if (single_msix) {
10799             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10800         }
10801     } else if (msi) {
10802         val &= ~IGU_PF_CONF_INT_LINE_EN;
10803         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10804                 IGU_PF_CONF_ATTN_BIT_EN |
10805                 IGU_PF_CONF_SINGLE_ISR_EN);
10806     } else {
10807         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10808         val |= (IGU_PF_CONF_INT_LINE_EN |
10809                 IGU_PF_CONF_ATTN_BIT_EN |
10810                 IGU_PF_CONF_SINGLE_ISR_EN);
10811     }
10812
10813     /* clean previous status - need to configure igu prior to ack*/
10814     if ((!msix) || single_msix) {
10815         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10816         bxe_ack_int(sc);
10817     }
10818
10819     val |= IGU_PF_CONF_FUNC_EN;
10820
10821     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10822           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10823
10824     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10825
10826     mb();
10827
10828     /* init leading/trailing edge */
10829     if (IS_MF(sc)) {
10830         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10831         if (sc->port.pmf) {
10832             /* enable nig and gpio3 attention */
10833             val |= 0x1100;
10834         }
10835     } else {
10836         val = 0xffff;
10837     }
10838
10839     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10840     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10841
10842     /* make sure that interrupts are indeed enabled from here on */
10843     mb();
10844 }
10845
10846 static void
10847 bxe_int_enable(struct bxe_softc *sc)
10848 {
10849     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10850         bxe_hc_int_enable(sc);
10851     } else {
10852         bxe_igu_int_enable(sc);
10853     }
10854 }
10855
10856 static void
10857 bxe_hc_int_disable(struct bxe_softc *sc)
10858 {
10859     int port = SC_PORT(sc);
10860     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10861     uint32_t val = REG_RD(sc, addr);
10862
10863     /*
10864      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10865      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10866      * block
10867      */
10868     if (CHIP_IS_E1(sc)) {
10869         /*
10870          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10871          * to prevent from HC sending interrupts after we exit the function
10872          */
10873         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10874
10875         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10876                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10877                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10878     } else {
10879         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10880                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10881                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10882                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10883     }
10884
10885     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10886
10887     /* flush all outstanding writes */
10888     mb();
10889
10890     REG_WR(sc, addr, val);
10891     if (REG_RD(sc, addr) != val) {
10892         BLOGE(sc, "proper val not read from HC IGU!\n");
10893     }
10894 }
10895
10896 static void
10897 bxe_igu_int_disable(struct bxe_softc *sc)
10898 {
10899     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10900
10901     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10902              IGU_PF_CONF_INT_LINE_EN |
10903              IGU_PF_CONF_ATTN_BIT_EN);
10904
10905     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10906
10907     /* flush all outstanding writes */
10908     mb();
10909
10910     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10911     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10912         BLOGE(sc, "proper val not read from IGU!\n");
10913     }
10914 }
10915
10916 static void
10917 bxe_int_disable(struct bxe_softc *sc)
10918 {
10919     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10920         bxe_hc_int_disable(sc);
10921     } else {
10922         bxe_igu_int_disable(sc);
10923     }
10924 }
10925
10926 static void
10927 bxe_nic_init(struct bxe_softc *sc,
10928              int              load_code)
10929 {
10930     int i;
10931
10932     for (i = 0; i < sc->num_queues; i++) {
10933         bxe_init_eth_fp(sc, i);
10934     }
10935
10936     rmb(); /* ensure status block indices were read */
10937
10938     bxe_init_rx_rings(sc);
10939     bxe_init_tx_rings(sc);
10940
10941     if (IS_VF(sc)) {
10942         return;
10943     }
10944
10945     /* initialize MOD_ABS interrupts */
10946     elink_init_mod_abs_int(sc, &sc->link_vars,
10947                            sc->devinfo.chip_id,
10948                            sc->devinfo.shmem_base,
10949                            sc->devinfo.shmem2_base,
10950                            SC_PORT(sc));
10951
10952     bxe_init_def_sb(sc);
10953     bxe_update_dsb_idx(sc);
10954     bxe_init_sp_ring(sc);
10955     bxe_init_eq_ring(sc);
10956     bxe_init_internal(sc, load_code);
10957     bxe_pf_init(sc);
10958     bxe_stats_init(sc);
10959
10960     /* flush all before enabling interrupts */
10961     mb();
10962
10963     bxe_int_enable(sc);
10964
10965     /* check for SPIO5 */
10966     bxe_attn_int_deasserted0(sc,
10967                              REG_RD(sc,
10968                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10969                                      SC_PORT(sc)*4)) &
10970                              AEU_INPUTS_ATTN_BITS_SPIO5);
10971 }
10972
10973 static inline void
10974 bxe_init_objs(struct bxe_softc *sc)
10975 {
10976     /* mcast rules must be added to tx if tx switching is enabled */
10977     ecore_obj_type o_type =
10978         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10979                                          ECORE_OBJ_TYPE_RX;
10980
10981     /* RX_MODE controlling object */
10982     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10983
10984     /* multicast configuration controlling object */
10985     ecore_init_mcast_obj(sc,
10986                          &sc->mcast_obj,
10987                          sc->fp[0].cl_id,
10988                          sc->fp[0].index,
10989                          SC_FUNC(sc),
10990                          SC_FUNC(sc),
10991                          BXE_SP(sc, mcast_rdata),
10992                          BXE_SP_MAPPING(sc, mcast_rdata),
10993                          ECORE_FILTER_MCAST_PENDING,
10994                          &sc->sp_state,
10995                          o_type);
10996
10997     /* Setup CAM credit pools */
10998     ecore_init_mac_credit_pool(sc,
10999                                &sc->macs_pool,
11000                                SC_FUNC(sc),
11001                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
11002                                                  VNICS_PER_PATH(sc));
11003
11004     ecore_init_vlan_credit_pool(sc,
11005                                 &sc->vlans_pool,
11006                                 SC_ABS_FUNC(sc) >> 1,
11007                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
11008                                                   VNICS_PER_PATH(sc));
11009
11010     /* RSS configuration object */
11011     ecore_init_rss_config_obj(sc,
11012                               &sc->rss_conf_obj,
11013                               sc->fp[0].cl_id,
11014                               sc->fp[0].index,
11015                               SC_FUNC(sc),
11016                               SC_FUNC(sc),
11017                               BXE_SP(sc, rss_rdata),
11018                               BXE_SP_MAPPING(sc, rss_rdata),
11019                               ECORE_FILTER_RSS_CONF_PENDING,
11020                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11021 }
11022
11023 /*
11024  * Initialize the function. This must be called before sending CLIENT_SETUP
11025  * for the first client.
11026  */
11027 static inline int
11028 bxe_func_start(struct bxe_softc *sc)
11029 {
11030     struct ecore_func_state_params func_params = { NULL };
11031     struct ecore_func_start_params *start_params = &func_params.params.start;
11032
11033     /* Prepare parameters for function state transitions */
11034     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11035
11036     func_params.f_obj = &sc->func_obj;
11037     func_params.cmd = ECORE_F_CMD_START;
11038
11039     /* Function parameters */
11040     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11041     start_params->sd_vlan_tag = OVLAN(sc);
11042
11043     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11044         start_params->network_cos_mode = STATIC_COS;
11045     } else { /* CHIP_IS_E1X */
11046         start_params->network_cos_mode = FW_WRR;
11047     }
11048
11049     start_params->gre_tunnel_mode = 0;
11050     start_params->gre_tunnel_rss  = 0;
11051
11052     return (ecore_func_state_change(sc, &func_params));
11053 }
11054
11055 static int
11056 bxe_set_power_state(struct bxe_softc *sc,
11057                     uint8_t          state)
11058 {
11059     uint16_t pmcsr;
11060
11061     /* If there is no power capability, silently succeed */
11062     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11063         BLOGW(sc, "No power capability\n");
11064         return (0);
11065     }
11066
11067     pmcsr = pci_read_config(sc->dev,
11068                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11069                             2);
11070
11071     switch (state) {
11072     case PCI_PM_D0:
11073         pci_write_config(sc->dev,
11074                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11075                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11076
11077         if (pmcsr & PCIM_PSTAT_DMASK) {
11078             /* delay required during transition out of D3hot */
11079             DELAY(20000);
11080         }
11081
11082         break;
11083
11084     case PCI_PM_D3hot:
11085         /* XXX if there are other clients above don't shut down the power */
11086
11087         /* don't shut down the power for emulation and FPGA */
11088         if (CHIP_REV_IS_SLOW(sc)) {
11089             return (0);
11090         }
11091
11092         pmcsr &= ~PCIM_PSTAT_DMASK;
11093         pmcsr |= PCIM_PSTAT_D3;
11094
11095         if (sc->wol) {
11096             pmcsr |= PCIM_PSTAT_PMEENABLE;
11097         }
11098
11099         pci_write_config(sc->dev,
11100                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11101                          pmcsr, 4);
11102
11103         /*
11104          * No more memory access after this point until device is brought back
11105          * to D0 state.
11106          */
11107         break;
11108
11109     default:
11110         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11111         return (-1);
11112     }
11113
11114     return (0);
11115 }
11116
11117
11118 /* return true if succeeded to acquire the lock */
11119 static uint8_t
11120 bxe_trylock_hw_lock(struct bxe_softc *sc,
11121                     uint32_t         resource)
11122 {
11123     uint32_t lock_status;
11124     uint32_t resource_bit = (1 << resource);
11125     int func = SC_FUNC(sc);
11126     uint32_t hw_lock_control_reg;
11127
11128     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11129
11130     /* Validating that the resource is within range */
11131     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11132         BLOGD(sc, DBG_LOAD,
11133               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11134               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11135         return (FALSE);
11136     }
11137
11138     if (func <= 5) {
11139         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11140     } else {
11141         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11142     }
11143
11144     /* try to acquire the lock */
11145     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11146     lock_status = REG_RD(sc, hw_lock_control_reg);
11147     if (lock_status & resource_bit) {
11148         return (TRUE);
11149     }
11150
11151     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11152
11153     return (FALSE);
11154 }
11155
11156 /*
11157  * Get the recovery leader resource id according to the engine this function
11158  * belongs to. Currently only only 2 engines is supported.
11159  */
11160 static int
11161 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11162 {
11163     if (SC_PATH(sc)) {
11164         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11165     } else {
11166         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11167     }
11168 }
11169
11170 /* try to acquire a leader lock for current engine */
11171 static uint8_t
11172 bxe_trylock_leader_lock(struct bxe_softc *sc)
11173 {
11174     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11175 }
11176
11177 static int
11178 bxe_release_leader_lock(struct bxe_softc *sc)
11179 {
11180     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11181 }
11182
11183 /* close gates #2, #3 and #4 */
11184 static void
11185 bxe_set_234_gates(struct bxe_softc *sc,
11186                   uint8_t          close)
11187 {
11188     uint32_t val;
11189
11190     /* gates #2 and #4a are closed/opened for "not E1" only */
11191     if (!CHIP_IS_E1(sc)) {
11192         /* #4 */
11193         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11194         /* #2 */
11195         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11196     }
11197
11198     /* #3 */
11199     if (CHIP_IS_E1x(sc)) {
11200         /* prevent interrupts from HC on both ports */
11201         val = REG_RD(sc, HC_REG_CONFIG_1);
11202         REG_WR(sc, HC_REG_CONFIG_1,
11203                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11204                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11205
11206         val = REG_RD(sc, HC_REG_CONFIG_0);
11207         REG_WR(sc, HC_REG_CONFIG_0,
11208                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11209                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11210     } else {
11211         /* Prevent incomming interrupts in IGU */
11212         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11213
11214         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11215                (!close) ?
11216                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11217                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11218     }
11219
11220     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11221           close ? "closing" : "opening");
11222
11223     wmb();
11224 }
11225
11226 /* poll for pending writes bit, it should get cleared in no more than 1s */
11227 static int
11228 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11229 {
11230     uint32_t cnt = 1000;
11231     uint32_t pend_bits = 0;
11232
11233     do {
11234         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11235
11236         if (pend_bits == 0) {
11237             break;
11238         }
11239
11240         DELAY(1000);
11241     } while (--cnt > 0);
11242
11243     if (cnt == 0) {
11244         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11245         return (-1);
11246     }
11247
11248     return (0);
11249 }
11250
11251 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11252
11253 static void
11254 bxe_clp_reset_prep(struct bxe_softc *sc,
11255                    uint32_t         *magic_val)
11256 {
11257     /* Do some magic... */
11258     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11259     *magic_val = val & SHARED_MF_CLP_MAGIC;
11260     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11261 }
11262
11263 /* restore the value of the 'magic' bit */
11264 static void
11265 bxe_clp_reset_done(struct bxe_softc *sc,
11266                    uint32_t         magic_val)
11267 {
11268     /* Restore the 'magic' bit value... */
11269     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11270     MFCFG_WR(sc, shared_mf_config.clp_mb,
11271               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11272 }
11273
11274 /* prepare for MCP reset, takes care of CLP configurations */
11275 static void
11276 bxe_reset_mcp_prep(struct bxe_softc *sc,
11277                    uint32_t         *magic_val)
11278 {
11279     uint32_t shmem;
11280     uint32_t validity_offset;
11281
11282     /* set `magic' bit in order to save MF config */
11283     if (!CHIP_IS_E1(sc)) {
11284         bxe_clp_reset_prep(sc, magic_val);
11285     }
11286
11287     /* get shmem offset */
11288     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11289     validity_offset =
11290         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11291
11292     /* Clear validity map flags */
11293     if (shmem > 0) {
11294         REG_WR(sc, shmem + validity_offset, 0);
11295     }
11296 }
11297
11298 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11299 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11300
11301 static void
11302 bxe_mcp_wait_one(struct bxe_softc *sc)
11303 {
11304     /* special handling for emulation and FPGA (10 times longer) */
11305     if (CHIP_REV_IS_SLOW(sc)) {
11306         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11307     } else {
11308         DELAY((MCP_ONE_TIMEOUT) * 1000);
11309     }
11310 }
11311
11312 /* initialize shmem_base and waits for validity signature to appear */
11313 static int
11314 bxe_init_shmem(struct bxe_softc *sc)
11315 {
11316     int cnt = 0;
11317     uint32_t val = 0;
11318
11319     do {
11320         sc->devinfo.shmem_base     =
11321         sc->link_params.shmem_base =
11322             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11323
11324         if (sc->devinfo.shmem_base) {
11325             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11326             if (val & SHR_MEM_VALIDITY_MB)
11327                 return (0);
11328         }
11329
11330         bxe_mcp_wait_one(sc);
11331
11332     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11333
11334     BLOGE(sc, "BAD MCP validity signature\n");
11335
11336     return (-1);
11337 }
11338
11339 static int
11340 bxe_reset_mcp_comp(struct bxe_softc *sc,
11341                    uint32_t         magic_val)
11342 {
11343     int rc = bxe_init_shmem(sc);
11344
11345     /* Restore the `magic' bit value */
11346     if (!CHIP_IS_E1(sc)) {
11347         bxe_clp_reset_done(sc, magic_val);
11348     }
11349
11350     return (rc);
11351 }
11352
11353 static void
11354 bxe_pxp_prep(struct bxe_softc *sc)
11355 {
11356     if (!CHIP_IS_E1(sc)) {
11357         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11358         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11359         wmb();
11360     }
11361 }
11362
11363 /*
11364  * Reset the whole chip except for:
11365  *      - PCIE core
11366  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11367  *      - IGU
11368  *      - MISC (including AEU)
11369  *      - GRC
11370  *      - RBCN, RBCP
11371  */
11372 static void
11373 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11374                             uint8_t          global)
11375 {
11376     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11377     uint32_t global_bits2, stay_reset2;
11378
11379     /*
11380      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11381      * (per chip) blocks.
11382      */
11383     global_bits2 =
11384         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11385         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11386
11387     /*
11388      * Don't reset the following blocks.
11389      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11390      *            reset, as in 4 port device they might still be owned
11391      *            by the MCP (there is only one leader per path).
11392      */
11393     not_reset_mask1 =
11394         MISC_REGISTERS_RESET_REG_1_RST_HC |
11395         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11396         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11397
11398     not_reset_mask2 =
11399         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11400         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11401         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11402         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11403         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11404         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11405         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11406         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11407         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11408         MISC_REGISTERS_RESET_REG_2_PGLC |
11409         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11410         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11411         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11412         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11413         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11414         MISC_REGISTERS_RESET_REG_2_UMAC1;
11415
11416     /*
11417      * Keep the following blocks in reset:
11418      *  - all xxMACs are handled by the elink code.
11419      */
11420     stay_reset2 =
11421         MISC_REGISTERS_RESET_REG_2_XMAC |
11422         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11423
11424     /* Full reset masks according to the chip */
11425     reset_mask1 = 0xffffffff;
11426
11427     if (CHIP_IS_E1(sc))
11428         reset_mask2 = 0xffff;
11429     else if (CHIP_IS_E1H(sc))
11430         reset_mask2 = 0x1ffff;
11431     else if (CHIP_IS_E2(sc))
11432         reset_mask2 = 0xfffff;
11433     else /* CHIP_IS_E3 */
11434         reset_mask2 = 0x3ffffff;
11435
11436     /* Don't reset global blocks unless we need to */
11437     if (!global)
11438         reset_mask2 &= ~global_bits2;
11439
11440     /*
11441      * In case of attention in the QM, we need to reset PXP
11442      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11443      * because otherwise QM reset would release 'close the gates' shortly
11444      * before resetting the PXP, then the PSWRQ would send a write
11445      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11446      * read the payload data from PSWWR, but PSWWR would not
11447      * respond. The write queue in PGLUE would stuck, dmae commands
11448      * would not return. Therefore it's important to reset the second
11449      * reset register (containing the
11450      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11451      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11452      * bit).
11453      */
11454     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11455            reset_mask2 & (~not_reset_mask2));
11456
11457     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11458            reset_mask1 & (~not_reset_mask1));
11459
11460     mb();
11461     wmb();
11462
11463     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11464            reset_mask2 & (~stay_reset2));
11465
11466     mb();
11467     wmb();
11468
11469     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11470     wmb();
11471 }
11472
11473 static int
11474 bxe_process_kill(struct bxe_softc *sc,
11475                  uint8_t          global)
11476 {
11477     int cnt = 1000;
11478     uint32_t val = 0;
11479     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11480     uint32_t tags_63_32 = 0;
11481
11482     /* Empty the Tetris buffer, wait for 1s */
11483     do {
11484         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11485         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11486         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11487         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11488         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11489         if (CHIP_IS_E3(sc)) {
11490             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11491         }
11492
11493         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11494             ((port_is_idle_0 & 0x1) == 0x1) &&
11495             ((port_is_idle_1 & 0x1) == 0x1) &&
11496             (pgl_exp_rom2 == 0xffffffff) &&
11497             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11498             break;
11499         DELAY(1000);
11500     } while (cnt-- > 0);
11501
11502     if (cnt <= 0) {
11503         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11504                   "are still outstanding read requests after 1s! "
11505                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11506                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11507               sr_cnt, blk_cnt, port_is_idle_0,
11508               port_is_idle_1, pgl_exp_rom2);
11509         return (-1);
11510     }
11511
11512     mb();
11513
11514     /* Close gates #2, #3 and #4 */
11515     bxe_set_234_gates(sc, TRUE);
11516
11517     /* Poll for IGU VQs for 57712 and newer chips */
11518     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11519         return (-1);
11520     }
11521
11522     /* XXX indicate that "process kill" is in progress to MCP */
11523
11524     /* clear "unprepared" bit */
11525     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11526     mb();
11527
11528     /* Make sure all is written to the chip before the reset */
11529     wmb();
11530
11531     /*
11532      * Wait for 1ms to empty GLUE and PCI-E core queues,
11533      * PSWHST, GRC and PSWRD Tetris buffer.
11534      */
11535     DELAY(1000);
11536
11537     /* Prepare to chip reset: */
11538     /* MCP */
11539     if (global) {
11540         bxe_reset_mcp_prep(sc, &val);
11541     }
11542
11543     /* PXP */
11544     bxe_pxp_prep(sc);
11545     mb();
11546
11547     /* reset the chip */
11548     bxe_process_kill_chip_reset(sc, global);
11549     mb();
11550
11551     /* clear errors in PGB */
11552     if (!CHIP_IS_E1(sc))
11553         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11554
11555     /* Recover after reset: */
11556     /* MCP */
11557     if (global && bxe_reset_mcp_comp(sc, val)) {
11558         return (-1);
11559     }
11560
11561     /* XXX add resetting the NO_MCP mode DB here */
11562
11563     /* Open the gates #2, #3 and #4 */
11564     bxe_set_234_gates(sc, FALSE);
11565
11566     /* XXX
11567      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11568      * re-enable attentions
11569      */
11570
11571     return (0);
11572 }
11573
11574 static int
11575 bxe_leader_reset(struct bxe_softc *sc)
11576 {
11577     int rc = 0;
11578     uint8_t global = bxe_reset_is_global(sc);
11579     uint32_t load_code;
11580
11581     /*
11582      * If not going to reset MCP, load "fake" driver to reset HW while
11583      * driver is owner of the HW.
11584      */
11585     if (!global && !BXE_NOMCP(sc)) {
11586         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11587                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11588         if (!load_code) {
11589             BLOGE(sc, "MCP response failure, aborting\n");
11590             rc = -1;
11591             goto exit_leader_reset;
11592         }
11593
11594         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11595             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11596             BLOGE(sc, "MCP unexpected response, aborting\n");
11597             rc = -1;
11598             goto exit_leader_reset2;
11599         }
11600
11601         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11602         if (!load_code) {
11603             BLOGE(sc, "MCP response failure, aborting\n");
11604             rc = -1;
11605             goto exit_leader_reset2;
11606         }
11607     }
11608
11609     /* try to recover after the failure */
11610     if (bxe_process_kill(sc, global)) {
11611         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11612         rc = -1;
11613         goto exit_leader_reset2;
11614     }
11615
11616     /*
11617      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11618      * state.
11619      */
11620     bxe_set_reset_done(sc);
11621     if (global) {
11622         bxe_clear_reset_global(sc);
11623     }
11624
11625 exit_leader_reset2:
11626
11627     /* unload "fake driver" if it was loaded */
11628     if (!global && !BXE_NOMCP(sc)) {
11629         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11630         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11631     }
11632
11633 exit_leader_reset:
11634
11635     sc->is_leader = 0;
11636     bxe_release_leader_lock(sc);
11637
11638     mb();
11639     return (rc);
11640 }
11641
11642 /*
11643  * prepare INIT transition, parameters configured:
11644  *   - HC configuration
11645  *   - Queue's CDU context
11646  */
11647 static void
11648 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11649                    struct bxe_fastpath            *fp,
11650                    struct ecore_queue_init_params *init_params)
11651 {
11652     uint8_t cos;
11653     int cxt_index, cxt_offset;
11654
11655     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11656     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11657
11658     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11659     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11660
11661     /* HC rate */
11662     init_params->rx.hc_rate =
11663         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11664     init_params->tx.hc_rate =
11665         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11666
11667     /* FW SB ID */
11668     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11669
11670     /* CQ index among the SB indices */
11671     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11672     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11673
11674     /* set maximum number of COSs supported by this queue */
11675     init_params->max_cos = sc->max_cos;
11676
11677     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11678           fp->index, init_params->max_cos);
11679
11680     /* set the context pointers queue object */
11681     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11682         /* XXX change index/cid here if ever support multiple tx CoS */
11683         /* fp->txdata[cos]->cid */
11684         cxt_index = fp->index / ILT_PAGE_CIDS;
11685         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11686         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11687     }
11688 }
11689
11690 /* set flags that are common for the Tx-only and not normal connections */
11691 static unsigned long
11692 bxe_get_common_flags(struct bxe_softc    *sc,
11693                      struct bxe_fastpath *fp,
11694                      uint8_t             zero_stats)
11695 {
11696     unsigned long flags = 0;
11697
11698     /* PF driver will always initialize the Queue to an ACTIVE state */
11699     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11700
11701     /*
11702      * tx only connections collect statistics (on the same index as the
11703      * parent connection). The statistics are zeroed when the parent
11704      * connection is initialized.
11705      */
11706
11707     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11708     if (zero_stats) {
11709         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11710     }
11711
11712     /*
11713      * tx only connections can support tx-switching, though their
11714      * CoS-ness doesn't survive the loopback
11715      */
11716     if (sc->flags & BXE_TX_SWITCHING) {
11717         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11718     }
11719
11720     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11721
11722     return (flags);
11723 }
11724
11725 static unsigned long
11726 bxe_get_q_flags(struct bxe_softc    *sc,
11727                 struct bxe_fastpath *fp,
11728                 uint8_t             leading)
11729 {
11730     unsigned long flags = 0;
11731
11732     if (IS_MF_SD(sc)) {
11733         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11734     }
11735
11736     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11737         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11738         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11739 #if 0
11740         if (fp->mode == TPA_MODE_GRO)
11741             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11742 #endif
11743     }
11744
11745     if (leading) {
11746         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11747         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11748     }
11749
11750     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11751
11752 #if 0
11753     /* configure silent vlan removal */
11754     if (IS_MF_AFEX(sc)) {
11755         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11756     }
11757 #endif
11758
11759     /* merge with common flags */
11760     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11761 }
11762
11763 static void
11764 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11765                       struct bxe_fastpath               *fp,
11766                       struct ecore_general_setup_params *gen_init,
11767                       uint8_t                           cos)
11768 {
11769     gen_init->stat_id = bxe_stats_id(fp);
11770     gen_init->spcl_id = fp->cl_id;
11771     gen_init->mtu = sc->mtu;
11772     gen_init->cos = cos;
11773 }
11774
11775 static void
11776 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11777                  struct bxe_fastpath           *fp,
11778                  struct rxq_pause_params       *pause,
11779                  struct ecore_rxq_setup_params *rxq_init)
11780 {
11781     uint8_t max_sge = 0;
11782     uint16_t sge_sz = 0;
11783     uint16_t tpa_agg_size = 0;
11784
11785     pause->sge_th_lo = SGE_TH_LO(sc);
11786     pause->sge_th_hi = SGE_TH_HI(sc);
11787
11788     /* validate SGE ring has enough to cross high threshold */
11789     if (sc->dropless_fc &&
11790             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11791             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11792         BLOGW(sc, "sge ring threshold limit\n");
11793     }
11794
11795     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11796     tpa_agg_size = (2 * sc->mtu);
11797     if (tpa_agg_size < sc->max_aggregation_size) {
11798         tpa_agg_size = sc->max_aggregation_size;
11799     }
11800
11801     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11802     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11803                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11804     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11805
11806     /* pause - not for e1 */
11807     if (!CHIP_IS_E1(sc)) {
11808         pause->bd_th_lo = BD_TH_LO(sc);
11809         pause->bd_th_hi = BD_TH_HI(sc);
11810
11811         pause->rcq_th_lo = RCQ_TH_LO(sc);
11812         pause->rcq_th_hi = RCQ_TH_HI(sc);
11813
11814         /* validate rings have enough entries to cross high thresholds */
11815         if (sc->dropless_fc &&
11816             pause->bd_th_hi + FW_PREFETCH_CNT >
11817             sc->rx_ring_size) {
11818             BLOGW(sc, "rx bd ring threshold limit\n");
11819         }
11820
11821         if (sc->dropless_fc &&
11822             pause->rcq_th_hi + FW_PREFETCH_CNT >
11823             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11824             BLOGW(sc, "rcq ring threshold limit\n");
11825         }
11826
11827         pause->pri_map = 1;
11828     }
11829
11830     /* rxq setup */
11831     rxq_init->dscr_map   = fp->rx_dma.paddr;
11832     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11833     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11834     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11835
11836     /*
11837      * This should be a maximum number of data bytes that may be
11838      * placed on the BD (not including paddings).
11839      */
11840     rxq_init->buf_sz = (fp->rx_buf_size -
11841                         IP_HEADER_ALIGNMENT_PADDING);
11842
11843     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11844     rxq_init->tpa_agg_sz      = tpa_agg_size;
11845     rxq_init->sge_buf_sz      = sge_sz;
11846     rxq_init->max_sges_pkt    = max_sge;
11847     rxq_init->rss_engine_id   = SC_FUNC(sc);
11848     rxq_init->mcast_engine_id = SC_FUNC(sc);
11849
11850     /*
11851      * Maximum number or simultaneous TPA aggregation for this Queue.
11852      * For PF Clients it should be the maximum available number.
11853      * VF driver(s) may want to define it to a smaller value.
11854      */
11855     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11856
11857     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11858     rxq_init->fw_sb_id = fp->fw_sb_id;
11859
11860     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11861
11862     /*
11863      * configure silent vlan removal
11864      * if multi function mode is afex, then mask default vlan
11865      */
11866     if (IS_MF_AFEX(sc)) {
11867         rxq_init->silent_removal_value =
11868             sc->devinfo.mf_info.afex_def_vlan_tag;
11869         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11870     }
11871 }
11872
11873 static void
11874 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11875                  struct bxe_fastpath           *fp,
11876                  struct ecore_txq_setup_params *txq_init,
11877                  uint8_t                       cos)
11878 {
11879     /*
11880      * XXX If multiple CoS is ever supported then each fastpath structure
11881      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11882      * fp->txdata[cos]->tx_dma.paddr;
11883      */
11884     txq_init->dscr_map     = fp->tx_dma.paddr;
11885     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11886     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11887     txq_init->fw_sb_id     = fp->fw_sb_id;
11888
11889     /*
11890      * set the TSS leading client id for TX classfication to the
11891      * leading RSS client id
11892      */
11893     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11894 }
11895
11896 /*
11897  * This function performs 2 steps in a queue state machine:
11898  *   1) RESET->INIT
11899  *   2) INIT->SETUP
11900  */
11901 static int
11902 bxe_setup_queue(struct bxe_softc    *sc,
11903                 struct bxe_fastpath *fp,
11904                 uint8_t             leading)
11905 {
11906     struct ecore_queue_state_params q_params = { NULL };
11907     struct ecore_queue_setup_params *setup_params =
11908                         &q_params.params.setup;
11909 #if 0
11910     struct ecore_queue_setup_tx_only_params *tx_only_params =
11911                         &q_params.params.tx_only;
11912     uint8_t tx_index;
11913 #endif
11914     int rc;
11915
11916     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11917
11918     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11919
11920     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11921
11922     /* we want to wait for completion in this context */
11923     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11924
11925     /* prepare the INIT parameters */
11926     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11927
11928     /* Set the command */
11929     q_params.cmd = ECORE_Q_CMD_INIT;
11930
11931     /* Change the state to INIT */
11932     rc = ecore_queue_state_change(sc, &q_params);
11933     if (rc) {
11934         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11935         return (rc);
11936     }
11937
11938     BLOGD(sc, DBG_LOAD, "init complete\n");
11939
11940     /* now move the Queue to the SETUP state */
11941     memset(setup_params, 0, sizeof(*setup_params));
11942
11943     /* set Queue flags */
11944     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11945
11946     /* set general SETUP parameters */
11947     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11948                           FIRST_TX_COS_INDEX);
11949
11950     bxe_pf_rx_q_prep(sc, fp,
11951                      &setup_params->pause_params,
11952                      &setup_params->rxq_params);
11953
11954     bxe_pf_tx_q_prep(sc, fp,
11955                      &setup_params->txq_params,
11956                      FIRST_TX_COS_INDEX);
11957
11958     /* Set the command */
11959     q_params.cmd = ECORE_Q_CMD_SETUP;
11960
11961     /* change the state to SETUP */
11962     rc = ecore_queue_state_change(sc, &q_params);
11963     if (rc) {
11964         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11965         return (rc);
11966     }
11967
11968 #if 0
11969     /* loop through the relevant tx-only indices */
11970     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11971          tx_index < sc->max_cos;
11972          tx_index++) {
11973         /* prepare and send tx-only ramrod*/
11974         rc = bxe_setup_tx_only(sc, fp, &q_params,
11975                                tx_only_params, tx_index, leading);
11976         if (rc) {
11977             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11978                   fp->index, tx_index);
11979             return (rc);
11980         }
11981     }
11982 #endif
11983
11984     return (rc);
11985 }
11986
11987 static int
11988 bxe_setup_leading(struct bxe_softc *sc)
11989 {
11990     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11991 }
11992
11993 static int
11994 bxe_config_rss_pf(struct bxe_softc            *sc,
11995                   struct ecore_rss_config_obj *rss_obj,
11996                   uint8_t                     config_hash)
11997 {
11998     struct ecore_config_rss_params params = { NULL };
11999     int i;
12000
12001     /*
12002      * Although RSS is meaningless when there is a single HW queue we
12003      * still need it enabled in order to have HW Rx hash generated.
12004      */
12005
12006     params.rss_obj = rss_obj;
12007
12008     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
12009
12010     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
12011
12012     /* RSS configuration */
12013     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
12014     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12015     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12016     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12017     if (rss_obj->udp_rss_v4) {
12018         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12019     }
12020     if (rss_obj->udp_rss_v6) {
12021         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12022     }
12023
12024     /* Hash bits */
12025     params.rss_result_mask = MULTI_MASK;
12026
12027     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12028
12029     if (config_hash) {
12030         /* RSS keys */
12031         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12032             params.rss_key[i] = arc4random();
12033         }
12034
12035         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12036     }
12037
12038     return (ecore_config_rss(sc, &params));
12039 }
12040
12041 static int
12042 bxe_config_rss_eth(struct bxe_softc *sc,
12043                    uint8_t          config_hash)
12044 {
12045     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12046 }
12047
12048 static int
12049 bxe_init_rss_pf(struct bxe_softc *sc)
12050 {
12051     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12052     int i;
12053
12054     /*
12055      * Prepare the initial contents of the indirection table if
12056      * RSS is enabled
12057      */
12058     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12059         sc->rss_conf_obj.ind_table[i] =
12060             (sc->fp->cl_id + (i % num_eth_queues));
12061     }
12062
12063     if (sc->udp_rss) {
12064         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12065     }
12066
12067     /*
12068      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12069      * per-port, so if explicit configuration is needed, do it only
12070      * for a PMF.
12071      *
12072      * For 57712 and newer it's a per-function configuration.
12073      */
12074     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12075 }
12076
12077 static int
12078 bxe_set_mac_one(struct bxe_softc          *sc,
12079                 uint8_t                   *mac,
12080                 struct ecore_vlan_mac_obj *obj,
12081                 uint8_t                   set,
12082                 int                       mac_type,
12083                 unsigned long             *ramrod_flags)
12084 {
12085     struct ecore_vlan_mac_ramrod_params ramrod_param;
12086     int rc;
12087
12088     memset(&ramrod_param, 0, sizeof(ramrod_param));
12089
12090     /* fill in general parameters */
12091     ramrod_param.vlan_mac_obj = obj;
12092     ramrod_param.ramrod_flags = *ramrod_flags;
12093
12094     /* fill a user request section if needed */
12095     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12096         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12097
12098         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12099
12100         /* Set the command: ADD or DEL */
12101         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12102                                             ECORE_VLAN_MAC_DEL;
12103     }
12104
12105     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12106
12107     if (rc == ECORE_EXISTS) {
12108         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12109         /* do not treat adding same MAC as error */
12110         rc = 0;
12111     } else if (rc < 0) {
12112         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12113     }
12114
12115     return (rc);
12116 }
12117
12118 static int
12119 bxe_set_eth_mac(struct bxe_softc *sc,
12120                 uint8_t          set)
12121 {
12122     unsigned long ramrod_flags = 0;
12123
12124     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12125
12126     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12127
12128     /* Eth MAC is set on RSS leading client (fp[0]) */
12129     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12130                             &sc->sp_objs->mac_obj,
12131                             set, ECORE_ETH_MAC, &ramrod_flags));
12132 }
12133
12134 #if 0
12135 static void
12136 bxe_update_max_mf_config(struct bxe_softc *sc,
12137                          uint32_t         value)
12138 {
12139     /* load old values */
12140     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12141
12142     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12143         /* leave all but MAX value */
12144         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12145
12146         /* set new MAX value */
12147         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12148                    FUNC_MF_CFG_MAX_BW_MASK);
12149
12150         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12151     }
12152 }
12153 #endif
12154
12155 static int
12156 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12157 {
12158     uint32_t sel_phy_idx = 0;
12159
12160     if (sc->link_params.num_phys <= 1) {
12161         return (ELINK_INT_PHY);
12162     }
12163
12164     if (sc->link_vars.link_up) {
12165         sel_phy_idx = ELINK_EXT_PHY1;
12166         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12167         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12168             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12169              ELINK_SUPPORTED_FIBRE))
12170             sel_phy_idx = ELINK_EXT_PHY2;
12171     } else {
12172         switch (elink_phy_selection(&sc->link_params)) {
12173         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12174         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12175         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12176                sel_phy_idx = ELINK_EXT_PHY1;
12177                break;
12178         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12179         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12180                sel_phy_idx = ELINK_EXT_PHY2;
12181                break;
12182         }
12183     }
12184
12185     return (sel_phy_idx);
12186 }
12187
12188 static int
12189 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12190 {
12191     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12192
12193     /*
12194      * The selected activated PHY is always after swapping (in case PHY
12195      * swapping is enabled). So when swapping is enabled, we need to reverse
12196      * the configuration
12197      */
12198
12199     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12200         if (sel_phy_idx == ELINK_EXT_PHY1)
12201             sel_phy_idx = ELINK_EXT_PHY2;
12202         else if (sel_phy_idx == ELINK_EXT_PHY2)
12203             sel_phy_idx = ELINK_EXT_PHY1;
12204     }
12205
12206     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12207 }
12208
12209 static void
12210 bxe_set_requested_fc(struct bxe_softc *sc)
12211 {
12212     /*
12213      * Initialize link parameters structure variables
12214      * It is recommended to turn off RX FC for jumbo frames
12215      * for better performance
12216      */
12217     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12218         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12219     } else {
12220         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12221     }
12222 }
12223
12224 static void
12225 bxe_calc_fc_adv(struct bxe_softc *sc)
12226 {
12227     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12228     switch (sc->link_vars.ieee_fc &
12229             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12230     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12231     default:
12232         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12233                                            ADVERTISED_Pause);
12234         break;
12235
12236     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12237         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12238                                           ADVERTISED_Pause);
12239         break;
12240
12241     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12242         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12243         break;
12244     }
12245 }
12246
12247 static uint16_t
12248 bxe_get_mf_speed(struct bxe_softc *sc)
12249 {
12250     uint16_t line_speed = sc->link_vars.line_speed;
12251     if (IS_MF(sc)) {
12252         uint16_t maxCfg =
12253             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12254
12255         /* calculate the current MAX line speed limit for the MF devices */
12256         if (IS_MF_SI(sc)) {
12257             line_speed = (line_speed * maxCfg) / 100;
12258         } else { /* SD mode */
12259             uint16_t vn_max_rate = maxCfg * 100;
12260
12261             if (vn_max_rate < line_speed) {
12262                 line_speed = vn_max_rate;
12263             }
12264         }
12265     }
12266
12267     return (line_speed);
12268 }
12269
12270 static void
12271 bxe_fill_report_data(struct bxe_softc            *sc,
12272                      struct bxe_link_report_data *data)
12273 {
12274     uint16_t line_speed = bxe_get_mf_speed(sc);
12275
12276     memset(data, 0, sizeof(*data));
12277
12278     /* fill the report data with the effective line speed */
12279     data->line_speed = line_speed;
12280
12281     /* Link is down */
12282     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12283         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12284     }
12285
12286     /* Full DUPLEX */
12287     if (sc->link_vars.duplex == DUPLEX_FULL) {
12288         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12289     }
12290
12291     /* Rx Flow Control is ON */
12292     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12293         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12294     }
12295
12296     /* Tx Flow Control is ON */
12297     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12298         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12299     }
12300 }
12301
12302 /* report link status to OS, should be called under phy_lock */
12303 static void
12304 bxe_link_report_locked(struct bxe_softc *sc)
12305 {
12306     struct bxe_link_report_data cur_data;
12307
12308     /* reread mf_cfg */
12309     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12310         bxe_read_mf_cfg(sc);
12311     }
12312
12313     /* Read the current link report info */
12314     bxe_fill_report_data(sc, &cur_data);
12315
12316     /* Don't report link down or exactly the same link status twice */
12317     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12318         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12319                       &sc->last_reported_link.link_report_flags) &&
12320          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12321                       &cur_data.link_report_flags))) {
12322         return;
12323     }
12324
12325     sc->link_cnt++;
12326
12327     /* report new link params and remember the state for the next time */
12328     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12329
12330     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12331                      &cur_data.link_report_flags)) {
12332         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12333         BLOGI(sc, "NIC Link is Down\n");
12334     } else {
12335         const char *duplex;
12336         const char *flow;
12337
12338         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12339                                    &cur_data.link_report_flags)) {
12340             duplex = "full";
12341         } else {
12342             duplex = "half";
12343         }
12344
12345         /*
12346          * Handle the FC at the end so that only these flags would be
12347          * possibly set. This way we may easily check if there is no FC
12348          * enabled.
12349          */
12350         if (cur_data.link_report_flags) {
12351             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12352                              &cur_data.link_report_flags) &&
12353                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12354                              &cur_data.link_report_flags)) {
12355                 flow = "ON - receive & transmit";
12356             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12357                                     &cur_data.link_report_flags) &&
12358                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12359                                      &cur_data.link_report_flags)) {
12360                 flow = "ON - receive";
12361             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12362                                      &cur_data.link_report_flags) &&
12363                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12364                                     &cur_data.link_report_flags)) {
12365                 flow = "ON - transmit";
12366             } else {
12367                 flow = "none"; /* possible? */
12368             }
12369         } else {
12370             flow = "none";
12371         }
12372
12373         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12374         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12375               cur_data.line_speed, duplex, flow);
12376     }
12377 }
12378
12379 static void
12380 bxe_link_report(struct bxe_softc *sc)
12381 {
12382     BXE_PHY_LOCK(sc);
12383     bxe_link_report_locked(sc);
12384     BXE_PHY_UNLOCK(sc);
12385 }
12386
12387 static void
12388 bxe_link_status_update(struct bxe_softc *sc)
12389 {
12390     if (sc->state != BXE_STATE_OPEN) {
12391         return;
12392     }
12393
12394 #if 0
12395     /* read updated dcb configuration */
12396     if (IS_PF(sc))
12397         bxe_dcbx_pmf_update(sc);
12398 #endif
12399
12400     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12401         elink_link_status_update(&sc->link_params, &sc->link_vars);
12402     } else {
12403         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12404                                   ELINK_SUPPORTED_10baseT_Full |
12405                                   ELINK_SUPPORTED_100baseT_Half |
12406                                   ELINK_SUPPORTED_100baseT_Full |
12407                                   ELINK_SUPPORTED_1000baseT_Full |
12408                                   ELINK_SUPPORTED_2500baseX_Full |
12409                                   ELINK_SUPPORTED_10000baseT_Full |
12410                                   ELINK_SUPPORTED_TP |
12411                                   ELINK_SUPPORTED_FIBRE |
12412                                   ELINK_SUPPORTED_Autoneg |
12413                                   ELINK_SUPPORTED_Pause |
12414                                   ELINK_SUPPORTED_Asym_Pause);
12415         sc->port.advertising[0] = sc->port.supported[0];
12416
12417         sc->link_params.sc                = sc;
12418         sc->link_params.port              = SC_PORT(sc);
12419         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12420         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12421         sc->link_params.req_line_speed[0] = SPEED_10000;
12422         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12423         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12424
12425         if (CHIP_REV_IS_FPGA(sc)) {
12426             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12427             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12428             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12429                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12430         } else {
12431             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12432             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12433             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12434                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12435         }
12436
12437         sc->link_vars.link_up = 1;
12438
12439         sc->link_vars.duplex    = DUPLEX_FULL;
12440         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12441
12442         if (IS_PF(sc)) {
12443             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12444             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12445             bxe_link_report(sc);
12446         }
12447     }
12448
12449     if (IS_PF(sc)) {
12450         if (sc->link_vars.link_up) {
12451             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12452         } else {
12453             bxe_stats_handle(sc, STATS_EVENT_STOP);
12454         }
12455         bxe_link_report(sc);
12456     } else {
12457         bxe_link_report(sc);
12458         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12459     }
12460 }
12461
12462 static int
12463 bxe_initial_phy_init(struct bxe_softc *sc,
12464                      int              load_mode)
12465 {
12466     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12467     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12468     struct elink_params *lp = &sc->link_params;
12469
12470     bxe_set_requested_fc(sc);
12471
12472     if (CHIP_REV_IS_SLOW(sc)) {
12473         uint32_t bond = CHIP_BOND_ID(sc);
12474         uint32_t feat = 0;
12475
12476         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12477             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12478         } else if (bond & 0x4) {
12479             if (CHIP_IS_E3(sc)) {
12480                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12481             } else {
12482                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12483             }
12484         } else if (bond & 0x8) {
12485             if (CHIP_IS_E3(sc)) {
12486                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12487             } else {
12488                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12489             }
12490         }
12491
12492         /* disable EMAC for E3 and above */
12493         if (bond & 0x2) {
12494             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12495         }
12496
12497         sc->link_params.feature_config_flags |= feat;
12498     }
12499
12500     BXE_PHY_LOCK(sc);
12501
12502     if (load_mode == LOAD_DIAG) {
12503         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12504         /* Prefer doing PHY loopback at 10G speed, if possible */
12505         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12506             if (lp->speed_cap_mask[cfg_idx] &
12507                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12508                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12509             } else {
12510                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12511             }
12512         }
12513     }
12514
12515     if (load_mode == LOAD_LOOPBACK_EXT) {
12516         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12517     }
12518
12519     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12520
12521     BXE_PHY_UNLOCK(sc);
12522
12523     bxe_calc_fc_adv(sc);
12524
12525     if (sc->link_vars.link_up) {
12526         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12527         bxe_link_report(sc);
12528     }
12529
12530     if (!CHIP_REV_IS_SLOW(sc)) {
12531         bxe_periodic_start(sc);
12532     }
12533
12534     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12535     return (rc);
12536 }
12537
12538 /* must be called under IF_ADDR_LOCK */
12539 static int
12540 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12541                          struct ecore_mcast_ramrod_params *p)
12542 {
12543     struct ifnet *ifp = sc->ifnet;
12544     int mc_count = 0;
12545     struct ifmultiaddr *ifma;
12546     struct ecore_mcast_list_elem *mc_mac;
12547
12548     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12549         if (ifma->ifma_addr->sa_family != AF_LINK) {
12550             continue;
12551         }
12552
12553         mc_count++;
12554     }
12555
12556     ECORE_LIST_INIT(&p->mcast_list);
12557     p->mcast_list_len = 0;
12558
12559     if (!mc_count) {
12560         return (0);
12561     }
12562
12563     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12564                     (M_NOWAIT | M_ZERO));
12565     if (!mc_mac) {
12566         BLOGE(sc, "Failed to allocate temp mcast list\n");
12567         return (-1);
12568     }
12569
12570     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12571         if (ifma->ifma_addr->sa_family != AF_LINK) {
12572             continue;
12573         }
12574
12575         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12576         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12577
12578         BLOGD(sc, DBG_LOAD,
12579               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12580               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12581               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12582
12583         mc_mac++;
12584     }
12585
12586     p->mcast_list_len = mc_count;
12587
12588     return (0);
12589 }
12590
12591 static void
12592 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12593 {
12594     struct ecore_mcast_list_elem *mc_mac =
12595         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12596                                struct ecore_mcast_list_elem,
12597                                link);
12598
12599     if (mc_mac) {
12600         /* only a single free as all mc_macs are in the same heap array */
12601         free(mc_mac, M_DEVBUF);
12602     }
12603 }
12604
12605 static int
12606 bxe_set_mc_list(struct bxe_softc *sc)
12607 {
12608     struct ecore_mcast_ramrod_params rparam = { NULL };
12609     int rc = 0;
12610
12611     rparam.mcast_obj = &sc->mcast_obj;
12612
12613     BXE_MCAST_LOCK(sc);
12614
12615     /* first, clear all configured multicast MACs */
12616     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12617     if (rc < 0) {
12618         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12619         return (rc);
12620     }
12621
12622     /* configure a new MACs list */
12623     rc = bxe_init_mcast_macs_list(sc, &rparam);
12624     if (rc) {
12625         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12626         BXE_MCAST_UNLOCK(sc);
12627         return (rc);
12628     }
12629
12630     /* Now add the new MACs */
12631     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12632     if (rc < 0) {
12633         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12634     }
12635
12636     bxe_free_mcast_macs_list(&rparam);
12637
12638     BXE_MCAST_UNLOCK(sc);
12639
12640     return (rc);
12641 }
12642
12643 static int
12644 bxe_set_uc_list(struct bxe_softc *sc)
12645 {
12646     struct ifnet *ifp = sc->ifnet;
12647     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12648     struct ifaddr *ifa;
12649     unsigned long ramrod_flags = 0;
12650     int rc;
12651
12652 #if __FreeBSD_version < 800000
12653     IF_ADDR_LOCK(ifp);
12654 #else
12655     if_addr_rlock(ifp);
12656 #endif
12657
12658     /* first schedule a cleanup up of old configuration */
12659     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12660     if (rc < 0) {
12661         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12662 #if __FreeBSD_version < 800000
12663         IF_ADDR_UNLOCK(ifp);
12664 #else
12665         if_addr_runlock(ifp);
12666 #endif
12667         return (rc);
12668     }
12669
12670     ifa = ifp->if_addr;
12671     while (ifa) {
12672         if (ifa->ifa_addr->sa_family != AF_LINK) {
12673             ifa = TAILQ_NEXT(ifa, ifa_link);
12674             continue;
12675         }
12676
12677         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12678                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12679         if (rc == -EEXIST) {
12680             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12681             /* do not treat adding same MAC as an error */
12682             rc = 0;
12683         } else if (rc < 0) {
12684             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12685 #if __FreeBSD_version < 800000
12686             IF_ADDR_UNLOCK(ifp);
12687 #else
12688             if_addr_runlock(ifp);
12689 #endif
12690             return (rc);
12691         }
12692
12693         ifa = TAILQ_NEXT(ifa, ifa_link);
12694     }
12695
12696 #if __FreeBSD_version < 800000
12697     IF_ADDR_UNLOCK(ifp);
12698 #else
12699     if_addr_runlock(ifp);
12700 #endif
12701
12702     /* Execute the pending commands */
12703     bit_set(&ramrod_flags, RAMROD_CONT);
12704     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12705                             ECORE_UC_LIST_MAC, &ramrod_flags));
12706 }
12707
12708 static void
12709 bxe_handle_rx_mode_tq(void *context,
12710                       int  pending)
12711 {
12712     struct bxe_softc *sc = (struct bxe_softc *)context;
12713     struct ifnet *ifp = sc->ifnet;
12714     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12715
12716     BXE_CORE_LOCK(sc);
12717
12718     if (sc->state != BXE_STATE_OPEN) {
12719         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12720         BXE_CORE_UNLOCK(sc);
12721         return;
12722     }
12723
12724     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12725
12726     if (ifp->if_flags & IFF_PROMISC) {
12727         rx_mode = BXE_RX_MODE_PROMISC;
12728     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12729                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12730                 CHIP_IS_E1(sc))) {
12731         rx_mode = BXE_RX_MODE_ALLMULTI;
12732     } else {
12733         if (IS_PF(sc)) {
12734             /* some multicasts */
12735             if (bxe_set_mc_list(sc) < 0) {
12736                 rx_mode = BXE_RX_MODE_ALLMULTI;
12737             }
12738             if (bxe_set_uc_list(sc) < 0) {
12739                 rx_mode = BXE_RX_MODE_PROMISC;
12740             }
12741         }
12742 #if 0
12743         else {
12744             /*
12745              * Configuring mcast to a VF involves sleeping (when we
12746              * wait for the PF's response). Since this function is
12747              * called from a non sleepable context we must schedule
12748              * a work item for this purpose
12749              */
12750             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12751             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12752         }
12753 #endif
12754     }
12755
12756     sc->rx_mode = rx_mode;
12757
12758     /* schedule the rx_mode command */
12759     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12760         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12761         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12762         BXE_CORE_UNLOCK(sc);
12763         return;
12764     }
12765
12766     if (IS_PF(sc)) {
12767         bxe_set_storm_rx_mode(sc);
12768     }
12769 #if 0
12770     else {
12771         /*
12772          * Configuring mcast to a VF involves sleeping (when we
12773          * wait for the PF's response). Since this function is
12774          * called from a non sleepable context we must schedule
12775          * a work item for this purpose
12776          */
12777         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12778         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12779     }
12780 #endif
12781
12782     BXE_CORE_UNLOCK(sc);
12783 }
12784
12785 static void
12786 bxe_set_rx_mode(struct bxe_softc *sc)
12787 {
12788     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12789 }
12790
12791 /* update flags in shmem */
12792 static void
12793 bxe_update_drv_flags(struct bxe_softc *sc,
12794                      uint32_t         flags,
12795                      uint32_t         set)
12796 {
12797     uint32_t drv_flags;
12798
12799     if (SHMEM2_HAS(sc, drv_flags)) {
12800         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12801         drv_flags = SHMEM2_RD(sc, drv_flags);
12802
12803         if (set) {
12804             SET_FLAGS(drv_flags, flags);
12805         } else {
12806             RESET_FLAGS(drv_flags, flags);
12807         }
12808
12809         SHMEM2_WR(sc, drv_flags, drv_flags);
12810         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12811
12812         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12813     }
12814 }
12815
12816 /* periodic timer callout routine, only runs when the interface is up */
12817
12818 static void
12819 bxe_periodic_callout_func(void *xsc)
12820 {
12821     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12822     int i;
12823
12824     if (!BXE_CORE_TRYLOCK(sc)) {
12825         /* just bail and try again next time */
12826
12827         if ((sc->state == BXE_STATE_OPEN) &&
12828             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12829             /* schedule the next periodic callout */
12830             callout_reset(&sc->periodic_callout, hz,
12831                           bxe_periodic_callout_func, sc);
12832         }
12833
12834         return;
12835     }
12836
12837     if ((sc->state != BXE_STATE_OPEN) ||
12838         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12839         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12840         BXE_CORE_UNLOCK(sc);
12841         return;
12842     }
12843
12844     /* Check for TX timeouts on any fastpath. */
12845     FOR_EACH_QUEUE(sc, i) {
12846         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12847             /* Ruh-Roh, chip was reset! */
12848             break;
12849         }
12850     }
12851
12852     if (!CHIP_REV_IS_SLOW(sc)) {
12853         /*
12854          * This barrier is needed to ensure the ordering between the writing
12855          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12856          * the reading here.
12857          */
12858         mb();
12859         if (sc->port.pmf) {
12860             BXE_PHY_LOCK(sc);
12861             elink_period_func(&sc->link_params, &sc->link_vars);
12862             BXE_PHY_UNLOCK(sc);
12863         }
12864     }
12865
12866     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12867         int mb_idx = SC_FW_MB_IDX(sc);
12868         uint32_t drv_pulse;
12869         uint32_t mcp_pulse;
12870
12871         ++sc->fw_drv_pulse_wr_seq;
12872         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12873
12874         drv_pulse = sc->fw_drv_pulse_wr_seq;
12875         bxe_drv_pulse(sc);
12876
12877         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12878                      MCP_PULSE_SEQ_MASK);
12879
12880         /*
12881          * The delta between driver pulse and mcp response should
12882          * be 1 (before mcp response) or 0 (after mcp response).
12883          */
12884         if ((drv_pulse != mcp_pulse) &&
12885             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12886             /* someone lost a heartbeat... */
12887             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12888                   drv_pulse, mcp_pulse);
12889         }
12890     }
12891
12892     /* state is BXE_STATE_OPEN */
12893     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12894
12895 #if 0
12896     /* sample VF bulletin board for new posts from PF */
12897     if (IS_VF(sc)) {
12898         bxe_sample_bulletin(sc);
12899     }
12900 #endif
12901
12902     BXE_CORE_UNLOCK(sc);
12903
12904     if ((sc->state == BXE_STATE_OPEN) &&
12905         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12906         /* schedule the next periodic callout */
12907         callout_reset(&sc->periodic_callout, hz,
12908                       bxe_periodic_callout_func, sc);
12909     }
12910 }
12911
12912 static void
12913 bxe_periodic_start(struct bxe_softc *sc)
12914 {
12915     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12916     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12917 }
12918
12919 static void
12920 bxe_periodic_stop(struct bxe_softc *sc)
12921 {
12922     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12923     callout_drain(&sc->periodic_callout);
12924 }
12925
12926 /* start the controller */
12927 static __noinline int
12928 bxe_nic_load(struct bxe_softc *sc,
12929              int              load_mode)
12930 {
12931     uint32_t val;
12932     int load_code = 0;
12933     int i, rc = 0;
12934
12935     BXE_CORE_LOCK_ASSERT(sc);
12936
12937     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12938
12939     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12940
12941     if (IS_PF(sc)) {
12942         /* must be called before memory allocation and HW init */
12943         bxe_ilt_set_info(sc);
12944     }
12945
12946     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12947
12948     bxe_set_fp_rx_buf_size(sc);
12949
12950     if (bxe_alloc_fp_buffers(sc) != 0) {
12951         BLOGE(sc, "Failed to allocate fastpath memory\n");
12952         sc->state = BXE_STATE_CLOSED;
12953         rc = ENOMEM;
12954         goto bxe_nic_load_error0;
12955     }
12956
12957     if (bxe_alloc_mem(sc) != 0) {
12958         sc->state = BXE_STATE_CLOSED;
12959         rc = ENOMEM;
12960         goto bxe_nic_load_error0;
12961     }
12962
12963     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12964         sc->state = BXE_STATE_CLOSED;
12965         rc = ENOMEM;
12966         goto bxe_nic_load_error0;
12967     }
12968
12969     if (IS_PF(sc)) {
12970         /* set pf load just before approaching the MCP */
12971         bxe_set_pf_load(sc);
12972
12973         /* if MCP exists send load request and analyze response */
12974         if (!BXE_NOMCP(sc)) {
12975             /* attempt to load pf */
12976             if (bxe_nic_load_request(sc, &load_code) != 0) {
12977                 sc->state = BXE_STATE_CLOSED;
12978                 rc = ENXIO;
12979                 goto bxe_nic_load_error1;
12980             }
12981
12982             /* what did the MCP say? */
12983             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12984                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12985                 sc->state = BXE_STATE_CLOSED;
12986                 rc = ENXIO;
12987                 goto bxe_nic_load_error2;
12988             }
12989         } else {
12990             BLOGI(sc, "Device has no MCP!\n");
12991             load_code = bxe_nic_load_no_mcp(sc);
12992         }
12993
12994         /* mark PMF if applicable */
12995         bxe_nic_load_pmf(sc, load_code);
12996
12997         /* Init Function state controlling object */
12998         bxe_init_func_obj(sc);
12999
13000         /* Initialize HW */
13001         if (bxe_init_hw(sc, load_code) != 0) {
13002             BLOGE(sc, "HW init failed\n");
13003             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13004             sc->state = BXE_STATE_CLOSED;
13005             rc = ENXIO;
13006             goto bxe_nic_load_error2;
13007         }
13008     }
13009
13010     /* attach interrupts */
13011     if (bxe_interrupt_attach(sc) != 0) {
13012         sc->state = BXE_STATE_CLOSED;
13013         rc = ENXIO;
13014         goto bxe_nic_load_error2;
13015     }
13016
13017     bxe_nic_init(sc, load_code);
13018
13019     /* Init per-function objects */
13020     if (IS_PF(sc)) {
13021         bxe_init_objs(sc);
13022         // XXX bxe_iov_nic_init(sc);
13023
13024         /* set AFEX default VLAN tag to an invalid value */
13025         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13026         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13027
13028         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13029         rc = bxe_func_start(sc);
13030         if (rc) {
13031             BLOGE(sc, "Function start failed!\n");
13032             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13033             sc->state = BXE_STATE_ERROR;
13034             goto bxe_nic_load_error3;
13035         }
13036
13037         /* send LOAD_DONE command to MCP */
13038         if (!BXE_NOMCP(sc)) {
13039             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13040             if (!load_code) {
13041                 BLOGE(sc, "MCP response failure, aborting\n");
13042                 sc->state = BXE_STATE_ERROR;
13043                 rc = ENXIO;
13044                 goto bxe_nic_load_error3;
13045             }
13046         }
13047
13048         rc = bxe_setup_leading(sc);
13049         if (rc) {
13050             BLOGE(sc, "Setup leading failed!\n");
13051             sc->state = BXE_STATE_ERROR;
13052             goto bxe_nic_load_error3;
13053         }
13054
13055         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13056             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13057             if (rc) {
13058                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13059                 sc->state = BXE_STATE_ERROR;
13060                 goto bxe_nic_load_error3;
13061             }
13062         }
13063
13064         rc = bxe_init_rss_pf(sc);
13065         if (rc) {
13066             BLOGE(sc, "PF RSS init failed\n");
13067             sc->state = BXE_STATE_ERROR;
13068             goto bxe_nic_load_error3;
13069         }
13070     }
13071     /* XXX VF */
13072 #if 0
13073     else { /* VF */
13074         FOR_EACH_ETH_QUEUE(sc, i) {
13075             rc = bxe_vfpf_setup_q(sc, i);
13076             if (rc) {
13077                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13078                 sc->state = BXE_STATE_ERROR;
13079                 goto bxe_nic_load_error3;
13080             }
13081         }
13082     }
13083 #endif
13084
13085     /* now when Clients are configured we are ready to work */
13086     sc->state = BXE_STATE_OPEN;
13087
13088     /* Configure a ucast MAC */
13089     if (IS_PF(sc)) {
13090         rc = bxe_set_eth_mac(sc, TRUE);
13091     }
13092 #if 0
13093     else { /* IS_VF(sc) */
13094         rc = bxe_vfpf_set_mac(sc);
13095     }
13096 #endif
13097     if (rc) {
13098         BLOGE(sc, "Setting Ethernet MAC failed\n");
13099         sc->state = BXE_STATE_ERROR;
13100         goto bxe_nic_load_error3;
13101     }
13102
13103 #if 0
13104     if (IS_PF(sc) && sc->pending_max) {
13105         /* for AFEX */
13106         bxe_update_max_mf_config(sc, sc->pending_max);
13107         sc->pending_max = 0;
13108     }
13109 #endif
13110
13111     if (sc->port.pmf) {
13112         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13113         if (rc) {
13114             sc->state = BXE_STATE_ERROR;
13115             goto bxe_nic_load_error3;
13116         }
13117     }
13118
13119     sc->link_params.feature_config_flags &=
13120         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13121
13122     /* start fast path */
13123
13124     /* Initialize Rx filter */
13125     bxe_set_rx_mode(sc);
13126
13127     /* start the Tx */
13128     switch (/* XXX load_mode */LOAD_OPEN) {
13129     case LOAD_NORMAL:
13130     case LOAD_OPEN:
13131         break;
13132
13133     case LOAD_DIAG:
13134     case LOAD_LOOPBACK_EXT:
13135         sc->state = BXE_STATE_DIAG;
13136         break;
13137
13138     default:
13139         break;
13140     }
13141
13142     if (sc->port.pmf) {
13143         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13144     } else {
13145         bxe_link_status_update(sc);
13146     }
13147
13148     /* start the periodic timer callout */
13149     bxe_periodic_start(sc);
13150
13151     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13152         /* mark driver is loaded in shmem2 */
13153         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13154         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13155                   (val |
13156                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13157                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13158     }
13159
13160     /* wait for all pending SP commands to complete */
13161     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13162         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13163         bxe_periodic_stop(sc);
13164         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13165         return (ENXIO);
13166     }
13167
13168 #if 0
13169     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13170     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13171         bxe_dcbx_init(sc, FALSE);
13172     }
13173 #endif
13174
13175     /* Tell the stack the driver is running! */
13176     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13177
13178     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13179
13180     return (0);
13181
13182 bxe_nic_load_error3:
13183
13184     if (IS_PF(sc)) {
13185         bxe_int_disable_sync(sc, 1);
13186
13187         /* clean out queued objects */
13188         bxe_squeeze_objects(sc);
13189     }
13190
13191     bxe_interrupt_detach(sc);
13192
13193 bxe_nic_load_error2:
13194
13195     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13196         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13197         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13198     }
13199
13200     sc->port.pmf = 0;
13201
13202 bxe_nic_load_error1:
13203
13204     /* clear pf_load status, as it was already set */
13205     if (IS_PF(sc)) {
13206         bxe_clear_pf_load(sc);
13207     }
13208
13209 bxe_nic_load_error0:
13210
13211     bxe_free_fw_stats_mem(sc);
13212     bxe_free_fp_buffers(sc);
13213     bxe_free_mem(sc);
13214
13215     return (rc);
13216 }
13217
13218 static int
13219 bxe_init_locked(struct bxe_softc *sc)
13220 {
13221     int other_engine = SC_PATH(sc) ? 0 : 1;
13222     uint8_t other_load_status, load_status;
13223     uint8_t global = FALSE;
13224     int rc;
13225
13226     BXE_CORE_LOCK_ASSERT(sc);
13227
13228     /* check if the driver is already running */
13229     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13230         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13231         return (0);
13232     }
13233
13234     bxe_set_power_state(sc, PCI_PM_D0);
13235
13236     /*
13237      * If parity occurred during the unload, then attentions and/or
13238      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13239      * loaded on the current engine to complete the recovery. Parity recovery
13240      * is only relevant for PF driver.
13241      */
13242     if (IS_PF(sc)) {
13243         other_load_status = bxe_get_load_status(sc, other_engine);
13244         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13245
13246         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13247             bxe_chk_parity_attn(sc, &global, TRUE)) {
13248             do {
13249                 /*
13250                  * If there are attentions and they are in global blocks, set
13251                  * the GLOBAL_RESET bit regardless whether it will be this
13252                  * function that will complete the recovery or not.
13253                  */
13254                 if (global) {
13255                     bxe_set_reset_global(sc);
13256                 }
13257
13258                 /*
13259                  * Only the first function on the current engine should try
13260                  * to recover in open. In case of attentions in global blocks
13261                  * only the first in the chip should try to recover.
13262                  */
13263                 if ((!load_status && (!global || !other_load_status)) &&
13264                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13265                     BLOGI(sc, "Recovered during init\n");
13266                     break;
13267                 }
13268
13269                 /* recovery has failed... */
13270                 bxe_set_power_state(sc, PCI_PM_D3hot);
13271                 sc->recovery_state = BXE_RECOVERY_FAILED;
13272
13273                 BLOGE(sc, "Recovery flow hasn't properly "
13274                           "completed yet, try again later. "
13275                           "If you still see this message after a "
13276                           "few retries then power cycle is required.\n");
13277
13278                 rc = ENXIO;
13279                 goto bxe_init_locked_done;
13280             } while (0);
13281         }
13282     }
13283
13284     sc->recovery_state = BXE_RECOVERY_DONE;
13285
13286     rc = bxe_nic_load(sc, LOAD_OPEN);
13287
13288 bxe_init_locked_done:
13289
13290     if (rc) {
13291         /* Tell the stack the driver is NOT running! */
13292         BLOGE(sc, "Initialization failed, "
13293                   "stack notified driver is NOT running!\n");
13294         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13295     }
13296
13297     return (rc);
13298 }
13299
13300 static int
13301 bxe_stop_locked(struct bxe_softc *sc)
13302 {
13303     BXE_CORE_LOCK_ASSERT(sc);
13304     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13305 }
13306
13307 /*
13308  * Handles controller initialization when called from an unlocked routine.
13309  * ifconfig calls this function.
13310  *
13311  * Returns:
13312  *   void
13313  */
13314 static void
13315 bxe_init(void *xsc)
13316 {
13317     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13318
13319     BXE_CORE_LOCK(sc);
13320     bxe_init_locked(sc);
13321     BXE_CORE_UNLOCK(sc);
13322 }
13323
13324 static int
13325 bxe_init_ifnet(struct bxe_softc *sc)
13326 {
13327     struct ifnet *ifp;
13328
13329     /* ifconfig entrypoint for media type/status reporting */
13330     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13331                  bxe_ifmedia_update,
13332                  bxe_ifmedia_status);
13333
13334     /* set the default interface values */
13335     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13336     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13337     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13338
13339     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13340
13341     /* allocate the ifnet structure */
13342     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13343         BLOGE(sc, "Interface allocation failed!\n");
13344         return (ENXIO);
13345     }
13346
13347     ifp->if_softc = sc;
13348     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13349     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13350     ifp->if_ioctl = bxe_ioctl;
13351     ifp->if_start = bxe_tx_start;
13352 #if __FreeBSD_version >= 800000
13353     ifp->if_transmit = bxe_tx_mq_start;
13354     ifp->if_qflush = bxe_mq_flush;
13355 #endif
13356 #ifdef FreeBSD8_0
13357     ifp->if_timer = 0;
13358 #endif
13359     ifp->if_init = bxe_init;
13360     ifp->if_mtu = sc->mtu;
13361     ifp->if_hwassist = (CSUM_IP       |
13362                         CSUM_TCP      |
13363                         CSUM_UDP      |
13364                         CSUM_TSO      |
13365                         CSUM_TCP_IPV6 |
13366                         CSUM_UDP_IPV6);
13367     ifp->if_capabilities =
13368 #if __FreeBSD_version < 700000
13369         (IFCAP_VLAN_MTU       |
13370          IFCAP_VLAN_HWTAGGING |
13371          IFCAP_HWCSUM         |
13372          IFCAP_JUMBO_MTU      |
13373          IFCAP_LRO);
13374 #else
13375         (IFCAP_VLAN_MTU       |
13376          IFCAP_VLAN_HWTAGGING |
13377          IFCAP_VLAN_HWTSO     |
13378          IFCAP_VLAN_HWFILTER  |
13379          IFCAP_VLAN_HWCSUM    |
13380          IFCAP_HWCSUM         |
13381          IFCAP_JUMBO_MTU      |
13382          IFCAP_LRO            |
13383          IFCAP_TSO4           |
13384          IFCAP_TSO6           |
13385          IFCAP_WOL_MAGIC);
13386 #endif
13387     ifp->if_capenable = ifp->if_capabilities;
13388     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13389 #if __FreeBSD_version < 1000025
13390     ifp->if_baudrate = 1000000000;
13391 #else
13392     if_initbaudrate(ifp, IF_Gbps(10));
13393 #endif
13394     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13395
13396     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13397     IFQ_SET_READY(&ifp->if_snd);
13398
13399     sc->ifnet = ifp;
13400
13401     /* attach to the Ethernet interface list */
13402     ether_ifattach(ifp, sc->link_params.mac_addr);
13403
13404     return (0);
13405 }
13406
13407 static void
13408 bxe_deallocate_bars(struct bxe_softc *sc)
13409 {
13410     int i;
13411
13412     for (i = 0; i < MAX_BARS; i++) {
13413         if (sc->bar[i].resource != NULL) {
13414             bus_release_resource(sc->dev,
13415                                  SYS_RES_MEMORY,
13416                                  sc->bar[i].rid,
13417                                  sc->bar[i].resource);
13418             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13419                   i, PCIR_BAR(i));
13420         }
13421     }
13422 }
13423
13424 static int
13425 bxe_allocate_bars(struct bxe_softc *sc)
13426 {
13427     u_int flags;
13428     int i;
13429
13430     memset(sc->bar, 0, sizeof(sc->bar));
13431
13432     for (i = 0; i < MAX_BARS; i++) {
13433
13434         /* memory resources reside at BARs 0, 2, 4 */
13435         /* Run `pciconf -lb` to see mappings */
13436         if ((i != 0) && (i != 2) && (i != 4)) {
13437             continue;
13438         }
13439
13440         sc->bar[i].rid = PCIR_BAR(i);
13441
13442         flags = RF_ACTIVE;
13443         if (i == 0) {
13444             flags |= RF_SHAREABLE;
13445         }
13446
13447         if ((sc->bar[i].resource =
13448              bus_alloc_resource_any(sc->dev,
13449                                     SYS_RES_MEMORY,
13450                                     &sc->bar[i].rid,
13451                                     flags)) == NULL) {
13452 #if 0
13453             /* BAR4 doesn't exist for E1 */
13454             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13455                   i, PCIR_BAR(i));
13456 #endif
13457             return (0);
13458         }
13459
13460         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13461         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13462         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13463
13464         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13465               i, PCIR_BAR(i),
13466               (void *)rman_get_start(sc->bar[i].resource),
13467               (void *)rman_get_end(sc->bar[i].resource),
13468               rman_get_size(sc->bar[i].resource),
13469               (void *)sc->bar[i].kva);
13470     }
13471
13472     return (0);
13473 }
13474
13475 static void
13476 bxe_get_function_num(struct bxe_softc *sc)
13477 {
13478     uint32_t val = 0;
13479
13480     /*
13481      * Read the ME register to get the function number. The ME register
13482      * holds the relative-function number and absolute-function number. The
13483      * absolute-function number appears only in E2 and above. Before that
13484      * these bits always contained zero, therefore we cannot blindly use them.
13485      */
13486
13487     val = REG_RD(sc, BAR_ME_REGISTER);
13488
13489     sc->pfunc_rel =
13490         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13491     sc->path_id =
13492         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13493
13494     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13495         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13496     } else {
13497         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13498     }
13499
13500     BLOGD(sc, DBG_LOAD,
13501           "Relative function %d, Absolute function %d, Path %d\n",
13502           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13503 }
13504
13505 static uint32_t
13506 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13507 {
13508     uint32_t shmem2_size;
13509     uint32_t offset;
13510     uint32_t mf_cfg_offset_value;
13511
13512     /* Non 57712 */
13513     offset = (SHMEM_RD(sc, func_mb) +
13514               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13515
13516     /* 57712 plus */
13517     if (sc->devinfo.shmem2_base != 0) {
13518         shmem2_size = SHMEM2_RD(sc, size);
13519         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13520             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13521             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13522                 offset = mf_cfg_offset_value;
13523             }
13524         }
13525     }
13526
13527     return (offset);
13528 }
13529
13530 static uint32_t
13531 bxe_pcie_capability_read(struct bxe_softc *sc,
13532                          int    reg,
13533                          int    width)
13534 {
13535     int pcie_reg;
13536
13537     /* ensure PCIe capability is enabled */
13538     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13539         if (pcie_reg != 0) {
13540             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13541             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13542         }
13543     }
13544
13545     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13546
13547     return (0);
13548 }
13549
13550 static uint8_t
13551 bxe_is_pcie_pending(struct bxe_softc *sc)
13552 {
13553     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13554             PCIM_EXP_STA_TRANSACTION_PND);
13555 }
13556
13557 /*
13558  * Walk the PCI capabiites list for the device to find what features are
13559  * supported. These capabilites may be enabled/disabled by firmware so it's
13560  * best to walk the list rather than make assumptions.
13561  */
13562 static void
13563 bxe_probe_pci_caps(struct bxe_softc *sc)
13564 {
13565     uint16_t link_status;
13566     int reg;
13567
13568     /* check if PCI Power Management is enabled */
13569     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13570         if (reg != 0) {
13571             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13572
13573             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13574             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13575         }
13576     }
13577
13578     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13579
13580     /* handle PCIe 2.0 workarounds for 57710 */
13581     if (CHIP_IS_E1(sc)) {
13582         /* workaround for 57710 errata E4_57710_27462 */
13583         sc->devinfo.pcie_link_speed =
13584             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13585
13586         /* workaround for 57710 errata E4_57710_27488 */
13587         sc->devinfo.pcie_link_width =
13588             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13589         if (sc->devinfo.pcie_link_speed > 1) {
13590             sc->devinfo.pcie_link_width =
13591                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13592         }
13593     } else {
13594         sc->devinfo.pcie_link_speed =
13595             (link_status & PCIM_LINK_STA_SPEED);
13596         sc->devinfo.pcie_link_width =
13597             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13598     }
13599
13600     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13601           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13602
13603     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13604     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13605
13606     /* check if MSI capability is enabled */
13607     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13608         if (reg != 0) {
13609             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13610
13611             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13612             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13613         }
13614     }
13615
13616     /* check if MSI-X capability is enabled */
13617     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13618         if (reg != 0) {
13619             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13620
13621             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13622             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13623         }
13624     }
13625 }
13626
13627 static int
13628 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13629 {
13630     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13631     uint32_t val;
13632
13633     /* get the outer vlan if we're in switch-dependent mode */
13634
13635     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13636     mf_info->ext_id = (uint16_t)val;
13637
13638     mf_info->multi_vnics_mode = 1;
13639
13640     if (!VALID_OVLAN(mf_info->ext_id)) {
13641         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13642         return (1);
13643     }
13644
13645     /* get the capabilities */
13646     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13647         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13648         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13649     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13650                FUNC_MF_CFG_PROTOCOL_FCOE) {
13651         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13652     } else {
13653         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13654     }
13655
13656     mf_info->vnics_per_port =
13657         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13658
13659     return (0);
13660 }
13661
13662 static uint32_t
13663 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13664 {
13665     uint32_t retval = 0;
13666     uint32_t val;
13667
13668     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13669
13670     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13671         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13672             retval |= MF_PROTO_SUPPORT_ETHERNET;
13673         }
13674         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13675             retval |= MF_PROTO_SUPPORT_ISCSI;
13676         }
13677         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13678             retval |= MF_PROTO_SUPPORT_FCOE;
13679         }
13680     }
13681
13682     return (retval);
13683 }
13684
13685 static int
13686 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13687 {
13688     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13689     uint32_t val;
13690
13691     /*
13692      * There is no outer vlan if we're in switch-independent mode.
13693      * If the mac is valid then assume multi-function.
13694      */
13695
13696     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13697
13698     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13699
13700     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13701
13702     mf_info->vnics_per_port =
13703         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13704
13705     return (0);
13706 }
13707
13708 static int
13709 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13710 {
13711     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13712     uint32_t e1hov_tag;
13713     uint32_t func_config;
13714     uint32_t niv_config;
13715
13716     mf_info->multi_vnics_mode = 1;
13717
13718     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13719     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13720     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13721
13722     mf_info->ext_id =
13723         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13724                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13725
13726     mf_info->default_vlan =
13727         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13728                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13729
13730     mf_info->niv_allowed_priorities =
13731         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13732                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13733
13734     mf_info->niv_default_cos =
13735         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13736                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13737
13738     mf_info->afex_vlan_mode =
13739         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13740          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13741
13742     mf_info->niv_mba_enabled =
13743         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13744          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13745
13746     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13747
13748     mf_info->vnics_per_port =
13749         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13750
13751     return (0);
13752 }
13753
13754 static int
13755 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13756 {
13757     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13758     uint32_t mf_cfg1;
13759     uint32_t mf_cfg2;
13760     uint32_t ovlan1;
13761     uint32_t ovlan2;
13762     uint8_t i, j;
13763
13764     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13765           SC_PORT(sc));
13766     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13767           mf_info->mf_config[SC_VN(sc)]);
13768     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13769           mf_info->multi_vnics_mode);
13770     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13771           mf_info->vnics_per_port);
13772     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13773           mf_info->ext_id);
13774     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13775           mf_info->min_bw[0], mf_info->min_bw[1],
13776           mf_info->min_bw[2], mf_info->min_bw[3]);
13777     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13778           mf_info->max_bw[0], mf_info->max_bw[1],
13779           mf_info->max_bw[2], mf_info->max_bw[3]);
13780     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13781           sc->mac_addr_str);
13782
13783     /* various MF mode sanity checks... */
13784
13785     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13786         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13787               SC_PORT(sc));
13788         return (1);
13789     }
13790
13791     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13792         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13793               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13794         return (1);
13795     }
13796
13797     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13798         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13799         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13800             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13801                   SC_VN(sc), OVLAN(sc));
13802             return (1);
13803         }
13804
13805         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13806             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13807                   mf_info->multi_vnics_mode, OVLAN(sc));
13808             return (1);
13809         }
13810
13811         /*
13812          * Verify all functions are either MF or SF mode. If MF, make sure
13813          * sure that all non-hidden functions have a valid ovlan. If SF,
13814          * make sure that all non-hidden functions have an invalid ovlan.
13815          */
13816         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13817             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13818             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13819             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13820                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13821                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13822                 BLOGE(sc, "mf_mode=SD function %d MF config "
13823                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13824                       i, mf_info->multi_vnics_mode, ovlan1);
13825                 return (1);
13826             }
13827         }
13828
13829         /* Verify all funcs on the same port each have a different ovlan. */
13830         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13831             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13832             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13833             /* iterate from the next function on the port to the max func */
13834             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13835                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13836                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13837                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13838                     VALID_OVLAN(ovlan1) &&
13839                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13840                     VALID_OVLAN(ovlan2) &&
13841                     (ovlan1 == ovlan2)) {
13842                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13843                               "have the same ovlan (%d)\n",
13844                           i, j, ovlan1);
13845                     return (1);
13846                 }
13847             }
13848         }
13849     } /* MULTI_FUNCTION_SD */
13850
13851     return (0);
13852 }
13853
13854 static int
13855 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13856 {
13857     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13858     uint32_t val, mac_upper;
13859     uint8_t i, vnic;
13860
13861     /* initialize mf_info defaults */
13862     mf_info->vnics_per_port   = 1;
13863     mf_info->multi_vnics_mode = FALSE;
13864     mf_info->path_has_ovlan   = FALSE;
13865     mf_info->mf_mode          = SINGLE_FUNCTION;
13866
13867     if (!CHIP_IS_MF_CAP(sc)) {
13868         return (0);
13869     }
13870
13871     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13872         BLOGE(sc, "Invalid mf_cfg_base!\n");
13873         return (1);
13874     }
13875
13876     /* get the MF mode (switch dependent / independent / single-function) */
13877
13878     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13879
13880     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13881     {
13882     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13883
13884         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13885
13886         /* check for legal upper mac bytes */
13887         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13888             mf_info->mf_mode = MULTI_FUNCTION_SI;
13889         } else {
13890             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13891         }
13892
13893         break;
13894
13895     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13896     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13897
13898         /* get outer vlan configuration */
13899         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13900
13901         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13902             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13903             mf_info->mf_mode = MULTI_FUNCTION_SD;
13904         } else {
13905             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13906         }
13907
13908         break;
13909
13910     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13911
13912         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13913         return (0);
13914
13915     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13916
13917         /*
13918          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13919          * and the MAC address is valid.
13920          */
13921         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13922
13923         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13924             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13925             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13926         } else {
13927             BLOGE(sc, "Invalid config for AFEX mode\n");
13928         }
13929
13930         break;
13931
13932     default:
13933
13934         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13935               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13936
13937         return (1);
13938     }
13939
13940     /* set path mf_mode (which could be different than function mf_mode) */
13941     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13942         mf_info->path_has_ovlan = TRUE;
13943     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13944         /*
13945          * Decide on path multi vnics mode. If we're not in MF mode and in
13946          * 4-port mode, this is good enough to check vnic-0 of the other port
13947          * on the same path
13948          */
13949         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13950             uint8_t other_port = !(PORT_ID(sc) & 1);
13951             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13952
13953             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13954
13955             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13956         }
13957     }
13958
13959     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13960         /* invalid MF config */
13961         if (SC_VN(sc) >= 1) {
13962             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13963             return (1);
13964         }
13965
13966         return (0);
13967     }
13968
13969     /* get the MF configuration */
13970     mf_info->mf_config[SC_VN(sc)] =
13971         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13972
13973     switch(mf_info->mf_mode)
13974     {
13975     case MULTI_FUNCTION_SD:
13976
13977         bxe_get_shmem_mf_cfg_info_sd(sc);
13978         break;
13979
13980     case MULTI_FUNCTION_SI:
13981
13982         bxe_get_shmem_mf_cfg_info_si(sc);
13983         break;
13984
13985     case MULTI_FUNCTION_AFEX:
13986
13987         bxe_get_shmem_mf_cfg_info_niv(sc);
13988         break;
13989
13990     default:
13991
13992         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13993               mf_info->mf_mode);
13994         return (1);
13995     }
13996
13997     /* get the congestion management parameters */
13998
13999     vnic = 0;
14000     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
14001         /* get min/max bw */
14002         val = MFCFG_RD(sc, func_mf_config[i].config);
14003         mf_info->min_bw[vnic] =
14004             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
14005         mf_info->max_bw[vnic] =
14006             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
14007         vnic++;
14008     }
14009
14010     return (bxe_check_valid_mf_cfg(sc));
14011 }
14012
14013 static int
14014 bxe_get_shmem_info(struct bxe_softc *sc)
14015 {
14016     int port;
14017     uint32_t mac_hi, mac_lo, val;
14018
14019     port = SC_PORT(sc);
14020     mac_hi = mac_lo = 0;
14021
14022     sc->link_params.sc   = sc;
14023     sc->link_params.port = port;
14024
14025     /* get the hardware config info */
14026     sc->devinfo.hw_config =
14027         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14028     sc->devinfo.hw_config2 =
14029         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14030
14031     sc->link_params.hw_led_mode =
14032         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14033          SHARED_HW_CFG_LED_MODE_SHIFT);
14034
14035     /* get the port feature config */
14036     sc->port.config =
14037         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14038
14039     /* get the link params */
14040     sc->link_params.speed_cap_mask[0] =
14041         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14042     sc->link_params.speed_cap_mask[1] =
14043         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14044
14045     /* get the lane config */
14046     sc->link_params.lane_config =
14047         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14048
14049     /* get the link config */
14050     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14051     sc->port.link_config[ELINK_INT_PHY] = val;
14052     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14053     sc->port.link_config[ELINK_EXT_PHY1] =
14054         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14055
14056     /* get the override preemphasis flag and enable it or turn it off */
14057     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14058     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14059         sc->link_params.feature_config_flags |=
14060             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14061     } else {
14062         sc->link_params.feature_config_flags &=
14063             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14064     }
14065
14066     /* get the initial value of the link params */
14067     sc->link_params.multi_phy_config =
14068         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14069
14070     /* get external phy info */
14071     sc->port.ext_phy_config =
14072         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14073
14074     /* get the multifunction configuration */
14075     bxe_get_mf_cfg_info(sc);
14076
14077     /* get the mac address */
14078     if (IS_MF(sc)) {
14079         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14080         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14081     } else {
14082         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14083         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14084     }
14085
14086     if ((mac_lo == 0) && (mac_hi == 0)) {
14087         *sc->mac_addr_str = 0;
14088         BLOGE(sc, "No Ethernet address programmed!\n");
14089     } else {
14090         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14091         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14092         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14093         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14094         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14095         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14096         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14097                  "%02x:%02x:%02x:%02x:%02x:%02x",
14098                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14099                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14100                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14101         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14102     }
14103
14104 #if 0
14105     if (!IS_MF(sc) &&
14106         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14107          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14108         sc->flags |= BXE_NO_ISCSI;
14109     }
14110     if (!IS_MF(sc) &&
14111         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14112          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14113         sc->flags |= BXE_NO_FCOE_FLAG;
14114     }
14115 #endif
14116
14117     return (0);
14118 }
14119
14120 static void
14121 bxe_get_tunable_params(struct bxe_softc *sc)
14122 {
14123     /* sanity checks */
14124
14125     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14126         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14127         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14128         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14129         bxe_interrupt_mode = INTR_MODE_MSIX;
14130     }
14131
14132     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14133         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14134         bxe_queue_count = 0;
14135     }
14136
14137     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14138         if (bxe_max_rx_bufs == 0) {
14139             bxe_max_rx_bufs = RX_BD_USABLE;
14140         } else {
14141             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14142             bxe_max_rx_bufs = 2048;
14143         }
14144     }
14145
14146     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14147         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14148         bxe_hc_rx_ticks = 25;
14149     }
14150
14151     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14152         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14153         bxe_hc_tx_ticks = 50;
14154     }
14155
14156     if (bxe_max_aggregation_size == 0) {
14157         bxe_max_aggregation_size = TPA_AGG_SIZE;
14158     }
14159
14160     if (bxe_max_aggregation_size > 0xffff) {
14161         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14162               bxe_max_aggregation_size);
14163         bxe_max_aggregation_size = TPA_AGG_SIZE;
14164     }
14165
14166     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14167         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14168         bxe_mrrs = -1;
14169     }
14170
14171     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14172         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14173         bxe_autogreeen = 0;
14174     }
14175
14176     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14177         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14178         bxe_udp_rss = 0;
14179     }
14180
14181     /* pull in user settings */
14182
14183     sc->interrupt_mode       = bxe_interrupt_mode;
14184     sc->max_rx_bufs          = bxe_max_rx_bufs;
14185     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14186     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14187     sc->max_aggregation_size = bxe_max_aggregation_size;
14188     sc->mrrs                 = bxe_mrrs;
14189     sc->autogreeen           = bxe_autogreeen;
14190     sc->udp_rss              = bxe_udp_rss;
14191
14192     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14193         sc->num_queues = 1;
14194     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14195         sc->num_queues =
14196             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14197                 MAX_RSS_CHAINS);
14198         if (sc->num_queues > mp_ncpus) {
14199             sc->num_queues = mp_ncpus;
14200         }
14201     }
14202
14203     BLOGD(sc, DBG_LOAD,
14204           "User Config: "
14205           "debug=0x%lx "
14206           "interrupt_mode=%d "
14207           "queue_count=%d "
14208           "hc_rx_ticks=%d "
14209           "hc_tx_ticks=%d "
14210           "rx_budget=%d "
14211           "max_aggregation_size=%d "
14212           "mrrs=%d "
14213           "autogreeen=%d "
14214           "udp_rss=%d\n",
14215           bxe_debug,
14216           sc->interrupt_mode,
14217           sc->num_queues,
14218           sc->hc_rx_ticks,
14219           sc->hc_tx_ticks,
14220           bxe_rx_budget,
14221           sc->max_aggregation_size,
14222           sc->mrrs,
14223           sc->autogreeen,
14224           sc->udp_rss);
14225 }
14226
14227 static void
14228 bxe_media_detect(struct bxe_softc *sc)
14229 {
14230     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14231     switch (sc->link_params.phy[phy_idx].media_type) {
14232     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14233     case ELINK_ETH_PHY_XFP_FIBER:
14234         BLOGI(sc, "Found 10Gb Fiber media.\n");
14235         sc->media = IFM_10G_SR;
14236         break;
14237     case ELINK_ETH_PHY_SFP_1G_FIBER:
14238         BLOGI(sc, "Found 1Gb Fiber media.\n");
14239         sc->media = IFM_1000_SX;
14240         break;
14241     case ELINK_ETH_PHY_KR:
14242     case ELINK_ETH_PHY_CX4:
14243         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14244         sc->media = IFM_10G_CX4;
14245         break;
14246     case ELINK_ETH_PHY_DA_TWINAX:
14247         BLOGI(sc, "Found 10Gb Twinax media.\n");
14248         sc->media = IFM_10G_TWINAX;
14249         break;
14250     case ELINK_ETH_PHY_BASE_T:
14251         if (sc->link_params.speed_cap_mask[0] &
14252             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14253             BLOGI(sc, "Found 10GBase-T media.\n");
14254             sc->media = IFM_10G_T;
14255         } else {
14256             BLOGI(sc, "Found 1000Base-T media.\n");
14257             sc->media = IFM_1000_T;
14258         }
14259         break;
14260     case ELINK_ETH_PHY_NOT_PRESENT:
14261         BLOGI(sc, "Media not present.\n");
14262         sc->media = 0;
14263         break;
14264     case ELINK_ETH_PHY_UNSPECIFIED:
14265     default:
14266         BLOGI(sc, "Unknown media!\n");
14267         sc->media = 0;
14268         break;
14269     }
14270 }
14271
14272 #define GET_FIELD(value, fname)                     \
14273     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14274 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14275 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14276
14277 static int
14278 bxe_get_igu_cam_info(struct bxe_softc *sc)
14279 {
14280     int pfid = SC_FUNC(sc);
14281     int igu_sb_id;
14282     uint32_t val;
14283     uint8_t fid, igu_sb_cnt = 0;
14284
14285     sc->igu_base_sb = 0xff;
14286
14287     if (CHIP_INT_MODE_IS_BC(sc)) {
14288         int vn = SC_VN(sc);
14289         igu_sb_cnt = sc->igu_sb_cnt;
14290         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14291                            FP_SB_MAX_E1x);
14292         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14293                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14294         return (0);
14295     }
14296
14297     /* IGU in normal mode - read CAM */
14298     for (igu_sb_id = 0;
14299          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14300          igu_sb_id++) {
14301         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14302         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14303             continue;
14304         }
14305         fid = IGU_FID(val);
14306         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14307             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14308                 continue;
14309             }
14310             if (IGU_VEC(val) == 0) {
14311                 /* default status block */
14312                 sc->igu_dsb_id = igu_sb_id;
14313             } else {
14314                 if (sc->igu_base_sb == 0xff) {
14315                     sc->igu_base_sb = igu_sb_id;
14316                 }
14317                 igu_sb_cnt++;
14318             }
14319         }
14320     }
14321
14322     /*
14323      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14324      * that number of CAM entries will not be equal to the value advertised in
14325      * PCI. Driver should use the minimal value of both as the actual status
14326      * block count
14327      */
14328     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14329
14330     if (igu_sb_cnt == 0) {
14331         BLOGE(sc, "CAM configuration error\n");
14332         return (-1);
14333     }
14334
14335     return (0);
14336 }
14337
14338 /*
14339  * Gather various information from the device config space, the device itself,
14340  * shmem, and the user input.
14341  */
14342 static int
14343 bxe_get_device_info(struct bxe_softc *sc)
14344 {
14345     uint32_t val;
14346     int rc;
14347
14348     /* Get the data for the device */
14349     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14350     sc->devinfo.device_id    = pci_get_device(sc->dev);
14351     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14352     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14353
14354     /* get the chip revision (chip metal comes from pci config space) */
14355     sc->devinfo.chip_id     =
14356     sc->link_params.chip_id =
14357         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14358          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14359          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14360          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14361
14362     /* force 57811 according to MISC register */
14363     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14364         if (CHIP_IS_57810(sc)) {
14365             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14366                                    (sc->devinfo.chip_id & 0x0000ffff));
14367         } else if (CHIP_IS_57810_MF(sc)) {
14368             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14369                                    (sc->devinfo.chip_id & 0x0000ffff));
14370         }
14371         sc->devinfo.chip_id |= 0x1;
14372     }
14373
14374     BLOGD(sc, DBG_LOAD,
14375           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14376           sc->devinfo.chip_id,
14377           ((sc->devinfo.chip_id >> 16) & 0xffff),
14378           ((sc->devinfo.chip_id >> 12) & 0xf),
14379           ((sc->devinfo.chip_id >>  4) & 0xff),
14380           ((sc->devinfo.chip_id >>  0) & 0xf));
14381
14382     val = (REG_RD(sc, 0x2874) & 0x55);
14383     if ((sc->devinfo.chip_id & 0x1) ||
14384         (CHIP_IS_E1(sc) && val) ||
14385         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14386         sc->flags |= BXE_ONE_PORT_FLAG;
14387         BLOGD(sc, DBG_LOAD, "single port device\n");
14388     }
14389
14390     /* set the doorbell size */
14391     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14392
14393     /* determine whether the device is in 2 port or 4 port mode */
14394     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14395     if (CHIP_IS_E2E3(sc)) {
14396         /*
14397          * Read port4mode_en_ovwr[0]:
14398          *   If 1, four port mode is in port4mode_en_ovwr[1].
14399          *   If 0, four port mode is in port4mode_en[0].
14400          */
14401         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14402         if (val & 1) {
14403             val = ((val >> 1) & 1);
14404         } else {
14405             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14406         }
14407
14408         sc->devinfo.chip_port_mode =
14409             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14410
14411         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14412     }
14413
14414     /* get the function and path info for the device */
14415     bxe_get_function_num(sc);
14416
14417     /* get the shared memory base address */
14418     sc->devinfo.shmem_base     =
14419     sc->link_params.shmem_base =
14420         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14421     sc->devinfo.shmem2_base =
14422         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14423                                   MISC_REG_GENERIC_CR_0));
14424
14425     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14426           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14427
14428     if (!sc->devinfo.shmem_base) {
14429         /* this should ONLY prevent upcoming shmem reads */
14430         BLOGI(sc, "MCP not active\n");
14431         sc->flags |= BXE_NO_MCP_FLAG;
14432         return (0);
14433     }
14434
14435     /* make sure the shared memory contents are valid */
14436     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14437     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14438         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14439         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14440         return (0);
14441     }
14442     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14443
14444     /* get the bootcode version */
14445     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14446     snprintf(sc->devinfo.bc_ver_str,
14447              sizeof(sc->devinfo.bc_ver_str),
14448              "%d.%d.%d",
14449              ((sc->devinfo.bc_ver >> 24) & 0xff),
14450              ((sc->devinfo.bc_ver >> 16) & 0xff),
14451              ((sc->devinfo.bc_ver >>  8) & 0xff));
14452     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14453
14454     /* get the bootcode shmem address */
14455     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14456     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14457
14458     /* clean indirect addresses as they're not used */
14459     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14460     if (IS_PF(sc)) {
14461         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14462         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14463         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14464         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14465         if (CHIP_IS_E1x(sc)) {
14466             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14467             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14468             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14469             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14470         }
14471
14472         /*
14473          * Enable internal target-read (in case we are probed after PF
14474          * FLR). Must be done prior to any BAR read access. Only for
14475          * 57712 and up
14476          */
14477         if (!CHIP_IS_E1x(sc)) {
14478             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14479         }
14480     }
14481
14482     /* get the nvram size */
14483     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14484     sc->devinfo.flash_size =
14485         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14486     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14487
14488     /* get PCI capabilites */
14489     bxe_probe_pci_caps(sc);
14490
14491     bxe_set_power_state(sc, PCI_PM_D0);
14492
14493     /* get various configuration parameters from shmem */
14494     bxe_get_shmem_info(sc);
14495
14496     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14497         val = pci_read_config(sc->dev,
14498                               (sc->devinfo.pcie_msix_cap_reg +
14499                                PCIR_MSIX_CTRL),
14500                               2);
14501         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14502     } else {
14503         sc->igu_sb_cnt = 1;
14504     }
14505
14506     sc->igu_base_addr = BAR_IGU_INTMEM;
14507
14508     /* initialize IGU parameters */
14509     if (CHIP_IS_E1x(sc)) {
14510         sc->devinfo.int_block = INT_BLOCK_HC;
14511         sc->igu_dsb_id = DEF_SB_IGU_ID;
14512         sc->igu_base_sb = 0;
14513     } else {
14514         sc->devinfo.int_block = INT_BLOCK_IGU;
14515
14516         /* do not allow device reset during IGU info preocessing */
14517         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14518
14519         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14520
14521         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14522             int tout = 5000;
14523
14524             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14525
14526             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14527             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14528             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14529
14530             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14531                 tout--;
14532                 DELAY(1000);
14533             }
14534
14535             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14536                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14537                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14538                 return (-1);
14539             }
14540         }
14541
14542         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14543             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14544             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14545         } else {
14546             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14547         }
14548
14549         rc = bxe_get_igu_cam_info(sc);
14550
14551         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14552
14553         if (rc) {
14554             return (rc);
14555         }
14556     }
14557
14558     /*
14559      * Get base FW non-default (fast path) status block ID. This value is
14560      * used to initialize the fw_sb_id saved on the fp/queue structure to
14561      * determine the id used by the FW.
14562      */
14563     if (CHIP_IS_E1x(sc)) {
14564         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14565     } else {
14566         /*
14567          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14568          * the same queue are indicated on the same IGU SB). So we prefer
14569          * FW and IGU SBs to be the same value.
14570          */
14571         sc->base_fw_ndsb = sc->igu_base_sb;
14572     }
14573
14574     BLOGD(sc, DBG_LOAD,
14575           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14576           sc->igu_dsb_id, sc->igu_base_sb,
14577           sc->igu_sb_cnt, sc->base_fw_ndsb);
14578
14579     elink_phy_probe(&sc->link_params);
14580
14581     return (0);
14582 }
14583
14584 static void
14585 bxe_link_settings_supported(struct bxe_softc *sc,
14586                             uint32_t         switch_cfg)
14587 {
14588     uint32_t cfg_size = 0;
14589     uint32_t idx;
14590     uint8_t port = SC_PORT(sc);
14591
14592     /* aggregation of supported attributes of all external phys */
14593     sc->port.supported[0] = 0;
14594     sc->port.supported[1] = 0;
14595
14596     switch (sc->link_params.num_phys) {
14597     case 1:
14598         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14599         cfg_size = 1;
14600         break;
14601     case 2:
14602         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14603         cfg_size = 1;
14604         break;
14605     case 3:
14606         if (sc->link_params.multi_phy_config &
14607             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14608             sc->port.supported[1] =
14609                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14610             sc->port.supported[0] =
14611                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14612         } else {
14613             sc->port.supported[0] =
14614                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14615             sc->port.supported[1] =
14616                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14617         }
14618         cfg_size = 2;
14619         break;
14620     }
14621
14622     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14623         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14624               SHMEM_RD(sc,
14625                        dev_info.port_hw_config[port].external_phy_config),
14626               SHMEM_RD(sc,
14627                        dev_info.port_hw_config[port].external_phy_config2));
14628         return;
14629     }
14630
14631     if (CHIP_IS_E3(sc))
14632         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14633     else {
14634         switch (switch_cfg) {
14635         case ELINK_SWITCH_CFG_1G:
14636             sc->port.phy_addr =
14637                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14638             break;
14639         case ELINK_SWITCH_CFG_10G:
14640             sc->port.phy_addr =
14641                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14642             break;
14643         default:
14644             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14645                   sc->port.link_config[0]);
14646             return;
14647         }
14648     }
14649
14650     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14651
14652     /* mask what we support according to speed_cap_mask per configuration */
14653     for (idx = 0; idx < cfg_size; idx++) {
14654         if (!(sc->link_params.speed_cap_mask[idx] &
14655               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14656             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14657         }
14658
14659         if (!(sc->link_params.speed_cap_mask[idx] &
14660               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14661             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14662         }
14663
14664         if (!(sc->link_params.speed_cap_mask[idx] &
14665               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14666             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14667         }
14668
14669         if (!(sc->link_params.speed_cap_mask[idx] &
14670               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14671             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14672         }
14673
14674         if (!(sc->link_params.speed_cap_mask[idx] &
14675               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14676             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14677         }
14678
14679         if (!(sc->link_params.speed_cap_mask[idx] &
14680               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14681             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14682         }
14683
14684         if (!(sc->link_params.speed_cap_mask[idx] &
14685               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14686             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14687         }
14688
14689         if (!(sc->link_params.speed_cap_mask[idx] &
14690               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14691             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14692         }
14693     }
14694
14695     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14696           sc->port.supported[0], sc->port.supported[1]);
14697 }
14698
14699 static void
14700 bxe_link_settings_requested(struct bxe_softc *sc)
14701 {
14702     uint32_t link_config;
14703     uint32_t idx;
14704     uint32_t cfg_size = 0;
14705
14706     sc->port.advertising[0] = 0;
14707     sc->port.advertising[1] = 0;
14708
14709     switch (sc->link_params.num_phys) {
14710     case 1:
14711     case 2:
14712         cfg_size = 1;
14713         break;
14714     case 3:
14715         cfg_size = 2;
14716         break;
14717     }
14718
14719     for (idx = 0; idx < cfg_size; idx++) {
14720         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14721         link_config = sc->port.link_config[idx];
14722
14723         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14724         case PORT_FEATURE_LINK_SPEED_AUTO:
14725             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14726                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14727                 sc->port.advertising[idx] |= sc->port.supported[idx];
14728                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14729                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14730                     sc->port.advertising[idx] |=
14731                         (ELINK_SUPPORTED_100baseT_Half |
14732                          ELINK_SUPPORTED_100baseT_Full);
14733             } else {
14734                 /* force 10G, no AN */
14735                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14736                 sc->port.advertising[idx] |=
14737                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14738                 continue;
14739             }
14740             break;
14741
14742         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14743             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14744                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14745                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14746                                               ADVERTISED_TP);
14747             } else {
14748                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14749                           "speed_cap_mask=0x%08x\n",
14750                       link_config, sc->link_params.speed_cap_mask[idx]);
14751                 return;
14752             }
14753             break;
14754
14755         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14756             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14757                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14758                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14759                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14760                                               ADVERTISED_TP);
14761             } else {
14762                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14763                           "speed_cap_mask=0x%08x\n",
14764                       link_config, sc->link_params.speed_cap_mask[idx]);
14765                 return;
14766             }
14767             break;
14768
14769         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14770             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14771                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14772                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14773                                               ADVERTISED_TP);
14774             } else {
14775                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14776                           "speed_cap_mask=0x%08x\n",
14777                       link_config, sc->link_params.speed_cap_mask[idx]);
14778                 return;
14779             }
14780             break;
14781
14782         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14783             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14784                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14785                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14786                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14787                                               ADVERTISED_TP);
14788             } else {
14789                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14790                           "speed_cap_mask=0x%08x\n",
14791                       link_config, sc->link_params.speed_cap_mask[idx]);
14792                 return;
14793             }
14794             break;
14795
14796         case PORT_FEATURE_LINK_SPEED_1G:
14797             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14798                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14799                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14800                                               ADVERTISED_TP);
14801             } else {
14802                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14803                           "speed_cap_mask=0x%08x\n",
14804                       link_config, sc->link_params.speed_cap_mask[idx]);
14805                 return;
14806             }
14807             break;
14808
14809         case PORT_FEATURE_LINK_SPEED_2_5G:
14810             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14811                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14812                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14813                                               ADVERTISED_TP);
14814             } else {
14815                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14816                           "speed_cap_mask=0x%08x\n",
14817                       link_config, sc->link_params.speed_cap_mask[idx]);
14818                 return;
14819             }
14820             break;
14821
14822         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14823             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14824                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14825                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14826                                               ADVERTISED_FIBRE);
14827             } else {
14828                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14829                           "speed_cap_mask=0x%08x\n",
14830                       link_config, sc->link_params.speed_cap_mask[idx]);
14831                 return;
14832             }
14833             break;
14834
14835         case PORT_FEATURE_LINK_SPEED_20G:
14836             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14837             break;
14838
14839         default:
14840             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14841                       "speed_cap_mask=0x%08x\n",
14842                   link_config, sc->link_params.speed_cap_mask[idx]);
14843             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14844             sc->port.advertising[idx] = sc->port.supported[idx];
14845             break;
14846         }
14847
14848         sc->link_params.req_flow_ctrl[idx] =
14849             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14850
14851         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14852             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14853                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14854             } else {
14855                 bxe_set_requested_fc(sc);
14856             }
14857         }
14858
14859         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14860                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14861               sc->link_params.req_line_speed[idx],
14862               sc->link_params.req_duplex[idx],
14863               sc->link_params.req_flow_ctrl[idx],
14864               sc->port.advertising[idx]);
14865     }
14866 }
14867
14868 static void
14869 bxe_get_phy_info(struct bxe_softc *sc)
14870 {
14871     uint8_t port = SC_PORT(sc);
14872     uint32_t config = sc->port.config;
14873     uint32_t eee_mode;
14874
14875     /* shmem data already read in bxe_get_shmem_info() */
14876
14877     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14878                         "link_config0=0x%08x\n",
14879                sc->link_params.lane_config,
14880                sc->link_params.speed_cap_mask[0],
14881                sc->port.link_config[0]);
14882
14883     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14884     bxe_link_settings_requested(sc);
14885
14886     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14887         sc->link_params.feature_config_flags |=
14888             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14889     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14890         sc->link_params.feature_config_flags &=
14891             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14892     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14893         sc->link_params.feature_config_flags |=
14894             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14895     }
14896
14897     /* configure link feature according to nvram value */
14898     eee_mode =
14899         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14900           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14901          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14902     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14903         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14904                                     ELINK_EEE_MODE_ENABLE_LPI |
14905                                     ELINK_EEE_MODE_OUTPUT_TIME);
14906     } else {
14907         sc->link_params.eee_mode = 0;
14908     }
14909
14910     /* get the media type */
14911     bxe_media_detect(sc);
14912 }
14913
14914 static void
14915 bxe_get_params(struct bxe_softc *sc)
14916 {
14917     /* get user tunable params */
14918     bxe_get_tunable_params(sc);
14919
14920     /* select the RX and TX ring sizes */
14921     sc->tx_ring_size = TX_BD_USABLE;
14922     sc->rx_ring_size = RX_BD_USABLE;
14923
14924     /* XXX disable WoL */
14925     sc->wol = 0;
14926 }
14927
14928 static void
14929 bxe_set_modes_bitmap(struct bxe_softc *sc)
14930 {
14931     uint32_t flags = 0;
14932
14933     if (CHIP_REV_IS_FPGA(sc)) {
14934         SET_FLAGS(flags, MODE_FPGA);
14935     } else if (CHIP_REV_IS_EMUL(sc)) {
14936         SET_FLAGS(flags, MODE_EMUL);
14937     } else {
14938         SET_FLAGS(flags, MODE_ASIC);
14939     }
14940
14941     if (CHIP_IS_MODE_4_PORT(sc)) {
14942         SET_FLAGS(flags, MODE_PORT4);
14943     } else {
14944         SET_FLAGS(flags, MODE_PORT2);
14945     }
14946
14947     if (CHIP_IS_E2(sc)) {
14948         SET_FLAGS(flags, MODE_E2);
14949     } else if (CHIP_IS_E3(sc)) {
14950         SET_FLAGS(flags, MODE_E3);
14951         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14952             SET_FLAGS(flags, MODE_E3_A0);
14953         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14954             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14955         }
14956     }
14957
14958     if (IS_MF(sc)) {
14959         SET_FLAGS(flags, MODE_MF);
14960         switch (sc->devinfo.mf_info.mf_mode) {
14961         case MULTI_FUNCTION_SD:
14962             SET_FLAGS(flags, MODE_MF_SD);
14963             break;
14964         case MULTI_FUNCTION_SI:
14965             SET_FLAGS(flags, MODE_MF_SI);
14966             break;
14967         case MULTI_FUNCTION_AFEX:
14968             SET_FLAGS(flags, MODE_MF_AFEX);
14969             break;
14970         }
14971     } else {
14972         SET_FLAGS(flags, MODE_SF);
14973     }
14974
14975 #if defined(__LITTLE_ENDIAN)
14976     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14977 #else /* __BIG_ENDIAN */
14978     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14979 #endif
14980
14981     INIT_MODE_FLAGS(sc) = flags;
14982 }
14983
14984 static int
14985 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14986 {
14987     struct bxe_fastpath *fp;
14988     bus_addr_t busaddr;
14989     int max_agg_queues;
14990     int max_segments;
14991     bus_size_t max_size;
14992     bus_size_t max_seg_size;
14993     char buf[32];
14994     int rc;
14995     int i, j;
14996
14997     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14998
14999     /* allocate the parent bus DMA tag */
15000     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
15001                             1,                        /* alignment */
15002                             0,                        /* boundary limit */
15003                             BUS_SPACE_MAXADDR,        /* restricted low */
15004                             BUS_SPACE_MAXADDR,        /* restricted hi */
15005                             NULL,                     /* addr filter() */
15006                             NULL,                     /* addr filter() arg */
15007                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
15008                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
15009                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
15010                             0,                        /* flags */
15011                             NULL,                     /* lock() */
15012                             NULL,                     /* lock() arg */
15013                             &sc->parent_dma_tag);     /* returned dma tag */
15014     if (rc != 0) {
15015         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
15016         return (1);
15017     }
15018
15019     /************************/
15020     /* DEFAULT STATUS BLOCK */
15021     /************************/
15022
15023     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15024                       &sc->def_sb_dma, "default status block") != 0) {
15025         /* XXX */
15026         bus_dma_tag_destroy(sc->parent_dma_tag);
15027         return (1);
15028     }
15029
15030     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15031
15032     /***************/
15033     /* EVENT QUEUE */
15034     /***************/
15035
15036     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15037                       &sc->eq_dma, "event queue") != 0) {
15038         /* XXX */
15039         bxe_dma_free(sc, &sc->def_sb_dma);
15040         sc->def_sb = NULL;
15041         bus_dma_tag_destroy(sc->parent_dma_tag);
15042         return (1);
15043     }
15044
15045     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15046
15047     /*************/
15048     /* SLOW PATH */
15049     /*************/
15050
15051     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15052                       &sc->sp_dma, "slow path") != 0) {
15053         /* XXX */
15054         bxe_dma_free(sc, &sc->eq_dma);
15055         sc->eq = NULL;
15056         bxe_dma_free(sc, &sc->def_sb_dma);
15057         sc->def_sb = NULL;
15058         bus_dma_tag_destroy(sc->parent_dma_tag);
15059         return (1);
15060     }
15061
15062     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15063
15064     /*******************/
15065     /* SLOW PATH QUEUE */
15066     /*******************/
15067
15068     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15069                       &sc->spq_dma, "slow path queue") != 0) {
15070         /* XXX */
15071         bxe_dma_free(sc, &sc->sp_dma);
15072         sc->sp = NULL;
15073         bxe_dma_free(sc, &sc->eq_dma);
15074         sc->eq = NULL;
15075         bxe_dma_free(sc, &sc->def_sb_dma);
15076         sc->def_sb = NULL;
15077         bus_dma_tag_destroy(sc->parent_dma_tag);
15078         return (1);
15079     }
15080
15081     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15082
15083     /***************************/
15084     /* FW DECOMPRESSION BUFFER */
15085     /***************************/
15086
15087     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15088                       "fw decompression buffer") != 0) {
15089         /* XXX */
15090         bxe_dma_free(sc, &sc->spq_dma);
15091         sc->spq = NULL;
15092         bxe_dma_free(sc, &sc->sp_dma);
15093         sc->sp = NULL;
15094         bxe_dma_free(sc, &sc->eq_dma);
15095         sc->eq = NULL;
15096         bxe_dma_free(sc, &sc->def_sb_dma);
15097         sc->def_sb = NULL;
15098         bus_dma_tag_destroy(sc->parent_dma_tag);
15099         return (1);
15100     }
15101
15102     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15103
15104     if ((sc->gz_strm =
15105          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15106         /* XXX */
15107         bxe_dma_free(sc, &sc->gz_buf_dma);
15108         sc->gz_buf = NULL;
15109         bxe_dma_free(sc, &sc->spq_dma);
15110         sc->spq = NULL;
15111         bxe_dma_free(sc, &sc->sp_dma);
15112         sc->sp = NULL;
15113         bxe_dma_free(sc, &sc->eq_dma);
15114         sc->eq = NULL;
15115         bxe_dma_free(sc, &sc->def_sb_dma);
15116         sc->def_sb = NULL;
15117         bus_dma_tag_destroy(sc->parent_dma_tag);
15118         return (1);
15119     }
15120
15121     /*************/
15122     /* FASTPATHS */
15123     /*************/
15124
15125     /* allocate DMA memory for each fastpath structure */
15126     for (i = 0; i < sc->num_queues; i++) {
15127         fp = &sc->fp[i];
15128         fp->sc    = sc;
15129         fp->index = i;
15130
15131         /*******************/
15132         /* FP STATUS BLOCK */
15133         /*******************/
15134
15135         snprintf(buf, sizeof(buf), "fp %d status block", i);
15136         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15137                           &fp->sb_dma, buf) != 0) {
15138             /* XXX unwind and free previous fastpath allocations */
15139             BLOGE(sc, "Failed to alloc %s\n", buf);
15140             return (1);
15141         } else {
15142             if (CHIP_IS_E2E3(sc)) {
15143                 fp->status_block.e2_sb =
15144                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15145             } else {
15146                 fp->status_block.e1x_sb =
15147                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15148             }
15149         }
15150
15151         /******************/
15152         /* FP TX BD CHAIN */
15153         /******************/
15154
15155         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15156         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15157                           &fp->tx_dma, buf) != 0) {
15158             /* XXX unwind and free previous fastpath allocations */
15159             BLOGE(sc, "Failed to alloc %s\n", buf);
15160             return (1);
15161         } else {
15162             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15163         }
15164
15165         /* link together the tx bd chain pages */
15166         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15167             /* index into the tx bd chain array to last entry per page */
15168             struct eth_tx_next_bd *tx_next_bd =
15169                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15170             /* point to the next page and wrap from last page */
15171             busaddr = (fp->tx_dma.paddr +
15172                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15173             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15174             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15175         }
15176
15177         /******************/
15178         /* FP RX BD CHAIN */
15179         /******************/
15180
15181         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15182         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15183                           &fp->rx_dma, buf) != 0) {
15184             /* XXX unwind and free previous fastpath allocations */
15185             BLOGE(sc, "Failed to alloc %s\n", buf);
15186             return (1);
15187         } else {
15188             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15189         }
15190
15191         /* link together the rx bd chain pages */
15192         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15193             /* index into the rx bd chain array to last entry per page */
15194             struct eth_rx_bd *rx_bd =
15195                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15196             /* point to the next page and wrap from last page */
15197             busaddr = (fp->rx_dma.paddr +
15198                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15199             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15200             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15201         }
15202
15203         /*******************/
15204         /* FP RX RCQ CHAIN */
15205         /*******************/
15206
15207         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15208         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15209                           &fp->rcq_dma, buf) != 0) {
15210             /* XXX unwind and free previous fastpath allocations */
15211             BLOGE(sc, "Failed to alloc %s\n", buf);
15212             return (1);
15213         } else {
15214             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15215         }
15216
15217         /* link together the rcq chain pages */
15218         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15219             /* index into the rcq chain array to last entry per page */
15220             struct eth_rx_cqe_next_page *rx_cqe_next =
15221                 (struct eth_rx_cqe_next_page *)
15222                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15223             /* point to the next page and wrap from last page */
15224             busaddr = (fp->rcq_dma.paddr +
15225                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15226             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15227             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15228         }
15229
15230         /*******************/
15231         /* FP RX SGE CHAIN */
15232         /*******************/
15233
15234         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15235         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15236                           &fp->rx_sge_dma, buf) != 0) {
15237             /* XXX unwind and free previous fastpath allocations */
15238             BLOGE(sc, "Failed to alloc %s\n", buf);
15239             return (1);
15240         } else {
15241             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15242         }
15243
15244         /* link together the sge chain pages */
15245         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15246             /* index into the rcq chain array to last entry per page */
15247             struct eth_rx_sge *rx_sge =
15248                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15249             /* point to the next page and wrap from last page */
15250             busaddr = (fp->rx_sge_dma.paddr +
15251                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15252             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15253             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15254         }
15255
15256         /***********************/
15257         /* FP TX MBUF DMA MAPS */
15258         /***********************/
15259
15260         /* set required sizes before mapping to conserve resources */
15261         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15262             max_size     = BXE_TSO_MAX_SIZE;
15263             max_segments = BXE_TSO_MAX_SEGMENTS;
15264             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15265         } else {
15266             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15267             max_segments = BXE_MAX_SEGMENTS;
15268             max_seg_size = MCLBYTES;
15269         }
15270
15271         /* create a dma tag for the tx mbufs */
15272         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15273                                 1,                  /* alignment */
15274                                 0,                  /* boundary limit */
15275                                 BUS_SPACE_MAXADDR,  /* restricted low */
15276                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15277                                 NULL,               /* addr filter() */
15278                                 NULL,               /* addr filter() arg */
15279                                 max_size,           /* max map size */
15280                                 max_segments,       /* num discontinuous */
15281                                 max_seg_size,       /* max seg size */
15282                                 0,                  /* flags */
15283                                 NULL,               /* lock() */
15284                                 NULL,               /* lock() arg */
15285                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15286         if (rc != 0) {
15287             /* XXX unwind and free previous fastpath allocations */
15288             BLOGE(sc, "Failed to create dma tag for "
15289                       "'fp %d tx mbufs' (%d)\n",
15290                   i, rc);
15291             return (1);
15292         }
15293
15294         /* create dma maps for each of the tx mbuf clusters */
15295         for (j = 0; j < TX_BD_TOTAL; j++) {
15296             if (bus_dmamap_create(fp->tx_mbuf_tag,
15297                                   BUS_DMA_NOWAIT,
15298                                   &fp->tx_mbuf_chain[j].m_map)) {
15299                 /* XXX unwind and free previous fastpath allocations */
15300                 BLOGE(sc, "Failed to create dma map for "
15301                           "'fp %d tx mbuf %d' (%d)\n",
15302                       i, j, rc);
15303                 return (1);
15304             }
15305         }
15306
15307         /***********************/
15308         /* FP RX MBUF DMA MAPS */
15309         /***********************/
15310
15311         /* create a dma tag for the rx mbufs */
15312         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15313                                 1,                  /* alignment */
15314                                 0,                  /* boundary limit */
15315                                 BUS_SPACE_MAXADDR,  /* restricted low */
15316                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15317                                 NULL,               /* addr filter() */
15318                                 NULL,               /* addr filter() arg */
15319                                 MJUM9BYTES,         /* max map size */
15320                                 1,                  /* num discontinuous */
15321                                 MJUM9BYTES,         /* max seg size */
15322                                 0,                  /* flags */
15323                                 NULL,               /* lock() */
15324                                 NULL,               /* lock() arg */
15325                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15326         if (rc != 0) {
15327             /* XXX unwind and free previous fastpath allocations */
15328             BLOGE(sc, "Failed to create dma tag for "
15329                       "'fp %d rx mbufs' (%d)\n",
15330                   i, rc);
15331             return (1);
15332         }
15333
15334         /* create dma maps for each of the rx mbuf clusters */
15335         for (j = 0; j < RX_BD_TOTAL; j++) {
15336             if (bus_dmamap_create(fp->rx_mbuf_tag,
15337                                   BUS_DMA_NOWAIT,
15338                                   &fp->rx_mbuf_chain[j].m_map)) {
15339                 /* XXX unwind and free previous fastpath allocations */
15340                 BLOGE(sc, "Failed to create dma map for "
15341                           "'fp %d rx mbuf %d' (%d)\n",
15342                       i, j, rc);
15343                 return (1);
15344             }
15345         }
15346
15347         /* create dma map for the spare rx mbuf cluster */
15348         if (bus_dmamap_create(fp->rx_mbuf_tag,
15349                               BUS_DMA_NOWAIT,
15350                               &fp->rx_mbuf_spare_map)) {
15351             /* XXX unwind and free previous fastpath allocations */
15352             BLOGE(sc, "Failed to create dma map for "
15353                       "'fp %d spare rx mbuf' (%d)\n",
15354                   i, rc);
15355             return (1);
15356         }
15357
15358         /***************************/
15359         /* FP RX SGE MBUF DMA MAPS */
15360         /***************************/
15361
15362         /* create a dma tag for the rx sge mbufs */
15363         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15364                                 1,                  /* alignment */
15365                                 0,                  /* boundary limit */
15366                                 BUS_SPACE_MAXADDR,  /* restricted low */
15367                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15368                                 NULL,               /* addr filter() */
15369                                 NULL,               /* addr filter() arg */
15370                                 BCM_PAGE_SIZE,      /* max map size */
15371                                 1,                  /* num discontinuous */
15372                                 BCM_PAGE_SIZE,      /* max seg size */
15373                                 0,                  /* flags */
15374                                 NULL,               /* lock() */
15375                                 NULL,               /* lock() arg */
15376                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15377         if (rc != 0) {
15378             /* XXX unwind and free previous fastpath allocations */
15379             BLOGE(sc, "Failed to create dma tag for "
15380                       "'fp %d rx sge mbufs' (%d)\n",
15381                   i, rc);
15382             return (1);
15383         }
15384
15385         /* create dma maps for the rx sge mbuf clusters */
15386         for (j = 0; j < RX_SGE_TOTAL; j++) {
15387             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15388                                   BUS_DMA_NOWAIT,
15389                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15390                 /* XXX unwind and free previous fastpath allocations */
15391                 BLOGE(sc, "Failed to create dma map for "
15392                           "'fp %d rx sge mbuf %d' (%d)\n",
15393                       i, j, rc);
15394                 return (1);
15395             }
15396         }
15397
15398         /* create dma map for the spare rx sge mbuf cluster */
15399         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15400                               BUS_DMA_NOWAIT,
15401                               &fp->rx_sge_mbuf_spare_map)) {
15402             /* XXX unwind and free previous fastpath allocations */
15403             BLOGE(sc, "Failed to create dma map for "
15404                       "'fp %d spare rx sge mbuf' (%d)\n",
15405                   i, rc);
15406             return (1);
15407         }
15408
15409         /***************************/
15410         /* FP RX TPA MBUF DMA MAPS */
15411         /***************************/
15412
15413         /* create dma maps for the rx tpa mbuf clusters */
15414         max_agg_queues = MAX_AGG_QS(sc);
15415
15416         for (j = 0; j < max_agg_queues; j++) {
15417             if (bus_dmamap_create(fp->rx_mbuf_tag,
15418                                   BUS_DMA_NOWAIT,
15419                                   &fp->rx_tpa_info[j].bd.m_map)) {
15420                 /* XXX unwind and free previous fastpath allocations */
15421                 BLOGE(sc, "Failed to create dma map for "
15422                           "'fp %d rx tpa mbuf %d' (%d)\n",
15423                       i, j, rc);
15424                 return (1);
15425             }
15426         }
15427
15428         /* create dma map for the spare rx tpa mbuf cluster */
15429         if (bus_dmamap_create(fp->rx_mbuf_tag,
15430                               BUS_DMA_NOWAIT,
15431                               &fp->rx_tpa_info_mbuf_spare_map)) {
15432             /* XXX unwind and free previous fastpath allocations */
15433             BLOGE(sc, "Failed to create dma map for "
15434                       "'fp %d spare rx tpa mbuf' (%d)\n",
15435                   i, rc);
15436             return (1);
15437         }
15438
15439         bxe_init_sge_ring_bit_mask(fp);
15440     }
15441
15442     return (0);
15443 }
15444
15445 static void
15446 bxe_free_hsi_mem(struct bxe_softc *sc)
15447 {
15448     struct bxe_fastpath *fp;
15449     int max_agg_queues;
15450     int i, j;
15451
15452     if (sc->parent_dma_tag == NULL) {
15453         return; /* assume nothing was allocated */
15454     }
15455
15456     for (i = 0; i < sc->num_queues; i++) {
15457         fp = &sc->fp[i];
15458
15459         /*******************/
15460         /* FP STATUS BLOCK */
15461         /*******************/
15462
15463         bxe_dma_free(sc, &fp->sb_dma);
15464         memset(&fp->status_block, 0, sizeof(fp->status_block));
15465
15466         /******************/
15467         /* FP TX BD CHAIN */
15468         /******************/
15469
15470         bxe_dma_free(sc, &fp->tx_dma);
15471         fp->tx_chain = NULL;
15472
15473         /******************/
15474         /* FP RX BD CHAIN */
15475         /******************/
15476
15477         bxe_dma_free(sc, &fp->rx_dma);
15478         fp->rx_chain = NULL;
15479
15480         /*******************/
15481         /* FP RX RCQ CHAIN */
15482         /*******************/
15483
15484         bxe_dma_free(sc, &fp->rcq_dma);
15485         fp->rcq_chain = NULL;
15486
15487         /*******************/
15488         /* FP RX SGE CHAIN */
15489         /*******************/
15490
15491         bxe_dma_free(sc, &fp->rx_sge_dma);
15492         fp->rx_sge_chain = NULL;
15493
15494         /***********************/
15495         /* FP TX MBUF DMA MAPS */
15496         /***********************/
15497
15498         if (fp->tx_mbuf_tag != NULL) {
15499             for (j = 0; j < TX_BD_TOTAL; j++) {
15500                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15501                     bus_dmamap_unload(fp->tx_mbuf_tag,
15502                                       fp->tx_mbuf_chain[j].m_map);
15503                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15504                                        fp->tx_mbuf_chain[j].m_map);
15505                 }
15506             }
15507
15508             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15509             fp->tx_mbuf_tag = NULL;
15510         }
15511
15512         /***********************/
15513         /* FP RX MBUF DMA MAPS */
15514         /***********************/
15515
15516         if (fp->rx_mbuf_tag != NULL) {
15517             for (j = 0; j < RX_BD_TOTAL; j++) {
15518                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15519                     bus_dmamap_unload(fp->rx_mbuf_tag,
15520                                       fp->rx_mbuf_chain[j].m_map);
15521                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15522                                        fp->rx_mbuf_chain[j].m_map);
15523                 }
15524             }
15525
15526             if (fp->rx_mbuf_spare_map != NULL) {
15527                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15528                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15529             }
15530
15531             /***************************/
15532             /* FP RX TPA MBUF DMA MAPS */
15533             /***************************/
15534
15535             max_agg_queues = MAX_AGG_QS(sc);
15536
15537             for (j = 0; j < max_agg_queues; j++) {
15538                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15539                     bus_dmamap_unload(fp->rx_mbuf_tag,
15540                                       fp->rx_tpa_info[j].bd.m_map);
15541                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15542                                        fp->rx_tpa_info[j].bd.m_map);
15543                 }
15544             }
15545
15546             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15547                 bus_dmamap_unload(fp->rx_mbuf_tag,
15548                                   fp->rx_tpa_info_mbuf_spare_map);
15549                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15550                                    fp->rx_tpa_info_mbuf_spare_map);
15551             }
15552
15553             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15554             fp->rx_mbuf_tag = NULL;
15555         }
15556
15557         /***************************/
15558         /* FP RX SGE MBUF DMA MAPS */
15559         /***************************/
15560
15561         if (fp->rx_sge_mbuf_tag != NULL) {
15562             for (j = 0; j < RX_SGE_TOTAL; j++) {
15563                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15564                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15565                                       fp->rx_sge_mbuf_chain[j].m_map);
15566                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15567                                        fp->rx_sge_mbuf_chain[j].m_map);
15568                 }
15569             }
15570
15571             if (fp->rx_sge_mbuf_spare_map != NULL) {
15572                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15573                                   fp->rx_sge_mbuf_spare_map);
15574                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15575                                    fp->rx_sge_mbuf_spare_map);
15576             }
15577
15578             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15579             fp->rx_sge_mbuf_tag = NULL;
15580         }
15581     }
15582
15583     /***************************/
15584     /* FW DECOMPRESSION BUFFER */
15585     /***************************/
15586
15587     bxe_dma_free(sc, &sc->gz_buf_dma);
15588     sc->gz_buf = NULL;
15589     free(sc->gz_strm, M_DEVBUF);
15590     sc->gz_strm = NULL;
15591
15592     /*******************/
15593     /* SLOW PATH QUEUE */
15594     /*******************/
15595
15596     bxe_dma_free(sc, &sc->spq_dma);
15597     sc->spq = NULL;
15598
15599     /*************/
15600     /* SLOW PATH */
15601     /*************/
15602
15603     bxe_dma_free(sc, &sc->sp_dma);
15604     sc->sp = NULL;
15605
15606     /***************/
15607     /* EVENT QUEUE */
15608     /***************/
15609
15610     bxe_dma_free(sc, &sc->eq_dma);
15611     sc->eq = NULL;
15612
15613     /************************/
15614     /* DEFAULT STATUS BLOCK */
15615     /************************/
15616
15617     bxe_dma_free(sc, &sc->def_sb_dma);
15618     sc->def_sb = NULL;
15619
15620     bus_dma_tag_destroy(sc->parent_dma_tag);
15621     sc->parent_dma_tag = NULL;
15622 }
15623
15624 /*
15625  * Previous driver DMAE transaction may have occurred when pre-boot stage
15626  * ended and boot began. This would invalidate the addresses of the
15627  * transaction, resulting in was-error bit set in the PCI causing all
15628  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15629  * the interrupt which detected this from the pglueb and the was-done bit
15630  */
15631 static void
15632 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15633 {
15634     uint32_t val;
15635
15636     if (!CHIP_IS_E1x(sc)) {
15637         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15638         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15639             BLOGD(sc, DBG_LOAD,
15640                   "Clearing 'was-error' bit that was set in pglueb");
15641             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15642         }
15643     }
15644 }
15645
15646 static int
15647 bxe_prev_mcp_done(struct bxe_softc *sc)
15648 {
15649     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15650                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15651     if (!rc) {
15652         BLOGE(sc, "MCP response failure, aborting\n");
15653         return (-1);
15654     }
15655
15656     return (0);
15657 }
15658
15659 static struct bxe_prev_list_node *
15660 bxe_prev_path_get_entry(struct bxe_softc *sc)
15661 {
15662     struct bxe_prev_list_node *tmp;
15663
15664     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15665         if ((sc->pcie_bus == tmp->bus) &&
15666             (sc->pcie_device == tmp->slot) &&
15667             (SC_PATH(sc) == tmp->path)) {
15668             return (tmp);
15669         }
15670     }
15671
15672     return (NULL);
15673 }
15674
15675 static uint8_t
15676 bxe_prev_is_path_marked(struct bxe_softc *sc)
15677 {
15678     struct bxe_prev_list_node *tmp;
15679     int rc = FALSE;
15680
15681     mtx_lock(&bxe_prev_mtx);
15682
15683     tmp = bxe_prev_path_get_entry(sc);
15684     if (tmp) {
15685         if (tmp->aer) {
15686             BLOGD(sc, DBG_LOAD,
15687                   "Path %d/%d/%d was marked by AER\n",
15688                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15689         } else {
15690             rc = TRUE;
15691             BLOGD(sc, DBG_LOAD,
15692                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15693                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15694         }
15695     }
15696
15697     mtx_unlock(&bxe_prev_mtx);
15698
15699     return (rc);
15700 }
15701
15702 static int
15703 bxe_prev_mark_path(struct bxe_softc *sc,
15704                    uint8_t          after_undi)
15705 {
15706     struct bxe_prev_list_node *tmp;
15707
15708     mtx_lock(&bxe_prev_mtx);
15709
15710     /* Check whether the entry for this path already exists */
15711     tmp = bxe_prev_path_get_entry(sc);
15712     if (tmp) {
15713         if (!tmp->aer) {
15714             BLOGD(sc, DBG_LOAD,
15715                   "Re-marking AER in path %d/%d/%d\n",
15716                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15717         } else {
15718             BLOGD(sc, DBG_LOAD,
15719                   "Removing AER indication from path %d/%d/%d\n",
15720                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15721             tmp->aer = 0;
15722         }
15723
15724         mtx_unlock(&bxe_prev_mtx);
15725         return (0);
15726     }
15727
15728     mtx_unlock(&bxe_prev_mtx);
15729
15730     /* Create an entry for this path and add it */
15731     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15732                  (M_NOWAIT | M_ZERO));
15733     if (!tmp) {
15734         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15735         return (-1);
15736     }
15737
15738     tmp->bus  = sc->pcie_bus;
15739     tmp->slot = sc->pcie_device;
15740     tmp->path = SC_PATH(sc);
15741     tmp->aer  = 0;
15742     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15743
15744     mtx_lock(&bxe_prev_mtx);
15745
15746     BLOGD(sc, DBG_LOAD,
15747           "Marked path %d/%d/%d - finished previous unload\n",
15748           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15749     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15750
15751     mtx_unlock(&bxe_prev_mtx);
15752
15753     return (0);
15754 }
15755
15756 static int
15757 bxe_do_flr(struct bxe_softc *sc)
15758 {
15759     int i;
15760
15761     /* only E2 and onwards support FLR */
15762     if (CHIP_IS_E1x(sc)) {
15763         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15764         return (-1);
15765     }
15766
15767     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15768     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15769         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15770               sc->devinfo.bc_ver);
15771         return (-1);
15772     }
15773
15774     /* Wait for Transaction Pending bit clean */
15775     for (i = 0; i < 4; i++) {
15776         if (i) {
15777             DELAY(((1 << (i - 1)) * 100) * 1000);
15778         }
15779
15780         if (!bxe_is_pcie_pending(sc)) {
15781             goto clear;
15782         }
15783     }
15784
15785     BLOGE(sc, "PCIE transaction is not cleared, "
15786               "proceeding with reset anyway\n");
15787
15788 clear:
15789
15790     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15791     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15792
15793     return (0);
15794 }
15795
15796 struct bxe_mac_vals {
15797     uint32_t xmac_addr;
15798     uint32_t xmac_val;
15799     uint32_t emac_addr;
15800     uint32_t emac_val;
15801     uint32_t umac_addr;
15802     uint32_t umac_val;
15803     uint32_t bmac_addr;
15804     uint32_t bmac_val[2];
15805 };
15806
15807 static void
15808 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15809                           struct bxe_mac_vals *vals)
15810 {
15811     uint32_t val, base_addr, offset, mask, reset_reg;
15812     uint8_t mac_stopped = FALSE;
15813     uint8_t port = SC_PORT(sc);
15814     uint32_t wb_data[2];
15815
15816     /* reset addresses as they also mark which values were changed */
15817     vals->bmac_addr = 0;
15818     vals->umac_addr = 0;
15819     vals->xmac_addr = 0;
15820     vals->emac_addr = 0;
15821
15822     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15823
15824     if (!CHIP_IS_E3(sc)) {
15825         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15826         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15827         if ((mask & reset_reg) && val) {
15828             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15829             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15830                                     : NIG_REG_INGRESS_BMAC0_MEM;
15831             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15832                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15833
15834             /*
15835              * use rd/wr since we cannot use dmae. This is safe
15836              * since MCP won't access the bus due to the request
15837              * to unload, and no function on the path can be
15838              * loaded at this time.
15839              */
15840             wb_data[0] = REG_RD(sc, base_addr + offset);
15841             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15842             vals->bmac_addr = base_addr + offset;
15843             vals->bmac_val[0] = wb_data[0];
15844             vals->bmac_val[1] = wb_data[1];
15845             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15846             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15847             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15848         }
15849
15850         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15851         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15852         vals->emac_val = REG_RD(sc, vals->emac_addr);
15853         REG_WR(sc, vals->emac_addr, 0);
15854         mac_stopped = TRUE;
15855     } else {
15856         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15857             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15858             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15859             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15860             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15861             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15862             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15863             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15864             REG_WR(sc, vals->xmac_addr, 0);
15865             mac_stopped = TRUE;
15866         }
15867
15868         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15869         if (mask & reset_reg) {
15870             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15871             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15872             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15873             vals->umac_val = REG_RD(sc, vals->umac_addr);
15874             REG_WR(sc, vals->umac_addr, 0);
15875             mac_stopped = TRUE;
15876         }
15877     }
15878
15879     if (mac_stopped) {
15880         DELAY(20000);
15881     }
15882 }
15883
15884 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15885 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15886 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15887 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15888
15889 static void
15890 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15891                          uint8_t          port,
15892                          uint8_t          inc)
15893 {
15894     uint16_t rcq, bd;
15895     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15896
15897     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15898     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15899
15900     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15901     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15902
15903     BLOGD(sc, DBG_LOAD,
15904           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15905           port, bd, rcq);
15906 }
15907
15908 static int
15909 bxe_prev_unload_common(struct bxe_softc *sc)
15910 {
15911     uint32_t reset_reg, tmp_reg = 0, rc;
15912     uint8_t prev_undi = FALSE;
15913     struct bxe_mac_vals mac_vals;
15914     uint32_t timer_count = 1000;
15915     uint32_t prev_brb;
15916
15917     /*
15918      * It is possible a previous function received 'common' answer,
15919      * but hasn't loaded yet, therefore creating a scenario of
15920      * multiple functions receiving 'common' on the same path.
15921      */
15922     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15923
15924     memset(&mac_vals, 0, sizeof(mac_vals));
15925
15926     if (bxe_prev_is_path_marked(sc)) {
15927         return (bxe_prev_mcp_done(sc));
15928     }
15929
15930     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15931
15932     /* Reset should be performed after BRB is emptied */
15933     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15934         /* Close the MAC Rx to prevent BRB from filling up */
15935         bxe_prev_unload_close_mac(sc, &mac_vals);
15936
15937         /* close LLH filters towards the BRB */
15938         elink_set_rx_filter(&sc->link_params, 0);
15939
15940         /*
15941          * Check if the UNDI driver was previously loaded.
15942          * UNDI driver initializes CID offset for normal bell to 0x7
15943          */
15944         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15945             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15946             if (tmp_reg == 0x7) {
15947                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15948                 prev_undi = TRUE;
15949                 /* clear the UNDI indication */
15950                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15951                 /* clear possible idle check errors */
15952                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15953             }
15954         }
15955
15956         /* wait until BRB is empty */
15957         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15958         while (timer_count) {
15959             prev_brb = tmp_reg;
15960
15961             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15962             if (!tmp_reg) {
15963                 break;
15964             }
15965
15966             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15967
15968             /* reset timer as long as BRB actually gets emptied */
15969             if (prev_brb > tmp_reg) {
15970                 timer_count = 1000;
15971             } else {
15972                 timer_count--;
15973             }
15974
15975             /* If UNDI resides in memory, manually increment it */
15976             if (prev_undi) {
15977                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15978             }
15979
15980             DELAY(10);
15981         }
15982
15983         if (!timer_count) {
15984             BLOGE(sc, "Failed to empty BRB\n");
15985         }
15986     }
15987
15988     /* No packets are in the pipeline, path is ready for reset */
15989     bxe_reset_common(sc);
15990
15991     if (mac_vals.xmac_addr) {
15992         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15993     }
15994     if (mac_vals.umac_addr) {
15995         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15996     }
15997     if (mac_vals.emac_addr) {
15998         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15999     }
16000     if (mac_vals.bmac_addr) {
16001         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
16002         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
16003     }
16004
16005     rc = bxe_prev_mark_path(sc, prev_undi);
16006     if (rc) {
16007         bxe_prev_mcp_done(sc);
16008         return (rc);
16009     }
16010
16011     return (bxe_prev_mcp_done(sc));
16012 }
16013
16014 static int
16015 bxe_prev_unload_uncommon(struct bxe_softc *sc)
16016 {
16017     int rc;
16018
16019     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16020
16021     /* Test if previous unload process was already finished for this path */
16022     if (bxe_prev_is_path_marked(sc)) {
16023         return (bxe_prev_mcp_done(sc));
16024     }
16025
16026     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16027
16028     /*
16029      * If function has FLR capabilities, and existing FW version matches
16030      * the one required, then FLR will be sufficient to clean any residue
16031      * left by previous driver
16032      */
16033     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16034     if (!rc) {
16035         /* fw version is good */
16036         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16037         rc = bxe_do_flr(sc);
16038     }
16039
16040     if (!rc) {
16041         /* FLR was performed */
16042         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16043         return (0);
16044     }
16045
16046     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16047
16048     /* Close the MCP request, return failure*/
16049     rc = bxe_prev_mcp_done(sc);
16050     if (!rc) {
16051         rc = BXE_PREV_WAIT_NEEDED;
16052     }
16053
16054     return (rc);
16055 }
16056
16057 static int
16058 bxe_prev_unload(struct bxe_softc *sc)
16059 {
16060     int time_counter = 10;
16061     uint32_t fw, hw_lock_reg, hw_lock_val;
16062     uint32_t rc = 0;
16063
16064     /*
16065      * Clear HW from errors which may have resulted from an interrupted
16066      * DMAE transaction.
16067      */
16068     bxe_prev_interrupted_dmae(sc);
16069
16070     /* Release previously held locks */
16071     hw_lock_reg =
16072         (SC_FUNC(sc) <= 5) ?
16073             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16074             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16075
16076     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16077     if (hw_lock_val) {
16078         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16079             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16080             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16081                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16082         }
16083         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16084         REG_WR(sc, hw_lock_reg, 0xffffffff);
16085     } else {
16086         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16087     }
16088
16089     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16090         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16091         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16092     }
16093
16094     do {
16095         /* Lock MCP using an unload request */
16096         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16097         if (!fw) {
16098             BLOGE(sc, "MCP response failure, aborting\n");
16099             rc = -1;
16100             break;
16101         }
16102
16103         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16104             rc = bxe_prev_unload_common(sc);
16105             break;
16106         }
16107
16108         /* non-common reply from MCP night require looping */
16109         rc = bxe_prev_unload_uncommon(sc);
16110         if (rc != BXE_PREV_WAIT_NEEDED) {
16111             break;
16112         }
16113
16114         DELAY(20000);
16115     } while (--time_counter);
16116
16117     if (!time_counter || rc) {
16118         BLOGE(sc, "Failed to unload previous driver!\n");
16119         rc = -1;
16120     }
16121
16122     return (rc);
16123 }
16124
16125 void
16126 bxe_dcbx_set_state(struct bxe_softc *sc,
16127                    uint8_t          dcb_on,
16128                    uint32_t         dcbx_enabled)
16129 {
16130     if (!CHIP_IS_E1x(sc)) {
16131         sc->dcb_state = dcb_on;
16132         sc->dcbx_enabled = dcbx_enabled;
16133     } else {
16134         sc->dcb_state = FALSE;
16135         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16136     }
16137     BLOGD(sc, DBG_LOAD,
16138           "DCB state [%s:%s]\n",
16139           dcb_on ? "ON" : "OFF",
16140           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16141           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16142           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16143           "on-chip with negotiation" : "invalid");
16144 }
16145
16146 /* must be called after sriov-enable */
16147 static int
16148 bxe_set_qm_cid_count(struct bxe_softc *sc)
16149 {
16150     int cid_count = BXE_L2_MAX_CID(sc);
16151
16152     if (IS_SRIOV(sc)) {
16153         cid_count += BXE_VF_CIDS;
16154     }
16155
16156     if (CNIC_SUPPORT(sc)) {
16157         cid_count += CNIC_CID_MAX;
16158     }
16159
16160     return (roundup(cid_count, QM_CID_ROUND));
16161 }
16162
16163 static void
16164 bxe_init_multi_cos(struct bxe_softc *sc)
16165 {
16166     int pri, cos;
16167
16168     uint32_t pri_map = 0; /* XXX change to user config */
16169
16170     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16171         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16172         if (cos < sc->max_cos) {
16173             sc->prio_to_cos[pri] = cos;
16174         } else {
16175             BLOGW(sc, "Invalid COS %d for priority %d "
16176                       "(max COS is %d), setting to 0\n",
16177                   cos, pri, (sc->max_cos - 1));
16178             sc->prio_to_cos[pri] = 0;
16179         }
16180     }
16181 }
16182
16183 static int
16184 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16185 {
16186     struct bxe_softc *sc;
16187     int error, result;
16188
16189     result = 0;
16190     error = sysctl_handle_int(oidp, &result, 0, req);
16191
16192     if (error || !req->newptr) {
16193         return (error);
16194     }
16195
16196     if (result == 1) {
16197         sc = (struct bxe_softc *)arg1;
16198         BLOGI(sc, "... dumping driver state ...\n");
16199         /* XXX */
16200     }
16201
16202     return (error);
16203 }
16204
16205 static int
16206 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16207 {
16208     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16209     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16210     uint32_t *offset;
16211     uint64_t value = 0;
16212     int index = (int)arg2;
16213
16214     if (index >= BXE_NUM_ETH_STATS) {
16215         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16216         return (-1);
16217     }
16218
16219     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16220
16221     switch (bxe_eth_stats_arr[index].size) {
16222     case 4:
16223         value = (uint64_t)*offset;
16224         break;
16225     case 8:
16226         value = HILO_U64(*offset, *(offset + 1));
16227         break;
16228     default:
16229         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16230               index, bxe_eth_stats_arr[index].size);
16231         return (-1);
16232     }
16233
16234     return (sysctl_handle_64(oidp, &value, 0, req));
16235 }
16236
16237 static int
16238 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16239 {
16240     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16241     uint32_t *eth_stats;
16242     uint32_t *offset;
16243     uint64_t value = 0;
16244     uint32_t q_stat = (uint32_t)arg2;
16245     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16246     uint32_t index = (q_stat & 0xffff);
16247
16248     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16249
16250     if (index >= BXE_NUM_ETH_Q_STATS) {
16251         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16252         return (-1);
16253     }
16254
16255     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16256
16257     switch (bxe_eth_q_stats_arr[index].size) {
16258     case 4:
16259         value = (uint64_t)*offset;
16260         break;
16261     case 8:
16262         value = HILO_U64(*offset, *(offset + 1));
16263         break;
16264     default:
16265         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16266               index, bxe_eth_q_stats_arr[index].size);
16267         return (-1);
16268     }
16269
16270     return (sysctl_handle_64(oidp, &value, 0, req));
16271 }
16272
16273 static void
16274 bxe_add_sysctls(struct bxe_softc *sc)
16275 {
16276     struct sysctl_ctx_list *ctx;
16277     struct sysctl_oid_list *children;
16278     struct sysctl_oid *queue_top, *queue;
16279     struct sysctl_oid_list *queue_top_children, *queue_children;
16280     char queue_num_buf[32];
16281     uint32_t q_stat;
16282     int i, j;
16283
16284     ctx = device_get_sysctl_ctx(sc->dev);
16285     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16286
16287     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16288                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16289                       "version");
16290
16291     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16292                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
16293                       "bootcode version");
16294
16295     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16296              BCM_5710_FW_MAJOR_VERSION,
16297              BCM_5710_FW_MINOR_VERSION,
16298              BCM_5710_FW_REVISION_VERSION,
16299              BCM_5710_FW_ENGINEERING_VERSION);
16300     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16301                       CTLFLAG_RD, sc->fw_ver_str, 0,
16302                       "firmware version");
16303
16304     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16305         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16306          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16307          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16308          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16309                                                                 "Unknown"));
16310     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16311                       CTLFLAG_RD, sc->mf_mode_str, 0,
16312                       "multifunction mode");
16313
16314     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16315                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16316                     "multifunction vnics per port");
16317
16318     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16319                       CTLFLAG_RD, sc->mac_addr_str, 0,
16320                       "mac address");
16321
16322     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16323         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16324          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16325          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16326                                               "???GT/s"),
16327         sc->devinfo.pcie_link_width);
16328     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16329                       CTLFLAG_RD, sc->pci_link_str, 0,
16330                       "pci link status");
16331
16332     sc->debug = bxe_debug;
16333     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
16334                     CTLFLAG_RW, &sc->debug,
16335                     "debug logging mode");
16336
16337     sc->rx_budget = bxe_rx_budget;
16338     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16339                     CTLFLAG_RW, &sc->rx_budget, 0,
16340                     "rx processing budget");
16341
16342     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16343                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16344                     bxe_sysctl_state, "IU", "dump driver state");
16345
16346     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16347         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16348                         bxe_eth_stats_arr[i].string,
16349                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16350                         bxe_sysctl_eth_stat, "LU",
16351                         bxe_eth_stats_arr[i].string);
16352     }
16353
16354     /* add a new parent node for all queues "dev.bxe.#.queue" */
16355     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16356                                 CTLFLAG_RD, NULL, "queue");
16357     queue_top_children = SYSCTL_CHILDREN(queue_top);
16358
16359     for (i = 0; i < sc->num_queues; i++) {
16360         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16361         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16362         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16363                                 queue_num_buf, CTLFLAG_RD, NULL,
16364                                 "single queue");
16365         queue_children = SYSCTL_CHILDREN(queue);
16366
16367         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16368             q_stat = ((i << 16) | j);
16369             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16370                             bxe_eth_q_stats_arr[j].string,
16371                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16372                             bxe_sysctl_eth_q_stat, "LU",
16373                             bxe_eth_q_stats_arr[j].string);
16374         }
16375     }
16376 }
16377
16378 /*
16379  * Device attach function.
16380  *
16381  * Allocates device resources, performs secondary chip identification, and
16382  * initializes driver instance variables. This function is called from driver
16383  * load after a successful probe.
16384  *
16385  * Returns:
16386  *   0 = Success, >0 = Failure
16387  */
16388 static int
16389 bxe_attach(device_t dev)
16390 {
16391     struct bxe_softc *sc;
16392
16393     sc = device_get_softc(dev);
16394
16395     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16396
16397     sc->state = BXE_STATE_CLOSED;
16398
16399     sc->dev  = dev;
16400     sc->unit = device_get_unit(dev);
16401
16402     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16403
16404     sc->pcie_bus    = pci_get_bus(dev);
16405     sc->pcie_device = pci_get_slot(dev);
16406     sc->pcie_func   = pci_get_function(dev);
16407
16408     /* enable bus master capability */
16409     pci_enable_busmaster(dev);
16410
16411     /* get the BARs */
16412     if (bxe_allocate_bars(sc) != 0) {
16413         return (ENXIO);
16414     }
16415
16416     /* initialize the mutexes */
16417     bxe_init_mutexes(sc);
16418
16419     /* prepare the periodic callout */
16420     callout_init(&sc->periodic_callout, 0);
16421
16422     /* prepare the chip taskqueue */
16423     sc->chip_tq_flags = CHIP_TQ_NONE;
16424     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16425              "bxe%d_chip_tq", sc->unit);
16426     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16427     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16428                                    taskqueue_thread_enqueue,
16429                                    &sc->chip_tq);
16430     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16431                             "%s", sc->chip_tq_name);
16432
16433     /* get device info and set params */
16434     if (bxe_get_device_info(sc) != 0) {
16435         BLOGE(sc, "getting device info\n");
16436         bxe_deallocate_bars(sc);
16437         pci_disable_busmaster(dev);
16438         return (ENXIO);
16439     }
16440
16441     /* get final misc params */
16442     bxe_get_params(sc);
16443
16444     /* set the default MTU (changed via ifconfig) */
16445     sc->mtu = ETHERMTU;
16446
16447     bxe_set_modes_bitmap(sc);
16448
16449     /* XXX
16450      * If in AFEX mode and the function is configured for FCoE
16451      * then bail... no L2 allowed.
16452      */
16453
16454     /* get phy settings from shmem and 'and' against admin settings */
16455     bxe_get_phy_info(sc);
16456
16457     /* initialize the FreeBSD ifnet interface */
16458     if (bxe_init_ifnet(sc) != 0) {
16459         bxe_release_mutexes(sc);
16460         bxe_deallocate_bars(sc);
16461         pci_disable_busmaster(dev);
16462         return (ENXIO);
16463     }
16464
16465     /* allocate device interrupts */
16466     if (bxe_interrupt_alloc(sc) != 0) {
16467         if (sc->ifnet != NULL) {
16468             ether_ifdetach(sc->ifnet);
16469         }
16470         ifmedia_removeall(&sc->ifmedia);
16471         bxe_release_mutexes(sc);
16472         bxe_deallocate_bars(sc);
16473         pci_disable_busmaster(dev);
16474         return (ENXIO);
16475     }
16476
16477     /* allocate ilt */
16478     if (bxe_alloc_ilt_mem(sc) != 0) {
16479         bxe_interrupt_free(sc);
16480         if (sc->ifnet != NULL) {
16481             ether_ifdetach(sc->ifnet);
16482         }
16483         ifmedia_removeall(&sc->ifmedia);
16484         bxe_release_mutexes(sc);
16485         bxe_deallocate_bars(sc);
16486         pci_disable_busmaster(dev);
16487         return (ENXIO);
16488     }
16489
16490     /* allocate the host hardware/software hsi structures */
16491     if (bxe_alloc_hsi_mem(sc) != 0) {
16492         bxe_free_ilt_mem(sc);
16493         bxe_interrupt_free(sc);
16494         if (sc->ifnet != NULL) {
16495             ether_ifdetach(sc->ifnet);
16496         }
16497         ifmedia_removeall(&sc->ifmedia);
16498         bxe_release_mutexes(sc);
16499         bxe_deallocate_bars(sc);
16500         pci_disable_busmaster(dev);
16501         return (ENXIO);
16502     }
16503
16504     /* need to reset chip if UNDI was active */
16505     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16506         /* init fw_seq */
16507         sc->fw_seq =
16508             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16509              DRV_MSG_SEQ_NUMBER_MASK);
16510         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16511         bxe_prev_unload(sc);
16512     }
16513
16514 #if 1
16515     /* XXX */
16516     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16517 #else
16518     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16519         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16520         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16521         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16522         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16523         bxe_dcbx_init_params(sc);
16524     } else {
16525         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16526     }
16527 #endif
16528
16529     /* calculate qm_cid_count */
16530     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16531     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16532
16533     sc->max_cos = 1;
16534     bxe_init_multi_cos(sc);
16535
16536     bxe_add_sysctls(sc);
16537
16538     return (0);
16539 }
16540
16541 /*
16542  * Device detach function.
16543  *
16544  * Stops the controller, resets the controller, and releases resources.
16545  *
16546  * Returns:
16547  *   0 = Success, >0 = Failure
16548  */
16549 static int
16550 bxe_detach(device_t dev)
16551 {
16552     struct bxe_softc *sc;
16553     struct ifnet *ifp;
16554
16555     sc = device_get_softc(dev);
16556
16557     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16558
16559     ifp = sc->ifnet;
16560     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16561         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16562         return(EBUSY);
16563     }
16564
16565     /* stop the periodic callout */
16566     bxe_periodic_stop(sc);
16567
16568     /* stop the chip taskqueue */
16569     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16570     if (sc->chip_tq) {
16571         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16572         taskqueue_free(sc->chip_tq);
16573         sc->chip_tq = NULL;
16574     }
16575
16576     /* stop and reset the controller if it was open */
16577     if (sc->state != BXE_STATE_CLOSED) {
16578         BXE_CORE_LOCK(sc);
16579         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16580         BXE_CORE_UNLOCK(sc);
16581     }
16582
16583     /* release the network interface */
16584     if (ifp != NULL) {
16585         ether_ifdetach(ifp);
16586     }
16587     ifmedia_removeall(&sc->ifmedia);
16588
16589     /* XXX do the following based on driver state... */
16590
16591     /* free the host hardware/software hsi structures */
16592     bxe_free_hsi_mem(sc);
16593
16594     /* free ilt */
16595     bxe_free_ilt_mem(sc);
16596
16597     /* release the interrupts */
16598     bxe_interrupt_free(sc);
16599
16600     /* Release the mutexes*/
16601     bxe_release_mutexes(sc);
16602
16603     /* Release the PCIe BAR mapped memory */
16604     bxe_deallocate_bars(sc);
16605
16606     /* Release the FreeBSD interface. */
16607     if (sc->ifnet != NULL) {
16608         if_free(sc->ifnet);
16609     }
16610
16611     pci_disable_busmaster(dev);
16612
16613     return (0);
16614 }
16615
16616 /*
16617  * Device shutdown function.
16618  *
16619  * Stops and resets the controller.
16620  *
16621  * Returns:
16622  *   Nothing
16623  */
16624 static int
16625 bxe_shutdown(device_t dev)
16626 {
16627     struct bxe_softc *sc;
16628
16629     sc = device_get_softc(dev);
16630
16631     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16632
16633     /* stop the periodic callout */
16634     bxe_periodic_stop(sc);
16635
16636     BXE_CORE_LOCK(sc);
16637     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16638     BXE_CORE_UNLOCK(sc);
16639
16640     return (0);
16641 }
16642
16643 void
16644 bxe_igu_ack_sb(struct bxe_softc *sc,
16645                uint8_t          igu_sb_id,
16646                uint8_t          segment,
16647                uint16_t         index,
16648                uint8_t          op,
16649                uint8_t          update)
16650 {
16651     uint32_t igu_addr = sc->igu_base_addr;
16652     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16653     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16654 }
16655
16656 static void
16657 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16658                      uint8_t          func,
16659                      uint8_t          idu_sb_id,
16660                      uint8_t          is_pf)
16661 {
16662     uint32_t data, ctl, cnt = 100;
16663     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16664     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16665     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16666     uint32_t sb_bit =  1 << (idu_sb_id%32);
16667     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16668     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16669
16670     /* Not supported in BC mode */
16671     if (CHIP_INT_MODE_IS_BC(sc)) {
16672         return;
16673     }
16674
16675     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16676              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16677             IGU_REGULAR_CLEANUP_SET |
16678             IGU_REGULAR_BCLEANUP);
16679
16680     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16681            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16682            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16683
16684     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16685             data, igu_addr_data);
16686     REG_WR(sc, igu_addr_data, data);
16687
16688     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16689                       BUS_SPACE_BARRIER_WRITE);
16690     mb();
16691
16692     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16693             ctl, igu_addr_ctl);
16694     REG_WR(sc, igu_addr_ctl, ctl);
16695
16696     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16697                       BUS_SPACE_BARRIER_WRITE);
16698     mb();
16699
16700     /* wait for clean up to finish */
16701     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16702         DELAY(20000);
16703     }
16704
16705     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16706         BLOGD(sc, DBG_LOAD,
16707               "Unable to finish IGU cleanup: "
16708               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16709               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16710     }
16711 }
16712
16713 static void
16714 bxe_igu_clear_sb(struct bxe_softc *sc,
16715                  uint8_t          idu_sb_id)
16716 {
16717     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16718 }
16719
16720
16721
16722
16723
16724
16725
16726 /*******************/
16727 /* ECORE CALLBACKS */
16728 /*******************/
16729
16730 static void
16731 bxe_reset_common(struct bxe_softc *sc)
16732 {
16733     uint32_t val = 0x1400;
16734
16735     /* reset_common */
16736     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16737
16738     if (CHIP_IS_E3(sc)) {
16739         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16740         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16741     }
16742
16743     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16744 }
16745
16746 static void
16747 bxe_common_init_phy(struct bxe_softc *sc)
16748 {
16749     uint32_t shmem_base[2];
16750     uint32_t shmem2_base[2];
16751
16752     /* Avoid common init in case MFW supports LFA */
16753     if (SHMEM2_RD(sc, size) >
16754         (uint32_t)offsetof(struct shmem2_region,
16755                            lfa_host_addr[SC_PORT(sc)])) {
16756         return;
16757     }
16758
16759     shmem_base[0]  = sc->devinfo.shmem_base;
16760     shmem2_base[0] = sc->devinfo.shmem2_base;
16761
16762     if (!CHIP_IS_E1x(sc)) {
16763         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16764         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16765     }
16766
16767     BXE_PHY_LOCK(sc);
16768     elink_common_init_phy(sc, shmem_base, shmem2_base,
16769                           sc->devinfo.chip_id, 0);
16770     BXE_PHY_UNLOCK(sc);
16771 }
16772
16773 static void
16774 bxe_pf_disable(struct bxe_softc *sc)
16775 {
16776     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16777
16778     val &= ~IGU_PF_CONF_FUNC_EN;
16779
16780     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16781     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16782     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16783 }
16784
16785 static void
16786 bxe_init_pxp(struct bxe_softc *sc)
16787 {
16788     uint16_t devctl;
16789     int r_order, w_order;
16790
16791     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16792
16793     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16794
16795     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16796
16797     if (sc->mrrs == -1) {
16798         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16799     } else {
16800         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16801         r_order = sc->mrrs;
16802     }
16803
16804     ecore_init_pxp_arb(sc, r_order, w_order);
16805 }
16806
16807 static uint32_t
16808 bxe_get_pretend_reg(struct bxe_softc *sc)
16809 {
16810     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16811     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16812     return (base + (SC_ABS_FUNC(sc)) * stride);
16813 }
16814
16815 /*
16816  * Called only on E1H or E2.
16817  * When pretending to be PF, the pretend value is the function number 0..7.
16818  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16819  * combination.
16820  */
16821 static int
16822 bxe_pretend_func(struct bxe_softc *sc,
16823                  uint16_t         pretend_func_val)
16824 {
16825     uint32_t pretend_reg;
16826
16827     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16828         return (-1);
16829     }
16830
16831     /* get my own pretend register */
16832     pretend_reg = bxe_get_pretend_reg(sc);
16833     REG_WR(sc, pretend_reg, pretend_func_val);
16834     REG_RD(sc, pretend_reg);
16835     return (0);
16836 }
16837
16838 static void
16839 bxe_iov_init_dmae(struct bxe_softc *sc)
16840 {
16841     return;
16842 #if 0
16843     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16844
16845     if (!IS_SRIOV(sc)) {
16846         return;
16847     }
16848
16849     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16850 #endif
16851 }
16852
16853 #if 0
16854 static int
16855 bxe_iov_init_ilt(struct bxe_softc *sc,
16856                  uint16_t         line)
16857 {
16858     return (line);
16859 #if 0
16860     int i;
16861     struct ecore_ilt* ilt = sc->ilt;
16862
16863     if (!IS_SRIOV(sc)) {
16864         return (line);
16865     }
16866
16867     /* set vfs ilt lines */
16868     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16869         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16870         ilt->lines[line+i].page = hw_cxt->addr;
16871         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16872         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16873     }
16874     return (line+i);
16875 #endif
16876 }
16877 #endif
16878
16879 static void
16880 bxe_iov_init_dq(struct bxe_softc *sc)
16881 {
16882     return;
16883 #if 0
16884     if (!IS_SRIOV(sc)) {
16885         return;
16886     }
16887
16888     /* Set the DQ such that the CID reflect the abs_vfid */
16889     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16890     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16891
16892     /*
16893      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16894      * the PF L2 queues
16895      */
16896     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16897
16898     /* The VF window size is the log2 of the max number of CIDs per VF */
16899     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16900
16901     /*
16902      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16903      * the Pf doorbell size although the 2 are independent.
16904      */
16905     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16906            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16907
16908     /*
16909      * No security checks for now -
16910      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16911      * CID range 0 - 0x1ffff
16912      */
16913     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16914     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16915     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16916     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16917
16918     /* set the number of VF alllowed doorbells to the full DQ range */
16919     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16920
16921     /* set the VF doorbell threshold */
16922     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16923 #endif
16924 }
16925
16926 /* send a NIG loopback debug packet */
16927 static void
16928 bxe_lb_pckt(struct bxe_softc *sc)
16929 {
16930     uint32_t wb_write[3];
16931
16932     /* Ethernet source and destination addresses */
16933     wb_write[0] = 0x55555555;
16934     wb_write[1] = 0x55555555;
16935     wb_write[2] = 0x20;     /* SOP */
16936     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16937
16938     /* NON-IP protocol */
16939     wb_write[0] = 0x09000000;
16940     wb_write[1] = 0x55555555;
16941     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16942     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16943 }
16944
16945 /*
16946  * Some of the internal memories are not directly readable from the driver.
16947  * To test them we send debug packets.
16948  */
16949 static int
16950 bxe_int_mem_test(struct bxe_softc *sc)
16951 {
16952     int factor;
16953     int count, i;
16954     uint32_t val = 0;
16955
16956     if (CHIP_REV_IS_FPGA(sc)) {
16957         factor = 120;
16958     } else if (CHIP_REV_IS_EMUL(sc)) {
16959         factor = 200;
16960     } else {
16961         factor = 1;
16962     }
16963
16964     /* disable inputs of parser neighbor blocks */
16965     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16966     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16967     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16968     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16969
16970     /*  write 0 to parser credits for CFC search request */
16971     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16972
16973     /* send Ethernet packet */
16974     bxe_lb_pckt(sc);
16975
16976     /* TODO do i reset NIG statistic? */
16977     /* Wait until NIG register shows 1 packet of size 0x10 */
16978     count = 1000 * factor;
16979     while (count) {
16980         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16981         val = *BXE_SP(sc, wb_data[0]);
16982         if (val == 0x10) {
16983             break;
16984         }
16985
16986         DELAY(10000);
16987         count--;
16988     }
16989
16990     if (val != 0x10) {
16991         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16992         return (-1);
16993     }
16994
16995     /* wait until PRS register shows 1 packet */
16996     count = (1000 * factor);
16997     while (count) {
16998         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16999         if (val == 1) {
17000             break;
17001         }
17002
17003         DELAY(10000);
17004         count--;
17005     }
17006
17007     if (val != 0x1) {
17008         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17009         return (-2);
17010     }
17011
17012     /* Reset and init BRB, PRS */
17013     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17014     DELAY(50000);
17015     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17016     DELAY(50000);
17017     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17018     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17019
17020     /* Disable inputs of parser neighbor blocks */
17021     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17022     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17023     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17024     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17025
17026     /* Write 0 to parser credits for CFC search request */
17027     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17028
17029     /* send 10 Ethernet packets */
17030     for (i = 0; i < 10; i++) {
17031         bxe_lb_pckt(sc);
17032     }
17033
17034     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17035     count = (1000 * factor);
17036     while (count) {
17037         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17038         val = *BXE_SP(sc, wb_data[0]);
17039         if (val == 0xb0) {
17040             break;
17041         }
17042
17043         DELAY(10000);
17044         count--;
17045     }
17046
17047     if (val != 0xb0) {
17048         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17049         return (-3);
17050     }
17051
17052     /* Wait until PRS register shows 2 packets */
17053     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17054     if (val != 2) {
17055         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17056     }
17057
17058     /* Write 1 to parser credits for CFC search request */
17059     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17060
17061     /* Wait until PRS register shows 3 packets */
17062     DELAY(10000 * factor);
17063
17064     /* Wait until NIG register shows 1 packet of size 0x10 */
17065     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17066     if (val != 3) {
17067         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17068     }
17069
17070     /* clear NIG EOP FIFO */
17071     for (i = 0; i < 11; i++) {
17072         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17073     }
17074
17075     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17076     if (val != 1) {
17077         BLOGE(sc, "clear of NIG failed\n");
17078         return (-4);
17079     }
17080
17081     /* Reset and init BRB, PRS, NIG */
17082     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17083     DELAY(50000);
17084     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17085     DELAY(50000);
17086     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17087     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17088     if (!CNIC_SUPPORT(sc)) {
17089         /* set NIC mode */
17090         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17091     }
17092
17093     /* Enable inputs of parser neighbor blocks */
17094     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17095     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17096     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17097     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17098
17099     return (0);
17100 }
17101
17102 static void
17103 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17104 {
17105     int is_required;
17106     uint32_t val;
17107     int port;
17108
17109     is_required = 0;
17110     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17111            SHARED_HW_CFG_FAN_FAILURE_MASK);
17112
17113     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17114         is_required = 1;
17115     }
17116     /*
17117      * The fan failure mechanism is usually related to the PHY type since
17118      * the power consumption of the board is affected by the PHY. Currently,
17119      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17120      */
17121     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17122         for (port = PORT_0; port < PORT_MAX; port++) {
17123             is_required |= elink_fan_failure_det_req(sc,
17124                                                      sc->devinfo.shmem_base,
17125                                                      sc->devinfo.shmem2_base,
17126                                                      port);
17127         }
17128     }
17129
17130     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17131
17132     if (is_required == 0) {
17133         return;
17134     }
17135
17136     /* Fan failure is indicated by SPIO 5 */
17137     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17138
17139     /* set to active low mode */
17140     val = REG_RD(sc, MISC_REG_SPIO_INT);
17141     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17142     REG_WR(sc, MISC_REG_SPIO_INT, val);
17143
17144     /* enable interrupt to signal the IGU */
17145     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17146     val |= MISC_SPIO_SPIO5;
17147     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17148 }
17149
17150 static void
17151 bxe_enable_blocks_attention(struct bxe_softc *sc)
17152 {
17153     uint32_t val;
17154
17155     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17156     if (!CHIP_IS_E1x(sc)) {
17157         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17158     } else {
17159         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17160     }
17161     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17162     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17163     /*
17164      * mask read length error interrupts in brb for parser
17165      * (parsing unit and 'checksum and crc' unit)
17166      * these errors are legal (PU reads fixed length and CAC can cause
17167      * read length error on truncated packets)
17168      */
17169     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17170     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17171     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17172     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17173     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17174     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17175 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17176 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17177     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17178     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17179     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17180 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17181 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17182     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17183     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17184     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17185     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17186 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17187 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17188
17189     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17190            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17191            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17192     if (!CHIP_IS_E1x(sc)) {
17193         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17194                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17195     }
17196     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17197
17198     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17199     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17200     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17201 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17202
17203     if (!CHIP_IS_E1x(sc)) {
17204         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17205         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17206     }
17207
17208     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17209     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17210 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17211     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17212 }
17213
17214 /**
17215  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17216  *
17217  * @sc:     driver handle
17218  */
17219 static int
17220 bxe_init_hw_common(struct bxe_softc *sc)
17221 {
17222     uint8_t abs_func_id;
17223     uint32_t val;
17224
17225     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17226           SC_ABS_FUNC(sc));
17227
17228     /*
17229      * take the RESET lock to protect undi_unload flow from accessing
17230      * registers while we are resetting the chip
17231      */
17232     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17233
17234     bxe_reset_common(sc);
17235
17236     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17237
17238     val = 0xfffc;
17239     if (CHIP_IS_E3(sc)) {
17240         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17241         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17242     }
17243
17244     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17245
17246     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17247
17248     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17249     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17250
17251     if (!CHIP_IS_E1x(sc)) {
17252         /*
17253          * 4-port mode or 2-port mode we need to turn off master-enable for
17254          * everyone. After that we turn it back on for self. So, we disregard
17255          * multi-function, and always disable all functions on the given path,
17256          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17257          */
17258         for (abs_func_id = SC_PATH(sc);
17259              abs_func_id < (E2_FUNC_MAX * 2);
17260              abs_func_id += 2) {
17261             if (abs_func_id == SC_ABS_FUNC(sc)) {
17262                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17263                 continue;
17264             }
17265
17266             bxe_pretend_func(sc, abs_func_id);
17267
17268             /* clear pf enable */
17269             bxe_pf_disable(sc);
17270
17271             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17272         }
17273     }
17274
17275     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17276
17277     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17278
17279     if (CHIP_IS_E1(sc)) {
17280         /*
17281          * enable HW interrupt from PXP on USDM overflow
17282          * bit 16 on INT_MASK_0
17283          */
17284         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17285     }
17286
17287     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17288     bxe_init_pxp(sc);
17289
17290 #ifdef __BIG_ENDIAN
17291     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17292     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17293     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17294     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17295     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17296     /* make sure this value is 0 */
17297     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17298
17299     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17300     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17301     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17302     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17303     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17304 #endif
17305
17306     ecore_ilt_init_page_size(sc, INITOP_SET);
17307
17308     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17309         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17310     }
17311
17312     /* let the HW do it's magic... */
17313     DELAY(100000);
17314
17315     /* finish PXP init */
17316     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17317     if (val != 1) {
17318         BLOGE(sc, "PXP2 CFG failed\n");
17319         return (-1);
17320     }
17321     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17322     if (val != 1) {
17323         BLOGE(sc, "PXP2 RD_INIT failed\n");
17324         return (-1);
17325     }
17326
17327     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17328
17329     /*
17330      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17331      * entries with value "0" and valid bit on. This needs to be done by the
17332      * first PF that is loaded in a path (i.e. common phase)
17333      */
17334     if (!CHIP_IS_E1x(sc)) {
17335 /*
17336  * In E2 there is a bug in the timers block that can cause function 6 / 7
17337  * (i.e. vnic3) to start even if it is marked as "scan-off".
17338  * This occurs when a different function (func2,3) is being marked
17339  * as "scan-off". Real-life scenario for example: if a driver is being
17340  * load-unloaded while func6,7 are down. This will cause the timer to access
17341  * the ilt, translate to a logical address and send a request to read/write.
17342  * Since the ilt for the function that is down is not valid, this will cause
17343  * a translation error which is unrecoverable.
17344  * The Workaround is intended to make sure that when this happens nothing
17345  * fatal will occur. The workaround:
17346  *  1.  First PF driver which loads on a path will:
17347  *      a.  After taking the chip out of reset, by using pretend,
17348  *          it will write "0" to the following registers of
17349  *          the other vnics.
17350  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17351  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17352  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17353  *          And for itself it will write '1' to
17354  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17355  *          dmae-operations (writing to pram for example.)
17356  *          note: can be done for only function 6,7 but cleaner this
17357  *            way.
17358  *      b.  Write zero+valid to the entire ILT.
17359  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17360  *          VNIC3 (of that port). The range allocated will be the
17361  *          entire ILT. This is needed to prevent  ILT range error.
17362  *  2.  Any PF driver load flow:
17363  *      a.  ILT update with the physical addresses of the allocated
17364  *          logical pages.
17365  *      b.  Wait 20msec. - note that this timeout is needed to make
17366  *          sure there are no requests in one of the PXP internal
17367  *          queues with "old" ILT addresses.
17368  *      c.  PF enable in the PGLC.
17369  *      d.  Clear the was_error of the PF in the PGLC. (could have
17370  *          occurred while driver was down)
17371  *      e.  PF enable in the CFC (WEAK + STRONG)
17372  *      f.  Timers scan enable
17373  *  3.  PF driver unload flow:
17374  *      a.  Clear the Timers scan_en.
17375  *      b.  Polling for scan_on=0 for that PF.
17376  *      c.  Clear the PF enable bit in the PXP.
17377  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17378  *      e.  Write zero+valid to all ILT entries (The valid bit must
17379  *          stay set)
17380  *      f.  If this is VNIC 3 of a port then also init
17381  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17382  *          to the last enrty in the ILT.
17383  *
17384  *      Notes:
17385  *      Currently the PF error in the PGLC is non recoverable.
17386  *      In the future the there will be a recovery routine for this error.
17387  *      Currently attention is masked.
17388  *      Having an MCP lock on the load/unload process does not guarantee that
17389  *      there is no Timer disable during Func6/7 enable. This is because the
17390  *      Timers scan is currently being cleared by the MCP on FLR.
17391  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17392  *      there is error before clearing it. But the flow above is simpler and
17393  *      more general.
17394  *      All ILT entries are written by zero+valid and not just PF6/7
17395  *      ILT entries since in the future the ILT entries allocation for
17396  *      PF-s might be dynamic.
17397  */
17398         struct ilt_client_info ilt_cli;
17399         struct ecore_ilt ilt;
17400
17401         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17402         memset(&ilt, 0, sizeof(struct ecore_ilt));
17403
17404         /* initialize dummy TM client */
17405         ilt_cli.start      = 0;
17406         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17407         ilt_cli.client_num = ILT_CLIENT_TM;
17408
17409         /*
17410          * Step 1: set zeroes to all ilt page entries with valid bit on
17411          * Step 2: set the timers first/last ilt entry to point
17412          * to the entire range to prevent ILT range error for 3rd/4th
17413          * vnic (this code assumes existence of the vnic)
17414          *
17415          * both steps performed by call to ecore_ilt_client_init_op()
17416          * with dummy TM client
17417          *
17418          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17419          * and his brother are split registers
17420          */
17421
17422         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17423         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17424         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17425
17426         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17427         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17428         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17429     }
17430
17431     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17432     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17433
17434     if (!CHIP_IS_E1x(sc)) {
17435         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17436                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17437
17438         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17439         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17440
17441         /* let the HW do it's magic... */
17442         do {
17443             DELAY(200000);
17444             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17445         } while (factor-- && (val != 1));
17446
17447         if (val != 1) {
17448             BLOGE(sc, "ATC_INIT failed\n");
17449             return (-1);
17450         }
17451     }
17452
17453     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17454
17455     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17456
17457     bxe_iov_init_dmae(sc);
17458
17459     /* clean the DMAE memory */
17460     sc->dmae_ready = 1;
17461     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17462
17463     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17464
17465     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17466
17467     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17468
17469     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17470
17471     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17472     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17473     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17474     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17475
17476     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17477
17478     /* QM queues pointers table */
17479     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17480
17481     /* soft reset pulse */
17482     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17483     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17484
17485     if (CNIC_SUPPORT(sc))
17486         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17487
17488     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17489     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17490     if (!CHIP_REV_IS_SLOW(sc)) {
17491         /* enable hw interrupt from doorbell Q */
17492         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17493     }
17494
17495     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17496
17497     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17498     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17499
17500     if (!CHIP_IS_E1(sc)) {
17501         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17502     }
17503
17504     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17505         if (IS_MF_AFEX(sc)) {
17506             /*
17507              * configure that AFEX and VLAN headers must be
17508              * received in AFEX mode
17509              */
17510             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17511             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17512             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17513             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17514             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17515         } else {
17516             /*
17517              * Bit-map indicating which L2 hdrs may appear
17518              * after the basic Ethernet header
17519              */
17520             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17521                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17522         }
17523     }
17524
17525     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17526     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17527     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17528     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17529
17530     if (!CHIP_IS_E1x(sc)) {
17531         /* reset VFC memories */
17532         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17533                VFC_MEMORIES_RST_REG_CAM_RST |
17534                VFC_MEMORIES_RST_REG_RAM_RST);
17535         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17536                VFC_MEMORIES_RST_REG_CAM_RST |
17537                VFC_MEMORIES_RST_REG_RAM_RST);
17538
17539         DELAY(20000);
17540     }
17541
17542     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17543     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17544     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17545     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17546
17547     /* sync semi rtc */
17548     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17549            0x80000000);
17550     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17551            0x80000000);
17552
17553     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17554     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17555     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17556
17557     if (!CHIP_IS_E1x(sc)) {
17558         if (IS_MF_AFEX(sc)) {
17559             /*
17560              * configure that AFEX and VLAN headers must be
17561              * sent in AFEX mode
17562              */
17563             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17564             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17565             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17566             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17567             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17568         } else {
17569             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17570                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17571         }
17572     }
17573
17574     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17575
17576     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17577
17578     if (CNIC_SUPPORT(sc)) {
17579         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17580         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17581         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17582         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17583         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17584         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17585         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17586         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17587         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17588         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17589     }
17590     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17591
17592     if (sizeof(union cdu_context) != 1024) {
17593         /* we currently assume that a context is 1024 bytes */
17594         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17595               (long)sizeof(union cdu_context));
17596     }
17597
17598     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17599     val = (4 << 24) + (0 << 12) + 1024;
17600     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17601
17602     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17603
17604     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17605     /* enable context validation interrupt from CFC */
17606     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17607
17608     /* set the thresholds to prevent CFC/CDU race */
17609     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17610     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17611
17612     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17613         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17614     }
17615
17616     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17617     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17618
17619     /* Reset PCIE errors for debug */
17620     REG_WR(sc, 0x2814, 0xffffffff);
17621     REG_WR(sc, 0x3820, 0xffffffff);
17622
17623     if (!CHIP_IS_E1x(sc)) {
17624         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17625                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17626                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17627         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17628                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17629                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17630                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17631         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17632                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17633                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17634                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17635     }
17636
17637     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17638
17639     if (!CHIP_IS_E1(sc)) {
17640         /* in E3 this done in per-port section */
17641         if (!CHIP_IS_E3(sc))
17642             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17643     }
17644
17645     if (CHIP_IS_E1H(sc)) {
17646         /* not applicable for E2 (and above ...) */
17647         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17648     }
17649
17650     if (CHIP_REV_IS_SLOW(sc)) {
17651         DELAY(200000);
17652     }
17653
17654     /* finish CFC init */
17655     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17656     if (val != 1) {
17657         BLOGE(sc, "CFC LL_INIT failed\n");
17658         return (-1);
17659     }
17660     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17661     if (val != 1) {
17662         BLOGE(sc, "CFC AC_INIT failed\n");
17663         return (-1);
17664     }
17665     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17666     if (val != 1) {
17667         BLOGE(sc, "CFC CAM_INIT failed\n");
17668         return (-1);
17669     }
17670     REG_WR(sc, CFC_REG_DEBUG0, 0);
17671
17672     if (CHIP_IS_E1(sc)) {
17673         /* read NIG statistic to see if this is our first up since powerup */
17674         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17675         val = *BXE_SP(sc, wb_data[0]);
17676
17677         /* do internal memory self test */
17678         if ((val == 0) && bxe_int_mem_test(sc)) {
17679             BLOGE(sc, "internal mem self test failed\n");
17680             return (-1);
17681         }
17682     }
17683
17684     bxe_setup_fan_failure_detection(sc);
17685
17686     /* clear PXP2 attentions */
17687     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17688
17689     bxe_enable_blocks_attention(sc);
17690
17691     if (!CHIP_REV_IS_SLOW(sc)) {
17692         ecore_enable_blocks_parity(sc);
17693     }
17694
17695     if (!BXE_NOMCP(sc)) {
17696         if (CHIP_IS_E1x(sc)) {
17697             bxe_common_init_phy(sc);
17698         }
17699     }
17700
17701     return (0);
17702 }
17703
17704 /**
17705  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17706  *
17707  * @sc:     driver handle
17708  */
17709 static int
17710 bxe_init_hw_common_chip(struct bxe_softc *sc)
17711 {
17712     int rc = bxe_init_hw_common(sc);
17713
17714     if (rc) {
17715         return (rc);
17716     }
17717
17718     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17719     if (!BXE_NOMCP(sc)) {
17720         bxe_common_init_phy(sc);
17721     }
17722
17723     return (0);
17724 }
17725
17726 static int
17727 bxe_init_hw_port(struct bxe_softc *sc)
17728 {
17729     int port = SC_PORT(sc);
17730     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17731     uint32_t low, high;
17732     uint32_t val;
17733
17734     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17735
17736     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17737
17738     ecore_init_block(sc, BLOCK_MISC, init_phase);
17739     ecore_init_block(sc, BLOCK_PXP, init_phase);
17740     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17741
17742     /*
17743      * Timers bug workaround: disables the pf_master bit in pglue at
17744      * common phase, we need to enable it here before any dmae access are
17745      * attempted. Therefore we manually added the enable-master to the
17746      * port phase (it also happens in the function phase)
17747      */
17748     if (!CHIP_IS_E1x(sc)) {
17749         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17750     }
17751
17752     ecore_init_block(sc, BLOCK_ATC, init_phase);
17753     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17754     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17755     ecore_init_block(sc, BLOCK_QM, init_phase);
17756
17757     ecore_init_block(sc, BLOCK_TCM, init_phase);
17758     ecore_init_block(sc, BLOCK_UCM, init_phase);
17759     ecore_init_block(sc, BLOCK_CCM, init_phase);
17760     ecore_init_block(sc, BLOCK_XCM, init_phase);
17761
17762     /* QM cid (connection) count */
17763     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17764
17765     if (CNIC_SUPPORT(sc)) {
17766         ecore_init_block(sc, BLOCK_TM, init_phase);
17767         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17768         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17769     }
17770
17771     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17772
17773     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17774
17775     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17776         if (IS_MF(sc)) {
17777             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17778         } else if (sc->mtu > 4096) {
17779             if (BXE_ONE_PORT(sc)) {
17780                 low = 160;
17781             } else {
17782                 val = sc->mtu;
17783                 /* (24*1024 + val*4)/256 */
17784                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17785             }
17786         } else {
17787             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17788         }
17789         high = (low + 56); /* 14*1024/256 */
17790         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17791         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17792     }
17793
17794     if (CHIP_IS_MODE_4_PORT(sc)) {
17795         REG_WR(sc, SC_PORT(sc) ?
17796                BRB1_REG_MAC_GUARANTIED_1 :
17797                BRB1_REG_MAC_GUARANTIED_0, 40);
17798     }
17799
17800     ecore_init_block(sc, BLOCK_PRS, init_phase);
17801     if (CHIP_IS_E3B0(sc)) {
17802         if (IS_MF_AFEX(sc)) {
17803             /* configure headers for AFEX mode */
17804             REG_WR(sc, SC_PORT(sc) ?
17805                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17806                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17807             REG_WR(sc, SC_PORT(sc) ?
17808                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17809                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17810             REG_WR(sc, SC_PORT(sc) ?
17811                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17812                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17813         } else {
17814             /* Ovlan exists only if we are in multi-function +
17815              * switch-dependent mode, in switch-independent there
17816              * is no ovlan headers
17817              */
17818             REG_WR(sc, SC_PORT(sc) ?
17819                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17820                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17821                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17822         }
17823     }
17824
17825     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17826     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17827     ecore_init_block(sc, BLOCK_USDM, init_phase);
17828     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17829
17830     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17831     ecore_init_block(sc, BLOCK_USEM, init_phase);
17832     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17833     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17834
17835     ecore_init_block(sc, BLOCK_UPB, init_phase);
17836     ecore_init_block(sc, BLOCK_XPB, init_phase);
17837
17838     ecore_init_block(sc, BLOCK_PBF, init_phase);
17839
17840     if (CHIP_IS_E1x(sc)) {
17841         /* configure PBF to work without PAUSE mtu 9000 */
17842         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17843
17844         /* update threshold */
17845         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17846         /* update init credit */
17847         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17848
17849         /* probe changes */
17850         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17851         DELAY(50);
17852         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17853     }
17854
17855     if (CNIC_SUPPORT(sc)) {
17856         ecore_init_block(sc, BLOCK_SRC, init_phase);
17857     }
17858
17859     ecore_init_block(sc, BLOCK_CDU, init_phase);
17860     ecore_init_block(sc, BLOCK_CFC, init_phase);
17861
17862     if (CHIP_IS_E1(sc)) {
17863         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17864         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17865     }
17866     ecore_init_block(sc, BLOCK_HC, init_phase);
17867
17868     ecore_init_block(sc, BLOCK_IGU, init_phase);
17869
17870     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17871     /* init aeu_mask_attn_func_0/1:
17872      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17873      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17874      *             bits 4-7 are used for "per vn group attention" */
17875     val = IS_MF(sc) ? 0xF7 : 0x7;
17876     /* Enable DCBX attention for all but E1 */
17877     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17878     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17879
17880     ecore_init_block(sc, BLOCK_NIG, init_phase);
17881
17882     if (!CHIP_IS_E1x(sc)) {
17883         /* Bit-map indicating which L2 hdrs may appear after the
17884          * basic Ethernet header
17885          */
17886         if (IS_MF_AFEX(sc)) {
17887             REG_WR(sc, SC_PORT(sc) ?
17888                    NIG_REG_P1_HDRS_AFTER_BASIC :
17889                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17890         } else {
17891             REG_WR(sc, SC_PORT(sc) ?
17892                    NIG_REG_P1_HDRS_AFTER_BASIC :
17893                    NIG_REG_P0_HDRS_AFTER_BASIC,
17894                    IS_MF_SD(sc) ? 7 : 6);
17895         }
17896
17897         if (CHIP_IS_E3(sc)) {
17898             REG_WR(sc, SC_PORT(sc) ?
17899                    NIG_REG_LLH1_MF_MODE :
17900                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17901         }
17902     }
17903     if (!CHIP_IS_E3(sc)) {
17904         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17905     }
17906
17907     if (!CHIP_IS_E1(sc)) {
17908         /* 0x2 disable mf_ov, 0x1 enable */
17909         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17910                (IS_MF_SD(sc) ? 0x1 : 0x2));
17911
17912         if (!CHIP_IS_E1x(sc)) {
17913             val = 0;
17914             switch (sc->devinfo.mf_info.mf_mode) {
17915             case MULTI_FUNCTION_SD:
17916                 val = 1;
17917                 break;
17918             case MULTI_FUNCTION_SI:
17919             case MULTI_FUNCTION_AFEX:
17920                 val = 2;
17921                 break;
17922             }
17923
17924             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17925                         NIG_REG_LLH0_CLS_TYPE), val);
17926         }
17927         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17928         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17929         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17930     }
17931
17932     /* If SPIO5 is set to generate interrupts, enable it for this port */
17933     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17934     if (val & MISC_SPIO_SPIO5) {
17935         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17936                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17937         val = REG_RD(sc, reg_addr);
17938         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17939         REG_WR(sc, reg_addr, val);
17940     }
17941
17942     return (0);
17943 }
17944
17945 static uint32_t
17946 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17947                        uint32_t         reg,
17948                        uint32_t         expected,
17949                        uint32_t         poll_count)
17950 {
17951     uint32_t cur_cnt = poll_count;
17952     uint32_t val;
17953
17954     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17955         DELAY(FLR_WAIT_INTERVAL);
17956     }
17957
17958     return (val);
17959 }
17960
17961 static int
17962 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17963                               uint32_t         reg,
17964                               char             *msg,
17965                               uint32_t         poll_cnt)
17966 {
17967     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17968
17969     if (val != 0) {
17970         BLOGE(sc, "%s usage count=%d\n", msg, val);
17971         return (1);
17972     }
17973
17974     return (0);
17975 }
17976
17977 /* Common routines with VF FLR cleanup */
17978 static uint32_t
17979 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17980 {
17981     /* adjust polling timeout */
17982     if (CHIP_REV_IS_EMUL(sc)) {
17983         return (FLR_POLL_CNT * 2000);
17984     }
17985
17986     if (CHIP_REV_IS_FPGA(sc)) {
17987         return (FLR_POLL_CNT * 120);
17988     }
17989
17990     return (FLR_POLL_CNT);
17991 }
17992
17993 static int
17994 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17995                            uint32_t         poll_cnt)
17996 {
17997     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17998     if (bxe_flr_clnup_poll_hw_counter(sc,
17999                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
18000                                       "CFC PF usage counter timed out",
18001                                       poll_cnt)) {
18002         return (1);
18003     }
18004
18005     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
18006     if (bxe_flr_clnup_poll_hw_counter(sc,
18007                                       DORQ_REG_PF_USAGE_CNT,
18008                                       "DQ PF usage counter timed out",
18009                                       poll_cnt)) {
18010         return (1);
18011     }
18012
18013     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
18014     if (bxe_flr_clnup_poll_hw_counter(sc,
18015                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18016                                       "QM PF usage counter timed out",
18017                                       poll_cnt)) {
18018         return (1);
18019     }
18020
18021     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18022     if (bxe_flr_clnup_poll_hw_counter(sc,
18023                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18024                                       "Timers VNIC usage counter timed out",
18025                                       poll_cnt)) {
18026         return (1);
18027     }
18028
18029     if (bxe_flr_clnup_poll_hw_counter(sc,
18030                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18031                                       "Timers NUM_SCANS usage counter timed out",
18032                                       poll_cnt)) {
18033         return (1);
18034     }
18035
18036     /* Wait DMAE PF usage counter to zero */
18037     if (bxe_flr_clnup_poll_hw_counter(sc,
18038                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18039                                       "DMAE dommand register timed out",
18040                                       poll_cnt)) {
18041         return (1);
18042     }
18043
18044     return (0);
18045 }
18046
18047 #define OP_GEN_PARAM(param)                                            \
18048     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18049 #define OP_GEN_TYPE(type)                                           \
18050     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18051 #define OP_GEN_AGG_VECT(index)                                             \
18052     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18053
18054 static int
18055 bxe_send_final_clnup(struct bxe_softc *sc,
18056                      uint8_t          clnup_func,
18057                      uint32_t         poll_cnt)
18058 {
18059     uint32_t op_gen_command = 0;
18060     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18061                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18062     int ret = 0;
18063
18064     if (REG_RD(sc, comp_addr)) {
18065         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18066         return (1);
18067     }
18068
18069     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18070     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18071     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18072     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18073
18074     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18075     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18076
18077     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18078         BLOGE(sc, "FW final cleanup did not succeed\n");
18079         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18080               (REG_RD(sc, comp_addr)));
18081         bxe_panic(sc, ("FLR cleanup failed\n"));
18082         return (1);
18083     }
18084
18085     /* Zero completion for nxt FLR */
18086     REG_WR(sc, comp_addr, 0);
18087
18088     return (ret);
18089 }
18090
18091 static void
18092 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18093                        struct pbf_pN_buf_regs *regs,
18094                        uint32_t               poll_count)
18095 {
18096     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18097     uint32_t cur_cnt = poll_count;
18098
18099     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18100     crd = crd_start = REG_RD(sc, regs->crd);
18101     init_crd = REG_RD(sc, regs->init_crd);
18102
18103     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18104     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18105     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18106
18107     while ((crd != init_crd) &&
18108            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18109             (init_crd - crd_start))) {
18110         if (cur_cnt--) {
18111             DELAY(FLR_WAIT_INTERVAL);
18112             crd = REG_RD(sc, regs->crd);
18113             crd_freed = REG_RD(sc, regs->crd_freed);
18114         } else {
18115             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18116             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18117             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18118             break;
18119         }
18120     }
18121
18122     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18123           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18124 }
18125
18126 static void
18127 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18128                        struct pbf_pN_cmd_regs *regs,
18129                        uint32_t               poll_count)
18130 {
18131     uint32_t occup, to_free, freed, freed_start;
18132     uint32_t cur_cnt = poll_count;
18133
18134     occup = to_free = REG_RD(sc, regs->lines_occup);
18135     freed = freed_start = REG_RD(sc, regs->lines_freed);
18136
18137     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18138     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18139
18140     while (occup &&
18141            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18142         if (cur_cnt--) {
18143             DELAY(FLR_WAIT_INTERVAL);
18144             occup = REG_RD(sc, regs->lines_occup);
18145             freed = REG_RD(sc, regs->lines_freed);
18146         } else {
18147             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18148             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18149             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18150             break;
18151         }
18152     }
18153
18154     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18155           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18156 }
18157
18158 static void
18159 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18160 {
18161     struct pbf_pN_cmd_regs cmd_regs[] = {
18162         {0, (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_TQ_OCCUPANCY_Q0 :
18164             PBF_REG_P0_TQ_OCCUPANCY,
18165             (CHIP_IS_E3B0(sc)) ?
18166             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18167             PBF_REG_P0_TQ_LINES_FREED_CNT},
18168         {1, (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_TQ_OCCUPANCY_Q1 :
18170             PBF_REG_P1_TQ_OCCUPANCY,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18173             PBF_REG_P1_TQ_LINES_FREED_CNT},
18174         {4, (CHIP_IS_E3B0(sc)) ?
18175             PBF_REG_TQ_OCCUPANCY_LB_Q :
18176             PBF_REG_P4_TQ_OCCUPANCY,
18177             (CHIP_IS_E3B0(sc)) ?
18178             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18179             PBF_REG_P4_TQ_LINES_FREED_CNT}
18180     };
18181
18182     struct pbf_pN_buf_regs buf_regs[] = {
18183         {0, (CHIP_IS_E3B0(sc)) ?
18184             PBF_REG_INIT_CRD_Q0 :
18185             PBF_REG_P0_INIT_CRD ,
18186             (CHIP_IS_E3B0(sc)) ?
18187             PBF_REG_CREDIT_Q0 :
18188             PBF_REG_P0_CREDIT,
18189             (CHIP_IS_E3B0(sc)) ?
18190             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18191             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18192         {1, (CHIP_IS_E3B0(sc)) ?
18193             PBF_REG_INIT_CRD_Q1 :
18194             PBF_REG_P1_INIT_CRD,
18195             (CHIP_IS_E3B0(sc)) ?
18196             PBF_REG_CREDIT_Q1 :
18197             PBF_REG_P1_CREDIT,
18198             (CHIP_IS_E3B0(sc)) ?
18199             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18200             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18201         {4, (CHIP_IS_E3B0(sc)) ?
18202             PBF_REG_INIT_CRD_LB_Q :
18203             PBF_REG_P4_INIT_CRD,
18204             (CHIP_IS_E3B0(sc)) ?
18205             PBF_REG_CREDIT_LB_Q :
18206             PBF_REG_P4_CREDIT,
18207             (CHIP_IS_E3B0(sc)) ?
18208             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18209             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18210     };
18211
18212     int i;
18213
18214     /* Verify the command queues are flushed P0, P1, P4 */
18215     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18216         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18217     }
18218
18219     /* Verify the transmission buffers are flushed P0, P1, P4 */
18220     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18221         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18222     }
18223 }
18224
18225 static void
18226 bxe_hw_enable_status(struct bxe_softc *sc)
18227 {
18228     uint32_t val;
18229
18230     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18231     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18232
18233     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18234     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18235
18236     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18237     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18238
18239     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18240     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18241
18242     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18243     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18244
18245     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18246     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18247
18248     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18249     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18250
18251     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18252     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18253 }
18254
18255 static int
18256 bxe_pf_flr_clnup(struct bxe_softc *sc)
18257 {
18258     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18259
18260     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18261
18262     /* Re-enable PF target read access */
18263     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18264
18265     /* Poll HW usage counters */
18266     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18267     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18268         return (-1);
18269     }
18270
18271     /* Zero the igu 'trailing edge' and 'leading edge' */
18272
18273     /* Send the FW cleanup command */
18274     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18275         return (-1);
18276     }
18277
18278     /* ATC cleanup */
18279
18280     /* Verify TX hw is flushed */
18281     bxe_tx_hw_flushed(sc, poll_cnt);
18282
18283     /* Wait 100ms (not adjusted according to platform) */
18284     DELAY(100000);
18285
18286     /* Verify no pending pci transactions */
18287     if (bxe_is_pcie_pending(sc)) {
18288         BLOGE(sc, "PCIE Transactions still pending\n");
18289     }
18290
18291     /* Debug */
18292     bxe_hw_enable_status(sc);
18293
18294     /*
18295      * Master enable - Due to WB DMAE writes performed before this
18296      * register is re-initialized as part of the regular function init
18297      */
18298     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18299
18300     return (0);
18301 }
18302
18303 #if 0
18304 static void
18305 bxe_init_searcher(struct bxe_softc *sc)
18306 {
18307     int port = SC_PORT(sc);
18308     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18309     /* T1 hash bits value determines the T1 number of entries */
18310     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18311 }
18312 #endif
18313
18314 static int
18315 bxe_init_hw_func(struct bxe_softc *sc)
18316 {
18317     int port = SC_PORT(sc);
18318     int func = SC_FUNC(sc);
18319     int init_phase = PHASE_PF0 + func;
18320     struct ecore_ilt *ilt = sc->ilt;
18321     uint16_t cdu_ilt_start;
18322     uint32_t addr, val;
18323     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18324     int i, main_mem_width, rc;
18325
18326     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18327
18328     /* FLR cleanup */
18329     if (!CHIP_IS_E1x(sc)) {
18330         rc = bxe_pf_flr_clnup(sc);
18331         if (rc) {
18332             BLOGE(sc, "FLR cleanup failed!\n");
18333             // XXX bxe_fw_dump(sc);
18334             // XXX bxe_idle_chk(sc);
18335             return (rc);
18336         }
18337     }
18338
18339     /* set MSI reconfigure capability */
18340     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18341         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18342         val = REG_RD(sc, addr);
18343         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18344         REG_WR(sc, addr, val);
18345     }
18346
18347     ecore_init_block(sc, BLOCK_PXP, init_phase);
18348     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18349
18350     ilt = sc->ilt;
18351     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18352
18353 #if 0
18354     if (IS_SRIOV(sc)) {
18355         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18356     }
18357     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18358
18359 #if (BXE_FIRST_VF_CID > 0)
18360     /*
18361      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18362      * those of the VFs, so start line should be reset
18363      */
18364     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18365 #endif
18366 #endif
18367
18368     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18369         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18370         ilt->lines[cdu_ilt_start + i].page_mapping =
18371             sc->context[i].vcxt_dma.paddr;
18372         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18373     }
18374     ecore_ilt_init_op(sc, INITOP_SET);
18375
18376 #if 0
18377     if (!CONFIGURE_NIC_MODE(sc)) {
18378         bxe_init_searcher(sc);
18379         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18380         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18381     } else
18382 #endif
18383     {
18384         /* Set NIC mode */
18385         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18386         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18387     }
18388
18389     if (!CHIP_IS_E1x(sc)) {
18390         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18391
18392         /* Turn on a single ISR mode in IGU if driver is going to use
18393          * INT#x or MSI
18394          */
18395         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18396             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18397         }
18398
18399         /*
18400          * Timers workaround bug: function init part.
18401          * Need to wait 20msec after initializing ILT,
18402          * needed to make sure there are no requests in
18403          * one of the PXP internal queues with "old" ILT addresses
18404          */
18405         DELAY(20000);
18406
18407         /*
18408          * Master enable - Due to WB DMAE writes performed before this
18409          * register is re-initialized as part of the regular function
18410          * init
18411          */
18412         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18413         /* Enable the function in IGU */
18414         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18415     }
18416
18417     sc->dmae_ready = 1;
18418
18419     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18420
18421     if (!CHIP_IS_E1x(sc))
18422         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18423
18424     ecore_init_block(sc, BLOCK_ATC, init_phase);
18425     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18426     ecore_init_block(sc, BLOCK_NIG, init_phase);
18427     ecore_init_block(sc, BLOCK_SRC, init_phase);
18428     ecore_init_block(sc, BLOCK_MISC, init_phase);
18429     ecore_init_block(sc, BLOCK_TCM, init_phase);
18430     ecore_init_block(sc, BLOCK_UCM, init_phase);
18431     ecore_init_block(sc, BLOCK_CCM, init_phase);
18432     ecore_init_block(sc, BLOCK_XCM, init_phase);
18433     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18434     ecore_init_block(sc, BLOCK_USEM, init_phase);
18435     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18436     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18437
18438     if (!CHIP_IS_E1x(sc))
18439         REG_WR(sc, QM_REG_PF_EN, 1);
18440
18441     if (!CHIP_IS_E1x(sc)) {
18442         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18443         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18444         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18445         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18446     }
18447     ecore_init_block(sc, BLOCK_QM, init_phase);
18448
18449     ecore_init_block(sc, BLOCK_TM, init_phase);
18450     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18451
18452     bxe_iov_init_dq(sc);
18453
18454     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18455     ecore_init_block(sc, BLOCK_PRS, init_phase);
18456     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18457     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18458     ecore_init_block(sc, BLOCK_USDM, init_phase);
18459     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18460     ecore_init_block(sc, BLOCK_UPB, init_phase);
18461     ecore_init_block(sc, BLOCK_XPB, init_phase);
18462     ecore_init_block(sc, BLOCK_PBF, init_phase);
18463     if (!CHIP_IS_E1x(sc))
18464         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18465
18466     ecore_init_block(sc, BLOCK_CDU, init_phase);
18467
18468     ecore_init_block(sc, BLOCK_CFC, init_phase);
18469
18470     if (!CHIP_IS_E1x(sc))
18471         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18472
18473     if (IS_MF(sc)) {
18474         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18475         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18476     }
18477
18478     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18479
18480     /* HC init per function */
18481     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18482         if (CHIP_IS_E1H(sc)) {
18483             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18484
18485             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18486             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18487         }
18488         ecore_init_block(sc, BLOCK_HC, init_phase);
18489
18490     } else {
18491         int num_segs, sb_idx, prod_offset;
18492
18493         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18494
18495         if (!CHIP_IS_E1x(sc)) {
18496             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18497             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18498         }
18499
18500         ecore_init_block(sc, BLOCK_IGU, init_phase);
18501
18502         if (!CHIP_IS_E1x(sc)) {
18503             int dsb_idx = 0;
18504             /**
18505              * Producer memory:
18506              * E2 mode: address 0-135 match to the mapping memory;
18507              * 136 - PF0 default prod; 137 - PF1 default prod;
18508              * 138 - PF2 default prod; 139 - PF3 default prod;
18509              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18510              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18511              * 144-147 reserved.
18512              *
18513              * E1.5 mode - In backward compatible mode;
18514              * for non default SB; each even line in the memory
18515              * holds the U producer and each odd line hold
18516              * the C producer. The first 128 producers are for
18517              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18518              * producers are for the DSB for each PF.
18519              * Each PF has five segments: (the order inside each
18520              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18521              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18522              * 144-147 attn prods;
18523              */
18524             /* non-default-status-blocks */
18525             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18526                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18527             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18528                 prod_offset = (sc->igu_base_sb + sb_idx) *
18529                     num_segs;
18530
18531                 for (i = 0; i < num_segs; i++) {
18532                     addr = IGU_REG_PROD_CONS_MEMORY +
18533                             (prod_offset + i) * 4;
18534                     REG_WR(sc, addr, 0);
18535                 }
18536                 /* send consumer update with value 0 */
18537                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18538                            USTORM_ID, 0, IGU_INT_NOP, 1);
18539                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18540             }
18541
18542             /* default-status-blocks */
18543             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18544                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18545
18546             if (CHIP_IS_MODE_4_PORT(sc))
18547                 dsb_idx = SC_FUNC(sc);
18548             else
18549                 dsb_idx = SC_VN(sc);
18550
18551             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18552                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18553                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18554
18555             /*
18556              * igu prods come in chunks of E1HVN_MAX (4) -
18557              * does not matters what is the current chip mode
18558              */
18559             for (i = 0; i < (num_segs * E1HVN_MAX);
18560                  i += E1HVN_MAX) {
18561                 addr = IGU_REG_PROD_CONS_MEMORY +
18562                             (prod_offset + i)*4;
18563                 REG_WR(sc, addr, 0);
18564             }
18565             /* send consumer update with 0 */
18566             if (CHIP_INT_MODE_IS_BC(sc)) {
18567                 bxe_ack_sb(sc, sc->igu_dsb_id,
18568                            USTORM_ID, 0, IGU_INT_NOP, 1);
18569                 bxe_ack_sb(sc, sc->igu_dsb_id,
18570                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18571                 bxe_ack_sb(sc, sc->igu_dsb_id,
18572                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18573                 bxe_ack_sb(sc, sc->igu_dsb_id,
18574                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18575                 bxe_ack_sb(sc, sc->igu_dsb_id,
18576                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18577             } else {
18578                 bxe_ack_sb(sc, sc->igu_dsb_id,
18579                            USTORM_ID, 0, IGU_INT_NOP, 1);
18580                 bxe_ack_sb(sc, sc->igu_dsb_id,
18581                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18582             }
18583             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18584
18585             /* !!! these should become driver const once
18586                rf-tool supports split-68 const */
18587             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18588             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18589             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18590             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18591             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18592             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18593         }
18594     }
18595
18596     /* Reset PCIE errors for debug */
18597     REG_WR(sc, 0x2114, 0xffffffff);
18598     REG_WR(sc, 0x2120, 0xffffffff);
18599
18600     if (CHIP_IS_E1x(sc)) {
18601         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18602         main_mem_base = HC_REG_MAIN_MEMORY +
18603                 SC_PORT(sc) * (main_mem_size * 4);
18604         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18605         main_mem_width = 8;
18606
18607         val = REG_RD(sc, main_mem_prty_clr);
18608         if (val) {
18609             BLOGD(sc, DBG_LOAD,
18610                   "Parity errors in HC block during function init (0x%x)!\n",
18611                   val);
18612         }
18613
18614         /* Clear "false" parity errors in MSI-X table */
18615         for (i = main_mem_base;
18616              i < main_mem_base + main_mem_size * 4;
18617              i += main_mem_width) {
18618             bxe_read_dmae(sc, i, main_mem_width / 4);
18619             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18620                            i, main_mem_width / 4);
18621         }
18622         /* Clear HC parity attention */
18623         REG_RD(sc, main_mem_prty_clr);
18624     }
18625
18626 #if 1
18627     /* Enable STORMs SP logging */
18628     REG_WR8(sc, BAR_USTRORM_INTMEM +
18629            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18630     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18631            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18632     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18633            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18634     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18635            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18636 #endif
18637
18638     elink_phy_probe(&sc->link_params);
18639
18640     return (0);
18641 }
18642
18643 static void
18644 bxe_link_reset(struct bxe_softc *sc)
18645 {
18646     if (!BXE_NOMCP(sc)) {
18647         BXE_PHY_LOCK(sc);
18648         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18649         BXE_PHY_UNLOCK(sc);
18650     } else {
18651         if (!CHIP_REV_IS_SLOW(sc)) {
18652             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18653         }
18654     }
18655 }
18656
18657 static void
18658 bxe_reset_port(struct bxe_softc *sc)
18659 {
18660     int port = SC_PORT(sc);
18661     uint32_t val;
18662
18663     /* reset physical Link */
18664     bxe_link_reset(sc);
18665
18666     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18667
18668     /* Do not rcv packets to BRB */
18669     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18670     /* Do not direct rcv packets that are not for MCP to the BRB */
18671     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18672                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18673
18674     /* Configure AEU */
18675     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18676
18677     DELAY(100000);
18678
18679     /* Check for BRB port occupancy */
18680     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18681     if (val) {
18682         BLOGD(sc, DBG_LOAD,
18683               "BRB1 is not empty, %d blocks are occupied\n", val);
18684     }
18685
18686     /* TODO: Close Doorbell port? */
18687 }
18688
18689 static void
18690 bxe_ilt_wr(struct bxe_softc *sc,
18691            uint32_t         index,
18692            bus_addr_t       addr)
18693 {
18694     int reg;
18695     uint32_t wb_write[2];
18696
18697     if (CHIP_IS_E1(sc)) {
18698         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18699     } else {
18700         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18701     }
18702
18703     wb_write[0] = ONCHIP_ADDR1(addr);
18704     wb_write[1] = ONCHIP_ADDR2(addr);
18705     REG_WR_DMAE(sc, reg, wb_write, 2);
18706 }
18707
18708 static void
18709 bxe_clear_func_ilt(struct bxe_softc *sc,
18710                    uint32_t         func)
18711 {
18712     uint32_t i, base = FUNC_ILT_BASE(func);
18713     for (i = base; i < base + ILT_PER_FUNC; i++) {
18714         bxe_ilt_wr(sc, i, 0);
18715     }
18716 }
18717
18718 static void
18719 bxe_reset_func(struct bxe_softc *sc)
18720 {
18721     struct bxe_fastpath *fp;
18722     int port = SC_PORT(sc);
18723     int func = SC_FUNC(sc);
18724     int i;
18725
18726     /* Disable the function in the FW */
18727     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18728     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18729     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18730     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18731
18732     /* FP SBs */
18733     FOR_EACH_ETH_QUEUE(sc, i) {
18734         fp = &sc->fp[i];
18735         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18736                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18737                 SB_DISABLED);
18738     }
18739
18740 #if 0
18741     if (CNIC_LOADED(sc)) {
18742         /* CNIC SB */
18743         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18744                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18745                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18746     }
18747 #endif
18748
18749     /* SP SB */
18750     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18751             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18752             SB_DISABLED);
18753
18754     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18755         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18756     }
18757
18758     /* Configure IGU */
18759     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18760         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18761         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18762     } else {
18763         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18764         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18765     }
18766
18767     if (CNIC_LOADED(sc)) {
18768         /* Disable Timer scan */
18769         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18770         /*
18771          * Wait for at least 10ms and up to 2 second for the timers
18772          * scan to complete
18773          */
18774         for (i = 0; i < 200; i++) {
18775             DELAY(10000);
18776             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18777                 break;
18778         }
18779     }
18780
18781     /* Clear ILT */
18782     bxe_clear_func_ilt(sc, func);
18783
18784     /*
18785      * Timers workaround bug for E2: if this is vnic-3,
18786      * we need to set the entire ilt range for this timers.
18787      */
18788     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18789         struct ilt_client_info ilt_cli;
18790         /* use dummy TM client */
18791         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18792         ilt_cli.start = 0;
18793         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18794         ilt_cli.client_num = ILT_CLIENT_TM;
18795
18796         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18797     }
18798
18799     /* this assumes that reset_port() called before reset_func()*/
18800     if (!CHIP_IS_E1x(sc)) {
18801         bxe_pf_disable(sc);
18802     }
18803
18804     sc->dmae_ready = 0;
18805 }
18806
18807 static int
18808 bxe_gunzip_init(struct bxe_softc *sc)
18809 {
18810     return (0);
18811 }
18812
18813 static void
18814 bxe_gunzip_end(struct bxe_softc *sc)
18815 {
18816     return;
18817 }
18818
18819 static int
18820 bxe_init_firmware(struct bxe_softc *sc)
18821 {
18822     if (CHIP_IS_E1(sc)) {
18823         ecore_init_e1_firmware(sc);
18824         sc->iro_array = e1_iro_arr;
18825     } else if (CHIP_IS_E1H(sc)) {
18826         ecore_init_e1h_firmware(sc);
18827         sc->iro_array = e1h_iro_arr;
18828     } else if (!CHIP_IS_E1x(sc)) {
18829         ecore_init_e2_firmware(sc);
18830         sc->iro_array = e2_iro_arr;
18831     } else {
18832         BLOGE(sc, "Unsupported chip revision\n");
18833         return (-1);
18834     }
18835
18836     return (0);
18837 }
18838
18839 static void
18840 bxe_release_firmware(struct bxe_softc *sc)
18841 {
18842     /* Do nothing */
18843     return;
18844 }
18845
18846 static int
18847 ecore_gunzip(struct bxe_softc *sc,
18848              const uint8_t    *zbuf,
18849              int              len)
18850 {
18851     /* XXX : Implement... */
18852     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18853     return (FALSE);
18854 }
18855
18856 static void
18857 ecore_reg_wr_ind(struct bxe_softc *sc,
18858                  uint32_t         addr,
18859                  uint32_t         val)
18860 {
18861     bxe_reg_wr_ind(sc, addr, val);
18862 }
18863
18864 static void
18865 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18866                           bus_addr_t       phys_addr,
18867                           uint32_t         addr,
18868                           uint32_t         len)
18869 {
18870     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18871 }
18872
18873 void
18874 ecore_storm_memset_struct(struct bxe_softc *sc,
18875                           uint32_t         addr,
18876                           size_t           size,
18877                           uint32_t         *data)
18878 {
18879     uint8_t i;
18880     for (i = 0; i < size/4; i++) {
18881         REG_WR(sc, addr + (i * 4), data[i]);
18882     }
18883 }
18884