sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright
  11  *    notice, this list of conditions and the following disclaimer in the
  12  *    documentation and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  24  * THE POSSIBILITY OF SUCH DAMAGE.
  25  */
  26
  27 #include <sys/cdefs.h>
  28 __FBSDID("$FreeBSD$");
  29
  30 #define BXE_DRIVER_VERSION "1.78.90"
  31
  32 #include "bxe.h"
  33 #include "ecore_sp.h"
  34 #include "ecore_init.h"
  35 #include "ecore_init_ops.h"
  36
  37 #include "57710_int_offsets.h"
  38 #include "57711_int_offsets.h"
  39 #include "57712_int_offsets.h"
  40
  41 /*
  42  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  43  * explicitly here for older kernels that don't include this changeset.
  44  */
  45 #ifndef CTLTYPE_U64
  46 #define CTLTYPE_U64      CTLTYPE_QUAD
  47 #define sysctl_handle_64 sysctl_handle_quad
  48 #endif
  49
  50 /*
  51  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  52  * here as zero(0) for older kernels that don't include this changeset
  53  * thereby masking the functionality.
  54  */
  55 #ifndef CSUM_TCP_IPV6
  56 #define CSUM_TCP_IPV6 0
  57 #define CSUM_UDP_IPV6 0
  58 #endif
  59
  60 /*
  61  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  62  * for older kernels that don't include this changeset.
  63  */
  64 #if __FreeBSD_version < 900035
  65 #define pci_find_cap pci_find_extcap
  66 #endif
  67
  68 #define BXE_DEF_SB_ATT_IDX 0x0001
  69 #define BXE_DEF_SB_IDX     0x0002
  70
  71 /*
  72  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  73  * function HW initialization.
  74  */
  75 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  76 #define FLR_WAIT_INTERVAL 50    /* usecs */
  77 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  78
  79 struct pbf_pN_buf_regs {
  80     int pN;
  81     uint32_t init_crd;
  82     uint32_t crd;
  83     uint32_t crd_freed;
  84 };
  85
  86 struct pbf_pN_cmd_regs {
  87     int pN;
  88     uint32_t lines_occup;
  89     uint32_t lines_freed;
  90 };
  91
  92 /*
  93  * PCI Device ID Table used by bxe_probe().
  94  */
  95 #define BXE_DEVDESC_MAX 64
  96 static struct bxe_device_type bxe_devs[] = {
  97     {
  98         BRCM_VENDORID,
  99         CHIP_NUM_57710,
 100         PCI_ANY_ID, PCI_ANY_ID,
 101         "QLogic NetXtreme II BCM57710 10GbE"
 102     },
 103     {
 104         BRCM_VENDORID,
 105         CHIP_NUM_57711,
 106         PCI_ANY_ID, PCI_ANY_ID,
 107         "QLogic NetXtreme II BCM57711 10GbE"
 108     },
 109     {
 110         BRCM_VENDORID,
 111         CHIP_NUM_57711E,
 112         PCI_ANY_ID, PCI_ANY_ID,
 113         "QLogic NetXtreme II BCM57711E 10GbE"
 114     },
 115     {
 116         BRCM_VENDORID,
 117         CHIP_NUM_57712,
 118         PCI_ANY_ID, PCI_ANY_ID,
 119         "QLogic NetXtreme II BCM57712 10GbE"
 120     },
 121     {
 122         BRCM_VENDORID,
 123         CHIP_NUM_57712_MF,
 124         PCI_ANY_ID, PCI_ANY_ID,
 125         "QLogic NetXtreme II BCM57712 MF 10GbE"
 126     },
 127     {
 128         BRCM_VENDORID,
 129         CHIP_NUM_57800,
 130         PCI_ANY_ID, PCI_ANY_ID,
 131         "QLogic NetXtreme II BCM57800 10GbE"
 132     },
 133     {
 134         BRCM_VENDORID,
 135         CHIP_NUM_57800_MF,
 136         PCI_ANY_ID, PCI_ANY_ID,
 137         "QLogic NetXtreme II BCM57800 MF 10GbE"
 138     },
 139     {
 140         BRCM_VENDORID,
 141         CHIP_NUM_57810,
 142         PCI_ANY_ID, PCI_ANY_ID,
 143         "QLogic NetXtreme II BCM57810 10GbE"
 144     },
 145     {
 146         BRCM_VENDORID,
 147         CHIP_NUM_57810_MF,
 148         PCI_ANY_ID, PCI_ANY_ID,
 149         "QLogic NetXtreme II BCM57810 MF 10GbE"
 150     },
 151     {
 152         BRCM_VENDORID,
 153         CHIP_NUM_57811,
 154         PCI_ANY_ID, PCI_ANY_ID,
 155         "QLogic NetXtreme II BCM57811 10GbE"
 156     },
 157     {
 158         BRCM_VENDORID,
 159         CHIP_NUM_57811_MF,
 160         PCI_ANY_ID, PCI_ANY_ID,
 161         "QLogic NetXtreme II BCM57811 MF 10GbE"
 162     },
 163     {
 164         BRCM_VENDORID,
 165         CHIP_NUM_57840_4_10,
 166         PCI_ANY_ID, PCI_ANY_ID,
 167         "QLogic NetXtreme II BCM57840 4x10GbE"
 168     },
 169     {
 170         BRCM_VENDORID,
 171         CHIP_NUM_57840_MF,
 172         PCI_ANY_ID, PCI_ANY_ID,
 173         "QLogic NetXtreme II BCM57840 MF 10GbE"
 174     },
 175     {
 176         0, 0, 0, 0, NULL
 177     }
 178 };
 179
 180 MALLOC_DECLARE(M_BXE_ILT);
 181 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 182
 183 /*
 184  * FreeBSD device entry points.
 185  */
 186 static int bxe_probe(device_t);
 187 static int bxe_attach(device_t);
 188 static int bxe_detach(device_t);
 189 static int bxe_shutdown(device_t);
 190
 191 /*
 192  * FreeBSD KLD module/device interface event handler method.
 193  */
 194 static device_method_t bxe_methods[] = {
 195     /* Device interface (device_if.h) */
 196     DEVMETHOD(device_probe,     bxe_probe),
 197     DEVMETHOD(device_attach,    bxe_attach),
 198     DEVMETHOD(device_detach,    bxe_detach),
 199     DEVMETHOD(device_shutdown,  bxe_shutdown),
 200     /* Bus interface (bus_if.h) */
 201     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 202     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 203     KOBJMETHOD_END
 204 };
 205
 206 /*
 207  * FreeBSD KLD Module data declaration
 208  */
 209 static driver_t bxe_driver = {
 210     "bxe",                   /* module name */
 211     bxe_methods,             /* event handler */
 212     sizeof(struct bxe_softc) /* extra data */
 213 };
 214
 215 /*
 216  * FreeBSD dev class is needed to manage dev instances and
 217  * to associate with a bus type
 218  */
 219 static devclass_t bxe_devclass;
 220
 221 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 222 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 223 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 224
 225 /* resources needed for unloading a previously loaded device */
 226
 227 #define BXE_PREV_WAIT_NEEDED 1
 228 struct mtx bxe_prev_mtx;
 229 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 230 struct bxe_prev_list_node {
 231     LIST_ENTRY(bxe_prev_list_node) node;
 232     uint8_t bus;
 233     uint8_t slot;
 234     uint8_t path;
 235     uint8_t aer; /* XXX automatic error recovery */
 236     uint8_t undi;
 237 };
 238 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 239
 240 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 241
 242 /* Tunable device values... */
 243
 244 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 245
 246 /* Debug */
 247 unsigned long bxe_debug = 0;
 248 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 249 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 250              &bxe_debug, 0, "Debug logging mode");
 251
 252 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 253 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 254 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 255 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 256            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 257
 258 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 259 static int bxe_queue_count = 4;
 260 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 261 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 262            &bxe_queue_count, 0, "Multi-Queue queue count");
 263
 264 /* max number of buffers per queue (default RX_BD_USABLE) */
 265 static int bxe_max_rx_bufs = 0;
 266 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 267 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 268            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 269
 270 /* Host interrupt coalescing RX tick timer (usecs) */
 271 static int bxe_hc_rx_ticks = 25;
 272 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 273 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 274            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 275
 276 /* Host interrupt coalescing TX tick timer (usecs) */
 277 static int bxe_hc_tx_ticks = 50;
 278 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 279 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 280            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 281
 282 /* Maximum number of Rx packets to process at a time */
 283 static int bxe_rx_budget = 0xffffffff;
 284 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 285 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 286            &bxe_rx_budget, 0, "Rx processing budget");
 287
 288 /* Maximum LRO aggregation size */
 289 static int bxe_max_aggregation_size = 0;
 290 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 291 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 292            &bxe_max_aggregation_size, 0, "max aggregation size");
 293
 294 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 295 static int bxe_mrrs = -1;
 296 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 297 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 298            &bxe_mrrs, 0, "PCIe maximum read request size");
 299
 300 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 301 static int bxe_autogreeen = 0;
 302 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 303 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 304            &bxe_autogreeen, 0, "AutoGrEEEn support");
 305
 306 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 307 static int bxe_udp_rss = 0;
 308 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 309 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 310            &bxe_udp_rss, 0, "UDP RSS support");
 311
 312
 313 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 314
 315 #define STATS_OFFSET32(stat_name)                   \
 316     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 317
 318 #define Q_STATS_OFFSET32(stat_name)                   \
 319     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 320
 321 static const struct {
 322     uint32_t offset;
 323     uint32_t size;
 324     uint32_t flags;
 325 #define STATS_FLAGS_PORT  1
 326 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 327 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 328     char string[STAT_NAME_LEN];
 329 } bxe_eth_stats_arr[] = {
 330     { STATS_OFFSET32(total_bytes_received_hi),
 331                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 332     { STATS_OFFSET32(error_bytes_received_hi),
 333                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 334     { STATS_OFFSET32(total_unicast_packets_received_hi),
 335                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 336     { STATS_OFFSET32(total_multicast_packets_received_hi),
 337                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 338     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 339                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 340     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 341                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 342     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 343                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 344     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 345                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 346     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 347                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 348     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 349                 8, STATS_FLAGS_PORT, "rx_fragments" },
 350     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 351                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 352     { STATS_OFFSET32(no_buff_discard_hi),
 353                 8, STATS_FLAGS_BOTH, "rx_discards" },
 354     { STATS_OFFSET32(mac_filter_discard),
 355                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 356     { STATS_OFFSET32(mf_tag_discard),
 357                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 358     { STATS_OFFSET32(pfc_frames_received_hi),
 359                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 360     { STATS_OFFSET32(pfc_frames_sent_hi),
 361                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 362     { STATS_OFFSET32(brb_drop_hi),
 363                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 364     { STATS_OFFSET32(brb_truncate_hi),
 365                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 366     { STATS_OFFSET32(pause_frames_received_hi),
 367                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 368     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 369                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 370     { STATS_OFFSET32(nig_timer_max),
 371                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 372     { STATS_OFFSET32(total_bytes_transmitted_hi),
 373                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 374     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 375                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 376     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 377                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 378     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 379                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 380     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 381                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 382     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 383                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 384     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 385                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 386     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 387                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 388     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 389                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 390     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 391                 8, STATS_FLAGS_PORT, "tx_deferred" },
 392     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 393                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 394     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 395                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 396     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 397                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 398     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 399                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 400     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 401                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 402     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 403                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 404     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 405                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 406     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 407                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 408     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 409                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 410     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 411                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 412     { STATS_OFFSET32(pause_frames_sent_hi),
 413                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 414     { STATS_OFFSET32(total_tpa_aggregations_hi),
 415                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 416     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 417                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 418     { STATS_OFFSET32(total_tpa_bytes_hi),
 419                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 420     { STATS_OFFSET32(eee_tx_lpi),
 421                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 422     { STATS_OFFSET32(rx_calls),
 423                 4, STATS_FLAGS_FUNC, "rx_calls"},
 424     { STATS_OFFSET32(rx_pkts),
 425                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 426     { STATS_OFFSET32(rx_tpa_pkts),
 427                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 428     { STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 429                 4, STATS_FLAGS_FUNC, "rx_erroneous_jumbo_sge_pkts"},
 430     { STATS_OFFSET32(rx_bxe_service_rxsgl),
 431                 4, STATS_FLAGS_FUNC, "rx_bxe_service_rxsgl"},
 432     { STATS_OFFSET32(rx_jumbo_sge_pkts),
 433                 4, STATS_FLAGS_FUNC, "rx_jumbo_sge_pkts"},
 434     { STATS_OFFSET32(rx_soft_errors),
 435                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 436     { STATS_OFFSET32(rx_hw_csum_errors),
 437                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 438     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 439                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 440     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 441                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 442     { STATS_OFFSET32(rx_budget_reached),
 443                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 444     { STATS_OFFSET32(tx_pkts),
 445                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 446     { STATS_OFFSET32(tx_soft_errors),
 447                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 448     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 449                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 450     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 451                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 452     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 453                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 454     { STATS_OFFSET32(tx_ofld_frames_lso),
 455                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 456     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 457                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 458     { STATS_OFFSET32(tx_encap_failures),
 459                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 460     { STATS_OFFSET32(tx_hw_queue_full),
 461                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 462     { STATS_OFFSET32(tx_hw_max_queue_depth),
 463                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 464     { STATS_OFFSET32(tx_dma_mapping_failure),
 465                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 466     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 467                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 468     { STATS_OFFSET32(tx_window_violation_std),
 469                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 470     { STATS_OFFSET32(tx_window_violation_tso),
 471                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 472     { STATS_OFFSET32(tx_chain_lost_mbuf),
 473                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 474     { STATS_OFFSET32(tx_frames_deferred),
 475                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 476     { STATS_OFFSET32(tx_queue_xoff),
 477                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 478     { STATS_OFFSET32(mbuf_defrag_attempts),
 479                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 480     { STATS_OFFSET32(mbuf_defrag_failures),
 481                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 482     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 483                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 484     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 485                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 486     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 487                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 488     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 489                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 490     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 491                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 492     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 493                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 494     { STATS_OFFSET32(mbuf_alloc_tx),
 495                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 496     { STATS_OFFSET32(mbuf_alloc_rx),
 497                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 498     { STATS_OFFSET32(mbuf_alloc_sge),
 499                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 500     { STATS_OFFSET32(mbuf_alloc_tpa),
 501                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"},
 502     { STATS_OFFSET32(tx_queue_full_return),
 503                 4, STATS_FLAGS_FUNC, "tx_queue_full_return"},
 504     { STATS_OFFSET32(bxe_tx_mq_sc_state_failures),
 505                 4, STATS_FLAGS_FUNC, "bxe_tx_mq_sc_state_failures"},
 506     { STATS_OFFSET32(tx_request_link_down_failures),
 507                 4, STATS_FLAGS_FUNC, "tx_request_link_down_failures"},
 508     { STATS_OFFSET32(bd_avail_too_less_failures),
 509                 4, STATS_FLAGS_FUNC, "bd_avail_too_less_failures"},
 510     { STATS_OFFSET32(tx_mq_not_empty),
 511                 4, STATS_FLAGS_FUNC, "tx_mq_not_empty"},
 512     { STATS_OFFSET32(nsegs_path1_errors),
 513                 4, STATS_FLAGS_FUNC, "nsegs_path1_errors"},
 514     { STATS_OFFSET32(nsegs_path2_errors),
 515                 4, STATS_FLAGS_FUNC, "nsegs_path2_errors"}
 516
 517
 518 };
 519
 520 static const struct {
 521     uint32_t offset;
 522     uint32_t size;
 523     char string[STAT_NAME_LEN];
 524 } bxe_eth_q_stats_arr[] = {
 525     { Q_STATS_OFFSET32(total_bytes_received_hi),
 526                 8, "rx_bytes" },
 527     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 528                 8, "rx_ucast_packets" },
 529     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 530                 8, "rx_mcast_packets" },
 531     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 532                 8, "rx_bcast_packets" },
 533     { Q_STATS_OFFSET32(no_buff_discard_hi),
 534                 8, "rx_discards" },
 535     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 536                 8, "tx_bytes" },
 537     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 538                 8, "tx_ucast_packets" },
 539     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 540                 8, "tx_mcast_packets" },
 541     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 542                 8, "tx_bcast_packets" },
 543     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 544                 8, "tpa_aggregations" },
 545     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 546                 8, "tpa_aggregated_frames"},
 547     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 548                 8, "tpa_bytes"},
 549     { Q_STATS_OFFSET32(rx_calls),
 550                 4, "rx_calls"},
 551     { Q_STATS_OFFSET32(rx_pkts),
 552                 4, "rx_pkts"},
 553     { Q_STATS_OFFSET32(rx_tpa_pkts),
 554                 4, "rx_tpa_pkts"},
 555     { Q_STATS_OFFSET32(rx_erroneous_jumbo_sge_pkts),
 556                 4, "rx_erroneous_jumbo_sge_pkts"},
 557     { Q_STATS_OFFSET32(rx_bxe_service_rxsgl),
 558                 4, "rx_bxe_service_rxsgl"},
 559     { Q_STATS_OFFSET32(rx_jumbo_sge_pkts),
 560                 4, "rx_jumbo_sge_pkts"},
 561     { Q_STATS_OFFSET32(rx_soft_errors),
 562                 4, "rx_soft_errors"},
 563     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 564                 4, "rx_hw_csum_errors"},
 565     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 566                 4, "rx_ofld_frames_csum_ip"},
 567     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 568                 4, "rx_ofld_frames_csum_tcp_udp"},
 569     { Q_STATS_OFFSET32(rx_budget_reached),
 570                 4, "rx_budget_reached"},
 571     { Q_STATS_OFFSET32(tx_pkts),
 572                 4, "tx_pkts"},
 573     { Q_STATS_OFFSET32(tx_soft_errors),
 574                 4, "tx_soft_errors"},
 575     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 576                 4, "tx_ofld_frames_csum_ip"},
 577     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 578                 4, "tx_ofld_frames_csum_tcp"},
 579     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 580                 4, "tx_ofld_frames_csum_udp"},
 581     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 582                 4, "tx_ofld_frames_lso"},
 583     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 584                 4, "tx_ofld_frames_lso_hdr_splits"},
 585     { Q_STATS_OFFSET32(tx_encap_failures),
 586                 4, "tx_encap_failures"},
 587     { Q_STATS_OFFSET32(tx_hw_queue_full),
 588                 4, "tx_hw_queue_full"},
 589     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 590                 4, "tx_hw_max_queue_depth"},
 591     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 592                 4, "tx_dma_mapping_failure"},
 593     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 594                 4, "tx_max_drbr_queue_depth"},
 595     { Q_STATS_OFFSET32(tx_window_violation_std),
 596                 4, "tx_window_violation_std"},
 597     { Q_STATS_OFFSET32(tx_window_violation_tso),
 598                 4, "tx_window_violation_tso"},
 599     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 600                 4, "tx_chain_lost_mbuf"},
 601     { Q_STATS_OFFSET32(tx_frames_deferred),
 602                 4, "tx_frames_deferred"},
 603     { Q_STATS_OFFSET32(tx_queue_xoff),
 604                 4, "tx_queue_xoff"},
 605     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 606                 4, "mbuf_defrag_attempts"},
 607     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 608                 4, "mbuf_defrag_failures"},
 609     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 610                 4, "mbuf_rx_bd_alloc_failed"},
 611     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 612                 4, "mbuf_rx_bd_mapping_failed"},
 613     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 614                 4, "mbuf_rx_tpa_alloc_failed"},
 615     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 616                 4, "mbuf_rx_tpa_mapping_failed"},
 617     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 618                 4, "mbuf_rx_sge_alloc_failed"},
 619     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 620                 4, "mbuf_rx_sge_mapping_failed"},
 621     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 622                 4, "mbuf_alloc_tx"},
 623     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 624                 4, "mbuf_alloc_rx"},
 625     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 626                 4, "mbuf_alloc_sge"},
 627     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 628                 4, "mbuf_alloc_tpa"},
 629     { Q_STATS_OFFSET32(tx_queue_full_return),
 630                 4, "tx_queue_full_return"},
 631     { Q_STATS_OFFSET32(bxe_tx_mq_sc_state_failures),
 632                 4, "bxe_tx_mq_sc_state_failures"},
 633     { Q_STATS_OFFSET32(tx_request_link_down_failures),
 634                 4, "tx_request_link_down_failures"},
 635     { Q_STATS_OFFSET32(bd_avail_too_less_failures),
 636                 4, "bd_avail_too_less_failures"},
 637     { Q_STATS_OFFSET32(tx_mq_not_empty),
 638                 4, "tx_mq_not_empty"},
 639     { Q_STATS_OFFSET32(nsegs_path1_errors),
 640                 4, "nsegs_path1_errors"},
 641     { Q_STATS_OFFSET32(nsegs_path2_errors),
 642                 4, "nsegs_path2_errors"}
 643
 644
 645 };
 646
 647 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 648 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 649
 650
 651 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 652                                  uint8_t          read_cfg,
 653                                  uint8_t          cmng_type);
 654 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 655 static void    storm_memset_cmng(struct bxe_softc *sc,
 656                                  struct cmng_init *cmng,
 657                                  uint8_t          port);
 658 static void    bxe_set_reset_global(struct bxe_softc *sc);
 659 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 660 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 661                                  int              engine);
 662 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 663 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 664                                    uint8_t          *global,
 665                                    uint8_t          print);
 666 static void    bxe_int_disable(struct bxe_softc *sc);
 667 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 668 static void    bxe_pf_disable(struct bxe_softc *sc);
 669 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 670 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 671                                       struct bxe_fastpath *fp,
 672                                       uint16_t            rx_bd_prod,
 673                                       uint16_t            rx_cq_prod,
 674                                       uint16_t            rx_sge_prod);
 675 static void    bxe_link_report_locked(struct bxe_softc *sc);
 676 static void    bxe_link_report(struct bxe_softc *sc);
 677 static void    bxe_link_status_update(struct bxe_softc *sc);
 678 static void    bxe_periodic_callout_func(void *xsc);
 679 static void    bxe_periodic_start(struct bxe_softc *sc);
 680 static void    bxe_periodic_stop(struct bxe_softc *sc);
 681 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 682                                     uint16_t prev_index,
 683                                     uint16_t index);
 684 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 685                                      int                 queue);
 686 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 687                                      uint16_t            index);
 688 static uint8_t bxe_txeof(struct bxe_softc *sc,
 689                          struct bxe_fastpath *fp);
 690 static void    bxe_task_fp(struct bxe_fastpath *fp);
 691 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 692                                      struct mbuf      *m,
 693                                      uint8_t          contents);
 694 static int     bxe_alloc_mem(struct bxe_softc *sc);
 695 static void    bxe_free_mem(struct bxe_softc *sc);
 696 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 697 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 698 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 699 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 700 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 701 static int     bxe_init_locked(struct bxe_softc *sc);
 702 static int     bxe_stop_locked(struct bxe_softc *sc);
 703 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 704                                    int              load_mode);
 705 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 706                                      uint32_t         unload_mode,
 707                                      uint8_t          keep_link);
 708
 709 static void bxe_handle_sp_tq(void *context, int pending);
 710 static void bxe_handle_fp_tq(void *context, int pending);
 711
 712 static int bxe_add_cdev(struct bxe_softc *sc);
 713 static void bxe_del_cdev(struct bxe_softc *sc);
 714 int bxe_grc_dump(struct bxe_softc *sc);
 715 static int bxe_alloc_buf_rings(struct bxe_softc *sc);
 716 static void bxe_free_buf_rings(struct bxe_softc *sc);
 717
 718 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 719 uint32_t
 720 calc_crc32(uint8_t  *crc32_packet,
 721            uint32_t crc32_length,
 722            uint32_t crc32_seed,
 723            uint8_t  complement)
 724 {
 725    uint32_t byte         = 0;
 726    uint32_t bit          = 0;
 727    uint8_t  msb          = 0;
 728    uint32_t temp         = 0;
 729    uint32_t shft         = 0;
 730    uint8_t  current_byte = 0;
 731    uint32_t crc32_result = crc32_seed;
 732    const uint32_t CRC32_POLY = 0x1edc6f41;
 733
 734    if ((crc32_packet == NULL) ||
 735        (crc32_length == 0) ||
 736        ((crc32_length % 8) != 0))
 737     {
 738         return (crc32_result);
 739     }
 740
 741     for (byte = 0; byte < crc32_length; byte = byte + 1)
 742     {
 743         current_byte = crc32_packet[byte];
 744         for (bit = 0; bit < 8; bit = bit + 1)
 745         {
 746             /* msb = crc32_result[31]; */
 747             msb = (uint8_t)(crc32_result >> 31);
 748
 749             crc32_result = crc32_result << 1;
 750
 751             /* it (msb != current_byte[bit]) */
 752             if (msb != (0x1 & (current_byte >> bit)))
 753             {
 754                 crc32_result = crc32_result ^ CRC32_POLY;
 755                 /* crc32_result[0] = 1 */
 756                 crc32_result |= 1;
 757             }
 758         }
 759     }
 760
 761     /* Last step is to:
 762      * 1. "mirror" every bit
 763      * 2. swap the 4 bytes
 764      * 3. complement each bit
 765      */
 766
 767     /* Mirror */
 768     temp = crc32_result;
 769     shft = sizeof(crc32_result) * 8 - 1;
 770
 771     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 772     {
 773         temp <<= 1;
 774         temp |= crc32_result & 1;
 775         shft-- ;
 776     }
 777
 778     /* temp[31-bit] = crc32_result[bit] */
 779     temp <<= shft;
 780
 781     /* Swap */
 782     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 783     {
 784         uint32_t t0, t1, t2, t3;
 785         t0 = (0x000000ff & (temp >> 24));
 786         t1 = (0x0000ff00 & (temp >> 8));
 787         t2 = (0x00ff0000 & (temp << 8));
 788         t3 = (0xff000000 & (temp << 24));
 789         crc32_result = t0 | t1 | t2 | t3;
 790     }
 791
 792     /* Complement */
 793     if (complement)
 794     {
 795         crc32_result = ~crc32_result;
 796     }
 797
 798     return (crc32_result);
 799 }
 800
 801 int
 802 bxe_test_bit(int                    nr,
 803              volatile unsigned long *addr)
 804 {
 805     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 806 }
 807
 808 void
 809 bxe_set_bit(unsigned int           nr,
 810             volatile unsigned long *addr)
 811 {
 812     atomic_set_acq_long(addr, (1 << nr));
 813 }
 814
 815 void
 816 bxe_clear_bit(int                    nr,
 817               volatile unsigned long *addr)
 818 {
 819     atomic_clear_acq_long(addr, (1 << nr));
 820 }
 821
 822 int
 823 bxe_test_and_set_bit(int                    nr,
 824                        volatile unsigned long *addr)
 825 {
 826     unsigned long x;
 827     nr = (1 << nr);
 828     do {
 829         x = *addr;
 830     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 831     // if (x & nr) bit_was_set; else bit_was_not_set;
 832     return (x & nr);
 833 }
 834
 835 int
 836 bxe_test_and_clear_bit(int                    nr,
 837                        volatile unsigned long *addr)
 838 {
 839     unsigned long x;
 840     nr = (1 << nr);
 841     do {
 842         x = *addr;
 843     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 844     // if (x & nr) bit_was_set; else bit_was_not_set;
 845     return (x & nr);
 846 }
 847
 848 int
 849 bxe_cmpxchg(volatile int *addr,
 850             int          old,
 851             int          new)
 852 {
 853     int x;
 854     do {
 855         x = *addr;
 856     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 857     return (x);
 858 }
 859
 860 /*
 861  * Get DMA memory from the OS.
 862  *
 863  * Validates that the OS has provided DMA buffers in response to a
 864  * bus_dmamap_load call and saves the physical address of those buffers.
 865  * When the callback is used the OS will return 0 for the mapping function
 866  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 867  * failures back to the caller.
 868  *
 869  * Returns:
 870  *   Nothing.
 871  */
 872 static void
 873 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 874 {
 875     struct bxe_dma *dma = arg;
 876
 877     if (error) {
 878         dma->paddr = 0;
 879         dma->nseg  = 0;
 880         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 881     } else {
 882         dma->paddr = segs->ds_addr;
 883         dma->nseg  = nseg;
 884     }
 885 }
 886
 887 /*
 888  * Allocate a block of memory and map it for DMA. No partial completions
 889  * allowed and release any resources acquired if we can't acquire all
 890  * resources.
 891  *
 892  * Returns:
 893  *   0 = Success, !0 = Failure
 894  */
 895 int
 896 bxe_dma_alloc(struct bxe_softc *sc,
 897               bus_size_t       size,
 898               struct bxe_dma   *dma,
 899               const char       *msg)
 900 {
 901     int rc;
 902
 903     if (dma->size > 0) {
 904         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 905               (unsigned long)dma->size);
 906         return (1);
 907     }
 908
 909     memset(dma, 0, sizeof(*dma)); /* sanity */
 910     dma->sc   = sc;
 911     dma->size = size;
 912     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 913
 914     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 915                             BCM_PAGE_SIZE,      /* alignment */
 916                             0,                  /* boundary limit */
 917                             BUS_SPACE_MAXADDR,  /* restricted low */
 918                             BUS_SPACE_MAXADDR,  /* restricted hi */
 919                             NULL,               /* addr filter() */
 920                             NULL,               /* addr filter() arg */
 921                             size,               /* max map size */
 922                             1,                  /* num discontinuous */
 923                             size,               /* max seg size */
 924                             BUS_DMA_ALLOCNOW,   /* flags */
 925                             NULL,               /* lock() */
 926                             NULL,               /* lock() arg */
 927                             &dma->tag);         /* returned dma tag */
 928     if (rc != 0) {
 929         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 930         memset(dma, 0, sizeof(*dma));
 931         return (1);
 932     }
 933
 934     rc = bus_dmamem_alloc(dma->tag,
 935                           (void **)&dma->vaddr,
 936                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 937                           &dma->map);
 938     if (rc != 0) {
 939         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 940         bus_dma_tag_destroy(dma->tag);
 941         memset(dma, 0, sizeof(*dma));
 942         return (1);
 943     }
 944
 945     rc = bus_dmamap_load(dma->tag,
 946                          dma->map,
 947                          dma->vaddr,
 948                          size,
 949                          bxe_dma_map_addr, /* BLOGD in here */
 950                          dma,
 951                          BUS_DMA_NOWAIT);
 952     if (rc != 0) {
 953         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 954         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 955         bus_dma_tag_destroy(dma->tag);
 956         memset(dma, 0, sizeof(*dma));
 957         return (1);
 958     }
 959
 960     return (0);
 961 }
 962
 963 void
 964 bxe_dma_free(struct bxe_softc *sc,
 965              struct bxe_dma   *dma)
 966 {
 967     if (dma->size > 0) {
 968         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
 969
 970         bus_dmamap_sync(dma->tag, dma->map,
 971                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
 972         bus_dmamap_unload(dma->tag, dma->map);
 973         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 974         bus_dma_tag_destroy(dma->tag);
 975     }
 976
 977     memset(dma, 0, sizeof(*dma));
 978 }
 979
 980 /*
 981  * These indirect read and write routines are only during init.
 982  * The locking is handled by the MCP.
 983  */
 984
 985 void
 986 bxe_reg_wr_ind(struct bxe_softc *sc,
 987                uint32_t         addr,
 988                uint32_t         val)
 989 {
 990     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
 991     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
 992     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
 993 }
 994
 995 uint32_t
 996 bxe_reg_rd_ind(struct bxe_softc *sc,
 997                uint32_t         addr)
 998 {
 999     uint32_t val;
1000
1001     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1002     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1003     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1004
1005     return (val);
1006 }
1007
1008 static int
1009 bxe_acquire_hw_lock(struct bxe_softc *sc,
1010                     uint32_t         resource)
1011 {
1012     uint32_t lock_status;
1013     uint32_t resource_bit = (1 << resource);
1014     int func = SC_FUNC(sc);
1015     uint32_t hw_lock_control_reg;
1016     int cnt;
1017
1018     /* validate the resource is within range */
1019     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1020         BLOGE(sc, "(resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE)"
1021             " resource_bit 0x%x\n", resource, resource_bit);
1022         return (-1);
1023     }
1024
1025     if (func <= 5) {
1026         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1027     } else {
1028         hw_lock_control_reg =
1029                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1030     }
1031
1032     /* validate the resource is not already taken */
1033     lock_status = REG_RD(sc, hw_lock_control_reg);
1034     if (lock_status & resource_bit) {
1035         BLOGE(sc, "resource (0x%x) in use (status 0x%x bit 0x%x)\n",
1036               resource, lock_status, resource_bit);
1037         return (-1);
1038     }
1039
1040     /* try every 5ms for 5 seconds */
1041     for (cnt = 0; cnt < 1000; cnt++) {
1042         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1043         lock_status = REG_RD(sc, hw_lock_control_reg);
1044         if (lock_status & resource_bit) {
1045             return (0);
1046         }
1047         DELAY(5000);
1048     }
1049
1050     BLOGE(sc, "Resource 0x%x resource_bit 0x%x lock timeout!\n",
1051         resource, resource_bit);
1052     return (-1);
1053 }
1054
1055 static int
1056 bxe_release_hw_lock(struct bxe_softc *sc,
1057                     uint32_t         resource)
1058 {
1059     uint32_t lock_status;
1060     uint32_t resource_bit = (1 << resource);
1061     int func = SC_FUNC(sc);
1062     uint32_t hw_lock_control_reg;
1063
1064     /* validate the resource is within range */
1065     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1066         BLOGE(sc, "(resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE)"
1067             " resource_bit 0x%x\n", resource, resource_bit);
1068         return (-1);
1069     }
1070
1071     if (func <= 5) {
1072         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1073     } else {
1074         hw_lock_control_reg =
1075                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1076     }
1077
1078     /* validate the resource is currently taken */
1079     lock_status = REG_RD(sc, hw_lock_control_reg);
1080     if (!(lock_status & resource_bit)) {
1081         BLOGE(sc, "resource (0x%x) not in use (status 0x%x bit 0x%x)\n",
1082               resource, lock_status, resource_bit);
1083         return (-1);
1084     }
1085
1086     REG_WR(sc, hw_lock_control_reg, resource_bit);
1087     return (0);
1088 }
1089 static void bxe_acquire_phy_lock(struct bxe_softc *sc)
1090 {
1091         BXE_PHY_LOCK(sc);
1092         bxe_acquire_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1093 }
1094
1095 static void bxe_release_phy_lock(struct bxe_softc *sc)
1096 {
1097         bxe_release_hw_lock(sc,HW_LOCK_RESOURCE_MDIO);
1098         BXE_PHY_UNLOCK(sc);
1099 }
1100 /*
1101  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1102  * had we done things the other way around, if two pfs from the same port
1103  * would attempt to access nvram at the same time, we could run into a
1104  * scenario such as:
1105  * pf A takes the port lock.
1106  * pf B succeeds in taking the same lock since they are from the same port.
1107  * pf A takes the per pf misc lock. Performs eeprom access.
1108  * pf A finishes. Unlocks the per pf misc lock.
1109  * Pf B takes the lock and proceeds to perform it's own access.
1110  * pf A unlocks the per port lock, while pf B is still working (!).
1111  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1112  * access corrupted by pf B).*
1113  */
1114 static int
1115 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1116 {
1117     int port = SC_PORT(sc);
1118     int count, i;
1119     uint32_t val = 0;
1120
1121     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1122     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1123
1124     /* adjust timeout for emulation/FPGA */
1125     count = NVRAM_TIMEOUT_COUNT;
1126     if (CHIP_REV_IS_SLOW(sc)) {
1127         count *= 100;
1128     }
1129
1130     /* request access to nvram interface */
1131     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1132            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1133
1134     for (i = 0; i < count*10; i++) {
1135         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1136         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1137             break;
1138         }
1139
1140         DELAY(5);
1141     }
1142
1143     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1144         BLOGE(sc, "Cannot get access to nvram interface "
1145             "port %d val 0x%x (MCPR_NVM_SW_ARB_ARB_ARB1 << port)\n",
1146             port, val);
1147         return (-1);
1148     }
1149
1150     return (0);
1151 }
1152
1153 static int
1154 bxe_release_nvram_lock(struct bxe_softc *sc)
1155 {
1156     int port = SC_PORT(sc);
1157     int count, i;
1158     uint32_t val = 0;
1159
1160     /* adjust timeout for emulation/FPGA */
1161     count = NVRAM_TIMEOUT_COUNT;
1162     if (CHIP_REV_IS_SLOW(sc)) {
1163         count *= 100;
1164     }
1165
1166     /* relinquish nvram interface */
1167     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1168            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1169
1170     for (i = 0; i < count*10; i++) {
1171         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1172         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1173             break;
1174         }
1175
1176         DELAY(5);
1177     }
1178
1179     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1180         BLOGE(sc, "Cannot free access to nvram interface "
1181             "port %d val 0x%x (MCPR_NVM_SW_ARB_ARB_ARB1 << port)\n",
1182             port, val);
1183         return (-1);
1184     }
1185
1186     /* release HW lock: protect against other PFs in PF Direct Assignment */
1187     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1188
1189     return (0);
1190 }
1191
1192 static void
1193 bxe_enable_nvram_access(struct bxe_softc *sc)
1194 {
1195     uint32_t val;
1196
1197     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1198
1199     /* enable both bits, even on read */
1200     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1201            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1202 }
1203
1204 static void
1205 bxe_disable_nvram_access(struct bxe_softc *sc)
1206 {
1207     uint32_t val;
1208
1209     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1210
1211     /* disable both bits, even after read */
1212     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1213            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1214                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1215 }
1216
1217 static int
1218 bxe_nvram_read_dword(struct bxe_softc *sc,
1219                      uint32_t         offset,
1220                      uint32_t         *ret_val,
1221                      uint32_t         cmd_flags)
1222 {
1223     int count, i, rc;
1224     uint32_t val;
1225
1226     /* build the command word */
1227     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1228
1229     /* need to clear DONE bit separately */
1230     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1231
1232     /* address of the NVRAM to read from */
1233     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1234            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1235
1236     /* issue a read command */
1237     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1238
1239     /* adjust timeout for emulation/FPGA */
1240     count = NVRAM_TIMEOUT_COUNT;
1241     if (CHIP_REV_IS_SLOW(sc)) {
1242         count *= 100;
1243     }
1244
1245     /* wait for completion */
1246     *ret_val = 0;
1247     rc = -1;
1248     for (i = 0; i < count; i++) {
1249         DELAY(5);
1250         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1251
1252         if (val & MCPR_NVM_COMMAND_DONE) {
1253             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1254             /* we read nvram data in cpu order
1255              * but ethtool sees it as an array of bytes
1256              * converting to big-endian will do the work
1257              */
1258             *ret_val = htobe32(val);
1259             rc = 0;
1260             break;
1261         }
1262     }
1263
1264     if (rc == -1) {
1265         BLOGE(sc, "nvram read timeout expired "
1266             "(offset 0x%x cmd_flags 0x%x val 0x%x)\n",
1267             offset, cmd_flags, val);
1268     }
1269
1270     return (rc);
1271 }
1272
1273 static int
1274 bxe_nvram_read(struct bxe_softc *sc,
1275                uint32_t         offset,
1276                uint8_t          *ret_buf,
1277                int              buf_size)
1278 {
1279     uint32_t cmd_flags;
1280     uint32_t val;
1281     int rc;
1282
1283     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1284         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1285               offset, buf_size);
1286         return (-1);
1287     }
1288
1289     if ((offset + buf_size) > sc->devinfo.flash_size) {
1290         BLOGE(sc, "Invalid parameter, "
1291                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1292               offset, buf_size, sc->devinfo.flash_size);
1293         return (-1);
1294     }
1295
1296     /* request access to nvram interface */
1297     rc = bxe_acquire_nvram_lock(sc);
1298     if (rc) {
1299         return (rc);
1300     }
1301
1302     /* enable access to nvram interface */
1303     bxe_enable_nvram_access(sc);
1304
1305     /* read the first word(s) */
1306     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1307     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1308         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1309         memcpy(ret_buf, &val, 4);
1310
1311         /* advance to the next dword */
1312         offset += sizeof(uint32_t);
1313         ret_buf += sizeof(uint32_t);
1314         buf_size -= sizeof(uint32_t);
1315         cmd_flags = 0;
1316     }
1317
1318     if (rc == 0) {
1319         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1320         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1321         memcpy(ret_buf, &val, 4);
1322     }
1323
1324     /* disable access to nvram interface */
1325     bxe_disable_nvram_access(sc);
1326     bxe_release_nvram_lock(sc);
1327
1328     return (rc);
1329 }
1330
1331 static int
1332 bxe_nvram_write_dword(struct bxe_softc *sc,
1333                       uint32_t         offset,
1334                       uint32_t         val,
1335                       uint32_t         cmd_flags)
1336 {
1337     int count, i, rc;
1338
1339     /* build the command word */
1340     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1341
1342     /* need to clear DONE bit separately */
1343     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1344
1345     /* write the data */
1346     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1347
1348     /* address of the NVRAM to write to */
1349     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1350            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1351
1352     /* issue the write command */
1353     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1354
1355     /* adjust timeout for emulation/FPGA */
1356     count = NVRAM_TIMEOUT_COUNT;
1357     if (CHIP_REV_IS_SLOW(sc)) {
1358         count *= 100;
1359     }
1360
1361     /* wait for completion */
1362     rc = -1;
1363     for (i = 0; i < count; i++) {
1364         DELAY(5);
1365         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1366         if (val & MCPR_NVM_COMMAND_DONE) {
1367             rc = 0;
1368             break;
1369         }
1370     }
1371
1372     if (rc == -1) {
1373         BLOGE(sc, "nvram write timeout expired "
1374             "(offset 0x%x cmd_flags 0x%x val 0x%x)\n",
1375             offset, cmd_flags, val);
1376     }
1377
1378     return (rc);
1379 }
1380
1381 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1382
1383 static int
1384 bxe_nvram_write1(struct bxe_softc *sc,
1385                  uint32_t         offset,
1386                  uint8_t          *data_buf,
1387                  int              buf_size)
1388 {
1389     uint32_t cmd_flags;
1390     uint32_t align_offset;
1391     uint32_t val;
1392     int rc;
1393
1394     if ((offset + buf_size) > sc->devinfo.flash_size) {
1395         BLOGE(sc, "Invalid parameter, "
1396                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1397               offset, buf_size, sc->devinfo.flash_size);
1398         return (-1);
1399     }
1400
1401     /* request access to nvram interface */
1402     rc = bxe_acquire_nvram_lock(sc);
1403     if (rc) {
1404         return (rc);
1405     }
1406
1407     /* enable access to nvram interface */
1408     bxe_enable_nvram_access(sc);
1409
1410     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1411     align_offset = (offset & ~0x03);
1412     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1413
1414     if (rc == 0) {
1415         val &= ~(0xff << BYTE_OFFSET(offset));
1416         val |= (*data_buf << BYTE_OFFSET(offset));
1417
1418         /* nvram data is returned as an array of bytes
1419          * convert it back to cpu order
1420          */
1421         val = be32toh(val);
1422
1423         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1424     }
1425
1426     /* disable access to nvram interface */
1427     bxe_disable_nvram_access(sc);
1428     bxe_release_nvram_lock(sc);
1429
1430     return (rc);
1431 }
1432
1433 static int
1434 bxe_nvram_write(struct bxe_softc *sc,
1435                 uint32_t         offset,
1436                 uint8_t          *data_buf,
1437                 int              buf_size)
1438 {
1439     uint32_t cmd_flags;
1440     uint32_t val;
1441     uint32_t written_so_far;
1442     int rc;
1443
1444     if (buf_size == 1) {
1445         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1446     }
1447
1448     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1449         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1450               offset, buf_size);
1451         return (-1);
1452     }
1453
1454     if (buf_size == 0) {
1455         return (0); /* nothing to do */
1456     }
1457
1458     if ((offset + buf_size) > sc->devinfo.flash_size) {
1459         BLOGE(sc, "Invalid parameter, "
1460                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1461               offset, buf_size, sc->devinfo.flash_size);
1462         return (-1);
1463     }
1464
1465     /* request access to nvram interface */
1466     rc = bxe_acquire_nvram_lock(sc);
1467     if (rc) {
1468         return (rc);
1469     }
1470
1471     /* enable access to nvram interface */
1472     bxe_enable_nvram_access(sc);
1473
1474     written_so_far = 0;
1475     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1476     while ((written_so_far < buf_size) && (rc == 0)) {
1477         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1478             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1479         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1480             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1481         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1482             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1483         }
1484
1485         memcpy(&val, data_buf, 4);
1486
1487         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1488
1489         /* advance to the next dword */
1490         offset += sizeof(uint32_t);
1491         data_buf += sizeof(uint32_t);
1492         written_so_far += sizeof(uint32_t);
1493         cmd_flags = 0;
1494     }
1495
1496     /* disable access to nvram interface */
1497     bxe_disable_nvram_access(sc);
1498     bxe_release_nvram_lock(sc);
1499
1500     return (rc);
1501 }
1502
1503 /* copy command into DMAE command memory and set DMAE command Go */
1504 void
1505 bxe_post_dmae(struct bxe_softc    *sc,
1506               struct dmae_cmd *dmae,
1507               int                 idx)
1508 {
1509     uint32_t cmd_offset;
1510     int i;
1511
1512     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_cmd) * idx));
1513     for (i = 0; i < ((sizeof(struct dmae_cmd) / 4)); i++) {
1514         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1515     }
1516
1517     REG_WR(sc, dmae_reg_go_c[idx], 1);
1518 }
1519
1520 uint32_t
1521 bxe_dmae_opcode_add_comp(uint32_t opcode,
1522                          uint8_t  comp_type)
1523 {
1524     return (opcode | ((comp_type << DMAE_CMD_C_DST_SHIFT) |
1525                       DMAE_CMD_C_TYPE_ENABLE));
1526 }
1527
1528 uint32_t
1529 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1530 {
1531     return (opcode & ~DMAE_CMD_SRC_RESET);
1532 }
1533
1534 uint32_t
1535 bxe_dmae_opcode(struct bxe_softc *sc,
1536                 uint8_t          src_type,
1537                 uint8_t          dst_type,
1538                 uint8_t          with_comp,
1539                 uint8_t          comp_type)
1540 {
1541     uint32_t opcode = 0;
1542
1543     opcode |= ((src_type << DMAE_CMD_SRC_SHIFT) |
1544                (dst_type << DMAE_CMD_DST_SHIFT));
1545
1546     opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
1547
1548     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1549
1550     opcode |= ((SC_VN(sc) << DMAE_CMD_E1HVN_SHIFT) |
1551                (SC_VN(sc) << DMAE_CMD_DST_VN_SHIFT));
1552
1553     opcode |= (DMAE_COM_SET_ERR << DMAE_CMD_ERR_POLICY_SHIFT);
1554
1555 #ifdef __BIG_ENDIAN
1556     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1557 #else
1558     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1559 #endif
1560
1561     if (with_comp) {
1562         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1563     }
1564
1565     return (opcode);
1566 }
1567
1568 static void
1569 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1570                         struct dmae_cmd *dmae,
1571                         uint8_t             src_type,
1572                         uint8_t             dst_type)
1573 {
1574     memset(dmae, 0, sizeof(struct dmae_cmd));
1575
1576     /* set the opcode */
1577     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1578                                    TRUE, DMAE_COMP_PCI);
1579
1580     /* fill in the completion parameters */
1581     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1582     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1583     dmae->comp_val     = DMAE_COMP_VAL;
1584 }
1585
1586 /* issue a DMAE command over the init channel and wait for completion */
1587 static int
1588 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1589                          struct dmae_cmd *dmae)
1590 {
1591     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1592     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1593
1594     BXE_DMAE_LOCK(sc);
1595
1596     /* reset completion */
1597     *wb_comp = 0;
1598
1599     /* post the command on the channel used for initializations */
1600     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1601
1602     /* wait for completion */
1603     DELAY(5);
1604
1605     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1606         if (!timeout ||
1607             (sc->recovery_state != BXE_RECOVERY_DONE &&
1608              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1609             BLOGE(sc, "DMAE timeout! *wb_comp 0x%x recovery_state 0x%x\n",
1610                 *wb_comp, sc->recovery_state);
1611             BXE_DMAE_UNLOCK(sc);
1612             return (DMAE_TIMEOUT);
1613         }
1614
1615         timeout--;
1616         DELAY(50);
1617     }
1618
1619     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1620         BLOGE(sc, "DMAE PCI error! *wb_comp 0x%x recovery_state 0x%x\n",
1621                 *wb_comp, sc->recovery_state);
1622         BXE_DMAE_UNLOCK(sc);
1623         return (DMAE_PCI_ERROR);
1624     }
1625
1626     BXE_DMAE_UNLOCK(sc);
1627     return (0);
1628 }
1629
1630 void
1631 bxe_read_dmae(struct bxe_softc *sc,
1632               uint32_t         src_addr,
1633               uint32_t         len32)
1634 {
1635     struct dmae_cmd dmae;
1636     uint32_t *data;
1637     int i, rc;
1638
1639     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1640
1641     if (!sc->dmae_ready) {
1642         data = BXE_SP(sc, wb_data[0]);
1643
1644         for (i = 0; i < len32; i++) {
1645             data[i] = (CHIP_IS_E1(sc)) ?
1646                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1647                           REG_RD(sc, (src_addr + (i * 4)));
1648         }
1649
1650         return;
1651     }
1652
1653     /* set opcode and fixed command fields */
1654     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1655
1656     /* fill in addresses and len */
1657     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1658     dmae.src_addr_hi = 0;
1659     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1660     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1661     dmae.len         = len32;
1662
1663     /* issue the command and wait for completion */
1664     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1665         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1666     };
1667 }
1668
1669 void
1670 bxe_write_dmae(struct bxe_softc *sc,
1671                bus_addr_t       dma_addr,
1672                uint32_t         dst_addr,
1673                uint32_t         len32)
1674 {
1675     struct dmae_cmd dmae;
1676     int rc;
1677
1678     if (!sc->dmae_ready) {
1679         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1680
1681         if (CHIP_IS_E1(sc)) {
1682             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1683         } else {
1684             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1685         }
1686
1687         return;
1688     }
1689
1690     /* set opcode and fixed command fields */
1691     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1692
1693     /* fill in addresses and len */
1694     dmae.src_addr_lo = U64_LO(dma_addr);
1695     dmae.src_addr_hi = U64_HI(dma_addr);
1696     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1697     dmae.dst_addr_hi = 0;
1698     dmae.len         = len32;
1699
1700     /* issue the command and wait for completion */
1701     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1702         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1703     }
1704 }
1705
1706 void
1707 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1708                         bus_addr_t       phys_addr,
1709                         uint32_t         addr,
1710                         uint32_t         len)
1711 {
1712     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1713     int offset = 0;
1714
1715     while (len > dmae_wr_max) {
1716         bxe_write_dmae(sc,
1717                        (phys_addr + offset), /* src DMA address */
1718                        (addr + offset),      /* dst GRC address */
1719                        dmae_wr_max);
1720         offset += (dmae_wr_max * 4);
1721         len -= dmae_wr_max;
1722     }
1723
1724     bxe_write_dmae(sc,
1725                    (phys_addr + offset), /* src DMA address */
1726                    (addr + offset),      /* dst GRC address */
1727                    len);
1728 }
1729
1730 void
1731 bxe_set_ctx_validation(struct bxe_softc   *sc,
1732                        struct eth_context *cxt,
1733                        uint32_t           cid)
1734 {
1735     /* ustorm cxt validation */
1736     cxt->ustorm_ag_context.cdu_usage =
1737         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1738             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1739     /* xcontext validation */
1740     cxt->xstorm_ag_context.cdu_reserved =
1741         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1742             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1743 }
1744
1745 static void
1746 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1747                             uint8_t          port,
1748                             uint8_t          fw_sb_id,
1749                             uint8_t          sb_index,
1750                             uint8_t          ticks)
1751 {
1752     uint32_t addr =
1753         (BAR_CSTRORM_INTMEM +
1754          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1755
1756     REG_WR8(sc, addr, ticks);
1757
1758     BLOGD(sc, DBG_LOAD,
1759           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1760           port, fw_sb_id, sb_index, ticks);
1761 }
1762
1763 static void
1764 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1765                             uint8_t          port,
1766                             uint16_t         fw_sb_id,
1767                             uint8_t          sb_index,
1768                             uint8_t          disable)
1769 {
1770     uint32_t enable_flag =
1771         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1772     uint32_t addr =
1773         (BAR_CSTRORM_INTMEM +
1774          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1775     uint8_t flags;
1776
1777     /* clear and set */
1778     flags = REG_RD8(sc, addr);
1779     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1780     flags |= enable_flag;
1781     REG_WR8(sc, addr, flags);
1782
1783     BLOGD(sc, DBG_LOAD,
1784           "port %d fw_sb_id %d sb_index %d disable %d\n",
1785           port, fw_sb_id, sb_index, disable);
1786 }
1787
1788 void
1789 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1790                              uint8_t          fw_sb_id,
1791                              uint8_t          sb_index,
1792                              uint8_t          disable,
1793                              uint16_t         usec)
1794 {
1795     int port = SC_PORT(sc);
1796     uint8_t ticks = (usec / 4); /* XXX ??? */
1797
1798     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1799
1800     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1801     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1802 }
1803
1804 void
1805 elink_cb_udelay(struct bxe_softc *sc,
1806                 uint32_t         usecs)
1807 {
1808     DELAY(usecs);
1809 }
1810
1811 uint32_t
1812 elink_cb_reg_read(struct bxe_softc *sc,
1813                   uint32_t         reg_addr)
1814 {
1815     return (REG_RD(sc, reg_addr));
1816 }
1817
1818 void
1819 elink_cb_reg_write(struct bxe_softc *sc,
1820                    uint32_t         reg_addr,
1821                    uint32_t         val)
1822 {
1823     REG_WR(sc, reg_addr, val);
1824 }
1825
1826 void
1827 elink_cb_reg_wb_write(struct bxe_softc *sc,
1828                       uint32_t         offset,
1829                       uint32_t         *wb_write,
1830                       uint16_t         len)
1831 {
1832     REG_WR_DMAE(sc, offset, wb_write, len);
1833 }
1834
1835 void
1836 elink_cb_reg_wb_read(struct bxe_softc *sc,
1837                      uint32_t         offset,
1838                      uint32_t         *wb_write,
1839                      uint16_t         len)
1840 {
1841     REG_RD_DMAE(sc, offset, wb_write, len);
1842 }
1843
1844 uint8_t
1845 elink_cb_path_id(struct bxe_softc *sc)
1846 {
1847     return (SC_PATH(sc));
1848 }
1849
1850 void
1851 elink_cb_event_log(struct bxe_softc     *sc,
1852                    const elink_log_id_t elink_log_id,
1853                    ...)
1854 {
1855     /* XXX */
1856     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1857 }
1858
1859 static int
1860 bxe_set_spio(struct bxe_softc *sc,
1861              int              spio,
1862              uint32_t         mode)
1863 {
1864     uint32_t spio_reg;
1865
1866     /* Only 2 SPIOs are configurable */
1867     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1868         BLOGE(sc, "Invalid SPIO 0x%x mode 0x%x\n", spio, mode);
1869         return (-1);
1870     }
1871
1872     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1873
1874     /* read SPIO and mask except the float bits */
1875     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1876
1877     switch (mode) {
1878     case MISC_SPIO_OUTPUT_LOW:
1879         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1880         /* clear FLOAT and set CLR */
1881         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1882         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1883         break;
1884
1885     case MISC_SPIO_OUTPUT_HIGH:
1886         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1887         /* clear FLOAT and set SET */
1888         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1889         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1890         break;
1891
1892     case MISC_SPIO_INPUT_HI_Z:
1893         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1894         /* set FLOAT */
1895         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1896         break;
1897
1898     default:
1899         break;
1900     }
1901
1902     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1903     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1904
1905     return (0);
1906 }
1907
1908 static int
1909 bxe_gpio_read(struct bxe_softc *sc,
1910               int              gpio_num,
1911               uint8_t          port)
1912 {
1913     /* The GPIO should be swapped if swap register is set and active */
1914     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1915                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1916     int gpio_shift = (gpio_num +
1917                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1918     uint32_t gpio_mask = (1 << gpio_shift);
1919     uint32_t gpio_reg;
1920
1921     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1922         BLOGE(sc, "Invalid GPIO %d port 0x%x gpio_port %d gpio_shift %d"
1923             " gpio_mask 0x%x\n", gpio_num, port, gpio_port, gpio_shift,
1924             gpio_mask);
1925         return (-1);
1926     }
1927
1928     /* read GPIO value */
1929     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1930
1931     /* get the requested pin value */
1932     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
1933 }
1934
1935 static int
1936 bxe_gpio_write(struct bxe_softc *sc,
1937                int              gpio_num,
1938                uint32_t         mode,
1939                uint8_t          port)
1940 {
1941     /* The GPIO should be swapped if swap register is set and active */
1942     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1943                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1944     int gpio_shift = (gpio_num +
1945                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1946     uint32_t gpio_mask = (1 << gpio_shift);
1947     uint32_t gpio_reg;
1948
1949     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1950         BLOGE(sc, "Invalid GPIO %d mode 0x%x port 0x%x gpio_port %d"
1951             " gpio_shift %d gpio_mask 0x%x\n",
1952             gpio_num, mode, port, gpio_port, gpio_shift, gpio_mask);
1953         return (-1);
1954     }
1955
1956     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1957
1958     /* read GPIO and mask except the float bits */
1959     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1960
1961     switch (mode) {
1962     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1963         BLOGD(sc, DBG_PHY,
1964               "Set GPIO %d (shift %d) -> output low\n",
1965               gpio_num, gpio_shift);
1966         /* clear FLOAT and set CLR */
1967         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1968         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1969         break;
1970
1971     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1972         BLOGD(sc, DBG_PHY,
1973               "Set GPIO %d (shift %d) -> output high\n",
1974               gpio_num, gpio_shift);
1975         /* clear FLOAT and set SET */
1976         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1977         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1978         break;
1979
1980     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1981         BLOGD(sc, DBG_PHY,
1982               "Set GPIO %d (shift %d) -> input\n",
1983               gpio_num, gpio_shift);
1984         /* set FLOAT */
1985         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1986         break;
1987
1988     default:
1989         break;
1990     }
1991
1992     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
1993     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1994
1995     return (0);
1996 }
1997
1998 static int
1999 bxe_gpio_mult_write(struct bxe_softc *sc,
2000                     uint8_t          pins,
2001                     uint32_t         mode)
2002 {
2003     uint32_t gpio_reg;
2004
2005     /* any port swapping should be handled by caller */
2006
2007     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2008
2009     /* read GPIO and mask except the float bits */
2010     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2011     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2012     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2013     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2014
2015     switch (mode) {
2016     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2017         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2018         /* set CLR */
2019         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2020         break;
2021
2022     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2023         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2024         /* set SET */
2025         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2026         break;
2027
2028     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2029         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2030         /* set FLOAT */
2031         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2032         break;
2033
2034     default:
2035         BLOGE(sc, "Invalid GPIO mode assignment pins 0x%x mode 0x%x"
2036             " gpio_reg 0x%x\n", pins, mode, gpio_reg);
2037         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2038         return (-1);
2039     }
2040
2041     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2042     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2043
2044     return (0);
2045 }
2046
2047 static int
2048 bxe_gpio_int_write(struct bxe_softc *sc,
2049                    int              gpio_num,
2050                    uint32_t         mode,
2051                    uint8_t          port)
2052 {
2053     /* The GPIO should be swapped if swap register is set and active */
2054     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2055                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2056     int gpio_shift = (gpio_num +
2057                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2058     uint32_t gpio_mask = (1 << gpio_shift);
2059     uint32_t gpio_reg;
2060
2061     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2062         BLOGE(sc, "Invalid GPIO %d mode 0x%x port 0x%x gpio_port %d"
2063             " gpio_shift %d gpio_mask 0x%x\n",
2064             gpio_num, mode, port, gpio_port, gpio_shift, gpio_mask);
2065         return (-1);
2066     }
2067
2068     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2069
2070     /* read GPIO int */
2071     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2072
2073     switch (mode) {
2074     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2075         BLOGD(sc, DBG_PHY,
2076               "Clear GPIO INT %d (shift %d) -> output low\n",
2077               gpio_num, gpio_shift);
2078         /* clear SET and set CLR */
2079         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2080         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2081         break;
2082
2083     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2084         BLOGD(sc, DBG_PHY,
2085               "Set GPIO INT %d (shift %d) -> output high\n",
2086               gpio_num, gpio_shift);
2087         /* clear CLR and set SET */
2088         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2089         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2090         break;
2091
2092     default:
2093         break;
2094     }
2095
2096     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2097     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2098
2099     return (0);
2100 }
2101
2102 uint32_t
2103 elink_cb_gpio_read(struct bxe_softc *sc,
2104                    uint16_t         gpio_num,
2105                    uint8_t          port)
2106 {
2107     return (bxe_gpio_read(sc, gpio_num, port));
2108 }
2109
2110 uint8_t
2111 elink_cb_gpio_write(struct bxe_softc *sc,
2112                     uint16_t         gpio_num,
2113                     uint8_t          mode, /* 0=low 1=high */
2114                     uint8_t          port)
2115 {
2116     return (bxe_gpio_write(sc, gpio_num, mode, port));
2117 }
2118
2119 uint8_t
2120 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2121                          uint8_t          pins,
2122                          uint8_t          mode) /* 0=low 1=high */
2123 {
2124     return (bxe_gpio_mult_write(sc, pins, mode));
2125 }
2126
2127 uint8_t
2128 elink_cb_gpio_int_write(struct bxe_softc *sc,
2129                         uint16_t         gpio_num,
2130                         uint8_t          mode, /* 0=low 1=high */
2131                         uint8_t          port)
2132 {
2133     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2134 }
2135
2136 void
2137 elink_cb_notify_link_changed(struct bxe_softc *sc)
2138 {
2139     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2140                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2141 }
2142
2143 /* send the MCP a request, block until there is a reply */
2144 uint32_t
2145 elink_cb_fw_command(struct bxe_softc *sc,
2146                     uint32_t         command,
2147                     uint32_t         param)
2148 {
2149     int mb_idx = SC_FW_MB_IDX(sc);
2150     uint32_t seq;
2151     uint32_t rc = 0;
2152     uint32_t cnt = 1;
2153     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2154
2155     BXE_FWMB_LOCK(sc);
2156
2157     seq = ++sc->fw_seq;
2158     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2159     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2160
2161     BLOGD(sc, DBG_PHY,
2162           "wrote command 0x%08x to FW MB param 0x%08x\n",
2163           (command | seq), param);
2164
2165     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2166     do {
2167         DELAY(delay * 1000);
2168         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2169     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2170
2171     BLOGD(sc, DBG_PHY,
2172           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2173           cnt*delay, rc, seq);
2174
2175     /* is this a reply to our command? */
2176     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2177         rc &= FW_MSG_CODE_MASK;
2178     } else {
2179         /* Ruh-roh! */
2180         BLOGE(sc, "FW failed to respond!\n");
2181         // XXX bxe_fw_dump(sc);
2182         rc = 0;
2183     }
2184
2185     BXE_FWMB_UNLOCK(sc);
2186     return (rc);
2187 }
2188
2189 static uint32_t
2190 bxe_fw_command(struct bxe_softc *sc,
2191                uint32_t         command,
2192                uint32_t         param)
2193 {
2194     return (elink_cb_fw_command(sc, command, param));
2195 }
2196
2197 static void
2198 __storm_memset_dma_mapping(struct bxe_softc *sc,
2199                            uint32_t         addr,
2200                            bus_addr_t       mapping)
2201 {
2202     REG_WR(sc, addr, U64_LO(mapping));
2203     REG_WR(sc, (addr + 4), U64_HI(mapping));
2204 }
2205
2206 static void
2207 storm_memset_spq_addr(struct bxe_softc *sc,
2208                       bus_addr_t       mapping,
2209                       uint16_t         abs_fid)
2210 {
2211     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2212                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2213     __storm_memset_dma_mapping(sc, addr, mapping);
2214 }
2215
2216 static void
2217 storm_memset_vf_to_pf(struct bxe_softc *sc,
2218                       uint16_t         abs_fid,
2219                       uint16_t         pf_id)
2220 {
2221     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2222     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2223     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2224     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2225 }
2226
2227 static void
2228 storm_memset_func_en(struct bxe_softc *sc,
2229                      uint16_t         abs_fid,
2230                      uint8_t          enable)
2231 {
2232     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2233     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2234     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2235     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2236 }
2237
2238 static void
2239 storm_memset_eq_data(struct bxe_softc       *sc,
2240                      struct event_ring_data *eq_data,
2241                      uint16_t               pfid)
2242 {
2243     uint32_t addr;
2244     size_t size;
2245
2246     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2247     size = sizeof(struct event_ring_data);
2248     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2249 }
2250
2251 static void
2252 storm_memset_eq_prod(struct bxe_softc *sc,
2253                      uint16_t         eq_prod,
2254                      uint16_t         pfid)
2255 {
2256     uint32_t addr = (BAR_CSTRORM_INTMEM +
2257                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2258     REG_WR16(sc, addr, eq_prod);
2259 }
2260
2261 /*
2262  * Post a slowpath command.
2263  *
2264  * A slowpath command is used to propogate a configuration change through
2265  * the controller in a controlled manner, allowing each STORM processor and
2266  * other H/W blocks to phase in the change.  The commands sent on the
2267  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2268  * completion of the ramrod will occur in different ways.  Here's a
2269  * breakdown of ramrods and how they complete:
2270  *
2271  * RAMROD_CMD_ID_ETH_PORT_SETUP
2272  *   Used to setup the leading connection on a port.  Completes on the
2273  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2274  *
2275  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2276  *   Used to setup an additional connection on a port.  Completes on the
2277  *   RCQ of the multi-queue/RSS connection being initialized.
2278  *
2279  * RAMROD_CMD_ID_ETH_STAT_QUERY
2280  *   Used to force the storm processors to update the statistics database
2281  *   in host memory.  This ramrod is send on the leading connection CID and
2282  *   completes as an index increment of the CSTORM on the default status
2283  *   block.
2284  *
2285  * RAMROD_CMD_ID_ETH_UPDATE
2286  *   Used to update the state of the leading connection, usually to udpate
2287  *   the RSS indirection table.  Completes on the RCQ of the leading
2288  *   connection. (Not currently used under FreeBSD until OS support becomes
2289  *   available.)
2290  *
2291  * RAMROD_CMD_ID_ETH_HALT
2292  *   Used when tearing down a connection prior to driver unload.  Completes
2293  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2294  *   use this on the leading connection.
2295  *
2296  * RAMROD_CMD_ID_ETH_SET_MAC
2297  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2298  *   the RCQ of the leading connection.
2299  *
2300  * RAMROD_CMD_ID_ETH_CFC_DEL
2301  *   Used when tearing down a conneciton prior to driver unload.  Completes
2302  *   on the RCQ of the leading connection (since the current connection
2303  *   has been completely removed from controller memory).
2304  *
2305  * RAMROD_CMD_ID_ETH_PORT_DEL
2306  *   Used to tear down the leading connection prior to driver unload,
2307  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2308  *   default status block.
2309  *
2310  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2311  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2312  *   RSS connection that is being offloaded.  (Not currently used under
2313  *   FreeBSD.)
2314  *
2315  * There can only be one command pending per function.
2316  *
2317  * Returns:
2318  *   0 = Success, !0 = Failure.
2319  */
2320
2321 /* must be called under the spq lock */
2322 static inline
2323 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2324 {
2325     struct eth_spe *next_spe = sc->spq_prod_bd;
2326
2327     if (sc->spq_prod_bd == sc->spq_last_bd) {
2328         /* wrap back to the first eth_spq */
2329         sc->spq_prod_bd = sc->spq;
2330         sc->spq_prod_idx = 0;
2331     } else {
2332         sc->spq_prod_bd++;
2333         sc->spq_prod_idx++;
2334     }
2335
2336     return (next_spe);
2337 }
2338
2339 /* must be called under the spq lock */
2340 static inline
2341 void bxe_sp_prod_update(struct bxe_softc *sc)
2342 {
2343     int func = SC_FUNC(sc);
2344
2345     /*
2346      * Make sure that BD data is updated before writing the producer.
2347      * BD data is written to the memory, the producer is read from the
2348      * memory, thus we need a full memory barrier to ensure the ordering.
2349      */
2350     mb();
2351
2352     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2353              sc->spq_prod_idx);
2354
2355     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2356                       BUS_SPACE_BARRIER_WRITE);
2357 }
2358
2359 /**
2360  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2361  *
2362  * @cmd:      command to check
2363  * @cmd_type: command type
2364  */
2365 static inline
2366 int bxe_is_contextless_ramrod(int cmd,
2367                               int cmd_type)
2368 {
2369     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2370         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2371         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2372         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2373         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2374         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2375         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2376         return (TRUE);
2377     } else {
2378         return (FALSE);
2379     }
2380 }
2381
2382 /**
2383  * bxe_sp_post - place a single command on an SP ring
2384  *
2385  * @sc:         driver handle
2386  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2387  * @cid:        SW CID the command is related to
2388  * @data_hi:    command private data address (high 32 bits)
2389  * @data_lo:    command private data address (low 32 bits)
2390  * @cmd_type:   command type (e.g. NONE, ETH)
2391  *
2392  * SP data is handled as if it's always an address pair, thus data fields are
2393  * not swapped to little endian in upper functions. Instead this function swaps
2394  * data as if it's two uint32 fields.
2395  */
2396 int
2397 bxe_sp_post(struct bxe_softc *sc,
2398             int              command,
2399             int              cid,
2400             uint32_t         data_hi,
2401             uint32_t         data_lo,
2402             int              cmd_type)
2403 {
2404     struct eth_spe *spe;
2405     uint16_t type;
2406     int common;
2407
2408     common = bxe_is_contextless_ramrod(command, cmd_type);
2409
2410     BXE_SP_LOCK(sc);
2411
2412     if (common) {
2413         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2414             BLOGE(sc, "EQ ring is full!\n");
2415             BXE_SP_UNLOCK(sc);
2416             return (-1);
2417         }
2418     } else {
2419         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2420             BLOGE(sc, "SPQ ring is full!\n");
2421             BXE_SP_UNLOCK(sc);
2422             return (-1);
2423         }
2424     }
2425
2426     spe = bxe_sp_get_next(sc);
2427
2428     /* CID needs port number to be encoded int it */
2429     spe->hdr.conn_and_cmd_data =
2430         htole32((command << SPE_HDR_T_CMD_ID_SHIFT) | HW_CID(sc, cid));
2431
2432     type = (cmd_type << SPE_HDR_T_CONN_TYPE_SHIFT) & SPE_HDR_T_CONN_TYPE;
2433
2434     /* TBD: Check if it works for VFs */
2435     type |= ((SC_FUNC(sc) << SPE_HDR_T_FUNCTION_ID_SHIFT) &
2436              SPE_HDR_T_FUNCTION_ID);
2437
2438     spe->hdr.type = htole16(type);
2439
2440     spe->data.update_data_addr.hi = htole32(data_hi);
2441     spe->data.update_data_addr.lo = htole32(data_lo);
2442
2443     /*
2444      * It's ok if the actual decrement is issued towards the memory
2445      * somewhere between the lock and unlock. Thus no more explict
2446      * memory barrier is needed.
2447      */
2448     if (common) {
2449         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2450     } else {
2451         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2452     }
2453
2454     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2455     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2456           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2457     BLOGD(sc, DBG_SP,
2458           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2459           sc->spq_prod_idx,
2460           (uint32_t)U64_HI(sc->spq_dma.paddr),
2461           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2462           command,
2463           common,
2464           HW_CID(sc, cid),
2465           data_hi,
2466           data_lo,
2467           type,
2468           atomic_load_acq_long(&sc->cq_spq_left),
2469           atomic_load_acq_long(&sc->eq_spq_left));
2470
2471     bxe_sp_prod_update(sc);
2472
2473     BXE_SP_UNLOCK(sc);
2474     return (0);
2475 }
2476
2477 /**
2478  * bxe_debug_print_ind_table - prints the indirection table configuration.
2479  *
2480  * @sc: driver hanlde
2481  * @p:  pointer to rss configuration
2482  */
2483
2484 /*
2485  * FreeBSD Device probe function.
2486  *
2487  * Compares the device found to the driver's list of supported devices and
2488  * reports back to the bsd loader whether this is the right driver for the device.
2489  * This is the driver entry function called from the "kldload" command.
2490  *
2491  * Returns:
2492  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2493  */
2494 static int
2495 bxe_probe(device_t dev)
2496 {
2497     struct bxe_softc *sc;
2498     struct bxe_device_type *t;
2499     char *descbuf;
2500     uint16_t did, sdid, svid, vid;
2501
2502     /* Find our device structure */
2503     sc = device_get_softc(dev);
2504     sc->dev = dev;
2505     t = bxe_devs;
2506
2507     /* Get the data for the device to be probed. */
2508     vid  = pci_get_vendor(dev);
2509     did  = pci_get_device(dev);
2510     svid = pci_get_subvendor(dev);
2511     sdid = pci_get_subdevice(dev);
2512
2513     BLOGD(sc, DBG_LOAD,
2514           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2515           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2516
2517     /* Look through the list of known devices for a match. */
2518     while (t->bxe_name != NULL) {
2519         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2520             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2521             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2522             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2523             if (descbuf == NULL)
2524                 return (ENOMEM);
2525
2526             /* Print out the device identity. */
2527             snprintf(descbuf, BXE_DEVDESC_MAX,
2528                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2529                      (((pci_read_config(dev, PCIR_REVID, 4) &
2530                         0xf0) >> 4) + 'A'),
2531                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2532                      BXE_DRIVER_VERSION);
2533
2534             device_set_desc_copy(dev, descbuf);
2535             free(descbuf, M_TEMP);
2536             return (BUS_PROBE_DEFAULT);
2537         }
2538         t++;
2539     }
2540
2541     return (ENXIO);
2542 }
2543
2544 static void
2545 bxe_init_mutexes(struct bxe_softc *sc)
2546 {
2547 #ifdef BXE_CORE_LOCK_SX
2548     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2549              "bxe%d_core_lock", sc->unit);
2550     sx_init(&sc->core_sx, sc->core_sx_name);
2551 #else
2552     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2553              "bxe%d_core_lock", sc->unit);
2554     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2555 #endif
2556
2557     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2558              "bxe%d_sp_lock", sc->unit);
2559     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2560
2561     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2562              "bxe%d_dmae_lock", sc->unit);
2563     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2564
2565     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2566              "bxe%d_phy_lock", sc->unit);
2567     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2568
2569     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2570              "bxe%d_fwmb_lock", sc->unit);
2571     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2572
2573     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2574              "bxe%d_print_lock", sc->unit);
2575     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2576
2577     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2578              "bxe%d_stats_lock", sc->unit);
2579     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2580
2581     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2582              "bxe%d_mcast_lock", sc->unit);
2583     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2584 }
2585
2586 static void
2587 bxe_release_mutexes(struct bxe_softc *sc)
2588 {
2589 #ifdef BXE_CORE_LOCK_SX
2590     sx_destroy(&sc->core_sx);
2591 #else
2592     if (mtx_initialized(&sc->core_mtx)) {
2593         mtx_destroy(&sc->core_mtx);
2594     }
2595 #endif
2596
2597     if (mtx_initialized(&sc->sp_mtx)) {
2598         mtx_destroy(&sc->sp_mtx);
2599     }
2600
2601     if (mtx_initialized(&sc->dmae_mtx)) {
2602         mtx_destroy(&sc->dmae_mtx);
2603     }
2604
2605     if (mtx_initialized(&sc->port.phy_mtx)) {
2606         mtx_destroy(&sc->port.phy_mtx);
2607     }
2608
2609     if (mtx_initialized(&sc->fwmb_mtx)) {
2610         mtx_destroy(&sc->fwmb_mtx);
2611     }
2612
2613     if (mtx_initialized(&sc->print_mtx)) {
2614         mtx_destroy(&sc->print_mtx);
2615     }
2616
2617     if (mtx_initialized(&sc->stats_mtx)) {
2618         mtx_destroy(&sc->stats_mtx);
2619     }
2620
2621     if (mtx_initialized(&sc->mcast_mtx)) {
2622         mtx_destroy(&sc->mcast_mtx);
2623     }
2624 }
2625
2626 static void
2627 bxe_tx_disable(struct bxe_softc* sc)
2628 {
2629     struct ifnet *ifp = sc->ifnet;
2630
2631     /* tell the stack the driver is stopped and TX queue is full */
2632     if (ifp != NULL) {
2633         ifp->if_drv_flags = 0;
2634     }
2635 }
2636
2637 static void
2638 bxe_drv_pulse(struct bxe_softc *sc)
2639 {
2640     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2641              sc->fw_drv_pulse_wr_seq);
2642 }
2643
2644 static inline uint16_t
2645 bxe_tx_avail(struct bxe_softc *sc,
2646              struct bxe_fastpath *fp)
2647 {
2648     int16_t  used;
2649     uint16_t prod;
2650     uint16_t cons;
2651
2652     prod = fp->tx_bd_prod;
2653     cons = fp->tx_bd_cons;
2654
2655     used = SUB_S16(prod, cons);
2656
2657     return (int16_t)(sc->tx_ring_size) - used;
2658 }
2659
2660 static inline int
2661 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2662 {
2663     uint16_t hw_cons;
2664
2665     mb(); /* status block fields can change */
2666     hw_cons = le16toh(*fp->tx_cons_sb);
2667     return (hw_cons != fp->tx_pkt_cons);
2668 }
2669
2670 static inline uint8_t
2671 bxe_has_tx_work(struct bxe_fastpath *fp)
2672 {
2673     /* expand this for multi-cos if ever supported */
2674     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2675 }
2676
2677 static inline int
2678 bxe_has_rx_work(struct bxe_fastpath *fp)
2679 {
2680     uint16_t rx_cq_cons_sb;
2681
2682     mb(); /* status block fields can change */
2683     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2684     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2685         rx_cq_cons_sb++;
2686     return (fp->rx_cq_cons != rx_cq_cons_sb);
2687 }
2688
2689 static void
2690 bxe_sp_event(struct bxe_softc    *sc,
2691              struct bxe_fastpath *fp,
2692              union eth_rx_cqe    *rr_cqe)
2693 {
2694     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2695     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2696     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2697     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2698
2699     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2700           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2701
2702     switch (command) {
2703     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2704         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2705         drv_cmd = ECORE_Q_CMD_UPDATE;
2706         break;
2707
2708     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2709         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2710         drv_cmd = ECORE_Q_CMD_SETUP;
2711         break;
2712
2713     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2714         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2715         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2716         break;
2717
2718     case (RAMROD_CMD_ID_ETH_HALT):
2719         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2720         drv_cmd = ECORE_Q_CMD_HALT;
2721         break;
2722
2723     case (RAMROD_CMD_ID_ETH_TERMINATE):
2724         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2725         drv_cmd = ECORE_Q_CMD_TERMINATE;
2726         break;
2727
2728     case (RAMROD_CMD_ID_ETH_EMPTY):
2729         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2730         drv_cmd = ECORE_Q_CMD_EMPTY;
2731         break;
2732
2733     default:
2734         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2735               command, fp->index);
2736         return;
2737     }
2738
2739     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2740         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2741         /*
2742          * q_obj->complete_cmd() failure means that this was
2743          * an unexpected completion.
2744          *
2745          * In this case we don't want to increase the sc->spq_left
2746          * because apparently we haven't sent this command the first
2747          * place.
2748          */
2749         // bxe_panic(sc, ("Unexpected SP completion\n"));
2750         return;
2751     }
2752
2753     atomic_add_acq_long(&sc->cq_spq_left, 1);
2754
2755     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2756           atomic_load_acq_long(&sc->cq_spq_left));
2757 }
2758
2759 /*
2760  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2761  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2762  * the current aggregation queue as in-progress.
2763  */
2764 static void
2765 bxe_tpa_start(struct bxe_softc            *sc,
2766               struct bxe_fastpath         *fp,
2767               uint16_t                    queue,
2768               uint16_t                    cons,
2769               uint16_t                    prod,
2770               struct eth_fast_path_rx_cqe *cqe)
2771 {
2772     struct bxe_sw_rx_bd tmp_bd;
2773     struct bxe_sw_rx_bd *rx_buf;
2774     struct eth_rx_bd *rx_bd;
2775     int max_agg_queues;
2776     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2777     uint16_t index;
2778
2779     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2780                        "cons=%d prod=%d\n",
2781           fp->index, queue, cons, prod);
2782
2783     max_agg_queues = MAX_AGG_QS(sc);
2784
2785     KASSERT((queue < max_agg_queues),
2786             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2787              fp->index, queue, max_agg_queues));
2788
2789     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2790             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2791              fp->index, queue));
2792
2793     /* copy the existing mbuf and mapping from the TPA pool */
2794     tmp_bd = tpa_info->bd;
2795
2796     if (tmp_bd.m == NULL) {
2797         uint32_t *tmp;
2798
2799         tmp = (uint32_t *)cqe;
2800
2801         BLOGE(sc, "fp[%02d].tpa[%02d] cons[%d] prod[%d]mbuf not allocated!\n",
2802               fp->index, queue, cons, prod);
2803         BLOGE(sc, "cqe [0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x]\n",
2804             *tmp, *(tmp+1), *(tmp+2), *(tmp+3), *(tmp+4), *(tmp+5), *(tmp+6), *(tmp+7));
2805
2806         /* XXX Error handling? */
2807         return;
2808     }
2809
2810     /* change the TPA queue to the start state */
2811     tpa_info->state            = BXE_TPA_STATE_START;
2812     tpa_info->placement_offset = cqe->placement_offset;
2813     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2814     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2815     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2816
2817     fp->rx_tpa_queue_used |= (1 << queue);
2818
2819     /*
2820      * If all the buffer descriptors are filled with mbufs then fill in
2821      * the current consumer index with a new BD. Else if a maximum Rx
2822      * buffer limit is imposed then fill in the next producer index.
2823      */
2824     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2825                 prod : cons;
2826
2827     /* move the received mbuf and mapping to TPA pool */
2828     tpa_info->bd = fp->rx_mbuf_chain[cons];
2829
2830     /* release any existing RX BD mbuf mappings */
2831     if (cons != index) {
2832         rx_buf = &fp->rx_mbuf_chain[cons];
2833
2834         if (rx_buf->m_map != NULL) {
2835             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2836                             BUS_DMASYNC_POSTREAD);
2837             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2838         }
2839
2840         /*
2841          * We get here when the maximum number of rx buffers is less than
2842          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2843          * it out here without concern of a memory leak.
2844          */
2845         fp->rx_mbuf_chain[cons].m = NULL;
2846     }
2847
2848     /* update the Rx SW BD with the mbuf info from the TPA pool */
2849     fp->rx_mbuf_chain[index] = tmp_bd;
2850
2851     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2852     rx_bd = &fp->rx_chain[index];
2853     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2854     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2855 }
2856
2857 /*
2858  * When a TPA aggregation is completed, loop through the individual mbufs
2859  * of the aggregation, combining them into a single mbuf which will be sent
2860  * up the stack. Refill all freed SGEs with mbufs as we go along.
2861  */
2862 static int
2863 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
2864                    struct bxe_fastpath       *fp,
2865                    struct bxe_sw_tpa_info    *tpa_info,
2866                    uint16_t                  queue,
2867                    uint16_t                  pages,
2868                    struct mbuf               *m,
2869                                struct eth_end_agg_rx_cqe *cqe,
2870                    uint16_t                  cqe_idx)
2871 {
2872     struct mbuf *m_frag;
2873     uint32_t frag_len, frag_size, i;
2874     uint16_t sge_idx;
2875     int rc = 0;
2876     int j;
2877
2878     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
2879
2880     BLOGD(sc, DBG_LRO,
2881           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
2882           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
2883
2884     /* make sure the aggregated frame is not too big to handle */
2885     if (pages > 8 * PAGES_PER_SGE) {
2886
2887         uint32_t *tmp = (uint32_t *)cqe;
2888
2889         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
2890                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
2891               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
2892               tpa_info->len_on_bd, frag_size);
2893
2894         BLOGE(sc, "cqe [0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x]\n",
2895             *tmp, *(tmp+1), *(tmp+2), *(tmp+3), *(tmp+4), *(tmp+5), *(tmp+6), *(tmp+7));
2896
2897         bxe_panic(sc, ("sge page count error\n"));
2898         return (EINVAL);
2899     }
2900
2901     /*
2902      * Scan through the scatter gather list pulling individual mbufs into a
2903      * single mbuf for the host stack.
2904      */
2905     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
2906         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
2907
2908         /*
2909          * Firmware gives the indices of the SGE as if the ring is an array
2910          * (meaning that the "next" element will consume 2 indices).
2911          */
2912         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
2913
2914         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
2915                            "sge_idx=%d frag_size=%d frag_len=%d\n",
2916               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
2917
2918         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
2919
2920         /* allocate a new mbuf for the SGE */
2921         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
2922         if (rc) {
2923             /* Leave all remaining SGEs in the ring! */
2924             return (rc);
2925         }
2926
2927         /* update the fragment length */
2928         m_frag->m_len = frag_len;
2929
2930         /* concatenate the fragment to the head mbuf */
2931         m_cat(m, m_frag);
2932         fp->eth_q_stats.mbuf_alloc_sge--;
2933
2934         /* update the TPA mbuf size and remaining fragment size */
2935         m->m_pkthdr.len += frag_len;
2936         frag_size -= frag_len;
2937     }
2938
2939     BLOGD(sc, DBG_LRO,
2940           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
2941           fp->index, queue, frag_size);
2942
2943     return (rc);
2944 }
2945
2946 static inline void
2947 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
2948 {
2949     int i, j;
2950
2951     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
2952         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
2953
2954         for (j = 0; j < 2; j++) {
2955             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
2956             idx--;
2957         }
2958     }
2959 }
2960
2961 static inline void
2962 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
2963 {
2964     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
2965     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
2966
2967     /*
2968      * Clear the two last indices in the page to 1. These are the indices that
2969      * correspond to the "next" element, hence will never be indicated and
2970      * should be removed from the calculations.
2971      */
2972     bxe_clear_sge_mask_next_elems(fp);
2973 }
2974
2975 static inline void
2976 bxe_update_last_max_sge(struct bxe_fastpath *fp,
2977                         uint16_t            idx)
2978 {
2979     uint16_t last_max = fp->last_max_sge;
2980
2981     if (SUB_S16(idx, last_max) > 0) {
2982         fp->last_max_sge = idx;
2983     }
2984 }
2985
2986 static inline void
2987 bxe_update_sge_prod(struct bxe_softc          *sc,
2988                     struct bxe_fastpath       *fp,
2989                     uint16_t                  sge_len,
2990                     union eth_sgl_or_raw_data *cqe)
2991 {
2992     uint16_t last_max, last_elem, first_elem;
2993     uint16_t delta = 0;
2994     uint16_t i;
2995
2996     if (!sge_len) {
2997         return;
2998     }
2999
3000     /* first mark all used pages */
3001     for (i = 0; i < sge_len; i++) {
3002         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3003                             RX_SGE(le16toh(cqe->sgl[i])));
3004     }
3005
3006     BLOGD(sc, DBG_LRO,
3007           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3008           fp->index, sge_len - 1,
3009           le16toh(cqe->sgl[sge_len - 1]));
3010
3011     /* assume that the last SGE index is the biggest */
3012     bxe_update_last_max_sge(fp,
3013                             le16toh(cqe->sgl[sge_len - 1]));
3014
3015     last_max = RX_SGE(fp->last_max_sge);
3016     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3017     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3018
3019     /* if ring is not full */
3020     if (last_elem + 1 != first_elem) {
3021         last_elem++;
3022     }
3023
3024     /* now update the prod */
3025     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3026         if (__predict_true(fp->sge_mask[i])) {
3027             break;
3028         }
3029
3030         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3031         delta += BIT_VEC64_ELEM_SZ;
3032     }
3033
3034     if (delta > 0) {
3035         fp->rx_sge_prod += delta;
3036         /* clear page-end entries */
3037         bxe_clear_sge_mask_next_elems(fp);
3038     }
3039
3040     BLOGD(sc, DBG_LRO,
3041           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3042           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3043 }
3044
3045 /*
3046  * The aggregation on the current TPA queue has completed. Pull the individual
3047  * mbuf fragments together into a single mbuf, perform all necessary checksum
3048  * calculations, and send the resuting mbuf to the stack.
3049  */
3050 static void
3051 bxe_tpa_stop(struct bxe_softc          *sc,
3052              struct bxe_fastpath       *fp,
3053              struct bxe_sw_tpa_info    *tpa_info,
3054              uint16_t                  queue,
3055              uint16_t                  pages,
3056                          struct eth_end_agg_rx_cqe *cqe,
3057              uint16_t                  cqe_idx)
3058 {
3059     struct ifnet *ifp = sc->ifnet;
3060     struct mbuf *m;
3061     int rc = 0;
3062
3063     BLOGD(sc, DBG_LRO,
3064           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3065           fp->index, queue, tpa_info->placement_offset,
3066           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3067
3068     m = tpa_info->bd.m;
3069
3070     /* allocate a replacement before modifying existing mbuf */
3071     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3072     if (rc) {
3073         /* drop the frame and log an error */
3074         fp->eth_q_stats.rx_soft_errors++;
3075         goto bxe_tpa_stop_exit;
3076     }
3077
3078     /* we have a replacement, fixup the current mbuf */
3079     m_adj(m, tpa_info->placement_offset);
3080     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3081
3082     /* mark the checksums valid (taken care of by the firmware) */
3083     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3084     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3085     m->m_pkthdr.csum_data = 0xffff;
3086     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3087                                CSUM_IP_VALID   |
3088                                CSUM_DATA_VALID |
3089                                CSUM_PSEUDO_HDR);
3090
3091     /* aggregate all of the SGEs into a single mbuf */
3092     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3093     if (rc) {
3094         /* drop the packet and log an error */
3095         fp->eth_q_stats.rx_soft_errors++;
3096         m_freem(m);
3097     } else {
3098         if (tpa_info->parsing_flags & PARSING_FLAGS_INNER_VLAN_EXIST) {
3099             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3100             m->m_flags |= M_VLANTAG;
3101         }
3102
3103         /* assign packet to this interface interface */
3104         m->m_pkthdr.rcvif = ifp;
3105
3106 #if __FreeBSD_version >= 800000
3107         /* specify what RSS queue was used for this flow */
3108         m->m_pkthdr.flowid = fp->index;
3109         BXE_SET_FLOWID(m);
3110 #endif
3111
3112         ifp->if_ipackets++;
3113         fp->eth_q_stats.rx_tpa_pkts++;
3114
3115         /* pass the frame to the stack */
3116         (*ifp->if_input)(ifp, m);
3117     }
3118
3119     /* we passed an mbuf up the stack or dropped the frame */
3120     fp->eth_q_stats.mbuf_alloc_tpa--;
3121
3122 bxe_tpa_stop_exit:
3123
3124     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3125     fp->rx_tpa_queue_used &= ~(1 << queue);
3126 }
3127
3128 static uint8_t
3129 bxe_service_rxsgl(
3130                  struct bxe_fastpath *fp,
3131                  uint16_t len,
3132                  uint16_t lenonbd,
3133                  struct mbuf *m,
3134                  struct eth_fast_path_rx_cqe *cqe_fp)
3135 {
3136     struct mbuf *m_frag;
3137     uint16_t frags, frag_len;
3138     uint16_t sge_idx = 0;
3139     uint16_t j;
3140     uint8_t i, rc = 0;
3141     uint32_t frag_size;
3142
3143     /* adjust the mbuf */
3144     m->m_len = lenonbd;
3145
3146     frag_size =  len - lenonbd;
3147     frags = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3148
3149     for (i = 0, j = 0; i < frags; i += PAGES_PER_SGE, j++) {
3150         sge_idx = RX_SGE(le16toh(cqe_fp->sgl_or_raw_data.sgl[j]));
3151
3152         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3153         frag_len = min(frag_size, (uint32_t)(SGE_PAGE_SIZE));
3154         m_frag->m_len = frag_len;
3155
3156        /* allocate a new mbuf for the SGE */
3157         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3158         if (rc) {
3159             /* Leave all remaining SGEs in the ring! */
3160             return (rc);
3161         }
3162         fp->eth_q_stats.mbuf_alloc_sge--;
3163
3164         /* concatenate the fragment to the head mbuf */
3165         m_cat(m, m_frag);
3166
3167         frag_size -= frag_len;
3168     }
3169
3170     bxe_update_sge_prod(fp->sc, fp, frags, &cqe_fp->sgl_or_raw_data);
3171
3172     return rc;
3173 }
3174
3175 static uint8_t
3176 bxe_rxeof(struct bxe_softc    *sc,
3177           struct bxe_fastpath *fp)
3178 {
3179     struct ifnet *ifp = sc->ifnet;
3180     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3181     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3182     int rx_pkts = 0;
3183     int rc = 0;
3184
3185     BXE_FP_RX_LOCK(fp);
3186
3187     /* CQ "next element" is of the size of the regular element */
3188     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3189     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3190         hw_cq_cons++;
3191     }
3192
3193     bd_cons = fp->rx_bd_cons;
3194     bd_prod = fp->rx_bd_prod;
3195     bd_prod_fw = bd_prod;
3196     sw_cq_cons = fp->rx_cq_cons;
3197     sw_cq_prod = fp->rx_cq_prod;
3198
3199     /*
3200      * Memory barrier necessary as speculative reads of the rx
3201      * buffer can be ahead of the index in the status block
3202      */
3203     rmb();
3204
3205     BLOGD(sc, DBG_RX,
3206           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3207           fp->index, hw_cq_cons, sw_cq_cons);
3208
3209     while (sw_cq_cons != hw_cq_cons) {
3210         struct bxe_sw_rx_bd *rx_buf = NULL;
3211         union eth_rx_cqe *cqe;
3212         struct eth_fast_path_rx_cqe *cqe_fp;
3213         uint8_t cqe_fp_flags;
3214         enum eth_rx_cqe_type cqe_fp_type;
3215         uint16_t len, lenonbd,  pad;
3216         struct mbuf *m = NULL;
3217
3218         comp_ring_cons = RCQ(sw_cq_cons);
3219         bd_prod = RX_BD(bd_prod);
3220         bd_cons = RX_BD(bd_cons);
3221
3222         cqe          = &fp->rcq_chain[comp_ring_cons];
3223         cqe_fp       = &cqe->fast_path_cqe;
3224         cqe_fp_flags = cqe_fp->type_error_flags;
3225         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3226
3227         BLOGD(sc, DBG_RX,
3228               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3229               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3230               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u lenonbd=%u\n",
3231               fp->index,
3232               hw_cq_cons,
3233               sw_cq_cons,
3234               bd_prod,
3235               bd_cons,
3236               CQE_TYPE(cqe_fp_flags),
3237               cqe_fp_flags,
3238               cqe_fp->status_flags,
3239               le32toh(cqe_fp->rss_hash_result),
3240               le16toh(cqe_fp->vlan_tag),
3241               le16toh(cqe_fp->pkt_len_or_gro_seg_len),
3242               le16toh(cqe_fp->len_on_bd));
3243
3244         /* is this a slowpath msg? */
3245         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3246             bxe_sp_event(sc, fp, cqe);
3247             goto next_cqe;
3248         }
3249
3250         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3251
3252         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3253             struct bxe_sw_tpa_info *tpa_info;
3254             uint16_t frag_size, pages;
3255             uint8_t queue;
3256
3257             if (CQE_TYPE_START(cqe_fp_type)) {
3258                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3259                               bd_cons, bd_prod, cqe_fp);
3260                 m = NULL; /* packet not ready yet */
3261                 goto next_rx;
3262             }
3263
3264             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3265                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3266
3267             queue = cqe->end_agg_cqe.queue_index;
3268             tpa_info = &fp->rx_tpa_info[queue];
3269
3270             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3271                   fp->index, queue);
3272
3273             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3274                          tpa_info->len_on_bd);
3275             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3276
3277             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3278                          &cqe->end_agg_cqe, comp_ring_cons);
3279
3280             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe.sgl_or_raw_data);
3281
3282             goto next_cqe;
3283         }
3284
3285         /* non TPA */
3286
3287         /* is this an error packet? */
3288         if (__predict_false(cqe_fp_flags &
3289                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3290             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3291             fp->eth_q_stats.rx_soft_errors++;
3292             goto next_rx;
3293         }
3294
3295         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3296         lenonbd = le16toh(cqe_fp->len_on_bd);
3297         pad = cqe_fp->placement_offset;
3298
3299         m = rx_buf->m;
3300
3301         if (__predict_false(m == NULL)) {
3302             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3303                   bd_cons, fp->index);
3304             goto next_rx;
3305         }
3306
3307         /* XXX double copy if packet length under a threshold */
3308
3309         /*
3310          * If all the buffer descriptors are filled with mbufs then fill in
3311          * the current consumer index with a new BD. Else if a maximum Rx
3312          * buffer limit is imposed then fill in the next producer index.
3313          */
3314         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3315                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3316                                       bd_prod : bd_cons);
3317         if (rc != 0) {
3318
3319             /* we simply reuse the received mbuf and don't post it to the stack */
3320             m = NULL;
3321
3322             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3323                   fp->index, rc);
3324             fp->eth_q_stats.rx_soft_errors++;
3325
3326             if (sc->max_rx_bufs != RX_BD_USABLE) {
3327                 /* copy this consumer index to the producer index */
3328                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3329                        sizeof(struct bxe_sw_rx_bd));
3330                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3331             }
3332
3333             goto next_rx;
3334         }
3335
3336         /* current mbuf was detached from the bd */
3337         fp->eth_q_stats.mbuf_alloc_rx--;
3338
3339         /* we allocated a replacement mbuf, fixup the current one */
3340         m_adj(m, pad);
3341         m->m_pkthdr.len = m->m_len = len;
3342
3343         if ((len > 60) && (len > lenonbd)) {
3344             fp->eth_q_stats.rx_bxe_service_rxsgl++;
3345             rc = bxe_service_rxsgl(fp, len, lenonbd, m, cqe_fp);
3346             if (rc)
3347                 break;
3348             fp->eth_q_stats.rx_jumbo_sge_pkts++;
3349         } else if (lenonbd < len) {
3350             fp->eth_q_stats.rx_erroneous_jumbo_sge_pkts++;
3351         }
3352
3353         /* assign packet to this interface interface */
3354         m->m_pkthdr.rcvif = ifp;
3355
3356         /* assume no hardware checksum has complated */
3357         m->m_pkthdr.csum_flags = 0;
3358
3359         /* validate checksum if offload enabled */
3360         if (ifp->if_capenable & IFCAP_RXCSUM) {
3361             /* check for a valid IP frame */
3362             if (!(cqe->fast_path_cqe.status_flags &
3363                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3364                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3365                 if (__predict_false(cqe_fp_flags &
3366                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3367                     fp->eth_q_stats.rx_hw_csum_errors++;
3368                 } else {
3369                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3370                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3371                 }
3372             }
3373
3374             /* check for a valid TCP/UDP frame */
3375             if (!(cqe->fast_path_cqe.status_flags &
3376                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3377                 if (__predict_false(cqe_fp_flags &
3378                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3379                     fp->eth_q_stats.rx_hw_csum_errors++;
3380                 } else {
3381                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3382                     m->m_pkthdr.csum_data = 0xFFFF;
3383                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3384                                                CSUM_PSEUDO_HDR);
3385                 }
3386             }
3387         }
3388
3389         /* if there is a VLAN tag then flag that info */
3390         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_INNER_VLAN_EXIST) {
3391             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3392             m->m_flags |= M_VLANTAG;
3393         }
3394
3395 #if __FreeBSD_version >= 800000
3396         /* specify what RSS queue was used for this flow */
3397         m->m_pkthdr.flowid = fp->index;
3398         BXE_SET_FLOWID(m);
3399 #endif
3400
3401 next_rx:
3402
3403         bd_cons    = RX_BD_NEXT(bd_cons);
3404         bd_prod    = RX_BD_NEXT(bd_prod);
3405         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3406
3407         /* pass the frame to the stack */
3408         if (__predict_true(m != NULL)) {
3409             ifp->if_ipackets++;
3410             rx_pkts++;
3411             (*ifp->if_input)(ifp, m);
3412         }
3413
3414 next_cqe:
3415
3416         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3417         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3418
3419         /* limit spinning on the queue */
3420         if (rc != 0)
3421             break;
3422
3423         if (rx_pkts == sc->rx_budget) {
3424             fp->eth_q_stats.rx_budget_reached++;
3425             break;
3426         }
3427     } /* while work to do */
3428
3429     fp->rx_bd_cons = bd_cons;
3430     fp->rx_bd_prod = bd_prod_fw;
3431     fp->rx_cq_cons = sw_cq_cons;
3432     fp->rx_cq_prod = sw_cq_prod;
3433
3434     /* Update producers */
3435     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3436
3437     fp->eth_q_stats.rx_pkts += rx_pkts;
3438     fp->eth_q_stats.rx_calls++;
3439
3440     BXE_FP_RX_UNLOCK(fp);
3441
3442     return (sw_cq_cons != hw_cq_cons);
3443 }
3444
3445 static uint16_t
3446 bxe_free_tx_pkt(struct bxe_softc    *sc,
3447                 struct bxe_fastpath *fp,
3448                 uint16_t            idx)
3449 {
3450     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3451     struct eth_tx_start_bd *tx_start_bd;
3452     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3453     uint16_t new_cons;
3454     int nbd;
3455
3456     /* unmap the mbuf from non-paged memory */
3457     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3458
3459     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3460     nbd = le16toh(tx_start_bd->nbd) - 1;
3461
3462     new_cons = (tx_buf->first_bd + nbd);
3463
3464     /* free the mbuf */
3465     if (__predict_true(tx_buf->m != NULL)) {
3466         m_freem(tx_buf->m);
3467         fp->eth_q_stats.mbuf_alloc_tx--;
3468     } else {
3469         fp->eth_q_stats.tx_chain_lost_mbuf++;
3470     }
3471
3472     tx_buf->m = NULL;
3473     tx_buf->first_bd = 0;
3474
3475     return (new_cons);
3476 }
3477
3478 /* transmit timeout watchdog */
3479 static int
3480 bxe_watchdog(struct bxe_softc    *sc,
3481              struct bxe_fastpath *fp)
3482 {
3483     BXE_FP_TX_LOCK(fp);
3484
3485     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3486         BXE_FP_TX_UNLOCK(fp);
3487         return (0);
3488     }
3489
3490     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3491     if(sc->trigger_grcdump) {
3492          /* taking grcdump */
3493          bxe_grc_dump(sc);
3494     }
3495
3496     BXE_FP_TX_UNLOCK(fp);
3497
3498     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3499     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3500
3501     return (-1);
3502 }
3503
3504 /* processes transmit completions */
3505 static uint8_t
3506 bxe_txeof(struct bxe_softc    *sc,
3507           struct bxe_fastpath *fp)
3508 {
3509     struct ifnet *ifp = sc->ifnet;
3510     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3511     uint16_t tx_bd_avail;
3512
3513     BXE_FP_TX_LOCK_ASSERT(fp);
3514
3515     bd_cons = fp->tx_bd_cons;
3516     hw_cons = le16toh(*fp->tx_cons_sb);
3517     sw_cons = fp->tx_pkt_cons;
3518
3519     while (sw_cons != hw_cons) {
3520         pkt_cons = TX_BD(sw_cons);
3521
3522         BLOGD(sc, DBG_TX,
3523               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3524               fp->index, hw_cons, sw_cons, pkt_cons);
3525
3526         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3527
3528         sw_cons++;
3529     }
3530
3531     fp->tx_pkt_cons = sw_cons;
3532     fp->tx_bd_cons  = bd_cons;
3533
3534     BLOGD(sc, DBG_TX,
3535           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3536           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3537
3538     mb();
3539
3540     tx_bd_avail = bxe_tx_avail(sc, fp);
3541
3542     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3543         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3544     } else {
3545         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3546     }
3547
3548     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3549         /* reset the watchdog timer if there are pending transmits */
3550         fp->watchdog_timer = BXE_TX_TIMEOUT;
3551         return (TRUE);
3552     } else {
3553         /* clear watchdog when there are no pending transmits */
3554         fp->watchdog_timer = 0;
3555         return (FALSE);
3556     }
3557 }
3558
3559 static void
3560 bxe_drain_tx_queues(struct bxe_softc *sc)
3561 {
3562     struct bxe_fastpath *fp;
3563     int i, count;
3564
3565     /* wait until all TX fastpath tasks have completed */
3566     for (i = 0; i < sc->num_queues; i++) {
3567         fp = &sc->fp[i];
3568
3569         count = 1000;
3570
3571         while (bxe_has_tx_work(fp)) {
3572
3573             BXE_FP_TX_LOCK(fp);
3574             bxe_txeof(sc, fp);
3575             BXE_FP_TX_UNLOCK(fp);
3576
3577             if (count == 0) {
3578                 BLOGE(sc, "Timeout waiting for fp[%d] "
3579                           "transmits to complete!\n", i);
3580                 bxe_panic(sc, ("tx drain failure\n"));
3581                 return;
3582             }
3583
3584             count--;
3585             DELAY(1000);
3586             rmb();
3587         }
3588     }
3589
3590     return;
3591 }
3592
3593 static int
3594 bxe_del_all_macs(struct bxe_softc          *sc,
3595                  struct ecore_vlan_mac_obj *mac_obj,
3596                  int                       mac_type,
3597                  uint8_t                   wait_for_comp)
3598 {
3599     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3600     int rc;
3601
3602     /* wait for completion of requested */
3603     if (wait_for_comp) {
3604         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3605     }
3606
3607     /* Set the mac type of addresses we want to clear */
3608     bxe_set_bit(mac_type, &vlan_mac_flags);
3609
3610     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3611     if (rc < 0) {
3612         BLOGE(sc, "Failed to delete MACs (%d) mac_type %d wait_for_comp 0x%x\n",
3613             rc, mac_type, wait_for_comp);
3614     }
3615
3616     return (rc);
3617 }
3618
3619 static int
3620 bxe_fill_accept_flags(struct bxe_softc *sc,
3621                       uint32_t         rx_mode,
3622                       unsigned long    *rx_accept_flags,
3623                       unsigned long    *tx_accept_flags)
3624 {
3625     /* Clear the flags first */
3626     *rx_accept_flags = 0;
3627     *tx_accept_flags = 0;
3628
3629     switch (rx_mode) {
3630     case BXE_RX_MODE_NONE:
3631         /*
3632          * 'drop all' supersedes any accept flags that may have been
3633          * passed to the function.
3634          */
3635         break;
3636
3637     case BXE_RX_MODE_NORMAL:
3638         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3639         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3640         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3641
3642         /* internal switching mode */
3643         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3644         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3645         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3646
3647         break;
3648
3649     case BXE_RX_MODE_ALLMULTI:
3650         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3651         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3652         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3653
3654         /* internal switching mode */
3655         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3656         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3657         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3658
3659         break;
3660
3661     case BXE_RX_MODE_PROMISC:
3662         /*
3663          * According to deffinition of SI mode, iface in promisc mode
3664          * should receive matched and unmatched (in resolution of port)
3665          * unicast packets.
3666          */
3667         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3668         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3669         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3670         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3671
3672         /* internal switching mode */
3673         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3674         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3675
3676         if (IS_MF_SI(sc)) {
3677             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3678         } else {
3679             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3680         }
3681
3682         break;
3683
3684     default:
3685         BLOGE(sc, "Unknown rx_mode (0x%x)\n", rx_mode);
3686         return (-1);
3687     }
3688
3689     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3690     if (rx_mode != BXE_RX_MODE_NONE) {
3691         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3692         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3693     }
3694
3695     return (0);
3696 }
3697
3698 static int
3699 bxe_set_q_rx_mode(struct bxe_softc *sc,
3700                   uint8_t          cl_id,
3701                   unsigned long    rx_mode_flags,
3702                   unsigned long    rx_accept_flags,
3703                   unsigned long    tx_accept_flags,
3704                   unsigned long    ramrod_flags)
3705 {
3706     struct ecore_rx_mode_ramrod_params ramrod_param;
3707     int rc;
3708
3709     memset(&ramrod_param, 0, sizeof(ramrod_param));
3710
3711     /* Prepare ramrod parameters */
3712     ramrod_param.cid = 0;
3713     ramrod_param.cl_id = cl_id;
3714     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3715     ramrod_param.func_id = SC_FUNC(sc);
3716
3717     ramrod_param.pstate = &sc->sp_state;
3718     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3719
3720     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3721     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3722
3723     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3724
3725     ramrod_param.ramrod_flags = ramrod_flags;
3726     ramrod_param.rx_mode_flags = rx_mode_flags;
3727
3728     ramrod_param.rx_accept_flags = rx_accept_flags;
3729     ramrod_param.tx_accept_flags = tx_accept_flags;
3730
3731     rc = ecore_config_rx_mode(sc, &ramrod_param);
3732     if (rc < 0) {
3733         BLOGE(sc, "Set rx_mode %d cli_id 0x%x rx_mode_flags 0x%x "
3734             "rx_accept_flags 0x%x tx_accept_flags 0x%x "
3735             "ramrod_flags 0x%x rc %d failed\n", sc->rx_mode, cl_id,
3736             (uint32_t)rx_mode_flags, (uint32_t)rx_accept_flags,
3737             (uint32_t)tx_accept_flags, (uint32_t)ramrod_flags, rc);
3738         return (rc);
3739     }
3740
3741     return (0);
3742 }
3743
3744 static int
3745 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3746 {
3747     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3748     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3749     int rc;
3750
3751     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3752                                &tx_accept_flags);
3753     if (rc) {
3754         return (rc);
3755     }
3756
3757     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3758     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3759
3760     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3761     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3762                               rx_accept_flags, tx_accept_flags,
3763                               ramrod_flags));
3764 }
3765
3766 /* returns the "mcp load_code" according to global load_count array */
3767 static int
3768 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3769 {
3770     int path = SC_PATH(sc);
3771     int port = SC_PORT(sc);
3772
3773     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3774           path, load_count[path][0], load_count[path][1],
3775           load_count[path][2]);
3776     load_count[path][0]++;
3777     load_count[path][1 + port]++;
3778     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3779           path, load_count[path][0], load_count[path][1],
3780           load_count[path][2]);
3781     if (load_count[path][0] == 1) {
3782         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3783     } else if (load_count[path][1 + port] == 1) {
3784         return (FW_MSG_CODE_DRV_LOAD_PORT);
3785     } else {
3786         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3787     }
3788 }
3789
3790 /* returns the "mcp load_code" according to global load_count array */
3791 static int
3792 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3793 {
3794     int port = SC_PORT(sc);
3795     int path = SC_PATH(sc);
3796
3797     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3798           path, load_count[path][0], load_count[path][1],
3799           load_count[path][2]);
3800     load_count[path][0]--;
3801     load_count[path][1 + port]--;
3802     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3803           path, load_count[path][0], load_count[path][1],
3804           load_count[path][2]);
3805     if (load_count[path][0] == 0) {
3806         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3807     } else if (load_count[path][1 + port] == 0) {
3808         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3809     } else {
3810         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3811     }
3812 }
3813
3814 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3815 static uint32_t
3816 bxe_send_unload_req(struct bxe_softc *sc,
3817                     int              unload_mode)
3818 {
3819     uint32_t reset_code = 0;
3820
3821     /* Select the UNLOAD request mode */
3822     if (unload_mode == UNLOAD_NORMAL) {
3823         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3824     } else {
3825         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3826     }
3827
3828     /* Send the request to the MCP */
3829     if (!BXE_NOMCP(sc)) {
3830         reset_code = bxe_fw_command(sc, reset_code, 0);
3831     } else {
3832         reset_code = bxe_nic_unload_no_mcp(sc);
3833     }
3834
3835     return (reset_code);
3836 }
3837
3838 /* send UNLOAD_DONE command to the MCP */
3839 static void
3840 bxe_send_unload_done(struct bxe_softc *sc,
3841                      uint8_t          keep_link)
3842 {
3843     uint32_t reset_param =
3844         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3845
3846     /* Report UNLOAD_DONE to MCP */
3847     if (!BXE_NOMCP(sc)) {
3848         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3849     }
3850 }
3851
3852 static int
3853 bxe_func_wait_started(struct bxe_softc *sc)
3854 {
3855     int tout = 50;
3856
3857     if (!sc->port.pmf) {
3858         return (0);
3859     }
3860
3861     /*
3862      * (assumption: No Attention from MCP at this stage)
3863      * PMF probably in the middle of TX disable/enable transaction
3864      * 1. Sync IRS for default SB
3865      * 2. Sync SP queue - this guarantees us that attention handling started
3866      * 3. Wait, that TX disable/enable transaction completes
3867      *
3868      * 1+2 guarantee that if DCBX attention was scheduled it already changed
3869      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
3870      * received completion for the transaction the state is TX_STOPPED.
3871      * State will return to STARTED after completion of TX_STOPPED-->STARTED
3872      * transaction.
3873      */
3874
3875     /* XXX make sure default SB ISR is done */
3876     /* need a way to synchronize an irq (intr_mtx?) */
3877
3878     /* XXX flush any work queues */
3879
3880     while (ecore_func_get_state(sc, &sc->func_obj) !=
3881            ECORE_F_STATE_STARTED && tout--) {
3882         DELAY(20000);
3883     }
3884
3885     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
3886         /*
3887          * Failed to complete the transaction in a "good way"
3888          * Force both transactions with CLR bit.
3889          */
3890         struct ecore_func_state_params func_params = { NULL };
3891
3892         BLOGE(sc, "Unexpected function state! "
3893                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
3894
3895         func_params.f_obj = &sc->func_obj;
3896         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
3897
3898         /* STARTED-->TX_STOPPED */
3899         func_params.cmd = ECORE_F_CMD_TX_STOP;
3900         ecore_func_state_change(sc, &func_params);
3901
3902         /* TX_STOPPED-->STARTED */
3903         func_params.cmd = ECORE_F_CMD_TX_START;
3904         return (ecore_func_state_change(sc, &func_params));
3905     }
3906
3907     return (0);
3908 }
3909
3910 static int
3911 bxe_stop_queue(struct bxe_softc *sc,
3912                int              index)
3913 {
3914     struct bxe_fastpath *fp = &sc->fp[index];
3915     struct ecore_queue_state_params q_params = { NULL };
3916     int rc;
3917
3918     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
3919
3920     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
3921     /* We want to wait for completion in this context */
3922     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
3923
3924     /* Stop the primary connection: */
3925
3926     /* ...halt the connection */
3927     q_params.cmd = ECORE_Q_CMD_HALT;
3928     rc = ecore_queue_state_change(sc, &q_params);
3929     if (rc) {
3930         return (rc);
3931     }
3932
3933     /* ...terminate the connection */
3934     q_params.cmd = ECORE_Q_CMD_TERMINATE;
3935     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
3936     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
3937     rc = ecore_queue_state_change(sc, &q_params);
3938     if (rc) {
3939         return (rc);
3940     }
3941
3942     /* ...delete cfc entry */
3943     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
3944     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
3945     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
3946     return (ecore_queue_state_change(sc, &q_params));
3947 }
3948
3949 /* wait for the outstanding SP commands */
3950 static inline uint8_t
3951 bxe_wait_sp_comp(struct bxe_softc *sc,
3952                  unsigned long    mask)
3953 {
3954     unsigned long tmp;
3955     int tout = 5000; /* wait for 5 secs tops */
3956
3957     while (tout--) {
3958         mb();
3959         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
3960             return (TRUE);
3961         }
3962
3963         DELAY(1000);
3964     }
3965
3966     mb();
3967
3968     tmp = atomic_load_acq_long(&sc->sp_state);
3969     if (tmp & mask) {
3970         BLOGE(sc, "Filtering completion timed out: "
3971                   "sp_state 0x%lx, mask 0x%lx\n",
3972               tmp, mask);
3973         return (FALSE);
3974     }
3975
3976     return (FALSE);
3977 }
3978
3979 static int
3980 bxe_func_stop(struct bxe_softc *sc)
3981 {
3982     struct ecore_func_state_params func_params = { NULL };
3983     int rc;
3984
3985     /* prepare parameters for function state transitions */
3986     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
3987     func_params.f_obj = &sc->func_obj;
3988     func_params.cmd = ECORE_F_CMD_STOP;
3989
3990     /*
3991      * Try to stop the function the 'good way'. If it fails (in case
3992      * of a parity error during bxe_chip_cleanup()) and we are
3993      * not in a debug mode, perform a state transaction in order to
3994      * enable further HW_RESET transaction.
3995      */
3996     rc = ecore_func_state_change(sc, &func_params);
3997     if (rc) {
3998         BLOGE(sc, "FUNC_STOP ramrod failed. "
3999                   "Running a dry transaction (%d)\n", rc);
4000         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4001         return (ecore_func_state_change(sc, &func_params));
4002     }
4003
4004     return (0);
4005 }
4006
4007 static int
4008 bxe_reset_hw(struct bxe_softc *sc,
4009              uint32_t         load_code)
4010 {
4011     struct ecore_func_state_params func_params = { NULL };
4012
4013     /* Prepare parameters for function state transitions */
4014     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4015
4016     func_params.f_obj = &sc->func_obj;
4017     func_params.cmd = ECORE_F_CMD_HW_RESET;
4018
4019     func_params.params.hw_init.load_phase = load_code;
4020
4021     return (ecore_func_state_change(sc, &func_params));
4022 }
4023
4024 static void
4025 bxe_int_disable_sync(struct bxe_softc *sc,
4026                      int              disable_hw)
4027 {
4028     if (disable_hw) {
4029         /* prevent the HW from sending interrupts */
4030         bxe_int_disable(sc);
4031     }
4032
4033     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4034     /* make sure all ISRs are done */
4035
4036     /* XXX make sure sp_task is not running */
4037     /* cancel and flush work queues */
4038 }
4039
4040 static void
4041 bxe_chip_cleanup(struct bxe_softc *sc,
4042                  uint32_t         unload_mode,
4043                  uint8_t          keep_link)
4044 {
4045     int port = SC_PORT(sc);
4046     struct ecore_mcast_ramrod_params rparam = { NULL };
4047     uint32_t reset_code;
4048     int i, rc = 0;
4049
4050     bxe_drain_tx_queues(sc);
4051
4052     /* give HW time to discard old tx messages */
4053     DELAY(1000);
4054
4055     /* Clean all ETH MACs */
4056     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4057     if (rc < 0) {
4058         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4059     }
4060
4061     /* Clean up UC list  */
4062     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4063     if (rc < 0) {
4064         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4065     }
4066
4067     /* Disable LLH */
4068     if (!CHIP_IS_E1(sc)) {
4069         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4070     }
4071
4072     /* Set "drop all" to stop Rx */
4073
4074     /*
4075      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4076      * a race between the completion code and this code.
4077      */
4078     BXE_MCAST_LOCK(sc);
4079
4080     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4081         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4082     } else {
4083         bxe_set_storm_rx_mode(sc);
4084     }
4085
4086     /* Clean up multicast configuration */
4087     rparam.mcast_obj = &sc->mcast_obj;
4088     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4089     if (rc < 0) {
4090         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4091     }
4092
4093     BXE_MCAST_UNLOCK(sc);
4094
4095     // XXX bxe_iov_chip_cleanup(sc);
4096
4097     /*
4098      * Send the UNLOAD_REQUEST to the MCP. This will return if
4099      * this function should perform FUNCTION, PORT, or COMMON HW
4100      * reset.
4101      */
4102     reset_code = bxe_send_unload_req(sc, unload_mode);
4103
4104     /*
4105      * (assumption: No Attention from MCP at this stage)
4106      * PMF probably in the middle of TX disable/enable transaction
4107      */
4108     rc = bxe_func_wait_started(sc);
4109     if (rc) {
4110         BLOGE(sc, "bxe_func_wait_started failed (%d)\n", rc);
4111     }
4112
4113     /*
4114      * Close multi and leading connections
4115      * Completions for ramrods are collected in a synchronous way
4116      */
4117     for (i = 0; i < sc->num_queues; i++) {
4118         if (bxe_stop_queue(sc, i)) {
4119             goto unload_error;
4120         }
4121     }
4122
4123     /*
4124      * If SP settings didn't get completed so far - something
4125      * very wrong has happen.
4126      */
4127     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4128         BLOGE(sc, "Common slow path ramrods got stuck!(%d)\n", rc);
4129     }
4130
4131 unload_error:
4132
4133     rc = bxe_func_stop(sc);
4134     if (rc) {
4135         BLOGE(sc, "Function stop failed!(%d)\n", rc);
4136     }
4137
4138     /* disable HW interrupts */
4139     bxe_int_disable_sync(sc, TRUE);
4140
4141     /* detach interrupts */
4142     bxe_interrupt_detach(sc);
4143
4144     /* Reset the chip */
4145     rc = bxe_reset_hw(sc, reset_code);
4146     if (rc) {
4147         BLOGE(sc, "Hardware reset failed(%d)\n", rc);
4148     }
4149
4150     /* Report UNLOAD_DONE to MCP */
4151     bxe_send_unload_done(sc, keep_link);
4152 }
4153
4154 static void
4155 bxe_disable_close_the_gate(struct bxe_softc *sc)
4156 {
4157     uint32_t val;
4158     int port = SC_PORT(sc);
4159
4160     BLOGD(sc, DBG_LOAD,
4161           "Disabling 'close the gates'\n");
4162
4163     if (CHIP_IS_E1(sc)) {
4164         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4165                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4166         val = REG_RD(sc, addr);
4167         val &= ~(0x300);
4168         REG_WR(sc, addr, val);
4169     } else {
4170         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4171         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4172                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4173         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4174     }
4175 }
4176
4177 /*
4178  * Cleans the object that have internal lists without sending
4179  * ramrods. Should be run when interrutps are disabled.
4180  */
4181 static void
4182 bxe_squeeze_objects(struct bxe_softc *sc)
4183 {
4184     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4185     struct ecore_mcast_ramrod_params rparam = { NULL };
4186     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4187     int rc;
4188
4189     /* Cleanup MACs' object first... */
4190
4191     /* Wait for completion of requested */
4192     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4193     /* Perform a dry cleanup */
4194     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4195
4196     /* Clean ETH primary MAC */
4197     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4198     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4199                              &ramrod_flags);
4200     if (rc != 0) {
4201         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4202     }
4203
4204     /* Cleanup UC list */
4205     vlan_mac_flags = 0;
4206     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4207     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4208                              &ramrod_flags);
4209     if (rc != 0) {
4210         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4211     }
4212
4213     /* Now clean mcast object... */
4214
4215     rparam.mcast_obj = &sc->mcast_obj;
4216     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4217
4218     /* Add a DEL command... */
4219     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4220     if (rc < 0) {
4221         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4222     }
4223
4224     /* now wait until all pending commands are cleared */
4225
4226     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4227     while (rc != 0) {
4228         if (rc < 0) {
4229             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4230             return;
4231         }
4232
4233         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4234     }
4235 }
4236
4237 /* stop the controller */
4238 static __noinline int
4239 bxe_nic_unload(struct bxe_softc *sc,
4240                uint32_t         unload_mode,
4241                uint8_t          keep_link)
4242 {
4243     uint8_t global = FALSE;
4244     uint32_t val;
4245     int i;
4246
4247     BXE_CORE_LOCK_ASSERT(sc);
4248
4249     sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
4250
4251     for (i = 0; i < sc->num_queues; i++) {
4252         struct bxe_fastpath *fp;
4253
4254         fp = &sc->fp[i];
4255         BXE_FP_TX_LOCK(fp);
4256         BXE_FP_TX_UNLOCK(fp);
4257     }
4258
4259     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4260
4261     /* mark driver as unloaded in shmem2 */
4262     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4263         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4264         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4265                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4266     }
4267
4268     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4269         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4270         /*
4271          * We can get here if the driver has been unloaded
4272          * during parity error recovery and is either waiting for a
4273          * leader to complete or for other functions to unload and
4274          * then ifconfig down has been issued. In this case we want to
4275          * unload and let other functions to complete a recovery
4276          * process.
4277          */
4278         sc->recovery_state = BXE_RECOVERY_DONE;
4279         sc->is_leader = 0;
4280         bxe_release_leader_lock(sc);
4281         mb();
4282
4283         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4284         BLOGE(sc, "Can't unload in closed or error state recover_state 0x%x"
4285             " state = 0x%x\n", sc->recovery_state, sc->state);
4286         return (-1);
4287     }
4288
4289     /*
4290      * Nothing to do during unload if previous bxe_nic_load()
4291      * did not completed succesfully - all resourses are released.
4292      */
4293     if ((sc->state == BXE_STATE_CLOSED) ||
4294         (sc->state == BXE_STATE_ERROR)) {
4295         return (0);
4296     }
4297
4298     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4299     mb();
4300
4301     /* stop tx */
4302     bxe_tx_disable(sc);
4303
4304     sc->rx_mode = BXE_RX_MODE_NONE;
4305     /* XXX set rx mode ??? */
4306
4307     if (IS_PF(sc) && !sc->grcdump_done) {
4308         /* set ALWAYS_ALIVE bit in shmem */
4309         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4310
4311         bxe_drv_pulse(sc);
4312
4313         bxe_stats_handle(sc, STATS_EVENT_STOP);
4314         bxe_save_statistics(sc);
4315     }
4316
4317     /* wait till consumers catch up with producers in all queues */
4318     bxe_drain_tx_queues(sc);
4319
4320     /* if VF indicate to PF this function is going down (PF will delete sp
4321      * elements and clear initializations
4322      */
4323     if (IS_VF(sc)) {
4324         ; /* bxe_vfpf_close_vf(sc); */
4325     } else if (unload_mode != UNLOAD_RECOVERY) {
4326         /* if this is a normal/close unload need to clean up chip */
4327         if (!sc->grcdump_done)
4328             bxe_chip_cleanup(sc, unload_mode, keep_link);
4329     } else {
4330         /* Send the UNLOAD_REQUEST to the MCP */
4331         bxe_send_unload_req(sc, unload_mode);
4332
4333         /*
4334          * Prevent transactions to host from the functions on the
4335          * engine that doesn't reset global blocks in case of global
4336          * attention once gloabl blocks are reset and gates are opened
4337          * (the engine which leader will perform the recovery
4338          * last).
4339          */
4340         if (!CHIP_IS_E1x(sc)) {
4341             bxe_pf_disable(sc);
4342         }
4343
4344         /* disable HW interrupts */
4345         bxe_int_disable_sync(sc, TRUE);
4346
4347         /* detach interrupts */
4348         bxe_interrupt_detach(sc);
4349
4350         /* Report UNLOAD_DONE to MCP */
4351         bxe_send_unload_done(sc, FALSE);
4352     }
4353
4354     /*
4355      * At this stage no more interrupts will arrive so we may safely clean
4356      * the queue'able objects here in case they failed to get cleaned so far.
4357      */
4358     if (IS_PF(sc)) {
4359         bxe_squeeze_objects(sc);
4360     }
4361
4362     /* There should be no more pending SP commands at this stage */
4363     sc->sp_state = 0;
4364
4365     sc->port.pmf = 0;
4366
4367     bxe_free_fp_buffers(sc);
4368
4369     if (IS_PF(sc)) {
4370         bxe_free_mem(sc);
4371     }
4372
4373     bxe_free_fw_stats_mem(sc);
4374
4375     sc->state = BXE_STATE_CLOSED;
4376
4377     /*
4378      * Check if there are pending parity attentions. If there are - set
4379      * RECOVERY_IN_PROGRESS.
4380      */
4381     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4382         bxe_set_reset_in_progress(sc);
4383
4384         /* Set RESET_IS_GLOBAL if needed */
4385         if (global) {
4386             bxe_set_reset_global(sc);
4387         }
4388     }
4389
4390     /*
4391      * The last driver must disable a "close the gate" if there is no
4392      * parity attention or "process kill" pending.
4393      */
4394     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4395         bxe_reset_is_done(sc, SC_PATH(sc))) {
4396         bxe_disable_close_the_gate(sc);
4397     }
4398
4399     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4400
4401     return (0);
4402 }
4403
4404 /*
4405  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4406  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4407  */
4408 static int
4409 bxe_ifmedia_update(struct ifnet *ifp)
4410 {
4411     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4412     struct ifmedia *ifm;
4413
4414     ifm = &sc->ifmedia;
4415
4416     /* We only support Ethernet media type. */
4417     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4418         return (EINVAL);
4419     }
4420
4421     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4422     case IFM_AUTO:
4423          break;
4424     case IFM_10G_CX4:
4425     case IFM_10G_SR:
4426     case IFM_10G_T:
4427     case IFM_10G_TWINAX:
4428     default:
4429         /* We don't support changing the media type. */
4430         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4431               IFM_SUBTYPE(ifm->ifm_media));
4432         return (EINVAL);
4433     }
4434
4435     return (0);
4436 }
4437
4438 /*
4439  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4440  */
4441 static void
4442 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4443 {
4444     struct bxe_softc *sc = ifp->if_softc;
4445
4446     /* Report link down if the driver isn't running. */
4447     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4448         ifmr->ifm_active |= IFM_NONE;
4449         return;
4450     }
4451
4452     /* Setup the default interface info. */
4453     ifmr->ifm_status = IFM_AVALID;
4454     ifmr->ifm_active = IFM_ETHER;
4455
4456     if (sc->link_vars.link_up) {
4457         ifmr->ifm_status |= IFM_ACTIVE;
4458     } else {
4459         ifmr->ifm_active |= IFM_NONE;
4460         return;
4461     }
4462
4463     ifmr->ifm_active |= sc->media;
4464
4465     if (sc->link_vars.duplex == DUPLEX_FULL) {
4466         ifmr->ifm_active |= IFM_FDX;
4467     } else {
4468         ifmr->ifm_active |= IFM_HDX;
4469     }
4470 }
4471
4472 static void
4473 bxe_handle_chip_tq(void *context,
4474                    int  pending)
4475 {
4476     struct bxe_softc *sc = (struct bxe_softc *)context;
4477     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4478
4479     switch (work)
4480     {
4481     case CHIP_TQ_REINIT:
4482         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4483             /* restart the interface */
4484             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4485             bxe_periodic_stop(sc);
4486             BXE_CORE_LOCK(sc);
4487             bxe_stop_locked(sc);
4488             bxe_init_locked(sc);
4489             BXE_CORE_UNLOCK(sc);
4490         }
4491         break;
4492
4493     default:
4494         break;
4495     }
4496 }
4497
4498 /*
4499  * Handles any IOCTL calls from the operating system.
4500  *
4501  * Returns:
4502  *   0 = Success, >0 Failure
4503  */
4504 static int
4505 bxe_ioctl(struct ifnet *ifp,
4506           u_long       command,
4507           caddr_t      data)
4508 {
4509     struct bxe_softc *sc = ifp->if_softc;
4510     struct ifreq *ifr = (struct ifreq *)data;
4511     int mask = 0;
4512     int reinit = 0;
4513     int error = 0;
4514
4515     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4516     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4517
4518     switch (command)
4519     {
4520     case SIOCSIFMTU:
4521         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4522               ifr->ifr_mtu);
4523
4524         if (sc->mtu == ifr->ifr_mtu) {
4525             /* nothing to change */
4526             break;
4527         }
4528
4529         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4530             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4531                   ifr->ifr_mtu, mtu_min, mtu_max);
4532             error = EINVAL;
4533             break;
4534         }
4535
4536         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4537                              (unsigned long)ifr->ifr_mtu);
4538         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4539                               (unsigned long)ifr->ifr_mtu);
4540
4541         reinit = 1;
4542         break;
4543
4544     case SIOCSIFFLAGS:
4545         /* toggle the interface state up or down */
4546         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4547
4548         BXE_CORE_LOCK(sc);
4549         /* check if the interface is up */
4550         if (ifp->if_flags & IFF_UP) {
4551             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4552                 /* set the receive mode flags */
4553                 bxe_set_rx_mode(sc);
4554             } else if(sc->state != BXE_STATE_DISABLED) {
4555                 bxe_init_locked(sc);
4556             }
4557         } else {
4558             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4559                 bxe_periodic_stop(sc);
4560                 bxe_stop_locked(sc);
4561             }
4562         }
4563         BXE_CORE_UNLOCK(sc);
4564
4565         break;
4566
4567     case SIOCADDMULTI:
4568     case SIOCDELMULTI:
4569         /* add/delete multicast addresses */
4570         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4571
4572         /* check if the interface is up */
4573         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4574             /* set the receive mode flags */
4575             BXE_CORE_LOCK(sc);
4576             bxe_set_rx_mode(sc);
4577             BXE_CORE_UNLOCK(sc);
4578         }
4579
4580         break;
4581
4582     case SIOCSIFCAP:
4583         /* find out which capabilities have changed */
4584         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4585
4586         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4587               mask);
4588
4589         /* toggle the LRO capabilites enable flag */
4590         if (mask & IFCAP_LRO) {
4591             ifp->if_capenable ^= IFCAP_LRO;
4592             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4593                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4594             reinit = 1;
4595         }
4596
4597         /* toggle the TXCSUM checksum capabilites enable flag */
4598         if (mask & IFCAP_TXCSUM) {
4599             ifp->if_capenable ^= IFCAP_TXCSUM;
4600             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4601                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4602             if (ifp->if_capenable & IFCAP_TXCSUM) {
4603                 ifp->if_hwassist = (CSUM_IP       |
4604                                     CSUM_TCP      |
4605                                     CSUM_UDP      |
4606                                     CSUM_TSO      |
4607                                     CSUM_TCP_IPV6 |
4608                                     CSUM_UDP_IPV6);
4609             } else {
4610                 ifp->if_hwassist = 0;
4611             }
4612         }
4613
4614         /* toggle the RXCSUM checksum capabilities enable flag */
4615         if (mask & IFCAP_RXCSUM) {
4616             ifp->if_capenable ^= IFCAP_RXCSUM;
4617             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4618                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4619             if (ifp->if_capenable & IFCAP_RXCSUM) {
4620                 ifp->if_hwassist = (CSUM_IP       |
4621                                     CSUM_TCP      |
4622                                     CSUM_UDP      |
4623                                     CSUM_TSO      |
4624                                     CSUM_TCP_IPV6 |
4625                                     CSUM_UDP_IPV6);
4626             } else {
4627                 ifp->if_hwassist = 0;
4628             }
4629         }
4630
4631         /* toggle TSO4 capabilities enabled flag */
4632         if (mask & IFCAP_TSO4) {
4633             ifp->if_capenable ^= IFCAP_TSO4;
4634             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4635                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4636         }
4637
4638         /* toggle TSO6 capabilities enabled flag */
4639         if (mask & IFCAP_TSO6) {
4640             ifp->if_capenable ^= IFCAP_TSO6;
4641             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4642                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4643         }
4644
4645         /* toggle VLAN_HWTSO capabilities enabled flag */
4646         if (mask & IFCAP_VLAN_HWTSO) {
4647             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4648             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4649                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4650         }
4651
4652         /* toggle VLAN_HWCSUM capabilities enabled flag */
4653         if (mask & IFCAP_VLAN_HWCSUM) {
4654             /* XXX investigate this... */
4655             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4656             error = EINVAL;
4657         }
4658
4659         /* toggle VLAN_MTU capabilities enable flag */
4660         if (mask & IFCAP_VLAN_MTU) {
4661             /* XXX investigate this... */
4662             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4663             error = EINVAL;
4664         }
4665
4666         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4667         if (mask & IFCAP_VLAN_HWTAGGING) {
4668             /* XXX investigate this... */
4669             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4670             error = EINVAL;
4671         }
4672
4673         /* toggle VLAN_HWFILTER capabilities enabled flag */
4674         if (mask & IFCAP_VLAN_HWFILTER) {
4675             /* XXX investigate this... */
4676             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4677             error = EINVAL;
4678         }
4679
4680         /* XXX not yet...
4681          * IFCAP_WOL_MAGIC
4682          */
4683
4684         break;
4685
4686     case SIOCSIFMEDIA:
4687     case SIOCGIFMEDIA:
4688         /* set/get interface media */
4689         BLOGD(sc, DBG_IOCTL,
4690               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4691               (command & 0xff));
4692         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4693         break;
4694
4695     default:
4696         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4697               (command & 0xff));
4698         error = ether_ioctl(ifp, command, data);
4699         break;
4700     }
4701
4702     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4703         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4704               "Re-initializing hardware from IOCTL change\n");
4705         bxe_periodic_stop(sc);
4706         BXE_CORE_LOCK(sc);
4707         bxe_stop_locked(sc);
4708         bxe_init_locked(sc);
4709         BXE_CORE_UNLOCK(sc);
4710     }
4711
4712     return (error);
4713 }
4714
4715 static __noinline void
4716 bxe_dump_mbuf(struct bxe_softc *sc,
4717               struct mbuf      *m,
4718               uint8_t          contents)
4719 {
4720     char * type;
4721     int i = 0;
4722
4723     if (!(sc->debug & DBG_MBUF)) {
4724         return;
4725     }
4726
4727     if (m == NULL) {
4728         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
4729         return;
4730     }
4731
4732     while (m) {
4733
4734 #if __FreeBSD_version >= 1000000
4735         BLOGD(sc, DBG_MBUF,
4736               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
4737               i, m, m->m_len, m->m_flags,
4738               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
4739
4740         if (m->m_flags & M_PKTHDR) {
4741              BLOGD(sc, DBG_MBUF,
4742                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
4743                    i, m->m_pkthdr.len, m->m_flags,
4744                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
4745                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
4746                    "\22M_PROMISC\23M_NOFREE",
4747                    (int)m->m_pkthdr.csum_flags,
4748                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
4749                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
4750                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
4751                    "\14CSUM_PSEUDO_HDR");
4752         }
4753 #else
4754         BLOGD(sc, DBG_MBUF,
4755               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
4756               i, m, m->m_len, m->m_flags,
4757               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
4758
4759         if (m->m_flags & M_PKTHDR) {
4760              BLOGD(sc, DBG_MBUF,
4761                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
4762                    i, m->m_pkthdr.len, m->m_flags,
4763                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
4764                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
4765                    "\22M_PROMISC\23M_NOFREE",
4766                    (int)m->m_pkthdr.csum_flags,
4767                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
4768                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
4769                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
4770                    "\14CSUM_PSEUDO_HDR");
4771         }
4772 #endif /* #if __FreeBSD_version >= 1000000 */
4773
4774         if (m->m_flags & M_EXT) {
4775             switch (m->m_ext.ext_type) {
4776             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
4777             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
4778             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
4779             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
4780             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
4781             case EXT_PACKET:     type = "EXT_PACKET";     break;
4782             case EXT_MBUF:       type = "EXT_MBUF";       break;
4783             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
4784             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
4785             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
4786             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
4787             default:             type = "UNKNOWN";        break;
4788             }
4789
4790             BLOGD(sc, DBG_MBUF,
4791                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
4792                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
4793         }
4794
4795         if (contents) {
4796             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
4797         }
4798
4799         m = m->m_next;
4800         i++;
4801     }
4802 }
4803
4804 /*
4805  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
4806  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
4807  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
4808  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
4809  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
4810  */
4811 static int
4812 bxe_chktso_window(struct bxe_softc  *sc,
4813                   int               nsegs,
4814                   bus_dma_segment_t *segs,
4815                   struct mbuf       *m)
4816 {
4817     uint32_t num_wnds, wnd_size, wnd_sum;
4818     int32_t frag_idx, wnd_idx;
4819     unsigned short lso_mss;
4820     int defrag;
4821
4822     defrag = 0;
4823     wnd_sum = 0;
4824     wnd_size = 10;
4825     num_wnds = nsegs - wnd_size;
4826     lso_mss = htole16(m->m_pkthdr.tso_segsz);
4827
4828     /*
4829      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
4830      * first window sum of data while skipping the first assuming it is the
4831      * header in FreeBSD.
4832      */
4833     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
4834         wnd_sum += htole16(segs[frag_idx].ds_len);
4835     }
4836
4837     /* check the first 10 bd window size */
4838     if (wnd_sum < lso_mss) {
4839         return (1);
4840     }
4841
4842     /* run through the windows */
4843     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
4844         /* subtract the first mbuf->m_len of the last wndw(-header) */
4845         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
4846         /* add the next mbuf len to the len of our new window */
4847         wnd_sum += htole16(segs[frag_idx].ds_len);
4848         if (wnd_sum < lso_mss) {
4849             return (1);
4850         }
4851     }
4852
4853     return (0);
4854 }
4855
4856 static uint8_t
4857 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
4858                     struct mbuf         *m,
4859                     uint32_t            *parsing_data)
4860 {
4861     struct ether_vlan_header *eh = NULL;
4862     struct ip *ip4 = NULL;
4863     struct ip6_hdr *ip6 = NULL;
4864     caddr_t ip = NULL;
4865     struct tcphdr *th = NULL;
4866     int e_hlen, ip_hlen, l4_off;
4867     uint16_t proto;
4868
4869     if (m->m_pkthdr.csum_flags == CSUM_IP) {
4870         /* no L4 checksum offload needed */
4871         return (0);
4872     }
4873
4874     /* get the Ethernet header */
4875     eh = mtod(m, struct ether_vlan_header *);
4876
4877     /* handle VLAN encapsulation if present */
4878     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
4879         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
4880         proto  = ntohs(eh->evl_proto);
4881     } else {
4882         e_hlen = ETHER_HDR_LEN;
4883         proto  = ntohs(eh->evl_encap_proto);
4884     }
4885
4886     switch (proto) {
4887     case ETHERTYPE_IP:
4888         /* get the IP header, if mbuf len < 20 then header in next mbuf */
4889         ip4 = (m->m_len < sizeof(struct ip)) ?
4890                   (struct ip *)m->m_next->m_data :
4891                   (struct ip *)(m->m_data + e_hlen);
4892         /* ip_hl is number of 32-bit words */
4893         ip_hlen = (ip4->ip_hl << 2);
4894         ip = (caddr_t)ip4;
4895         break;
4896     case ETHERTYPE_IPV6:
4897         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
4898         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
4899                   (struct ip6_hdr *)m->m_next->m_data :
4900                   (struct ip6_hdr *)(m->m_data + e_hlen);
4901         /* XXX cannot support offload with IPv6 extensions */
4902         ip_hlen = sizeof(struct ip6_hdr);
4903         ip = (caddr_t)ip6;
4904         break;
4905     default:
4906         /* We can't offload in this case... */
4907         /* XXX error stat ??? */
4908         return (0);
4909     }
4910
4911     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
4912     l4_off = (e_hlen + ip_hlen);
4913
4914     *parsing_data |=
4915         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
4916          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
4917
4918     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
4919                                   CSUM_TSO |
4920                                   CSUM_TCP_IPV6)) {
4921         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
4922         th = (struct tcphdr *)(ip + ip_hlen);
4923         /* th_off is number of 32-bit words */
4924         *parsing_data |= ((th->th_off <<
4925                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
4926                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
4927         return (l4_off + (th->th_off << 2)); /* entire header length */
4928     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
4929                                          CSUM_UDP_IPV6)) {
4930         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
4931         return (l4_off + sizeof(struct udphdr)); /* entire header length */
4932     } else {
4933         /* XXX error stat ??? */
4934         return (0);
4935     }
4936 }
4937
4938 static uint8_t
4939 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
4940                  struct mbuf                *m,
4941                  struct eth_tx_parse_bd_e1x *pbd)
4942 {
4943     struct ether_vlan_header *eh = NULL;
4944     struct ip *ip4 = NULL;
4945     struct ip6_hdr *ip6 = NULL;
4946     caddr_t ip = NULL;
4947     struct tcphdr *th = NULL;
4948     struct udphdr *uh = NULL;
4949     int e_hlen, ip_hlen;
4950     uint16_t proto;
4951     uint8_t hlen;
4952     uint16_t tmp_csum;
4953     uint32_t *tmp_uh;
4954
4955     /* get the Ethernet header */
4956     eh = mtod(m, struct ether_vlan_header *);
4957
4958     /* handle VLAN encapsulation if present */
4959     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
4960         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
4961         proto  = ntohs(eh->evl_proto);
4962     } else {
4963         e_hlen = ETHER_HDR_LEN;
4964         proto  = ntohs(eh->evl_encap_proto);
4965     }
4966
4967     switch (proto) {
4968     case ETHERTYPE_IP:
4969         /* get the IP header, if mbuf len < 20 then header in next mbuf */
4970         ip4 = (m->m_len < sizeof(struct ip)) ?
4971                   (struct ip *)m->m_next->m_data :
4972                   (struct ip *)(m->m_data + e_hlen);
4973         /* ip_hl is number of 32-bit words */
4974         ip_hlen = (ip4->ip_hl << 1);
4975         ip = (caddr_t)ip4;
4976         break;
4977     case ETHERTYPE_IPV6:
4978         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
4979         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
4980                   (struct ip6_hdr *)m->m_next->m_data :
4981                   (struct ip6_hdr *)(m->m_data + e_hlen);
4982         /* XXX cannot support offload with IPv6 extensions */
4983         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
4984         ip = (caddr_t)ip6;
4985         break;
4986     default:
4987         /* We can't offload in this case... */
4988         /* XXX error stat ??? */
4989         return (0);
4990     }
4991
4992     hlen = (e_hlen >> 1);
4993
4994     /* note that rest of global_data is indirectly zeroed here */
4995     if (m->m_flags & M_VLANTAG) {
4996         pbd->global_data =
4997             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
4998     } else {
4999         pbd->global_data = htole16(hlen);
5000     }
5001
5002     pbd->ip_hlen_w = ip_hlen;
5003
5004     hlen += pbd->ip_hlen_w;
5005
5006     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5007
5008     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5009                                   CSUM_TSO |
5010                                   CSUM_TCP_IPV6)) {
5011         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5012         /* th_off is number of 32-bit words */
5013         hlen += (uint16_t)(th->th_off << 1);
5014     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5015                                          CSUM_UDP_IPV6)) {
5016         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5017         hlen += (sizeof(struct udphdr) / 2);
5018     } else {
5019         /* valid case as only CSUM_IP was set */
5020         return (0);
5021     }
5022
5023     pbd->total_hlen_w = htole16(hlen);
5024
5025     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5026                                   CSUM_TSO |
5027                                   CSUM_TCP_IPV6)) {
5028         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5029         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5030     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5031                                          CSUM_UDP_IPV6)) {
5032         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5033
5034         /*
5035          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5036          * checksums and does not know anything about the UDP header and where
5037          * the checksum field is located. It only knows about TCP. Therefore
5038          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5039          * offload. Since the checksum field offset for TCP is 16 bytes and
5040          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5041          * bytes less than the start of the UDP header. This allows the
5042          * hardware to write the checksum in the correct spot. But the
5043          * hardware will compute a checksum which includes the last 10 bytes
5044          * of the IP header. To correct this we tweak the stack computed
5045          * pseudo checksum by folding in the calculation of the inverse
5046          * checksum for those final 10 bytes of the IP header. This allows
5047          * the correct checksum to be computed by the hardware.
5048          */
5049
5050         /* set pointer 10 bytes before UDP header */
5051         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5052
5053         /* calculate a pseudo header checksum over the first 10 bytes */
5054         tmp_csum = in_pseudo(*tmp_uh,
5055                              *(tmp_uh + 1),
5056                              *(uint16_t *)(tmp_uh + 2));
5057
5058         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5059     }
5060
5061     return (hlen * 2); /* entire header length, number of bytes */
5062 }
5063
5064 static void
5065 bxe_set_pbd_lso_e2(struct mbuf *m,
5066                    uint32_t    *parsing_data)
5067 {
5068     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5069                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5070                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5071
5072     /* XXX test for IPv6 with extension header... */
5073 }
5074
5075 static void
5076 bxe_set_pbd_lso(struct mbuf                *m,
5077                 struct eth_tx_parse_bd_e1x *pbd)
5078 {
5079     struct ether_vlan_header *eh = NULL;
5080     struct ip *ip = NULL;
5081     struct tcphdr *th = NULL;
5082     int e_hlen;
5083
5084     /* get the Ethernet header */
5085     eh = mtod(m, struct ether_vlan_header *);
5086
5087     /* handle VLAN encapsulation if present */
5088     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5089                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5090
5091     /* get the IP and TCP header, with LSO entire header in first mbuf */
5092     /* XXX assuming IPv4 */
5093     ip = (struct ip *)(m->m_data + e_hlen);
5094     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5095
5096     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5097     pbd->tcp_send_seq = ntohl(th->th_seq);
5098     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5099
5100 #if 1
5101         /* XXX IPv4 */
5102         pbd->ip_id = ntohs(ip->ip_id);
5103         pbd->tcp_pseudo_csum =
5104             ntohs(in_pseudo(ip->ip_src.s_addr,
5105                             ip->ip_dst.s_addr,
5106                             htons(IPPROTO_TCP)));
5107 #else
5108         /* XXX IPv6 */
5109         pbd->tcp_pseudo_csum =
5110             ntohs(in_pseudo(&ip6->ip6_src,
5111                             &ip6->ip6_dst,
5112                             htons(IPPROTO_TCP)));
5113 #endif
5114
5115     pbd->global_data |=
5116         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5117 }
5118
5119 /*
5120  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5121  * visible to the controller.
5122  *
5123  * If an mbuf is submitted to this routine and cannot be given to the
5124  * controller (e.g. it has too many fragments) then the function may free
5125  * the mbuf and return to the caller.
5126  *
5127  * Returns:
5128  *   0 = Success, !0 = Failure
5129  *   Note the side effect that an mbuf may be freed if it causes a problem.
5130  */
5131 static int
5132 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5133 {
5134     bus_dma_segment_t segs[32];
5135     struct mbuf *m0;
5136     struct bxe_sw_tx_bd *tx_buf;
5137     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5138     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5139     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5140     struct eth_tx_bd *tx_data_bd;
5141     struct eth_tx_bd *tx_total_pkt_size_bd;
5142     struct eth_tx_start_bd *tx_start_bd;
5143     uint16_t bd_prod, pkt_prod, total_pkt_size;
5144     uint8_t mac_type;
5145     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5146     struct bxe_softc *sc;
5147     uint16_t tx_bd_avail;
5148     struct ether_vlan_header *eh;
5149     uint32_t pbd_e2_parsing_data = 0;
5150     uint8_t hlen = 0;
5151     int tmp_bd;
5152     int i;
5153
5154     sc = fp->sc;
5155
5156 #if __FreeBSD_version >= 800000
5157     M_ASSERTPKTHDR(*m_head);
5158 #endif /* #if __FreeBSD_version >= 800000 */
5159
5160     m0 = *m_head;
5161     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5162     tx_start_bd = NULL;
5163     tx_data_bd = NULL;
5164     tx_total_pkt_size_bd = NULL;
5165
5166     /* get the H/W pointer for packets and BDs */
5167     pkt_prod = fp->tx_pkt_prod;
5168     bd_prod = fp->tx_bd_prod;
5169
5170     mac_type = UNICAST_ADDRESS;
5171
5172     /* map the mbuf into the next open DMAable memory */
5173     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5174     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5175                                     tx_buf->m_map, m0,
5176                                     segs, &nsegs, BUS_DMA_NOWAIT);
5177
5178     /* mapping errors */
5179     if(__predict_false(error != 0)) {
5180         fp->eth_q_stats.tx_dma_mapping_failure++;
5181         if (error == ENOMEM) {
5182             /* resource issue, try again later */
5183             rc = ENOMEM;
5184         } else if (error == EFBIG) {
5185             /* possibly recoverable with defragmentation */
5186             fp->eth_q_stats.mbuf_defrag_attempts++;
5187             m0 = m_defrag(*m_head, M_DONTWAIT);
5188             if (m0 == NULL) {
5189                 fp->eth_q_stats.mbuf_defrag_failures++;
5190                 rc = ENOBUFS;
5191             } else {
5192                 /* defrag successful, try mapping again */
5193                 *m_head = m0;
5194                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5195                                                 tx_buf->m_map, m0,
5196                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5197                 if (error) {
5198                     fp->eth_q_stats.tx_dma_mapping_failure++;
5199                     rc = error;
5200                 }
5201             }
5202         } else {
5203             /* unknown, unrecoverable mapping error */
5204             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5205             bxe_dump_mbuf(sc, m0, FALSE);
5206             rc = error;
5207         }
5208
5209         goto bxe_tx_encap_continue;
5210     }
5211
5212     tx_bd_avail = bxe_tx_avail(sc, fp);
5213
5214     /* make sure there is enough room in the send queue */
5215     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5216         /* Recoverable, try again later. */
5217         fp->eth_q_stats.tx_hw_queue_full++;
5218         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5219         rc = ENOMEM;
5220         goto bxe_tx_encap_continue;
5221     }
5222
5223     /* capture the current H/W TX chain high watermark */
5224     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5225                         (TX_BD_USABLE - tx_bd_avail))) {
5226         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5227     }
5228
5229     /* make sure it fits in the packet window */
5230     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5231         /*
5232          * The mbuf may be to big for the controller to handle. If the frame
5233          * is a TSO frame we'll need to do an additional check.
5234          */
5235         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5236             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5237                 goto bxe_tx_encap_continue; /* OK to send */
5238             } else {
5239                 fp->eth_q_stats.tx_window_violation_tso++;
5240             }
5241         } else {
5242             fp->eth_q_stats.tx_window_violation_std++;
5243         }
5244
5245         /* lets try to defragment this mbuf and remap it */
5246         fp->eth_q_stats.mbuf_defrag_attempts++;
5247         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5248
5249         m0 = m_defrag(*m_head, M_DONTWAIT);
5250         if (m0 == NULL) {
5251             fp->eth_q_stats.mbuf_defrag_failures++;
5252             /* Ugh, just drop the frame... :( */
5253             rc = ENOBUFS;
5254         } else {
5255             /* defrag successful, try mapping again */
5256             *m_head = m0;
5257             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5258                                             tx_buf->m_map, m0,
5259                                             segs, &nsegs, BUS_DMA_NOWAIT);
5260             if (error) {
5261                 fp->eth_q_stats.tx_dma_mapping_failure++;
5262                 /* No sense in trying to defrag/copy chain, drop it. :( */
5263                 rc = error;
5264             } else {
5265                /* if the chain is still too long then drop it */
5266                 if(m0->m_pkthdr.csum_flags & CSUM_TSO) {
5267                     /*
5268                      * in case TSO is enabled nsegs should be checked against
5269                      * BXE_TSO_MAX_SEGMENTS
5270                      */
5271                     if (__predict_false(nsegs > BXE_TSO_MAX_SEGMENTS)) {
5272                         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5273                         fp->eth_q_stats.nsegs_path1_errors++;
5274                         rc = ENODEV;
5275                     }
5276                 } else {
5277                     if (__predict_false(nsegs > BXE_MAX_SEGMENTS)) {
5278                         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5279                         fp->eth_q_stats.nsegs_path2_errors++;
5280                         rc = ENODEV;
5281                     }
5282                 }
5283             }
5284         }
5285     }
5286
5287 bxe_tx_encap_continue:
5288
5289     /* Check for errors */
5290     if (rc) {
5291         if (rc == ENOMEM) {
5292             /* recoverable try again later  */
5293         } else {
5294             fp->eth_q_stats.tx_soft_errors++;
5295             fp->eth_q_stats.mbuf_alloc_tx--;
5296             m_freem(*m_head);
5297             *m_head = NULL;
5298         }
5299
5300         return (rc);
5301     }
5302
5303     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5304     if (m0->m_flags & M_BCAST) {
5305         mac_type = BROADCAST_ADDRESS;
5306     } else if (m0->m_flags & M_MCAST) {
5307         mac_type = MULTICAST_ADDRESS;
5308     }
5309
5310     /* store the mbuf into the mbuf ring */
5311     tx_buf->m        = m0;
5312     tx_buf->first_bd = fp->tx_bd_prod;
5313     tx_buf->flags    = 0;
5314
5315     /* prepare the first transmit (start) BD for the mbuf */
5316     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5317
5318     BLOGD(sc, DBG_TX,
5319           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5320           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5321
5322     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5323     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5324     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5325     total_pkt_size += tx_start_bd->nbytes;
5326     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5327
5328     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5329
5330     /* all frames have at least Start BD + Parsing BD */
5331     nbds = nsegs + 1;
5332     tx_start_bd->nbd = htole16(nbds);
5333
5334     if (m0->m_flags & M_VLANTAG) {
5335         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5336         tx_start_bd->bd_flags.as_bitfield |=
5337             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5338     } else {
5339         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5340         if (IS_VF(sc)) {
5341             /* map ethernet header to find type and header length */
5342             eh = mtod(m0, struct ether_vlan_header *);
5343             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5344         } else {
5345             /* used by FW for packet accounting */
5346             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5347         }
5348     }
5349
5350     /*
5351      * add a parsing BD from the chain. The parsing BD is always added
5352      * though it is only used for TSO and chksum
5353      */
5354     bd_prod = TX_BD_NEXT(bd_prod);
5355
5356     if (m0->m_pkthdr.csum_flags) {
5357         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5358             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5359             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5360         }
5361
5362         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5363             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5364                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5365         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5366             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5367                                                   ETH_TX_BD_FLAGS_IS_UDP |
5368                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5369         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5370                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5371             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5372         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5373             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5374                                                   ETH_TX_BD_FLAGS_IS_UDP);
5375         }
5376     }
5377
5378     if (!CHIP_IS_E1x(sc)) {
5379         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5380         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5381
5382         if (m0->m_pkthdr.csum_flags) {
5383             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5384         }
5385
5386         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5387                  mac_type);
5388     } else {
5389         uint16_t global_data = 0;
5390
5391         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5392         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5393
5394         if (m0->m_pkthdr.csum_flags) {
5395             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5396         }
5397
5398         SET_FLAG(global_data,
5399                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5400         pbd_e1x->global_data |= htole16(global_data);
5401     }
5402
5403     /* setup the parsing BD with TSO specific info */
5404     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5405         fp->eth_q_stats.tx_ofld_frames_lso++;
5406         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5407
5408         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5409             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5410
5411             /* split the first BD into header/data making the fw job easy */
5412             nbds++;
5413             tx_start_bd->nbd = htole16(nbds);
5414             tx_start_bd->nbytes = htole16(hlen);
5415
5416             bd_prod = TX_BD_NEXT(bd_prod);
5417
5418             /* new transmit BD after the tx_parse_bd */
5419             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5420             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5421             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5422             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5423             if (tx_total_pkt_size_bd == NULL) {
5424                 tx_total_pkt_size_bd = tx_data_bd;
5425             }
5426
5427             BLOGD(sc, DBG_TX,
5428                   "TSO split header size is %d (%x:%x) nbds %d\n",
5429                   le16toh(tx_start_bd->nbytes),
5430                   le32toh(tx_start_bd->addr_hi),
5431                   le32toh(tx_start_bd->addr_lo),
5432                   nbds);
5433         }
5434
5435         if (!CHIP_IS_E1x(sc)) {
5436             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5437         } else {
5438             bxe_set_pbd_lso(m0, pbd_e1x);
5439         }
5440     }
5441
5442     if (pbd_e2_parsing_data) {
5443         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5444     }
5445
5446     /* prepare remaining BDs, start tx bd contains first seg/frag */
5447     for (i = 1; i < nsegs ; i++) {
5448         bd_prod = TX_BD_NEXT(bd_prod);
5449         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5450         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5451         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5452         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5453         if (tx_total_pkt_size_bd == NULL) {
5454             tx_total_pkt_size_bd = tx_data_bd;
5455         }
5456         total_pkt_size += tx_data_bd->nbytes;
5457     }
5458
5459     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5460
5461     if (tx_total_pkt_size_bd != NULL) {
5462         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5463     }
5464
5465     if (__predict_false(sc->debug & DBG_TX)) {
5466         tmp_bd = tx_buf->first_bd;
5467         for (i = 0; i < nbds; i++)
5468         {
5469             if (i == 0) {
5470                 BLOGD(sc, DBG_TX,
5471                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5472                       "bd_flags=0x%x hdr_nbds=%d\n",
5473                       tx_start_bd,
5474                       tmp_bd,
5475                       le16toh(tx_start_bd->nbd),
5476                       le16toh(tx_start_bd->vlan_or_ethertype),
5477                       tx_start_bd->bd_flags.as_bitfield,
5478                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5479             } else if (i == 1) {
5480                 if (pbd_e1x) {
5481                     BLOGD(sc, DBG_TX,
5482                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5483                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5484                           "tcp_seq=%u total_hlen_w=%u\n",
5485                           pbd_e1x,
5486                           tmp_bd,
5487                           pbd_e1x->global_data,
5488                           pbd_e1x->ip_hlen_w,
5489                           pbd_e1x->ip_id,
5490                           pbd_e1x->lso_mss,
5491                           pbd_e1x->tcp_flags,
5492                           pbd_e1x->tcp_pseudo_csum,
5493                           pbd_e1x->tcp_send_seq,
5494                           le16toh(pbd_e1x->total_hlen_w));
5495                 } else { /* if (pbd_e2) */
5496                     BLOGD(sc, DBG_TX,
5497                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5498                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5499                           pbd_e2,
5500                           tmp_bd,
5501                           pbd_e2->data.mac_addr.dst_hi,
5502                           pbd_e2->data.mac_addr.dst_mid,
5503                           pbd_e2->data.mac_addr.dst_lo,
5504                           pbd_e2->data.mac_addr.src_hi,
5505                           pbd_e2->data.mac_addr.src_mid,
5506                           pbd_e2->data.mac_addr.src_lo,
5507                           pbd_e2->parsing_data);
5508                 }
5509             }
5510
5511             if (i != 1) { /* skip parse db as it doesn't hold data */
5512                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5513                 BLOGD(sc, DBG_TX,
5514                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5515                       tx_data_bd,
5516                       tmp_bd,
5517                       le16toh(tx_data_bd->nbytes),
5518                       le32toh(tx_data_bd->addr_hi),
5519                       le32toh(tx_data_bd->addr_lo));
5520             }
5521
5522             tmp_bd = TX_BD_NEXT(tmp_bd);
5523         }
5524     }
5525
5526     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5527
5528     /* update TX BD producer index value for next TX */
5529     bd_prod = TX_BD_NEXT(bd_prod);
5530
5531     /*
5532      * If the chain of tx_bd's describing this frame is adjacent to or spans
5533      * an eth_tx_next_bd element then we need to increment the nbds value.
5534      */
5535     if (TX_BD_IDX(bd_prod) < nbds) {
5536         nbds++;
5537     }
5538
5539     /* don't allow reordering of writes for nbd and packets */
5540     mb();
5541
5542     fp->tx_db.data.prod += nbds;
5543
5544     /* producer points to the next free tx_bd at this point */
5545     fp->tx_pkt_prod++;
5546     fp->tx_bd_prod = bd_prod;
5547
5548     DOORBELL(sc, fp->index, fp->tx_db.raw);
5549
5550     fp->eth_q_stats.tx_pkts++;
5551
5552     /* Prevent speculative reads from getting ahead of the status block. */
5553     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5554                       0, 0, BUS_SPACE_BARRIER_READ);
5555
5556     /* Prevent speculative reads from getting ahead of the doorbell. */
5557     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5558                       0, 0, BUS_SPACE_BARRIER_READ);
5559
5560     return (0);
5561 }
5562
5563 static void
5564 bxe_tx_start_locked(struct bxe_softc    *sc,
5565                     struct ifnet        *ifp,
5566                     struct bxe_fastpath *fp)
5567 {
5568     struct mbuf *m = NULL;
5569     int tx_count = 0;
5570     uint16_t tx_bd_avail;
5571
5572     BXE_FP_TX_LOCK_ASSERT(fp);
5573
5574     /* keep adding entries while there are frames to send */
5575     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5576
5577         /*
5578          * check for any frames to send
5579          * dequeue can still be NULL even if queue is not empty
5580          */
5581         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5582         if (__predict_false(m == NULL)) {
5583             break;
5584         }
5585
5586         /* the mbuf now belongs to us */
5587         fp->eth_q_stats.mbuf_alloc_tx++;
5588
5589         /*
5590          * Put the frame into the transmit ring. If we don't have room,
5591          * place the mbuf back at the head of the TX queue, set the
5592          * OACTIVE flag, and wait for the NIC to drain the chain.
5593          */
5594         if (__predict_false(bxe_tx_encap(fp, &m))) {
5595             fp->eth_q_stats.tx_encap_failures++;
5596             if (m != NULL) {
5597                 /* mark the TX queue as full and return the frame */
5598                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5599                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5600                 fp->eth_q_stats.mbuf_alloc_tx--;
5601                 fp->eth_q_stats.tx_queue_xoff++;
5602             }
5603
5604             /* stop looking for more work */
5605             break;
5606         }
5607
5608         /* the frame was enqueued successfully */
5609         tx_count++;
5610
5611         /* send a copy of the frame to any BPF listeners. */
5612         BPF_MTAP(ifp, m);
5613
5614         tx_bd_avail = bxe_tx_avail(sc, fp);
5615
5616         /* handle any completions if we're running low */
5617         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5618             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5619             bxe_txeof(sc, fp);
5620             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5621                 break;
5622             }
5623         }
5624     }
5625
5626     /* all TX packets were dequeued and/or the tx ring is full */
5627     if (tx_count > 0) {
5628         /* reset the TX watchdog timeout timer */
5629         fp->watchdog_timer = BXE_TX_TIMEOUT;
5630     }
5631 }
5632
5633 /* Legacy (non-RSS) dispatch routine */
5634 static void
5635 bxe_tx_start(struct ifnet *ifp)
5636 {
5637     struct bxe_softc *sc;
5638     struct bxe_fastpath *fp;
5639
5640     sc = ifp->if_softc;
5641
5642     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5643         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5644         return;
5645     }
5646
5647     if (!sc->link_vars.link_up) {
5648         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5649         return;
5650     }
5651
5652     fp = &sc->fp[0];
5653
5654     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5655         fp->eth_q_stats.tx_queue_full_return++;
5656         return;
5657     }
5658
5659     BXE_FP_TX_LOCK(fp);
5660     bxe_tx_start_locked(sc, ifp, fp);
5661     BXE_FP_TX_UNLOCK(fp);
5662 }
5663
5664 #if __FreeBSD_version >= 901504
5665
5666 static int
5667 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5668                        struct ifnet        *ifp,
5669                        struct bxe_fastpath *fp,
5670                        struct mbuf         *m)
5671 {
5672     struct buf_ring *tx_br = fp->tx_br;
5673     struct mbuf *next;
5674     int depth, rc, tx_count;
5675     uint16_t tx_bd_avail;
5676
5677     rc = tx_count = 0;
5678
5679     BXE_FP_TX_LOCK_ASSERT(fp);
5680
5681     if (sc->state != BXE_STATE_OPEN)  {
5682         fp->eth_q_stats.bxe_tx_mq_sc_state_failures++;
5683         return ENETDOWN;
5684     }
5685
5686     if (!tx_br) {
5687         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5688         return (EINVAL);
5689     }
5690
5691     if (m != NULL) {
5692         rc = drbr_enqueue(ifp, tx_br, m);
5693         if (rc != 0) {
5694             fp->eth_q_stats.tx_soft_errors++;
5695             goto bxe_tx_mq_start_locked_exit;
5696         }
5697     }
5698
5699     if (!sc->link_vars.link_up || !(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5700         fp->eth_q_stats.tx_request_link_down_failures++;
5701         goto bxe_tx_mq_start_locked_exit;
5702     }
5703
5704     /* fetch the depth of the driver queue */
5705     depth = drbr_inuse(ifp, tx_br);
5706     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5707         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5708     }
5709
5710     /* keep adding entries while there are frames to send */
5711     while ((next = drbr_peek(ifp, tx_br)) != NULL) {
5712         /* handle any completions if we're running low */
5713         tx_bd_avail = bxe_tx_avail(sc, fp);
5714         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5715             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5716             bxe_txeof(sc, fp);
5717             tx_bd_avail = bxe_tx_avail(sc, fp);
5718             if (tx_bd_avail < (BXE_TSO_MAX_SEGMENTS + 1)) {
5719                 fp->eth_q_stats.bd_avail_too_less_failures++;
5720                 m_freem(next);
5721                 drbr_advance(ifp, tx_br);
5722                 rc = ENOBUFS;
5723                 break;
5724             }
5725         }
5726
5727         /* the mbuf now belongs to us */
5728         fp->eth_q_stats.mbuf_alloc_tx++;
5729
5730         /*
5731          * Put the frame into the transmit ring. If we don't have room,
5732          * place the mbuf back at the head of the TX queue, set the
5733          * OACTIVE flag, and wait for the NIC to drain the chain.
5734          */
5735         rc = bxe_tx_encap(fp, &next);
5736         if (__predict_false(rc != 0)) {
5737             fp->eth_q_stats.tx_encap_failures++;
5738             if (next != NULL) {
5739                 /* mark the TX queue as full and save the frame */
5740                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5741                 drbr_putback(ifp, tx_br, next);
5742                 fp->eth_q_stats.mbuf_alloc_tx--;
5743                 fp->eth_q_stats.tx_frames_deferred++;
5744             } else
5745                 drbr_advance(ifp, tx_br);
5746
5747             /* stop looking for more work */
5748             break;
5749         }
5750
5751         /* the transmit frame was enqueued successfully */
5752         tx_count++;
5753
5754         /* send a copy of the frame to any BPF listeners */
5755         BPF_MTAP(ifp, next);
5756
5757         drbr_advance(ifp, tx_br);
5758     }
5759
5760     /* all TX packets were dequeued and/or the tx ring is full */
5761     if (tx_count > 0) {
5762         /* reset the TX watchdog timeout timer */
5763         fp->watchdog_timer = BXE_TX_TIMEOUT;
5764     }
5765
5766 bxe_tx_mq_start_locked_exit:
5767     /* If we didn't drain the drbr, enqueue a task in the future to do it. */
5768     if (!drbr_empty(ifp, tx_br)) {
5769         fp->eth_q_stats.tx_mq_not_empty++;
5770         taskqueue_enqueue_timeout(fp->tq, &fp->tx_timeout_task, 1);
5771     }
5772
5773     return (rc);
5774 }
5775
5776 static void
5777 bxe_tx_mq_start_deferred(void *arg,
5778                          int pending)
5779 {
5780     struct bxe_fastpath *fp = (struct bxe_fastpath *)arg;
5781     struct bxe_softc *sc = fp->sc;
5782     struct ifnet *ifp = sc->ifnet;
5783
5784     BXE_FP_TX_LOCK(fp);
5785     bxe_tx_mq_start_locked(sc, ifp, fp, NULL);
5786     BXE_FP_TX_UNLOCK(fp);
5787 }
5788
5789 /* Multiqueue (TSS) dispatch routine. */
5790 static int
5791 bxe_tx_mq_start(struct ifnet *ifp,
5792                 struct mbuf  *m)
5793 {
5794     struct bxe_softc *sc = ifp->if_softc;
5795     struct bxe_fastpath *fp;
5796     int fp_index, rc;
5797
5798     fp_index = 0; /* default is the first queue */
5799
5800     /* check if flowid is set */
5801
5802     if (BXE_VALID_FLOWID(m))
5803         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
5804
5805     fp = &sc->fp[fp_index];
5806
5807     if (sc->state != BXE_STATE_OPEN)  {
5808         fp->eth_q_stats.bxe_tx_mq_sc_state_failures++;
5809         return ENETDOWN;
5810     }
5811
5812     if (BXE_FP_TX_TRYLOCK(fp)) {
5813         rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
5814         BXE_FP_TX_UNLOCK(fp);
5815     } else {
5816         rc = drbr_enqueue(ifp, fp->tx_br, m);
5817         taskqueue_enqueue(fp->tq, &fp->tx_task);
5818     }
5819
5820     return (rc);
5821 }
5822
5823 static void
5824 bxe_mq_flush(struct ifnet *ifp)
5825 {
5826     struct bxe_softc *sc = ifp->if_softc;
5827     struct bxe_fastpath *fp;
5828     struct mbuf *m;
5829     int i;
5830
5831     for (i = 0; i < sc->num_queues; i++) {
5832         fp = &sc->fp[i];
5833
5834         if (fp->state != BXE_FP_STATE_IRQ) {
5835             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
5836                   fp->index, fp->state);
5837             continue;
5838         }
5839
5840         if (fp->tx_br != NULL) {
5841             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
5842             BXE_FP_TX_LOCK(fp);
5843             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
5844                 m_freem(m);
5845             }
5846             BXE_FP_TX_UNLOCK(fp);
5847         }
5848     }
5849
5850     if_qflush(ifp);
5851 }
5852
5853 #endif /* FreeBSD_version >= 901504 */
5854
5855 static uint16_t
5856 bxe_cid_ilt_lines(struct bxe_softc *sc)
5857 {
5858     if (IS_SRIOV(sc)) {
5859         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
5860     }
5861     return (L2_ILT_LINES(sc));
5862 }
5863
5864 static void
5865 bxe_ilt_set_info(struct bxe_softc *sc)
5866 {
5867     struct ilt_client_info *ilt_client;
5868     struct ecore_ilt *ilt = sc->ilt;
5869     uint16_t line = 0;
5870
5871     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
5872     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
5873
5874     /* CDU */
5875     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
5876     ilt_client->client_num = ILT_CLIENT_CDU;
5877     ilt_client->page_size = CDU_ILT_PAGE_SZ;
5878     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
5879     ilt_client->start = line;
5880     line += bxe_cid_ilt_lines(sc);
5881
5882     if (CNIC_SUPPORT(sc)) {
5883         line += CNIC_ILT_LINES;
5884     }
5885
5886     ilt_client->end = (line - 1);
5887
5888     BLOGD(sc, DBG_LOAD,
5889           "ilt client[CDU]: start %d, end %d, "
5890           "psz 0x%x, flags 0x%x, hw psz %d\n",
5891           ilt_client->start, ilt_client->end,
5892           ilt_client->page_size,
5893           ilt_client->flags,
5894           ilog2(ilt_client->page_size >> 12));
5895
5896     /* QM */
5897     if (QM_INIT(sc->qm_cid_count)) {
5898         ilt_client = &ilt->clients[ILT_CLIENT_QM];
5899         ilt_client->client_num = ILT_CLIENT_QM;
5900         ilt_client->page_size = QM_ILT_PAGE_SZ;
5901         ilt_client->flags = 0;
5902         ilt_client->start = line;
5903
5904         /* 4 bytes for each cid */
5905         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
5906                              QM_ILT_PAGE_SZ);
5907
5908         ilt_client->end = (line - 1);
5909
5910         BLOGD(sc, DBG_LOAD,
5911               "ilt client[QM]: start %d, end %d, "
5912               "psz 0x%x, flags 0x%x, hw psz %d\n",
5913               ilt_client->start, ilt_client->end,
5914               ilt_client->page_size, ilt_client->flags,
5915               ilog2(ilt_client->page_size >> 12));
5916     }
5917
5918     if (CNIC_SUPPORT(sc)) {
5919         /* SRC */
5920         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
5921         ilt_client->client_num = ILT_CLIENT_SRC;
5922         ilt_client->page_size = SRC_ILT_PAGE_SZ;
5923         ilt_client->flags = 0;
5924         ilt_client->start = line;
5925         line += SRC_ILT_LINES;
5926         ilt_client->end = (line - 1);
5927
5928         BLOGD(sc, DBG_LOAD,
5929               "ilt client[SRC]: start %d, end %d, "
5930               "psz 0x%x, flags 0x%x, hw psz %d\n",
5931               ilt_client->start, ilt_client->end,
5932               ilt_client->page_size, ilt_client->flags,
5933               ilog2(ilt_client->page_size >> 12));
5934
5935         /* TM */
5936         ilt_client = &ilt->clients[ILT_CLIENT_TM];
5937         ilt_client->client_num = ILT_CLIENT_TM;
5938         ilt_client->page_size = TM_ILT_PAGE_SZ;
5939         ilt_client->flags = 0;
5940         ilt_client->start = line;
5941         line += TM_ILT_LINES;
5942         ilt_client->end = (line - 1);
5943
5944         BLOGD(sc, DBG_LOAD,
5945               "ilt client[TM]: start %d, end %d, "
5946               "psz 0x%x, flags 0x%x, hw psz %d\n",
5947               ilt_client->start, ilt_client->end,
5948               ilt_client->page_size, ilt_client->flags,
5949               ilog2(ilt_client->page_size >> 12));
5950     }
5951
5952     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
5953 }
5954
5955 static void
5956 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
5957 {
5958     int i;
5959     uint32_t rx_buf_size;
5960
5961     rx_buf_size = (IP_HEADER_ALIGNMENT_PADDING + ETH_OVERHEAD + sc->mtu);
5962
5963     for (i = 0; i < sc->num_queues; i++) {
5964         if(rx_buf_size <= MCLBYTES){
5965             sc->fp[i].rx_buf_size = rx_buf_size;
5966             sc->fp[i].mbuf_alloc_size = MCLBYTES;
5967         }else if (rx_buf_size <= MJUMPAGESIZE){
5968             sc->fp[i].rx_buf_size = rx_buf_size;
5969             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
5970         }else if (rx_buf_size <= (MJUMPAGESIZE + MCLBYTES)){
5971             sc->fp[i].rx_buf_size = MCLBYTES;
5972             sc->fp[i].mbuf_alloc_size = MCLBYTES;
5973         }else if (rx_buf_size <= (2 * MJUMPAGESIZE)){
5974             sc->fp[i].rx_buf_size = MJUMPAGESIZE;
5975             sc->fp[i].mbuf_alloc_size = MJUMPAGESIZE;
5976         }else {
5977             sc->fp[i].rx_buf_size = MCLBYTES;
5978             sc->fp[i].mbuf_alloc_size = MCLBYTES;
5979         }
5980     }
5981 }
5982
5983 static int
5984 bxe_alloc_ilt_mem(struct bxe_softc *sc)
5985 {
5986     int rc = 0;
5987
5988     if ((sc->ilt =
5989          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
5990                                     M_BXE_ILT,
5991                                     (M_NOWAIT | M_ZERO))) == NULL) {
5992         rc = 1;
5993     }
5994
5995     return (rc);
5996 }
5997
5998 static int
5999 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6000 {
6001     int rc = 0;
6002
6003     if ((sc->ilt->lines =
6004          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6005                                     M_BXE_ILT,
6006                                     (M_NOWAIT | M_ZERO))) == NULL) {
6007         rc = 1;
6008     }
6009
6010     return (rc);
6011 }
6012
6013 static void
6014 bxe_free_ilt_mem(struct bxe_softc *sc)
6015 {
6016     if (sc->ilt != NULL) {
6017         free(sc->ilt, M_BXE_ILT);
6018         sc->ilt = NULL;
6019     }
6020 }
6021
6022 static void
6023 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6024 {
6025     if (sc->ilt->lines != NULL) {
6026         free(sc->ilt->lines, M_BXE_ILT);
6027         sc->ilt->lines = NULL;
6028     }
6029 }
6030
6031 static void
6032 bxe_free_mem(struct bxe_softc *sc)
6033 {
6034     int i;
6035
6036     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6037         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6038         sc->context[i].vcxt = NULL;
6039         sc->context[i].size = 0;
6040     }
6041
6042     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6043
6044     bxe_free_ilt_lines_mem(sc);
6045
6046 }
6047
6048 static int
6049 bxe_alloc_mem(struct bxe_softc *sc)
6050 {
6051
6052     int context_size;
6053     int allocated;
6054     int i;
6055
6056     /*
6057      * Allocate memory for CDU context:
6058      * This memory is allocated separately and not in the generic ILT
6059      * functions because CDU differs in few aspects:
6060      * 1. There can be multiple entities allocating memory for context -
6061      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6062      * its own ILT lines.
6063      * 2. Since CDU page-size is not a single 4KB page (which is the case
6064      * for the other ILT clients), to be efficient we want to support
6065      * allocation of sub-page-size in the last entry.
6066      * 3. Context pointers are used by the driver to pass to FW / update
6067      * the context (for the other ILT clients the pointers are used just to
6068      * free the memory during unload).
6069      */
6070     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6071     for (i = 0, allocated = 0; allocated < context_size; i++) {
6072         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6073                                   (context_size - allocated));
6074
6075         if (bxe_dma_alloc(sc, sc->context[i].size,
6076                           &sc->context[i].vcxt_dma,
6077                           "cdu context") != 0) {
6078             bxe_free_mem(sc);
6079             return (-1);
6080         }
6081
6082         sc->context[i].vcxt =
6083             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6084
6085         allocated += sc->context[i].size;
6086     }
6087
6088     bxe_alloc_ilt_lines_mem(sc);
6089
6090     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6091           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6092     {
6093         for (i = 0; i < 4; i++) {
6094             BLOGD(sc, DBG_LOAD,
6095                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6096                   i,
6097                   sc->ilt->clients[i].page_size,
6098                   sc->ilt->clients[i].start,
6099                   sc->ilt->clients[i].end,
6100                   sc->ilt->clients[i].client_num,
6101                   sc->ilt->clients[i].flags);
6102         }
6103     }
6104     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6105         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6106         bxe_free_mem(sc);
6107         return (-1);
6108     }
6109
6110     return (0);
6111 }
6112
6113 static void
6114 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6115 {
6116     struct bxe_softc *sc;
6117     int i;
6118
6119     sc = fp->sc;
6120
6121     if (fp->rx_mbuf_tag == NULL) {
6122         return;
6123     }
6124
6125     /* free all mbufs and unload all maps */
6126     for (i = 0; i < RX_BD_TOTAL; i++) {
6127         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6128             bus_dmamap_sync(fp->rx_mbuf_tag,
6129                             fp->rx_mbuf_chain[i].m_map,
6130                             BUS_DMASYNC_POSTREAD);
6131             bus_dmamap_unload(fp->rx_mbuf_tag,
6132                               fp->rx_mbuf_chain[i].m_map);
6133         }
6134
6135         if (fp->rx_mbuf_chain[i].m != NULL) {
6136             m_freem(fp->rx_mbuf_chain[i].m);
6137             fp->rx_mbuf_chain[i].m = NULL;
6138             fp->eth_q_stats.mbuf_alloc_rx--;
6139         }
6140     }
6141 }
6142
6143 static void
6144 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6145 {
6146     struct bxe_softc *sc;
6147     int i, max_agg_queues;
6148
6149     sc = fp->sc;
6150
6151     if (fp->rx_mbuf_tag == NULL) {
6152         return;
6153     }
6154
6155     max_agg_queues = MAX_AGG_QS(sc);
6156
6157     /* release all mbufs and unload all DMA maps in the TPA pool */
6158     for (i = 0; i < max_agg_queues; i++) {
6159         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6160             bus_dmamap_sync(fp->rx_mbuf_tag,
6161                             fp->rx_tpa_info[i].bd.m_map,
6162                             BUS_DMASYNC_POSTREAD);
6163             bus_dmamap_unload(fp->rx_mbuf_tag,
6164                               fp->rx_tpa_info[i].bd.m_map);
6165         }
6166
6167         if (fp->rx_tpa_info[i].bd.m != NULL) {
6168             m_freem(fp->rx_tpa_info[i].bd.m);
6169             fp->rx_tpa_info[i].bd.m = NULL;
6170             fp->eth_q_stats.mbuf_alloc_tpa--;
6171         }
6172     }
6173 }
6174
6175 static void
6176 bxe_free_sge_chain(struct bxe_fastpath *fp)
6177 {
6178     struct bxe_softc *sc;
6179     int i;
6180
6181     sc = fp->sc;
6182
6183     if (fp->rx_sge_mbuf_tag == NULL) {
6184         return;
6185     }
6186
6187     /* rree all mbufs and unload all maps */
6188     for (i = 0; i < RX_SGE_TOTAL; i++) {
6189         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6190             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6191                             fp->rx_sge_mbuf_chain[i].m_map,
6192                             BUS_DMASYNC_POSTREAD);
6193             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6194                               fp->rx_sge_mbuf_chain[i].m_map);
6195         }
6196
6197         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6198             m_freem(fp->rx_sge_mbuf_chain[i].m);
6199             fp->rx_sge_mbuf_chain[i].m = NULL;
6200             fp->eth_q_stats.mbuf_alloc_sge--;
6201         }
6202     }
6203 }
6204
6205 static void
6206 bxe_free_fp_buffers(struct bxe_softc *sc)
6207 {
6208     struct bxe_fastpath *fp;
6209     int i;
6210
6211     for (i = 0; i < sc->num_queues; i++) {
6212         fp = &sc->fp[i];
6213
6214 #if __FreeBSD_version >= 901504
6215         if (fp->tx_br != NULL) {
6216             /* just in case bxe_mq_flush() wasn't called */
6217             if (mtx_initialized(&fp->tx_mtx)) {
6218                 struct mbuf *m;
6219
6220                 BXE_FP_TX_LOCK(fp);
6221                 while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL)
6222                     m_freem(m);
6223                 BXE_FP_TX_UNLOCK(fp);
6224             }
6225         }
6226 #endif
6227
6228         /* free all RX buffers */
6229         bxe_free_rx_bd_chain(fp);
6230         bxe_free_tpa_pool(fp);
6231         bxe_free_sge_chain(fp);
6232
6233         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6234             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6235                   fp->eth_q_stats.mbuf_alloc_rx);
6236         }
6237
6238         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6239             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6240                   fp->eth_q_stats.mbuf_alloc_sge);
6241         }
6242
6243         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6244             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6245                   fp->eth_q_stats.mbuf_alloc_tpa);
6246         }
6247
6248         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6249             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6250                   fp->eth_q_stats.mbuf_alloc_tx);
6251         }
6252
6253         /* XXX verify all mbufs were reclaimed */
6254     }
6255 }
6256
6257 static int
6258 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6259                      uint16_t            prev_index,
6260                      uint16_t            index)
6261 {
6262     struct bxe_sw_rx_bd *rx_buf;
6263     struct eth_rx_bd *rx_bd;
6264     bus_dma_segment_t segs[1];
6265     bus_dmamap_t map;
6266     struct mbuf *m;
6267     int nsegs, rc;
6268
6269     rc = 0;
6270
6271     /* allocate the new RX BD mbuf */
6272     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6273     if (__predict_false(m == NULL)) {
6274         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6275         return (ENOBUFS);
6276     }
6277
6278     fp->eth_q_stats.mbuf_alloc_rx++;
6279
6280     /* initialize the mbuf buffer length */
6281     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6282
6283     /* map the mbuf into non-paged pool */
6284     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6285                                  fp->rx_mbuf_spare_map,
6286                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6287     if (__predict_false(rc != 0)) {
6288         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6289         m_freem(m);
6290         fp->eth_q_stats.mbuf_alloc_rx--;
6291         return (rc);
6292     }
6293
6294     /* all mbufs must map to a single segment */
6295     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6296
6297     /* release any existing RX BD mbuf mappings */
6298
6299     if (prev_index != index) {
6300         rx_buf = &fp->rx_mbuf_chain[prev_index];
6301
6302         if (rx_buf->m_map != NULL) {
6303             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6304                             BUS_DMASYNC_POSTREAD);
6305             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6306         }
6307
6308         /*
6309          * We only get here from bxe_rxeof() when the maximum number
6310          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6311          * holds the mbuf in the prev_index so it's OK to NULL it out
6312          * here without concern of a memory leak.
6313          */
6314         fp->rx_mbuf_chain[prev_index].m = NULL;
6315     }
6316
6317     rx_buf = &fp->rx_mbuf_chain[index];
6318
6319     if (rx_buf->m_map != NULL) {
6320         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6321                         BUS_DMASYNC_POSTREAD);
6322         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6323     }
6324
6325     /* save the mbuf and mapping info for a future packet */
6326     map = (prev_index != index) ?
6327               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6328     rx_buf->m_map = fp->rx_mbuf_spare_map;
6329     fp->rx_mbuf_spare_map = map;
6330     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6331                     BUS_DMASYNC_PREREAD);
6332     rx_buf->m = m;
6333
6334     rx_bd = &fp->rx_chain[index];
6335     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6336     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6337
6338     return (rc);
6339 }
6340
6341 static int
6342 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6343                       int                 queue)
6344 {
6345     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6346     bus_dma_segment_t segs[1];
6347     bus_dmamap_t map;
6348     struct mbuf *m;
6349     int nsegs;
6350     int rc = 0;
6351
6352     /* allocate the new TPA mbuf */
6353     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6354     if (__predict_false(m == NULL)) {
6355         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6356         return (ENOBUFS);
6357     }
6358
6359     fp->eth_q_stats.mbuf_alloc_tpa++;
6360
6361     /* initialize the mbuf buffer length */
6362     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6363
6364     /* map the mbuf into non-paged pool */
6365     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6366                                  fp->rx_tpa_info_mbuf_spare_map,
6367                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6368     if (__predict_false(rc != 0)) {
6369         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6370         m_free(m);
6371         fp->eth_q_stats.mbuf_alloc_tpa--;
6372         return (rc);
6373     }
6374
6375     /* all mbufs must map to a single segment */
6376     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6377
6378     /* release any existing TPA mbuf mapping */
6379     if (tpa_info->bd.m_map != NULL) {
6380         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6381                         BUS_DMASYNC_POSTREAD);
6382         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6383     }
6384
6385     /* save the mbuf and mapping info for the TPA mbuf */
6386     map = tpa_info->bd.m_map;
6387     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6388     fp->rx_tpa_info_mbuf_spare_map = map;
6389     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6390                     BUS_DMASYNC_PREREAD);
6391     tpa_info->bd.m = m;
6392     tpa_info->seg = segs[0];
6393
6394     return (rc);
6395 }
6396
6397 /*
6398  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6399  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6400  * chain.
6401  */
6402 static int
6403 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6404                       uint16_t            index)
6405 {
6406     struct bxe_sw_rx_bd *sge_buf;
6407     struct eth_rx_sge *sge;
6408     bus_dma_segment_t segs[1];
6409     bus_dmamap_t map;
6410     struct mbuf *m;
6411     int nsegs;
6412     int rc = 0;
6413
6414     /* allocate a new SGE mbuf */
6415     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6416     if (__predict_false(m == NULL)) {
6417         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6418         return (ENOMEM);
6419     }
6420
6421     fp->eth_q_stats.mbuf_alloc_sge++;
6422
6423     /* initialize the mbuf buffer length */
6424     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6425
6426     /* map the SGE mbuf into non-paged pool */
6427     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6428                                  fp->rx_sge_mbuf_spare_map,
6429                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6430     if (__predict_false(rc != 0)) {
6431         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6432         m_freem(m);
6433         fp->eth_q_stats.mbuf_alloc_sge--;
6434         return (rc);
6435     }
6436
6437     /* all mbufs must map to a single segment */
6438     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6439
6440     sge_buf = &fp->rx_sge_mbuf_chain[index];
6441
6442     /* release any existing SGE mbuf mapping */
6443     if (sge_buf->m_map != NULL) {
6444         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6445                         BUS_DMASYNC_POSTREAD);
6446         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6447     }
6448
6449     /* save the mbuf and mapping info for a future packet */
6450     map = sge_buf->m_map;
6451     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6452     fp->rx_sge_mbuf_spare_map = map;
6453     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6454                     BUS_DMASYNC_PREREAD);
6455     sge_buf->m = m;
6456
6457     sge = &fp->rx_sge_chain[index];
6458     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6459     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6460
6461     return (rc);
6462 }
6463
6464 static __noinline int
6465 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6466 {
6467     struct bxe_fastpath *fp;
6468     int i, j, rc = 0;
6469     int ring_prod, cqe_ring_prod;
6470     int max_agg_queues;
6471
6472     for (i = 0; i < sc->num_queues; i++) {
6473         fp = &sc->fp[i];
6474
6475         ring_prod = cqe_ring_prod = 0;
6476         fp->rx_bd_cons = 0;
6477         fp->rx_cq_cons = 0;
6478
6479         /* allocate buffers for the RX BDs in RX BD chain */
6480         for (j = 0; j < sc->max_rx_bufs; j++) {
6481             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6482             if (rc != 0) {
6483                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6484                       i, rc);
6485                 goto bxe_alloc_fp_buffers_error;
6486             }
6487
6488             ring_prod     = RX_BD_NEXT(ring_prod);
6489             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6490         }
6491
6492         fp->rx_bd_prod = ring_prod;
6493         fp->rx_cq_prod = cqe_ring_prod;
6494         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6495
6496         max_agg_queues = MAX_AGG_QS(sc);
6497
6498         fp->tpa_enable = TRUE;
6499
6500         /* fill the TPA pool */
6501         for (j = 0; j < max_agg_queues; j++) {
6502             rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6503             if (rc != 0) {
6504                 BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6505                           i, j);
6506                 fp->tpa_enable = FALSE;
6507                 goto bxe_alloc_fp_buffers_error;
6508             }
6509
6510             fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6511         }
6512
6513         if (fp->tpa_enable) {
6514             /* fill the RX SGE chain */
6515             ring_prod = 0;
6516             for (j = 0; j < RX_SGE_USABLE; j++) {
6517                 rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6518                 if (rc != 0) {
6519                     BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6520                               i, ring_prod);
6521                     fp->tpa_enable = FALSE;
6522                     ring_prod = 0;
6523                     goto bxe_alloc_fp_buffers_error;
6524                 }
6525
6526                 ring_prod = RX_SGE_NEXT(ring_prod);
6527             }
6528
6529             fp->rx_sge_prod = ring_prod;
6530         }
6531     }
6532
6533     return (0);
6534
6535 bxe_alloc_fp_buffers_error:
6536
6537     /* unwind what was already allocated */
6538     bxe_free_rx_bd_chain(fp);
6539     bxe_free_tpa_pool(fp);
6540     bxe_free_sge_chain(fp);
6541
6542     return (ENOBUFS);
6543 }
6544
6545 static void
6546 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6547 {
6548     bxe_dma_free(sc, &sc->fw_stats_dma);
6549
6550     sc->fw_stats_num = 0;
6551
6552     sc->fw_stats_req_size = 0;
6553     sc->fw_stats_req = NULL;
6554     sc->fw_stats_req_mapping = 0;
6555
6556     sc->fw_stats_data_size = 0;
6557     sc->fw_stats_data = NULL;
6558     sc->fw_stats_data_mapping = 0;
6559 }
6560
6561 static int
6562 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6563 {
6564     uint8_t num_queue_stats;
6565     int num_groups;
6566
6567     /* number of queues for statistics is number of eth queues */
6568     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6569
6570     /*
6571      * Total number of FW statistics requests =
6572      *   1 for port stats + 1 for PF stats + num of queues
6573      */
6574     sc->fw_stats_num = (2 + num_queue_stats);
6575
6576     /*
6577      * Request is built from stats_query_header and an array of
6578      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6579      * rules. The real number or requests is configured in the
6580      * stats_query_header.
6581      */
6582     num_groups =
6583         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6584          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6585
6586     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6587           sc->fw_stats_num, num_groups);
6588
6589     sc->fw_stats_req_size =
6590         (sizeof(struct stats_query_header) +
6591          (num_groups * sizeof(struct stats_query_cmd_group)));
6592
6593     /*
6594      * Data for statistics requests + stats_counter.
6595      * stats_counter holds per-STORM counters that are incremented when
6596      * STORM has finished with the current request. Memory for FCoE
6597      * offloaded statistics are counted anyway, even if they will not be sent.
6598      * VF stats are not accounted for here as the data of VF stats is stored
6599      * in memory allocated by the VF, not here.
6600      */
6601     sc->fw_stats_data_size =
6602         (sizeof(struct stats_counter) +
6603          sizeof(struct per_port_stats) +
6604          sizeof(struct per_pf_stats) +
6605          /* sizeof(struct fcoe_statistics_params) + */
6606          (sizeof(struct per_queue_stats) * num_queue_stats));
6607
6608     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6609                       &sc->fw_stats_dma, "fw stats") != 0) {
6610         bxe_free_fw_stats_mem(sc);
6611         return (-1);
6612     }
6613
6614     /* set up the shortcuts */
6615
6616     sc->fw_stats_req =
6617         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6618     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6619
6620     sc->fw_stats_data =
6621         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6622                                      sc->fw_stats_req_size);
6623     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6624                                  sc->fw_stats_req_size);
6625
6626     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6627           (uintmax_t)sc->fw_stats_req_mapping);
6628
6629     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6630           (uintmax_t)sc->fw_stats_data_mapping);
6631
6632     return (0);
6633 }
6634
6635 /*
6636  * Bits map:
6637  * 0-7  - Engine0 load counter.
6638  * 8-15 - Engine1 load counter.
6639  * 16   - Engine0 RESET_IN_PROGRESS bit.
6640  * 17   - Engine1 RESET_IN_PROGRESS bit.
6641  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6642  *        function on the engine
6643  * 19   - Engine1 ONE_IS_LOADED.
6644  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6645  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6646  *        for just the one belonging to its engine).
6647  */
6648 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6649 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6650 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6651 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6652 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6653 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6654 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6655 #define BXE_GLOBAL_RESET_BIT      0x00040000
6656
6657 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6658 static void
6659 bxe_set_reset_global(struct bxe_softc *sc)
6660 {
6661     uint32_t val;
6662     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6663     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6664     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6665     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6666 }
6667
6668 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6669 static void
6670 bxe_clear_reset_global(struct bxe_softc *sc)
6671 {
6672     uint32_t val;
6673     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6674     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6675     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6676     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6677 }
6678
6679 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6680 static uint8_t
6681 bxe_reset_is_global(struct bxe_softc *sc)
6682 {
6683     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6684     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6685     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
6686 }
6687
6688 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
6689 static void
6690 bxe_set_reset_done(struct bxe_softc *sc)
6691 {
6692     uint32_t val;
6693     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6694                                  BXE_PATH0_RST_IN_PROG_BIT;
6695
6696     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6697
6698     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6699     /* Clear the bit */
6700     val &= ~bit;
6701     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6702
6703     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6704 }
6705
6706 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
6707 static void
6708 bxe_set_reset_in_progress(struct bxe_softc *sc)
6709 {
6710     uint32_t val;
6711     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
6712                                  BXE_PATH0_RST_IN_PROG_BIT;
6713
6714     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6715
6716     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6717     /* Set the bit */
6718     val |= bit;
6719     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6720
6721     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6722 }
6723
6724 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
6725 static uint8_t
6726 bxe_reset_is_done(struct bxe_softc *sc,
6727                   int              engine)
6728 {
6729     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6730     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
6731                             BXE_PATH0_RST_IN_PROG_BIT;
6732
6733     /* return false if bit is set */
6734     return (val & bit) ? FALSE : TRUE;
6735 }
6736
6737 /* get the load status for an engine, should be run under rtnl lock */
6738 static uint8_t
6739 bxe_get_load_status(struct bxe_softc *sc,
6740                     int              engine)
6741 {
6742     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
6743                              BXE_PATH0_LOAD_CNT_MASK;
6744     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
6745                               BXE_PATH0_LOAD_CNT_SHIFT;
6746     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6747
6748     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
6749
6750     val = ((val & mask) >> shift);
6751
6752     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
6753
6754     return (val != 0);
6755 }
6756
6757 /* set pf load mark */
6758 /* XXX needs to be under rtnl lock */
6759 static void
6760 bxe_set_pf_load(struct bxe_softc *sc)
6761 {
6762     uint32_t val;
6763     uint32_t val1;
6764     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
6765                                   BXE_PATH0_LOAD_CNT_MASK;
6766     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
6767                                    BXE_PATH0_LOAD_CNT_SHIFT;
6768
6769     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6770
6771     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6772     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
6773
6774     /* get the current counter value */
6775     val1 = ((val & mask) >> shift);
6776
6777     /* set bit of this PF */
6778     val1 |= (1 << SC_ABS_FUNC(sc));
6779
6780     /* clear the old value */
6781     val &= ~mask;
6782
6783     /* set the new one */
6784     val |= ((val1 << shift) & mask);
6785
6786     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6787
6788     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6789 }
6790
6791 /* clear pf load mark */
6792 /* XXX needs to be under rtnl lock */
6793 static uint8_t
6794 bxe_clear_pf_load(struct bxe_softc *sc)
6795 {
6796     uint32_t val1, val;
6797     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
6798                                   BXE_PATH0_LOAD_CNT_MASK;
6799     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
6800                                    BXE_PATH0_LOAD_CNT_SHIFT;
6801
6802     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6803     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6804     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
6805
6806     /* get the current counter value */
6807     val1 = (val & mask) >> shift;
6808
6809     /* clear bit of that PF */
6810     val1 &= ~(1 << SC_ABS_FUNC(sc));
6811
6812     /* clear the old value */
6813     val &= ~mask;
6814
6815     /* set the new one */
6816     val |= ((val1 << shift) & mask);
6817
6818     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
6819     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6820     return (val1 != 0);
6821 }
6822
6823 /* send load requrest to mcp and analyze response */
6824 static int
6825 bxe_nic_load_request(struct bxe_softc *sc,
6826                      uint32_t         *load_code)
6827 {
6828     /* init fw_seq */
6829     sc->fw_seq =
6830         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
6831          DRV_MSG_SEQ_NUMBER_MASK);
6832
6833     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
6834
6835     /* get the current FW pulse sequence */
6836     sc->fw_drv_pulse_wr_seq =
6837         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
6838          DRV_PULSE_SEQ_MASK);
6839
6840     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
6841           sc->fw_drv_pulse_wr_seq);
6842
6843     /* load request */
6844     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
6845                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
6846
6847     /* if the MCP fails to respond we must abort */
6848     if (!(*load_code)) {
6849         BLOGE(sc, "MCP response failure!\n");
6850         return (-1);
6851     }
6852
6853     /* if MCP refused then must abort */
6854     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
6855         BLOGE(sc, "MCP refused load request\n");
6856         return (-1);
6857     }
6858
6859     return (0);
6860 }
6861
6862 /*
6863  * Check whether another PF has already loaded FW to chip. In virtualized
6864  * environments a pf from anoth VM may have already initialized the device
6865  * including loading FW.
6866  */
6867 static int
6868 bxe_nic_load_analyze_req(struct bxe_softc *sc,
6869                          uint32_t         load_code)
6870 {
6871     uint32_t my_fw, loaded_fw;
6872
6873     /* is another pf loaded on this engine? */
6874     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
6875         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
6876         /* build my FW version dword */
6877         my_fw = (BCM_5710_FW_MAJOR_VERSION +
6878                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
6879                  (BCM_5710_FW_REVISION_VERSION << 16) +
6880                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
6881
6882         /* read loaded FW from chip */
6883         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
6884         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
6885               loaded_fw, my_fw);
6886
6887         /* abort nic load if version mismatch */
6888         if (my_fw != loaded_fw) {
6889             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
6890                   loaded_fw, my_fw);
6891             return (-1);
6892         }
6893     }
6894
6895     return (0);
6896 }
6897
6898 /* mark PMF if applicable */
6899 static void
6900 bxe_nic_load_pmf(struct bxe_softc *sc,
6901                  uint32_t         load_code)
6902 {
6903     uint32_t ncsi_oem_data_addr;
6904
6905     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
6906         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
6907         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
6908         /*
6909          * Barrier here for ordering between the writing to sc->port.pmf here
6910          * and reading it from the periodic task.
6911          */
6912         sc->port.pmf = 1;
6913         mb();
6914     } else {
6915         sc->port.pmf = 0;
6916     }
6917
6918     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
6919
6920     /* XXX needed? */
6921     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
6922         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
6923             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
6924             if (ncsi_oem_data_addr) {
6925                 REG_WR(sc,
6926                        (ncsi_oem_data_addr +
6927                         offsetof(struct glob_ncsi_oem_data, driver_version)),
6928                        0);
6929             }
6930         }
6931     }
6932 }
6933
6934 static void
6935 bxe_read_mf_cfg(struct bxe_softc *sc)
6936 {
6937     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
6938     int abs_func;
6939     int vn;
6940
6941     if (BXE_NOMCP(sc)) {
6942         return; /* what should be the default bvalue in this case */
6943     }
6944
6945     /*
6946      * The formula for computing the absolute function number is...
6947      * For 2 port configuration (4 functions per port):
6948      *   abs_func = 2 * vn + SC_PORT + SC_PATH
6949      * For 4 port configuration (2 functions per port):
6950      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
6951      */
6952     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
6953         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
6954         if (abs_func >= E1H_FUNC_MAX) {
6955             break;
6956         }
6957         sc->devinfo.mf_info.mf_config[vn] =
6958             MFCFG_RD(sc, func_mf_config[abs_func].config);
6959     }
6960
6961     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
6962         FUNC_MF_CFG_FUNC_DISABLED) {
6963         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
6964         sc->flags |= BXE_MF_FUNC_DIS;
6965     } else {
6966         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
6967         sc->flags &= ~BXE_MF_FUNC_DIS;
6968     }
6969 }
6970
6971 /* acquire split MCP access lock register */
6972 static int bxe_acquire_alr(struct bxe_softc *sc)
6973 {
6974     uint32_t j, val;
6975
6976     for (j = 0; j < 1000; j++) {
6977         val = (1UL << 31);
6978         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
6979         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
6980         if (val & (1L << 31))
6981             break;
6982
6983         DELAY(5000);
6984     }
6985
6986     if (!(val & (1L << 31))) {
6987         BLOGE(sc, "Cannot acquire MCP access lock register\n");
6988         return (-1);
6989     }
6990
6991     return (0);
6992 }
6993
6994 /* release split MCP access lock register */
6995 static void bxe_release_alr(struct bxe_softc *sc)
6996 {
6997     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
6998 }
6999
7000 static void
7001 bxe_fan_failure(struct bxe_softc *sc)
7002 {
7003     int port = SC_PORT(sc);
7004     uint32_t ext_phy_config;
7005
7006     /* mark the failure */
7007     ext_phy_config =
7008         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7009
7010     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7011     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7012     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7013              ext_phy_config);
7014
7015     /* log the failure */
7016     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7017               "the card to prevent permanent damage. "
7018               "Please contact OEM Support for assistance\n");
7019
7020     /* XXX */
7021 #if 1
7022     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7023 #else
7024     /*
7025      * Schedule device reset (unload)
7026      * This is due to some boards consuming sufficient power when driver is
7027      * up to overheat if fan fails.
7028      */
7029     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7030     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7031 #endif
7032 }
7033
7034 /* this function is called upon a link interrupt */
7035 static void
7036 bxe_link_attn(struct bxe_softc *sc)
7037 {
7038     uint32_t pause_enabled = 0;
7039     struct host_port_stats *pstats;
7040     int cmng_fns;
7041     struct bxe_fastpath *fp;
7042     int i;
7043
7044     /* Make sure that we are synced with the current statistics */
7045     bxe_stats_handle(sc, STATS_EVENT_STOP);
7046         BLOGI(sc, "link_vars phy_flags : %x\n", sc->link_vars.phy_flags);
7047     elink_link_update(&sc->link_params, &sc->link_vars);
7048
7049     if (sc->link_vars.link_up) {
7050
7051         /* dropless flow control */
7052         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7053             pause_enabled = 0;
7054
7055             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7056                 pause_enabled = 1;
7057             }
7058
7059             REG_WR(sc,
7060                    (BAR_USTRORM_INTMEM +
7061                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7062                    pause_enabled);
7063         }
7064
7065         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7066             pstats = BXE_SP(sc, port_stats);
7067             /* reset old mac stats */
7068             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7069         }
7070
7071         if (sc->state == BXE_STATE_OPEN) {
7072             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7073         }
7074
7075         /* Restart tx when the link comes back. */
7076         FOR_EACH_ETH_QUEUE(sc, i) {
7077             fp = &sc->fp[i];
7078             taskqueue_enqueue(fp->tq, &fp->tx_task);
7079         }
7080     }
7081
7082     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7083         cmng_fns = bxe_get_cmng_fns_mode(sc);
7084
7085         if (cmng_fns != CMNG_FNS_NONE) {
7086             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7087             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7088         } else {
7089             /* rate shaping and fairness are disabled */
7090             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7091         }
7092     }
7093
7094     bxe_link_report_locked(sc);
7095
7096     if (IS_MF(sc)) {
7097         ; // XXX bxe_link_sync_notify(sc);
7098     }
7099 }
7100
7101 static void
7102 bxe_attn_int_asserted(struct bxe_softc *sc,
7103                       uint32_t         asserted)
7104 {
7105     int port = SC_PORT(sc);
7106     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7107                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7108     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7109                                         NIG_REG_MASK_INTERRUPT_PORT0;
7110     uint32_t aeu_mask;
7111     uint32_t nig_mask = 0;
7112     uint32_t reg_addr;
7113     uint32_t igu_acked;
7114     uint32_t cnt;
7115
7116     if (sc->attn_state & asserted) {
7117         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7118     }
7119
7120     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7121
7122     aeu_mask = REG_RD(sc, aeu_addr);
7123
7124     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7125           aeu_mask, asserted);
7126
7127     aeu_mask &= ~(asserted & 0x3ff);
7128
7129     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7130
7131     REG_WR(sc, aeu_addr, aeu_mask);
7132
7133     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7134
7135     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7136     sc->attn_state |= asserted;
7137     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7138
7139     if (asserted & ATTN_HARD_WIRED_MASK) {
7140         if (asserted & ATTN_NIG_FOR_FUNC) {
7141
7142             bxe_acquire_phy_lock(sc);
7143             /* save nig interrupt mask */
7144             nig_mask = REG_RD(sc, nig_int_mask_addr);
7145
7146             /* If nig_mask is not set, no need to call the update function */
7147             if (nig_mask) {
7148                 REG_WR(sc, nig_int_mask_addr, 0);
7149
7150                 bxe_link_attn(sc);
7151             }
7152
7153             /* handle unicore attn? */
7154         }
7155
7156         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7157             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7158         }
7159
7160         if (asserted & GPIO_2_FUNC) {
7161             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7162         }
7163
7164         if (asserted & GPIO_3_FUNC) {
7165             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7166         }
7167
7168         if (asserted & GPIO_4_FUNC) {
7169             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7170         }
7171
7172         if (port == 0) {
7173             if (asserted & ATTN_GENERAL_ATTN_1) {
7174                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7175                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7176             }
7177             if (asserted & ATTN_GENERAL_ATTN_2) {
7178                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7179                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7180             }
7181             if (asserted & ATTN_GENERAL_ATTN_3) {
7182                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7183                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7184             }
7185         } else {
7186             if (asserted & ATTN_GENERAL_ATTN_4) {
7187                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7188                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7189             }
7190             if (asserted & ATTN_GENERAL_ATTN_5) {
7191                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7192                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7193             }
7194             if (asserted & ATTN_GENERAL_ATTN_6) {
7195                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7196                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7197             }
7198         }
7199     } /* hardwired */
7200
7201     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7202         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7203     } else {
7204         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7205     }
7206
7207     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7208           asserted,
7209           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7210     REG_WR(sc, reg_addr, asserted);
7211
7212     /* now set back the mask */
7213     if (asserted & ATTN_NIG_FOR_FUNC) {
7214         /*
7215          * Verify that IGU ack through BAR was written before restoring
7216          * NIG mask. This loop should exit after 2-3 iterations max.
7217          */
7218         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7219             cnt = 0;
7220
7221             do {
7222                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7223             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7224                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7225
7226             if (!igu_acked) {
7227                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7228             }
7229
7230             mb();
7231         }
7232
7233         REG_WR(sc, nig_int_mask_addr, nig_mask);
7234
7235         bxe_release_phy_lock(sc);
7236     }
7237 }
7238
7239 static void
7240 bxe_print_next_block(struct bxe_softc *sc,
7241                      int              idx,
7242                      const char       *blk)
7243 {
7244     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7245 }
7246
7247 static int
7248 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7249                               uint32_t         sig,
7250                               int              par_num,
7251                               uint8_t          print)
7252 {
7253     uint32_t cur_bit = 0;
7254     int i = 0;
7255
7256     for (i = 0; sig; i++) {
7257         cur_bit = ((uint32_t)0x1 << i);
7258         if (sig & cur_bit) {
7259             switch (cur_bit) {
7260             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7261                 if (print)
7262                     bxe_print_next_block(sc, par_num++, "BRB");
7263                 break;
7264             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7265                 if (print)
7266                     bxe_print_next_block(sc, par_num++, "PARSER");
7267                 break;
7268             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7269                 if (print)
7270                     bxe_print_next_block(sc, par_num++, "TSDM");
7271                 break;
7272             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7273                 if (print)
7274                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7275                 break;
7276             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7277                 if (print)
7278                     bxe_print_next_block(sc, par_num++, "TCM");
7279                 break;
7280             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7281                 if (print)
7282                     bxe_print_next_block(sc, par_num++, "TSEMI");
7283                 break;
7284             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7285                 if (print)
7286                     bxe_print_next_block(sc, par_num++, "XPB");
7287                 break;
7288             }
7289
7290             /* Clear the bit */
7291             sig &= ~cur_bit;
7292         }
7293     }
7294
7295     return (par_num);
7296 }
7297
7298 static int
7299 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7300                               uint32_t         sig,
7301                               int              par_num,
7302                               uint8_t          *global,
7303                               uint8_t          print)
7304 {
7305     int i = 0;
7306     uint32_t cur_bit = 0;
7307     for (i = 0; sig; i++) {
7308         cur_bit = ((uint32_t)0x1 << i);
7309         if (sig & cur_bit) {
7310             switch (cur_bit) {
7311             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7312                 if (print)
7313                     bxe_print_next_block(sc, par_num++, "PBF");
7314                 break;
7315             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7316                 if (print)
7317                     bxe_print_next_block(sc, par_num++, "QM");
7318                 break;
7319             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7320                 if (print)
7321                     bxe_print_next_block(sc, par_num++, "TM");
7322                 break;
7323             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7324                 if (print)
7325                     bxe_print_next_block(sc, par_num++, "XSDM");
7326                 break;
7327             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7328                 if (print)
7329                     bxe_print_next_block(sc, par_num++, "XCM");
7330                 break;
7331             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7332                 if (print)
7333                     bxe_print_next_block(sc, par_num++, "XSEMI");
7334                 break;
7335             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7336                 if (print)
7337                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7338                 break;
7339             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7340                 if (print)
7341                     bxe_print_next_block(sc, par_num++, "NIG");
7342                 break;
7343             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7344                 if (print)
7345                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7346                 *global = TRUE;
7347                 break;
7348             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7349                 if (print)
7350                     bxe_print_next_block(sc, par_num++, "DEBUG");
7351                 break;
7352             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7353                 if (print)
7354                     bxe_print_next_block(sc, par_num++, "USDM");
7355                 break;
7356             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7357                 if (print)
7358                     bxe_print_next_block(sc, par_num++, "UCM");
7359                 break;
7360             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7361                 if (print)
7362                     bxe_print_next_block(sc, par_num++, "USEMI");
7363                 break;
7364             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7365                 if (print)
7366                     bxe_print_next_block(sc, par_num++, "UPB");
7367                 break;
7368             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7369                 if (print)
7370                     bxe_print_next_block(sc, par_num++, "CSDM");
7371                 break;
7372             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7373                 if (print)
7374                     bxe_print_next_block(sc, par_num++, "CCM");
7375                 break;
7376             }
7377
7378             /* Clear the bit */
7379             sig &= ~cur_bit;
7380         }
7381     }
7382
7383     return (par_num);
7384 }
7385
7386 static int
7387 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7388                               uint32_t         sig,
7389                               int              par_num,
7390                               uint8_t          print)
7391 {
7392     uint32_t cur_bit = 0;
7393     int i = 0;
7394
7395     for (i = 0; sig; i++) {
7396         cur_bit = ((uint32_t)0x1 << i);
7397         if (sig & cur_bit) {
7398             switch (cur_bit) {
7399             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7400                 if (print)
7401                     bxe_print_next_block(sc, par_num++, "CSEMI");
7402                 break;
7403             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7404                 if (print)
7405                     bxe_print_next_block(sc, par_num++, "PXP");
7406                 break;
7407             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7408                 if (print)
7409                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7410                 break;
7411             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7412                 if (print)
7413                     bxe_print_next_block(sc, par_num++, "CFC");
7414                 break;
7415             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7416                 if (print)
7417                     bxe_print_next_block(sc, par_num++, "CDU");
7418                 break;
7419             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7420                 if (print)
7421                     bxe_print_next_block(sc, par_num++, "DMAE");
7422                 break;
7423             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7424                 if (print)
7425                     bxe_print_next_block(sc, par_num++, "IGU");
7426                 break;
7427             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7428                 if (print)
7429                     bxe_print_next_block(sc, par_num++, "MISC");
7430                 break;
7431             }
7432
7433             /* Clear the bit */
7434             sig &= ~cur_bit;
7435         }
7436     }
7437
7438     return (par_num);
7439 }
7440
7441 static int
7442 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7443                               uint32_t         sig,
7444                               int              par_num,
7445                               uint8_t          *global,
7446                               uint8_t          print)
7447 {
7448     uint32_t cur_bit = 0;
7449     int i = 0;
7450
7451     for (i = 0; sig; i++) {
7452         cur_bit = ((uint32_t)0x1 << i);
7453         if (sig & cur_bit) {
7454             switch (cur_bit) {
7455             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7456                 if (print)
7457                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7458                 *global = TRUE;
7459                 break;
7460             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7461                 if (print)
7462                     bxe_print_next_block(sc, par_num++,
7463                               "MCP UMP RX");
7464                 *global = TRUE;
7465                 break;
7466             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7467                 if (print)
7468                     bxe_print_next_block(sc, par_num++,
7469                               "MCP UMP TX");
7470                 *global = TRUE;
7471                 break;
7472             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7473                 if (print)
7474                     bxe_print_next_block(sc, par_num++,
7475                               "MCP SCPAD");
7476                 *global = TRUE;
7477                 break;
7478             }
7479
7480             /* Clear the bit */
7481             sig &= ~cur_bit;
7482         }
7483     }
7484
7485     return (par_num);
7486 }
7487
7488 static int
7489 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7490                               uint32_t         sig,
7491                               int              par_num,
7492                               uint8_t          print)
7493 {
7494     uint32_t cur_bit = 0;
7495     int i = 0;
7496
7497     for (i = 0; sig; i++) {
7498         cur_bit = ((uint32_t)0x1 << i);
7499         if (sig & cur_bit) {
7500             switch (cur_bit) {
7501             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7502                 if (print)
7503                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7504                 break;
7505             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7506                 if (print)
7507                     bxe_print_next_block(sc, par_num++, "ATC");
7508                 break;
7509             }
7510
7511             /* Clear the bit */
7512             sig &= ~cur_bit;
7513         }
7514     }
7515
7516     return (par_num);
7517 }
7518
7519 static uint8_t
7520 bxe_parity_attn(struct bxe_softc *sc,
7521                 uint8_t          *global,
7522                 uint8_t          print,
7523                 uint32_t         *sig)
7524 {
7525     int par_num = 0;
7526
7527     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7528         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7529         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7530         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7531         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7532         BLOGE(sc, "Parity error: HW block parity attention:\n"
7533                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7534               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7535               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7536               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7537               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7538               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7539
7540         if (print)
7541             BLOGI(sc, "Parity errors detected in blocks: ");
7542
7543         par_num =
7544             bxe_check_blocks_with_parity0(sc, sig[0] &
7545                                           HW_PRTY_ASSERT_SET_0,
7546                                           par_num, print);
7547         par_num =
7548             bxe_check_blocks_with_parity1(sc, sig[1] &
7549                                           HW_PRTY_ASSERT_SET_1,
7550                                           par_num, global, print);
7551         par_num =
7552             bxe_check_blocks_with_parity2(sc, sig[2] &
7553                                           HW_PRTY_ASSERT_SET_2,
7554                                           par_num, print);
7555         par_num =
7556             bxe_check_blocks_with_parity3(sc, sig[3] &
7557                                           HW_PRTY_ASSERT_SET_3,
7558                                           par_num, global, print);
7559         par_num =
7560             bxe_check_blocks_with_parity4(sc, sig[4] &
7561                                           HW_PRTY_ASSERT_SET_4,
7562                                           par_num, print);
7563
7564         if (print)
7565             BLOGI(sc, "\n");
7566
7567         return (TRUE);
7568     }
7569
7570     return (FALSE);
7571 }
7572
7573 static uint8_t
7574 bxe_chk_parity_attn(struct bxe_softc *sc,
7575                     uint8_t          *global,
7576                     uint8_t          print)
7577 {
7578     struct attn_route attn = { {0} };
7579     int port = SC_PORT(sc);
7580
7581     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7582     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7583     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7584     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7585
7586     /*
7587      * Since MCP attentions can't be disabled inside the block, we need to
7588      * read AEU registers to see whether they're currently disabled
7589      */
7590     attn.sig[3] &= ((REG_RD(sc, (!port ? MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0
7591                                       : MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0)) &
7592                          MISC_AEU_ENABLE_MCP_PRTY_BITS) |
7593                         ~MISC_AEU_ENABLE_MCP_PRTY_BITS);
7594
7595
7596     if (!CHIP_IS_E1x(sc))
7597         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7598
7599     return (bxe_parity_attn(sc, global, print, attn.sig));
7600 }
7601
7602 static void
7603 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7604                          uint32_t         attn)
7605 {
7606     uint32_t val;
7607
7608     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7609         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7610         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7611         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7612             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7613         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7614             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7615         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7616             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7617         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7618             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7619         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7620             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7621         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7622             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7623         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7624             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7625         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7626             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7627         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7628             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7629     }
7630
7631     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7632         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7633         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7634         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7635             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7636         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7637             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7638         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7639             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7640         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7641             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7642         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7643             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7644         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7645             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7646     }
7647
7648     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7649                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7650         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7651               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7652                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7653     }
7654 }
7655
7656 static void
7657 bxe_e1h_disable(struct bxe_softc *sc)
7658 {
7659     int port = SC_PORT(sc);
7660
7661     bxe_tx_disable(sc);
7662
7663     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7664 }
7665
7666 static void
7667 bxe_e1h_enable(struct bxe_softc *sc)
7668 {
7669     int port = SC_PORT(sc);
7670
7671     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7672
7673     // XXX bxe_tx_enable(sc);
7674 }
7675
7676 /*
7677  * called due to MCP event (on pmf):
7678  *   reread new bandwidth configuration
7679  *   configure FW
7680  *   notify others function about the change
7681  */
7682 static void
7683 bxe_config_mf_bw(struct bxe_softc *sc)
7684 {
7685     if (sc->link_vars.link_up) {
7686         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7687         // XXX bxe_link_sync_notify(sc);
7688     }
7689
7690     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7691 }
7692
7693 static void
7694 bxe_set_mf_bw(struct bxe_softc *sc)
7695 {
7696     bxe_config_mf_bw(sc);
7697     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7698 }
7699
7700 static void
7701 bxe_handle_eee_event(struct bxe_softc *sc)
7702 {
7703     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
7704     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
7705 }
7706
7707 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
7708
7709 static void
7710 bxe_drv_info_ether_stat(struct bxe_softc *sc)
7711 {
7712     struct eth_stats_info *ether_stat =
7713         &sc->sp->drv_info_to_mcp.ether_stat;
7714
7715     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
7716             ETH_STAT_INFO_VERSION_LEN);
7717
7718     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
7719     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
7720                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
7721                                           ether_stat->mac_local + MAC_PAD,
7722                                           MAC_PAD, ETH_ALEN);
7723
7724     ether_stat->mtu_size = sc->mtu;
7725
7726     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
7727     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
7728         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
7729     }
7730
7731     // XXX ether_stat->feature_flags |= ???;
7732
7733     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
7734
7735     ether_stat->txq_size = sc->tx_ring_size;
7736     ether_stat->rxq_size = sc->rx_ring_size;
7737 }
7738
7739 static void
7740 bxe_handle_drv_info_req(struct bxe_softc *sc)
7741 {
7742     enum drv_info_opcode op_code;
7743     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
7744
7745     /* if drv_info version supported by MFW doesn't match - send NACK */
7746     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
7747         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
7748         return;
7749     }
7750
7751     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
7752                DRV_INFO_CONTROL_OP_CODE_SHIFT);
7753
7754     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
7755
7756     switch (op_code) {
7757     case ETH_STATS_OPCODE:
7758         bxe_drv_info_ether_stat(sc);
7759         break;
7760     case FCOE_STATS_OPCODE:
7761     case ISCSI_STATS_OPCODE:
7762     default:
7763         /* if op code isn't supported - send NACK */
7764         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
7765         return;
7766     }
7767
7768     /*
7769      * If we got drv_info attn from MFW then these fields are defined in
7770      * shmem2 for sure
7771      */
7772     SHMEM2_WR(sc, drv_info_host_addr_lo,
7773               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
7774     SHMEM2_WR(sc, drv_info_host_addr_hi,
7775               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
7776
7777     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
7778 }
7779
7780 static void
7781 bxe_dcc_event(struct bxe_softc *sc,
7782               uint32_t         dcc_event)
7783 {
7784     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
7785
7786     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
7787         /*
7788          * This is the only place besides the function initialization
7789          * where the sc->flags can change so it is done without any
7790          * locks
7791          */
7792         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
7793             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
7794             sc->flags |= BXE_MF_FUNC_DIS;
7795             bxe_e1h_disable(sc);
7796         } else {
7797             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
7798             sc->flags &= ~BXE_MF_FUNC_DIS;
7799             bxe_e1h_enable(sc);
7800         }
7801         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
7802     }
7803
7804     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
7805         bxe_config_mf_bw(sc);
7806         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
7807     }
7808
7809     /* Report results to MCP */
7810     if (dcc_event)
7811         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
7812     else
7813         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
7814 }
7815
7816 static void
7817 bxe_pmf_update(struct bxe_softc *sc)
7818 {
7819     int port = SC_PORT(sc);
7820     uint32_t val;
7821
7822     sc->port.pmf = 1;
7823     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
7824
7825     /*
7826      * We need the mb() to ensure the ordering between the writing to
7827      * sc->port.pmf here and reading it from the bxe_periodic_task().
7828      */
7829     mb();
7830
7831     /* queue a periodic task */
7832     // XXX schedule task...
7833
7834     // XXX bxe_dcbx_pmf_update(sc);
7835
7836     /* enable nig attention */
7837     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
7838     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7839         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
7840         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
7841     } else if (!CHIP_IS_E1x(sc)) {
7842         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
7843         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
7844     }
7845
7846     bxe_stats_handle(sc, STATS_EVENT_PMF);
7847 }
7848
7849 static int
7850 bxe_mc_assert(struct bxe_softc *sc)
7851 {
7852     char last_idx;
7853     int i, rc = 0;
7854     uint32_t row0, row1, row2, row3;
7855
7856     /* XSTORM */
7857     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
7858     if (last_idx)
7859         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7860
7861     /* print the asserts */
7862     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7863
7864         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
7865         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
7866         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
7867         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
7868
7869         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7870             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7871                   i, row3, row2, row1, row0);
7872             rc++;
7873         } else {
7874             break;
7875         }
7876     }
7877
7878     /* TSTORM */
7879     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
7880     if (last_idx) {
7881         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7882     }
7883
7884     /* print the asserts */
7885     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7886
7887         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
7888         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
7889         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
7890         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
7891
7892         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7893             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7894                   i, row3, row2, row1, row0);
7895             rc++;
7896         } else {
7897             break;
7898         }
7899     }
7900
7901     /* CSTORM */
7902     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
7903     if (last_idx) {
7904         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7905     }
7906
7907     /* print the asserts */
7908     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7909
7910         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
7911         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
7912         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
7913         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
7914
7915         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7916             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7917                   i, row3, row2, row1, row0);
7918             rc++;
7919         } else {
7920             break;
7921         }
7922     }
7923
7924     /* USTORM */
7925     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
7926     if (last_idx) {
7927         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
7928     }
7929
7930     /* print the asserts */
7931     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
7932
7933         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
7934         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
7935         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
7936         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
7937
7938         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
7939             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
7940                   i, row3, row2, row1, row0);
7941             rc++;
7942         } else {
7943             break;
7944         }
7945     }
7946
7947     return (rc);
7948 }
7949
7950 static void
7951 bxe_attn_int_deasserted3(struct bxe_softc *sc,
7952                          uint32_t         attn)
7953 {
7954     int func = SC_FUNC(sc);
7955     uint32_t val;
7956
7957     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
7958
7959         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
7960
7961             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
7962             bxe_read_mf_cfg(sc);
7963             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
7964                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
7965             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
7966
7967             if (val & DRV_STATUS_DCC_EVENT_MASK)
7968                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
7969
7970             if (val & DRV_STATUS_SET_MF_BW)
7971                 bxe_set_mf_bw(sc);
7972
7973             if (val & DRV_STATUS_DRV_INFO_REQ)
7974                 bxe_handle_drv_info_req(sc);
7975
7976             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
7977                 bxe_pmf_update(sc);
7978
7979             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
7980                 bxe_handle_eee_event(sc);
7981
7982             if (sc->link_vars.periodic_flags &
7983                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
7984                 /* sync with link */
7985                 bxe_acquire_phy_lock(sc);
7986                 sc->link_vars.periodic_flags &=
7987                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
7988                 bxe_release_phy_lock(sc);
7989                 if (IS_MF(sc))
7990                     ; // XXX bxe_link_sync_notify(sc);
7991                 bxe_link_report(sc);
7992             }
7993
7994             /*
7995              * Always call it here: bxe_link_report() will
7996              * prevent the link indication duplication.
7997              */
7998             bxe_link_status_update(sc);
7999
8000         } else if (attn & BXE_MC_ASSERT_BITS) {
8001
8002             BLOGE(sc, "MC assert!\n");
8003             bxe_mc_assert(sc);
8004             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8005             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8006             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8007             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8008             bxe_panic(sc, ("MC assert!\n"));
8009
8010         } else if (attn & BXE_MCP_ASSERT) {
8011
8012             BLOGE(sc, "MCP assert!\n");
8013             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8014             // XXX bxe_fw_dump(sc);
8015
8016         } else {
8017             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8018         }
8019     }
8020
8021     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8022         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8023         if (attn & BXE_GRC_TIMEOUT) {
8024             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8025             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8026         }
8027         if (attn & BXE_GRC_RSV) {
8028             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8029             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8030         }
8031         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8032     }
8033 }
8034
8035 static void
8036 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8037                          uint32_t         attn)
8038 {
8039     int port = SC_PORT(sc);
8040     int reg_offset;
8041     uint32_t val0, mask0, val1, mask1;
8042     uint32_t val;
8043
8044     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8045         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8046         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8047         /* CFC error attention */
8048         if (val & 0x2) {
8049             BLOGE(sc, "FATAL error from CFC\n");
8050         }
8051     }
8052
8053     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8054         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8055         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8056         /* RQ_USDMDP_FIFO_OVERFLOW */
8057         if (val & 0x18000) {
8058             BLOGE(sc, "FATAL error from PXP\n");
8059         }
8060
8061         if (!CHIP_IS_E1x(sc)) {
8062             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8063             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8064         }
8065     }
8066
8067 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8068 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8069
8070     if (attn & AEU_PXP2_HW_INT_BIT) {
8071         /*  CQ47854 workaround do not panic on
8072          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8073          */
8074         if (!CHIP_IS_E1x(sc)) {
8075             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8076             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8077             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8078             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8079             /*
8080              * If the olny PXP2_EOP_ERROR_BIT is set in
8081              * STS0 and STS1 - clear it
8082              *
8083              * probably we lose additional attentions between
8084              * STS0 and STS_CLR0, in this case user will not
8085              * be notified about them
8086              */
8087             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8088                 !(val1 & mask1))
8089                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8090
8091             /* print the register, since no one can restore it */
8092             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8093
8094             /*
8095              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8096              * then notify
8097              */
8098             if (val0 & PXP2_EOP_ERROR_BIT) {
8099                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8100
8101                 /*
8102                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8103                  * set then clear attention from PXP2 block without panic
8104                  */
8105                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8106                     ((val1 & mask1) == 0))
8107                     attn &= ~AEU_PXP2_HW_INT_BIT;
8108             }
8109         }
8110     }
8111
8112     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8113         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8114                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8115
8116         val = REG_RD(sc, reg_offset);
8117         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8118         REG_WR(sc, reg_offset, val);
8119
8120         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8121               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8122         bxe_panic(sc, ("HW block attention set2\n"));
8123     }
8124 }
8125
8126 static void
8127 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8128                          uint32_t         attn)
8129 {
8130     int port = SC_PORT(sc);
8131     int reg_offset;
8132     uint32_t val;
8133
8134     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8135         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8136         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8137         /* DORQ discard attention */
8138         if (val & 0x2) {
8139             BLOGE(sc, "FATAL error from DORQ\n");
8140         }
8141     }
8142
8143     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8144         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8145                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8146
8147         val = REG_RD(sc, reg_offset);
8148         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8149         REG_WR(sc, reg_offset, val);
8150
8151         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8152               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8153         bxe_panic(sc, ("HW block attention set1\n"));
8154     }
8155 }
8156
8157 static void
8158 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8159                          uint32_t         attn)
8160 {
8161     int port = SC_PORT(sc);
8162     int reg_offset;
8163     uint32_t val;
8164
8165     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8166                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8167
8168     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8169         val = REG_RD(sc, reg_offset);
8170         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8171         REG_WR(sc, reg_offset, val);
8172
8173         BLOGW(sc, "SPIO5 hw attention\n");
8174
8175         /* Fan failure attention */
8176         elink_hw_reset_phy(&sc->link_params);
8177         bxe_fan_failure(sc);
8178     }
8179
8180     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8181         bxe_acquire_phy_lock(sc);
8182         elink_handle_module_detect_int(&sc->link_params);
8183         bxe_release_phy_lock(sc);
8184     }
8185
8186     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8187         val = REG_RD(sc, reg_offset);
8188         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8189         REG_WR(sc, reg_offset, val);
8190
8191         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8192                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8193     }
8194 }
8195
8196 static void
8197 bxe_attn_int_deasserted(struct bxe_softc *sc,
8198                         uint32_t         deasserted)
8199 {
8200     struct attn_route attn;
8201     struct attn_route *group_mask;
8202     int port = SC_PORT(sc);
8203     int index;
8204     uint32_t reg_addr;
8205     uint32_t val;
8206     uint32_t aeu_mask;
8207     uint8_t global = FALSE;
8208
8209     /*
8210      * Need to take HW lock because MCP or other port might also
8211      * try to handle this event.
8212      */
8213     bxe_acquire_alr(sc);
8214
8215     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8216         /* XXX
8217          * In case of parity errors don't handle attentions so that
8218          * other function would "see" parity errors.
8219          */
8220         sc->recovery_state = BXE_RECOVERY_INIT;
8221         // XXX schedule a recovery task...
8222         /* disable HW interrupts */
8223         bxe_int_disable(sc);
8224         bxe_release_alr(sc);
8225         return;
8226     }
8227
8228     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8229     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8230     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8231     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8232     if (!CHIP_IS_E1x(sc)) {
8233         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8234     } else {
8235         attn.sig[4] = 0;
8236     }
8237
8238     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8239           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8240
8241     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8242         if (deasserted & (1 << index)) {
8243             group_mask = &sc->attn_group[index];
8244
8245             BLOGD(sc, DBG_INTR,
8246                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8247                   group_mask->sig[0], group_mask->sig[1],
8248                   group_mask->sig[2], group_mask->sig[3],
8249                   group_mask->sig[4]);
8250
8251             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8252             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8253             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8254             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8255             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8256         }
8257     }
8258
8259     bxe_release_alr(sc);
8260
8261     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8262         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8263                     COMMAND_REG_ATTN_BITS_CLR);
8264     } else {
8265         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8266     }
8267
8268     val = ~deasserted;
8269     BLOGD(sc, DBG_INTR,
8270           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8271           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8272     REG_WR(sc, reg_addr, val);
8273
8274     if (~sc->attn_state & deasserted) {
8275         BLOGE(sc, "IGU error\n");
8276     }
8277
8278     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8279                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8280
8281     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8282
8283     aeu_mask = REG_RD(sc, reg_addr);
8284
8285     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8286           aeu_mask, deasserted);
8287     aeu_mask |= (deasserted & 0x3ff);
8288     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8289
8290     REG_WR(sc, reg_addr, aeu_mask);
8291     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8292
8293     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8294     sc->attn_state &= ~deasserted;
8295     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8296 }
8297
8298 static void
8299 bxe_attn_int(struct bxe_softc *sc)
8300 {
8301     /* read local copy of bits */
8302     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8303     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8304     uint32_t attn_state = sc->attn_state;
8305
8306     /* look for changed bits */
8307     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8308     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8309
8310     BLOGD(sc, DBG_INTR,
8311           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8312           attn_bits, attn_ack, asserted, deasserted);
8313
8314     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8315         BLOGE(sc, "BAD attention state\n");
8316     }
8317
8318     /* handle bits that were raised */
8319     if (asserted) {
8320         bxe_attn_int_asserted(sc, asserted);
8321     }
8322
8323     if (deasserted) {
8324         bxe_attn_int_deasserted(sc, deasserted);
8325     }
8326 }
8327
8328 static uint16_t
8329 bxe_update_dsb_idx(struct bxe_softc *sc)
8330 {
8331     struct host_sp_status_block *def_sb = sc->def_sb;
8332     uint16_t rc = 0;
8333
8334     mb(); /* status block is written to by the chip */
8335
8336     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8337         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8338         rc |= BXE_DEF_SB_ATT_IDX;
8339     }
8340
8341     if (sc->def_idx != def_sb->sp_sb.running_index) {
8342         sc->def_idx = def_sb->sp_sb.running_index;
8343         rc |= BXE_DEF_SB_IDX;
8344     }
8345
8346     mb();
8347
8348     return (rc);
8349 }
8350
8351 static inline struct ecore_queue_sp_obj *
8352 bxe_cid_to_q_obj(struct bxe_softc *sc,
8353                  uint32_t         cid)
8354 {
8355     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8356     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8357 }
8358
8359 static void
8360 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8361 {
8362     struct ecore_mcast_ramrod_params rparam;
8363     int rc;
8364
8365     memset(&rparam, 0, sizeof(rparam));
8366
8367     rparam.mcast_obj = &sc->mcast_obj;
8368
8369     BXE_MCAST_LOCK(sc);
8370
8371     /* clear pending state for the last command */
8372     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8373
8374     /* if there are pending mcast commands - send them */
8375     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8376         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8377         if (rc < 0) {
8378             BLOGD(sc, DBG_SP,
8379                 "ERROR: Failed to send pending mcast commands (%d)\n", rc);
8380         }
8381     }
8382
8383     BXE_MCAST_UNLOCK(sc);
8384 }
8385
8386 static void
8387 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8388                               union event_ring_elem *elem)
8389 {
8390     unsigned long ramrod_flags = 0;
8391     int rc = 0;
8392     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8393     struct ecore_vlan_mac_obj *vlan_mac_obj;
8394
8395     /* always push next commands out, don't wait here */
8396     bit_set(&ramrod_flags, RAMROD_CONT);
8397
8398     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8399     case ECORE_FILTER_MAC_PENDING:
8400         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8401         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8402         break;
8403
8404     case ECORE_FILTER_MCAST_PENDING:
8405         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8406         /*
8407          * This is only relevant for 57710 where multicast MACs are
8408          * configured as unicast MACs using the same ramrod.
8409          */
8410         bxe_handle_mcast_eqe(sc);
8411         return;
8412
8413     default:
8414         BLOGE(sc, "Unsupported classification command: %d\n",
8415               elem->message.data.eth_event.echo);
8416         return;
8417     }
8418
8419     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8420
8421     if (rc < 0) {
8422         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8423     } else if (rc > 0) {
8424         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8425     }
8426 }
8427
8428 static void
8429 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8430                        union event_ring_elem *elem)
8431 {
8432     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8433
8434     /* send rx_mode command again if was requested */
8435     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8436                                &sc->sp_state)) {
8437         bxe_set_storm_rx_mode(sc);
8438     }
8439 }
8440
8441 static void
8442 bxe_update_eq_prod(struct bxe_softc *sc,
8443                    uint16_t         prod)
8444 {
8445     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8446     wmb(); /* keep prod updates ordered */
8447 }
8448
8449 static void
8450 bxe_eq_int(struct bxe_softc *sc)
8451 {
8452     uint16_t hw_cons, sw_cons, sw_prod;
8453     union event_ring_elem *elem;
8454     uint8_t echo;
8455     uint32_t cid;
8456     uint8_t opcode;
8457     int spqe_cnt = 0;
8458     struct ecore_queue_sp_obj *q_obj;
8459     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8460     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8461
8462     hw_cons = le16toh(*sc->eq_cons_sb);
8463
8464     /*
8465      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8466      * when we get to the next-page we need to adjust so the loop
8467      * condition below will be met. The next element is the size of a
8468      * regular element and hence incrementing by 1
8469      */
8470     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8471         hw_cons++;
8472     }
8473
8474     /*
8475      * This function may never run in parallel with itself for a
8476      * specific sc and no need for a read memory barrier here.
8477      */
8478     sw_cons = sc->eq_cons;
8479     sw_prod = sc->eq_prod;
8480
8481     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8482           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8483
8484     for (;
8485          sw_cons != hw_cons;
8486          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8487
8488         elem = &sc->eq[EQ_DESC(sw_cons)];
8489
8490         /* elem CID originates from FW, actually LE */
8491         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8492         opcode = elem->message.opcode;
8493
8494         /* handle eq element */
8495         switch (opcode) {
8496
8497         case EVENT_RING_OPCODE_STAT_QUERY:
8498             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8499                   sc->stats_comp++);
8500             /* nothing to do with stats comp */
8501             goto next_spqe;
8502
8503         case EVENT_RING_OPCODE_CFC_DEL:
8504             /* handle according to cid range */
8505             /* we may want to verify here that the sc state is HALTING */
8506             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8507             q_obj = bxe_cid_to_q_obj(sc, cid);
8508             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8509                 break;
8510             }
8511             goto next_spqe;
8512
8513         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8514             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8515             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8516                 break;
8517             }
8518             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8519             goto next_spqe;
8520
8521         case EVENT_RING_OPCODE_START_TRAFFIC:
8522             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8523             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8524                 break;
8525             }
8526             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8527             goto next_spqe;
8528
8529         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8530             echo = elem->message.data.function_update_event.echo;
8531             if (echo == SWITCH_UPDATE) {
8532                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8533                 if (f_obj->complete_cmd(sc, f_obj,
8534                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8535                     break;
8536                 }
8537             }
8538             else {
8539                 BLOGD(sc, DBG_SP,
8540                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8541             }
8542             goto next_spqe;
8543
8544         case EVENT_RING_OPCODE_FORWARD_SETUP:
8545             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8546             if (q_obj->complete_cmd(sc, q_obj,
8547                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8548                 break;
8549             }
8550             goto next_spqe;
8551
8552         case EVENT_RING_OPCODE_FUNCTION_START:
8553             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8554             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8555                 break;
8556             }
8557             goto next_spqe;
8558
8559         case EVENT_RING_OPCODE_FUNCTION_STOP:
8560             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8561             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8562                 break;
8563             }
8564             goto next_spqe;
8565         }
8566
8567         switch (opcode | sc->state) {
8568         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8569         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8570             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8571             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8572             rss_raw->clear_pending(rss_raw);
8573             break;
8574
8575         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8576         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8577         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8578         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8579         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8580         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8581             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8582             bxe_handle_classification_eqe(sc, elem);
8583             break;
8584
8585         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8586         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8587         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8588             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8589             bxe_handle_mcast_eqe(sc);
8590             break;
8591
8592         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8593         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8594         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8595             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8596             bxe_handle_rx_mode_eqe(sc, elem);
8597             break;
8598
8599         default:
8600             /* unknown event log error and continue */
8601             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8602                   elem->message.opcode, sc->state);
8603         }
8604
8605 next_spqe:
8606         spqe_cnt++;
8607     } /* for */
8608
8609     mb();
8610     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8611
8612     sc->eq_cons = sw_cons;
8613     sc->eq_prod = sw_prod;
8614
8615     /* make sure that above mem writes were issued towards the memory */
8616     wmb();
8617
8618     /* update producer */
8619     bxe_update_eq_prod(sc, sc->eq_prod);
8620 }
8621
8622 static void
8623 bxe_handle_sp_tq(void *context,
8624                  int  pending)
8625 {
8626     struct bxe_softc *sc = (struct bxe_softc *)context;
8627     uint16_t status;
8628
8629     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8630
8631     /* what work needs to be performed? */
8632     status = bxe_update_dsb_idx(sc);
8633
8634     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8635
8636     /* HW attentions */
8637     if (status & BXE_DEF_SB_ATT_IDX) {
8638         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8639         bxe_attn_int(sc);
8640         status &= ~BXE_DEF_SB_ATT_IDX;
8641     }
8642
8643     /* SP events: STAT_QUERY and others */
8644     if (status & BXE_DEF_SB_IDX) {
8645         /* handle EQ completions */
8646         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
8647         bxe_eq_int(sc);
8648         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
8649                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
8650         status &= ~BXE_DEF_SB_IDX;
8651     }
8652
8653     /* if status is non zero then something went wrong */
8654     if (__predict_false(status)) {
8655         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
8656     }
8657
8658     /* ack status block only if something was actually handled */
8659     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
8660                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
8661
8662     /*
8663      * Must be called after the EQ processing (since eq leads to sriov
8664      * ramrod completion flows).
8665      * This flow may have been scheduled by the arrival of a ramrod
8666      * completion, or by the sriov code rescheduling itself.
8667      */
8668     // XXX bxe_iov_sp_task(sc);
8669
8670 }
8671
8672 static void
8673 bxe_handle_fp_tq(void *context,
8674                  int  pending)
8675 {
8676     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
8677     struct bxe_softc *sc = fp->sc;
8678     uint8_t more_tx = FALSE;
8679     uint8_t more_rx = FALSE;
8680
8681     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
8682
8683     /* XXX
8684      * IFF_DRV_RUNNING state can't be checked here since we process
8685      * slowpath events on a client queue during setup. Instead
8686      * we need to add a "process/continue" flag here that the driver
8687      * can use to tell the task here not to do anything.
8688      */
8689 #if 0
8690     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
8691         return;
8692     }
8693 #endif
8694
8695     /* update the fastpath index */
8696     bxe_update_fp_sb_idx(fp);
8697
8698     /* XXX add loop here if ever support multiple tx CoS */
8699     /* fp->txdata[cos] */
8700     if (bxe_has_tx_work(fp)) {
8701         BXE_FP_TX_LOCK(fp);
8702         more_tx = bxe_txeof(sc, fp);
8703         BXE_FP_TX_UNLOCK(fp);
8704     }
8705
8706     if (bxe_has_rx_work(fp)) {
8707         more_rx = bxe_rxeof(sc, fp);
8708     }
8709
8710     if (more_rx /*|| more_tx*/) {
8711         /* still more work to do */
8712         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
8713         return;
8714     }
8715
8716     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
8717                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
8718 }
8719
8720 static void
8721 bxe_task_fp(struct bxe_fastpath *fp)
8722 {
8723     struct bxe_softc *sc = fp->sc;
8724     uint8_t more_tx = FALSE;
8725     uint8_t more_rx = FALSE;
8726
8727     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
8728
8729     /* update the fastpath index */
8730     bxe_update_fp_sb_idx(fp);
8731
8732     /* XXX add loop here if ever support multiple tx CoS */
8733     /* fp->txdata[cos] */
8734     if (bxe_has_tx_work(fp)) {
8735         BXE_FP_TX_LOCK(fp);
8736         more_tx = bxe_txeof(sc, fp);
8737         BXE_FP_TX_UNLOCK(fp);
8738     }
8739
8740     if (bxe_has_rx_work(fp)) {
8741         more_rx = bxe_rxeof(sc, fp);
8742     }
8743
8744     if (more_rx /*|| more_tx*/) {
8745         /* still more work to do, bail out if this ISR and process later */
8746         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
8747         return;
8748     }
8749
8750     /*
8751      * Here we write the fastpath index taken before doing any tx or rx work.
8752      * It is very well possible other hw events occurred up to this point and
8753      * they were actually processed accordingly above. Since we're going to
8754      * write an older fastpath index, an interrupt is coming which we might
8755      * not do any work in.
8756      */
8757     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
8758                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
8759 }
8760
8761 /*
8762  * Legacy interrupt entry point.
8763  *
8764  * Verifies that the controller generated the interrupt and
8765  * then calls a separate routine to handle the various
8766  * interrupt causes: link, RX, and TX.
8767  */
8768 static void
8769 bxe_intr_legacy(void *xsc)
8770 {
8771     struct bxe_softc *sc = (struct bxe_softc *)xsc;
8772     struct bxe_fastpath *fp;
8773     uint16_t status, mask;
8774     int i;
8775
8776     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
8777
8778     /*
8779      * 0 for ustorm, 1 for cstorm
8780      * the bits returned from ack_int() are 0-15
8781      * bit 0 = attention status block
8782      * bit 1 = fast path status block
8783      * a mask of 0x2 or more = tx/rx event
8784      * a mask of 1 = slow path event
8785      */
8786
8787     status = bxe_ack_int(sc);
8788
8789     /* the interrupt is not for us */
8790     if (__predict_false(status == 0)) {
8791         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
8792         return;
8793     }
8794
8795     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
8796
8797     FOR_EACH_ETH_QUEUE(sc, i) {
8798         fp = &sc->fp[i];
8799         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
8800         if (status & mask) {
8801             /* acknowledge and disable further fastpath interrupts */
8802             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8803             bxe_task_fp(fp);
8804             status &= ~mask;
8805         }
8806     }
8807
8808     if (__predict_false(status & 0x1)) {
8809         /* acknowledge and disable further slowpath interrupts */
8810         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8811
8812         /* schedule slowpath handler */
8813         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
8814
8815         status &= ~0x1;
8816     }
8817
8818     if (__predict_false(status)) {
8819         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
8820     }
8821 }
8822
8823 /* slowpath interrupt entry point */
8824 static void
8825 bxe_intr_sp(void *xsc)
8826 {
8827     struct bxe_softc *sc = (struct bxe_softc *)xsc;
8828
8829     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
8830
8831     /* acknowledge and disable further slowpath interrupts */
8832     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8833
8834     /* schedule slowpath handler */
8835     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
8836 }
8837
8838 /* fastpath interrupt entry point */
8839 static void
8840 bxe_intr_fp(void *xfp)
8841 {
8842     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
8843     struct bxe_softc *sc = fp->sc;
8844
8845     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
8846
8847     BLOGD(sc, DBG_INTR,
8848           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
8849           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
8850
8851     /* acknowledge and disable further fastpath interrupts */
8852     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
8853
8854     bxe_task_fp(fp);
8855 }
8856
8857 /* Release all interrupts allocated by the driver. */
8858 static void
8859 bxe_interrupt_free(struct bxe_softc *sc)
8860 {
8861     int i;
8862
8863     switch (sc->interrupt_mode) {
8864     case INTR_MODE_INTX:
8865         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
8866         if (sc->intr[0].resource != NULL) {
8867             bus_release_resource(sc->dev,
8868                                  SYS_RES_IRQ,
8869                                  sc->intr[0].rid,
8870                                  sc->intr[0].resource);
8871         }
8872         break;
8873     case INTR_MODE_MSI:
8874         for (i = 0; i < sc->intr_count; i++) {
8875             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
8876             if (sc->intr[i].resource && sc->intr[i].rid) {
8877                 bus_release_resource(sc->dev,
8878                                      SYS_RES_IRQ,
8879                                      sc->intr[i].rid,
8880                                      sc->intr[i].resource);
8881             }
8882         }
8883         pci_release_msi(sc->dev);
8884         break;
8885     case INTR_MODE_MSIX:
8886         for (i = 0; i < sc->intr_count; i++) {
8887             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
8888             if (sc->intr[i].resource && sc->intr[i].rid) {
8889                 bus_release_resource(sc->dev,
8890                                      SYS_RES_IRQ,
8891                                      sc->intr[i].rid,
8892                                      sc->intr[i].resource);
8893             }
8894         }
8895         pci_release_msi(sc->dev);
8896         break;
8897     default:
8898         /* nothing to do as initial allocation failed */
8899         break;
8900     }
8901 }
8902
8903 /*
8904  * This function determines and allocates the appropriate
8905  * interrupt based on system capabilites and user request.
8906  *
8907  * The user may force a particular interrupt mode, specify
8908  * the number of receive queues, specify the method for
8909  * distribuitng received frames to receive queues, or use
8910  * the default settings which will automatically select the
8911  * best supported combination.  In addition, the OS may or
8912  * may not support certain combinations of these settings.
8913  * This routine attempts to reconcile the settings requested
8914  * by the user with the capabilites available from the system
8915  * to select the optimal combination of features.
8916  *
8917  * Returns:
8918  *   0 = Success, !0 = Failure.
8919  */
8920 static int
8921 bxe_interrupt_alloc(struct bxe_softc *sc)
8922 {
8923     int msix_count = 0;
8924     int msi_count = 0;
8925     int num_requested = 0;
8926     int num_allocated = 0;
8927     int rid, i, j;
8928     int rc;
8929
8930     /* get the number of available MSI/MSI-X interrupts from the OS */
8931     if (sc->interrupt_mode > 0) {
8932         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
8933             msix_count = pci_msix_count(sc->dev);
8934         }
8935
8936         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
8937             msi_count = pci_msi_count(sc->dev);
8938         }
8939
8940         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
8941               msi_count, msix_count);
8942     }
8943
8944     do { /* try allocating MSI-X interrupt resources (at least 2) */
8945         if (sc->interrupt_mode != INTR_MODE_MSIX) {
8946             break;
8947         }
8948
8949         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
8950             (msix_count < 2)) {
8951             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
8952             break;
8953         }
8954
8955         /* ask for the necessary number of MSI-X vectors */
8956         num_requested = min((sc->num_queues + 1), msix_count);
8957
8958         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
8959
8960         num_allocated = num_requested;
8961         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
8962             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
8963             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
8964             break;
8965         }
8966
8967         if (num_allocated < 2) { /* possible? */
8968             BLOGE(sc, "MSI-X allocation less than 2!\n");
8969             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
8970             pci_release_msi(sc->dev);
8971             break;
8972         }
8973
8974         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
8975               num_requested, num_allocated);
8976
8977         /* best effort so use the number of vectors allocated to us */
8978         sc->intr_count = num_allocated;
8979         sc->num_queues = num_allocated - 1;
8980
8981         rid = 1; /* initial resource identifier */
8982
8983         /* allocate the MSI-X vectors */
8984         for (i = 0; i < num_allocated; i++) {
8985             sc->intr[i].rid = (rid + i);
8986
8987             if ((sc->intr[i].resource =
8988                  bus_alloc_resource_any(sc->dev,
8989                                         SYS_RES_IRQ,
8990                                         &sc->intr[i].rid,
8991                                         RF_ACTIVE)) == NULL) {
8992                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
8993                       i, (rid + i));
8994
8995                 for (j = (i - 1); j >= 0; j--) {
8996                     bus_release_resource(sc->dev,
8997                                          SYS_RES_IRQ,
8998                                          sc->intr[j].rid,
8999                                          sc->intr[j].resource);
9000                 }
9001
9002                 sc->intr_count = 0;
9003                 sc->num_queues = 0;
9004                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9005                 pci_release_msi(sc->dev);
9006                 break;
9007             }
9008
9009             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9010         }
9011     } while (0);
9012
9013     do { /* try allocating MSI vector resources (at least 2) */
9014         if (sc->interrupt_mode != INTR_MODE_MSI) {
9015             break;
9016         }
9017
9018         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9019             (msi_count < 1)) {
9020             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9021             break;
9022         }
9023
9024         /* ask for a single MSI vector */
9025         num_requested = 1;
9026
9027         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9028
9029         num_allocated = num_requested;
9030         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9031             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9032             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9033             break;
9034         }
9035
9036         if (num_allocated != 1) { /* possible? */
9037             BLOGE(sc, "MSI allocation is not 1!\n");
9038             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9039             pci_release_msi(sc->dev);
9040             break;
9041         }
9042
9043         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9044               num_requested, num_allocated);
9045
9046         /* best effort so use the number of vectors allocated to us */
9047         sc->intr_count = num_allocated;
9048         sc->num_queues = num_allocated;
9049
9050         rid = 1; /* initial resource identifier */
9051
9052         sc->intr[0].rid = rid;
9053
9054         if ((sc->intr[0].resource =
9055              bus_alloc_resource_any(sc->dev,
9056                                     SYS_RES_IRQ,
9057                                     &sc->intr[0].rid,
9058                                     RF_ACTIVE)) == NULL) {
9059             BLOGE(sc, "Failed to map MSI[0] (rid=%d)!\n", rid);
9060             sc->intr_count = 0;
9061             sc->num_queues = 0;
9062             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9063             pci_release_msi(sc->dev);
9064             break;
9065         }
9066
9067         BLOGD(sc, DBG_LOAD, "Mapped MSI[0] (rid=%d)\n", rid);
9068     } while (0);
9069
9070     do { /* try allocating INTx vector resources */
9071         if (sc->interrupt_mode != INTR_MODE_INTX) {
9072             break;
9073         }
9074
9075         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9076
9077         /* only one vector for INTx */
9078         sc->intr_count = 1;
9079         sc->num_queues = 1;
9080
9081         rid = 0; /* initial resource identifier */
9082
9083         sc->intr[0].rid = rid;
9084
9085         if ((sc->intr[0].resource =
9086              bus_alloc_resource_any(sc->dev,
9087                                     SYS_RES_IRQ,
9088                                     &sc->intr[0].rid,
9089                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9090             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9091             sc->intr_count = 0;
9092             sc->num_queues = 0;
9093             sc->interrupt_mode = -1; /* Failed! */
9094             break;
9095         }
9096
9097         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9098     } while (0);
9099
9100     if (sc->interrupt_mode == -1) {
9101         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9102         rc = 1;
9103     } else {
9104         BLOGD(sc, DBG_LOAD,
9105               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9106               sc->interrupt_mode, sc->num_queues);
9107         rc = 0;
9108     }
9109
9110     return (rc);
9111 }
9112
9113 static void
9114 bxe_interrupt_detach(struct bxe_softc *sc)
9115 {
9116     struct bxe_fastpath *fp;
9117     int i;
9118
9119     /* release interrupt resources */
9120     for (i = 0; i < sc->intr_count; i++) {
9121         if (sc->intr[i].resource && sc->intr[i].tag) {
9122             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9123             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9124         }
9125     }
9126
9127     for (i = 0; i < sc->num_queues; i++) {
9128         fp = &sc->fp[i];
9129         if (fp->tq) {
9130             taskqueue_drain(fp->tq, &fp->tq_task);
9131             taskqueue_drain(fp->tq, &fp->tx_task);
9132             while (taskqueue_cancel_timeout(fp->tq, &fp->tx_timeout_task,
9133                 NULL))
9134                 taskqueue_drain_timeout(fp->tq, &fp->tx_timeout_task);
9135             taskqueue_free(fp->tq);
9136             fp->tq = NULL;
9137         }
9138     }
9139
9140
9141     if (sc->sp_tq) {
9142         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9143         taskqueue_free(sc->sp_tq);
9144         sc->sp_tq = NULL;
9145     }
9146 }
9147
9148 /*
9149  * Enables interrupts and attach to the ISR.
9150  *
9151  * When using multiple MSI/MSI-X vectors the first vector
9152  * is used for slowpath operations while all remaining
9153  * vectors are used for fastpath operations.  If only a
9154  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9155  * ISR must look for both slowpath and fastpath completions.
9156  */
9157 static int
9158 bxe_interrupt_attach(struct bxe_softc *sc)
9159 {
9160     struct bxe_fastpath *fp;
9161     int rc = 0;
9162     int i;
9163
9164     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9165              "bxe%d_sp_tq", sc->unit);
9166     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9167     sc->sp_tq = taskqueue_create(sc->sp_tq_name, M_NOWAIT,
9168                                  taskqueue_thread_enqueue,
9169                                  &sc->sp_tq);
9170     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9171                             "%s", sc->sp_tq_name);
9172
9173
9174     for (i = 0; i < sc->num_queues; i++) {
9175         fp = &sc->fp[i];
9176         snprintf(fp->tq_name, sizeof(fp->tq_name),
9177                  "bxe%d_fp%d_tq", sc->unit, i);
9178         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9179         TASK_INIT(&fp->tx_task, 0, bxe_tx_mq_start_deferred, fp);
9180         fp->tq = taskqueue_create(fp->tq_name, M_NOWAIT,
9181                                   taskqueue_thread_enqueue,
9182                                   &fp->tq);
9183         TIMEOUT_TASK_INIT(fp->tq, &fp->tx_timeout_task, 0,
9184                           bxe_tx_mq_start_deferred, fp);
9185         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9186                                 "%s", fp->tq_name);
9187     }
9188
9189     /* setup interrupt handlers */
9190     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9191         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9192
9193         /*
9194          * Setup the interrupt handler. Note that we pass the driver instance
9195          * to the interrupt handler for the slowpath.
9196          */
9197         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9198                                  (INTR_TYPE_NET | INTR_MPSAFE),
9199                                  NULL, bxe_intr_sp, sc,
9200                                  &sc->intr[0].tag)) != 0) {
9201             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9202             goto bxe_interrupt_attach_exit;
9203         }
9204
9205         bus_describe_intr(sc->dev, sc->intr[0].resource,
9206                           sc->intr[0].tag, "sp");
9207
9208         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9209
9210         /* initialize the fastpath vectors (note the first was used for sp) */
9211         for (i = 0; i < sc->num_queues; i++) {
9212             fp = &sc->fp[i];
9213             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9214
9215             /*
9216              * Setup the interrupt handler. Note that we pass the
9217              * fastpath context to the interrupt handler in this
9218              * case.
9219              */
9220             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9221                                      (INTR_TYPE_NET | INTR_MPSAFE),
9222                                      NULL, bxe_intr_fp, fp,
9223                                      &sc->intr[i + 1].tag)) != 0) {
9224                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9225                       (i + 1), rc);
9226                 goto bxe_interrupt_attach_exit;
9227             }
9228
9229             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9230                               sc->intr[i + 1].tag, "fp%02d", i);
9231
9232             /* bind the fastpath instance to a cpu */
9233             if (sc->num_queues > 1) {
9234                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9235             }
9236
9237             fp->state = BXE_FP_STATE_IRQ;
9238         }
9239     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9240         BLOGD(sc, DBG_LOAD, "Enabling MSI[0] vector\n");
9241
9242         /*
9243          * Setup the interrupt handler. Note that we pass the
9244          * driver instance to the interrupt handler which
9245          * will handle both the slowpath and fastpath.
9246          */
9247         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9248                                  (INTR_TYPE_NET | INTR_MPSAFE),
9249                                  NULL, bxe_intr_legacy, sc,
9250                                  &sc->intr[0].tag)) != 0) {
9251             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9252             goto bxe_interrupt_attach_exit;
9253         }
9254
9255     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9256         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9257
9258         /*
9259          * Setup the interrupt handler. Note that we pass the
9260          * driver instance to the interrupt handler which
9261          * will handle both the slowpath and fastpath.
9262          */
9263         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9264                                  (INTR_TYPE_NET | INTR_MPSAFE),
9265                                  NULL, bxe_intr_legacy, sc,
9266                                  &sc->intr[0].tag)) != 0) {
9267             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9268             goto bxe_interrupt_attach_exit;
9269         }
9270     }
9271
9272 bxe_interrupt_attach_exit:
9273
9274     return (rc);
9275 }
9276
9277 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9278 static int  bxe_init_hw_common(struct bxe_softc *sc);
9279 static int  bxe_init_hw_port(struct bxe_softc *sc);
9280 static int  bxe_init_hw_func(struct bxe_softc *sc);
9281 static void bxe_reset_common(struct bxe_softc *sc);
9282 static void bxe_reset_port(struct bxe_softc *sc);
9283 static void bxe_reset_func(struct bxe_softc *sc);
9284 static int  bxe_gunzip_init(struct bxe_softc *sc);
9285 static void bxe_gunzip_end(struct bxe_softc *sc);
9286 static int  bxe_init_firmware(struct bxe_softc *sc);
9287 static void bxe_release_firmware(struct bxe_softc *sc);
9288
9289 static struct
9290 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9291     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9292     .init_hw_cmn      = bxe_init_hw_common,
9293     .init_hw_port     = bxe_init_hw_port,
9294     .init_hw_func     = bxe_init_hw_func,
9295
9296     .reset_hw_cmn     = bxe_reset_common,
9297     .reset_hw_port    = bxe_reset_port,
9298     .reset_hw_func    = bxe_reset_func,
9299
9300     .gunzip_init      = bxe_gunzip_init,
9301     .gunzip_end       = bxe_gunzip_end,
9302
9303     .init_fw          = bxe_init_firmware,
9304     .release_fw       = bxe_release_firmware,
9305 };
9306
9307 static void
9308 bxe_init_func_obj(struct bxe_softc *sc)
9309 {
9310     sc->dmae_ready = 0;
9311
9312     ecore_init_func_obj(sc,
9313                         &sc->func_obj,
9314                         BXE_SP(sc, func_rdata),
9315                         BXE_SP_MAPPING(sc, func_rdata),
9316                         BXE_SP(sc, func_afex_rdata),
9317                         BXE_SP_MAPPING(sc, func_afex_rdata),
9318                         &bxe_func_sp_drv);
9319 }
9320
9321 static int
9322 bxe_init_hw(struct bxe_softc *sc,
9323             uint32_t         load_code)
9324 {
9325     struct ecore_func_state_params func_params = { NULL };
9326     int rc;
9327
9328     /* prepare the parameters for function state transitions */
9329     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9330
9331     func_params.f_obj = &sc->func_obj;
9332     func_params.cmd = ECORE_F_CMD_HW_INIT;
9333
9334     func_params.params.hw_init.load_phase = load_code;
9335
9336     /*
9337      * Via a plethora of function pointers, we will eventually reach
9338      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9339      */
9340     rc = ecore_func_state_change(sc, &func_params);
9341
9342     return (rc);
9343 }
9344
9345 static void
9346 bxe_fill(struct bxe_softc *sc,
9347          uint32_t         addr,
9348          int              fill,
9349          uint32_t         len)
9350 {
9351     uint32_t i;
9352
9353     if (!(len % 4) && !(addr % 4)) {
9354         for (i = 0; i < len; i += 4) {
9355             REG_WR(sc, (addr + i), fill);
9356         }
9357     } else {
9358         for (i = 0; i < len; i++) {
9359             REG_WR8(sc, (addr + i), fill);
9360         }
9361     }
9362 }
9363
9364 /* writes FP SP data to FW - data_size in dwords */
9365 static void
9366 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9367                   int              fw_sb_id,
9368                   uint32_t         *sb_data_p,
9369                   uint32_t         data_size)
9370 {
9371     int index;
9372
9373     for (index = 0; index < data_size; index++) {
9374         REG_WR(sc,
9375                (BAR_CSTRORM_INTMEM +
9376                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9377                 (sizeof(uint32_t) * index)),
9378                *(sb_data_p + index));
9379     }
9380 }
9381
9382 static void
9383 bxe_zero_fp_sb(struct bxe_softc *sc,
9384                int              fw_sb_id)
9385 {
9386     struct hc_status_block_data_e2 sb_data_e2;
9387     struct hc_status_block_data_e1x sb_data_e1x;
9388     uint32_t *sb_data_p;
9389     uint32_t data_size = 0;
9390
9391     if (!CHIP_IS_E1x(sc)) {
9392         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9393         sb_data_e2.common.state = SB_DISABLED;
9394         sb_data_e2.common.p_func.vf_valid = FALSE;
9395         sb_data_p = (uint32_t *)&sb_data_e2;
9396         data_size = (sizeof(struct hc_status_block_data_e2) /
9397                      sizeof(uint32_t));
9398     } else {
9399         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9400         sb_data_e1x.common.state = SB_DISABLED;
9401         sb_data_e1x.common.p_func.vf_valid = FALSE;
9402         sb_data_p = (uint32_t *)&sb_data_e1x;
9403         data_size = (sizeof(struct hc_status_block_data_e1x) /
9404                      sizeof(uint32_t));
9405     }
9406
9407     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9408
9409     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9410              0, CSTORM_STATUS_BLOCK_SIZE);
9411     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9412              0, CSTORM_SYNC_BLOCK_SIZE);
9413 }
9414
9415 static void
9416 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9417                   struct hc_sp_status_block_data *sp_sb_data)
9418 {
9419     int i;
9420
9421     for (i = 0;
9422          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9423          i++) {
9424         REG_WR(sc,
9425                (BAR_CSTRORM_INTMEM +
9426                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9427                 (i * sizeof(uint32_t))),
9428                *((uint32_t *)sp_sb_data + i));
9429     }
9430 }
9431
9432 static void
9433 bxe_zero_sp_sb(struct bxe_softc *sc)
9434 {
9435     struct hc_sp_status_block_data sp_sb_data;
9436
9437     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9438
9439     sp_sb_data.state           = SB_DISABLED;
9440     sp_sb_data.p_func.vf_valid = FALSE;
9441
9442     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9443
9444     bxe_fill(sc,
9445              (BAR_CSTRORM_INTMEM +
9446               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9447               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9448     bxe_fill(sc,
9449              (BAR_CSTRORM_INTMEM +
9450               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9451               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9452 }
9453
9454 static void
9455 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9456                              int                       igu_sb_id,
9457                              int                       igu_seg_id)
9458 {
9459     hc_sm->igu_sb_id      = igu_sb_id;
9460     hc_sm->igu_seg_id     = igu_seg_id;
9461     hc_sm->timer_value    = 0xFF;
9462     hc_sm->time_to_expire = 0xFFFFFFFF;
9463 }
9464
9465 static void
9466 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9467 {
9468     /* zero out state machine indices */
9469
9470     /* rx indices */
9471     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9472
9473     /* tx indices */
9474     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9475     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9476     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9477     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9478
9479     /* map indices */
9480
9481     /* rx indices */
9482     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9483         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9484
9485     /* tx indices */
9486     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9487         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9488     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9489         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9490     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9491         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9492     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9493         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9494 }
9495
9496 static void
9497 bxe_init_sb(struct bxe_softc *sc,
9498             bus_addr_t       busaddr,
9499             int              vfid,
9500             uint8_t          vf_valid,
9501             int              fw_sb_id,
9502             int              igu_sb_id)
9503 {
9504     struct hc_status_block_data_e2  sb_data_e2;
9505     struct hc_status_block_data_e1x sb_data_e1x;
9506     struct hc_status_block_sm       *hc_sm_p;
9507     uint32_t *sb_data_p;
9508     int igu_seg_id;
9509     int data_size;
9510
9511     if (CHIP_INT_MODE_IS_BC(sc)) {
9512         igu_seg_id = HC_SEG_ACCESS_NORM;
9513     } else {
9514         igu_seg_id = IGU_SEG_ACCESS_NORM;
9515     }
9516
9517     bxe_zero_fp_sb(sc, fw_sb_id);
9518
9519     if (!CHIP_IS_E1x(sc)) {
9520         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9521         sb_data_e2.common.state = SB_ENABLED;
9522         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9523         sb_data_e2.common.p_func.vf_id = vfid;
9524         sb_data_e2.common.p_func.vf_valid = vf_valid;
9525         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9526         sb_data_e2.common.same_igu_sb_1b = TRUE;
9527         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9528         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9529         hc_sm_p = sb_data_e2.common.state_machine;
9530         sb_data_p = (uint32_t *)&sb_data_e2;
9531         data_size = (sizeof(struct hc_status_block_data_e2) /
9532                      sizeof(uint32_t));
9533         bxe_map_sb_state_machines(sb_data_e2.index_data);
9534     } else {
9535         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9536         sb_data_e1x.common.state = SB_ENABLED;
9537         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9538         sb_data_e1x.common.p_func.vf_id = 0xff;
9539         sb_data_e1x.common.p_func.vf_valid = FALSE;
9540         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9541         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9542         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9543         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9544         hc_sm_p = sb_data_e1x.common.state_machine;
9545         sb_data_p = (uint32_t *)&sb_data_e1x;
9546         data_size = (sizeof(struct hc_status_block_data_e1x) /
9547                      sizeof(uint32_t));
9548         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9549     }
9550
9551     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9552     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9553
9554     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9555
9556     /* write indices to HW - PCI guarantees endianity of regpairs */
9557     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9558 }
9559
9560 static inline uint8_t
9561 bxe_fp_qzone_id(struct bxe_fastpath *fp)
9562 {
9563     if (CHIP_IS_E1x(fp->sc)) {
9564         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
9565     } else {
9566         return (fp->cl_id);
9567     }
9568 }
9569
9570 static inline uint32_t
9571 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
9572                            struct bxe_fastpath *fp)
9573 {
9574     uint32_t offset = BAR_USTRORM_INTMEM;
9575
9576     if (!CHIP_IS_E1x(sc)) {
9577         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
9578     } else {
9579         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
9580     }
9581
9582     return (offset);
9583 }
9584
9585 static void
9586 bxe_init_eth_fp(struct bxe_softc *sc,
9587                 int              idx)
9588 {
9589     struct bxe_fastpath *fp = &sc->fp[idx];
9590     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
9591     unsigned long q_type = 0;
9592     int cos;
9593
9594     fp->sc    = sc;
9595     fp->index = idx;
9596
9597     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
9598     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
9599
9600     fp->cl_id = (CHIP_IS_E1x(sc)) ?
9601                     (SC_L_ID(sc) + idx) :
9602                     /* want client ID same as IGU SB ID for non-E1 */
9603                     fp->igu_sb_id;
9604     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
9605
9606     /* setup sb indices */
9607     if (!CHIP_IS_E1x(sc)) {
9608         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
9609         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
9610     } else {
9611         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
9612         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
9613     }
9614
9615     /* init shortcut */
9616     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
9617
9618     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
9619
9620     /*
9621      * XXX If multiple CoS is ever supported then each fastpath structure
9622      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
9623      */
9624     for (cos = 0; cos < sc->max_cos; cos++) {
9625         cids[cos] = idx;
9626     }
9627     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
9628
9629     /* nothing more for a VF to do */
9630     if (IS_VF(sc)) {
9631         return;
9632     }
9633
9634     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
9635                 fp->fw_sb_id, fp->igu_sb_id);
9636
9637     bxe_update_fp_sb_idx(fp);
9638
9639     /* Configure Queue State object */
9640     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
9641     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
9642
9643     ecore_init_queue_obj(sc,
9644                          &sc->sp_objs[idx].q_obj,
9645                          fp->cl_id,
9646                          cids,
9647                          sc->max_cos,
9648                          SC_FUNC(sc),
9649                          BXE_SP(sc, q_rdata),
9650                          BXE_SP_MAPPING(sc, q_rdata),
9651                          q_type);
9652
9653     /* configure classification DBs */
9654     ecore_init_mac_obj(sc,
9655                        &sc->sp_objs[idx].mac_obj,
9656                        fp->cl_id,
9657                        idx,
9658                        SC_FUNC(sc),
9659                        BXE_SP(sc, mac_rdata),
9660                        BXE_SP_MAPPING(sc, mac_rdata),
9661                        ECORE_FILTER_MAC_PENDING,
9662                        &sc->sp_state,
9663                        ECORE_OBJ_TYPE_RX_TX,
9664                        &sc->macs_pool);
9665
9666     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
9667           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
9668 }
9669
9670 static inline void
9671 bxe_update_rx_prod(struct bxe_softc    *sc,
9672                    struct bxe_fastpath *fp,
9673                    uint16_t            rx_bd_prod,
9674                    uint16_t            rx_cq_prod,
9675                    uint16_t            rx_sge_prod)
9676 {
9677     struct ustorm_eth_rx_producers rx_prods = { 0 };
9678     uint32_t i;
9679
9680     /* update producers */
9681     rx_prods.bd_prod  = rx_bd_prod;
9682     rx_prods.cqe_prod = rx_cq_prod;
9683     rx_prods.sge_prod = rx_sge_prod;
9684
9685     /*
9686      * Make sure that the BD and SGE data is updated before updating the
9687      * producers since FW might read the BD/SGE right after the producer
9688      * is updated.
9689      * This is only applicable for weak-ordered memory model archs such
9690      * as IA-64. The following barrier is also mandatory since FW will
9691      * assumes BDs must have buffers.
9692      */
9693     wmb();
9694
9695     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
9696         REG_WR(sc,
9697                (fp->ustorm_rx_prods_offset + (i * 4)),
9698                ((uint32_t *)&rx_prods)[i]);
9699     }
9700
9701     wmb(); /* keep prod updates ordered */
9702
9703     BLOGD(sc, DBG_RX,
9704           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
9705           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
9706 }
9707
9708 static void
9709 bxe_init_rx_rings(struct bxe_softc *sc)
9710 {
9711     struct bxe_fastpath *fp;
9712     int i;
9713
9714     for (i = 0; i < sc->num_queues; i++) {
9715         fp = &sc->fp[i];
9716
9717         fp->rx_bd_cons = 0;
9718
9719         /*
9720          * Activate the BD ring...
9721          * Warning, this will generate an interrupt (to the TSTORM)
9722          * so this can only be done after the chip is initialized
9723          */
9724         bxe_update_rx_prod(sc, fp,
9725                            fp->rx_bd_prod,
9726                            fp->rx_cq_prod,
9727                            fp->rx_sge_prod);
9728
9729         if (i != 0) {
9730             continue;
9731         }
9732
9733         if (CHIP_IS_E1(sc)) {
9734             REG_WR(sc,
9735                    (BAR_USTRORM_INTMEM +
9736                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
9737                    U64_LO(fp->rcq_dma.paddr));
9738             REG_WR(sc,
9739                    (BAR_USTRORM_INTMEM +
9740                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
9741                    U64_HI(fp->rcq_dma.paddr));
9742         }
9743     }
9744 }
9745
9746 static void
9747 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
9748 {
9749     SET_FLAG(fp->tx_db.data.header.data, DOORBELL_HDR_T_DB_TYPE, 1);
9750     fp->tx_db.data.zero_fill1 = 0;
9751     fp->tx_db.data.prod = 0;
9752
9753     fp->tx_pkt_prod = 0;
9754     fp->tx_pkt_cons = 0;
9755     fp->tx_bd_prod = 0;
9756     fp->tx_bd_cons = 0;
9757     fp->eth_q_stats.tx_pkts = 0;
9758 }
9759
9760 static inline void
9761 bxe_init_tx_rings(struct bxe_softc *sc)
9762 {
9763     int i;
9764
9765     for (i = 0; i < sc->num_queues; i++) {
9766         bxe_init_tx_ring_one(&sc->fp[i]);
9767     }
9768 }
9769
9770 static void
9771 bxe_init_def_sb(struct bxe_softc *sc)
9772 {
9773     struct host_sp_status_block *def_sb = sc->def_sb;
9774     bus_addr_t mapping = sc->def_sb_dma.paddr;
9775     int igu_sp_sb_index;
9776     int igu_seg_id;
9777     int port = SC_PORT(sc);
9778     int func = SC_FUNC(sc);
9779     int reg_offset, reg_offset_en5;
9780     uint64_t section;
9781     int index, sindex;
9782     struct hc_sp_status_block_data sp_sb_data;
9783
9784     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9785
9786     if (CHIP_INT_MODE_IS_BC(sc)) {
9787         igu_sp_sb_index = DEF_SB_IGU_ID;
9788         igu_seg_id = HC_SEG_ACCESS_DEF;
9789     } else {
9790         igu_sp_sb_index = sc->igu_dsb_id;
9791         igu_seg_id = IGU_SEG_ACCESS_DEF;
9792     }
9793
9794     /* attentions */
9795     section = ((uint64_t)mapping +
9796                offsetof(struct host_sp_status_block, atten_status_block));
9797     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
9798     sc->attn_state = 0;
9799
9800     reg_offset = (port) ?
9801                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
9802                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
9803     reg_offset_en5 = (port) ?
9804                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
9805                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
9806
9807     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
9808         /* take care of sig[0]..sig[4] */
9809         for (sindex = 0; sindex < 4; sindex++) {
9810             sc->attn_group[index].sig[sindex] =
9811                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
9812         }
9813
9814         if (!CHIP_IS_E1x(sc)) {
9815             /*
9816              * enable5 is separate from the rest of the registers,
9817              * and the address skip is 4 and not 16 between the
9818              * different groups
9819              */
9820             sc->attn_group[index].sig[4] =
9821                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
9822         } else {
9823             sc->attn_group[index].sig[4] = 0;
9824         }
9825     }
9826
9827     if (sc->devinfo.int_block == INT_BLOCK_HC) {
9828         reg_offset = (port) ?
9829                          HC_REG_ATTN_MSG1_ADDR_L :
9830                          HC_REG_ATTN_MSG0_ADDR_L;
9831         REG_WR(sc, reg_offset, U64_LO(section));
9832         REG_WR(sc, (reg_offset + 4), U64_HI(section));
9833     } else if (!CHIP_IS_E1x(sc)) {
9834         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
9835         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
9836     }
9837
9838     section = ((uint64_t)mapping +
9839                offsetof(struct host_sp_status_block, sp_sb));
9840
9841     bxe_zero_sp_sb(sc);
9842
9843     /* PCI guarantees endianity of regpair */
9844     sp_sb_data.state           = SB_ENABLED;
9845     sp_sb_data.host_sb_addr.lo = U64_LO(section);
9846     sp_sb_data.host_sb_addr.hi = U64_HI(section);
9847     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
9848     sp_sb_data.igu_seg_id      = igu_seg_id;
9849     sp_sb_data.p_func.pf_id    = func;
9850     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
9851     sp_sb_data.p_func.vf_id    = 0xff;
9852
9853     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9854
9855     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
9856 }
9857
9858 static void
9859 bxe_init_sp_ring(struct bxe_softc *sc)
9860 {
9861     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
9862     sc->spq_prod_idx = 0;
9863     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
9864     sc->spq_prod_bd = sc->spq;
9865     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
9866 }
9867
9868 static void
9869 bxe_init_eq_ring(struct bxe_softc *sc)
9870 {
9871     union event_ring_elem *elem;
9872     int i;
9873
9874     for (i = 1; i <= NUM_EQ_PAGES; i++) {
9875         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
9876
9877         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
9878                                                  BCM_PAGE_SIZE *
9879                                                  (i % NUM_EQ_PAGES)));
9880         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
9881                                                  BCM_PAGE_SIZE *
9882                                                  (i % NUM_EQ_PAGES)));
9883     }
9884
9885     sc->eq_cons    = 0;
9886     sc->eq_prod    = NUM_EQ_DESC;
9887     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
9888
9889     atomic_store_rel_long(&sc->eq_spq_left,
9890                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
9891                                NUM_EQ_DESC) - 1));
9892 }
9893
9894 static void
9895 bxe_init_internal_common(struct bxe_softc *sc)
9896 {
9897     int i;
9898
9899     /*
9900      * Zero this manually as its initialization is currently missing
9901      * in the initTool.
9902      */
9903     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
9904         REG_WR(sc,
9905                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
9906                0);
9907     }
9908
9909     if (!CHIP_IS_E1x(sc)) {
9910         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
9911                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
9912     }
9913 }
9914
9915 static void
9916 bxe_init_internal(struct bxe_softc *sc,
9917                   uint32_t         load_code)
9918 {
9919     switch (load_code) {
9920     case FW_MSG_CODE_DRV_LOAD_COMMON:
9921     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
9922         bxe_init_internal_common(sc);
9923         /* no break */
9924
9925     case FW_MSG_CODE_DRV_LOAD_PORT:
9926         /* nothing to do */
9927         /* no break */
9928
9929     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
9930         /* internal memory per function is initialized inside bxe_pf_init */
9931         break;
9932
9933     default:
9934         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
9935         break;
9936     }
9937 }
9938
9939 static void
9940 storm_memset_func_cfg(struct bxe_softc                         *sc,
9941                       struct tstorm_eth_function_common_config *tcfg,
9942                       uint16_t                                  abs_fid)
9943 {
9944     uint32_t addr;
9945     size_t size;
9946
9947     addr = (BAR_TSTRORM_INTMEM +
9948             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
9949     size = sizeof(struct tstorm_eth_function_common_config);
9950     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
9951 }
9952
9953 static void
9954 bxe_func_init(struct bxe_softc            *sc,
9955               struct bxe_func_init_params *p)
9956 {
9957     struct tstorm_eth_function_common_config tcfg = { 0 };
9958
9959     if (CHIP_IS_E1x(sc)) {
9960         storm_memset_func_cfg(sc, &tcfg, p->func_id);
9961     }
9962
9963     /* Enable the function in the FW */
9964     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
9965     storm_memset_func_en(sc, p->func_id, 1);
9966
9967     /* spq */
9968     if (p->func_flgs & FUNC_FLG_SPQ) {
9969         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
9970         REG_WR(sc,
9971                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
9972                p->spq_prod);
9973     }
9974 }
9975
9976 /*
9977  * Calculates the sum of vn_min_rates.
9978  * It's needed for further normalizing of the min_rates.
9979  * Returns:
9980  *   sum of vn_min_rates.
9981  *     or
9982  *   0 - if all the min_rates are 0.
9983  * In the later case fainess algorithm should be deactivated.
9984  * If all min rates are not zero then those that are zeroes will be set to 1.
9985  */
9986 static void
9987 bxe_calc_vn_min(struct bxe_softc       *sc,
9988                 struct cmng_init_input *input)
9989 {
9990     uint32_t vn_cfg;
9991     uint32_t vn_min_rate;
9992     int all_zero = 1;
9993     int vn;
9994
9995     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
9996         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
9997         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
9998                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
9999
10000         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10001             /* skip hidden VNs */
10002             vn_min_rate = 0;
10003         } else if (!vn_min_rate) {
10004             /* If min rate is zero - set it to 100 */
10005             vn_min_rate = DEF_MIN_RATE;
10006         } else {
10007             all_zero = 0;
10008         }
10009
10010         input->vnic_min_rate[vn] = vn_min_rate;
10011     }
10012
10013     /* if ETS or all min rates are zeros - disable fairness */
10014     if (BXE_IS_ETS_ENABLED(sc)) {
10015         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10016         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10017     } else if (all_zero) {
10018         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10019         BLOGD(sc, DBG_LOAD,
10020               "Fariness disabled (all MIN values are zeroes)\n");
10021     } else {
10022         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10023     }
10024 }
10025
10026 static inline uint16_t
10027 bxe_extract_max_cfg(struct bxe_softc *sc,
10028                     uint32_t         mf_cfg)
10029 {
10030     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10031                         FUNC_MF_CFG_MAX_BW_SHIFT);
10032
10033     if (!max_cfg) {
10034         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10035         max_cfg = 100;
10036     }
10037
10038     return (max_cfg);
10039 }
10040
10041 static void
10042 bxe_calc_vn_max(struct bxe_softc       *sc,
10043                 int                    vn,
10044                 struct cmng_init_input *input)
10045 {
10046     uint16_t vn_max_rate;
10047     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10048     uint32_t max_cfg;
10049
10050     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10051         vn_max_rate = 0;
10052     } else {
10053         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10054
10055         if (IS_MF_SI(sc)) {
10056             /* max_cfg in percents of linkspeed */
10057             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10058         } else { /* SD modes */
10059             /* max_cfg is absolute in 100Mb units */
10060             vn_max_rate = (max_cfg * 100);
10061         }
10062     }
10063
10064     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10065
10066     input->vnic_max_rate[vn] = vn_max_rate;
10067 }
10068
10069 static void
10070 bxe_cmng_fns_init(struct bxe_softc *sc,
10071                   uint8_t          read_cfg,
10072                   uint8_t          cmng_type)
10073 {
10074     struct cmng_init_input input;
10075     int vn;
10076
10077     memset(&input, 0, sizeof(struct cmng_init_input));
10078
10079     input.port_rate = sc->link_vars.line_speed;
10080
10081     if (cmng_type == CMNG_FNS_MINMAX) {
10082         /* read mf conf from shmem */
10083         if (read_cfg) {
10084             bxe_read_mf_cfg(sc);
10085         }
10086
10087         /* get VN min rate and enable fairness if not 0 */
10088         bxe_calc_vn_min(sc, &input);
10089
10090         /* get VN max rate */
10091         if (sc->port.pmf) {
10092             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10093                 bxe_calc_vn_max(sc, vn, &input);
10094             }
10095         }
10096
10097         /* always enable rate shaping and fairness */
10098         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10099
10100         ecore_init_cmng(&input, &sc->cmng);
10101         return;
10102     }
10103
10104     /* rate shaping and fairness are disabled */
10105     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10106 }
10107
10108 static int
10109 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10110 {
10111     if (CHIP_REV_IS_SLOW(sc)) {
10112         return (CMNG_FNS_NONE);
10113     }
10114
10115     if (IS_MF(sc)) {
10116         return (CMNG_FNS_MINMAX);
10117     }
10118
10119     return (CMNG_FNS_NONE);
10120 }
10121
10122 static void
10123 storm_memset_cmng(struct bxe_softc *sc,
10124                   struct cmng_init *cmng,
10125                   uint8_t          port)
10126 {
10127     int vn;
10128     int func;
10129     uint32_t addr;
10130     size_t size;
10131
10132     addr = (BAR_XSTRORM_INTMEM +
10133             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10134     size = sizeof(struct cmng_struct_per_port);
10135     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10136
10137     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10138         func = func_by_vn(sc, vn);
10139
10140         addr = (BAR_XSTRORM_INTMEM +
10141                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10142         size = sizeof(struct rate_shaping_vars_per_vn);
10143         ecore_storm_memset_struct(sc, addr, size,
10144                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10145
10146         addr = (BAR_XSTRORM_INTMEM +
10147                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10148         size = sizeof(struct fairness_vars_per_vn);
10149         ecore_storm_memset_struct(sc, addr, size,
10150                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10151     }
10152 }
10153
10154 static void
10155 bxe_pf_init(struct bxe_softc *sc)
10156 {
10157     struct bxe_func_init_params func_init = { 0 };
10158     struct event_ring_data eq_data = { { 0 } };
10159     uint16_t flags;
10160
10161     if (!CHIP_IS_E1x(sc)) {
10162         /* reset IGU PF statistics: MSIX + ATTN */
10163         /* PF */
10164         REG_WR(sc,
10165                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10166                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10167                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10168                0);
10169         /* ATTN */
10170         REG_WR(sc,
10171                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10172                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10173                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10174                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10175                0);
10176     }
10177
10178     /* function setup flags */
10179     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10180
10181     /*
10182      * This flag is relevant for E1x only.
10183      * E2 doesn't have a TPA configuration in a function level.
10184      */
10185     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10186
10187     func_init.func_flgs = flags;
10188     func_init.pf_id     = SC_FUNC(sc);
10189     func_init.func_id   = SC_FUNC(sc);
10190     func_init.spq_map   = sc->spq_dma.paddr;
10191     func_init.spq_prod  = sc->spq_prod_idx;
10192
10193     bxe_func_init(sc, &func_init);
10194
10195     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10196
10197     /*
10198      * Congestion management values depend on the link rate.
10199      * There is no active link so initial link rate is set to 10Gbps.
10200      * When the link comes up the congestion management values are
10201      * re-calculated according to the actual link rate.
10202      */
10203     sc->link_vars.line_speed = SPEED_10000;
10204     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10205
10206     /* Only the PMF sets the HW */
10207     if (sc->port.pmf) {
10208         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10209     }
10210
10211     /* init Event Queue - PCI bus guarantees correct endainity */
10212     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10213     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10214     eq_data.producer     = sc->eq_prod;
10215     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10216     eq_data.sb_id        = DEF_SB_ID;
10217     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10218 }
10219
10220 static void
10221 bxe_hc_int_enable(struct bxe_softc *sc)
10222 {
10223     int port = SC_PORT(sc);
10224     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10225     uint32_t val = REG_RD(sc, addr);
10226     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10227     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10228                            (sc->intr_count == 1)) ? TRUE : FALSE;
10229     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10230
10231     if (msix) {
10232         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10233                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10234         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10235                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10236         if (single_msix) {
10237             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10238         }
10239     } else if (msi) {
10240         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10241         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10242                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10243                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10244     } else {
10245         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10246                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10247                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10248                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10249
10250         if (!CHIP_IS_E1(sc)) {
10251             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10252                   val, port, addr);
10253
10254             REG_WR(sc, addr, val);
10255
10256             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10257         }
10258     }
10259
10260     if (CHIP_IS_E1(sc)) {
10261         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10262     }
10263
10264     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10265           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10266
10267     REG_WR(sc, addr, val);
10268
10269     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10270     mb();
10271
10272     if (!CHIP_IS_E1(sc)) {
10273         /* init leading/trailing edge */
10274         if (IS_MF(sc)) {
10275             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10276             if (sc->port.pmf) {
10277                 /* enable nig and gpio3 attention */
10278                 val |= 0x1100;
10279             }
10280         } else {
10281             val = 0xffff;
10282         }
10283
10284         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10285         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10286     }
10287
10288     /* make sure that interrupts are indeed enabled from here on */
10289     mb();
10290 }
10291
10292 static void
10293 bxe_igu_int_enable(struct bxe_softc *sc)
10294 {
10295     uint32_t val;
10296     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10297     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10298                            (sc->intr_count == 1)) ? TRUE : FALSE;
10299     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10300
10301     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10302
10303     if (msix) {
10304         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10305                  IGU_PF_CONF_SINGLE_ISR_EN);
10306         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10307                 IGU_PF_CONF_ATTN_BIT_EN);
10308         if (single_msix) {
10309             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10310         }
10311     } else if (msi) {
10312         val &= ~IGU_PF_CONF_INT_LINE_EN;
10313         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10314                 IGU_PF_CONF_ATTN_BIT_EN |
10315                 IGU_PF_CONF_SINGLE_ISR_EN);
10316     } else {
10317         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10318         val |= (IGU_PF_CONF_INT_LINE_EN |
10319                 IGU_PF_CONF_ATTN_BIT_EN |
10320                 IGU_PF_CONF_SINGLE_ISR_EN);
10321     }
10322
10323     /* clean previous status - need to configure igu prior to ack*/
10324     if ((!msix) || single_msix) {
10325         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10326         bxe_ack_int(sc);
10327     }
10328
10329     val |= IGU_PF_CONF_FUNC_EN;
10330
10331     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10332           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10333
10334     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10335
10336     mb();
10337
10338     /* init leading/trailing edge */
10339     if (IS_MF(sc)) {
10340         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10341         if (sc->port.pmf) {
10342             /* enable nig and gpio3 attention */
10343             val |= 0x1100;
10344         }
10345     } else {
10346         val = 0xffff;
10347     }
10348
10349     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10350     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10351
10352     /* make sure that interrupts are indeed enabled from here on */
10353     mb();
10354 }
10355
10356 static void
10357 bxe_int_enable(struct bxe_softc *sc)
10358 {
10359     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10360         bxe_hc_int_enable(sc);
10361     } else {
10362         bxe_igu_int_enable(sc);
10363     }
10364 }
10365
10366 static void
10367 bxe_hc_int_disable(struct bxe_softc *sc)
10368 {
10369     int port = SC_PORT(sc);
10370     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10371     uint32_t val = REG_RD(sc, addr);
10372
10373     /*
10374      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10375      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10376      * block
10377      */
10378     if (CHIP_IS_E1(sc)) {
10379         /*
10380          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10381          * to prevent from HC sending interrupts after we exit the function
10382          */
10383         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10384
10385         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10386                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10387                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10388     } else {
10389         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10390                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10391                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10392                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10393     }
10394
10395     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10396
10397     /* flush all outstanding writes */
10398     mb();
10399
10400     REG_WR(sc, addr, val);
10401     if (REG_RD(sc, addr) != val) {
10402         BLOGE(sc, "proper val not read from HC IGU!\n");
10403     }
10404 }
10405
10406 static void
10407 bxe_igu_int_disable(struct bxe_softc *sc)
10408 {
10409     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10410
10411     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10412              IGU_PF_CONF_INT_LINE_EN |
10413              IGU_PF_CONF_ATTN_BIT_EN);
10414
10415     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10416
10417     /* flush all outstanding writes */
10418     mb();
10419
10420     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10421     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10422         BLOGE(sc, "proper val not read from IGU!\n");
10423     }
10424 }
10425
10426 static void
10427 bxe_int_disable(struct bxe_softc *sc)
10428 {
10429     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10430         bxe_hc_int_disable(sc);
10431     } else {
10432         bxe_igu_int_disable(sc);
10433     }
10434 }
10435
10436 static void
10437 bxe_nic_init(struct bxe_softc *sc,
10438              int              load_code)
10439 {
10440     int i;
10441
10442     for (i = 0; i < sc->num_queues; i++) {
10443         bxe_init_eth_fp(sc, i);
10444     }
10445
10446     rmb(); /* ensure status block indices were read */
10447
10448     bxe_init_rx_rings(sc);
10449     bxe_init_tx_rings(sc);
10450
10451     if (IS_VF(sc)) {
10452         return;
10453     }
10454
10455     /* initialize MOD_ABS interrupts */
10456     elink_init_mod_abs_int(sc, &sc->link_vars,
10457                            sc->devinfo.chip_id,
10458                            sc->devinfo.shmem_base,
10459                            sc->devinfo.shmem2_base,
10460                            SC_PORT(sc));
10461
10462     bxe_init_def_sb(sc);
10463     bxe_update_dsb_idx(sc);
10464     bxe_init_sp_ring(sc);
10465     bxe_init_eq_ring(sc);
10466     bxe_init_internal(sc, load_code);
10467     bxe_pf_init(sc);
10468     bxe_stats_init(sc);
10469
10470     /* flush all before enabling interrupts */
10471     mb();
10472
10473     bxe_int_enable(sc);
10474
10475     /* check for SPIO5 */
10476     bxe_attn_int_deasserted0(sc,
10477                              REG_RD(sc,
10478                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10479                                      SC_PORT(sc)*4)) &
10480                              AEU_INPUTS_ATTN_BITS_SPIO5);
10481 }
10482
10483 static inline void
10484 bxe_init_objs(struct bxe_softc *sc)
10485 {
10486     /* mcast rules must be added to tx if tx switching is enabled */
10487     ecore_obj_type o_type =
10488         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10489                                          ECORE_OBJ_TYPE_RX;
10490
10491     /* RX_MODE controlling object */
10492     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10493
10494     /* multicast configuration controlling object */
10495     ecore_init_mcast_obj(sc,
10496                          &sc->mcast_obj,
10497                          sc->fp[0].cl_id,
10498                          sc->fp[0].index,
10499                          SC_FUNC(sc),
10500                          SC_FUNC(sc),
10501                          BXE_SP(sc, mcast_rdata),
10502                          BXE_SP_MAPPING(sc, mcast_rdata),
10503                          ECORE_FILTER_MCAST_PENDING,
10504                          &sc->sp_state,
10505                          o_type);
10506
10507     /* Setup CAM credit pools */
10508     ecore_init_mac_credit_pool(sc,
10509                                &sc->macs_pool,
10510                                SC_FUNC(sc),
10511                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10512                                                  VNICS_PER_PATH(sc));
10513
10514     ecore_init_vlan_credit_pool(sc,
10515                                 &sc->vlans_pool,
10516                                 SC_ABS_FUNC(sc) >> 1,
10517                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10518                                                   VNICS_PER_PATH(sc));
10519
10520     /* RSS configuration object */
10521     ecore_init_rss_config_obj(sc,
10522                               &sc->rss_conf_obj,
10523                               sc->fp[0].cl_id,
10524                               sc->fp[0].index,
10525                               SC_FUNC(sc),
10526                               SC_FUNC(sc),
10527                               BXE_SP(sc, rss_rdata),
10528                               BXE_SP_MAPPING(sc, rss_rdata),
10529                               ECORE_FILTER_RSS_CONF_PENDING,
10530                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
10531 }
10532
10533 /*
10534  * Initialize the function. This must be called before sending CLIENT_SETUP
10535  * for the first client.
10536  */
10537 static inline int
10538 bxe_func_start(struct bxe_softc *sc)
10539 {
10540     struct ecore_func_state_params func_params = { NULL };
10541     struct ecore_func_start_params *start_params = &func_params.params.start;
10542
10543     /* Prepare parameters for function state transitions */
10544     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
10545
10546     func_params.f_obj = &sc->func_obj;
10547     func_params.cmd = ECORE_F_CMD_START;
10548
10549     /* Function parameters */
10550     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
10551     start_params->sd_vlan_tag = OVLAN(sc);
10552
10553     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
10554         start_params->network_cos_mode = STATIC_COS;
10555     } else { /* CHIP_IS_E1X */
10556         start_params->network_cos_mode = FW_WRR;
10557     }
10558
10559     //start_params->gre_tunnel_mode = 0;
10560     //start_params->gre_tunnel_rss  = 0;
10561
10562     return (ecore_func_state_change(sc, &func_params));
10563 }
10564
10565 static int
10566 bxe_set_power_state(struct bxe_softc *sc,
10567                     uint8_t          state)
10568 {
10569     uint16_t pmcsr;
10570
10571     /* If there is no power capability, silently succeed */
10572     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
10573         BLOGW(sc, "No power capability\n");
10574         return (0);
10575     }
10576
10577     pmcsr = pci_read_config(sc->dev,
10578                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10579                             2);
10580
10581     switch (state) {
10582     case PCI_PM_D0:
10583         pci_write_config(sc->dev,
10584                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10585                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
10586
10587         if (pmcsr & PCIM_PSTAT_DMASK) {
10588             /* delay required during transition out of D3hot */
10589             DELAY(20000);
10590         }
10591
10592         break;
10593
10594     case PCI_PM_D3hot:
10595         /* XXX if there are other clients above don't shut down the power */
10596
10597         /* don't shut down the power for emulation and FPGA */
10598         if (CHIP_REV_IS_SLOW(sc)) {
10599             return (0);
10600         }
10601
10602         pmcsr &= ~PCIM_PSTAT_DMASK;
10603         pmcsr |= PCIM_PSTAT_D3;
10604
10605         if (sc->wol) {
10606             pmcsr |= PCIM_PSTAT_PMEENABLE;
10607         }
10608
10609         pci_write_config(sc->dev,
10610                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
10611                          pmcsr, 4);
10612
10613         /*
10614          * No more memory access after this point until device is brought back
10615          * to D0 state.
10616          */
10617         break;
10618
10619     default:
10620         BLOGE(sc, "Can't support PCI power state = 0x%x pmcsr 0x%x\n",
10621             state, pmcsr);
10622         return (-1);
10623     }
10624
10625     return (0);
10626 }
10627
10628
10629 /* return true if succeeded to acquire the lock */
10630 static uint8_t
10631 bxe_trylock_hw_lock(struct bxe_softc *sc,
10632                     uint32_t         resource)
10633 {
10634     uint32_t lock_status;
10635     uint32_t resource_bit = (1 << resource);
10636     int func = SC_FUNC(sc);
10637     uint32_t hw_lock_control_reg;
10638
10639     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
10640
10641     /* Validating that the resource is within range */
10642     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
10643         BLOGD(sc, DBG_LOAD,
10644               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
10645               resource, HW_LOCK_MAX_RESOURCE_VALUE);
10646         return (FALSE);
10647     }
10648
10649     if (func <= 5) {
10650         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
10651     } else {
10652         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
10653     }
10654
10655     /* try to acquire the lock */
10656     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
10657     lock_status = REG_RD(sc, hw_lock_control_reg);
10658     if (lock_status & resource_bit) {
10659         return (TRUE);
10660     }
10661
10662     BLOGE(sc, "Failed to get a resource lock 0x%x func %d "
10663         "lock_status 0x%x resource_bit 0x%x\n", resource, func,
10664         lock_status, resource_bit);
10665
10666     return (FALSE);
10667 }
10668
10669 /*
10670  * Get the recovery leader resource id according to the engine this function
10671  * belongs to. Currently only only 2 engines is supported.
10672  */
10673 static int
10674 bxe_get_leader_lock_resource(struct bxe_softc *sc)
10675 {
10676     if (SC_PATH(sc)) {
10677         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
10678     } else {
10679         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
10680     }
10681 }
10682
10683 /* try to acquire a leader lock for current engine */
10684 static uint8_t
10685 bxe_trylock_leader_lock(struct bxe_softc *sc)
10686 {
10687     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
10688 }
10689
10690 static int
10691 bxe_release_leader_lock(struct bxe_softc *sc)
10692 {
10693     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
10694 }
10695
10696 /* close gates #2, #3 and #4 */
10697 static void
10698 bxe_set_234_gates(struct bxe_softc *sc,
10699                   uint8_t          close)
10700 {
10701     uint32_t val;
10702
10703     /* gates #2 and #4a are closed/opened for "not E1" only */
10704     if (!CHIP_IS_E1(sc)) {
10705         /* #4 */
10706         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
10707         /* #2 */
10708         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
10709     }
10710
10711     /* #3 */
10712     if (CHIP_IS_E1x(sc)) {
10713         /* prevent interrupts from HC on both ports */
10714         val = REG_RD(sc, HC_REG_CONFIG_1);
10715         REG_WR(sc, HC_REG_CONFIG_1,
10716                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
10717                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
10718
10719         val = REG_RD(sc, HC_REG_CONFIG_0);
10720         REG_WR(sc, HC_REG_CONFIG_0,
10721                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
10722                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
10723     } else {
10724         /* Prevent incomming interrupts in IGU */
10725         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
10726
10727         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
10728                (!close) ?
10729                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
10730                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
10731     }
10732
10733     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
10734           close ? "closing" : "opening");
10735
10736     wmb();
10737 }
10738
10739 /* poll for pending writes bit, it should get cleared in no more than 1s */
10740 static int
10741 bxe_er_poll_igu_vq(struct bxe_softc *sc)
10742 {
10743     uint32_t cnt = 1000;
10744     uint32_t pend_bits = 0;
10745
10746     do {
10747         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
10748
10749         if (pend_bits == 0) {
10750             break;
10751         }
10752
10753         DELAY(1000);
10754     } while (--cnt > 0);
10755
10756     if (cnt == 0) {
10757         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
10758         return (-1);
10759     }
10760
10761     return (0);
10762 }
10763
10764 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
10765
10766 static void
10767 bxe_clp_reset_prep(struct bxe_softc *sc,
10768                    uint32_t         *magic_val)
10769 {
10770     /* Do some magic... */
10771     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
10772     *magic_val = val & SHARED_MF_CLP_MAGIC;
10773     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
10774 }
10775
10776 /* restore the value of the 'magic' bit */
10777 static void
10778 bxe_clp_reset_done(struct bxe_softc *sc,
10779                    uint32_t         magic_val)
10780 {
10781     /* Restore the 'magic' bit value... */
10782     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
10783     MFCFG_WR(sc, shared_mf_config.clp_mb,
10784               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
10785 }
10786
10787 /* prepare for MCP reset, takes care of CLP configurations */
10788 static void
10789 bxe_reset_mcp_prep(struct bxe_softc *sc,
10790                    uint32_t         *magic_val)
10791 {
10792     uint32_t shmem;
10793     uint32_t validity_offset;
10794
10795     /* set `magic' bit in order to save MF config */
10796     if (!CHIP_IS_E1(sc)) {
10797         bxe_clp_reset_prep(sc, magic_val);
10798     }
10799
10800     /* get shmem offset */
10801     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
10802     validity_offset =
10803         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
10804
10805     /* Clear validity map flags */
10806     if (shmem > 0) {
10807         REG_WR(sc, shmem + validity_offset, 0);
10808     }
10809 }
10810
10811 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
10812 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
10813
10814 static void
10815 bxe_mcp_wait_one(struct bxe_softc *sc)
10816 {
10817     /* special handling for emulation and FPGA (10 times longer) */
10818     if (CHIP_REV_IS_SLOW(sc)) {
10819         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
10820     } else {
10821         DELAY((MCP_ONE_TIMEOUT) * 1000);
10822     }
10823 }
10824
10825 /* initialize shmem_base and waits for validity signature to appear */
10826 static int
10827 bxe_init_shmem(struct bxe_softc *sc)
10828 {
10829     int cnt = 0;
10830     uint32_t val = 0;
10831
10832     do {
10833         sc->devinfo.shmem_base     =
10834         sc->link_params.shmem_base =
10835             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
10836
10837         if (sc->devinfo.shmem_base) {
10838             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
10839             if (val & SHR_MEM_VALIDITY_MB)
10840                 return (0);
10841         }
10842
10843         bxe_mcp_wait_one(sc);
10844
10845     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
10846
10847     BLOGE(sc, "BAD MCP validity signature\n");
10848
10849     return (-1);
10850 }
10851
10852 static int
10853 bxe_reset_mcp_comp(struct bxe_softc *sc,
10854                    uint32_t         magic_val)
10855 {
10856     int rc = bxe_init_shmem(sc);
10857
10858     /* Restore the `magic' bit value */
10859     if (!CHIP_IS_E1(sc)) {
10860         bxe_clp_reset_done(sc, magic_val);
10861     }
10862
10863     return (rc);
10864 }
10865
10866 static void
10867 bxe_pxp_prep(struct bxe_softc *sc)
10868 {
10869     if (!CHIP_IS_E1(sc)) {
10870         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
10871         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
10872         wmb();
10873     }
10874 }
10875
10876 /*
10877  * Reset the whole chip except for:
10878  *      - PCIE core
10879  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
10880  *      - IGU
10881  *      - MISC (including AEU)
10882  *      - GRC
10883  *      - RBCN, RBCP
10884  */
10885 static void
10886 bxe_process_kill_chip_reset(struct bxe_softc *sc,
10887                             uint8_t          global)
10888 {
10889     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
10890     uint32_t global_bits2, stay_reset2;
10891
10892     /*
10893      * Bits that have to be set in reset_mask2 if we want to reset 'global'
10894      * (per chip) blocks.
10895      */
10896     global_bits2 =
10897         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
10898         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
10899
10900     /*
10901      * Don't reset the following blocks.
10902      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
10903      *            reset, as in 4 port device they might still be owned
10904      *            by the MCP (there is only one leader per path).
10905      */
10906     not_reset_mask1 =
10907         MISC_REGISTERS_RESET_REG_1_RST_HC |
10908         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
10909         MISC_REGISTERS_RESET_REG_1_RST_PXP;
10910
10911     not_reset_mask2 =
10912         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
10913         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
10914         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
10915         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
10916         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
10917         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
10918         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
10919         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
10920         MISC_REGISTERS_RESET_REG_2_RST_ATC |
10921         MISC_REGISTERS_RESET_REG_2_PGLC |
10922         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
10923         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
10924         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
10925         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
10926         MISC_REGISTERS_RESET_REG_2_UMAC0 |
10927         MISC_REGISTERS_RESET_REG_2_UMAC1;
10928
10929     /*
10930      * Keep the following blocks in reset:
10931      *  - all xxMACs are handled by the elink code.
10932      */
10933     stay_reset2 =
10934         MISC_REGISTERS_RESET_REG_2_XMAC |
10935         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
10936
10937     /* Full reset masks according to the chip */
10938     reset_mask1 = 0xffffffff;
10939
10940     if (CHIP_IS_E1(sc))
10941         reset_mask2 = 0xffff;
10942     else if (CHIP_IS_E1H(sc))
10943         reset_mask2 = 0x1ffff;
10944     else if (CHIP_IS_E2(sc))
10945         reset_mask2 = 0xfffff;
10946     else /* CHIP_IS_E3 */
10947         reset_mask2 = 0x3ffffff;
10948
10949     /* Don't reset global blocks unless we need to */
10950     if (!global)
10951         reset_mask2 &= ~global_bits2;
10952
10953     /*
10954      * In case of attention in the QM, we need to reset PXP
10955      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
10956      * because otherwise QM reset would release 'close the gates' shortly
10957      * before resetting the PXP, then the PSWRQ would send a write
10958      * request to PGLUE. Then when PXP is reset, PGLUE would try to
10959      * read the payload data from PSWWR, but PSWWR would not
10960      * respond. The write queue in PGLUE would stuck, dmae commands
10961      * would not return. Therefore it's important to reset the second
10962      * reset register (containing the
10963      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
10964      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
10965      * bit).
10966      */
10967     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
10968            reset_mask2 & (~not_reset_mask2));
10969
10970     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
10971            reset_mask1 & (~not_reset_mask1));
10972
10973     mb();
10974     wmb();
10975
10976     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
10977            reset_mask2 & (~stay_reset2));
10978
10979     mb();
10980     wmb();
10981
10982     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
10983     wmb();
10984 }
10985
10986 static int
10987 bxe_process_kill(struct bxe_softc *sc,
10988                  uint8_t          global)
10989 {
10990     int cnt = 1000;
10991     uint32_t val = 0;
10992     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
10993     uint32_t tags_63_32 = 0;
10994
10995     /* Empty the Tetris buffer, wait for 1s */
10996     do {
10997         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
10998         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
10999         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11000         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11001         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11002         if (CHIP_IS_E3(sc)) {
11003             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11004         }
11005
11006         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11007             ((port_is_idle_0 & 0x1) == 0x1) &&
11008             ((port_is_idle_1 & 0x1) == 0x1) &&
11009             (pgl_exp_rom2 == 0xffffffff) &&
11010             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11011             break;
11012         DELAY(1000);
11013     } while (cnt-- > 0);
11014
11015     if (cnt <= 0) {
11016         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11017                   "are still outstanding read requests after 1s! "
11018                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11019                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11020               sr_cnt, blk_cnt, port_is_idle_0,
11021               port_is_idle_1, pgl_exp_rom2);
11022         return (-1);
11023     }
11024
11025     mb();
11026
11027     /* Close gates #2, #3 and #4 */
11028     bxe_set_234_gates(sc, TRUE);
11029
11030     /* Poll for IGU VQs for 57712 and newer chips */
11031     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11032         return (-1);
11033     }
11034
11035     /* XXX indicate that "process kill" is in progress to MCP */
11036
11037     /* clear "unprepared" bit */
11038     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11039     mb();
11040
11041     /* Make sure all is written to the chip before the reset */
11042     wmb();
11043
11044     /*
11045      * Wait for 1ms to empty GLUE and PCI-E core queues,
11046      * PSWHST, GRC and PSWRD Tetris buffer.
11047      */
11048     DELAY(1000);
11049
11050     /* Prepare to chip reset: */
11051     /* MCP */
11052     if (global) {
11053         bxe_reset_mcp_prep(sc, &val);
11054     }
11055
11056     /* PXP */
11057     bxe_pxp_prep(sc);
11058     mb();
11059
11060     /* reset the chip */
11061     bxe_process_kill_chip_reset(sc, global);
11062     mb();
11063
11064     /* clear errors in PGB */
11065     if (!CHIP_IS_E1(sc))
11066         REG_WR(sc, PGLUE_B_REG_LATCHED_ERRORS_CLR, 0x7f);
11067
11068     /* Recover after reset: */
11069     /* MCP */
11070     if (global && bxe_reset_mcp_comp(sc, val)) {
11071         return (-1);
11072     }
11073
11074     /* XXX add resetting the NO_MCP mode DB here */
11075
11076     /* Open the gates #2, #3 and #4 */
11077     bxe_set_234_gates(sc, FALSE);
11078
11079     /* XXX
11080      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11081      * re-enable attentions
11082      */
11083
11084     return (0);
11085 }
11086
11087 static int
11088 bxe_leader_reset(struct bxe_softc *sc)
11089 {
11090     int rc = 0;
11091     uint8_t global = bxe_reset_is_global(sc);
11092     uint32_t load_code;
11093
11094     /*
11095      * If not going to reset MCP, load "fake" driver to reset HW while
11096      * driver is owner of the HW.
11097      */
11098     if (!global && !BXE_NOMCP(sc)) {
11099         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11100                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11101         if (!load_code) {
11102             BLOGE(sc, "MCP response failure, aborting\n");
11103             rc = -1;
11104             goto exit_leader_reset;
11105         }
11106
11107         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11108             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11109             BLOGE(sc, "MCP unexpected response, aborting\n");
11110             rc = -1;
11111             goto exit_leader_reset2;
11112         }
11113
11114         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11115         if (!load_code) {
11116             BLOGE(sc, "MCP response failure, aborting\n");
11117             rc = -1;
11118             goto exit_leader_reset2;
11119         }
11120     }
11121
11122     /* try to recover after the failure */
11123     if (bxe_process_kill(sc, global)) {
11124         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11125         rc = -1;
11126         goto exit_leader_reset2;
11127     }
11128
11129     /*
11130      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11131      * state.
11132      */
11133     bxe_set_reset_done(sc);
11134     if (global) {
11135         bxe_clear_reset_global(sc);
11136     }
11137
11138 exit_leader_reset2:
11139
11140     /* unload "fake driver" if it was loaded */
11141     if (!global && !BXE_NOMCP(sc)) {
11142         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11143         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11144     }
11145
11146 exit_leader_reset:
11147
11148     sc->is_leader = 0;
11149     bxe_release_leader_lock(sc);
11150
11151     mb();
11152     return (rc);
11153 }
11154
11155 /*
11156  * prepare INIT transition, parameters configured:
11157  *   - HC configuration
11158  *   - Queue's CDU context
11159  */
11160 static void
11161 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11162                    struct bxe_fastpath            *fp,
11163                    struct ecore_queue_init_params *init_params)
11164 {
11165     uint8_t cos;
11166     int cxt_index, cxt_offset;
11167
11168     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11169     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11170
11171     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11172     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11173
11174     /* HC rate */
11175     init_params->rx.hc_rate =
11176         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11177     init_params->tx.hc_rate =
11178         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11179
11180     /* FW SB ID */
11181     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11182
11183     /* CQ index among the SB indices */
11184     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11185     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11186
11187     /* set maximum number of COSs supported by this queue */
11188     init_params->max_cos = sc->max_cos;
11189
11190     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11191           fp->index, init_params->max_cos);
11192
11193     /* set the context pointers queue object */
11194     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11195         /* XXX change index/cid here if ever support multiple tx CoS */
11196         /* fp->txdata[cos]->cid */
11197         cxt_index = fp->index / ILT_PAGE_CIDS;
11198         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11199         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11200     }
11201 }
11202
11203 /* set flags that are common for the Tx-only and not normal connections */
11204 static unsigned long
11205 bxe_get_common_flags(struct bxe_softc    *sc,
11206                      struct bxe_fastpath *fp,
11207                      uint8_t             zero_stats)
11208 {
11209     unsigned long flags = 0;
11210
11211     /* PF driver will always initialize the Queue to an ACTIVE state */
11212     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11213
11214     /*
11215      * tx only connections collect statistics (on the same index as the
11216      * parent connection). The statistics are zeroed when the parent
11217      * connection is initialized.
11218      */
11219
11220     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11221     if (zero_stats) {
11222         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11223     }
11224
11225     /*
11226      * tx only connections can support tx-switching, though their
11227      * CoS-ness doesn't survive the loopback
11228      */
11229     if (sc->flags & BXE_TX_SWITCHING) {
11230         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11231     }
11232
11233     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11234
11235     return (flags);
11236 }
11237
11238 static unsigned long
11239 bxe_get_q_flags(struct bxe_softc    *sc,
11240                 struct bxe_fastpath *fp,
11241                 uint8_t             leading)
11242 {
11243     unsigned long flags = 0;
11244
11245     if (IS_MF_SD(sc)) {
11246         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11247     }
11248
11249     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11250         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11251 #if __FreeBSD_version >= 800000
11252         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11253 #endif
11254     }
11255
11256     if (leading) {
11257         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11258         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11259     }
11260
11261     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11262
11263     /* merge with common flags */
11264     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11265 }
11266
11267 static void
11268 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11269                       struct bxe_fastpath               *fp,
11270                       struct ecore_general_setup_params *gen_init,
11271                       uint8_t                           cos)
11272 {
11273     gen_init->stat_id = bxe_stats_id(fp);
11274     gen_init->spcl_id = fp->cl_id;
11275     gen_init->mtu = sc->mtu;
11276     gen_init->cos = cos;
11277 }
11278
11279 static void
11280 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11281                  struct bxe_fastpath           *fp,
11282                  struct rxq_pause_params       *pause,
11283                  struct ecore_rxq_setup_params *rxq_init)
11284 {
11285     uint8_t max_sge = 0;
11286     uint16_t sge_sz = 0;
11287     uint16_t tpa_agg_size = 0;
11288
11289     pause->sge_th_lo = SGE_TH_LO(sc);
11290     pause->sge_th_hi = SGE_TH_HI(sc);
11291
11292     /* validate SGE ring has enough to cross high threshold */
11293     if (sc->dropless_fc &&
11294             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11295             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11296         BLOGW(sc, "sge ring threshold limit\n");
11297     }
11298
11299     /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11300     tpa_agg_size = (2 * sc->mtu);
11301     if (tpa_agg_size < sc->max_aggregation_size) {
11302         tpa_agg_size = sc->max_aggregation_size;
11303     }
11304
11305     max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11306     max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11307                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11308     sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11309
11310     /* pause - not for e1 */
11311     if (!CHIP_IS_E1(sc)) {
11312         pause->bd_th_lo = BD_TH_LO(sc);
11313         pause->bd_th_hi = BD_TH_HI(sc);
11314
11315         pause->rcq_th_lo = RCQ_TH_LO(sc);
11316         pause->rcq_th_hi = RCQ_TH_HI(sc);
11317
11318         /* validate rings have enough entries to cross high thresholds */
11319         if (sc->dropless_fc &&
11320             pause->bd_th_hi + FW_PREFETCH_CNT >
11321             sc->rx_ring_size) {
11322             BLOGW(sc, "rx bd ring threshold limit\n");
11323         }
11324
11325         if (sc->dropless_fc &&
11326             pause->rcq_th_hi + FW_PREFETCH_CNT >
11327             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11328             BLOGW(sc, "rcq ring threshold limit\n");
11329         }
11330
11331         pause->pri_map = 1;
11332     }
11333
11334     /* rxq setup */
11335     rxq_init->dscr_map   = fp->rx_dma.paddr;
11336     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11337     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11338     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11339
11340     /*
11341      * This should be a maximum number of data bytes that may be
11342      * placed on the BD (not including paddings).
11343      */
11344     rxq_init->buf_sz = (fp->rx_buf_size -
11345                         IP_HEADER_ALIGNMENT_PADDING);
11346
11347     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11348     rxq_init->tpa_agg_sz      = tpa_agg_size;
11349     rxq_init->sge_buf_sz      = sge_sz;
11350     rxq_init->max_sges_pkt    = max_sge;
11351     rxq_init->rss_engine_id   = SC_FUNC(sc);
11352     rxq_init->mcast_engine_id = SC_FUNC(sc);
11353
11354     /*
11355      * Maximum number or simultaneous TPA aggregation for this Queue.
11356      * For PF Clients it should be the maximum available number.
11357      * VF driver(s) may want to define it to a smaller value.
11358      */
11359     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11360
11361     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11362     rxq_init->fw_sb_id = fp->fw_sb_id;
11363
11364     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11365
11366     /*
11367      * configure silent vlan removal
11368      * if multi function mode is afex, then mask default vlan
11369      */
11370     if (IS_MF_AFEX(sc)) {
11371         rxq_init->silent_removal_value =
11372             sc->devinfo.mf_info.afex_def_vlan_tag;
11373         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11374     }
11375 }
11376
11377 static void
11378 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11379                  struct bxe_fastpath           *fp,
11380                  struct ecore_txq_setup_params *txq_init,
11381                  uint8_t                       cos)
11382 {
11383     /*
11384      * XXX If multiple CoS is ever supported then each fastpath structure
11385      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11386      * fp->txdata[cos]->tx_dma.paddr;
11387      */
11388     txq_init->dscr_map     = fp->tx_dma.paddr;
11389     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11390     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11391     txq_init->fw_sb_id     = fp->fw_sb_id;
11392
11393     /*
11394      * set the TSS leading client id for TX classfication to the
11395      * leading RSS client id
11396      */
11397     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11398 }
11399
11400 /*
11401  * This function performs 2 steps in a queue state machine:
11402  *   1) RESET->INIT
11403  *   2) INIT->SETUP
11404  */
11405 static int
11406 bxe_setup_queue(struct bxe_softc    *sc,
11407                 struct bxe_fastpath *fp,
11408                 uint8_t             leading)
11409 {
11410     struct ecore_queue_state_params q_params = { NULL };
11411     struct ecore_queue_setup_params *setup_params =
11412                         &q_params.params.setup;
11413     int rc;
11414
11415     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11416
11417     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11418
11419     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11420
11421     /* we want to wait for completion in this context */
11422     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11423
11424     /* prepare the INIT parameters */
11425     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11426
11427     /* Set the command */
11428     q_params.cmd = ECORE_Q_CMD_INIT;
11429
11430     /* Change the state to INIT */
11431     rc = ecore_queue_state_change(sc, &q_params);
11432     if (rc) {
11433         BLOGE(sc, "Queue(%d) INIT failed rc = %d\n", fp->index, rc);
11434         return (rc);
11435     }
11436
11437     BLOGD(sc, DBG_LOAD, "init complete\n");
11438
11439     /* now move the Queue to the SETUP state */
11440     memset(setup_params, 0, sizeof(*setup_params));
11441
11442     /* set Queue flags */
11443     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11444
11445     /* set general SETUP parameters */
11446     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11447                           FIRST_TX_COS_INDEX);
11448
11449     bxe_pf_rx_q_prep(sc, fp,
11450                      &setup_params->pause_params,
11451                      &setup_params->rxq_params);
11452
11453     bxe_pf_tx_q_prep(sc, fp,
11454                      &setup_params->txq_params,
11455                      FIRST_TX_COS_INDEX);
11456
11457     /* Set the command */
11458     q_params.cmd = ECORE_Q_CMD_SETUP;
11459
11460     /* change the state to SETUP */
11461     rc = ecore_queue_state_change(sc, &q_params);
11462     if (rc) {
11463         BLOGE(sc, "Queue(%d) SETUP failed (rc = %d)\n", fp->index, rc);
11464         return (rc);
11465     }
11466
11467     return (rc);
11468 }
11469
11470 static int
11471 bxe_setup_leading(struct bxe_softc *sc)
11472 {
11473     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11474 }
11475
11476 static int
11477 bxe_config_rss_pf(struct bxe_softc            *sc,
11478                   struct ecore_rss_config_obj *rss_obj,
11479                   uint8_t                     config_hash)
11480 {
11481     struct ecore_config_rss_params params = { NULL };
11482     int i;
11483
11484     /*
11485      * Although RSS is meaningless when there is a single HW queue we
11486      * still need it enabled in order to have HW Rx hash generated.
11487      */
11488
11489     params.rss_obj = rss_obj;
11490
11491     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11492
11493     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11494
11495     /* RSS configuration */
11496     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11497     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
11498     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
11499     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
11500     if (rss_obj->udp_rss_v4) {
11501         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
11502     }
11503     if (rss_obj->udp_rss_v6) {
11504         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
11505     }
11506
11507     /* Hash bits */
11508     params.rss_result_mask = MULTI_MASK;
11509
11510     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
11511
11512     if (config_hash) {
11513         /* RSS keys */
11514         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
11515             params.rss_key[i] = arc4random();
11516         }
11517
11518         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
11519     }
11520
11521     return (ecore_config_rss(sc, &params));
11522 }
11523
11524 static int
11525 bxe_config_rss_eth(struct bxe_softc *sc,
11526                    uint8_t          config_hash)
11527 {
11528     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
11529 }
11530
11531 static int
11532 bxe_init_rss_pf(struct bxe_softc *sc)
11533 {
11534     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
11535     int i;
11536
11537     /*
11538      * Prepare the initial contents of the indirection table if
11539      * RSS is enabled
11540      */
11541     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
11542         sc->rss_conf_obj.ind_table[i] =
11543             (sc->fp->cl_id + (i % num_eth_queues));
11544     }
11545
11546     if (sc->udp_rss) {
11547         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
11548     }
11549
11550     /*
11551      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
11552      * per-port, so if explicit configuration is needed, do it only
11553      * for a PMF.
11554      *
11555      * For 57712 and newer it's a per-function configuration.
11556      */
11557     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
11558 }
11559
11560 static int
11561 bxe_set_mac_one(struct bxe_softc          *sc,
11562                 uint8_t                   *mac,
11563                 struct ecore_vlan_mac_obj *obj,
11564                 uint8_t                   set,
11565                 int                       mac_type,
11566                 unsigned long             *ramrod_flags)
11567 {
11568     struct ecore_vlan_mac_ramrod_params ramrod_param;
11569     int rc;
11570
11571     memset(&ramrod_param, 0, sizeof(ramrod_param));
11572
11573     /* fill in general parameters */
11574     ramrod_param.vlan_mac_obj = obj;
11575     ramrod_param.ramrod_flags = *ramrod_flags;
11576
11577     /* fill a user request section if needed */
11578     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
11579         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
11580
11581         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
11582
11583         /* Set the command: ADD or DEL */
11584         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
11585                                             ECORE_VLAN_MAC_DEL;
11586     }
11587
11588     rc = ecore_config_vlan_mac(sc, &ramrod_param);
11589
11590     if (rc == ECORE_EXISTS) {
11591         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
11592         /* do not treat adding same MAC as error */
11593         rc = 0;
11594     } else if (rc < 0) {
11595         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
11596     }
11597
11598     return (rc);
11599 }
11600
11601 static int
11602 bxe_set_eth_mac(struct bxe_softc *sc,
11603                 uint8_t          set)
11604 {
11605     unsigned long ramrod_flags = 0;
11606
11607     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
11608
11609     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
11610
11611     /* Eth MAC is set on RSS leading client (fp[0]) */
11612     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
11613                             &sc->sp_objs->mac_obj,
11614                             set, ECORE_ETH_MAC, &ramrod_flags));
11615 }
11616
11617 static int
11618 bxe_get_cur_phy_idx(struct bxe_softc *sc)
11619 {
11620     uint32_t sel_phy_idx = 0;
11621
11622     if (sc->link_params.num_phys <= 1) {
11623         return (ELINK_INT_PHY);
11624     }
11625
11626     if (sc->link_vars.link_up) {
11627         sel_phy_idx = ELINK_EXT_PHY1;
11628         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
11629         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
11630             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
11631              ELINK_SUPPORTED_FIBRE))
11632             sel_phy_idx = ELINK_EXT_PHY2;
11633     } else {
11634         switch (elink_phy_selection(&sc->link_params)) {
11635         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
11636         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
11637         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
11638                sel_phy_idx = ELINK_EXT_PHY1;
11639                break;
11640         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
11641         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
11642                sel_phy_idx = ELINK_EXT_PHY2;
11643                break;
11644         }
11645     }
11646
11647     return (sel_phy_idx);
11648 }
11649
11650 static int
11651 bxe_get_link_cfg_idx(struct bxe_softc *sc)
11652 {
11653     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
11654
11655     /*
11656      * The selected activated PHY is always after swapping (in case PHY
11657      * swapping is enabled). So when swapping is enabled, we need to reverse
11658      * the configuration
11659      */
11660
11661     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
11662         if (sel_phy_idx == ELINK_EXT_PHY1)
11663             sel_phy_idx = ELINK_EXT_PHY2;
11664         else if (sel_phy_idx == ELINK_EXT_PHY2)
11665             sel_phy_idx = ELINK_EXT_PHY1;
11666     }
11667
11668     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
11669 }
11670
11671 static void
11672 bxe_set_requested_fc(struct bxe_softc *sc)
11673 {
11674     /*
11675      * Initialize link parameters structure variables
11676      * It is recommended to turn off RX FC for jumbo frames
11677      * for better performance
11678      */
11679     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
11680         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
11681     } else {
11682         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
11683     }
11684 }
11685
11686 static void
11687 bxe_calc_fc_adv(struct bxe_softc *sc)
11688 {
11689     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
11690
11691
11692     sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
11693                                            ADVERTISED_Pause);
11694
11695     switch (sc->link_vars.ieee_fc &
11696             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
11697
11698     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
11699         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
11700                                           ADVERTISED_Pause);
11701         break;
11702
11703     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
11704         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
11705         break;
11706
11707     default:
11708         break;
11709
11710     }
11711 }
11712
11713 static uint16_t
11714 bxe_get_mf_speed(struct bxe_softc *sc)
11715 {
11716     uint16_t line_speed = sc->link_vars.line_speed;
11717     if (IS_MF(sc)) {
11718         uint16_t maxCfg =
11719             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
11720
11721         /* calculate the current MAX line speed limit for the MF devices */
11722         if (IS_MF_SI(sc)) {
11723             line_speed = (line_speed * maxCfg) / 100;
11724         } else { /* SD mode */
11725             uint16_t vn_max_rate = maxCfg * 100;
11726
11727             if (vn_max_rate < line_speed) {
11728                 line_speed = vn_max_rate;
11729             }
11730         }
11731     }
11732
11733     return (line_speed);
11734 }
11735
11736 static void
11737 bxe_fill_report_data(struct bxe_softc            *sc,
11738                      struct bxe_link_report_data *data)
11739 {
11740     uint16_t line_speed = bxe_get_mf_speed(sc);
11741
11742     memset(data, 0, sizeof(*data));
11743
11744     /* fill the report data with the effective line speed */
11745     data->line_speed = line_speed;
11746
11747     /* Link is down */
11748     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
11749         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
11750     }
11751
11752     /* Full DUPLEX */
11753     if (sc->link_vars.duplex == DUPLEX_FULL) {
11754         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
11755     }
11756
11757     /* Rx Flow Control is ON */
11758     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
11759         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
11760     }
11761
11762     /* Tx Flow Control is ON */
11763     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
11764         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
11765     }
11766 }
11767
11768 /* report link status to OS, should be called under phy_lock */
11769 static void
11770 bxe_link_report_locked(struct bxe_softc *sc)
11771 {
11772     struct bxe_link_report_data cur_data;
11773
11774     /* reread mf_cfg */
11775     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
11776         bxe_read_mf_cfg(sc);
11777     }
11778
11779     /* Read the current link report info */
11780     bxe_fill_report_data(sc, &cur_data);
11781
11782     /* Don't report link down or exactly the same link status twice */
11783     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
11784         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11785                       &sc->last_reported_link.link_report_flags) &&
11786          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11787                       &cur_data.link_report_flags))) {
11788         return;
11789     }
11790
11791         ELINK_DEBUG_P2(sc, "Change in link status : cur_data = %x, last_reported_link = %x\n",
11792                                         cur_data.link_report_flags, sc->last_reported_link.link_report_flags);
11793     sc->link_cnt++;
11794
11795         ELINK_DEBUG_P1(sc, "link status change count = %x\n", sc->link_cnt);
11796     /* report new link params and remember the state for the next time */
11797     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
11798
11799     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
11800                      &cur_data.link_report_flags)) {
11801         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
11802     } else {
11803         const char *duplex;
11804         const char *flow;
11805
11806         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
11807                                    &cur_data.link_report_flags)) {
11808             duplex = "full";
11809                         ELINK_DEBUG_P0(sc, "link set to full duplex\n");
11810         } else {
11811             duplex = "half";
11812                         ELINK_DEBUG_P0(sc, "link set to half duplex\n");
11813         }
11814
11815         /*
11816          * Handle the FC at the end so that only these flags would be
11817          * possibly set. This way we may easily check if there is no FC
11818          * enabled.
11819          */
11820         if (cur_data.link_report_flags) {
11821             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11822                              &cur_data.link_report_flags) &&
11823                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11824                              &cur_data.link_report_flags)) {
11825                 flow = "ON - receive & transmit";
11826             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11827                                     &cur_data.link_report_flags) &&
11828                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11829                                      &cur_data.link_report_flags)) {
11830                 flow = "ON - receive";
11831             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
11832                                      &cur_data.link_report_flags) &&
11833                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
11834                                     &cur_data.link_report_flags)) {
11835                 flow = "ON - transmit";
11836             } else {
11837                 flow = "none"; /* possible? */
11838             }
11839         } else {
11840             flow = "none";
11841         }
11842
11843         if_link_state_change(sc->ifnet, LINK_STATE_UP);
11844         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
11845               cur_data.line_speed, duplex, flow);
11846     }
11847 }
11848
11849 static void
11850 bxe_link_report(struct bxe_softc *sc)
11851 {
11852     bxe_acquire_phy_lock(sc);
11853     bxe_link_report_locked(sc);
11854     bxe_release_phy_lock(sc);
11855 }
11856
11857 static void
11858 bxe_link_status_update(struct bxe_softc *sc)
11859 {
11860     if (sc->state != BXE_STATE_OPEN) {
11861         return;
11862     }
11863
11864     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
11865         elink_link_status_update(&sc->link_params, &sc->link_vars);
11866     } else {
11867         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
11868                                   ELINK_SUPPORTED_10baseT_Full |
11869                                   ELINK_SUPPORTED_100baseT_Half |
11870                                   ELINK_SUPPORTED_100baseT_Full |
11871                                   ELINK_SUPPORTED_1000baseT_Full |
11872                                   ELINK_SUPPORTED_2500baseX_Full |
11873                                   ELINK_SUPPORTED_10000baseT_Full |
11874                                   ELINK_SUPPORTED_TP |
11875                                   ELINK_SUPPORTED_FIBRE |
11876                                   ELINK_SUPPORTED_Autoneg |
11877                                   ELINK_SUPPORTED_Pause |
11878                                   ELINK_SUPPORTED_Asym_Pause);
11879         sc->port.advertising[0] = sc->port.supported[0];
11880
11881         sc->link_params.sc                = sc;
11882         sc->link_params.port              = SC_PORT(sc);
11883         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
11884         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
11885         sc->link_params.req_line_speed[0] = SPEED_10000;
11886         sc->link_params.speed_cap_mask[0] = 0x7f0000;
11887         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
11888
11889         if (CHIP_REV_IS_FPGA(sc)) {
11890             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
11891             sc->link_vars.line_speed  = ELINK_SPEED_1000;
11892             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
11893                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
11894         } else {
11895             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
11896             sc->link_vars.line_speed  = ELINK_SPEED_10000;
11897             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
11898                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
11899         }
11900
11901         sc->link_vars.link_up = 1;
11902
11903         sc->link_vars.duplex    = DUPLEX_FULL;
11904         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
11905
11906         if (IS_PF(sc)) {
11907             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
11908             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11909             bxe_link_report(sc);
11910         }
11911     }
11912
11913     if (IS_PF(sc)) {
11914         if (sc->link_vars.link_up) {
11915             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11916         } else {
11917             bxe_stats_handle(sc, STATS_EVENT_STOP);
11918         }
11919         bxe_link_report(sc);
11920     } else {
11921         bxe_link_report(sc);
11922         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11923     }
11924 }
11925
11926 static int
11927 bxe_initial_phy_init(struct bxe_softc *sc,
11928                      int              load_mode)
11929 {
11930     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
11931     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
11932     struct elink_params *lp = &sc->link_params;
11933
11934     bxe_set_requested_fc(sc);
11935
11936     if (CHIP_REV_IS_SLOW(sc)) {
11937         uint32_t bond = CHIP_BOND_ID(sc);
11938         uint32_t feat = 0;
11939
11940         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
11941             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
11942         } else if (bond & 0x4) {
11943             if (CHIP_IS_E3(sc)) {
11944                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
11945             } else {
11946                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
11947             }
11948         } else if (bond & 0x8) {
11949             if (CHIP_IS_E3(sc)) {
11950                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
11951             } else {
11952                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
11953             }
11954         }
11955
11956         /* disable EMAC for E3 and above */
11957         if (bond & 0x2) {
11958             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
11959         }
11960
11961         sc->link_params.feature_config_flags |= feat;
11962     }
11963
11964     bxe_acquire_phy_lock(sc);
11965
11966     if (load_mode == LOAD_DIAG) {
11967         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
11968         /* Prefer doing PHY loopback at 10G speed, if possible */
11969         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
11970             if (lp->speed_cap_mask[cfg_idx] &
11971                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
11972                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
11973             } else {
11974                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
11975             }
11976         }
11977     }
11978
11979     if (load_mode == LOAD_LOOPBACK_EXT) {
11980         lp->loopback_mode = ELINK_LOOPBACK_EXT;
11981     }
11982
11983     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
11984
11985     bxe_release_phy_lock(sc);
11986
11987     bxe_calc_fc_adv(sc);
11988
11989     if (sc->link_vars.link_up) {
11990         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
11991         bxe_link_report(sc);
11992     }
11993
11994     if (!CHIP_REV_IS_SLOW(sc)) {
11995         bxe_periodic_start(sc);
11996     }
11997
11998     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
11999     return (rc);
12000 }
12001
12002 /* must be called under IF_ADDR_LOCK */
12003 static int
12004 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12005                          struct ecore_mcast_ramrod_params *p)
12006 {
12007     struct ifnet *ifp = sc->ifnet;
12008     int mc_count = 0;
12009     struct ifmultiaddr *ifma;
12010     struct ecore_mcast_list_elem *mc_mac;
12011
12012     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12013         if (ifma->ifma_addr->sa_family != AF_LINK) {
12014             continue;
12015         }
12016
12017         mc_count++;
12018     }
12019
12020     ECORE_LIST_INIT(&p->mcast_list);
12021     p->mcast_list_len = 0;
12022
12023     if (!mc_count) {
12024         return (0);
12025     }
12026
12027     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12028                     (M_NOWAIT | M_ZERO));
12029     if (!mc_mac) {
12030         BLOGE(sc, "Failed to allocate temp mcast list\n");
12031         return (-1);
12032     }
12033     bzero(mc_mac, (sizeof(*mc_mac) * mc_count));
12034
12035     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12036         if (ifma->ifma_addr->sa_family != AF_LINK) {
12037             continue;
12038         }
12039
12040         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12041         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12042
12043         BLOGD(sc, DBG_LOAD,
12044               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12045               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12046               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12047
12048         mc_mac++;
12049     }
12050
12051     p->mcast_list_len = mc_count;
12052
12053     return (0);
12054 }
12055
12056 static void
12057 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12058 {
12059     struct ecore_mcast_list_elem *mc_mac =
12060         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12061                                struct ecore_mcast_list_elem,
12062                                link);
12063
12064     if (mc_mac) {
12065         /* only a single free as all mc_macs are in the same heap array */
12066         free(mc_mac, M_DEVBUF);
12067     }
12068 }
12069
12070 static int
12071 bxe_set_mc_list(struct bxe_softc *sc)
12072 {
12073     struct ecore_mcast_ramrod_params rparam = { NULL };
12074     int rc = 0;
12075
12076     rparam.mcast_obj = &sc->mcast_obj;
12077
12078     BXE_MCAST_LOCK(sc);
12079
12080     /* first, clear all configured multicast MACs */
12081     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12082     if (rc < 0) {
12083         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12084         BXE_MCAST_UNLOCK(sc);
12085         return (rc);
12086     }
12087
12088     /* configure a new MACs list */
12089     rc = bxe_init_mcast_macs_list(sc, &rparam);
12090     if (rc) {
12091         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12092         BXE_MCAST_UNLOCK(sc);
12093         return (rc);
12094     }
12095
12096     /* Now add the new MACs */
12097     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12098     if (rc < 0) {
12099         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12100     }
12101
12102     bxe_free_mcast_macs_list(&rparam);
12103
12104     BXE_MCAST_UNLOCK(sc);
12105
12106     return (rc);
12107 }
12108
12109 static int
12110 bxe_set_uc_list(struct bxe_softc *sc)
12111 {
12112     struct ifnet *ifp = sc->ifnet;
12113     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12114     struct ifaddr *ifa;
12115     unsigned long ramrod_flags = 0;
12116     int rc;
12117
12118 #if __FreeBSD_version < 800000
12119     IF_ADDR_LOCK(ifp);
12120 #else
12121     if_addr_rlock(ifp);
12122 #endif
12123
12124     /* first schedule a cleanup up of old configuration */
12125     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12126     if (rc < 0) {
12127         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12128 #if __FreeBSD_version < 800000
12129         IF_ADDR_UNLOCK(ifp);
12130 #else
12131         if_addr_runlock(ifp);
12132 #endif
12133         return (rc);
12134     }
12135
12136     ifa = ifp->if_addr;
12137     while (ifa) {
12138         if (ifa->ifa_addr->sa_family != AF_LINK) {
12139             ifa = TAILQ_NEXT(ifa, ifa_link);
12140             continue;
12141         }
12142
12143         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12144                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12145         if (rc == -EEXIST) {
12146             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12147             /* do not treat adding same MAC as an error */
12148             rc = 0;
12149         } else if (rc < 0) {
12150             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12151 #if __FreeBSD_version < 800000
12152             IF_ADDR_UNLOCK(ifp);
12153 #else
12154             if_addr_runlock(ifp);
12155 #endif
12156             return (rc);
12157         }
12158
12159         ifa = TAILQ_NEXT(ifa, ifa_link);
12160     }
12161
12162 #if __FreeBSD_version < 800000
12163     IF_ADDR_UNLOCK(ifp);
12164 #else
12165     if_addr_runlock(ifp);
12166 #endif
12167
12168     /* Execute the pending commands */
12169     bit_set(&ramrod_flags, RAMROD_CONT);
12170     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12171                             ECORE_UC_LIST_MAC, &ramrod_flags));
12172 }
12173
12174 static void
12175 bxe_set_rx_mode(struct bxe_softc *sc)
12176 {
12177     struct ifnet *ifp = sc->ifnet;
12178     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12179
12180     if (sc->state != BXE_STATE_OPEN) {
12181         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12182         return;
12183     }
12184
12185     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12186
12187     if (ifp->if_flags & IFF_PROMISC) {
12188         rx_mode = BXE_RX_MODE_PROMISC;
12189     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12190                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12191                 CHIP_IS_E1(sc))) {
12192         rx_mode = BXE_RX_MODE_ALLMULTI;
12193     } else {
12194         if (IS_PF(sc)) {
12195             /* some multicasts */
12196             if (bxe_set_mc_list(sc) < 0) {
12197                 rx_mode = BXE_RX_MODE_ALLMULTI;
12198             }
12199             if (bxe_set_uc_list(sc) < 0) {
12200                 rx_mode = BXE_RX_MODE_PROMISC;
12201             }
12202         }
12203     }
12204
12205     sc->rx_mode = rx_mode;
12206
12207     /* schedule the rx_mode command */
12208     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12209         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12210         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12211         return;
12212     }
12213
12214     if (IS_PF(sc)) {
12215         bxe_set_storm_rx_mode(sc);
12216     }
12217 }
12218
12219
12220 /* update flags in shmem */
12221 static void
12222 bxe_update_drv_flags(struct bxe_softc *sc,
12223                      uint32_t         flags,
12224                      uint32_t         set)
12225 {
12226     uint32_t drv_flags;
12227
12228     if (SHMEM2_HAS(sc, drv_flags)) {
12229         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12230         drv_flags = SHMEM2_RD(sc, drv_flags);
12231
12232         if (set) {
12233             SET_FLAGS(drv_flags, flags);
12234         } else {
12235             RESET_FLAGS(drv_flags, flags);
12236         }
12237
12238         SHMEM2_WR(sc, drv_flags, drv_flags);
12239         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12240
12241         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12242     }
12243 }
12244
12245 /* periodic timer callout routine, only runs when the interface is up */
12246
12247 static void
12248 bxe_periodic_callout_func(void *xsc)
12249 {
12250     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12251     int i;
12252
12253     if (!BXE_CORE_TRYLOCK(sc)) {
12254         /* just bail and try again next time */
12255
12256         if ((sc->state == BXE_STATE_OPEN) &&
12257             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12258             /* schedule the next periodic callout */
12259             callout_reset(&sc->periodic_callout, hz,
12260                           bxe_periodic_callout_func, sc);
12261         }
12262
12263         return;
12264     }
12265
12266     if ((sc->state != BXE_STATE_OPEN) ||
12267         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12268         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12269         BXE_CORE_UNLOCK(sc);
12270         return;
12271     }
12272
12273
12274     /* Check for TX timeouts on any fastpath. */
12275     FOR_EACH_QUEUE(sc, i) {
12276         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12277             /* Ruh-Roh, chip was reset! */
12278             break;
12279         }
12280     }
12281
12282     if (!CHIP_REV_IS_SLOW(sc)) {
12283         /*
12284          * This barrier is needed to ensure the ordering between the writing
12285          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12286          * the reading here.
12287          */
12288         mb();
12289         if (sc->port.pmf) {
12290             bxe_acquire_phy_lock(sc);
12291             elink_period_func(&sc->link_params, &sc->link_vars);
12292             bxe_release_phy_lock(sc);
12293         }
12294     }
12295
12296     if (IS_PF(sc) && !(sc->flags & BXE_NO_PULSE)) {
12297         int mb_idx = SC_FW_MB_IDX(sc);
12298         uint32_t drv_pulse;
12299         uint32_t mcp_pulse;
12300
12301         ++sc->fw_drv_pulse_wr_seq;
12302         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12303
12304         drv_pulse = sc->fw_drv_pulse_wr_seq;
12305         bxe_drv_pulse(sc);
12306
12307         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12308                      MCP_PULSE_SEQ_MASK);
12309
12310         /*
12311          * The delta between driver pulse and mcp response should
12312          * be 1 (before mcp response) or 0 (after mcp response).
12313          */
12314         if ((drv_pulse != mcp_pulse) &&
12315             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12316             /* someone lost a heartbeat... */
12317             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12318                   drv_pulse, mcp_pulse);
12319         }
12320     }
12321
12322     /* state is BXE_STATE_OPEN */
12323     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12324
12325     BXE_CORE_UNLOCK(sc);
12326
12327     if ((sc->state == BXE_STATE_OPEN) &&
12328         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12329         /* schedule the next periodic callout */
12330         callout_reset(&sc->periodic_callout, hz,
12331                       bxe_periodic_callout_func, sc);
12332     }
12333 }
12334
12335 static void
12336 bxe_periodic_start(struct bxe_softc *sc)
12337 {
12338     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12339     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12340 }
12341
12342 static void
12343 bxe_periodic_stop(struct bxe_softc *sc)
12344 {
12345     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12346     callout_drain(&sc->periodic_callout);
12347 }
12348
12349 /* start the controller */
12350 static __noinline int
12351 bxe_nic_load(struct bxe_softc *sc,
12352              int              load_mode)
12353 {
12354     uint32_t val;
12355     int load_code = 0;
12356     int i, rc = 0;
12357
12358     BXE_CORE_LOCK_ASSERT(sc);
12359
12360     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12361
12362     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12363
12364     if (IS_PF(sc)) {
12365         /* must be called before memory allocation and HW init */
12366         bxe_ilt_set_info(sc);
12367     }
12368
12369     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12370
12371     bxe_set_fp_rx_buf_size(sc);
12372
12373     if (bxe_alloc_fp_buffers(sc) != 0) {
12374         BLOGE(sc, "Failed to allocate fastpath memory\n");
12375         sc->state = BXE_STATE_CLOSED;
12376         rc = ENOMEM;
12377         goto bxe_nic_load_error0;
12378     }
12379
12380     if (bxe_alloc_mem(sc) != 0) {
12381         sc->state = BXE_STATE_CLOSED;
12382         rc = ENOMEM;
12383         goto bxe_nic_load_error0;
12384     }
12385
12386     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12387         sc->state = BXE_STATE_CLOSED;
12388         rc = ENOMEM;
12389         goto bxe_nic_load_error0;
12390     }
12391
12392     if (IS_PF(sc)) {
12393         /* set pf load just before approaching the MCP */
12394         bxe_set_pf_load(sc);
12395
12396         /* if MCP exists send load request and analyze response */
12397         if (!BXE_NOMCP(sc)) {
12398             /* attempt to load pf */
12399             if (bxe_nic_load_request(sc, &load_code) != 0) {
12400                 sc->state = BXE_STATE_CLOSED;
12401                 rc = ENXIO;
12402                 goto bxe_nic_load_error1;
12403             }
12404
12405             /* what did the MCP say? */
12406             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12407                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12408                 sc->state = BXE_STATE_CLOSED;
12409                 rc = ENXIO;
12410                 goto bxe_nic_load_error2;
12411             }
12412         } else {
12413             BLOGI(sc, "Device has no MCP!\n");
12414             load_code = bxe_nic_load_no_mcp(sc);
12415         }
12416
12417         /* mark PMF if applicable */
12418         bxe_nic_load_pmf(sc, load_code);
12419
12420         /* Init Function state controlling object */
12421         bxe_init_func_obj(sc);
12422
12423         /* Initialize HW */
12424         if (bxe_init_hw(sc, load_code) != 0) {
12425             BLOGE(sc, "HW init failed\n");
12426             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12427             sc->state = BXE_STATE_CLOSED;
12428             rc = ENXIO;
12429             goto bxe_nic_load_error2;
12430         }
12431     }
12432
12433     /* set ALWAYS_ALIVE bit in shmem */
12434     sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
12435     bxe_drv_pulse(sc);
12436     sc->flags |= BXE_NO_PULSE;
12437
12438     /* attach interrupts */
12439     if (bxe_interrupt_attach(sc) != 0) {
12440         sc->state = BXE_STATE_CLOSED;
12441         rc = ENXIO;
12442         goto bxe_nic_load_error2;
12443     }
12444
12445     bxe_nic_init(sc, load_code);
12446
12447     /* Init per-function objects */
12448     if (IS_PF(sc)) {
12449         bxe_init_objs(sc);
12450         // XXX bxe_iov_nic_init(sc);
12451
12452         /* set AFEX default VLAN tag to an invalid value */
12453         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
12454         // XXX bxe_nic_load_afex_dcc(sc, load_code);
12455
12456         sc->state = BXE_STATE_OPENING_WAITING_PORT;
12457         rc = bxe_func_start(sc);
12458         if (rc) {
12459             BLOGE(sc, "Function start failed! rc = %d\n", rc);
12460             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12461             sc->state = BXE_STATE_ERROR;
12462             goto bxe_nic_load_error3;
12463         }
12464
12465         /* send LOAD_DONE command to MCP */
12466         if (!BXE_NOMCP(sc)) {
12467             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12468             if (!load_code) {
12469                 BLOGE(sc, "MCP response failure, aborting\n");
12470                 sc->state = BXE_STATE_ERROR;
12471                 rc = ENXIO;
12472                 goto bxe_nic_load_error3;
12473             }
12474         }
12475
12476         rc = bxe_setup_leading(sc);
12477         if (rc) {
12478             BLOGE(sc, "Setup leading failed! rc = %d\n", rc);
12479             sc->state = BXE_STATE_ERROR;
12480             goto bxe_nic_load_error3;
12481         }
12482
12483         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
12484             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
12485             if (rc) {
12486                 BLOGE(sc, "Queue(%d) setup failed rc = %d\n", i, rc);
12487                 sc->state = BXE_STATE_ERROR;
12488                 goto bxe_nic_load_error3;
12489             }
12490         }
12491
12492         rc = bxe_init_rss_pf(sc);
12493         if (rc) {
12494             BLOGE(sc, "PF RSS init failed\n");
12495             sc->state = BXE_STATE_ERROR;
12496             goto bxe_nic_load_error3;
12497         }
12498     }
12499     /* XXX VF */
12500
12501     /* now when Clients are configured we are ready to work */
12502     sc->state = BXE_STATE_OPEN;
12503
12504     /* Configure a ucast MAC */
12505     if (IS_PF(sc)) {
12506         rc = bxe_set_eth_mac(sc, TRUE);
12507     }
12508     if (rc) {
12509         BLOGE(sc, "Setting Ethernet MAC failed rc = %d\n", rc);
12510         sc->state = BXE_STATE_ERROR;
12511         goto bxe_nic_load_error3;
12512     }
12513
12514     if (sc->port.pmf) {
12515         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
12516         if (rc) {
12517             sc->state = BXE_STATE_ERROR;
12518             goto bxe_nic_load_error3;
12519         }
12520     }
12521
12522     sc->link_params.feature_config_flags &=
12523         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
12524
12525     /* start fast path */
12526
12527     /* Initialize Rx filter */
12528     bxe_set_rx_mode(sc);
12529
12530     /* start the Tx */
12531     switch (/* XXX load_mode */LOAD_OPEN) {
12532     case LOAD_NORMAL:
12533     case LOAD_OPEN:
12534         break;
12535
12536     case LOAD_DIAG:
12537     case LOAD_LOOPBACK_EXT:
12538         sc->state = BXE_STATE_DIAG;
12539         break;
12540
12541     default:
12542         break;
12543     }
12544
12545     if (sc->port.pmf) {
12546         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
12547     } else {
12548         bxe_link_status_update(sc);
12549     }
12550
12551     /* start the periodic timer callout */
12552     bxe_periodic_start(sc);
12553
12554     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
12555         /* mark driver is loaded in shmem2 */
12556         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
12557         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
12558                   (val |
12559                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
12560                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
12561     }
12562
12563     /* wait for all pending SP commands to complete */
12564     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
12565         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
12566         bxe_periodic_stop(sc);
12567         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
12568         return (ENXIO);
12569     }
12570
12571     /* Tell the stack the driver is running! */
12572     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
12573
12574     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
12575
12576     return (0);
12577
12578 bxe_nic_load_error3:
12579
12580     if (IS_PF(sc)) {
12581         bxe_int_disable_sync(sc, 1);
12582
12583         /* clean out queued objects */
12584         bxe_squeeze_objects(sc);
12585     }
12586
12587     bxe_interrupt_detach(sc);
12588
12589 bxe_nic_load_error2:
12590
12591     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12592         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
12593         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
12594     }
12595
12596     sc->port.pmf = 0;
12597
12598 bxe_nic_load_error1:
12599
12600     /* clear pf_load status, as it was already set */
12601     if (IS_PF(sc)) {
12602         bxe_clear_pf_load(sc);
12603     }
12604
12605 bxe_nic_load_error0:
12606
12607     bxe_free_fw_stats_mem(sc);
12608     bxe_free_fp_buffers(sc);
12609     bxe_free_mem(sc);
12610
12611     return (rc);
12612 }
12613
12614 static int
12615 bxe_init_locked(struct bxe_softc *sc)
12616 {
12617     int other_engine = SC_PATH(sc) ? 0 : 1;
12618     uint8_t other_load_status, load_status;
12619     uint8_t global = FALSE;
12620     int rc;
12621
12622     BXE_CORE_LOCK_ASSERT(sc);
12623
12624     /* check if the driver is already running */
12625     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
12626         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
12627         return (0);
12628     }
12629
12630     bxe_set_power_state(sc, PCI_PM_D0);
12631
12632     /*
12633      * If parity occurred during the unload, then attentions and/or
12634      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
12635      * loaded on the current engine to complete the recovery. Parity recovery
12636      * is only relevant for PF driver.
12637      */
12638     if (IS_PF(sc)) {
12639         other_load_status = bxe_get_load_status(sc, other_engine);
12640         load_status = bxe_get_load_status(sc, SC_PATH(sc));
12641
12642         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
12643             bxe_chk_parity_attn(sc, &global, TRUE)) {
12644             do {
12645                 /*
12646                  * If there are attentions and they are in global blocks, set
12647                  * the GLOBAL_RESET bit regardless whether it will be this
12648                  * function that will complete the recovery or not.
12649                  */
12650                 if (global) {
12651                     bxe_set_reset_global(sc);
12652                 }
12653
12654                 /*
12655                  * Only the first function on the current engine should try
12656                  * to recover in open. In case of attentions in global blocks
12657                  * only the first in the chip should try to recover.
12658                  */
12659                 if ((!load_status && (!global || !other_load_status)) &&
12660                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
12661                     BLOGI(sc, "Recovered during init\n");
12662                     break;
12663                 }
12664
12665                 /* recovery has failed... */
12666                 bxe_set_power_state(sc, PCI_PM_D3hot);
12667                 sc->recovery_state = BXE_RECOVERY_FAILED;
12668
12669                 BLOGE(sc, "Recovery flow hasn't properly "
12670                           "completed yet, try again later. "
12671                           "If you still see this message after a "
12672                           "few retries then power cycle is required.\n");
12673
12674                 rc = ENXIO;
12675                 goto bxe_init_locked_done;
12676             } while (0);
12677         }
12678     }
12679
12680     sc->recovery_state = BXE_RECOVERY_DONE;
12681
12682     rc = bxe_nic_load(sc, LOAD_OPEN);
12683
12684 bxe_init_locked_done:
12685
12686     if (rc) {
12687         /* Tell the stack the driver is NOT running! */
12688         BLOGE(sc, "Initialization failed, "
12689                   "stack notified driver is NOT running!\n");
12690         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
12691     }
12692
12693     return (rc);
12694 }
12695
12696 static int
12697 bxe_stop_locked(struct bxe_softc *sc)
12698 {
12699     BXE_CORE_LOCK_ASSERT(sc);
12700     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
12701 }
12702
12703 /*
12704  * Handles controller initialization when called from an unlocked routine.
12705  * ifconfig calls this function.
12706  *
12707  * Returns:
12708  *   void
12709  */
12710 static void
12711 bxe_init(void *xsc)
12712 {
12713     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12714
12715     BXE_CORE_LOCK(sc);
12716     bxe_init_locked(sc);
12717     BXE_CORE_UNLOCK(sc);
12718 }
12719
12720 static int
12721 bxe_init_ifnet(struct bxe_softc *sc)
12722 {
12723     struct ifnet *ifp;
12724
12725     /* ifconfig entrypoint for media type/status reporting */
12726     ifmedia_init(&sc->ifmedia, IFM_IMASK,
12727                  bxe_ifmedia_update,
12728                  bxe_ifmedia_status);
12729
12730     /* set the default interface values */
12731     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
12732     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
12733     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
12734
12735     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
12736         BLOGI(sc, "IFMEDIA flags : %x\n", sc->ifmedia.ifm_media);
12737
12738     /* allocate the ifnet structure */
12739     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
12740         BLOGE(sc, "Interface allocation failed!\n");
12741         return (ENXIO);
12742     }
12743
12744     ifp->if_softc = sc;
12745     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
12746     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
12747     ifp->if_ioctl = bxe_ioctl;
12748     ifp->if_start = bxe_tx_start;
12749 #if __FreeBSD_version >= 901504
12750     ifp->if_transmit = bxe_tx_mq_start;
12751     ifp->if_qflush = bxe_mq_flush;
12752 #endif
12753 #ifdef FreeBSD8_0
12754     ifp->if_timer = 0;
12755 #endif
12756     ifp->if_init = bxe_init;
12757     ifp->if_mtu = sc->mtu;
12758     ifp->if_hwassist = (CSUM_IP       |
12759                         CSUM_TCP      |
12760                         CSUM_UDP      |
12761                         CSUM_TSO      |
12762                         CSUM_TCP_IPV6 |
12763                         CSUM_UDP_IPV6);
12764     ifp->if_capabilities =
12765 #if __FreeBSD_version < 700000
12766         (IFCAP_VLAN_MTU       |
12767          IFCAP_VLAN_HWTAGGING |
12768          IFCAP_HWCSUM         |
12769          IFCAP_JUMBO_MTU      |
12770          IFCAP_LRO);
12771 #else
12772         (IFCAP_VLAN_MTU       |
12773          IFCAP_VLAN_HWTAGGING |
12774          IFCAP_VLAN_HWTSO     |
12775          IFCAP_VLAN_HWFILTER  |
12776          IFCAP_VLAN_HWCSUM    |
12777          IFCAP_HWCSUM         |
12778          IFCAP_JUMBO_MTU      |
12779          IFCAP_LRO            |
12780          IFCAP_TSO4           |
12781          IFCAP_TSO6           |
12782          IFCAP_WOL_MAGIC);
12783 #endif
12784     ifp->if_capenable = ifp->if_capabilities;
12785     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
12786 #if __FreeBSD_version < 1000025
12787     ifp->if_baudrate = 1000000000;
12788 #else
12789     if_initbaudrate(ifp, IF_Gbps(10));
12790 #endif
12791     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
12792
12793     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
12794     IFQ_SET_READY(&ifp->if_snd);
12795
12796     sc->ifnet = ifp;
12797
12798     /* attach to the Ethernet interface list */
12799     ether_ifattach(ifp, sc->link_params.mac_addr);
12800
12801     return (0);
12802 }
12803
12804 static void
12805 bxe_deallocate_bars(struct bxe_softc *sc)
12806 {
12807     int i;
12808
12809     for (i = 0; i < MAX_BARS; i++) {
12810         if (sc->bar[i].resource != NULL) {
12811             bus_release_resource(sc->dev,
12812                                  SYS_RES_MEMORY,
12813                                  sc->bar[i].rid,
12814                                  sc->bar[i].resource);
12815             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
12816                   i, PCIR_BAR(i));
12817         }
12818     }
12819 }
12820
12821 static int
12822 bxe_allocate_bars(struct bxe_softc *sc)
12823 {
12824     u_int flags;
12825     int i;
12826
12827     memset(sc->bar, 0, sizeof(sc->bar));
12828
12829     for (i = 0; i < MAX_BARS; i++) {
12830
12831         /* memory resources reside at BARs 0, 2, 4 */
12832         /* Run `pciconf -lb` to see mappings */
12833         if ((i != 0) && (i != 2) && (i != 4)) {
12834             continue;
12835         }
12836
12837         sc->bar[i].rid = PCIR_BAR(i);
12838
12839         flags = RF_ACTIVE;
12840         if (i == 0) {
12841             flags |= RF_SHAREABLE;
12842         }
12843
12844         if ((sc->bar[i].resource =
12845              bus_alloc_resource_any(sc->dev,
12846                                     SYS_RES_MEMORY,
12847                                     &sc->bar[i].rid,
12848                                     flags)) == NULL) {
12849             return (0);
12850         }
12851
12852         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
12853         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
12854         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
12855
12856         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
12857               i, PCIR_BAR(i),
12858               (void *)rman_get_start(sc->bar[i].resource),
12859               (void *)rman_get_end(sc->bar[i].resource),
12860               rman_get_size(sc->bar[i].resource),
12861               (void *)sc->bar[i].kva);
12862     }
12863
12864     return (0);
12865 }
12866
12867 static void
12868 bxe_get_function_num(struct bxe_softc *sc)
12869 {
12870     uint32_t val = 0;
12871
12872     /*
12873      * Read the ME register to get the function number. The ME register
12874      * holds the relative-function number and absolute-function number. The
12875      * absolute-function number appears only in E2 and above. Before that
12876      * these bits always contained zero, therefore we cannot blindly use them.
12877      */
12878
12879     val = REG_RD(sc, BAR_ME_REGISTER);
12880
12881     sc->pfunc_rel =
12882         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
12883     sc->path_id =
12884         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
12885
12886     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
12887         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
12888     } else {
12889         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
12890     }
12891
12892     BLOGD(sc, DBG_LOAD,
12893           "Relative function %d, Absolute function %d, Path %d\n",
12894           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
12895 }
12896
12897 static uint32_t
12898 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
12899 {
12900     uint32_t shmem2_size;
12901     uint32_t offset;
12902     uint32_t mf_cfg_offset_value;
12903
12904     /* Non 57712 */
12905     offset = (SHMEM_RD(sc, func_mb) +
12906               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
12907
12908     /* 57712 plus */
12909     if (sc->devinfo.shmem2_base != 0) {
12910         shmem2_size = SHMEM2_RD(sc, size);
12911         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
12912             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
12913             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
12914                 offset = mf_cfg_offset_value;
12915             }
12916         }
12917     }
12918
12919     return (offset);
12920 }
12921
12922 static uint32_t
12923 bxe_pcie_capability_read(struct bxe_softc *sc,
12924                          int    reg,
12925                          int    width)
12926 {
12927     int pcie_reg;
12928
12929     /* ensure PCIe capability is enabled */
12930     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
12931         if (pcie_reg != 0) {
12932             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
12933             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
12934         }
12935     }
12936
12937     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
12938
12939     return (0);
12940 }
12941
12942 static uint8_t
12943 bxe_is_pcie_pending(struct bxe_softc *sc)
12944 {
12945     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
12946             PCIM_EXP_STA_TRANSACTION_PND);
12947 }
12948
12949 /*
12950  * Walk the PCI capabiites list for the device to find what features are
12951  * supported. These capabilites may be enabled/disabled by firmware so it's
12952  * best to walk the list rather than make assumptions.
12953  */
12954 static void
12955 bxe_probe_pci_caps(struct bxe_softc *sc)
12956 {
12957     uint16_t link_status;
12958     int reg;
12959
12960     /* check if PCI Power Management is enabled */
12961     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
12962         if (reg != 0) {
12963             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
12964
12965             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
12966             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
12967         }
12968     }
12969
12970     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
12971
12972     /* handle PCIe 2.0 workarounds for 57710 */
12973     if (CHIP_IS_E1(sc)) {
12974         /* workaround for 57710 errata E4_57710_27462 */
12975         sc->devinfo.pcie_link_speed =
12976             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
12977
12978         /* workaround for 57710 errata E4_57710_27488 */
12979         sc->devinfo.pcie_link_width =
12980             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
12981         if (sc->devinfo.pcie_link_speed > 1) {
12982             sc->devinfo.pcie_link_width =
12983                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
12984         }
12985     } else {
12986         sc->devinfo.pcie_link_speed =
12987             (link_status & PCIM_LINK_STA_SPEED);
12988         sc->devinfo.pcie_link_width =
12989             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
12990     }
12991
12992     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
12993           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
12994
12995     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
12996     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
12997
12998     /* check if MSI capability is enabled */
12999     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13000         if (reg != 0) {
13001             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13002
13003             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13004             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13005         }
13006     }
13007
13008     /* check if MSI-X capability is enabled */
13009     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13010         if (reg != 0) {
13011             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13012
13013             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13014             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13015         }
13016     }
13017 }
13018
13019 static int
13020 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13021 {
13022     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13023     uint32_t val;
13024
13025     /* get the outer vlan if we're in switch-dependent mode */
13026
13027     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13028     mf_info->ext_id = (uint16_t)val;
13029
13030     mf_info->multi_vnics_mode = 1;
13031
13032     if (!VALID_OVLAN(mf_info->ext_id)) {
13033         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13034         return (1);
13035     }
13036
13037     /* get the capabilities */
13038     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13039         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13040         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13041     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13042                FUNC_MF_CFG_PROTOCOL_FCOE) {
13043         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13044     } else {
13045         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13046     }
13047
13048     mf_info->vnics_per_port =
13049         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13050
13051     return (0);
13052 }
13053
13054 static uint32_t
13055 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13056 {
13057     uint32_t retval = 0;
13058     uint32_t val;
13059
13060     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13061
13062     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13063         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13064             retval |= MF_PROTO_SUPPORT_ETHERNET;
13065         }
13066         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13067             retval |= MF_PROTO_SUPPORT_ISCSI;
13068         }
13069         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13070             retval |= MF_PROTO_SUPPORT_FCOE;
13071         }
13072     }
13073
13074     return (retval);
13075 }
13076
13077 static int
13078 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13079 {
13080     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13081     uint32_t val;
13082
13083     /*
13084      * There is no outer vlan if we're in switch-independent mode.
13085      * If the mac is valid then assume multi-function.
13086      */
13087
13088     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13089
13090     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13091
13092     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13093
13094     mf_info->vnics_per_port =
13095         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13096
13097     return (0);
13098 }
13099
13100 static int
13101 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13102 {
13103     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13104     uint32_t e1hov_tag;
13105     uint32_t func_config;
13106     uint32_t niv_config;
13107
13108     mf_info->multi_vnics_mode = 1;
13109
13110     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13111     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13112     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13113
13114     mf_info->ext_id =
13115         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13116                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13117
13118     mf_info->default_vlan =
13119         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13120                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13121
13122     mf_info->niv_allowed_priorities =
13123         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13124                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13125
13126     mf_info->niv_default_cos =
13127         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13128                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13129
13130     mf_info->afex_vlan_mode =
13131         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13132          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13133
13134     mf_info->niv_mba_enabled =
13135         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13136          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13137
13138     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13139
13140     mf_info->vnics_per_port =
13141         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13142
13143     return (0);
13144 }
13145
13146 static int
13147 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13148 {
13149     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13150     uint32_t mf_cfg1;
13151     uint32_t mf_cfg2;
13152     uint32_t ovlan1;
13153     uint32_t ovlan2;
13154     uint8_t i, j;
13155
13156     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13157           SC_PORT(sc));
13158     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13159           mf_info->mf_config[SC_VN(sc)]);
13160     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13161           mf_info->multi_vnics_mode);
13162     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13163           mf_info->vnics_per_port);
13164     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13165           mf_info->ext_id);
13166     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13167           mf_info->min_bw[0], mf_info->min_bw[1],
13168           mf_info->min_bw[2], mf_info->min_bw[3]);
13169     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13170           mf_info->max_bw[0], mf_info->max_bw[1],
13171           mf_info->max_bw[2], mf_info->max_bw[3]);
13172     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13173           sc->mac_addr_str);
13174
13175     /* various MF mode sanity checks... */
13176
13177     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13178         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13179               SC_PORT(sc));
13180         return (1);
13181     }
13182
13183     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13184         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13185               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13186         return (1);
13187     }
13188
13189     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13190         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13191         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13192             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13193                   SC_VN(sc), OVLAN(sc));
13194             return (1);
13195         }
13196
13197         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13198             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13199                   mf_info->multi_vnics_mode, OVLAN(sc));
13200             return (1);
13201         }
13202
13203         /*
13204          * Verify all functions are either MF or SF mode. If MF, make sure
13205          * sure that all non-hidden functions have a valid ovlan. If SF,
13206          * make sure that all non-hidden functions have an invalid ovlan.
13207          */
13208         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13209             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13210             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13211             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13212                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13213                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13214                 BLOGE(sc, "mf_mode=SD function %d MF config "
13215                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13216                       i, mf_info->multi_vnics_mode, ovlan1);
13217                 return (1);
13218             }
13219         }
13220
13221         /* Verify all funcs on the same port each have a different ovlan. */
13222         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13223             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13224             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13225             /* iterate from the next function on the port to the max func */
13226             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13227                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13228                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13229                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13230                     VALID_OVLAN(ovlan1) &&
13231                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13232                     VALID_OVLAN(ovlan2) &&
13233                     (ovlan1 == ovlan2)) {
13234                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13235                               "have the same ovlan (%d)\n",
13236                           i, j, ovlan1);
13237                     return (1);
13238                 }
13239             }
13240         }
13241     } /* MULTI_FUNCTION_SD */
13242
13243     return (0);
13244 }
13245
13246 static int
13247 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13248 {
13249     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13250     uint32_t val, mac_upper;
13251     uint8_t i, vnic;
13252
13253     /* initialize mf_info defaults */
13254     mf_info->vnics_per_port   = 1;
13255     mf_info->multi_vnics_mode = FALSE;
13256     mf_info->path_has_ovlan   = FALSE;
13257     mf_info->mf_mode          = SINGLE_FUNCTION;
13258
13259     if (!CHIP_IS_MF_CAP(sc)) {
13260         return (0);
13261     }
13262
13263     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13264         BLOGE(sc, "Invalid mf_cfg_base!\n");
13265         return (1);
13266     }
13267
13268     /* get the MF mode (switch dependent / independent / single-function) */
13269
13270     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13271
13272     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13273     {
13274     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13275
13276         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13277
13278         /* check for legal upper mac bytes */
13279         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13280             mf_info->mf_mode = MULTI_FUNCTION_SI;
13281         } else {
13282             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13283         }
13284
13285         break;
13286
13287     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13288     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13289
13290         /* get outer vlan configuration */
13291         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13292
13293         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13294             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13295             mf_info->mf_mode = MULTI_FUNCTION_SD;
13296         } else {
13297             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13298         }
13299
13300         break;
13301
13302     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13303
13304         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13305         return (0);
13306
13307     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13308
13309         /*
13310          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13311          * and the MAC address is valid.
13312          */
13313         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13314
13315         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13316             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13317             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13318         } else {
13319             BLOGE(sc, "Invalid config for AFEX mode\n");
13320         }
13321
13322         break;
13323
13324     default:
13325
13326         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13327               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13328
13329         return (1);
13330     }
13331
13332     /* set path mf_mode (which could be different than function mf_mode) */
13333     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13334         mf_info->path_has_ovlan = TRUE;
13335     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13336         /*
13337          * Decide on path multi vnics mode. If we're not in MF mode and in
13338          * 4-port mode, this is good enough to check vnic-0 of the other port
13339          * on the same path
13340          */
13341         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13342             uint8_t other_port = !(PORT_ID(sc) & 1);
13343             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13344
13345             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13346
13347             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13348         }
13349     }
13350
13351     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13352         /* invalid MF config */
13353         if (SC_VN(sc) >= 1) {
13354             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13355             return (1);
13356         }
13357
13358         return (0);
13359     }
13360
13361     /* get the MF configuration */
13362     mf_info->mf_config[SC_VN(sc)] =
13363         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13364
13365     switch(mf_info->mf_mode)
13366     {
13367     case MULTI_FUNCTION_SD:
13368
13369         bxe_get_shmem_mf_cfg_info_sd(sc);
13370         break;
13371
13372     case MULTI_FUNCTION_SI:
13373
13374         bxe_get_shmem_mf_cfg_info_si(sc);
13375         break;
13376
13377     case MULTI_FUNCTION_AFEX:
13378
13379         bxe_get_shmem_mf_cfg_info_niv(sc);
13380         break;
13381
13382     default:
13383
13384         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13385               mf_info->mf_mode);
13386         return (1);
13387     }
13388
13389     /* get the congestion management parameters */
13390
13391     vnic = 0;
13392     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13393         /* get min/max bw */
13394         val = MFCFG_RD(sc, func_mf_config[i].config);
13395         mf_info->min_bw[vnic] =
13396             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13397         mf_info->max_bw[vnic] =
13398             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13399         vnic++;
13400     }
13401
13402     return (bxe_check_valid_mf_cfg(sc));
13403 }
13404
13405 static int
13406 bxe_get_shmem_info(struct bxe_softc *sc)
13407 {
13408     int port;
13409     uint32_t mac_hi, mac_lo, val;
13410
13411     port = SC_PORT(sc);
13412     mac_hi = mac_lo = 0;
13413
13414     sc->link_params.sc   = sc;
13415     sc->link_params.port = port;
13416
13417     /* get the hardware config info */
13418     sc->devinfo.hw_config =
13419         SHMEM_RD(sc, dev_info.shared_hw_config.config);
13420     sc->devinfo.hw_config2 =
13421         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
13422
13423     sc->link_params.hw_led_mode =
13424         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
13425          SHARED_HW_CFG_LED_MODE_SHIFT);
13426
13427     /* get the port feature config */
13428     sc->port.config =
13429         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
13430
13431     /* get the link params */
13432     sc->link_params.speed_cap_mask[0] =
13433         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
13434     sc->link_params.speed_cap_mask[1] =
13435         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
13436
13437     /* get the lane config */
13438     sc->link_params.lane_config =
13439         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
13440
13441     /* get the link config */
13442     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
13443     sc->port.link_config[ELINK_INT_PHY] = val;
13444     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
13445     sc->port.link_config[ELINK_EXT_PHY1] =
13446         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
13447
13448     /* get the override preemphasis flag and enable it or turn it off */
13449     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13450     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
13451         sc->link_params.feature_config_flags |=
13452             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13453     } else {
13454         sc->link_params.feature_config_flags &=
13455             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
13456     }
13457
13458     /* get the initial value of the link params */
13459     sc->link_params.multi_phy_config =
13460         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
13461
13462     /* get external phy info */
13463     sc->port.ext_phy_config =
13464         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
13465
13466     /* get the multifunction configuration */
13467     bxe_get_mf_cfg_info(sc);
13468
13469     /* get the mac address */
13470     if (IS_MF(sc)) {
13471         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13472         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
13473     } else {
13474         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
13475         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
13476     }
13477
13478     if ((mac_lo == 0) && (mac_hi == 0)) {
13479         *sc->mac_addr_str = 0;
13480         BLOGE(sc, "No Ethernet address programmed!\n");
13481     } else {
13482         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
13483         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
13484         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
13485         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
13486         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
13487         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
13488         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
13489                  "%02x:%02x:%02x:%02x:%02x:%02x",
13490                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
13491                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
13492                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
13493         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
13494     }
13495
13496     return (0);
13497 }
13498
13499 static void
13500 bxe_get_tunable_params(struct bxe_softc *sc)
13501 {
13502     /* sanity checks */
13503
13504     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
13505         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
13506         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
13507         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
13508         bxe_interrupt_mode = INTR_MODE_MSIX;
13509     }
13510
13511     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
13512         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
13513         bxe_queue_count = 0;
13514     }
13515
13516     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
13517         if (bxe_max_rx_bufs == 0) {
13518             bxe_max_rx_bufs = RX_BD_USABLE;
13519         } else {
13520             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
13521             bxe_max_rx_bufs = 2048;
13522         }
13523     }
13524
13525     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
13526         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
13527         bxe_hc_rx_ticks = 25;
13528     }
13529
13530     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
13531         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
13532         bxe_hc_tx_ticks = 50;
13533     }
13534
13535     if (bxe_max_aggregation_size == 0) {
13536         bxe_max_aggregation_size = TPA_AGG_SIZE;
13537     }
13538
13539     if (bxe_max_aggregation_size > 0xffff) {
13540         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
13541               bxe_max_aggregation_size);
13542         bxe_max_aggregation_size = TPA_AGG_SIZE;
13543     }
13544
13545     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
13546         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
13547         bxe_mrrs = -1;
13548     }
13549
13550     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
13551         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
13552         bxe_autogreeen = 0;
13553     }
13554
13555     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
13556         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
13557         bxe_udp_rss = 0;
13558     }
13559
13560     /* pull in user settings */
13561
13562     sc->interrupt_mode       = bxe_interrupt_mode;
13563     sc->max_rx_bufs          = bxe_max_rx_bufs;
13564     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
13565     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
13566     sc->max_aggregation_size = bxe_max_aggregation_size;
13567     sc->mrrs                 = bxe_mrrs;
13568     sc->autogreeen           = bxe_autogreeen;
13569     sc->udp_rss              = bxe_udp_rss;
13570
13571     if (bxe_interrupt_mode == INTR_MODE_INTX) {
13572         sc->num_queues = 1;
13573     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
13574         sc->num_queues =
13575             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
13576                 MAX_RSS_CHAINS);
13577         if (sc->num_queues > mp_ncpus) {
13578             sc->num_queues = mp_ncpus;
13579         }
13580     }
13581
13582     BLOGD(sc, DBG_LOAD,
13583           "User Config: "
13584           "debug=0x%lx "
13585           "interrupt_mode=%d "
13586           "queue_count=%d "
13587           "hc_rx_ticks=%d "
13588           "hc_tx_ticks=%d "
13589           "rx_budget=%d "
13590           "max_aggregation_size=%d "
13591           "mrrs=%d "
13592           "autogreeen=%d "
13593           "udp_rss=%d\n",
13594           bxe_debug,
13595           sc->interrupt_mode,
13596           sc->num_queues,
13597           sc->hc_rx_ticks,
13598           sc->hc_tx_ticks,
13599           bxe_rx_budget,
13600           sc->max_aggregation_size,
13601           sc->mrrs,
13602           sc->autogreeen,
13603           sc->udp_rss);
13604 }
13605
13606 static int
13607 bxe_media_detect(struct bxe_softc *sc)
13608 {
13609     int port_type;
13610     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
13611
13612     switch (sc->link_params.phy[phy_idx].media_type) {
13613     case ELINK_ETH_PHY_SFPP_10G_FIBER:
13614     case ELINK_ETH_PHY_XFP_FIBER:
13615         BLOGI(sc, "Found 10Gb Fiber media.\n");
13616         sc->media = IFM_10G_SR;
13617         port_type = PORT_FIBRE;
13618         break;
13619     case ELINK_ETH_PHY_SFP_1G_FIBER:
13620         BLOGI(sc, "Found 1Gb Fiber media.\n");
13621         sc->media = IFM_1000_SX;
13622         port_type = PORT_FIBRE;
13623         break;
13624     case ELINK_ETH_PHY_KR:
13625     case ELINK_ETH_PHY_CX4:
13626         BLOGI(sc, "Found 10GBase-CX4 media.\n");
13627         sc->media = IFM_10G_CX4;
13628         port_type = PORT_FIBRE;
13629         break;
13630     case ELINK_ETH_PHY_DA_TWINAX:
13631         BLOGI(sc, "Found 10Gb Twinax media.\n");
13632         sc->media = IFM_10G_TWINAX;
13633         port_type = PORT_DA;
13634         break;
13635     case ELINK_ETH_PHY_BASE_T:
13636         if (sc->link_params.speed_cap_mask[0] &
13637             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
13638             BLOGI(sc, "Found 10GBase-T media.\n");
13639             sc->media = IFM_10G_T;
13640             port_type = PORT_TP;
13641         } else {
13642             BLOGI(sc, "Found 1000Base-T media.\n");
13643             sc->media = IFM_1000_T;
13644             port_type = PORT_TP;
13645         }
13646         break;
13647     case ELINK_ETH_PHY_NOT_PRESENT:
13648         BLOGI(sc, "Media not present.\n");
13649         sc->media = 0;
13650         port_type = PORT_OTHER;
13651         break;
13652     case ELINK_ETH_PHY_UNSPECIFIED:
13653     default:
13654         BLOGI(sc, "Unknown media!\n");
13655         sc->media = 0;
13656         port_type = PORT_OTHER;
13657         break;
13658     }
13659     return port_type;
13660 }
13661
13662 #define GET_FIELD(value, fname)                     \
13663     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
13664 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
13665 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
13666
13667 static int
13668 bxe_get_igu_cam_info(struct bxe_softc *sc)
13669 {
13670     int pfid = SC_FUNC(sc);
13671     int igu_sb_id;
13672     uint32_t val;
13673     uint8_t fid, igu_sb_cnt = 0;
13674
13675     sc->igu_base_sb = 0xff;
13676
13677     if (CHIP_INT_MODE_IS_BC(sc)) {
13678         int vn = SC_VN(sc);
13679         igu_sb_cnt = sc->igu_sb_cnt;
13680         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
13681                            FP_SB_MAX_E1x);
13682         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
13683                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
13684         return (0);
13685     }
13686
13687     /* IGU in normal mode - read CAM */
13688     for (igu_sb_id = 0;
13689          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
13690          igu_sb_id++) {
13691         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
13692         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
13693             continue;
13694         }
13695         fid = IGU_FID(val);
13696         if ((fid & IGU_FID_ENCODE_IS_PF)) {
13697             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
13698                 continue;
13699             }
13700             if (IGU_VEC(val) == 0) {
13701                 /* default status block */
13702                 sc->igu_dsb_id = igu_sb_id;
13703             } else {
13704                 if (sc->igu_base_sb == 0xff) {
13705                     sc->igu_base_sb = igu_sb_id;
13706                 }
13707                 igu_sb_cnt++;
13708             }
13709         }
13710     }
13711
13712     /*
13713      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
13714      * that number of CAM entries will not be equal to the value advertised in
13715      * PCI. Driver should use the minimal value of both as the actual status
13716      * block count
13717      */
13718     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
13719
13720     if (igu_sb_cnt == 0) {
13721         BLOGE(sc, "CAM configuration error\n");
13722         return (-1);
13723     }
13724
13725     return (0);
13726 }
13727
13728 /*
13729  * Gather various information from the device config space, the device itself,
13730  * shmem, and the user input.
13731  */
13732 static int
13733 bxe_get_device_info(struct bxe_softc *sc)
13734 {
13735     uint32_t val;
13736     int rc;
13737
13738     /* Get the data for the device */
13739     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
13740     sc->devinfo.device_id    = pci_get_device(sc->dev);
13741     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
13742     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
13743
13744     /* get the chip revision (chip metal comes from pci config space) */
13745     sc->devinfo.chip_id     =
13746     sc->link_params.chip_id =
13747         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
13748          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
13749          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
13750          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
13751
13752     /* force 57811 according to MISC register */
13753     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
13754         if (CHIP_IS_57810(sc)) {
13755             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
13756                                    (sc->devinfo.chip_id & 0x0000ffff));
13757         } else if (CHIP_IS_57810_MF(sc)) {
13758             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
13759                                    (sc->devinfo.chip_id & 0x0000ffff));
13760         }
13761         sc->devinfo.chip_id |= 0x1;
13762     }
13763
13764     BLOGD(sc, DBG_LOAD,
13765           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
13766           sc->devinfo.chip_id,
13767           ((sc->devinfo.chip_id >> 16) & 0xffff),
13768           ((sc->devinfo.chip_id >> 12) & 0xf),
13769           ((sc->devinfo.chip_id >>  4) & 0xff),
13770           ((sc->devinfo.chip_id >>  0) & 0xf));
13771
13772     val = (REG_RD(sc, 0x2874) & 0x55);
13773     if ((sc->devinfo.chip_id & 0x1) ||
13774         (CHIP_IS_E1(sc) && val) ||
13775         (CHIP_IS_E1H(sc) && (val == 0x55))) {
13776         sc->flags |= BXE_ONE_PORT_FLAG;
13777         BLOGD(sc, DBG_LOAD, "single port device\n");
13778     }
13779
13780     /* set the doorbell size */
13781     sc->doorbell_size = (1 << BXE_DB_SHIFT);
13782
13783     /* determine whether the device is in 2 port or 4 port mode */
13784     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
13785     if (CHIP_IS_E2E3(sc)) {
13786         /*
13787          * Read port4mode_en_ovwr[0]:
13788          *   If 1, four port mode is in port4mode_en_ovwr[1].
13789          *   If 0, four port mode is in port4mode_en[0].
13790          */
13791         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
13792         if (val & 1) {
13793             val = ((val >> 1) & 1);
13794         } else {
13795             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
13796         }
13797
13798         sc->devinfo.chip_port_mode =
13799             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
13800
13801         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
13802     }
13803
13804     /* get the function and path info for the device */
13805     bxe_get_function_num(sc);
13806
13807     /* get the shared memory base address */
13808     sc->devinfo.shmem_base     =
13809     sc->link_params.shmem_base =
13810         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
13811     sc->devinfo.shmem2_base =
13812         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
13813                                   MISC_REG_GENERIC_CR_0));
13814
13815     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
13816           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
13817
13818     if (!sc->devinfo.shmem_base) {
13819         /* this should ONLY prevent upcoming shmem reads */
13820         BLOGI(sc, "MCP not active\n");
13821         sc->flags |= BXE_NO_MCP_FLAG;
13822         return (0);
13823     }
13824
13825     /* make sure the shared memory contents are valid */
13826     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
13827     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
13828         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
13829         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
13830         return (0);
13831     }
13832     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
13833
13834     /* get the bootcode version */
13835     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
13836     snprintf(sc->devinfo.bc_ver_str,
13837              sizeof(sc->devinfo.bc_ver_str),
13838              "%d.%d.%d",
13839              ((sc->devinfo.bc_ver >> 24) & 0xff),
13840              ((sc->devinfo.bc_ver >> 16) & 0xff),
13841              ((sc->devinfo.bc_ver >>  8) & 0xff));
13842     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
13843
13844     /* get the bootcode shmem address */
13845     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
13846     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
13847
13848     /* clean indirect addresses as they're not used */
13849     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
13850     if (IS_PF(sc)) {
13851         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
13852         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
13853         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
13854         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
13855         if (CHIP_IS_E1x(sc)) {
13856             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
13857             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
13858             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
13859             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
13860         }
13861
13862         /*
13863          * Enable internal target-read (in case we are probed after PF
13864          * FLR). Must be done prior to any BAR read access. Only for
13865          * 57712 and up
13866          */
13867         if (!CHIP_IS_E1x(sc)) {
13868             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
13869         }
13870     }
13871
13872     /* get the nvram size */
13873     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
13874     sc->devinfo.flash_size =
13875         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
13876     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
13877
13878     /* get PCI capabilites */
13879     bxe_probe_pci_caps(sc);
13880
13881     bxe_set_power_state(sc, PCI_PM_D0);
13882
13883     /* get various configuration parameters from shmem */
13884     bxe_get_shmem_info(sc);
13885
13886     if (sc->devinfo.pcie_msix_cap_reg != 0) {
13887         val = pci_read_config(sc->dev,
13888                               (sc->devinfo.pcie_msix_cap_reg +
13889                                PCIR_MSIX_CTRL),
13890                               2);
13891         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
13892     } else {
13893         sc->igu_sb_cnt = 1;
13894     }
13895
13896     sc->igu_base_addr = BAR_IGU_INTMEM;
13897
13898     /* initialize IGU parameters */
13899     if (CHIP_IS_E1x(sc)) {
13900         sc->devinfo.int_block = INT_BLOCK_HC;
13901         sc->igu_dsb_id = DEF_SB_IGU_ID;
13902         sc->igu_base_sb = 0;
13903     } else {
13904         sc->devinfo.int_block = INT_BLOCK_IGU;
13905
13906         /* do not allow device reset during IGU info preocessing */
13907         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
13908
13909         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
13910
13911         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
13912             int tout = 5000;
13913
13914             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
13915
13916             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
13917             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
13918             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
13919
13920             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
13921                 tout--;
13922                 DELAY(1000);
13923             }
13924
13925             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
13926                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
13927                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
13928                 return (-1);
13929             }
13930         }
13931
13932         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
13933             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
13934             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
13935         } else {
13936             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
13937         }
13938
13939         rc = bxe_get_igu_cam_info(sc);
13940
13941         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
13942
13943         if (rc) {
13944             return (rc);
13945         }
13946     }
13947
13948     /*
13949      * Get base FW non-default (fast path) status block ID. This value is
13950      * used to initialize the fw_sb_id saved on the fp/queue structure to
13951      * determine the id used by the FW.
13952      */
13953     if (CHIP_IS_E1x(sc)) {
13954         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
13955     } else {
13956         /*
13957          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
13958          * the same queue are indicated on the same IGU SB). So we prefer
13959          * FW and IGU SBs to be the same value.
13960          */
13961         sc->base_fw_ndsb = sc->igu_base_sb;
13962     }
13963
13964     BLOGD(sc, DBG_LOAD,
13965           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
13966           sc->igu_dsb_id, sc->igu_base_sb,
13967           sc->igu_sb_cnt, sc->base_fw_ndsb);
13968
13969     elink_phy_probe(&sc->link_params);
13970
13971     return (0);
13972 }
13973
13974 static void
13975 bxe_link_settings_supported(struct bxe_softc *sc,
13976                             uint32_t         switch_cfg)
13977 {
13978     uint32_t cfg_size = 0;
13979     uint32_t idx;
13980     uint8_t port = SC_PORT(sc);
13981
13982     /* aggregation of supported attributes of all external phys */
13983     sc->port.supported[0] = 0;
13984     sc->port.supported[1] = 0;
13985
13986     switch (sc->link_params.num_phys) {
13987     case 1:
13988         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
13989         cfg_size = 1;
13990         break;
13991     case 2:
13992         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
13993         cfg_size = 1;
13994         break;
13995     case 3:
13996         if (sc->link_params.multi_phy_config &
13997             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
13998             sc->port.supported[1] =
13999                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14000             sc->port.supported[0] =
14001                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14002         } else {
14003             sc->port.supported[0] =
14004                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14005             sc->port.supported[1] =
14006                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14007         }
14008         cfg_size = 2;
14009         break;
14010     }
14011
14012     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14013         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14014               SHMEM_RD(sc,
14015                        dev_info.port_hw_config[port].external_phy_config),
14016               SHMEM_RD(sc,
14017                        dev_info.port_hw_config[port].external_phy_config2));
14018         return;
14019     }
14020
14021     if (CHIP_IS_E3(sc))
14022         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14023     else {
14024         switch (switch_cfg) {
14025         case ELINK_SWITCH_CFG_1G:
14026             sc->port.phy_addr =
14027                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14028             break;
14029         case ELINK_SWITCH_CFG_10G:
14030             sc->port.phy_addr =
14031                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14032             break;
14033         default:
14034             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14035                   sc->port.link_config[0]);
14036             return;
14037         }
14038     }
14039
14040     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14041
14042     /* mask what we support according to speed_cap_mask per configuration */
14043     for (idx = 0; idx < cfg_size; idx++) {
14044         if (!(sc->link_params.speed_cap_mask[idx] &
14045               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14046             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14047         }
14048
14049         if (!(sc->link_params.speed_cap_mask[idx] &
14050               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14051             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14052         }
14053
14054         if (!(sc->link_params.speed_cap_mask[idx] &
14055               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14056             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14057         }
14058
14059         if (!(sc->link_params.speed_cap_mask[idx] &
14060               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14061             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14062         }
14063
14064         if (!(sc->link_params.speed_cap_mask[idx] &
14065               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14066             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14067         }
14068
14069         if (!(sc->link_params.speed_cap_mask[idx] &
14070               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14071             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14072         }
14073
14074         if (!(sc->link_params.speed_cap_mask[idx] &
14075               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14076             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14077         }
14078
14079         if (!(sc->link_params.speed_cap_mask[idx] &
14080               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14081             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14082         }
14083     }
14084
14085     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14086           sc->port.supported[0], sc->port.supported[1]);
14087         ELINK_DEBUG_P2(sc, "PHY supported 0=0x%08x 1=0x%08x\n",
14088                                         sc->port.supported[0], sc->port.supported[1]);
14089 }
14090
14091 static void
14092 bxe_link_settings_requested(struct bxe_softc *sc)
14093 {
14094     uint32_t link_config;
14095     uint32_t idx;
14096     uint32_t cfg_size = 0;
14097
14098     sc->port.advertising[0] = 0;
14099     sc->port.advertising[1] = 0;
14100
14101     switch (sc->link_params.num_phys) {
14102     case 1:
14103     case 2:
14104         cfg_size = 1;
14105         break;
14106     case 3:
14107         cfg_size = 2;
14108         break;
14109     }
14110
14111     for (idx = 0; idx < cfg_size; idx++) {
14112         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14113         link_config = sc->port.link_config[idx];
14114
14115         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14116         case PORT_FEATURE_LINK_SPEED_AUTO:
14117             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14118                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14119                 sc->port.advertising[idx] |= sc->port.supported[idx];
14120                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14121                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14122                     sc->port.advertising[idx] |=
14123                         (ELINK_SUPPORTED_100baseT_Half |
14124                          ELINK_SUPPORTED_100baseT_Full);
14125             } else {
14126                 /* force 10G, no AN */
14127                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14128                 sc->port.advertising[idx] |=
14129                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14130                 continue;
14131             }
14132             break;
14133
14134         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14135             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14136                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14137                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14138                                               ADVERTISED_TP);
14139             } else {
14140                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14141                           "speed_cap_mask=0x%08x\n",
14142                       link_config, sc->link_params.speed_cap_mask[idx]);
14143                 return;
14144             }
14145             break;
14146
14147         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14148             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14149                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14150                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14151                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14152                                               ADVERTISED_TP);
14153                                 ELINK_DEBUG_P1(sc, "driver requesting DUPLEX_HALF req_duplex = %x!\n",
14154                                                                 sc->link_params.req_duplex[idx]);
14155             } else {
14156                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14157                           "speed_cap_mask=0x%08x\n",
14158                       link_config, sc->link_params.speed_cap_mask[idx]);
14159                 return;
14160             }
14161             break;
14162
14163         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14164             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14165                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14166                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14167                                               ADVERTISED_TP);
14168             } else {
14169                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14170                           "speed_cap_mask=0x%08x\n",
14171                       link_config, sc->link_params.speed_cap_mask[idx]);
14172                 return;
14173             }
14174             break;
14175
14176         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14177             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14178                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14179                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14180                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14181                                               ADVERTISED_TP);
14182             } else {
14183                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14184                           "speed_cap_mask=0x%08x\n",
14185                       link_config, sc->link_params.speed_cap_mask[idx]);
14186                 return;
14187             }
14188             break;
14189
14190         case PORT_FEATURE_LINK_SPEED_1G:
14191             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14192                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14193                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14194                                               ADVERTISED_TP);
14195             } else {
14196                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14197                           "speed_cap_mask=0x%08x\n",
14198                       link_config, sc->link_params.speed_cap_mask[idx]);
14199                 return;
14200             }
14201             break;
14202
14203         case PORT_FEATURE_LINK_SPEED_2_5G:
14204             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14205                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14206                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14207                                               ADVERTISED_TP);
14208             } else {
14209                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14210                           "speed_cap_mask=0x%08x\n",
14211                       link_config, sc->link_params.speed_cap_mask[idx]);
14212                 return;
14213             }
14214             break;
14215
14216         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14217             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14218                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14219                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14220                                               ADVERTISED_FIBRE);
14221             } else {
14222                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14223                           "speed_cap_mask=0x%08x\n",
14224                       link_config, sc->link_params.speed_cap_mask[idx]);
14225                 return;
14226             }
14227             break;
14228
14229         case PORT_FEATURE_LINK_SPEED_20G:
14230             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14231             break;
14232
14233         default:
14234             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14235                       "speed_cap_mask=0x%08x\n",
14236                   link_config, sc->link_params.speed_cap_mask[idx]);
14237             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14238             sc->port.advertising[idx] = sc->port.supported[idx];
14239             break;
14240         }
14241
14242         sc->link_params.req_flow_ctrl[idx] =
14243             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14244
14245         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14246             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14247                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14248             } else {
14249                 bxe_set_requested_fc(sc);
14250             }
14251         }
14252
14253         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14254                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14255               sc->link_params.req_line_speed[idx],
14256               sc->link_params.req_duplex[idx],
14257               sc->link_params.req_flow_ctrl[idx],
14258               sc->port.advertising[idx]);
14259                 ELINK_DEBUG_P3(sc, "req_line_speed=%d req_duplex=%d "
14260                                                 "advertising=0x%x\n",
14261                                                 sc->link_params.req_line_speed[idx],
14262                                                 sc->link_params.req_duplex[idx],
14263                                                 sc->port.advertising[idx]);
14264     }
14265 }
14266
14267 static void
14268 bxe_get_phy_info(struct bxe_softc *sc)
14269 {
14270     uint8_t port = SC_PORT(sc);
14271     uint32_t config = sc->port.config;
14272     uint32_t eee_mode;
14273
14274     /* shmem data already read in bxe_get_shmem_info() */
14275
14276     ELINK_DEBUG_P3(sc, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14277                         "link_config0=0x%08x\n",
14278                sc->link_params.lane_config,
14279                sc->link_params.speed_cap_mask[0],
14280                sc->port.link_config[0]);
14281
14282
14283     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14284     bxe_link_settings_requested(sc);
14285
14286     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14287         sc->link_params.feature_config_flags |=
14288             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14289     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14290         sc->link_params.feature_config_flags &=
14291             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14292     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14293         sc->link_params.feature_config_flags |=
14294             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14295     }
14296
14297     /* configure link feature according to nvram value */
14298     eee_mode =
14299         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14300           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14301          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14302     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14303         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14304                                     ELINK_EEE_MODE_ENABLE_LPI |
14305                                     ELINK_EEE_MODE_OUTPUT_TIME);
14306     } else {
14307         sc->link_params.eee_mode = 0;
14308     }
14309
14310     /* get the media type */
14311     bxe_media_detect(sc);
14312         ELINK_DEBUG_P1(sc, "detected media type\n", sc->media);
14313 }
14314
14315 static void
14316 bxe_get_params(struct bxe_softc *sc)
14317 {
14318     /* get user tunable params */
14319     bxe_get_tunable_params(sc);
14320
14321     /* select the RX and TX ring sizes */
14322     sc->tx_ring_size = TX_BD_USABLE;
14323     sc->rx_ring_size = RX_BD_USABLE;
14324
14325     /* XXX disable WoL */
14326     sc->wol = 0;
14327 }
14328
14329 static void
14330 bxe_set_modes_bitmap(struct bxe_softc *sc)
14331 {
14332     uint32_t flags = 0;
14333
14334     if (CHIP_REV_IS_FPGA(sc)) {
14335         SET_FLAGS(flags, MODE_FPGA);
14336     } else if (CHIP_REV_IS_EMUL(sc)) {
14337         SET_FLAGS(flags, MODE_EMUL);
14338     } else {
14339         SET_FLAGS(flags, MODE_ASIC);
14340     }
14341
14342     if (CHIP_IS_MODE_4_PORT(sc)) {
14343         SET_FLAGS(flags, MODE_PORT4);
14344     } else {
14345         SET_FLAGS(flags, MODE_PORT2);
14346     }
14347
14348     if (CHIP_IS_E2(sc)) {
14349         SET_FLAGS(flags, MODE_E2);
14350     } else if (CHIP_IS_E3(sc)) {
14351         SET_FLAGS(flags, MODE_E3);
14352         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14353             SET_FLAGS(flags, MODE_E3_A0);
14354         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14355             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14356         }
14357     }
14358
14359     if (IS_MF(sc)) {
14360         SET_FLAGS(flags, MODE_MF);
14361         switch (sc->devinfo.mf_info.mf_mode) {
14362         case MULTI_FUNCTION_SD:
14363             SET_FLAGS(flags, MODE_MF_SD);
14364             break;
14365         case MULTI_FUNCTION_SI:
14366             SET_FLAGS(flags, MODE_MF_SI);
14367             break;
14368         case MULTI_FUNCTION_AFEX:
14369             SET_FLAGS(flags, MODE_MF_AFEX);
14370             break;
14371         }
14372     } else {
14373         SET_FLAGS(flags, MODE_SF);
14374     }
14375
14376 #if defined(__LITTLE_ENDIAN)
14377     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14378 #else /* __BIG_ENDIAN */
14379     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14380 #endif
14381
14382     INIT_MODE_FLAGS(sc) = flags;
14383 }
14384
14385 static int
14386 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14387 {
14388     struct bxe_fastpath *fp;
14389     bus_addr_t busaddr;
14390     int max_agg_queues;
14391     int max_segments;
14392     bus_size_t max_size;
14393     bus_size_t max_seg_size;
14394     char buf[32];
14395     int rc;
14396     int i, j;
14397
14398     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14399
14400     /* allocate the parent bus DMA tag */
14401     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14402                             1,                        /* alignment */
14403                             0,                        /* boundary limit */
14404                             BUS_SPACE_MAXADDR,        /* restricted low */
14405                             BUS_SPACE_MAXADDR,        /* restricted hi */
14406                             NULL,                     /* addr filter() */
14407                             NULL,                     /* addr filter() arg */
14408                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14409                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14410                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14411                             0,                        /* flags */
14412                             NULL,                     /* lock() */
14413                             NULL,                     /* lock() arg */
14414                             &sc->parent_dma_tag);     /* returned dma tag */
14415     if (rc != 0) {
14416         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
14417         return (1);
14418     }
14419
14420     /************************/
14421     /* DEFAULT STATUS BLOCK */
14422     /************************/
14423
14424     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
14425                       &sc->def_sb_dma, "default status block") != 0) {
14426         /* XXX */
14427         bus_dma_tag_destroy(sc->parent_dma_tag);
14428         return (1);
14429     }
14430
14431     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
14432
14433     /***************/
14434     /* EVENT QUEUE */
14435     /***************/
14436
14437     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14438                       &sc->eq_dma, "event queue") != 0) {
14439         /* XXX */
14440         bxe_dma_free(sc, &sc->def_sb_dma);
14441         sc->def_sb = NULL;
14442         bus_dma_tag_destroy(sc->parent_dma_tag);
14443         return (1);
14444     }
14445
14446     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
14447
14448     /*************/
14449     /* SLOW PATH */
14450     /*************/
14451
14452     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
14453                       &sc->sp_dma, "slow path") != 0) {
14454         /* XXX */
14455         bxe_dma_free(sc, &sc->eq_dma);
14456         sc->eq = NULL;
14457         bxe_dma_free(sc, &sc->def_sb_dma);
14458         sc->def_sb = NULL;
14459         bus_dma_tag_destroy(sc->parent_dma_tag);
14460         return (1);
14461     }
14462
14463     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
14464
14465     /*******************/
14466     /* SLOW PATH QUEUE */
14467     /*******************/
14468
14469     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
14470                       &sc->spq_dma, "slow path queue") != 0) {
14471         /* XXX */
14472         bxe_dma_free(sc, &sc->sp_dma);
14473         sc->sp = NULL;
14474         bxe_dma_free(sc, &sc->eq_dma);
14475         sc->eq = NULL;
14476         bxe_dma_free(sc, &sc->def_sb_dma);
14477         sc->def_sb = NULL;
14478         bus_dma_tag_destroy(sc->parent_dma_tag);
14479         return (1);
14480     }
14481
14482     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
14483
14484     /***************************/
14485     /* FW DECOMPRESSION BUFFER */
14486     /***************************/
14487
14488     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
14489                       "fw decompression buffer") != 0) {
14490         /* XXX */
14491         bxe_dma_free(sc, &sc->spq_dma);
14492         sc->spq = NULL;
14493         bxe_dma_free(sc, &sc->sp_dma);
14494         sc->sp = NULL;
14495         bxe_dma_free(sc, &sc->eq_dma);
14496         sc->eq = NULL;
14497         bxe_dma_free(sc, &sc->def_sb_dma);
14498         sc->def_sb = NULL;
14499         bus_dma_tag_destroy(sc->parent_dma_tag);
14500         return (1);
14501     }
14502
14503     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
14504
14505     if ((sc->gz_strm =
14506          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
14507         /* XXX */
14508         bxe_dma_free(sc, &sc->gz_buf_dma);
14509         sc->gz_buf = NULL;
14510         bxe_dma_free(sc, &sc->spq_dma);
14511         sc->spq = NULL;
14512         bxe_dma_free(sc, &sc->sp_dma);
14513         sc->sp = NULL;
14514         bxe_dma_free(sc, &sc->eq_dma);
14515         sc->eq = NULL;
14516         bxe_dma_free(sc, &sc->def_sb_dma);
14517         sc->def_sb = NULL;
14518         bus_dma_tag_destroy(sc->parent_dma_tag);
14519         return (1);
14520     }
14521
14522     /*************/
14523     /* FASTPATHS */
14524     /*************/
14525
14526     /* allocate DMA memory for each fastpath structure */
14527     for (i = 0; i < sc->num_queues; i++) {
14528         fp = &sc->fp[i];
14529         fp->sc    = sc;
14530         fp->index = i;
14531
14532         /*******************/
14533         /* FP STATUS BLOCK */
14534         /*******************/
14535
14536         snprintf(buf, sizeof(buf), "fp %d status block", i);
14537         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
14538                           &fp->sb_dma, buf) != 0) {
14539             /* XXX unwind and free previous fastpath allocations */
14540             BLOGE(sc, "Failed to alloc %s\n", buf);
14541             return (1);
14542         } else {
14543             if (CHIP_IS_E2E3(sc)) {
14544                 fp->status_block.e2_sb =
14545                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
14546             } else {
14547                 fp->status_block.e1x_sb =
14548                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
14549             }
14550         }
14551
14552         /******************/
14553         /* FP TX BD CHAIN */
14554         /******************/
14555
14556         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
14557         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
14558                           &fp->tx_dma, buf) != 0) {
14559             /* XXX unwind and free previous fastpath allocations */
14560             BLOGE(sc, "Failed to alloc %s\n", buf);
14561             return (1);
14562         } else {
14563             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
14564         }
14565
14566         /* link together the tx bd chain pages */
14567         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
14568             /* index into the tx bd chain array to last entry per page */
14569             struct eth_tx_next_bd *tx_next_bd =
14570                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
14571             /* point to the next page and wrap from last page */
14572             busaddr = (fp->tx_dma.paddr +
14573                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
14574             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
14575             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
14576         }
14577
14578         /******************/
14579         /* FP RX BD CHAIN */
14580         /******************/
14581
14582         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
14583         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
14584                           &fp->rx_dma, buf) != 0) {
14585             /* XXX unwind and free previous fastpath allocations */
14586             BLOGE(sc, "Failed to alloc %s\n", buf);
14587             return (1);
14588         } else {
14589             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
14590         }
14591
14592         /* link together the rx bd chain pages */
14593         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
14594             /* index into the rx bd chain array to last entry per page */
14595             struct eth_rx_bd *rx_bd =
14596                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
14597             /* point to the next page and wrap from last page */
14598             busaddr = (fp->rx_dma.paddr +
14599                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
14600             rx_bd->addr_hi = htole32(U64_HI(busaddr));
14601             rx_bd->addr_lo = htole32(U64_LO(busaddr));
14602         }
14603
14604         /*******************/
14605         /* FP RX RCQ CHAIN */
14606         /*******************/
14607
14608         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
14609         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
14610                           &fp->rcq_dma, buf) != 0) {
14611             /* XXX unwind and free previous fastpath allocations */
14612             BLOGE(sc, "Failed to alloc %s\n", buf);
14613             return (1);
14614         } else {
14615             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
14616         }
14617
14618         /* link together the rcq chain pages */
14619         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
14620             /* index into the rcq chain array to last entry per page */
14621             struct eth_rx_cqe_next_page *rx_cqe_next =
14622                 (struct eth_rx_cqe_next_page *)
14623                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
14624             /* point to the next page and wrap from last page */
14625             busaddr = (fp->rcq_dma.paddr +
14626                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
14627             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
14628             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
14629         }
14630
14631         /*******************/
14632         /* FP RX SGE CHAIN */
14633         /*******************/
14634
14635         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
14636         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
14637                           &fp->rx_sge_dma, buf) != 0) {
14638             /* XXX unwind and free previous fastpath allocations */
14639             BLOGE(sc, "Failed to alloc %s\n", buf);
14640             return (1);
14641         } else {
14642             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
14643         }
14644
14645         /* link together the sge chain pages */
14646         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
14647             /* index into the rcq chain array to last entry per page */
14648             struct eth_rx_sge *rx_sge =
14649                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
14650             /* point to the next page and wrap from last page */
14651             busaddr = (fp->rx_sge_dma.paddr +
14652                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
14653             rx_sge->addr_hi = htole32(U64_HI(busaddr));
14654             rx_sge->addr_lo = htole32(U64_LO(busaddr));
14655         }
14656
14657         /***********************/
14658         /* FP TX MBUF DMA MAPS */
14659         /***********************/
14660
14661         /* set required sizes before mapping to conserve resources */
14662         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
14663             max_size     = BXE_TSO_MAX_SIZE;
14664             max_segments = BXE_TSO_MAX_SEGMENTS;
14665             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
14666         } else {
14667             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
14668             max_segments = BXE_MAX_SEGMENTS;
14669             max_seg_size = MCLBYTES;
14670         }
14671
14672         /* create a dma tag for the tx mbufs */
14673         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14674                                 1,                  /* alignment */
14675                                 0,                  /* boundary limit */
14676                                 BUS_SPACE_MAXADDR,  /* restricted low */
14677                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14678                                 NULL,               /* addr filter() */
14679                                 NULL,               /* addr filter() arg */
14680                                 max_size,           /* max map size */
14681                                 max_segments,       /* num discontinuous */
14682                                 max_seg_size,       /* max seg size */
14683                                 0,                  /* flags */
14684                                 NULL,               /* lock() */
14685                                 NULL,               /* lock() arg */
14686                                 &fp->tx_mbuf_tag);  /* returned dma tag */
14687         if (rc != 0) {
14688             /* XXX unwind and free previous fastpath allocations */
14689             BLOGE(sc, "Failed to create dma tag for "
14690                       "'fp %d tx mbufs' (%d)\n", i, rc);
14691             return (1);
14692         }
14693
14694         /* create dma maps for each of the tx mbuf clusters */
14695         for (j = 0; j < TX_BD_TOTAL; j++) {
14696             if (bus_dmamap_create(fp->tx_mbuf_tag,
14697                                   BUS_DMA_NOWAIT,
14698                                   &fp->tx_mbuf_chain[j].m_map)) {
14699                 /* XXX unwind and free previous fastpath allocations */
14700                 BLOGE(sc, "Failed to create dma map for "
14701                           "'fp %d tx mbuf %d' (%d)\n", i, j, rc);
14702                 return (1);
14703             }
14704         }
14705
14706         /***********************/
14707         /* FP RX MBUF DMA MAPS */
14708         /***********************/
14709
14710         /* create a dma tag for the rx mbufs */
14711         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14712                                 1,                  /* alignment */
14713                                 0,                  /* boundary limit */
14714                                 BUS_SPACE_MAXADDR,  /* restricted low */
14715                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14716                                 NULL,               /* addr filter() */
14717                                 NULL,               /* addr filter() arg */
14718                                 MJUM9BYTES,         /* max map size */
14719                                 1,                  /* num discontinuous */
14720                                 MJUM9BYTES,         /* max seg size */
14721                                 0,                  /* flags */
14722                                 NULL,               /* lock() */
14723                                 NULL,               /* lock() arg */
14724                                 &fp->rx_mbuf_tag);  /* returned dma tag */
14725         if (rc != 0) {
14726             /* XXX unwind and free previous fastpath allocations */
14727             BLOGE(sc, "Failed to create dma tag for "
14728                       "'fp %d rx mbufs' (%d)\n", i, rc);
14729             return (1);
14730         }
14731
14732         /* create dma maps for each of the rx mbuf clusters */
14733         for (j = 0; j < RX_BD_TOTAL; j++) {
14734             if (bus_dmamap_create(fp->rx_mbuf_tag,
14735                                   BUS_DMA_NOWAIT,
14736                                   &fp->rx_mbuf_chain[j].m_map)) {
14737                 /* XXX unwind and free previous fastpath allocations */
14738                 BLOGE(sc, "Failed to create dma map for "
14739                           "'fp %d rx mbuf %d' (%d)\n", i, j, rc);
14740                 return (1);
14741             }
14742         }
14743
14744         /* create dma map for the spare rx mbuf cluster */
14745         if (bus_dmamap_create(fp->rx_mbuf_tag,
14746                               BUS_DMA_NOWAIT,
14747                               &fp->rx_mbuf_spare_map)) {
14748             /* XXX unwind and free previous fastpath allocations */
14749             BLOGE(sc, "Failed to create dma map for "
14750                       "'fp %d spare rx mbuf' (%d)\n", i, rc);
14751             return (1);
14752         }
14753
14754         /***************************/
14755         /* FP RX SGE MBUF DMA MAPS */
14756         /***************************/
14757
14758         /* create a dma tag for the rx sge mbufs */
14759         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
14760                                 1,                  /* alignment */
14761                                 0,                  /* boundary limit */
14762                                 BUS_SPACE_MAXADDR,  /* restricted low */
14763                                 BUS_SPACE_MAXADDR,  /* restricted hi */
14764                                 NULL,               /* addr filter() */
14765                                 NULL,               /* addr filter() arg */
14766                                 BCM_PAGE_SIZE,      /* max map size */
14767                                 1,                  /* num discontinuous */
14768                                 BCM_PAGE_SIZE,      /* max seg size */
14769                                 0,                  /* flags */
14770                                 NULL,               /* lock() */
14771                                 NULL,               /* lock() arg */
14772                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
14773         if (rc != 0) {
14774             /* XXX unwind and free previous fastpath allocations */
14775             BLOGE(sc, "Failed to create dma tag for "
14776                       "'fp %d rx sge mbufs' (%d)\n", i, rc);
14777             return (1);
14778         }
14779
14780         /* create dma maps for the rx sge mbuf clusters */
14781         for (j = 0; j < RX_SGE_TOTAL; j++) {
14782             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
14783                                   BUS_DMA_NOWAIT,
14784                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
14785                 /* XXX unwind and free previous fastpath allocations */
14786                 BLOGE(sc, "Failed to create dma map for "
14787                           "'fp %d rx sge mbuf %d' (%d)\n", i, j, rc);
14788                 return (1);
14789             }
14790         }
14791
14792         /* create dma map for the spare rx sge mbuf cluster */
14793         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
14794                               BUS_DMA_NOWAIT,
14795                               &fp->rx_sge_mbuf_spare_map)) {
14796             /* XXX unwind and free previous fastpath allocations */
14797             BLOGE(sc, "Failed to create dma map for "
14798                       "'fp %d spare rx sge mbuf' (%d)\n", i, rc);
14799             return (1);
14800         }
14801
14802         /***************************/
14803         /* FP RX TPA MBUF DMA MAPS */
14804         /***************************/
14805
14806         /* create dma maps for the rx tpa mbuf clusters */
14807         max_agg_queues = MAX_AGG_QS(sc);
14808
14809         for (j = 0; j < max_agg_queues; j++) {
14810             if (bus_dmamap_create(fp->rx_mbuf_tag,
14811                                   BUS_DMA_NOWAIT,
14812                                   &fp->rx_tpa_info[j].bd.m_map)) {
14813                 /* XXX unwind and free previous fastpath allocations */
14814                 BLOGE(sc, "Failed to create dma map for "
14815                           "'fp %d rx tpa mbuf %d' (%d)\n", i, j, rc);
14816                 return (1);
14817             }
14818         }
14819
14820         /* create dma map for the spare rx tpa mbuf cluster */
14821         if (bus_dmamap_create(fp->rx_mbuf_tag,
14822                               BUS_DMA_NOWAIT,
14823                               &fp->rx_tpa_info_mbuf_spare_map)) {
14824             /* XXX unwind and free previous fastpath allocations */
14825             BLOGE(sc, "Failed to create dma map for "
14826                       "'fp %d spare rx tpa mbuf' (%d)\n", i, rc);
14827             return (1);
14828         }
14829
14830         bxe_init_sge_ring_bit_mask(fp);
14831     }
14832
14833     return (0);
14834 }
14835
14836 static void
14837 bxe_free_hsi_mem(struct bxe_softc *sc)
14838 {
14839     struct bxe_fastpath *fp;
14840     int max_agg_queues;
14841     int i, j;
14842
14843     if (sc->parent_dma_tag == NULL) {
14844         return; /* assume nothing was allocated */
14845     }
14846
14847     for (i = 0; i < sc->num_queues; i++) {
14848         fp = &sc->fp[i];
14849
14850         /*******************/
14851         /* FP STATUS BLOCK */
14852         /*******************/
14853
14854         bxe_dma_free(sc, &fp->sb_dma);
14855         memset(&fp->status_block, 0, sizeof(fp->status_block));
14856
14857         /******************/
14858         /* FP TX BD CHAIN */
14859         /******************/
14860
14861         bxe_dma_free(sc, &fp->tx_dma);
14862         fp->tx_chain = NULL;
14863
14864         /******************/
14865         /* FP RX BD CHAIN */
14866         /******************/
14867
14868         bxe_dma_free(sc, &fp->rx_dma);
14869         fp->rx_chain = NULL;
14870
14871         /*******************/
14872         /* FP RX RCQ CHAIN */
14873         /*******************/
14874
14875         bxe_dma_free(sc, &fp->rcq_dma);
14876         fp->rcq_chain = NULL;
14877
14878         /*******************/
14879         /* FP RX SGE CHAIN */
14880         /*******************/
14881
14882         bxe_dma_free(sc, &fp->rx_sge_dma);
14883         fp->rx_sge_chain = NULL;
14884
14885         /***********************/
14886         /* FP TX MBUF DMA MAPS */
14887         /***********************/
14888
14889         if (fp->tx_mbuf_tag != NULL) {
14890             for (j = 0; j < TX_BD_TOTAL; j++) {
14891                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
14892                     bus_dmamap_unload(fp->tx_mbuf_tag,
14893                                       fp->tx_mbuf_chain[j].m_map);
14894                     bus_dmamap_destroy(fp->tx_mbuf_tag,
14895                                        fp->tx_mbuf_chain[j].m_map);
14896                 }
14897             }
14898
14899             bus_dma_tag_destroy(fp->tx_mbuf_tag);
14900             fp->tx_mbuf_tag = NULL;
14901         }
14902
14903         /***********************/
14904         /* FP RX MBUF DMA MAPS */
14905         /***********************/
14906
14907         if (fp->rx_mbuf_tag != NULL) {
14908             for (j = 0; j < RX_BD_TOTAL; j++) {
14909                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
14910                     bus_dmamap_unload(fp->rx_mbuf_tag,
14911                                       fp->rx_mbuf_chain[j].m_map);
14912                     bus_dmamap_destroy(fp->rx_mbuf_tag,
14913                                        fp->rx_mbuf_chain[j].m_map);
14914                 }
14915             }
14916
14917             if (fp->rx_mbuf_spare_map != NULL) {
14918                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
14919                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
14920             }
14921
14922             /***************************/
14923             /* FP RX TPA MBUF DMA MAPS */
14924             /***************************/
14925
14926             max_agg_queues = MAX_AGG_QS(sc);
14927
14928             for (j = 0; j < max_agg_queues; j++) {
14929                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
14930                     bus_dmamap_unload(fp->rx_mbuf_tag,
14931                                       fp->rx_tpa_info[j].bd.m_map);
14932                     bus_dmamap_destroy(fp->rx_mbuf_tag,
14933                                        fp->rx_tpa_info[j].bd.m_map);
14934                 }
14935             }
14936
14937             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
14938                 bus_dmamap_unload(fp->rx_mbuf_tag,
14939                                   fp->rx_tpa_info_mbuf_spare_map);
14940                 bus_dmamap_destroy(fp->rx_mbuf_tag,
14941                                    fp->rx_tpa_info_mbuf_spare_map);
14942             }
14943
14944             bus_dma_tag_destroy(fp->rx_mbuf_tag);
14945             fp->rx_mbuf_tag = NULL;
14946         }
14947
14948         /***************************/
14949         /* FP RX SGE MBUF DMA MAPS */
14950         /***************************/
14951
14952         if (fp->rx_sge_mbuf_tag != NULL) {
14953             for (j = 0; j < RX_SGE_TOTAL; j++) {
14954                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
14955                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
14956                                       fp->rx_sge_mbuf_chain[j].m_map);
14957                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
14958                                        fp->rx_sge_mbuf_chain[j].m_map);
14959                 }
14960             }
14961
14962             if (fp->rx_sge_mbuf_spare_map != NULL) {
14963                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
14964                                   fp->rx_sge_mbuf_spare_map);
14965                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
14966                                    fp->rx_sge_mbuf_spare_map);
14967             }
14968
14969             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
14970             fp->rx_sge_mbuf_tag = NULL;
14971         }
14972     }
14973
14974     /***************************/
14975     /* FW DECOMPRESSION BUFFER */
14976     /***************************/
14977
14978     bxe_dma_free(sc, &sc->gz_buf_dma);
14979     sc->gz_buf = NULL;
14980     free(sc->gz_strm, M_DEVBUF);
14981     sc->gz_strm = NULL;
14982
14983     /*******************/
14984     /* SLOW PATH QUEUE */
14985     /*******************/
14986
14987     bxe_dma_free(sc, &sc->spq_dma);
14988     sc->spq = NULL;
14989
14990     /*************/
14991     /* SLOW PATH */
14992     /*************/
14993
14994     bxe_dma_free(sc, &sc->sp_dma);
14995     sc->sp = NULL;
14996
14997     /***************/
14998     /* EVENT QUEUE */
14999     /***************/
15000
15001     bxe_dma_free(sc, &sc->eq_dma);
15002     sc->eq = NULL;
15003
15004     /************************/
15005     /* DEFAULT STATUS BLOCK */
15006     /************************/
15007
15008     bxe_dma_free(sc, &sc->def_sb_dma);
15009     sc->def_sb = NULL;
15010
15011     bus_dma_tag_destroy(sc->parent_dma_tag);
15012     sc->parent_dma_tag = NULL;
15013 }
15014
15015 /*
15016  * Previous driver DMAE transaction may have occurred when pre-boot stage
15017  * ended and boot began. This would invalidate the addresses of the
15018  * transaction, resulting in was-error bit set in the PCI causing all
15019  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15020  * the interrupt which detected this from the pglueb and the was-done bit
15021  */
15022 static void
15023 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15024 {
15025     uint32_t val;
15026
15027     if (!CHIP_IS_E1x(sc)) {
15028         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15029         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15030             BLOGD(sc, DBG_LOAD,
15031                   "Clearing 'was-error' bit that was set in pglueb");
15032             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15033         }
15034     }
15035 }
15036
15037 static int
15038 bxe_prev_mcp_done(struct bxe_softc *sc)
15039 {
15040     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15041                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15042     if (!rc) {
15043         BLOGE(sc, "MCP response failure, aborting\n");
15044         return (-1);
15045     }
15046
15047     return (0);
15048 }
15049
15050 static struct bxe_prev_list_node *
15051 bxe_prev_path_get_entry(struct bxe_softc *sc)
15052 {
15053     struct bxe_prev_list_node *tmp;
15054
15055     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15056         if ((sc->pcie_bus == tmp->bus) &&
15057             (sc->pcie_device == tmp->slot) &&
15058             (SC_PATH(sc) == tmp->path)) {
15059             return (tmp);
15060         }
15061     }
15062
15063     return (NULL);
15064 }
15065
15066 static uint8_t
15067 bxe_prev_is_path_marked(struct bxe_softc *sc)
15068 {
15069     struct bxe_prev_list_node *tmp;
15070     int rc = FALSE;
15071
15072     mtx_lock(&bxe_prev_mtx);
15073
15074     tmp = bxe_prev_path_get_entry(sc);
15075     if (tmp) {
15076         if (tmp->aer) {
15077             BLOGD(sc, DBG_LOAD,
15078                   "Path %d/%d/%d was marked by AER\n",
15079                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15080         } else {
15081             rc = TRUE;
15082             BLOGD(sc, DBG_LOAD,
15083                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15084                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15085         }
15086     }
15087
15088     mtx_unlock(&bxe_prev_mtx);
15089
15090     return (rc);
15091 }
15092
15093 static int
15094 bxe_prev_mark_path(struct bxe_softc *sc,
15095                    uint8_t          after_undi)
15096 {
15097     struct bxe_prev_list_node *tmp;
15098
15099     mtx_lock(&bxe_prev_mtx);
15100
15101     /* Check whether the entry for this path already exists */
15102     tmp = bxe_prev_path_get_entry(sc);
15103     if (tmp) {
15104         if (!tmp->aer) {
15105             BLOGD(sc, DBG_LOAD,
15106                   "Re-marking AER in path %d/%d/%d\n",
15107                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15108         } else {
15109             BLOGD(sc, DBG_LOAD,
15110                   "Removing AER indication from path %d/%d/%d\n",
15111                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15112             tmp->aer = 0;
15113         }
15114
15115         mtx_unlock(&bxe_prev_mtx);
15116         return (0);
15117     }
15118
15119     mtx_unlock(&bxe_prev_mtx);
15120
15121     /* Create an entry for this path and add it */
15122     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15123                  (M_NOWAIT | M_ZERO));
15124     if (!tmp) {
15125         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15126         return (-1);
15127     }
15128
15129     tmp->bus  = sc->pcie_bus;
15130     tmp->slot = sc->pcie_device;
15131     tmp->path = SC_PATH(sc);
15132     tmp->aer  = 0;
15133     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15134
15135     mtx_lock(&bxe_prev_mtx);
15136
15137     BLOGD(sc, DBG_LOAD,
15138           "Marked path %d/%d/%d - finished previous unload\n",
15139           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15140     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15141
15142     mtx_unlock(&bxe_prev_mtx);
15143
15144     return (0);
15145 }
15146
15147 static int
15148 bxe_do_flr(struct bxe_softc *sc)
15149 {
15150     int i;
15151
15152     /* only E2 and onwards support FLR */
15153     if (CHIP_IS_E1x(sc)) {
15154         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15155         return (-1);
15156     }
15157
15158     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15159     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15160         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15161               sc->devinfo.bc_ver);
15162         return (-1);
15163     }
15164
15165     /* Wait for Transaction Pending bit clean */
15166     for (i = 0; i < 4; i++) {
15167         if (i) {
15168             DELAY(((1 << (i - 1)) * 100) * 1000);
15169         }
15170
15171         if (!bxe_is_pcie_pending(sc)) {
15172             goto clear;
15173         }
15174     }
15175
15176     BLOGE(sc, "PCIE transaction is not cleared, "
15177               "proceeding with reset anyway\n");
15178
15179 clear:
15180
15181     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15182     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15183
15184     return (0);
15185 }
15186
15187 struct bxe_mac_vals {
15188     uint32_t xmac_addr;
15189     uint32_t xmac_val;
15190     uint32_t emac_addr;
15191     uint32_t emac_val;
15192     uint32_t umac_addr;
15193     uint32_t umac_val;
15194     uint32_t bmac_addr;
15195     uint32_t bmac_val[2];
15196 };
15197
15198 static void
15199 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15200                           struct bxe_mac_vals *vals)
15201 {
15202     uint32_t val, base_addr, offset, mask, reset_reg;
15203     uint8_t mac_stopped = FALSE;
15204     uint8_t port = SC_PORT(sc);
15205     uint32_t wb_data[2];
15206
15207     /* reset addresses as they also mark which values were changed */
15208     vals->bmac_addr = 0;
15209     vals->umac_addr = 0;
15210     vals->xmac_addr = 0;
15211     vals->emac_addr = 0;
15212
15213     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15214
15215     if (!CHIP_IS_E3(sc)) {
15216         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15217         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15218         if ((mask & reset_reg) && val) {
15219             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15220             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15221                                     : NIG_REG_INGRESS_BMAC0_MEM;
15222             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15223                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15224
15225             /*
15226              * use rd/wr since we cannot use dmae. This is safe
15227              * since MCP won't access the bus due to the request
15228              * to unload, and no function on the path can be
15229              * loaded at this time.
15230              */
15231             wb_data[0] = REG_RD(sc, base_addr + offset);
15232             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15233             vals->bmac_addr = base_addr + offset;
15234             vals->bmac_val[0] = wb_data[0];
15235             vals->bmac_val[1] = wb_data[1];
15236             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15237             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15238             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15239         }
15240
15241         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15242         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15243         vals->emac_val = REG_RD(sc, vals->emac_addr);
15244         REG_WR(sc, vals->emac_addr, 0);
15245         mac_stopped = TRUE;
15246     } else {
15247         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15248             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15249             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15250             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15251             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15252             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15253             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15254             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15255             REG_WR(sc, vals->xmac_addr, 0);
15256             mac_stopped = TRUE;
15257         }
15258
15259         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15260         if (mask & reset_reg) {
15261             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15262             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15263             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15264             vals->umac_val = REG_RD(sc, vals->umac_addr);
15265             REG_WR(sc, vals->umac_addr, 0);
15266             mac_stopped = TRUE;
15267         }
15268     }
15269
15270     if (mac_stopped) {
15271         DELAY(20000);
15272     }
15273 }
15274
15275 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15276 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15277 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15278 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15279
15280 static void
15281 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15282                          uint8_t          port,
15283                          uint8_t          inc)
15284 {
15285     uint16_t rcq, bd;
15286     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15287
15288     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15289     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15290
15291     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15292     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15293
15294     BLOGD(sc, DBG_LOAD,
15295           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15296           port, bd, rcq);
15297 }
15298
15299 static int
15300 bxe_prev_unload_common(struct bxe_softc *sc)
15301 {
15302     uint32_t reset_reg, tmp_reg = 0, rc;
15303     uint8_t prev_undi = FALSE;
15304     struct bxe_mac_vals mac_vals;
15305     uint32_t timer_count = 1000;
15306     uint32_t prev_brb;
15307
15308     /*
15309      * It is possible a previous function received 'common' answer,
15310      * but hasn't loaded yet, therefore creating a scenario of
15311      * multiple functions receiving 'common' on the same path.
15312      */
15313     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15314
15315     memset(&mac_vals, 0, sizeof(mac_vals));
15316
15317     if (bxe_prev_is_path_marked(sc)) {
15318         return (bxe_prev_mcp_done(sc));
15319     }
15320
15321     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15322
15323     /* Reset should be performed after BRB is emptied */
15324     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15325         /* Close the MAC Rx to prevent BRB from filling up */
15326         bxe_prev_unload_close_mac(sc, &mac_vals);
15327
15328         /* close LLH filters towards the BRB */
15329         elink_set_rx_filter(&sc->link_params, 0);
15330
15331         /*
15332          * Check if the UNDI driver was previously loaded.
15333          * UNDI driver initializes CID offset for normal bell to 0x7
15334          */
15335         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15336             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15337             if (tmp_reg == 0x7) {
15338                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15339                 prev_undi = TRUE;
15340                 /* clear the UNDI indication */
15341                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15342                 /* clear possible idle check errors */
15343                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15344             }
15345         }
15346
15347         /* wait until BRB is empty */
15348         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15349         while (timer_count) {
15350             prev_brb = tmp_reg;
15351
15352             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15353             if (!tmp_reg) {
15354                 break;
15355             }
15356
15357             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15358
15359             /* reset timer as long as BRB actually gets emptied */
15360             if (prev_brb > tmp_reg) {
15361                 timer_count = 1000;
15362             } else {
15363                 timer_count--;
15364             }
15365
15366             /* If UNDI resides in memory, manually increment it */
15367             if (prev_undi) {
15368                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15369             }
15370
15371             DELAY(10);
15372         }
15373
15374         if (!timer_count) {
15375             BLOGE(sc, "Failed to empty BRB\n");
15376         }
15377     }
15378
15379     /* No packets are in the pipeline, path is ready for reset */
15380     bxe_reset_common(sc);
15381
15382     if (mac_vals.xmac_addr) {
15383         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15384     }
15385     if (mac_vals.umac_addr) {
15386         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15387     }
15388     if (mac_vals.emac_addr) {
15389         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15390     }
15391     if (mac_vals.bmac_addr) {
15392         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15393         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15394     }
15395
15396     rc = bxe_prev_mark_path(sc, prev_undi);
15397     if (rc) {
15398         bxe_prev_mcp_done(sc);
15399         return (rc);
15400     }
15401
15402     return (bxe_prev_mcp_done(sc));
15403 }
15404
15405 static int
15406 bxe_prev_unload_uncommon(struct bxe_softc *sc)
15407 {
15408     int rc;
15409
15410     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
15411
15412     /* Test if previous unload process was already finished for this path */
15413     if (bxe_prev_is_path_marked(sc)) {
15414         return (bxe_prev_mcp_done(sc));
15415     }
15416
15417     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
15418
15419     /*
15420      * If function has FLR capabilities, and existing FW version matches
15421      * the one required, then FLR will be sufficient to clean any residue
15422      * left by previous driver
15423      */
15424     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
15425     if (!rc) {
15426         /* fw version is good */
15427         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
15428         rc = bxe_do_flr(sc);
15429     }
15430
15431     if (!rc) {
15432         /* FLR was performed */
15433         BLOGD(sc, DBG_LOAD, "FLR successful\n");
15434         return (0);
15435     }
15436
15437     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
15438
15439     /* Close the MCP request, return failure*/
15440     rc = bxe_prev_mcp_done(sc);
15441     if (!rc) {
15442         rc = BXE_PREV_WAIT_NEEDED;
15443     }
15444
15445     return (rc);
15446 }
15447
15448 static int
15449 bxe_prev_unload(struct bxe_softc *sc)
15450 {
15451     int time_counter = 10;
15452     uint32_t fw, hw_lock_reg, hw_lock_val;
15453     uint32_t rc = 0;
15454
15455     /*
15456      * Clear HW from errors which may have resulted from an interrupted
15457      * DMAE transaction.
15458      */
15459     bxe_prev_interrupted_dmae(sc);
15460
15461     /* Release previously held locks */
15462     hw_lock_reg =
15463         (SC_FUNC(sc) <= 5) ?
15464             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
15465             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
15466
15467     hw_lock_val = (REG_RD(sc, hw_lock_reg));
15468     if (hw_lock_val) {
15469         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
15470             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
15471             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
15472                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
15473         }
15474         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
15475         REG_WR(sc, hw_lock_reg, 0xffffffff);
15476     } else {
15477         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
15478     }
15479
15480     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
15481         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
15482         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
15483     }
15484
15485     do {
15486         /* Lock MCP using an unload request */
15487         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
15488         if (!fw) {
15489             BLOGE(sc, "MCP response failure, aborting\n");
15490             rc = -1;
15491             break;
15492         }
15493
15494         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
15495             rc = bxe_prev_unload_common(sc);
15496             break;
15497         }
15498
15499         /* non-common reply from MCP night require looping */
15500         rc = bxe_prev_unload_uncommon(sc);
15501         if (rc != BXE_PREV_WAIT_NEEDED) {
15502             break;
15503         }
15504
15505         DELAY(20000);
15506     } while (--time_counter);
15507
15508     if (!time_counter || rc) {
15509         BLOGE(sc, "Failed to unload previous driver!"
15510             " time_counter %d rc %d\n", time_counter, rc);
15511         rc = -1;
15512     }
15513
15514     return (rc);
15515 }
15516
15517 void
15518 bxe_dcbx_set_state(struct bxe_softc *sc,
15519                    uint8_t          dcb_on,
15520                    uint32_t         dcbx_enabled)
15521 {
15522     if (!CHIP_IS_E1x(sc)) {
15523         sc->dcb_state = dcb_on;
15524         sc->dcbx_enabled = dcbx_enabled;
15525     } else {
15526         sc->dcb_state = FALSE;
15527         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
15528     }
15529     BLOGD(sc, DBG_LOAD,
15530           "DCB state [%s:%s]\n",
15531           dcb_on ? "ON" : "OFF",
15532           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
15533           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
15534           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
15535           "on-chip with negotiation" : "invalid");
15536 }
15537
15538 /* must be called after sriov-enable */
15539 static int
15540 bxe_set_qm_cid_count(struct bxe_softc *sc)
15541 {
15542     int cid_count = BXE_L2_MAX_CID(sc);
15543
15544     if (IS_SRIOV(sc)) {
15545         cid_count += BXE_VF_CIDS;
15546     }
15547
15548     if (CNIC_SUPPORT(sc)) {
15549         cid_count += CNIC_CID_MAX;
15550     }
15551
15552     return (roundup(cid_count, QM_CID_ROUND));
15553 }
15554
15555 static void
15556 bxe_init_multi_cos(struct bxe_softc *sc)
15557 {
15558     int pri, cos;
15559
15560     uint32_t pri_map = 0; /* XXX change to user config */
15561
15562     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
15563         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
15564         if (cos < sc->max_cos) {
15565             sc->prio_to_cos[pri] = cos;
15566         } else {
15567             BLOGW(sc, "Invalid COS %d for priority %d "
15568                       "(max COS is %d), setting to 0\n",
15569                   cos, pri, (sc->max_cos - 1));
15570             sc->prio_to_cos[pri] = 0;
15571         }
15572     }
15573 }
15574
15575 static int
15576 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
15577 {
15578     struct bxe_softc *sc;
15579     int error, result;
15580
15581     result = 0;
15582     error = sysctl_handle_int(oidp, &result, 0, req);
15583
15584     if (error || !req->newptr) {
15585         return (error);
15586     }
15587
15588     if (result == 1) {
15589         uint32_t  temp;
15590         sc = (struct bxe_softc *)arg1;
15591
15592         BLOGI(sc, "... dumping driver state ...\n");
15593         temp = SHMEM2_RD(sc, temperature_in_half_celsius);
15594         BLOGI(sc, "\t Device Temperature = %d Celsius\n", (temp/2));
15595     }
15596
15597     return (error);
15598 }
15599
15600 static int
15601 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
15602 {
15603     struct bxe_softc *sc = (struct bxe_softc *)arg1;
15604     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
15605     uint32_t *offset;
15606     uint64_t value = 0;
15607     int index = (int)arg2;
15608
15609     if (index >= BXE_NUM_ETH_STATS) {
15610         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
15611         return (-1);
15612     }
15613
15614     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
15615
15616     switch (bxe_eth_stats_arr[index].size) {
15617     case 4:
15618         value = (uint64_t)*offset;
15619         break;
15620     case 8:
15621         value = HILO_U64(*offset, *(offset + 1));
15622         break;
15623     default:
15624         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
15625               index, bxe_eth_stats_arr[index].size);
15626         return (-1);
15627     }
15628
15629     return (sysctl_handle_64(oidp, &value, 0, req));
15630 }
15631
15632 static int
15633 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
15634 {
15635     struct bxe_softc *sc = (struct bxe_softc *)arg1;
15636     uint32_t *eth_stats;
15637     uint32_t *offset;
15638     uint64_t value = 0;
15639     uint32_t q_stat = (uint32_t)arg2;
15640     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
15641     uint32_t index = (q_stat & 0xffff);
15642
15643     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
15644
15645     if (index >= BXE_NUM_ETH_Q_STATS) {
15646         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
15647         return (-1);
15648     }
15649
15650     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
15651
15652     switch (bxe_eth_q_stats_arr[index].size) {
15653     case 4:
15654         value = (uint64_t)*offset;
15655         break;
15656     case 8:
15657         value = HILO_U64(*offset, *(offset + 1));
15658         break;
15659     default:
15660         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
15661               index, bxe_eth_q_stats_arr[index].size);
15662         return (-1);
15663     }
15664
15665     return (sysctl_handle_64(oidp, &value, 0, req));
15666 }
15667
15668 static void bxe_force_link_reset(struct bxe_softc *sc)
15669 {
15670
15671         bxe_acquire_phy_lock(sc);
15672         elink_link_reset(&sc->link_params, &sc->link_vars, 1);
15673         bxe_release_phy_lock(sc);
15674 }
15675
15676 static int
15677 bxe_sysctl_pauseparam(SYSCTL_HANDLER_ARGS)
15678 {
15679         struct bxe_softc *sc = (struct bxe_softc *)arg1;;
15680         uint32_t cfg_idx = bxe_get_link_cfg_idx(sc);
15681         int rc = 0;
15682         int error;
15683         int result;
15684
15685
15686         error = sysctl_handle_int(oidp, &sc->bxe_pause_param, 0, req);
15687
15688         if (error || !req->newptr) {
15689                 return (error);
15690         }
15691         if ((sc->bxe_pause_param < 0) ||  (sc->bxe_pause_param > 8)) {
15692                 BLOGW(sc, "invalid pause param (%d) - use intergers between 1 & 8\n",sc->bxe_pause_param);
15693                 sc->bxe_pause_param = 8;
15694         }
15695
15696         result = (sc->bxe_pause_param << PORT_FEATURE_FLOW_CONTROL_SHIFT);
15697
15698
15699         if((result & 0x400) && !(sc->port.supported[cfg_idx] & ELINK_SUPPORTED_Autoneg))  {
15700                         BLOGW(sc, "Does not support Autoneg pause_param %d\n", sc->bxe_pause_param);
15701                         return -EINVAL;
15702         }
15703
15704         if(IS_MF(sc))
15705                 return 0;
15706        sc->link_params.req_flow_ctrl[cfg_idx] = ELINK_FLOW_CTRL_AUTO;
15707         if(result & ELINK_FLOW_CTRL_RX)
15708                 sc->link_params.req_flow_ctrl[cfg_idx] |= ELINK_FLOW_CTRL_RX;
15709
15710         if(result & ELINK_FLOW_CTRL_TX)
15711                 sc->link_params.req_flow_ctrl[cfg_idx] |= ELINK_FLOW_CTRL_TX;
15712         if(sc->link_params.req_flow_ctrl[cfg_idx] == ELINK_FLOW_CTRL_AUTO)
15713                 sc->link_params.req_flow_ctrl[cfg_idx] = ELINK_FLOW_CTRL_NONE;
15714
15715         if(result & 0x400) {
15716                 if (sc->link_params.req_line_speed[cfg_idx] == ELINK_SPEED_AUTO_NEG) {
15717                         sc->link_params.req_flow_ctrl[cfg_idx] =
15718                                 ELINK_FLOW_CTRL_AUTO;
15719                 }
15720                 sc->link_params.req_fc_auto_adv = 0;
15721                 if (result & ELINK_FLOW_CTRL_RX)
15722                         sc->link_params.req_fc_auto_adv |= ELINK_FLOW_CTRL_RX;
15723
15724                 if (result & ELINK_FLOW_CTRL_TX)
15725                         sc->link_params.req_fc_auto_adv |= ELINK_FLOW_CTRL_TX;
15726                 if (!sc->link_params.req_fc_auto_adv)
15727                         sc->link_params.req_fc_auto_adv |= ELINK_FLOW_CTRL_NONE;
15728         }
15729          if (IS_PF(sc)) {
15730                         if (sc->link_vars.link_up) {
15731                                 bxe_stats_handle(sc, STATS_EVENT_STOP);
15732                         }
15733                         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
15734                         bxe_force_link_reset(sc);
15735                         bxe_acquire_phy_lock(sc);
15736
15737                         rc = elink_phy_init(&sc->link_params, &sc->link_vars);
15738
15739                         bxe_release_phy_lock(sc);
15740
15741                         bxe_calc_fc_adv(sc);
15742                         }
15743         }
15744         return rc;
15745 }
15746
15747
15748 static void
15749 bxe_add_sysctls(struct bxe_softc *sc)
15750 {
15751     struct sysctl_ctx_list *ctx;
15752     struct sysctl_oid_list *children;
15753     struct sysctl_oid *queue_top, *queue;
15754     struct sysctl_oid_list *queue_top_children, *queue_children;
15755     char queue_num_buf[32];
15756     uint32_t q_stat;
15757     int i, j;
15758
15759     ctx = device_get_sysctl_ctx(sc->dev);
15760     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
15761
15762     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
15763                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
15764                       "version");
15765
15766     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
15767              BCM_5710_FW_MAJOR_VERSION,
15768              BCM_5710_FW_MINOR_VERSION,
15769              BCM_5710_FW_REVISION_VERSION,
15770              BCM_5710_FW_ENGINEERING_VERSION);
15771
15772     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
15773         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
15774          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
15775          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
15776          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
15777                                                                 "Unknown"));
15778     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
15779                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
15780                     "multifunction vnics per port");
15781
15782     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
15783         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
15784          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
15785          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
15786                                               "???GT/s"),
15787         sc->devinfo.pcie_link_width);
15788
15789     sc->debug = bxe_debug;
15790
15791 #if __FreeBSD_version >= 900000
15792     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
15793                       CTLFLAG_RD, sc->devinfo.bc_ver_str, 0,
15794                       "bootcode version");
15795     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
15796                       CTLFLAG_RD, sc->fw_ver_str, 0,
15797                       "firmware version");
15798     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
15799                       CTLFLAG_RD, sc->mf_mode_str, 0,
15800                       "multifunction mode");
15801     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
15802                       CTLFLAG_RD, sc->mac_addr_str, 0,
15803                       "mac address");
15804     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
15805                       CTLFLAG_RD, sc->pci_link_str, 0,
15806                       "pci link status");
15807     SYSCTL_ADD_ULONG(ctx, children, OID_AUTO, "debug",
15808                     CTLFLAG_RW, &sc->debug,
15809                     "debug logging mode");
15810 #else
15811     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
15812                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
15813                       "bootcode version");
15814     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
15815                       CTLFLAG_RD, &sc->fw_ver_str, 0,
15816                       "firmware version");
15817     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
15818                       CTLFLAG_RD, &sc->mf_mode_str, 0,
15819                       "multifunction mode");
15820     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
15821                       CTLFLAG_RD, &sc->mac_addr_str, 0,
15822                       "mac address");
15823     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
15824                       CTLFLAG_RD, &sc->pci_link_str, 0,
15825                       "pci link status");
15826     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
15827                     CTLFLAG_RW, &sc->debug, 0,
15828                     "debug logging mode");
15829 #endif /* #if __FreeBSD_version >= 900000 */
15830
15831     sc->trigger_grcdump = 0;
15832     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "trigger_grcdump",
15833                    CTLFLAG_RW, &sc->trigger_grcdump, 0,
15834                    "trigger grcdump should be invoked"
15835                    "  before collecting grcdump");
15836
15837     sc->grcdump_started = 0;
15838     sc->grcdump_done = 0;
15839     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "grcdump_done",
15840                    CTLFLAG_RD, &sc->grcdump_done, 0,
15841                    "set by driver when grcdump is done");
15842
15843     sc->rx_budget = bxe_rx_budget;
15844     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
15845                     CTLFLAG_RW, &sc->rx_budget, 0,
15846                     "rx processing budget");
15847
15848    SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "pause_param",
15849                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
15850                     bxe_sysctl_pauseparam, "IU",
15851                     "need pause frames- DEF:0/TX:1/RX:2/BOTH:3/AUTO:4/AUTOTX:5/AUTORX:6/AUTORXTX:7/NONE:8");
15852
15853
15854     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
15855                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
15856                     bxe_sysctl_state, "IU", "dump driver state");
15857
15858     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
15859         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
15860                         bxe_eth_stats_arr[i].string,
15861                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
15862                         bxe_sysctl_eth_stat, "LU",
15863                         bxe_eth_stats_arr[i].string);
15864     }
15865
15866     /* add a new parent node for all queues "dev.bxe.#.queue" */
15867     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
15868                                 CTLFLAG_RD, NULL, "queue");
15869     queue_top_children = SYSCTL_CHILDREN(queue_top);
15870
15871     for (i = 0; i < sc->num_queues; i++) {
15872         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
15873         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
15874         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
15875                                 queue_num_buf, CTLFLAG_RD, NULL,
15876                                 "single queue");
15877         queue_children = SYSCTL_CHILDREN(queue);
15878
15879         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
15880             q_stat = ((i << 16) | j);
15881             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
15882                             bxe_eth_q_stats_arr[j].string,
15883                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
15884                             bxe_sysctl_eth_q_stat, "LU",
15885                             bxe_eth_q_stats_arr[j].string);
15886         }
15887     }
15888 }
15889
15890 static int
15891 bxe_alloc_buf_rings(struct bxe_softc *sc)
15892 {
15893 #if __FreeBSD_version >= 901504
15894
15895     int i;
15896     struct bxe_fastpath *fp;
15897
15898     for (i = 0; i < sc->num_queues; i++) {
15899
15900         fp = &sc->fp[i];
15901
15902         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
15903                                    M_NOWAIT, &fp->tx_mtx);
15904         if (fp->tx_br == NULL)
15905             return (-1);
15906     }
15907 #endif
15908     return (0);
15909 }
15910
15911 static void
15912 bxe_free_buf_rings(struct bxe_softc *sc)
15913 {
15914 #if __FreeBSD_version >= 901504
15915
15916     int i;
15917     struct bxe_fastpath *fp;
15918
15919     for (i = 0; i < sc->num_queues; i++) {
15920
15921         fp = &sc->fp[i];
15922
15923         if (fp->tx_br) {
15924             buf_ring_free(fp->tx_br, M_DEVBUF);
15925             fp->tx_br = NULL;
15926         }
15927     }
15928
15929 #endif
15930 }
15931
15932 static void
15933 bxe_init_fp_mutexs(struct bxe_softc *sc)
15934 {
15935     int i;
15936     struct bxe_fastpath *fp;
15937
15938     for (i = 0; i < sc->num_queues; i++) {
15939
15940         fp = &sc->fp[i];
15941
15942         snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
15943             "bxe%d_fp%d_tx_lock", sc->unit, i);
15944         mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
15945
15946         snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
15947             "bxe%d_fp%d_rx_lock", sc->unit, i);
15948         mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
15949     }
15950 }
15951
15952 static void
15953 bxe_destroy_fp_mutexs(struct bxe_softc *sc)
15954 {
15955     int i;
15956     struct bxe_fastpath *fp;
15957
15958     for (i = 0; i < sc->num_queues; i++) {
15959
15960         fp = &sc->fp[i];
15961
15962         if (mtx_initialized(&fp->tx_mtx)) {
15963             mtx_destroy(&fp->tx_mtx);
15964         }
15965
15966         if (mtx_initialized(&fp->rx_mtx)) {
15967             mtx_destroy(&fp->rx_mtx);
15968         }
15969     }
15970 }
15971
15972
15973 /*
15974  * Device attach function.
15975  *
15976  * Allocates device resources, performs secondary chip identification, and
15977  * initializes driver instance variables. This function is called from driver
15978  * load after a successful probe.
15979  *
15980  * Returns:
15981  *   0 = Success, >0 = Failure
15982  */
15983 static int
15984 bxe_attach(device_t dev)
15985 {
15986     struct bxe_softc *sc;
15987
15988     sc = device_get_softc(dev);
15989
15990     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
15991
15992     sc->state = BXE_STATE_CLOSED;
15993
15994     sc->dev  = dev;
15995     sc->unit = device_get_unit(dev);
15996
15997     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
15998
15999     sc->pcie_bus    = pci_get_bus(dev);
16000     sc->pcie_device = pci_get_slot(dev);
16001     sc->pcie_func   = pci_get_function(dev);
16002
16003     /* enable bus master capability */
16004     pci_enable_busmaster(dev);
16005
16006     /* get the BARs */
16007     if (bxe_allocate_bars(sc) != 0) {
16008         return (ENXIO);
16009     }
16010
16011     /* initialize the mutexes */
16012     bxe_init_mutexes(sc);
16013
16014     /* prepare the periodic callout */
16015     callout_init(&sc->periodic_callout, 0);
16016
16017     /* prepare the chip taskqueue */
16018     sc->chip_tq_flags = CHIP_TQ_NONE;
16019     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16020              "bxe%d_chip_tq", sc->unit);
16021     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16022     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16023                                    taskqueue_thread_enqueue,
16024                                    &sc->chip_tq);
16025     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16026                             "%s", sc->chip_tq_name);
16027
16028     /* get device info and set params */
16029     if (bxe_get_device_info(sc) != 0) {
16030         BLOGE(sc, "getting device info\n");
16031         bxe_deallocate_bars(sc);
16032         pci_disable_busmaster(dev);
16033         return (ENXIO);
16034     }
16035
16036     /* get final misc params */
16037     bxe_get_params(sc);
16038
16039     /* set the default MTU (changed via ifconfig) */
16040     sc->mtu = ETHERMTU;
16041
16042     bxe_set_modes_bitmap(sc);
16043
16044     /* XXX
16045      * If in AFEX mode and the function is configured for FCoE
16046      * then bail... no L2 allowed.
16047      */
16048
16049     /* get phy settings from shmem and 'and' against admin settings */
16050     bxe_get_phy_info(sc);
16051
16052     /* initialize the FreeBSD ifnet interface */
16053     if (bxe_init_ifnet(sc) != 0) {
16054         bxe_release_mutexes(sc);
16055         bxe_deallocate_bars(sc);
16056         pci_disable_busmaster(dev);
16057         return (ENXIO);
16058     }
16059
16060     if (bxe_add_cdev(sc) != 0) {
16061         if (sc->ifnet != NULL) {
16062             ether_ifdetach(sc->ifnet);
16063         }
16064         ifmedia_removeall(&sc->ifmedia);
16065         bxe_release_mutexes(sc);
16066         bxe_deallocate_bars(sc);
16067         pci_disable_busmaster(dev);
16068         return (ENXIO);
16069     }
16070
16071     /* allocate device interrupts */
16072     if (bxe_interrupt_alloc(sc) != 0) {
16073         bxe_del_cdev(sc);
16074         if (sc->ifnet != NULL) {
16075             ether_ifdetach(sc->ifnet);
16076         }
16077         ifmedia_removeall(&sc->ifmedia);
16078         bxe_release_mutexes(sc);
16079         bxe_deallocate_bars(sc);
16080         pci_disable_busmaster(dev);
16081         return (ENXIO);
16082     }
16083
16084     bxe_init_fp_mutexs(sc);
16085
16086     if (bxe_alloc_buf_rings(sc) != 0) {
16087         bxe_free_buf_rings(sc);
16088         bxe_interrupt_free(sc);
16089         bxe_del_cdev(sc);
16090         if (sc->ifnet != NULL) {
16091             ether_ifdetach(sc->ifnet);
16092         }
16093         ifmedia_removeall(&sc->ifmedia);
16094         bxe_release_mutexes(sc);
16095         bxe_deallocate_bars(sc);
16096         pci_disable_busmaster(dev);
16097         return (ENXIO);
16098     }
16099
16100     /* allocate ilt */
16101     if (bxe_alloc_ilt_mem(sc) != 0) {
16102         bxe_free_buf_rings(sc);
16103         bxe_interrupt_free(sc);
16104         bxe_del_cdev(sc);
16105         if (sc->ifnet != NULL) {
16106             ether_ifdetach(sc->ifnet);
16107         }
16108         ifmedia_removeall(&sc->ifmedia);
16109         bxe_release_mutexes(sc);
16110         bxe_deallocate_bars(sc);
16111         pci_disable_busmaster(dev);
16112         return (ENXIO);
16113     }
16114
16115     /* allocate the host hardware/software hsi structures */
16116     if (bxe_alloc_hsi_mem(sc) != 0) {
16117         bxe_free_ilt_mem(sc);
16118         bxe_free_buf_rings(sc);
16119         bxe_interrupt_free(sc);
16120         bxe_del_cdev(sc);
16121         if (sc->ifnet != NULL) {
16122             ether_ifdetach(sc->ifnet);
16123         }
16124         ifmedia_removeall(&sc->ifmedia);
16125         bxe_release_mutexes(sc);
16126         bxe_deallocate_bars(sc);
16127         pci_disable_busmaster(dev);
16128         return (ENXIO);
16129     }
16130
16131     /* need to reset chip if UNDI was active */
16132     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16133         /* init fw_seq */
16134         sc->fw_seq =
16135             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16136              DRV_MSG_SEQ_NUMBER_MASK);
16137         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16138         bxe_prev_unload(sc);
16139     }
16140
16141 #if 1
16142     /* XXX */
16143     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16144 #else
16145     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16146         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16147         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16148         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16149         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16150         bxe_dcbx_init_params(sc);
16151     } else {
16152         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16153     }
16154 #endif
16155
16156     /* calculate qm_cid_count */
16157     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16158     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16159
16160     sc->max_cos = 1;
16161     bxe_init_multi_cos(sc);
16162
16163     bxe_add_sysctls(sc);
16164
16165     return (0);
16166 }
16167
16168 /*
16169  * Device detach function.
16170  *
16171  * Stops the controller, resets the controller, and releases resources.
16172  *
16173  * Returns:
16174  *   0 = Success, >0 = Failure
16175  */
16176 static int
16177 bxe_detach(device_t dev)
16178 {
16179     struct bxe_softc *sc;
16180     struct ifnet *ifp;
16181
16182     sc = device_get_softc(dev);
16183
16184     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16185
16186     ifp = sc->ifnet;
16187     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16188         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16189         return(EBUSY);
16190     }
16191
16192     bxe_del_cdev(sc);
16193
16194     /* stop the periodic callout */
16195     bxe_periodic_stop(sc);
16196
16197     /* stop the chip taskqueue */
16198     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16199     if (sc->chip_tq) {
16200         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16201         taskqueue_free(sc->chip_tq);
16202         sc->chip_tq = NULL;
16203     }
16204
16205     /* stop and reset the controller if it was open */
16206     if (sc->state != BXE_STATE_CLOSED) {
16207         BXE_CORE_LOCK(sc);
16208         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16209         sc->state = BXE_STATE_DISABLED;
16210         BXE_CORE_UNLOCK(sc);
16211     }
16212
16213     /* release the network interface */
16214     if (ifp != NULL) {
16215         ether_ifdetach(ifp);
16216     }
16217     ifmedia_removeall(&sc->ifmedia);
16218
16219     /* XXX do the following based on driver state... */
16220
16221     /* free the host hardware/software hsi structures */
16222     bxe_free_hsi_mem(sc);
16223
16224     /* free ilt */
16225     bxe_free_ilt_mem(sc);
16226
16227     bxe_free_buf_rings(sc);
16228
16229     /* release the interrupts */
16230     bxe_interrupt_free(sc);
16231
16232     /* Release the mutexes*/
16233     bxe_destroy_fp_mutexs(sc);
16234     bxe_release_mutexes(sc);
16235
16236
16237     /* Release the PCIe BAR mapped memory */
16238     bxe_deallocate_bars(sc);
16239
16240     /* Release the FreeBSD interface. */
16241     if (sc->ifnet != NULL) {
16242         if_free(sc->ifnet);
16243     }
16244
16245     pci_disable_busmaster(dev);
16246
16247     return (0);
16248 }
16249
16250 /*
16251  * Device shutdown function.
16252  *
16253  * Stops and resets the controller.
16254  *
16255  * Returns:
16256  *   Nothing
16257  */
16258 static int
16259 bxe_shutdown(device_t dev)
16260 {
16261     struct bxe_softc *sc;
16262
16263     sc = device_get_softc(dev);
16264
16265     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16266
16267     /* stop the periodic callout */
16268     bxe_periodic_stop(sc);
16269
16270     BXE_CORE_LOCK(sc);
16271     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16272     BXE_CORE_UNLOCK(sc);
16273
16274     return (0);
16275 }
16276
16277 void
16278 bxe_igu_ack_sb(struct bxe_softc *sc,
16279                uint8_t          igu_sb_id,
16280                uint8_t          segment,
16281                uint16_t         index,
16282                uint8_t          op,
16283                uint8_t          update)
16284 {
16285     uint32_t igu_addr = sc->igu_base_addr;
16286     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16287     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16288 }
16289
16290 static void
16291 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16292                      uint8_t          func,
16293                      uint8_t          idu_sb_id,
16294                      uint8_t          is_pf)
16295 {
16296     uint32_t data, ctl, cnt = 100;
16297     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16298     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16299     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16300     uint32_t sb_bit =  1 << (idu_sb_id%32);
16301     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16302     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16303
16304     /* Not supported in BC mode */
16305     if (CHIP_INT_MODE_IS_BC(sc)) {
16306         return;
16307     }
16308
16309     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16310              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16311             IGU_REGULAR_CLEANUP_SET |
16312             IGU_REGULAR_BCLEANUP);
16313
16314     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16315            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16316            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16317
16318     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16319             data, igu_addr_data);
16320     REG_WR(sc, igu_addr_data, data);
16321
16322     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16323                       BUS_SPACE_BARRIER_WRITE);
16324     mb();
16325
16326     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16327             ctl, igu_addr_ctl);
16328     REG_WR(sc, igu_addr_ctl, ctl);
16329
16330     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16331                       BUS_SPACE_BARRIER_WRITE);
16332     mb();
16333
16334     /* wait for clean up to finish */
16335     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16336         DELAY(20000);
16337     }
16338
16339     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16340         BLOGD(sc, DBG_LOAD,
16341               "Unable to finish IGU cleanup: "
16342               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16343               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16344     }
16345 }
16346
16347 static void
16348 bxe_igu_clear_sb(struct bxe_softc *sc,
16349                  uint8_t          idu_sb_id)
16350 {
16351     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16352 }
16353
16354
16355
16356
16357
16358
16359
16360 /*******************/
16361 /* ECORE CALLBACKS */
16362 /*******************/
16363
16364 static void
16365 bxe_reset_common(struct bxe_softc *sc)
16366 {
16367     uint32_t val = 0x1400;
16368
16369     /* reset_common */
16370     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16371
16372     if (CHIP_IS_E3(sc)) {
16373         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16374         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16375     }
16376
16377     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16378 }
16379
16380 static void
16381 bxe_common_init_phy(struct bxe_softc *sc)
16382 {
16383     uint32_t shmem_base[2];
16384     uint32_t shmem2_base[2];
16385
16386     /* Avoid common init in case MFW supports LFA */
16387     if (SHMEM2_RD(sc, size) >
16388         (uint32_t)offsetof(struct shmem2_region,
16389                            lfa_host_addr[SC_PORT(sc)])) {
16390         return;
16391     }
16392
16393     shmem_base[0]  = sc->devinfo.shmem_base;
16394     shmem2_base[0] = sc->devinfo.shmem2_base;
16395
16396     if (!CHIP_IS_E1x(sc)) {
16397         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16398         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16399     }
16400
16401     bxe_acquire_phy_lock(sc);
16402     elink_common_init_phy(sc, shmem_base, shmem2_base,
16403                           sc->devinfo.chip_id, 0);
16404     bxe_release_phy_lock(sc);
16405 }
16406
16407 static void
16408 bxe_pf_disable(struct bxe_softc *sc)
16409 {
16410     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16411
16412     val &= ~IGU_PF_CONF_FUNC_EN;
16413
16414     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16415     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16416     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16417 }
16418
16419 static void
16420 bxe_init_pxp(struct bxe_softc *sc)
16421 {
16422     uint16_t devctl;
16423     int r_order, w_order;
16424
16425     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16426
16427     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16428
16429     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16430
16431     if (sc->mrrs == -1) {
16432         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16433     } else {
16434         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16435         r_order = sc->mrrs;
16436     }
16437
16438     ecore_init_pxp_arb(sc, r_order, w_order);
16439 }
16440
16441 static uint32_t
16442 bxe_get_pretend_reg(struct bxe_softc *sc)
16443 {
16444     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16445     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16446     return (base + (SC_ABS_FUNC(sc)) * stride);
16447 }
16448
16449 /*
16450  * Called only on E1H or E2.
16451  * When pretending to be PF, the pretend value is the function number 0..7.
16452  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16453  * combination.
16454  */
16455 static int
16456 bxe_pretend_func(struct bxe_softc *sc,
16457                  uint16_t         pretend_func_val)
16458 {
16459     uint32_t pretend_reg;
16460
16461     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16462         return (-1);
16463     }
16464
16465     /* get my own pretend register */
16466     pretend_reg = bxe_get_pretend_reg(sc);
16467     REG_WR(sc, pretend_reg, pretend_func_val);
16468     REG_RD(sc, pretend_reg);
16469     return (0);
16470 }
16471
16472 static void
16473 bxe_iov_init_dmae(struct bxe_softc *sc)
16474 {
16475     return;
16476 }
16477
16478 static void
16479 bxe_iov_init_dq(struct bxe_softc *sc)
16480 {
16481     return;
16482 }
16483
16484 /* send a NIG loopback debug packet */
16485 static void
16486 bxe_lb_pckt(struct bxe_softc *sc)
16487 {
16488     uint32_t wb_write[3];
16489
16490     /* Ethernet source and destination addresses */
16491     wb_write[0] = 0x55555555;
16492     wb_write[1] = 0x55555555;
16493     wb_write[2] = 0x20;     /* SOP */
16494     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16495
16496     /* NON-IP protocol */
16497     wb_write[0] = 0x09000000;
16498     wb_write[1] = 0x55555555;
16499     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16500     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16501 }
16502
16503 /*
16504  * Some of the internal memories are not directly readable from the driver.
16505  * To test them we send debug packets.
16506  */
16507 static int
16508 bxe_int_mem_test(struct bxe_softc *sc)
16509 {
16510     int factor;
16511     int count, i;
16512     uint32_t val = 0;
16513
16514     if (CHIP_REV_IS_FPGA(sc)) {
16515         factor = 120;
16516     } else if (CHIP_REV_IS_EMUL(sc)) {
16517         factor = 200;
16518     } else {
16519         factor = 1;
16520     }
16521
16522     /* disable inputs of parser neighbor blocks */
16523     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16524     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16525     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16526     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16527
16528     /*  write 0 to parser credits for CFC search request */
16529     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16530
16531     /* send Ethernet packet */
16532     bxe_lb_pckt(sc);
16533
16534     /* TODO do i reset NIG statistic? */
16535     /* Wait until NIG register shows 1 packet of size 0x10 */
16536     count = 1000 * factor;
16537     while (count) {
16538         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16539         val = *BXE_SP(sc, wb_data[0]);
16540         if (val == 0x10) {
16541             break;
16542         }
16543
16544         DELAY(10000);
16545         count--;
16546     }
16547
16548     if (val != 0x10) {
16549         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16550         return (-1);
16551     }
16552
16553     /* wait until PRS register shows 1 packet */
16554     count = (1000 * factor);
16555     while (count) {
16556         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16557         if (val == 1) {
16558             break;
16559         }
16560
16561         DELAY(10000);
16562         count--;
16563     }
16564
16565     if (val != 0x1) {
16566         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16567         return (-2);
16568     }
16569
16570     /* Reset and init BRB, PRS */
16571     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16572     DELAY(50000);
16573     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16574     DELAY(50000);
16575     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16576     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16577
16578     /* Disable inputs of parser neighbor blocks */
16579     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16580     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16581     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16582     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16583
16584     /* Write 0 to parser credits for CFC search request */
16585     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16586
16587     /* send 10 Ethernet packets */
16588     for (i = 0; i < 10; i++) {
16589         bxe_lb_pckt(sc);
16590     }
16591
16592     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
16593     count = (1000 * factor);
16594     while (count) {
16595         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16596         val = *BXE_SP(sc, wb_data[0]);
16597         if (val == 0xb0) {
16598             break;
16599         }
16600
16601         DELAY(10000);
16602         count--;
16603     }
16604
16605     if (val != 0xb0) {
16606         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16607         return (-3);
16608     }
16609
16610     /* Wait until PRS register shows 2 packets */
16611     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16612     if (val != 2) {
16613         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16614     }
16615
16616     /* Write 1 to parser credits for CFC search request */
16617     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
16618
16619     /* Wait until PRS register shows 3 packets */
16620     DELAY(10000 * factor);
16621
16622     /* Wait until NIG register shows 1 packet of size 0x10 */
16623     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16624     if (val != 3) {
16625         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16626     }
16627
16628     /* clear NIG EOP FIFO */
16629     for (i = 0; i < 11; i++) {
16630         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
16631     }
16632
16633     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
16634     if (val != 1) {
16635         BLOGE(sc, "clear of NIG failed val=0x%x\n", val);
16636         return (-4);
16637     }
16638
16639     /* Reset and init BRB, PRS, NIG */
16640     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16641     DELAY(50000);
16642     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
16643     DELAY(50000);
16644     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
16645     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
16646     if (!CNIC_SUPPORT(sc)) {
16647         /* set NIC mode */
16648         REG_WR(sc, PRS_REG_NIC_MODE, 1);
16649     }
16650
16651     /* Enable inputs of parser neighbor blocks */
16652     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
16653     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
16654     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
16655     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
16656
16657     return (0);
16658 }
16659
16660 static void
16661 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
16662 {
16663     int is_required;
16664     uint32_t val;
16665     int port;
16666
16667     is_required = 0;
16668     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
16669            SHARED_HW_CFG_FAN_FAILURE_MASK);
16670
16671     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
16672         is_required = 1;
16673     }
16674     /*
16675      * The fan failure mechanism is usually related to the PHY type since
16676      * the power consumption of the board is affected by the PHY. Currently,
16677      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
16678      */
16679     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
16680         for (port = PORT_0; port < PORT_MAX; port++) {
16681             is_required |= elink_fan_failure_det_req(sc,
16682                                                      sc->devinfo.shmem_base,
16683                                                      sc->devinfo.shmem2_base,
16684                                                      port);
16685         }
16686     }
16687
16688     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
16689
16690     if (is_required == 0) {
16691         return;
16692     }
16693
16694     /* Fan failure is indicated by SPIO 5 */
16695     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
16696
16697     /* set to active low mode */
16698     val = REG_RD(sc, MISC_REG_SPIO_INT);
16699     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
16700     REG_WR(sc, MISC_REG_SPIO_INT, val);
16701
16702     /* enable interrupt to signal the IGU */
16703     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
16704     val |= MISC_SPIO_SPIO5;
16705     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
16706 }
16707
16708 static void
16709 bxe_enable_blocks_attention(struct bxe_softc *sc)
16710 {
16711     uint32_t val;
16712
16713     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
16714     if (!CHIP_IS_E1x(sc)) {
16715         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
16716     } else {
16717         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
16718     }
16719     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
16720     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
16721     /*
16722      * mask read length error interrupts in brb for parser
16723      * (parsing unit and 'checksum and crc' unit)
16724      * these errors are legal (PU reads fixed length and CAC can cause
16725      * read length error on truncated packets)
16726      */
16727     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
16728     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
16729     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
16730     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
16731     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
16732     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
16733 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
16734 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
16735     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
16736     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
16737     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
16738 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
16739 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
16740     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
16741     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
16742     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
16743     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
16744 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
16745 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
16746
16747     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
16748            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
16749            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
16750     if (!CHIP_IS_E1x(sc)) {
16751         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
16752                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
16753     }
16754     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
16755
16756     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
16757     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
16758     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
16759 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
16760
16761     if (!CHIP_IS_E1x(sc)) {
16762         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
16763         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
16764     }
16765
16766     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
16767     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
16768 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
16769     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
16770 }
16771
16772 /**
16773  * bxe_init_hw_common - initialize the HW at the COMMON phase.
16774  *
16775  * @sc:     driver handle
16776  */
16777 static int
16778 bxe_init_hw_common(struct bxe_softc *sc)
16779 {
16780     uint8_t abs_func_id;
16781     uint32_t val;
16782
16783     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
16784           SC_ABS_FUNC(sc));
16785
16786     /*
16787      * take the RESET lock to protect undi_unload flow from accessing
16788      * registers while we are resetting the chip
16789      */
16790     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
16791
16792     bxe_reset_common(sc);
16793
16794     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
16795
16796     val = 0xfffc;
16797     if (CHIP_IS_E3(sc)) {
16798         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16799         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16800     }
16801
16802     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
16803
16804     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
16805
16806     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
16807     BLOGD(sc, DBG_LOAD, "after misc block init\n");
16808
16809     if (!CHIP_IS_E1x(sc)) {
16810         /*
16811          * 4-port mode or 2-port mode we need to turn off master-enable for
16812          * everyone. After that we turn it back on for self. So, we disregard
16813          * multi-function, and always disable all functions on the given path,
16814          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
16815          */
16816         for (abs_func_id = SC_PATH(sc);
16817              abs_func_id < (E2_FUNC_MAX * 2);
16818              abs_func_id += 2) {
16819             if (abs_func_id == SC_ABS_FUNC(sc)) {
16820                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
16821                 continue;
16822             }
16823
16824             bxe_pretend_func(sc, abs_func_id);
16825
16826             /* clear pf enable */
16827             bxe_pf_disable(sc);
16828
16829             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
16830         }
16831     }
16832
16833     BLOGD(sc, DBG_LOAD, "after pf disable\n");
16834
16835     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
16836
16837     if (CHIP_IS_E1(sc)) {
16838         /*
16839          * enable HW interrupt from PXP on USDM overflow
16840          * bit 16 on INT_MASK_0
16841          */
16842         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
16843     }
16844
16845     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
16846     bxe_init_pxp(sc);
16847
16848 #ifdef __BIG_ENDIAN
16849     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
16850     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
16851     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
16852     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
16853     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
16854     /* make sure this value is 0 */
16855     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
16856
16857     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
16858     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
16859     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
16860     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
16861     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
16862 #endif
16863
16864     ecore_ilt_init_page_size(sc, INITOP_SET);
16865
16866     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
16867         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
16868     }
16869
16870     /* let the HW do it's magic... */
16871     DELAY(100000);
16872
16873     /* finish PXP init */
16874     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
16875     if (val != 1) {
16876         BLOGE(sc, "PXP2 CFG failed PXP2_REG_RQ_CFG_DONE val = 0x%x\n",
16877             val);
16878         return (-1);
16879     }
16880     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
16881     if (val != 1) {
16882         BLOGE(sc, "PXP2 RD_INIT failed val = 0x%x\n", val);
16883         return (-1);
16884     }
16885
16886     BLOGD(sc, DBG_LOAD, "after pxp init\n");
16887
16888     /*
16889      * Timer bug workaround for E2 only. We need to set the entire ILT to have
16890      * entries with value "0" and valid bit on. This needs to be done by the
16891      * first PF that is loaded in a path (i.e. common phase)
16892      */
16893     if (!CHIP_IS_E1x(sc)) {
16894 /*
16895  * In E2 there is a bug in the timers block that can cause function 6 / 7
16896  * (i.e. vnic3) to start even if it is marked as "scan-off".
16897  * This occurs when a different function (func2,3) is being marked
16898  * as "scan-off". Real-life scenario for example: if a driver is being
16899  * load-unloaded while func6,7 are down. This will cause the timer to access
16900  * the ilt, translate to a logical address and send a request to read/write.
16901  * Since the ilt for the function that is down is not valid, this will cause
16902  * a translation error which is unrecoverable.
16903  * The Workaround is intended to make sure that when this happens nothing
16904  * fatal will occur. The workaround:
16905  *  1.  First PF driver which loads on a path will:
16906  *      a.  After taking the chip out of reset, by using pretend,
16907  *          it will write "0" to the following registers of
16908  *          the other vnics.
16909  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16910  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
16911  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
16912  *          And for itself it will write '1' to
16913  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
16914  *          dmae-operations (writing to pram for example.)
16915  *          note: can be done for only function 6,7 but cleaner this
16916  *            way.
16917  *      b.  Write zero+valid to the entire ILT.
16918  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
16919  *          VNIC3 (of that port). The range allocated will be the
16920  *          entire ILT. This is needed to prevent  ILT range error.
16921  *  2.  Any PF driver load flow:
16922  *      a.  ILT update with the physical addresses of the allocated
16923  *          logical pages.
16924  *      b.  Wait 20msec. - note that this timeout is needed to make
16925  *          sure there are no requests in one of the PXP internal
16926  *          queues with "old" ILT addresses.
16927  *      c.  PF enable in the PGLC.
16928  *      d.  Clear the was_error of the PF in the PGLC. (could have
16929  *          occurred while driver was down)
16930  *      e.  PF enable in the CFC (WEAK + STRONG)
16931  *      f.  Timers scan enable
16932  *  3.  PF driver unload flow:
16933  *      a.  Clear the Timers scan_en.
16934  *      b.  Polling for scan_on=0 for that PF.
16935  *      c.  Clear the PF enable bit in the PXP.
16936  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
16937  *      e.  Write zero+valid to all ILT entries (The valid bit must
16938  *          stay set)
16939  *      f.  If this is VNIC 3 of a port then also init
16940  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
16941  *          to the last enrty in the ILT.
16942  *
16943  *      Notes:
16944  *      Currently the PF error in the PGLC is non recoverable.
16945  *      In the future the there will be a recovery routine for this error.
16946  *      Currently attention is masked.
16947  *      Having an MCP lock on the load/unload process does not guarantee that
16948  *      there is no Timer disable during Func6/7 enable. This is because the
16949  *      Timers scan is currently being cleared by the MCP on FLR.
16950  *      Step 2.d can be done only for PF6/7 and the driver can also check if
16951  *      there is error before clearing it. But the flow above is simpler and
16952  *      more general.
16953  *      All ILT entries are written by zero+valid and not just PF6/7
16954  *      ILT entries since in the future the ILT entries allocation for
16955  *      PF-s might be dynamic.
16956  */
16957         struct ilt_client_info ilt_cli;
16958         struct ecore_ilt ilt;
16959
16960         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
16961         memset(&ilt, 0, sizeof(struct ecore_ilt));
16962
16963         /* initialize dummy TM client */
16964         ilt_cli.start      = 0;
16965         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
16966         ilt_cli.client_num = ILT_CLIENT_TM;
16967
16968         /*
16969          * Step 1: set zeroes to all ilt page entries with valid bit on
16970          * Step 2: set the timers first/last ilt entry to point
16971          * to the entire range to prevent ILT range error for 3rd/4th
16972          * vnic (this code assumes existence of the vnic)
16973          *
16974          * both steps performed by call to ecore_ilt_client_init_op()
16975          * with dummy TM client
16976          *
16977          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
16978          * and his brother are split registers
16979          */
16980
16981         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
16982         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
16983         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
16984
16985         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
16986         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
16987         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
16988     }
16989
16990     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
16991     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
16992
16993     if (!CHIP_IS_E1x(sc)) {
16994         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
16995                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
16996
16997         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
16998         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
16999
17000         /* let the HW do it's magic... */
17001         do {
17002             DELAY(200000);
17003             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17004         } while (factor-- && (val != 1));
17005
17006         if (val != 1) {
17007             BLOGE(sc, "ATC_INIT failed val = 0x%x\n", val);
17008             return (-1);
17009         }
17010     }
17011
17012     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17013
17014     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17015
17016     bxe_iov_init_dmae(sc);
17017
17018     /* clean the DMAE memory */
17019     sc->dmae_ready = 1;
17020     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17021
17022     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17023
17024     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17025
17026     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17027
17028     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17029
17030     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17031     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17032     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17033     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17034
17035     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17036
17037     /* QM queues pointers table */
17038     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17039
17040     /* soft reset pulse */
17041     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17042     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17043
17044     if (CNIC_SUPPORT(sc))
17045         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17046
17047     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17048     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17049     if (!CHIP_REV_IS_SLOW(sc)) {
17050         /* enable hw interrupt from doorbell Q */
17051         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17052     }
17053
17054     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17055
17056     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17057     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17058
17059     if (!CHIP_IS_E1(sc)) {
17060         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17061     }
17062
17063     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17064         if (IS_MF_AFEX(sc)) {
17065             /*
17066              * configure that AFEX and VLAN headers must be
17067              * received in AFEX mode
17068              */
17069             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17070             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17071             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17072             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17073             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17074         } else {
17075             /*
17076              * Bit-map indicating which L2 hdrs may appear
17077              * after the basic Ethernet header
17078              */
17079             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17080                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17081         }
17082     }
17083
17084     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17085     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17086     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17087     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17088
17089     if (!CHIP_IS_E1x(sc)) {
17090         /* reset VFC memories */
17091         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17092                VFC_MEMORIES_RST_REG_CAM_RST |
17093                VFC_MEMORIES_RST_REG_RAM_RST);
17094         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17095                VFC_MEMORIES_RST_REG_CAM_RST |
17096                VFC_MEMORIES_RST_REG_RAM_RST);
17097
17098         DELAY(20000);
17099     }
17100
17101     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17102     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17103     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17104     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17105
17106     /* sync semi rtc */
17107     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17108            0x80000000);
17109     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17110            0x80000000);
17111
17112     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17113     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17114     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17115
17116     if (!CHIP_IS_E1x(sc)) {
17117         if (IS_MF_AFEX(sc)) {
17118             /*
17119              * configure that AFEX and VLAN headers must be
17120              * sent in AFEX mode
17121              */
17122             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17123             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17124             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17125             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17126             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17127         } else {
17128             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17129                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17130         }
17131     }
17132
17133     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17134
17135     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17136
17137     if (CNIC_SUPPORT(sc)) {
17138         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17139         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17140         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17141         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17142         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17143         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17144         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17145         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17146         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17147         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17148     }
17149     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17150
17151     if (sizeof(union cdu_context) != 1024) {
17152         /* we currently assume that a context is 1024 bytes */
17153         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17154               (long)sizeof(union cdu_context));
17155     }
17156
17157     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17158     val = (4 << 24) + (0 << 12) + 1024;
17159     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17160
17161     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17162
17163     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17164     /* enable context validation interrupt from CFC */
17165     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17166
17167     /* set the thresholds to prevent CFC/CDU race */
17168     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17169     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17170
17171     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17172         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17173     }
17174
17175     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17176     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17177
17178     /* Reset PCIE errors for debug */
17179     REG_WR(sc, 0x2814, 0xffffffff);
17180     REG_WR(sc, 0x3820, 0xffffffff);
17181
17182     if (!CHIP_IS_E1x(sc)) {
17183         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17184                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17185                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17186         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17187                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17188                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17189                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17190         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17191                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17192                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17193                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17194     }
17195
17196     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17197
17198     if (!CHIP_IS_E1(sc)) {
17199         /* in E3 this done in per-port section */
17200         if (!CHIP_IS_E3(sc))
17201             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17202     }
17203
17204     if (CHIP_IS_E1H(sc)) {
17205         /* not applicable for E2 (and above ...) */
17206         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17207     }
17208
17209     if (CHIP_REV_IS_SLOW(sc)) {
17210         DELAY(200000);
17211     }
17212
17213     /* finish CFC init */
17214     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17215     if (val != 1) {
17216         BLOGE(sc, "CFC LL_INIT failed val=0x%x\n", val);
17217         return (-1);
17218     }
17219     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17220     if (val != 1) {
17221         BLOGE(sc, "CFC AC_INIT failed val=0x%x\n", val);
17222         return (-1);
17223     }
17224     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17225     if (val != 1) {
17226         BLOGE(sc, "CFC CAM_INIT failed val=0x%x\n", val);
17227         return (-1);
17228     }
17229     REG_WR(sc, CFC_REG_DEBUG0, 0);
17230
17231     if (CHIP_IS_E1(sc)) {
17232         /* read NIG statistic to see if this is our first up since powerup */
17233         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17234         val = *BXE_SP(sc, wb_data[0]);
17235
17236         /* do internal memory self test */
17237         if ((val == 0) && bxe_int_mem_test(sc)) {
17238             BLOGE(sc, "internal mem self test failed val=0x%x\n", val);
17239             return (-1);
17240         }
17241     }
17242
17243     bxe_setup_fan_failure_detection(sc);
17244
17245     /* clear PXP2 attentions */
17246     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17247
17248     bxe_enable_blocks_attention(sc);
17249
17250     if (!CHIP_REV_IS_SLOW(sc)) {
17251         ecore_enable_blocks_parity(sc);
17252     }
17253
17254     if (!BXE_NOMCP(sc)) {
17255         if (CHIP_IS_E1x(sc)) {
17256             bxe_common_init_phy(sc);
17257         }
17258     }
17259
17260     return (0);
17261 }
17262
17263 /**
17264  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17265  *
17266  * @sc:     driver handle
17267  */
17268 static int
17269 bxe_init_hw_common_chip(struct bxe_softc *sc)
17270 {
17271     int rc = bxe_init_hw_common(sc);
17272
17273     if (rc) {
17274         BLOGE(sc, "bxe_init_hw_common failed rc=%d\n", rc);
17275         return (rc);
17276     }
17277
17278     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17279     if (!BXE_NOMCP(sc)) {
17280         bxe_common_init_phy(sc);
17281     }
17282
17283     return (0);
17284 }
17285
17286 static int
17287 bxe_init_hw_port(struct bxe_softc *sc)
17288 {
17289     int port = SC_PORT(sc);
17290     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17291     uint32_t low, high;
17292     uint32_t val;
17293
17294     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17295
17296     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17297
17298     ecore_init_block(sc, BLOCK_MISC, init_phase);
17299     ecore_init_block(sc, BLOCK_PXP, init_phase);
17300     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17301
17302     /*
17303      * Timers bug workaround: disables the pf_master bit in pglue at
17304      * common phase, we need to enable it here before any dmae access are
17305      * attempted. Therefore we manually added the enable-master to the
17306      * port phase (it also happens in the function phase)
17307      */
17308     if (!CHIP_IS_E1x(sc)) {
17309         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17310     }
17311
17312     ecore_init_block(sc, BLOCK_ATC, init_phase);
17313     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17314     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17315     ecore_init_block(sc, BLOCK_QM, init_phase);
17316
17317     ecore_init_block(sc, BLOCK_TCM, init_phase);
17318     ecore_init_block(sc, BLOCK_UCM, init_phase);
17319     ecore_init_block(sc, BLOCK_CCM, init_phase);
17320     ecore_init_block(sc, BLOCK_XCM, init_phase);
17321
17322     /* QM cid (connection) count */
17323     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17324
17325     if (CNIC_SUPPORT(sc)) {
17326         ecore_init_block(sc, BLOCK_TM, init_phase);
17327         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17328         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17329     }
17330
17331     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17332
17333     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17334
17335     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17336         if (IS_MF(sc)) {
17337             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17338         } else if (sc->mtu > 4096) {
17339             if (BXE_ONE_PORT(sc)) {
17340                 low = 160;
17341             } else {
17342                 val = sc->mtu;
17343                 /* (24*1024 + val*4)/256 */
17344                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17345             }
17346         } else {
17347             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17348         }
17349         high = (low + 56); /* 14*1024/256 */
17350         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17351         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17352     }
17353
17354     if (CHIP_IS_MODE_4_PORT(sc)) {
17355         REG_WR(sc, SC_PORT(sc) ?
17356                BRB1_REG_MAC_GUARANTIED_1 :
17357                BRB1_REG_MAC_GUARANTIED_0, 40);
17358     }
17359
17360     ecore_init_block(sc, BLOCK_PRS, init_phase);
17361     if (CHIP_IS_E3B0(sc)) {
17362         if (IS_MF_AFEX(sc)) {
17363             /* configure headers for AFEX mode */
17364             REG_WR(sc, SC_PORT(sc) ?
17365                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17366                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17367             REG_WR(sc, SC_PORT(sc) ?
17368                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17369                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17370             REG_WR(sc, SC_PORT(sc) ?
17371                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17372                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17373         } else {
17374             /* Ovlan exists only if we are in multi-function +
17375              * switch-dependent mode, in switch-independent there
17376              * is no ovlan headers
17377              */
17378             REG_WR(sc, SC_PORT(sc) ?
17379                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17380                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17381                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17382         }
17383     }
17384
17385     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17386     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17387     ecore_init_block(sc, BLOCK_USDM, init_phase);
17388     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17389
17390     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17391     ecore_init_block(sc, BLOCK_USEM, init_phase);
17392     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17393     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17394
17395     ecore_init_block(sc, BLOCK_UPB, init_phase);
17396     ecore_init_block(sc, BLOCK_XPB, init_phase);
17397
17398     ecore_init_block(sc, BLOCK_PBF, init_phase);
17399
17400     if (CHIP_IS_E1x(sc)) {
17401         /* configure PBF to work without PAUSE mtu 9000 */
17402         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17403
17404         /* update threshold */
17405         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17406         /* update init credit */
17407         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17408
17409         /* probe changes */
17410         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17411         DELAY(50);
17412         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17413     }
17414
17415     if (CNIC_SUPPORT(sc)) {
17416         ecore_init_block(sc, BLOCK_SRC, init_phase);
17417     }
17418
17419     ecore_init_block(sc, BLOCK_CDU, init_phase);
17420     ecore_init_block(sc, BLOCK_CFC, init_phase);
17421
17422     if (CHIP_IS_E1(sc)) {
17423         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17424         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17425     }
17426     ecore_init_block(sc, BLOCK_HC, init_phase);
17427
17428     ecore_init_block(sc, BLOCK_IGU, init_phase);
17429
17430     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17431     /* init aeu_mask_attn_func_0/1:
17432      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17433      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17434      *             bits 4-7 are used for "per vn group attention" */
17435     val = IS_MF(sc) ? 0xF7 : 0x7;
17436     /* Enable DCBX attention for all but E1 */
17437     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17438     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17439
17440     ecore_init_block(sc, BLOCK_NIG, init_phase);
17441
17442     if (!CHIP_IS_E1x(sc)) {
17443         /* Bit-map indicating which L2 hdrs may appear after the
17444          * basic Ethernet header
17445          */
17446         if (IS_MF_AFEX(sc)) {
17447             REG_WR(sc, SC_PORT(sc) ?
17448                    NIG_REG_P1_HDRS_AFTER_BASIC :
17449                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17450         } else {
17451             REG_WR(sc, SC_PORT(sc) ?
17452                    NIG_REG_P1_HDRS_AFTER_BASIC :
17453                    NIG_REG_P0_HDRS_AFTER_BASIC,
17454                    IS_MF_SD(sc) ? 7 : 6);
17455         }
17456
17457         if (CHIP_IS_E3(sc)) {
17458             REG_WR(sc, SC_PORT(sc) ?
17459                    NIG_REG_LLH1_MF_MODE :
17460                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17461         }
17462     }
17463     if (!CHIP_IS_E3(sc)) {
17464         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17465     }
17466
17467     if (!CHIP_IS_E1(sc)) {
17468         /* 0x2 disable mf_ov, 0x1 enable */
17469         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17470                (IS_MF_SD(sc) ? 0x1 : 0x2));
17471
17472         if (!CHIP_IS_E1x(sc)) {
17473             val = 0;
17474             switch (sc->devinfo.mf_info.mf_mode) {
17475             case MULTI_FUNCTION_SD:
17476                 val = 1;
17477                 break;
17478             case MULTI_FUNCTION_SI:
17479             case MULTI_FUNCTION_AFEX:
17480                 val = 2;
17481                 break;
17482             }
17483
17484             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17485                         NIG_REG_LLH0_CLS_TYPE), val);
17486         }
17487         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17488         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17489         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17490     }
17491
17492     /* If SPIO5 is set to generate interrupts, enable it for this port */
17493     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17494     if (val & MISC_SPIO_SPIO5) {
17495         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17496                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17497         val = REG_RD(sc, reg_addr);
17498         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17499         REG_WR(sc, reg_addr, val);
17500     }
17501
17502     return (0);
17503 }
17504
17505 static uint32_t
17506 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17507                        uint32_t         reg,
17508                        uint32_t         expected,
17509                        uint32_t         poll_count)
17510 {
17511     uint32_t cur_cnt = poll_count;
17512     uint32_t val;
17513
17514     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17515         DELAY(FLR_WAIT_INTERVAL);
17516     }
17517
17518     return (val);
17519 }
17520
17521 static int
17522 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17523                               uint32_t         reg,
17524                               char             *msg,
17525                               uint32_t         poll_cnt)
17526 {
17527     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17528
17529     if (val != 0) {
17530         BLOGE(sc, "%s usage count=%d\n", msg, val);
17531         return (1);
17532     }
17533
17534     return (0);
17535 }
17536
17537 /* Common routines with VF FLR cleanup */
17538 static uint32_t
17539 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17540 {
17541     /* adjust polling timeout */
17542     if (CHIP_REV_IS_EMUL(sc)) {
17543         return (FLR_POLL_CNT * 2000);
17544     }
17545
17546     if (CHIP_REV_IS_FPGA(sc)) {
17547         return (FLR_POLL_CNT * 120);
17548     }
17549
17550     return (FLR_POLL_CNT);
17551 }
17552
17553 static int
17554 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17555                            uint32_t         poll_cnt)
17556 {
17557     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17558     if (bxe_flr_clnup_poll_hw_counter(sc,
17559                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17560                                       "CFC PF usage counter timed out",
17561                                       poll_cnt)) {
17562         return (1);
17563     }
17564
17565     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17566     if (bxe_flr_clnup_poll_hw_counter(sc,
17567                                       DORQ_REG_PF_USAGE_CNT,
17568                                       "DQ PF usage counter timed out",
17569                                       poll_cnt)) {
17570         return (1);
17571     }
17572
17573     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17574     if (bxe_flr_clnup_poll_hw_counter(sc,
17575                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
17576                                       "QM PF usage counter timed out",
17577                                       poll_cnt)) {
17578         return (1);
17579     }
17580
17581     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
17582     if (bxe_flr_clnup_poll_hw_counter(sc,
17583                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
17584                                       "Timers VNIC usage counter timed out",
17585                                       poll_cnt)) {
17586         return (1);
17587     }
17588
17589     if (bxe_flr_clnup_poll_hw_counter(sc,
17590                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
17591                                       "Timers NUM_SCANS usage counter timed out",
17592                                       poll_cnt)) {
17593         return (1);
17594     }
17595
17596     /* Wait DMAE PF usage counter to zero */
17597     if (bxe_flr_clnup_poll_hw_counter(sc,
17598                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
17599                                       "DMAE dommand register timed out",
17600                                       poll_cnt)) {
17601         return (1);
17602     }
17603
17604     return (0);
17605 }
17606
17607 #define OP_GEN_PARAM(param)                                            \
17608     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
17609 #define OP_GEN_TYPE(type)                                           \
17610     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
17611 #define OP_GEN_AGG_VECT(index)                                             \
17612     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
17613
17614 static int
17615 bxe_send_final_clnup(struct bxe_softc *sc,
17616                      uint8_t          clnup_func,
17617                      uint32_t         poll_cnt)
17618 {
17619     uint32_t op_gen_command = 0;
17620     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
17621                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
17622     int ret = 0;
17623
17624     if (REG_RD(sc, comp_addr)) {
17625         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
17626         return (1);
17627     }
17628
17629     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
17630     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
17631     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
17632     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
17633
17634     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
17635     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
17636
17637     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
17638         BLOGE(sc, "FW final cleanup did not succeed\n");
17639         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
17640               (REG_RD(sc, comp_addr)));
17641         bxe_panic(sc, ("FLR cleanup failed\n"));
17642         return (1);
17643     }
17644
17645     /* Zero completion for nxt FLR */
17646     REG_WR(sc, comp_addr, 0);
17647
17648     return (ret);
17649 }
17650
17651 static void
17652 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
17653                        struct pbf_pN_buf_regs *regs,
17654                        uint32_t               poll_count)
17655 {
17656     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
17657     uint32_t cur_cnt = poll_count;
17658
17659     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
17660     crd = crd_start = REG_RD(sc, regs->crd);
17661     init_crd = REG_RD(sc, regs->init_crd);
17662
17663     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
17664     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
17665     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
17666
17667     while ((crd != init_crd) &&
17668            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
17669             (init_crd - crd_start))) {
17670         if (cur_cnt--) {
17671             DELAY(FLR_WAIT_INTERVAL);
17672             crd = REG_RD(sc, regs->crd);
17673             crd_freed = REG_RD(sc, regs->crd_freed);
17674         } else {
17675             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
17676             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
17677             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
17678             break;
17679         }
17680     }
17681
17682     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
17683           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
17684 }
17685
17686 static void
17687 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
17688                        struct pbf_pN_cmd_regs *regs,
17689                        uint32_t               poll_count)
17690 {
17691     uint32_t occup, to_free, freed, freed_start;
17692     uint32_t cur_cnt = poll_count;
17693
17694     occup = to_free = REG_RD(sc, regs->lines_occup);
17695     freed = freed_start = REG_RD(sc, regs->lines_freed);
17696
17697     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
17698     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
17699
17700     while (occup &&
17701            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
17702         if (cur_cnt--) {
17703             DELAY(FLR_WAIT_INTERVAL);
17704             occup = REG_RD(sc, regs->lines_occup);
17705             freed = REG_RD(sc, regs->lines_freed);
17706         } else {
17707             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
17708             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
17709             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
17710             break;
17711         }
17712     }
17713
17714     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
17715           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
17716 }
17717
17718 static void
17719 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
17720 {
17721     struct pbf_pN_cmd_regs cmd_regs[] = {
17722         {0, (CHIP_IS_E3B0(sc)) ?
17723             PBF_REG_TQ_OCCUPANCY_Q0 :
17724             PBF_REG_P0_TQ_OCCUPANCY,
17725             (CHIP_IS_E3B0(sc)) ?
17726             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
17727             PBF_REG_P0_TQ_LINES_FREED_CNT},
17728         {1, (CHIP_IS_E3B0(sc)) ?
17729             PBF_REG_TQ_OCCUPANCY_Q1 :
17730             PBF_REG_P1_TQ_OCCUPANCY,
17731             (CHIP_IS_E3B0(sc)) ?
17732             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
17733             PBF_REG_P1_TQ_LINES_FREED_CNT},
17734         {4, (CHIP_IS_E3B0(sc)) ?
17735             PBF_REG_TQ_OCCUPANCY_LB_Q :
17736             PBF_REG_P4_TQ_OCCUPANCY,
17737             (CHIP_IS_E3B0(sc)) ?
17738             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
17739             PBF_REG_P4_TQ_LINES_FREED_CNT}
17740     };
17741
17742     struct pbf_pN_buf_regs buf_regs[] = {
17743         {0, (CHIP_IS_E3B0(sc)) ?
17744             PBF_REG_INIT_CRD_Q0 :
17745             PBF_REG_P0_INIT_CRD ,
17746             (CHIP_IS_E3B0(sc)) ?
17747             PBF_REG_CREDIT_Q0 :
17748             PBF_REG_P0_CREDIT,
17749             (CHIP_IS_E3B0(sc)) ?
17750             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
17751             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
17752         {1, (CHIP_IS_E3B0(sc)) ?
17753             PBF_REG_INIT_CRD_Q1 :
17754             PBF_REG_P1_INIT_CRD,
17755             (CHIP_IS_E3B0(sc)) ?
17756             PBF_REG_CREDIT_Q1 :
17757             PBF_REG_P1_CREDIT,
17758             (CHIP_IS_E3B0(sc)) ?
17759             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
17760             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
17761         {4, (CHIP_IS_E3B0(sc)) ?
17762             PBF_REG_INIT_CRD_LB_Q :
17763             PBF_REG_P4_INIT_CRD,
17764             (CHIP_IS_E3B0(sc)) ?
17765             PBF_REG_CREDIT_LB_Q :
17766             PBF_REG_P4_CREDIT,
17767             (CHIP_IS_E3B0(sc)) ?
17768             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
17769             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
17770     };
17771
17772     int i;
17773
17774     /* Verify the command queues are flushed P0, P1, P4 */
17775     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
17776         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
17777     }
17778
17779     /* Verify the transmission buffers are flushed P0, P1, P4 */
17780     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
17781         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
17782     }
17783 }
17784
17785 static void
17786 bxe_hw_enable_status(struct bxe_softc *sc)
17787 {
17788     uint32_t val;
17789
17790     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
17791     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
17792
17793     val = REG_RD(sc, PBF_REG_DISABLE_PF);
17794     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
17795
17796     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
17797     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
17798
17799     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
17800     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
17801
17802     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
17803     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
17804
17805     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
17806     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
17807
17808     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
17809     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
17810
17811     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
17812     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
17813 }
17814
17815 static int
17816 bxe_pf_flr_clnup(struct bxe_softc *sc)
17817 {
17818     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
17819
17820     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
17821
17822     /* Re-enable PF target read access */
17823     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
17824
17825     /* Poll HW usage counters */
17826     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
17827     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
17828         return (-1);
17829     }
17830
17831     /* Zero the igu 'trailing edge' and 'leading edge' */
17832
17833     /* Send the FW cleanup command */
17834     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
17835         return (-1);
17836     }
17837
17838     /* ATC cleanup */
17839
17840     /* Verify TX hw is flushed */
17841     bxe_tx_hw_flushed(sc, poll_cnt);
17842
17843     /* Wait 100ms (not adjusted according to platform) */
17844     DELAY(100000);
17845
17846     /* Verify no pending pci transactions */
17847     if (bxe_is_pcie_pending(sc)) {
17848         BLOGE(sc, "PCIE Transactions still pending\n");
17849     }
17850
17851     /* Debug */
17852     bxe_hw_enable_status(sc);
17853
17854     /*
17855      * Master enable - Due to WB DMAE writes performed before this
17856      * register is re-initialized as part of the regular function init
17857      */
17858     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17859
17860     return (0);
17861 }
17862
17863 static int
17864 bxe_init_hw_func(struct bxe_softc *sc)
17865 {
17866     int port = SC_PORT(sc);
17867     int func = SC_FUNC(sc);
17868     int init_phase = PHASE_PF0 + func;
17869     struct ecore_ilt *ilt = sc->ilt;
17870     uint16_t cdu_ilt_start;
17871     uint32_t addr, val;
17872     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
17873     int i, main_mem_width, rc;
17874
17875     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
17876
17877     /* FLR cleanup */
17878     if (!CHIP_IS_E1x(sc)) {
17879         rc = bxe_pf_flr_clnup(sc);
17880         if (rc) {
17881             BLOGE(sc, "FLR cleanup failed!\n");
17882             // XXX bxe_fw_dump(sc);
17883             // XXX bxe_idle_chk(sc);
17884             return (rc);
17885         }
17886     }
17887
17888     /* set MSI reconfigure capability */
17889     if (sc->devinfo.int_block == INT_BLOCK_HC) {
17890         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
17891         val = REG_RD(sc, addr);
17892         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
17893         REG_WR(sc, addr, val);
17894     }
17895
17896     ecore_init_block(sc, BLOCK_PXP, init_phase);
17897     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17898
17899     ilt = sc->ilt;
17900     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
17901
17902     for (i = 0; i < L2_ILT_LINES(sc); i++) {
17903         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
17904         ilt->lines[cdu_ilt_start + i].page_mapping =
17905             sc->context[i].vcxt_dma.paddr;
17906         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
17907     }
17908     ecore_ilt_init_op(sc, INITOP_SET);
17909
17910     /* Set NIC mode */
17911     REG_WR(sc, PRS_REG_NIC_MODE, 1);
17912     BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
17913
17914     if (!CHIP_IS_E1x(sc)) {
17915         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
17916
17917         /* Turn on a single ISR mode in IGU if driver is going to use
17918          * INT#x or MSI
17919          */
17920         if (sc->interrupt_mode != INTR_MODE_MSIX) {
17921             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
17922         }
17923
17924         /*
17925          * Timers workaround bug: function init part.
17926          * Need to wait 20msec after initializing ILT,
17927          * needed to make sure there are no requests in
17928          * one of the PXP internal queues with "old" ILT addresses
17929          */
17930         DELAY(20000);
17931
17932         /*
17933          * Master enable - Due to WB DMAE writes performed before this
17934          * register is re-initialized as part of the regular function
17935          * init
17936          */
17937         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17938         /* Enable the function in IGU */
17939         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
17940     }
17941
17942     sc->dmae_ready = 1;
17943
17944     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17945
17946     if (!CHIP_IS_E1x(sc))
17947         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
17948
17949     ecore_init_block(sc, BLOCK_ATC, init_phase);
17950     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17951     ecore_init_block(sc, BLOCK_NIG, init_phase);
17952     ecore_init_block(sc, BLOCK_SRC, init_phase);
17953     ecore_init_block(sc, BLOCK_MISC, init_phase);
17954     ecore_init_block(sc, BLOCK_TCM, init_phase);
17955     ecore_init_block(sc, BLOCK_UCM, init_phase);
17956     ecore_init_block(sc, BLOCK_CCM, init_phase);
17957     ecore_init_block(sc, BLOCK_XCM, init_phase);
17958     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17959     ecore_init_block(sc, BLOCK_USEM, init_phase);
17960     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17961     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17962
17963     if (!CHIP_IS_E1x(sc))
17964         REG_WR(sc, QM_REG_PF_EN, 1);
17965
17966     if (!CHIP_IS_E1x(sc)) {
17967         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17968         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17969         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17970         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
17971     }
17972     ecore_init_block(sc, BLOCK_QM, init_phase);
17973
17974     ecore_init_block(sc, BLOCK_TM, init_phase);
17975     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17976
17977     bxe_iov_init_dq(sc);
17978
17979     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17980     ecore_init_block(sc, BLOCK_PRS, init_phase);
17981     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17982     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17983     ecore_init_block(sc, BLOCK_USDM, init_phase);
17984     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17985     ecore_init_block(sc, BLOCK_UPB, init_phase);
17986     ecore_init_block(sc, BLOCK_XPB, init_phase);
17987     ecore_init_block(sc, BLOCK_PBF, init_phase);
17988     if (!CHIP_IS_E1x(sc))
17989         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
17990
17991     ecore_init_block(sc, BLOCK_CDU, init_phase);
17992
17993     ecore_init_block(sc, BLOCK_CFC, init_phase);
17994
17995     if (!CHIP_IS_E1x(sc))
17996         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
17997
17998     if (IS_MF(sc)) {
17999         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18000         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18001     }
18002
18003     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18004
18005     /* HC init per function */
18006     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18007         if (CHIP_IS_E1H(sc)) {
18008             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18009
18010             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18011             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18012         }
18013         ecore_init_block(sc, BLOCK_HC, init_phase);
18014
18015     } else {
18016         int num_segs, sb_idx, prod_offset;
18017
18018         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18019
18020         if (!CHIP_IS_E1x(sc)) {
18021             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18022             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18023         }
18024
18025         ecore_init_block(sc, BLOCK_IGU, init_phase);
18026
18027         if (!CHIP_IS_E1x(sc)) {
18028             int dsb_idx = 0;
18029             /**
18030              * Producer memory:
18031              * E2 mode: address 0-135 match to the mapping memory;
18032              * 136 - PF0 default prod; 137 - PF1 default prod;
18033              * 138 - PF2 default prod; 139 - PF3 default prod;
18034              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18035              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18036              * 144-147 reserved.
18037              *
18038              * E1.5 mode - In backward compatible mode;
18039              * for non default SB; each even line in the memory
18040              * holds the U producer and each odd line hold
18041              * the C producer. The first 128 producers are for
18042              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18043              * producers are for the DSB for each PF.
18044              * Each PF has five segments: (the order inside each
18045              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18046              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18047              * 144-147 attn prods;
18048              */
18049             /* non-default-status-blocks */
18050             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18051                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18052             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18053                 prod_offset = (sc->igu_base_sb + sb_idx) *
18054                     num_segs;
18055
18056                 for (i = 0; i < num_segs; i++) {
18057                     addr = IGU_REG_PROD_CONS_MEMORY +
18058                             (prod_offset + i) * 4;
18059                     REG_WR(sc, addr, 0);
18060                 }
18061                 /* send consumer update with value 0 */
18062                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18063                            USTORM_ID, 0, IGU_INT_NOP, 1);
18064                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18065             }
18066
18067             /* default-status-blocks */
18068             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18069                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18070
18071             if (CHIP_IS_MODE_4_PORT(sc))
18072                 dsb_idx = SC_FUNC(sc);
18073             else
18074                 dsb_idx = SC_VN(sc);
18075
18076             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18077                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18078                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18079
18080             /*
18081              * igu prods come in chunks of E1HVN_MAX (4) -
18082              * does not matters what is the current chip mode
18083              */
18084             for (i = 0; i < (num_segs * E1HVN_MAX);
18085                  i += E1HVN_MAX) {
18086                 addr = IGU_REG_PROD_CONS_MEMORY +
18087                             (prod_offset + i)*4;
18088                 REG_WR(sc, addr, 0);
18089             }
18090             /* send consumer update with 0 */
18091             if (CHIP_INT_MODE_IS_BC(sc)) {
18092                 bxe_ack_sb(sc, sc->igu_dsb_id,
18093                            USTORM_ID, 0, IGU_INT_NOP, 1);
18094                 bxe_ack_sb(sc, sc->igu_dsb_id,
18095                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18096                 bxe_ack_sb(sc, sc->igu_dsb_id,
18097                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18098                 bxe_ack_sb(sc, sc->igu_dsb_id,
18099                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18100                 bxe_ack_sb(sc, sc->igu_dsb_id,
18101                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18102             } else {
18103                 bxe_ack_sb(sc, sc->igu_dsb_id,
18104                            USTORM_ID, 0, IGU_INT_NOP, 1);
18105                 bxe_ack_sb(sc, sc->igu_dsb_id,
18106                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18107             }
18108             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18109
18110             /* !!! these should become driver const once
18111                rf-tool supports split-68 const */
18112             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18113             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18114             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18115             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18116             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18117             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18118         }
18119     }
18120
18121     /* Reset PCIE errors for debug */
18122     REG_WR(sc, 0x2114, 0xffffffff);
18123     REG_WR(sc, 0x2120, 0xffffffff);
18124
18125     if (CHIP_IS_E1x(sc)) {
18126         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18127         main_mem_base = HC_REG_MAIN_MEMORY +
18128                 SC_PORT(sc) * (main_mem_size * 4);
18129         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18130         main_mem_width = 8;
18131
18132         val = REG_RD(sc, main_mem_prty_clr);
18133         if (val) {
18134             BLOGD(sc, DBG_LOAD,
18135                   "Parity errors in HC block during function init (0x%x)!\n",
18136                   val);
18137         }
18138
18139         /* Clear "false" parity errors in MSI-X table */
18140         for (i = main_mem_base;
18141              i < main_mem_base + main_mem_size * 4;
18142              i += main_mem_width) {
18143             bxe_read_dmae(sc, i, main_mem_width / 4);
18144             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18145                            i, main_mem_width / 4);
18146         }
18147         /* Clear HC parity attention */
18148         REG_RD(sc, main_mem_prty_clr);
18149     }
18150
18151 #if 1
18152     /* Enable STORMs SP logging */
18153     REG_WR8(sc, BAR_USTRORM_INTMEM +
18154            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18155     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18156            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18157     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18158            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18159     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18160            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18161 #endif
18162
18163     elink_phy_probe(&sc->link_params);
18164
18165     return (0);
18166 }
18167
18168 static void
18169 bxe_link_reset(struct bxe_softc *sc)
18170 {
18171     if (!BXE_NOMCP(sc)) {
18172         bxe_acquire_phy_lock(sc);
18173         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18174         bxe_release_phy_lock(sc);
18175     } else {
18176         if (!CHIP_REV_IS_SLOW(sc)) {
18177             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18178         }
18179     }
18180 }
18181
18182 static void
18183 bxe_reset_port(struct bxe_softc *sc)
18184 {
18185     int port = SC_PORT(sc);
18186     uint32_t val;
18187
18188         ELINK_DEBUG_P0(sc, "bxe_reset_port called\n");
18189     /* reset physical Link */
18190     bxe_link_reset(sc);
18191
18192     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18193
18194     /* Do not rcv packets to BRB */
18195     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18196     /* Do not direct rcv packets that are not for MCP to the BRB */
18197     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18198                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18199
18200     /* Configure AEU */
18201     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18202
18203     DELAY(100000);
18204
18205     /* Check for BRB port occupancy */
18206     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18207     if (val) {
18208         BLOGD(sc, DBG_LOAD,
18209               "BRB1 is not empty, %d blocks are occupied\n", val);
18210     }
18211
18212     /* TODO: Close Doorbell port? */
18213 }
18214
18215 static void
18216 bxe_ilt_wr(struct bxe_softc *sc,
18217            uint32_t         index,
18218            bus_addr_t       addr)
18219 {
18220     int reg;
18221     uint32_t wb_write[2];
18222
18223     if (CHIP_IS_E1(sc)) {
18224         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18225     } else {
18226         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18227     }
18228
18229     wb_write[0] = ONCHIP_ADDR1(addr);
18230     wb_write[1] = ONCHIP_ADDR2(addr);
18231     REG_WR_DMAE(sc, reg, wb_write, 2);
18232 }
18233
18234 static void
18235 bxe_clear_func_ilt(struct bxe_softc *sc,
18236                    uint32_t         func)
18237 {
18238     uint32_t i, base = FUNC_ILT_BASE(func);
18239     for (i = base; i < base + ILT_PER_FUNC; i++) {
18240         bxe_ilt_wr(sc, i, 0);
18241     }
18242 }
18243
18244 static void
18245 bxe_reset_func(struct bxe_softc *sc)
18246 {
18247     struct bxe_fastpath *fp;
18248     int port = SC_PORT(sc);
18249     int func = SC_FUNC(sc);
18250     int i;
18251
18252     /* Disable the function in the FW */
18253     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18254     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18255     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18256     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18257
18258     /* FP SBs */
18259     FOR_EACH_ETH_QUEUE(sc, i) {
18260         fp = &sc->fp[i];
18261         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18262                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18263                 SB_DISABLED);
18264     }
18265
18266     /* SP SB */
18267     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18268             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18269             SB_DISABLED);
18270
18271     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18272         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18273     }
18274
18275     /* Configure IGU */
18276     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18277         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18278         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18279     } else {
18280         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18281         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18282     }
18283
18284     if (CNIC_LOADED(sc)) {
18285         /* Disable Timer scan */
18286         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18287         /*
18288          * Wait for at least 10ms and up to 2 second for the timers
18289          * scan to complete
18290          */
18291         for (i = 0; i < 200; i++) {
18292             DELAY(10000);
18293             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18294                 break;
18295         }
18296     }
18297
18298     /* Clear ILT */
18299     bxe_clear_func_ilt(sc, func);
18300
18301     /*
18302      * Timers workaround bug for E2: if this is vnic-3,
18303      * we need to set the entire ilt range for this timers.
18304      */
18305     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18306         struct ilt_client_info ilt_cli;
18307         /* use dummy TM client */
18308         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18309         ilt_cli.start = 0;
18310         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18311         ilt_cli.client_num = ILT_CLIENT_TM;
18312
18313         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18314     }
18315
18316     /* this assumes that reset_port() called before reset_func()*/
18317     if (!CHIP_IS_E1x(sc)) {
18318         bxe_pf_disable(sc);
18319     }
18320
18321     sc->dmae_ready = 0;
18322 }
18323
18324 static int
18325 bxe_gunzip_init(struct bxe_softc *sc)
18326 {
18327     return (0);
18328 }
18329
18330 static void
18331 bxe_gunzip_end(struct bxe_softc *sc)
18332 {
18333     return;
18334 }
18335
18336 static int
18337 bxe_init_firmware(struct bxe_softc *sc)
18338 {
18339     if (CHIP_IS_E1(sc)) {
18340         ecore_init_e1_firmware(sc);
18341         sc->iro_array = e1_iro_arr;
18342     } else if (CHIP_IS_E1H(sc)) {
18343         ecore_init_e1h_firmware(sc);
18344         sc->iro_array = e1h_iro_arr;
18345     } else if (!CHIP_IS_E1x(sc)) {
18346         ecore_init_e2_firmware(sc);
18347         sc->iro_array = e2_iro_arr;
18348     } else {
18349         BLOGE(sc, "Unsupported chip revision\n");
18350         return (-1);
18351     }
18352
18353     return (0);
18354 }
18355
18356 static void
18357 bxe_release_firmware(struct bxe_softc *sc)
18358 {
18359     /* Do nothing */
18360     return;
18361 }
18362
18363 static int
18364 ecore_gunzip(struct bxe_softc *sc,
18365              const uint8_t    *zbuf,
18366              int              len)
18367 {
18368     /* XXX : Implement... */
18369     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18370     return (FALSE);
18371 }
18372
18373 static void
18374 ecore_reg_wr_ind(struct bxe_softc *sc,
18375                  uint32_t         addr,
18376                  uint32_t         val)
18377 {
18378     bxe_reg_wr_ind(sc, addr, val);
18379 }
18380
18381 static void
18382 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18383                           bus_addr_t       phys_addr,
18384                           uint32_t         addr,
18385                           uint32_t         len)
18386 {
18387     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18388 }
18389
18390 void
18391 ecore_storm_memset_struct(struct bxe_softc *sc,
18392                           uint32_t         addr,
18393                           size_t           size,
18394                           uint32_t         *data)
18395 {
18396     uint8_t i;
18397     for (i = 0; i < size/4; i++) {
18398         REG_WR(sc, addr + (i * 4), data[i]);
18399     }
18400 }
18401
18402
18403 /*
18404  * character device - ioctl interface definitions
18405  */
18406
18407
18408 #include "bxe_dump.h"
18409 #include "bxe_ioctl.h"
18410 #include <sys/conf.h>
18411
18412 static int bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
18413                 struct thread *td);
18414
18415 static struct cdevsw bxe_cdevsw = {
18416     .d_version = D_VERSION,
18417     .d_ioctl = bxe_eioctl,
18418     .d_name = "bxecnic",
18419 };
18420
18421 #define BXE_PATH(sc)    (CHIP_IS_E1x(sc) ? 0 : (sc->pcie_func & 1))
18422
18423
18424 #define DUMP_ALL_PRESETS        0x1FFF
18425 #define DUMP_MAX_PRESETS        13
18426 #define IS_E1_REG(chips)        ((chips & DUMP_CHIP_E1) == DUMP_CHIP_E1)
18427 #define IS_E1H_REG(chips)       ((chips & DUMP_CHIP_E1H) == DUMP_CHIP_E1H)
18428 #define IS_E2_REG(chips)        ((chips & DUMP_CHIP_E2) == DUMP_CHIP_E2)
18429 #define IS_E3A0_REG(chips)      ((chips & DUMP_CHIP_E3A0) == DUMP_CHIP_E3A0)
18430 #define IS_E3B0_REG(chips)      ((chips & DUMP_CHIP_E3B0) == DUMP_CHIP_E3B0)
18431
18432 #define IS_REG_IN_PRESET(presets, idx)  \
18433                 ((presets & (1 << (idx-1))) == (1 << (idx-1)))
18434
18435
18436 static int
18437 bxe_get_preset_regs_len(struct bxe_softc *sc, uint32_t preset)
18438 {
18439     if (CHIP_IS_E1(sc))
18440         return dump_num_registers[0][preset-1];
18441     else if (CHIP_IS_E1H(sc))
18442         return dump_num_registers[1][preset-1];
18443     else if (CHIP_IS_E2(sc))
18444         return dump_num_registers[2][preset-1];
18445     else if (CHIP_IS_E3A0(sc))
18446         return dump_num_registers[3][preset-1];
18447     else if (CHIP_IS_E3B0(sc))
18448         return dump_num_registers[4][preset-1];
18449     else
18450         return 0;
18451 }
18452
18453 static int
18454 bxe_get_total_regs_len32(struct bxe_softc *sc)
18455 {
18456     uint32_t preset_idx;
18457     int regdump_len32 = 0;
18458
18459
18460     /* Calculate the total preset regs length */
18461     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18462         regdump_len32 += bxe_get_preset_regs_len(sc, preset_idx);
18463     }
18464
18465     return regdump_len32;
18466 }
18467
18468 static const uint32_t *
18469 __bxe_get_page_addr_ar(struct bxe_softc *sc)
18470 {
18471     if (CHIP_IS_E2(sc))
18472         return page_vals_e2;
18473     else if (CHIP_IS_E3(sc))
18474         return page_vals_e3;
18475     else
18476         return NULL;
18477 }
18478
18479 static uint32_t
18480 __bxe_get_page_reg_num(struct bxe_softc *sc)
18481 {
18482     if (CHIP_IS_E2(sc))
18483         return PAGE_MODE_VALUES_E2;
18484     else if (CHIP_IS_E3(sc))
18485         return PAGE_MODE_VALUES_E3;
18486     else
18487         return 0;
18488 }
18489
18490 static const uint32_t *
18491 __bxe_get_page_write_ar(struct bxe_softc *sc)
18492 {
18493     if (CHIP_IS_E2(sc))
18494         return page_write_regs_e2;
18495     else if (CHIP_IS_E3(sc))
18496         return page_write_regs_e3;
18497     else
18498         return NULL;
18499 }
18500
18501 static uint32_t
18502 __bxe_get_page_write_num(struct bxe_softc *sc)
18503 {
18504     if (CHIP_IS_E2(sc))
18505         return PAGE_WRITE_REGS_E2;
18506     else if (CHIP_IS_E3(sc))
18507         return PAGE_WRITE_REGS_E3;
18508     else
18509         return 0;
18510 }
18511
18512 static const struct reg_addr *
18513 __bxe_get_page_read_ar(struct bxe_softc *sc)
18514 {
18515     if (CHIP_IS_E2(sc))
18516         return page_read_regs_e2;
18517     else if (CHIP_IS_E3(sc))
18518         return page_read_regs_e3;
18519     else
18520         return NULL;
18521 }
18522
18523 static uint32_t
18524 __bxe_get_page_read_num(struct bxe_softc *sc)
18525 {
18526     if (CHIP_IS_E2(sc))
18527         return PAGE_READ_REGS_E2;
18528     else if (CHIP_IS_E3(sc))
18529         return PAGE_READ_REGS_E3;
18530     else
18531         return 0;
18532 }
18533
18534 static bool
18535 bxe_is_reg_in_chip(struct bxe_softc *sc, const struct reg_addr *reg_info)
18536 {
18537     if (CHIP_IS_E1(sc))
18538         return IS_E1_REG(reg_info->chips);
18539     else if (CHIP_IS_E1H(sc))
18540         return IS_E1H_REG(reg_info->chips);
18541     else if (CHIP_IS_E2(sc))
18542         return IS_E2_REG(reg_info->chips);
18543     else if (CHIP_IS_E3A0(sc))
18544         return IS_E3A0_REG(reg_info->chips);
18545     else if (CHIP_IS_E3B0(sc))
18546         return IS_E3B0_REG(reg_info->chips);
18547     else
18548         return 0;
18549 }
18550
18551 static bool
18552 bxe_is_wreg_in_chip(struct bxe_softc *sc, const struct wreg_addr *wreg_info)
18553 {
18554     if (CHIP_IS_E1(sc))
18555         return IS_E1_REG(wreg_info->chips);
18556     else if (CHIP_IS_E1H(sc))
18557         return IS_E1H_REG(wreg_info->chips);
18558     else if (CHIP_IS_E2(sc))
18559         return IS_E2_REG(wreg_info->chips);
18560     else if (CHIP_IS_E3A0(sc))
18561         return IS_E3A0_REG(wreg_info->chips);
18562     else if (CHIP_IS_E3B0(sc))
18563         return IS_E3B0_REG(wreg_info->chips);
18564     else
18565         return 0;
18566 }
18567
18568 /**
18569  * bxe_read_pages_regs - read "paged" registers
18570  *
18571  * @bp          device handle
18572  * @p           output buffer
18573  *
18574  * Reads "paged" memories: memories that may only be read by first writing to a
18575  * specific address ("write address") and then reading from a specific address
18576  * ("read address"). There may be more than one write address per "page" and
18577  * more than one read address per write address.
18578  */
18579 static void
18580 bxe_read_pages_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
18581 {
18582     uint32_t i, j, k, n;
18583
18584     /* addresses of the paged registers */
18585     const uint32_t *page_addr = __bxe_get_page_addr_ar(sc);
18586     /* number of paged registers */
18587     int num_pages = __bxe_get_page_reg_num(sc);
18588     /* write addresses */
18589     const uint32_t *write_addr = __bxe_get_page_write_ar(sc);
18590     /* number of write addresses */
18591     int write_num = __bxe_get_page_write_num(sc);
18592     /* read addresses info */
18593     const struct reg_addr *read_addr = __bxe_get_page_read_ar(sc);
18594     /* number of read addresses */
18595     int read_num = __bxe_get_page_read_num(sc);
18596     uint32_t addr, size;
18597
18598     for (i = 0; i < num_pages; i++) {
18599         for (j = 0; j < write_num; j++) {
18600             REG_WR(sc, write_addr[j], page_addr[i]);
18601
18602             for (k = 0; k < read_num; k++) {
18603                 if (IS_REG_IN_PRESET(read_addr[k].presets, preset)) {
18604                     size = read_addr[k].size;
18605                     for (n = 0; n < size; n++) {
18606                         addr = read_addr[k].addr + n*4;
18607                         *p++ = REG_RD(sc, addr);
18608                     }
18609                 }
18610             }
18611         }
18612     }
18613     return;
18614 }
18615
18616
18617 static int
18618 bxe_get_preset_regs(struct bxe_softc *sc, uint32_t *p, uint32_t preset)
18619 {
18620     uint32_t i, j, addr;
18621     const struct wreg_addr *wreg_addr_p = NULL;
18622
18623     if (CHIP_IS_E1(sc))
18624         wreg_addr_p = &wreg_addr_e1;
18625     else if (CHIP_IS_E1H(sc))
18626         wreg_addr_p = &wreg_addr_e1h;
18627     else if (CHIP_IS_E2(sc))
18628         wreg_addr_p = &wreg_addr_e2;
18629     else if (CHIP_IS_E3A0(sc))
18630         wreg_addr_p = &wreg_addr_e3;
18631     else if (CHIP_IS_E3B0(sc))
18632         wreg_addr_p = &wreg_addr_e3b0;
18633     else
18634         return (-1);
18635
18636     /* Read the idle_chk registers */
18637     for (i = 0; i < IDLE_REGS_COUNT; i++) {
18638         if (bxe_is_reg_in_chip(sc, &idle_reg_addrs[i]) &&
18639             IS_REG_IN_PRESET(idle_reg_addrs[i].presets, preset)) {
18640             for (j = 0; j < idle_reg_addrs[i].size; j++)
18641                 *p++ = REG_RD(sc, idle_reg_addrs[i].addr + j*4);
18642         }
18643     }
18644
18645     /* Read the regular registers */
18646     for (i = 0; i < REGS_COUNT; i++) {
18647         if (bxe_is_reg_in_chip(sc, &reg_addrs[i]) &&
18648             IS_REG_IN_PRESET(reg_addrs[i].presets, preset)) {
18649             for (j = 0; j < reg_addrs[i].size; j++)
18650                 *p++ = REG_RD(sc, reg_addrs[i].addr + j*4);
18651         }
18652     }
18653
18654     /* Read the CAM registers */
18655     if (bxe_is_wreg_in_chip(sc, wreg_addr_p) &&
18656         IS_REG_IN_PRESET(wreg_addr_p->presets, preset)) {
18657         for (i = 0; i < wreg_addr_p->size; i++) {
18658             *p++ = REG_RD(sc, wreg_addr_p->addr + i*4);
18659
18660             /* In case of wreg_addr register, read additional
18661                registers from read_regs array
18662              */
18663             for (j = 0; j < wreg_addr_p->read_regs_count; j++) {
18664                 addr = *(wreg_addr_p->read_regs);
18665                 *p++ = REG_RD(sc, addr + j*4);
18666             }
18667         }
18668     }
18669
18670     /* Paged registers are supported in E2 & E3 only */
18671     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
18672         /* Read "paged" registers */
18673         bxe_read_pages_regs(sc, p, preset);
18674     }
18675
18676     return 0;
18677 }
18678
18679 int
18680 bxe_grc_dump(struct bxe_softc *sc)
18681 {
18682     int rval = 0;
18683     uint32_t preset_idx;
18684     uint8_t *buf;
18685     uint32_t size;
18686     struct  dump_header *d_hdr;
18687     uint32_t i;
18688     uint32_t reg_val;
18689     uint32_t reg_addr;
18690     uint32_t cmd_offset;
18691     struct ecore_ilt *ilt = SC_ILT(sc);
18692     struct bxe_fastpath *fp;
18693     struct ilt_client_info *ilt_cli;
18694     int grc_dump_size;
18695
18696
18697     if (sc->grcdump_done || sc->grcdump_started)
18698         return (rval);
18699
18700     sc->grcdump_started = 1;
18701     BLOGI(sc, "Started collecting grcdump\n");
18702
18703     grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
18704                 sizeof(struct  dump_header);
18705
18706     sc->grc_dump = malloc(grc_dump_size, M_DEVBUF, M_NOWAIT);
18707
18708     if (sc->grc_dump == NULL) {
18709         BLOGW(sc, "Unable to allocate memory for grcdump collection\n");
18710         return(ENOMEM);
18711     }
18712
18713
18714
18715     /* Disable parity attentions as long as following dump may
18716      * cause false alarms by reading never written registers. We
18717      * will re-enable parity attentions right after the dump.
18718      */
18719
18720     /* Disable parity on path 0 */
18721     bxe_pretend_func(sc, 0);
18722
18723     ecore_disable_blocks_parity(sc);
18724
18725     /* Disable parity on path 1 */
18726     bxe_pretend_func(sc, 1);
18727     ecore_disable_blocks_parity(sc);
18728
18729     /* Return to current function */
18730     bxe_pretend_func(sc, SC_ABS_FUNC(sc));
18731
18732     buf = sc->grc_dump;
18733     d_hdr = sc->grc_dump;
18734
18735     d_hdr->header_size = (sizeof(struct  dump_header) >> 2) - 1;
18736     d_hdr->version = BNX2X_DUMP_VERSION;
18737     d_hdr->preset = DUMP_ALL_PRESETS;
18738
18739     if (CHIP_IS_E1(sc)) {
18740         d_hdr->dump_meta_data = DUMP_CHIP_E1;
18741     } else if (CHIP_IS_E1H(sc)) {
18742         d_hdr->dump_meta_data = DUMP_CHIP_E1H;
18743     } else if (CHIP_IS_E2(sc)) {
18744         d_hdr->dump_meta_data = DUMP_CHIP_E2 |
18745                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18746     } else if (CHIP_IS_E3A0(sc)) {
18747         d_hdr->dump_meta_data = DUMP_CHIP_E3A0 |
18748                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18749     } else if (CHIP_IS_E3B0(sc)) {
18750         d_hdr->dump_meta_data = DUMP_CHIP_E3B0 |
18751                 (BXE_PATH(sc) ? DUMP_PATH_1 : DUMP_PATH_0);
18752     }
18753
18754     buf += sizeof(struct  dump_header);
18755
18756     for (preset_idx = 1; preset_idx <= DUMP_MAX_PRESETS; preset_idx++) {
18757
18758         /* Skip presets with IOR */
18759         if ((preset_idx == 2) || (preset_idx == 5) || (preset_idx == 8) ||
18760             (preset_idx == 11))
18761             continue;
18762
18763         rval = bxe_get_preset_regs(sc, (uint32_t *)buf, preset_idx);
18764
18765         if (rval)
18766             break;
18767
18768         size = bxe_get_preset_regs_len(sc, preset_idx) * (sizeof (uint32_t));
18769
18770         buf += size;
18771     }
18772
18773     bxe_pretend_func(sc, 0);
18774     ecore_clear_blocks_parity(sc);
18775     ecore_enable_blocks_parity(sc);
18776
18777     bxe_pretend_func(sc, 1);
18778     ecore_clear_blocks_parity(sc);
18779     ecore_enable_blocks_parity(sc);
18780
18781     /* Return to current function */
18782     bxe_pretend_func(sc, SC_ABS_FUNC(sc));
18783
18784
18785
18786     if(sc->state == BXE_STATE_OPEN) {
18787         if(sc->fw_stats_req  != NULL) {
18788                 BLOGI(sc, "fw stats start_paddr %#jx end_paddr %#jx vaddr %p size 0x%x\n",
18789                                 (uintmax_t)sc->fw_stats_req_mapping,
18790                                 (uintmax_t)sc->fw_stats_data_mapping,
18791                                 sc->fw_stats_req, (sc->fw_stats_req_size + sc->fw_stats_data_size));
18792                 }
18793                 if(sc->def_sb != NULL) {
18794                         BLOGI(sc, "def_status_block paddr %p vaddr %p size 0x%zx\n",
18795                                 (void *)sc->def_sb_dma.paddr, sc->def_sb,
18796                                 sizeof(struct host_sp_status_block));
18797                 }
18798                 if(sc->eq_dma.vaddr != NULL) {
18799                 BLOGI(sc, "event_queue paddr %#jx vaddr %p size 0x%x\n",
18800                                 (uintmax_t)sc->eq_dma.paddr, sc->eq_dma.vaddr, BCM_PAGE_SIZE);
18801                 }
18802                 if(sc->sp_dma.vaddr != NULL) {
18803                 BLOGI(sc, "slow path paddr %#jx vaddr %p size 0x%zx\n",
18804                                 (uintmax_t)sc->sp_dma.paddr, sc->sp_dma.vaddr,
18805                                 sizeof(struct bxe_slowpath));
18806                 }
18807                 if(sc->spq_dma.vaddr != NULL) {
18808                 BLOGI(sc, "slow path queue paddr %#jx vaddr %p size 0x%x\n",
18809                                 (uintmax_t)sc->spq_dma.paddr, sc->spq_dma.vaddr, BCM_PAGE_SIZE);
18810                 }
18811                 if(sc->gz_buf_dma.vaddr != NULL) {
18812                 BLOGI(sc, "fw_buf paddr %#jx vaddr %p size 0x%x\n",
18813                                 (uintmax_t)sc->gz_buf_dma.paddr, sc->gz_buf_dma.vaddr,
18814                                 FW_BUF_SIZE);
18815                 }
18816         for (i = 0; i < sc->num_queues; i++) {
18817                 fp = &sc->fp[i];
18818                         if(fp->sb_dma.vaddr != NULL && fp->tx_dma.vaddr != NULL &&
18819                         fp->rx_dma.vaddr != NULL && fp->rcq_dma.vaddr != NULL &&
18820                         fp->rx_sge_dma.vaddr != NULL) {
18821
18822                                 BLOGI(sc, "FP status block fp %d paddr %#jx vaddr %p size 0x%zx\n", i,
18823                                 (uintmax_t)fp->sb_dma.paddr, fp->sb_dma.vaddr,
18824                                 sizeof(union bxe_host_hc_status_block));
18825                                 BLOGI(sc, "TX BD CHAIN fp %d paddr %#jx vaddr %p size 0x%x\n", i,
18826                                 (uintmax_t)fp->tx_dma.paddr, fp->tx_dma.vaddr,
18827                                 (BCM_PAGE_SIZE * TX_BD_NUM_PAGES));
18828                         BLOGI(sc, "RX BD CHAIN fp %d paddr %#jx vaddr %p size 0x%x\n", i,
18829                                 (uintmax_t)fp->rx_dma.paddr, fp->rx_dma.vaddr,
18830                                 (BCM_PAGE_SIZE * RX_BD_NUM_PAGES));
18831                         BLOGI(sc, "RX RCQ CHAIN fp %d paddr %#jx vaddr %p size 0x%zx\n", i,
18832                                 (uintmax_t)fp->rcq_dma.paddr, fp->rcq_dma.vaddr,
18833                                 (BCM_PAGE_SIZE * RCQ_NUM_PAGES));
18834                         BLOGI(sc, "RX SGE CHAIN fp %d paddr %#jx vaddr %p size 0x%x\n", i,
18835                                 (uintmax_t)fp->rx_sge_dma.paddr, fp->rx_sge_dma.vaddr,
18836                                 (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES));
18837                 }
18838                 }
18839                 if(ilt != NULL ) {
18840                 ilt_cli = &ilt->clients[1];
18841                         if(ilt->lines != NULL) {
18842                 for (i = ilt_cli->start; i <= ilt_cli->end; i++) {
18843                         BLOGI(sc, "ECORE_ILT paddr %#jx vaddr %p size 0x%x\n",
18844                                 (uintmax_t)(((struct bxe_dma *)((&ilt->lines[i])->page))->paddr),
18845                                 ((struct bxe_dma *)((&ilt->lines[i])->page))->vaddr, BCM_PAGE_SIZE);
18846                 }
18847                         }
18848                 }
18849
18850
18851         cmd_offset = DMAE_REG_CMD_MEM;
18852         for (i = 0; i < 224; i++) {
18853                 reg_addr = (cmd_offset +(i * 4));
18854                 reg_val = REG_RD(sc, reg_addr);
18855                 BLOGI(sc, "DMAE_REG_CMD_MEM i=%d reg_addr 0x%x reg_val 0x%08x\n",i,
18856                                 reg_addr, reg_val);
18857         }
18858         }
18859
18860     BLOGI(sc, "Collection of grcdump done\n");
18861     sc->grcdump_done = 1;
18862     return(rval);
18863 }
18864
18865 static int
18866 bxe_add_cdev(struct bxe_softc *sc)
18867 {
18868     sc->eeprom = malloc(BXE_EEPROM_MAX_DATA_LEN, M_DEVBUF, M_NOWAIT);
18869
18870     if (sc->eeprom == NULL) {
18871         BLOGW(sc, "Unable to alloc for eeprom size buffer\n");
18872         return (-1);
18873     }
18874
18875     sc->ioctl_dev = make_dev(&bxe_cdevsw,
18876                             sc->ifnet->if_dunit,
18877                             UID_ROOT,
18878                             GID_WHEEL,
18879                             0600,
18880                             "%s",
18881                             if_name(sc->ifnet));
18882
18883     if (sc->ioctl_dev == NULL) {
18884         free(sc->eeprom, M_DEVBUF);
18885         sc->eeprom = NULL;
18886         return (-1);
18887     }
18888
18889     sc->ioctl_dev->si_drv1 = sc;
18890
18891     return (0);
18892 }
18893
18894 static void
18895 bxe_del_cdev(struct bxe_softc *sc)
18896 {
18897     if (sc->ioctl_dev != NULL)
18898         destroy_dev(sc->ioctl_dev);
18899
18900     if (sc->eeprom != NULL) {
18901         free(sc->eeprom, M_DEVBUF);
18902         sc->eeprom = NULL;
18903     }
18904     sc->ioctl_dev = NULL;
18905
18906     return;
18907 }
18908
18909 static bool bxe_is_nvram_accessible(struct bxe_softc *sc)
18910 {
18911
18912     if ((sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) == 0)
18913         return FALSE;
18914
18915     return TRUE;
18916 }
18917
18918
18919 static int
18920 bxe_wr_eeprom(struct bxe_softc *sc, void *data, uint32_t offset, uint32_t len)
18921 {
18922     int rval = 0;
18923
18924     if(!bxe_is_nvram_accessible(sc)) {
18925         BLOGW(sc, "Cannot access eeprom when interface is down\n");
18926         return (-EAGAIN);
18927     }
18928     rval = bxe_nvram_write(sc, offset, (uint8_t *)data, len);
18929
18930
18931    return (rval);
18932 }
18933
18934 static int
18935 bxe_rd_eeprom(struct bxe_softc *sc, void *data, uint32_t offset, uint32_t len)
18936 {
18937     int rval = 0;
18938
18939     if(!bxe_is_nvram_accessible(sc)) {
18940         BLOGW(sc, "Cannot access eeprom when interface is down\n");
18941         return (-EAGAIN);
18942     }
18943     rval = bxe_nvram_read(sc, offset, (uint8_t *)data, len);
18944
18945    return (rval);
18946 }
18947
18948 static int
18949 bxe_eeprom_rd_wr(struct bxe_softc *sc, bxe_eeprom_t *eeprom)
18950 {
18951     int rval = 0;
18952
18953     switch (eeprom->eeprom_cmd) {
18954
18955     case BXE_EEPROM_CMD_SET_EEPROM:
18956
18957         rval = copyin(eeprom->eeprom_data, sc->eeprom,
18958                        eeprom->eeprom_data_len);
18959
18960         if (rval)
18961             break;
18962
18963         rval = bxe_wr_eeprom(sc, sc->eeprom, eeprom->eeprom_offset,
18964                        eeprom->eeprom_data_len);
18965         break;
18966
18967     case BXE_EEPROM_CMD_GET_EEPROM:
18968
18969         rval = bxe_rd_eeprom(sc, sc->eeprom, eeprom->eeprom_offset,
18970                        eeprom->eeprom_data_len);
18971
18972         if (rval) {
18973             break;
18974         }
18975
18976         rval = copyout(sc->eeprom, eeprom->eeprom_data,
18977                        eeprom->eeprom_data_len);
18978         break;
18979
18980     default:
18981             rval = EINVAL;
18982             break;
18983     }
18984
18985     if (rval) {
18986         BLOGW(sc, "ioctl cmd %d  failed rval %d\n", eeprom->eeprom_cmd, rval);
18987     }
18988
18989     return (rval);
18990 }
18991
18992 static int
18993 bxe_get_settings(struct bxe_softc *sc, bxe_dev_setting_t *dev_p)
18994 {
18995     uint32_t ext_phy_config;
18996     int port = SC_PORT(sc);
18997     int cfg_idx = bxe_get_link_cfg_idx(sc);
18998
18999     dev_p->supported = sc->port.supported[cfg_idx] |
19000             (sc->port.supported[cfg_idx ^ 1] &
19001             (ELINK_SUPPORTED_TP | ELINK_SUPPORTED_FIBRE));
19002     dev_p->advertising = sc->port.advertising[cfg_idx];
19003     if(sc->link_params.phy[bxe_get_cur_phy_idx(sc)].media_type ==
19004         ELINK_ETH_PHY_SFP_1G_FIBER) {
19005         dev_p->supported = ~(ELINK_SUPPORTED_10000baseT_Full);
19006         dev_p->advertising &= ~(ADVERTISED_10000baseT_Full);
19007     }
19008     if ((sc->state == BXE_STATE_OPEN) && sc->link_vars.link_up &&
19009         !(sc->flags & BXE_MF_FUNC_DIS)) {
19010         dev_p->duplex = sc->link_vars.duplex;
19011         if (IS_MF(sc) && !BXE_NOMCP(sc))
19012             dev_p->speed = bxe_get_mf_speed(sc);
19013         else
19014             dev_p->speed = sc->link_vars.line_speed;
19015     } else {
19016         dev_p->duplex = DUPLEX_UNKNOWN;
19017         dev_p->speed = SPEED_UNKNOWN;
19018     }
19019
19020     dev_p->port = bxe_media_detect(sc);
19021
19022     ext_phy_config = SHMEM_RD(sc,
19023                          dev_info.port_hw_config[port].external_phy_config);
19024     if((ext_phy_config & PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK) ==
19025         PORT_HW_CFG_XGXS_EXT_PHY_TYPE_DIRECT)
19026         dev_p->phy_address =  sc->port.phy_addr;
19027     else if(((ext_phy_config & PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK) !=
19028             PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE) &&
19029         ((ext_phy_config & PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK) !=
19030             PORT_HW_CFG_XGXS_EXT_PHY_TYPE_NOT_CONN))
19031         dev_p->phy_address = ELINK_XGXS_EXT_PHY_ADDR(ext_phy_config);
19032     else
19033         dev_p->phy_address = 0;
19034
19035     if(sc->link_params.req_line_speed[cfg_idx] == ELINK_SPEED_AUTO_NEG)
19036         dev_p->autoneg = AUTONEG_ENABLE;
19037     else
19038        dev_p->autoneg = AUTONEG_DISABLE;
19039
19040
19041     return 0;
19042 }
19043
19044 static int
19045 bxe_eioctl(struct cdev *dev, u_long cmd, caddr_t data, int fflag,
19046         struct thread *td)
19047 {
19048     struct bxe_softc    *sc;
19049     int                 rval = 0;
19050     device_t            pci_dev;
19051     bxe_grcdump_t       *dump = NULL;
19052     int grc_dump_size;
19053     bxe_drvinfo_t   *drv_infop = NULL;
19054     bxe_dev_setting_t  *dev_p;
19055     bxe_dev_setting_t  dev_set;
19056     bxe_get_regs_t  *reg_p;
19057     bxe_reg_rdw_t *reg_rdw_p;
19058     bxe_pcicfg_rdw_t *cfg_rdw_p;
19059     bxe_perm_mac_addr_t *mac_addr_p;
19060
19061
19062     if ((sc = (struct bxe_softc *)dev->si_drv1) == NULL)
19063         return ENXIO;
19064
19065     pci_dev= sc->dev;
19066
19067     dump = (bxe_grcdump_t *)data;
19068
19069     switch(cmd) {
19070
19071         case BXE_GRC_DUMP_SIZE:
19072             dump->pci_func = sc->pcie_func;
19073             dump->grcdump_size =
19074                 (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19075                      sizeof(struct  dump_header);
19076             break;
19077
19078         case BXE_GRC_DUMP:
19079
19080             grc_dump_size = (bxe_get_total_regs_len32(sc) * sizeof(uint32_t)) +
19081                                 sizeof(struct  dump_header);
19082             if ((!sc->trigger_grcdump) || (dump->grcdump == NULL) ||
19083                 (dump->grcdump_size < grc_dump_size)) {
19084                 rval = EINVAL;
19085                 break;
19086             }
19087
19088             if((sc->trigger_grcdump) && (!sc->grcdump_done) &&
19089                 (!sc->grcdump_started)) {
19090                 rval =  bxe_grc_dump(sc);
19091             }
19092
19093             if((!rval) && (sc->grcdump_done) && (sc->grcdump_started) &&
19094                 (sc->grc_dump != NULL))  {
19095                 dump->grcdump_dwords = grc_dump_size >> 2;
19096                 rval = copyout(sc->grc_dump, dump->grcdump, grc_dump_size);
19097                 free(sc->grc_dump, M_DEVBUF);
19098                 sc->grc_dump = NULL;
19099                 sc->grcdump_started = 0;
19100                 sc->grcdump_done = 0;
19101             }
19102
19103             break;
19104
19105         case BXE_DRV_INFO:
19106             drv_infop = (bxe_drvinfo_t *)data;
19107             snprintf(drv_infop->drv_name, BXE_DRV_NAME_LENGTH, "%s", "bxe");
19108             snprintf(drv_infop->drv_version, BXE_DRV_VERSION_LENGTH, "v:%s",
19109                 BXE_DRIVER_VERSION);
19110             snprintf(drv_infop->mfw_version, BXE_MFW_VERSION_LENGTH, "%s",
19111                 sc->devinfo.bc_ver_str);
19112             snprintf(drv_infop->stormfw_version, BXE_STORMFW_VERSION_LENGTH,
19113                 "%s", sc->fw_ver_str);
19114             drv_infop->eeprom_dump_len = sc->devinfo.flash_size;
19115             drv_infop->reg_dump_len =
19116                 (bxe_get_total_regs_len32(sc) * sizeof(uint32_t))
19117                     + sizeof(struct  dump_header);
19118             snprintf(drv_infop->bus_info, BXE_BUS_INFO_LENGTH, "%d:%d:%d",
19119                 sc->pcie_bus, sc->pcie_device, sc->pcie_func);
19120             break;
19121
19122         case BXE_DEV_SETTING:
19123             dev_p = (bxe_dev_setting_t *)data;
19124             bxe_get_settings(sc, &dev_set);
19125             dev_p->supported = dev_set.supported;
19126             dev_p->advertising = dev_set.advertising;
19127             dev_p->speed = dev_set.speed;
19128             dev_p->duplex = dev_set.duplex;
19129             dev_p->port = dev_set.port;
19130             dev_p->phy_address = dev_set.phy_address;
19131             dev_p->autoneg = dev_set.autoneg;
19132
19133             break;
19134
19135         case BXE_GET_REGS:
19136
19137             reg_p = (bxe_get_regs_t *)data;
19138             grc_dump_size = reg_p->reg_buf_len;
19139
19140             if((!sc->grcdump_done) && (!sc->grcdump_started)) {
19141                 bxe_grc_dump(sc);
19142             }
19143             if((sc->grcdump_done) && (sc->grcdump_started) &&
19144                 (sc->grc_dump != NULL))  {
19145                 rval = copyout(sc->grc_dump, reg_p->reg_buf, grc_dump_size);
19146                 free(sc->grc_dump, M_DEVBUF);
19147                 sc->grc_dump = NULL;
19148                 sc->grcdump_started = 0;
19149                 sc->grcdump_done = 0;
19150             }
19151
19152             break;
19153
19154         case BXE_RDW_REG:
19155             reg_rdw_p = (bxe_reg_rdw_t *)data;
19156             if((reg_rdw_p->reg_cmd == BXE_READ_REG_CMD) &&
19157                 (reg_rdw_p->reg_access_type == BXE_REG_ACCESS_DIRECT))
19158                 reg_rdw_p->reg_val = REG_RD(sc, reg_rdw_p->reg_id);
19159
19160             if((reg_rdw_p->reg_cmd == BXE_WRITE_REG_CMD) &&
19161                 (reg_rdw_p->reg_access_type == BXE_REG_ACCESS_DIRECT))
19162                 REG_WR(sc, reg_rdw_p->reg_id, reg_rdw_p->reg_val);
19163
19164             break;
19165
19166         case BXE_RDW_PCICFG:
19167             cfg_rdw_p = (bxe_pcicfg_rdw_t *)data;
19168             if(cfg_rdw_p->cfg_cmd == BXE_READ_PCICFG) {
19169
19170                 cfg_rdw_p->cfg_val = pci_read_config(sc->dev, cfg_rdw_p->cfg_id,
19171                                          cfg_rdw_p->cfg_width);
19172
19173             } else if(cfg_rdw_p->cfg_cmd == BXE_WRITE_PCICFG) {
19174                 pci_write_config(sc->dev, cfg_rdw_p->cfg_id, cfg_rdw_p->cfg_val,
19175                             cfg_rdw_p->cfg_width);
19176             } else {
19177                 BLOGW(sc, "BXE_RDW_PCICFG ioctl wrong cmd passed\n");
19178             }
19179             break;
19180
19181         case BXE_MAC_ADDR:
19182             mac_addr_p = (bxe_perm_mac_addr_t *)data;
19183             snprintf(mac_addr_p->mac_addr_str, sizeof(sc->mac_addr_str), "%s",
19184                 sc->mac_addr_str);
19185             break;
19186
19187         case BXE_EEPROM:
19188             rval = bxe_eeprom_rd_wr(sc, (bxe_eeprom_t *)data);
19189             break;
19190
19191
19192         default:
19193             break;
19194     }
19195
19196     return (rval);
19197 }