sys/dev/bxe/bxe.c

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation. All rights reserved.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  *
  12  * 1. Redistributions of source code must retain the above copyright
  13  *    notice, this list of conditions and the following disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  * 3. Neither the name of Broadcom Corporation nor the name of its contributors
  18  *    may be used to endorse or promote products derived from this software
  19  *    without specific prior written consent.
  20  *
  21  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
  22  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  23  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  24  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
  25  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  26  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  27  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  28  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  29  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  30  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  31  * THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <sys/cdefs.h>
  35 __FBSDID("$FreeBSD$");
  36
  37 #define BXE_DRIVER_VERSION "1.78.77"
  38
  39 #include "bxe.h"
  40 #include "ecore_sp.h"
  41 #include "ecore_init.h"
  42 #include "ecore_init_ops.h"
  43
  44 #include "57710_int_offsets.h"
  45 #include "57711_int_offsets.h"
  46 #include "57712_int_offsets.h"
  47
  48 /*
  49  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
  50  * explicitly here for older kernels that don't include this changeset.
  51  */
  52 #ifndef CTLTYPE_U64
  53 #define CTLTYPE_U64      CTLTYPE_QUAD
  54 #define sysctl_handle_64 sysctl_handle_quad
  55 #endif
  56
  57 /*
  58  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
  59  * here as zero(0) for older kernels that don't include this changeset
  60  * thereby masking the functionality.
  61  */
  62 #ifndef CSUM_TCP_IPV6
  63 #define CSUM_TCP_IPV6 0
  64 #define CSUM_UDP_IPV6 0
  65 #endif
  66
  67 /*
  68  * pci_find_cap was added in r219865. Re-define this at pci_find_extcap
  69  * for older kernels that don't include this changeset.
  70  */
  71 #if __FreeBSD_version < 900035
  72 #define pci_find_cap pci_find_extcap
  73 #endif
  74
  75 #define BXE_DEF_SB_ATT_IDX 0x0001
  76 #define BXE_DEF_SB_IDX     0x0002
  77
  78 /*
  79  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
  80  * function HW initialization.
  81  */
  82 #define FLR_WAIT_USEC     10000 /* 10 msecs */
  83 #define FLR_WAIT_INTERVAL 50    /* usecs */
  84 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
  85
  86 struct pbf_pN_buf_regs {
  87     int pN;
  88     uint32_t init_crd;
  89     uint32_t crd;
  90     uint32_t crd_freed;
  91 };
  92
  93 struct pbf_pN_cmd_regs {
  94     int pN;
  95     uint32_t lines_occup;
  96     uint32_t lines_freed;
  97 };
  98
  99 /*
 100  * PCI Device ID Table used by bxe_probe().
 101  */
 102 #define BXE_DEVDESC_MAX 64
 103 static struct bxe_device_type bxe_devs[] = {
 104     {
 105         BRCM_VENDORID,
 106         CHIP_NUM_57710,
 107         PCI_ANY_ID, PCI_ANY_ID,
 108         "Broadcom NetXtreme II BCM57710 10GbE"
 109     },
 110     {
 111         BRCM_VENDORID,
 112         CHIP_NUM_57711,
 113         PCI_ANY_ID, PCI_ANY_ID,
 114         "Broadcom NetXtreme II BCM57711 10GbE"
 115     },
 116     {
 117         BRCM_VENDORID,
 118         CHIP_NUM_57711E,
 119         PCI_ANY_ID, PCI_ANY_ID,
 120         "Broadcom NetXtreme II BCM57711E 10GbE"
 121     },
 122     {
 123         BRCM_VENDORID,
 124         CHIP_NUM_57712,
 125         PCI_ANY_ID, PCI_ANY_ID,
 126         "Broadcom NetXtreme II BCM57712 10GbE"
 127     },
 128     {
 129         BRCM_VENDORID,
 130         CHIP_NUM_57712_MF,
 131         PCI_ANY_ID, PCI_ANY_ID,
 132         "Broadcom NetXtreme II BCM57712 MF 10GbE"
 133     },
 134 #if 0
 135     {
 136         BRCM_VENDORID,
 137         CHIP_NUM_57712_VF,
 138         PCI_ANY_ID, PCI_ANY_ID,
 139         "Broadcom NetXtreme II BCM57712 VF 10GbE"
 140     },
 141 #endif
 142     {
 143         BRCM_VENDORID,
 144         CHIP_NUM_57800,
 145         PCI_ANY_ID, PCI_ANY_ID,
 146         "Broadcom NetXtreme II BCM57800 10GbE"
 147     },
 148     {
 149         BRCM_VENDORID,
 150         CHIP_NUM_57800_MF,
 151         PCI_ANY_ID, PCI_ANY_ID,
 152         "Broadcom NetXtreme II BCM57800 MF 10GbE"
 153     },
 154 #if 0
 155     {
 156         BRCM_VENDORID,
 157         CHIP_NUM_57800_VF,
 158         PCI_ANY_ID, PCI_ANY_ID,
 159         "Broadcom NetXtreme II BCM57800 VF 10GbE"
 160     },
 161 #endif
 162     {
 163         BRCM_VENDORID,
 164         CHIP_NUM_57810,
 165         PCI_ANY_ID, PCI_ANY_ID,
 166         "Broadcom NetXtreme II BCM57810 10GbE"
 167     },
 168     {
 169         BRCM_VENDORID,
 170         CHIP_NUM_57810_MF,
 171         PCI_ANY_ID, PCI_ANY_ID,
 172         "Broadcom NetXtreme II BCM57810 MF 10GbE"
 173     },
 174 #if 0
 175     {
 176         BRCM_VENDORID,
 177         CHIP_NUM_57810_VF,
 178         PCI_ANY_ID, PCI_ANY_ID,
 179         "Broadcom NetXtreme II BCM57810 VF 10GbE"
 180     },
 181 #endif
 182     {
 183         BRCM_VENDORID,
 184         CHIP_NUM_57811,
 185         PCI_ANY_ID, PCI_ANY_ID,
 186         "Broadcom NetXtreme II BCM57811 10GbE"
 187     },
 188     {
 189         BRCM_VENDORID,
 190         CHIP_NUM_57811_MF,
 191         PCI_ANY_ID, PCI_ANY_ID,
 192         "Broadcom NetXtreme II BCM57811 MF 10GbE"
 193     },
 194 #if 0
 195     {
 196         BRCM_VENDORID,
 197         CHIP_NUM_57811_VF,
 198         PCI_ANY_ID, PCI_ANY_ID,
 199         "Broadcom NetXtreme II BCM57811 VF 10GbE"
 200     },
 201 #endif
 202     {
 203         BRCM_VENDORID,
 204         CHIP_NUM_57840_4_10,
 205         PCI_ANY_ID, PCI_ANY_ID,
 206         "Broadcom NetXtreme II BCM57840 4x10GbE"
 207     },
 208 #if 0
 209     {
 210         BRCM_VENDORID,
 211         CHIP_NUM_57840_2_20,
 212         PCI_ANY_ID, PCI_ANY_ID,
 213         "Broadcom NetXtreme II BCM57840 2x20GbE"
 214     },
 215 #endif
 216     {
 217         BRCM_VENDORID,
 218         CHIP_NUM_57840_MF,
 219         PCI_ANY_ID, PCI_ANY_ID,
 220         "Broadcom NetXtreme II BCM57840 MF 10GbE"
 221     },
 222 #if 0
 223     {
 224         BRCM_VENDORID,
 225         CHIP_NUM_57840_VF,
 226         PCI_ANY_ID, PCI_ANY_ID,
 227         "Broadcom NetXtreme II BCM57840 VF 10GbE"
 228     },
 229 #endif
 230     {
 231         0, 0, 0, 0, NULL
 232     }
 233 };
 234
 235 MALLOC_DECLARE(M_BXE_ILT);
 236 MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
 237
 238 /*
 239  * FreeBSD device entry points.
 240  */
 241 static int bxe_probe(device_t);
 242 static int bxe_attach(device_t);
 243 static int bxe_detach(device_t);
 244 static int bxe_shutdown(device_t);
 245
 246 /*
 247  * FreeBSD KLD module/device interface event handler method.
 248  */
 249 static device_method_t bxe_methods[] = {
 250     /* Device interface (device_if.h) */
 251     DEVMETHOD(device_probe,     bxe_probe),
 252     DEVMETHOD(device_attach,    bxe_attach),
 253     DEVMETHOD(device_detach,    bxe_detach),
 254     DEVMETHOD(device_shutdown,  bxe_shutdown),
 255 #if 0
 256     DEVMETHOD(device_suspend,   bxe_suspend),
 257     DEVMETHOD(device_resume,    bxe_resume),
 258 #endif
 259     /* Bus interface (bus_if.h) */
 260     DEVMETHOD(bus_print_child,  bus_generic_print_child),
 261     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
 262     KOBJMETHOD_END
 263 };
 264
 265 /*
 266  * FreeBSD KLD Module data declaration
 267  */
 268 static driver_t bxe_driver = {
 269     "bxe",                   /* module name */
 270     bxe_methods,             /* event handler */
 271     sizeof(struct bxe_softc) /* extra data */
 272 };
 273
 274 /*
 275  * FreeBSD dev class is needed to manage dev instances and
 276  * to associate with a bus type
 277  */
 278 static devclass_t bxe_devclass;
 279
 280 MODULE_DEPEND(bxe, pci, 1, 1, 1);
 281 MODULE_DEPEND(bxe, ether, 1, 1, 1);
 282 DRIVER_MODULE(bxe, pci, bxe_driver, bxe_devclass, 0, 0);
 283
 284 /* resources needed for unloading a previously loaded device */
 285
 286 #define BXE_PREV_WAIT_NEEDED 1
 287 struct mtx bxe_prev_mtx;
 288 MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
 289 struct bxe_prev_list_node {
 290     LIST_ENTRY(bxe_prev_list_node) node;
 291     uint8_t bus;
 292     uint8_t slot;
 293     uint8_t path;
 294     uint8_t aer; /* XXX automatic error recovery */
 295     uint8_t undi;
 296 };
 297 static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
 298
 299 static int load_count[2][3] = { {0} }; /* per-path: 0-common, 1-port0, 2-port1 */
 300
 301 /* Tunable device values... */
 302
 303 SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
 304
 305 /* Debug */
 306 unsigned long bxe_debug = 0;
 307 TUNABLE_ULONG("hw.bxe.debug", &bxe_debug);
 308 SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, (CTLFLAG_RDTUN),
 309              &bxe_debug, 0, "Debug logging mode");
 310
 311 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
 312 static int bxe_interrupt_mode = INTR_MODE_MSIX;
 313 TUNABLE_INT("hw.bxe.interrupt_mode", &bxe_interrupt_mode);
 314 SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
 315            &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
 316
 317 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
 318 static int bxe_queue_count = 4;
 319 TUNABLE_INT("hw.bxe.queue_count", &bxe_queue_count);
 320 SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
 321            &bxe_queue_count, 0, "Multi-Queue queue count");
 322
 323 /* max number of buffers per queue (default RX_BD_USABLE) */
 324 static int bxe_max_rx_bufs = 0;
 325 TUNABLE_INT("hw.bxe.max_rx_bufs", &bxe_max_rx_bufs);
 326 SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
 327            &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
 328
 329 /* Host interrupt coalescing RX tick timer (usecs) */
 330 static int bxe_hc_rx_ticks = 25;
 331 TUNABLE_INT("hw.bxe.hc_rx_ticks", &bxe_hc_rx_ticks);
 332 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
 333            &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
 334
 335 /* Host interrupt coalescing TX tick timer (usecs) */
 336 static int bxe_hc_tx_ticks = 50;
 337 TUNABLE_INT("hw.bxe.hc_tx_ticks", &bxe_hc_tx_ticks);
 338 SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
 339            &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
 340
 341 /* Maximum number of Rx packets to process at a time */
 342 static int bxe_rx_budget = 0xffffffff;
 343 TUNABLE_INT("hw.bxe.rx_budget", &bxe_rx_budget);
 344 SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
 345            &bxe_rx_budget, 0, "Rx processing budget");
 346
 347 /* Maximum LRO aggregation size */
 348 static int bxe_max_aggregation_size = 0;
 349 TUNABLE_INT("hw.bxe.max_aggregation_size", &bxe_max_aggregation_size);
 350 SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
 351            &bxe_max_aggregation_size, 0, "max aggregation size");
 352
 353 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
 354 static int bxe_mrrs = -1;
 355 TUNABLE_INT("hw.bxe.mrrs", &bxe_mrrs);
 356 SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
 357            &bxe_mrrs, 0, "PCIe maximum read request size");
 358
 359 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
 360 static int bxe_autogreeen = 0;
 361 TUNABLE_INT("hw.bxe.autogreeen", &bxe_autogreeen);
 362 SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
 363            &bxe_autogreeen, 0, "AutoGrEEEn support");
 364
 365 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
 366 static int bxe_udp_rss = 0;
 367 TUNABLE_INT("hw.bxe.udp_rss", &bxe_udp_rss);
 368 SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
 369            &bxe_udp_rss, 0, "UDP RSS support");
 370
 371
 372 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
 373
 374 #define STATS_OFFSET32(stat_name)                   \
 375     (offsetof(struct bxe_eth_stats, stat_name) / 4)
 376
 377 #define Q_STATS_OFFSET32(stat_name)                   \
 378     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
 379
 380 static const struct {
 381     uint32_t offset;
 382     uint32_t size;
 383     uint32_t flags;
 384 #define STATS_FLAGS_PORT  1
 385 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
 386 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
 387     char string[STAT_NAME_LEN];
 388 } bxe_eth_stats_arr[] = {
 389     { STATS_OFFSET32(total_bytes_received_hi),
 390                 8, STATS_FLAGS_BOTH, "rx_bytes" },
 391     { STATS_OFFSET32(error_bytes_received_hi),
 392                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
 393     { STATS_OFFSET32(total_unicast_packets_received_hi),
 394                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
 395     { STATS_OFFSET32(total_multicast_packets_received_hi),
 396                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
 397     { STATS_OFFSET32(total_broadcast_packets_received_hi),
 398                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
 399     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
 400                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
 401     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
 402                 8, STATS_FLAGS_PORT, "rx_align_errors" },
 403     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
 404                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
 405     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
 406                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
 407     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
 408                 8, STATS_FLAGS_PORT, "rx_fragments" },
 409     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
 410                 8, STATS_FLAGS_PORT, "rx_jabbers" },
 411     { STATS_OFFSET32(no_buff_discard_hi),
 412                 8, STATS_FLAGS_BOTH, "rx_discards" },
 413     { STATS_OFFSET32(mac_filter_discard),
 414                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
 415     { STATS_OFFSET32(mf_tag_discard),
 416                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
 417     { STATS_OFFSET32(pfc_frames_received_hi),
 418                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
 419     { STATS_OFFSET32(pfc_frames_sent_hi),
 420                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
 421     { STATS_OFFSET32(brb_drop_hi),
 422                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
 423     { STATS_OFFSET32(brb_truncate_hi),
 424                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
 425     { STATS_OFFSET32(pause_frames_received_hi),
 426                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
 427     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
 428                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
 429     { STATS_OFFSET32(nig_timer_max),
 430                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
 431     { STATS_OFFSET32(total_bytes_transmitted_hi),
 432                 8, STATS_FLAGS_BOTH, "tx_bytes" },
 433     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
 434                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
 435     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 436                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
 437     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 438                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
 439     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 440                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
 441     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
 442                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
 443     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
 444                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
 445     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
 446                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
 447     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
 448                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
 449     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
 450                 8, STATS_FLAGS_PORT, "tx_deferred" },
 451     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
 452                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
 453     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
 454                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
 455     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
 456                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
 457     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
 458                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
 459     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
 460                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
 461     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
 462                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
 463     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
 464                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
 465     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
 466                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
 467     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
 468                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
 469     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
 470                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
 471     { STATS_OFFSET32(pause_frames_sent_hi),
 472                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
 473     { STATS_OFFSET32(total_tpa_aggregations_hi),
 474                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
 475     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 476                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
 477     { STATS_OFFSET32(total_tpa_bytes_hi),
 478                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
 479 #if 0
 480     { STATS_OFFSET32(recoverable_error),
 481                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
 482     { STATS_OFFSET32(unrecoverable_error),
 483                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
 484 #endif
 485     { STATS_OFFSET32(eee_tx_lpi),
 486                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
 487     { STATS_OFFSET32(rx_calls),
 488                 4, STATS_FLAGS_FUNC, "rx_calls"},
 489     { STATS_OFFSET32(rx_pkts),
 490                 4, STATS_FLAGS_FUNC, "rx_pkts"},
 491     { STATS_OFFSET32(rx_tpa_pkts),
 492                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
 493     { STATS_OFFSET32(rx_soft_errors),
 494                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
 495     { STATS_OFFSET32(rx_hw_csum_errors),
 496                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
 497     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
 498                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
 499     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 500                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
 501     { STATS_OFFSET32(rx_budget_reached),
 502                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
 503     { STATS_OFFSET32(tx_pkts),
 504                 4, STATS_FLAGS_FUNC, "tx_pkts"},
 505     { STATS_OFFSET32(tx_soft_errors),
 506                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
 507     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
 508                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
 509     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 510                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
 511     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
 512                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
 513     { STATS_OFFSET32(tx_ofld_frames_lso),
 514                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
 515     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 516                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
 517     { STATS_OFFSET32(tx_encap_failures),
 518                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
 519     { STATS_OFFSET32(tx_hw_queue_full),
 520                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
 521     { STATS_OFFSET32(tx_hw_max_queue_depth),
 522                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
 523     { STATS_OFFSET32(tx_dma_mapping_failure),
 524                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
 525     { STATS_OFFSET32(tx_max_drbr_queue_depth),
 526                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
 527     { STATS_OFFSET32(tx_window_violation_std),
 528                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
 529     { STATS_OFFSET32(tx_window_violation_tso),
 530                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
 531 #if 0
 532     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 533                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
 534     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 535                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
 536 #endif
 537     { STATS_OFFSET32(tx_chain_lost_mbuf),
 538                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
 539     { STATS_OFFSET32(tx_frames_deferred),
 540                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
 541     { STATS_OFFSET32(tx_queue_xoff),
 542                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
 543     { STATS_OFFSET32(mbuf_defrag_attempts),
 544                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
 545     { STATS_OFFSET32(mbuf_defrag_failures),
 546                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
 547     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 548                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
 549     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 550                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
 551     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 552                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
 553     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 554                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
 555     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 556                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
 557     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 558                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
 559     { STATS_OFFSET32(mbuf_alloc_tx),
 560                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
 561     { STATS_OFFSET32(mbuf_alloc_rx),
 562                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
 563     { STATS_OFFSET32(mbuf_alloc_sge),
 564                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
 565     { STATS_OFFSET32(mbuf_alloc_tpa),
 566                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
 567 };
 568
 569 static const struct {
 570     uint32_t offset;
 571     uint32_t size;
 572     char string[STAT_NAME_LEN];
 573 } bxe_eth_q_stats_arr[] = {
 574     { Q_STATS_OFFSET32(total_bytes_received_hi),
 575                 8, "rx_bytes" },
 576     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
 577                 8, "rx_ucast_packets" },
 578     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
 579                 8, "rx_mcast_packets" },
 580     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
 581                 8, "rx_bcast_packets" },
 582     { Q_STATS_OFFSET32(no_buff_discard_hi),
 583                 8, "rx_discards" },
 584     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
 585                 8, "tx_bytes" },
 586     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
 587                 8, "tx_ucast_packets" },
 588     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
 589                 8, "tx_mcast_packets" },
 590     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
 591                 8, "tx_bcast_packets" },
 592     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
 593                 8, "tpa_aggregations" },
 594     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
 595                 8, "tpa_aggregated_frames"},
 596     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
 597                 8, "tpa_bytes"},
 598     { Q_STATS_OFFSET32(rx_calls),
 599                 4, "rx_calls"},
 600     { Q_STATS_OFFSET32(rx_pkts),
 601                 4, "rx_pkts"},
 602     { Q_STATS_OFFSET32(rx_tpa_pkts),
 603                 4, "rx_tpa_pkts"},
 604     { Q_STATS_OFFSET32(rx_soft_errors),
 605                 4, "rx_soft_errors"},
 606     { Q_STATS_OFFSET32(rx_hw_csum_errors),
 607                 4, "rx_hw_csum_errors"},
 608     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
 609                 4, "rx_ofld_frames_csum_ip"},
 610     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
 611                 4, "rx_ofld_frames_csum_tcp_udp"},
 612     { Q_STATS_OFFSET32(rx_budget_reached),
 613                 4, "rx_budget_reached"},
 614     { Q_STATS_OFFSET32(tx_pkts),
 615                 4, "tx_pkts"},
 616     { Q_STATS_OFFSET32(tx_soft_errors),
 617                 4, "tx_soft_errors"},
 618     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
 619                 4, "tx_ofld_frames_csum_ip"},
 620     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
 621                 4, "tx_ofld_frames_csum_tcp"},
 622     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
 623                 4, "tx_ofld_frames_csum_udp"},
 624     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
 625                 4, "tx_ofld_frames_lso"},
 626     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
 627                 4, "tx_ofld_frames_lso_hdr_splits"},
 628     { Q_STATS_OFFSET32(tx_encap_failures),
 629                 4, "tx_encap_failures"},
 630     { Q_STATS_OFFSET32(tx_hw_queue_full),
 631                 4, "tx_hw_queue_full"},
 632     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
 633                 4, "tx_hw_max_queue_depth"},
 634     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
 635                 4, "tx_dma_mapping_failure"},
 636     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
 637                 4, "tx_max_drbr_queue_depth"},
 638     { Q_STATS_OFFSET32(tx_window_violation_std),
 639                 4, "tx_window_violation_std"},
 640     { Q_STATS_OFFSET32(tx_window_violation_tso),
 641                 4, "tx_window_violation_tso"},
 642 #if 0
 643     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
 644                 4, "tx_unsupported_tso_request_ipv6"},
 645     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
 646                 4, "tx_unsupported_tso_request_not_tcp"},
 647 #endif
 648     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
 649                 4, "tx_chain_lost_mbuf"},
 650     { Q_STATS_OFFSET32(tx_frames_deferred),
 651                 4, "tx_frames_deferred"},
 652     { Q_STATS_OFFSET32(tx_queue_xoff),
 653                 4, "tx_queue_xoff"},
 654     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
 655                 4, "mbuf_defrag_attempts"},
 656     { Q_STATS_OFFSET32(mbuf_defrag_failures),
 657                 4, "mbuf_defrag_failures"},
 658     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
 659                 4, "mbuf_rx_bd_alloc_failed"},
 660     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
 661                 4, "mbuf_rx_bd_mapping_failed"},
 662     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
 663                 4, "mbuf_rx_tpa_alloc_failed"},
 664     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
 665                 4, "mbuf_rx_tpa_mapping_failed"},
 666     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
 667                 4, "mbuf_rx_sge_alloc_failed"},
 668     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
 669                 4, "mbuf_rx_sge_mapping_failed"},
 670     { Q_STATS_OFFSET32(mbuf_alloc_tx),
 671                 4, "mbuf_alloc_tx"},
 672     { Q_STATS_OFFSET32(mbuf_alloc_rx),
 673                 4, "mbuf_alloc_rx"},
 674     { Q_STATS_OFFSET32(mbuf_alloc_sge),
 675                 4, "mbuf_alloc_sge"},
 676     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
 677                 4, "mbuf_alloc_tpa"}
 678 };
 679
 680 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
 681 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
 682
 683
 684 static void    bxe_cmng_fns_init(struct bxe_softc *sc,
 685                                  uint8_t          read_cfg,
 686                                  uint8_t          cmng_type);
 687 static int     bxe_get_cmng_fns_mode(struct bxe_softc *sc);
 688 static void    storm_memset_cmng(struct bxe_softc *sc,
 689                                  struct cmng_init *cmng,
 690                                  uint8_t          port);
 691 static void    bxe_set_reset_global(struct bxe_softc *sc);
 692 static void    bxe_set_reset_in_progress(struct bxe_softc *sc);
 693 static uint8_t bxe_reset_is_done(struct bxe_softc *sc,
 694                                  int              engine);
 695 static uint8_t bxe_clear_pf_load(struct bxe_softc *sc);
 696 static uint8_t bxe_chk_parity_attn(struct bxe_softc *sc,
 697                                    uint8_t          *global,
 698                                    uint8_t          print);
 699 static void    bxe_int_disable(struct bxe_softc *sc);
 700 static int     bxe_release_leader_lock(struct bxe_softc *sc);
 701 static void    bxe_pf_disable(struct bxe_softc *sc);
 702 static void    bxe_free_fp_buffers(struct bxe_softc *sc);
 703 static inline void bxe_update_rx_prod(struct bxe_softc    *sc,
 704                                       struct bxe_fastpath *fp,
 705                                       uint16_t            rx_bd_prod,
 706                                       uint16_t            rx_cq_prod,
 707                                       uint16_t            rx_sge_prod);
 708 static void    bxe_link_report_locked(struct bxe_softc *sc);
 709 static void    bxe_link_report(struct bxe_softc *sc);
 710 static void    bxe_link_status_update(struct bxe_softc *sc);
 711 static void    bxe_periodic_callout_func(void *xsc);
 712 static void    bxe_periodic_start(struct bxe_softc *sc);
 713 static void    bxe_periodic_stop(struct bxe_softc *sc);
 714 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
 715                                     uint16_t prev_index,
 716                                     uint16_t index);
 717 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
 718                                      int                 queue);
 719 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
 720                                      uint16_t            index);
 721 static uint8_t bxe_txeof(struct bxe_softc *sc,
 722                          struct bxe_fastpath *fp);
 723 static void    bxe_task_fp(struct bxe_fastpath *fp);
 724 static __noinline void bxe_dump_mbuf(struct bxe_softc *sc,
 725                                      struct mbuf      *m,
 726                                      uint8_t          contents);
 727 static int     bxe_alloc_mem(struct bxe_softc *sc);
 728 static void    bxe_free_mem(struct bxe_softc *sc);
 729 static int     bxe_alloc_fw_stats_mem(struct bxe_softc *sc);
 730 static void    bxe_free_fw_stats_mem(struct bxe_softc *sc);
 731 static int     bxe_interrupt_attach(struct bxe_softc *sc);
 732 static void    bxe_interrupt_detach(struct bxe_softc *sc);
 733 static void    bxe_set_rx_mode(struct bxe_softc *sc);
 734 static int     bxe_init_locked(struct bxe_softc *sc);
 735 static int     bxe_stop_locked(struct bxe_softc *sc);
 736 static __noinline int bxe_nic_load(struct bxe_softc *sc,
 737                                    int              load_mode);
 738 static __noinline int bxe_nic_unload(struct bxe_softc *sc,
 739                                      uint32_t         unload_mode,
 740                                      uint8_t          keep_link);
 741
 742 static void bxe_handle_sp_tq(void *context, int pending);
 743 static void bxe_handle_rx_mode_tq(void *context, int pending);
 744 static void bxe_handle_fp_tq(void *context, int pending);
 745
 746
 747 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
 748 uint32_t
 749 calc_crc32(uint8_t  *crc32_packet,
 750            uint32_t crc32_length,
 751            uint32_t crc32_seed,
 752            uint8_t  complement)
 753 {
 754    uint32_t byte         = 0;
 755    uint32_t bit          = 0;
 756    uint8_t  msb          = 0;
 757    uint32_t temp         = 0;
 758    uint32_t shft         = 0;
 759    uint8_t  current_byte = 0;
 760    uint32_t crc32_result = crc32_seed;
 761    const uint32_t CRC32_POLY = 0x1edc6f41;
 762
 763    if ((crc32_packet == NULL) ||
 764        (crc32_length == 0) ||
 765        ((crc32_length % 8) != 0))
 766     {
 767         return (crc32_result);
 768     }
 769
 770     for (byte = 0; byte < crc32_length; byte = byte + 1)
 771     {
 772         current_byte = crc32_packet[byte];
 773         for (bit = 0; bit < 8; bit = bit + 1)
 774         {
 775             /* msb = crc32_result[31]; */
 776             msb = (uint8_t)(crc32_result >> 31);
 777
 778             crc32_result = crc32_result << 1;
 779
 780             /* it (msb != current_byte[bit]) */
 781             if (msb != (0x1 & (current_byte >> bit)))
 782             {
 783                 crc32_result = crc32_result ^ CRC32_POLY;
 784                 /* crc32_result[0] = 1 */
 785                 crc32_result |= 1;
 786             }
 787         }
 788     }
 789
 790     /* Last step is to:
 791      * 1. "mirror" every bit
 792      * 2. swap the 4 bytes
 793      * 3. complement each bit
 794      */
 795
 796     /* Mirror */
 797     temp = crc32_result;
 798     shft = sizeof(crc32_result) * 8 - 1;
 799
 800     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
 801     {
 802         temp <<= 1;
 803         temp |= crc32_result & 1;
 804         shft-- ;
 805     }
 806
 807     /* temp[31-bit] = crc32_result[bit] */
 808     temp <<= shft;
 809
 810     /* Swap */
 811     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
 812     {
 813         uint32_t t0, t1, t2, t3;
 814         t0 = (0x000000ff & (temp >> 24));
 815         t1 = (0x0000ff00 & (temp >> 8));
 816         t2 = (0x00ff0000 & (temp << 8));
 817         t3 = (0xff000000 & (temp << 24));
 818         crc32_result = t0 | t1 | t2 | t3;
 819     }
 820
 821     /* Complement */
 822     if (complement)
 823     {
 824         crc32_result = ~crc32_result;
 825     }
 826
 827     return (crc32_result);
 828 }
 829
 830 int
 831 bxe_test_bit(int                    nr,
 832              volatile unsigned long *addr)
 833 {
 834     return ((atomic_load_acq_long(addr) & (1 << nr)) != 0);
 835 }
 836
 837 void
 838 bxe_set_bit(unsigned int           nr,
 839             volatile unsigned long *addr)
 840 {
 841     atomic_set_acq_long(addr, (1 << nr));
 842 }
 843
 844 void
 845 bxe_clear_bit(int                    nr,
 846               volatile unsigned long *addr)
 847 {
 848     atomic_clear_acq_long(addr, (1 << nr));
 849 }
 850
 851 int
 852 bxe_test_and_set_bit(int                    nr,
 853                        volatile unsigned long *addr)
 854 {
 855     unsigned long x;
 856     nr = (1 << nr);
 857     do {
 858         x = *addr;
 859     } while (atomic_cmpset_acq_long(addr, x, x | nr) == 0);
 860     // if (x & nr) bit_was_set; else bit_was_not_set;
 861     return (x & nr);
 862 }
 863
 864 int
 865 bxe_test_and_clear_bit(int                    nr,
 866                        volatile unsigned long *addr)
 867 {
 868     unsigned long x;
 869     nr = (1 << nr);
 870     do {
 871         x = *addr;
 872     } while (atomic_cmpset_acq_long(addr, x, x & ~nr) == 0);
 873     // if (x & nr) bit_was_set; else bit_was_not_set;
 874     return (x & nr);
 875 }
 876
 877 int
 878 bxe_cmpxchg(volatile int *addr,
 879             int          old,
 880             int          new)
 881 {
 882     int x;
 883     do {
 884         x = *addr;
 885     } while (atomic_cmpset_acq_int(addr, old, new) == 0);
 886     return (x);
 887 }
 888
 889 /*
 890  * Get DMA memory from the OS.
 891  *
 892  * Validates that the OS has provided DMA buffers in response to a
 893  * bus_dmamap_load call and saves the physical address of those buffers.
 894  * When the callback is used the OS will return 0 for the mapping function
 895  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
 896  * failures back to the caller.
 897  *
 898  * Returns:
 899  *   Nothing.
 900  */
 901 static void
 902 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
 903 {
 904     struct bxe_dma *dma = arg;
 905
 906     if (error) {
 907         dma->paddr = 0;
 908         dma->nseg  = 0;
 909         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
 910     } else {
 911         dma->paddr = segs->ds_addr;
 912         dma->nseg  = nseg;
 913 #if 0
 914         BLOGD(dma->sc, DBG_LOAD,,
 915               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
 916               dma->msg, dma->vaddr, (void *)dma->paddr,
 917               dma->nseg, dma->size);
 918 #endif
 919     }
 920 }
 921
 922 /*
 923  * Allocate a block of memory and map it for DMA. No partial completions
 924  * allowed and release any resources acquired if we can't acquire all
 925  * resources.
 926  *
 927  * Returns:
 928  *   0 = Success, !0 = Failure
 929  */
 930 int
 931 bxe_dma_alloc(struct bxe_softc *sc,
 932               bus_size_t       size,
 933               struct bxe_dma   *dma,
 934               const char       *msg)
 935 {
 936     int rc;
 937
 938     if (dma->size > 0) {
 939         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
 940               (unsigned long)dma->size);
 941         return (1);
 942     }
 943
 944     memset(dma, 0, sizeof(*dma)); /* sanity */
 945     dma->sc   = sc;
 946     dma->size = size;
 947     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
 948
 949     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
 950                             BCM_PAGE_SIZE,      /* alignment */
 951                             0,                  /* boundary limit */
 952                             BUS_SPACE_MAXADDR,  /* restricted low */
 953                             BUS_SPACE_MAXADDR,  /* restricted hi */
 954                             NULL,               /* addr filter() */
 955                             NULL,               /* addr filter() arg */
 956                             size,               /* max map size */
 957                             1,                  /* num discontinuous */
 958                             size,               /* max seg size */
 959                             BUS_DMA_ALLOCNOW,   /* flags */
 960                             NULL,               /* lock() */
 961                             NULL,               /* lock() arg */
 962                             &dma->tag);         /* returned dma tag */
 963     if (rc != 0) {
 964         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
 965         memset(dma, 0, sizeof(*dma));
 966         return (1);
 967     }
 968
 969     rc = bus_dmamem_alloc(dma->tag,
 970                           (void **)&dma->vaddr,
 971                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
 972                           &dma->map);
 973     if (rc != 0) {
 974         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
 975         bus_dma_tag_destroy(dma->tag);
 976         memset(dma, 0, sizeof(*dma));
 977         return (1);
 978     }
 979
 980     rc = bus_dmamap_load(dma->tag,
 981                          dma->map,
 982                          dma->vaddr,
 983                          size,
 984                          bxe_dma_map_addr, /* BLOGD in here */
 985                          dma,
 986                          BUS_DMA_NOWAIT);
 987     if (rc != 0) {
 988         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
 989         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
 990         bus_dma_tag_destroy(dma->tag);
 991         memset(dma, 0, sizeof(*dma));
 992         return (1);
 993     }
 994
 995     return (0);
 996 }
 997
 998 void
 999 bxe_dma_free(struct bxe_softc *sc,
1000              struct bxe_dma   *dma)
1001 {
1002     if (dma->size > 0) {
1003 #if 0
1004         BLOGD(sc, DBG_LOAD,
1005               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
1006               dma->msg, dma->vaddr, (void *)dma->paddr,
1007               dma->nseg, dma->size);
1008 #endif
1009
1010         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
1011
1012         bus_dmamap_sync(dma->tag, dma->map,
1013                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
1014         bus_dmamap_unload(dma->tag, dma->map);
1015         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
1016         bus_dma_tag_destroy(dma->tag);
1017     }
1018
1019     memset(dma, 0, sizeof(*dma));
1020 }
1021
1022 /*
1023  * These indirect read and write routines are only during init.
1024  * The locking is handled by the MCP.
1025  */
1026
1027 void
1028 bxe_reg_wr_ind(struct bxe_softc *sc,
1029                uint32_t         addr,
1030                uint32_t         val)
1031 {
1032     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1033     pci_write_config(sc->dev, PCICFG_GRC_DATA, val, 4);
1034     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1035 }
1036
1037 uint32_t
1038 bxe_reg_rd_ind(struct bxe_softc *sc,
1039                uint32_t         addr)
1040 {
1041     uint32_t val;
1042
1043     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, addr, 4);
1044     val = pci_read_config(sc->dev, PCICFG_GRC_DATA, 4);
1045     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
1046
1047     return (val);
1048 }
1049
1050 #if 0
1051 void bxe_dp_dmae(struct bxe_softc *sc, struct dmae_command *dmae, int msglvl)
1052 {
1053     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
1054
1055     switch (dmae->opcode & DMAE_COMMAND_DST) {
1056     case DMAE_CMD_DST_PCI:
1057         if (src_type == DMAE_CMD_SRC_PCI)
1058             DP(msglvl, "DMAE: opcode 0x%08x\n"
1059                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
1060                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1061                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1062                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1063                dmae->comp_addr_hi, dmae->comp_addr_lo,
1064                dmae->comp_val);
1065         else
1066             DP(msglvl, "DMAE: opcode 0x%08x\n"
1067                "src [%08x], len [%d*4], dst [%x:%08x]\n"
1068                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1069                dmae->opcode, dmae->src_addr_lo >> 2,
1070                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
1071                dmae->comp_addr_hi, dmae->comp_addr_lo,
1072                dmae->comp_val);
1073         break;
1074     case DMAE_CMD_DST_GRC:
1075         if (src_type == DMAE_CMD_SRC_PCI)
1076             DP(msglvl, "DMAE: opcode 0x%08x\n"
1077                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
1078                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1079                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1080                dmae->len, dmae->dst_addr_lo >> 2,
1081                dmae->comp_addr_hi, dmae->comp_addr_lo,
1082                dmae->comp_val);
1083         else
1084             DP(msglvl, "DMAE: opcode 0x%08x\n"
1085                "src [%08x], len [%d*4], dst [%08x]\n"
1086                "comp_addr [%x:%08x], comp_val 0x%08x\n",
1087                dmae->opcode, dmae->src_addr_lo >> 2,
1088                dmae->len, dmae->dst_addr_lo >> 2,
1089                dmae->comp_addr_hi, dmae->comp_addr_lo,
1090                dmae->comp_val);
1091         break;
1092     default:
1093         if (src_type == DMAE_CMD_SRC_PCI)
1094             DP(msglvl, "DMAE: opcode 0x%08x\n"
1095                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
1096                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1097                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
1098                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1099                dmae->comp_val);
1100         else
1101             DP(msglvl, "DMAE: opcode 0x%08x\n"
1102                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1103                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1104                dmae->opcode, dmae->src_addr_lo >> 2,
1105                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1106                dmae->comp_val);
1107         break;
1108     }
1109
1110 }
1111 #endif
1112
1113 static int
1114 bxe_acquire_hw_lock(struct bxe_softc *sc,
1115                     uint32_t         resource)
1116 {
1117     uint32_t lock_status;
1118     uint32_t resource_bit = (1 << resource);
1119     int func = SC_FUNC(sc);
1120     uint32_t hw_lock_control_reg;
1121     int cnt;
1122
1123     /* validate the resource is within range */
1124     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1125         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1126         return (-1);
1127     }
1128
1129     if (func <= 5) {
1130         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1131     } else {
1132         hw_lock_control_reg =
1133                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1134     }
1135
1136     /* validate the resource is not already taken */
1137     lock_status = REG_RD(sc, hw_lock_control_reg);
1138     if (lock_status & resource_bit) {
1139         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1140               lock_status, resource_bit);
1141         return (-1);
1142     }
1143
1144     /* try every 5ms for 5 seconds */
1145     for (cnt = 0; cnt < 1000; cnt++) {
1146         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1147         lock_status = REG_RD(sc, hw_lock_control_reg);
1148         if (lock_status & resource_bit) {
1149             return (0);
1150         }
1151         DELAY(5000);
1152     }
1153
1154     BLOGE(sc, "Resource lock timeout!\n");
1155     return (-1);
1156 }
1157
1158 static int
1159 bxe_release_hw_lock(struct bxe_softc *sc,
1160                     uint32_t         resource)
1161 {
1162     uint32_t lock_status;
1163     uint32_t resource_bit = (1 << resource);
1164     int func = SC_FUNC(sc);
1165     uint32_t hw_lock_control_reg;
1166
1167     /* validate the resource is within range */
1168     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1169         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1170         return (-1);
1171     }
1172
1173     if (func <= 5) {
1174         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1175     } else {
1176         hw_lock_control_reg =
1177                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1178     }
1179
1180     /* validate the resource is currently taken */
1181     lock_status = REG_RD(sc, hw_lock_control_reg);
1182     if (!(lock_status & resource_bit)) {
1183         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1184               lock_status, resource_bit);
1185         return (-1);
1186     }
1187
1188     REG_WR(sc, hw_lock_control_reg, resource_bit);
1189     return (0);
1190 }
1191
1192 /*
1193  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1194  * had we done things the other way around, if two pfs from the same port
1195  * would attempt to access nvram at the same time, we could run into a
1196  * scenario such as:
1197  * pf A takes the port lock.
1198  * pf B succeeds in taking the same lock since they are from the same port.
1199  * pf A takes the per pf misc lock. Performs eeprom access.
1200  * pf A finishes. Unlocks the per pf misc lock.
1201  * Pf B takes the lock and proceeds to perform it's own access.
1202  * pf A unlocks the per port lock, while pf B is still working (!).
1203  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1204  * access corrupted by pf B).*
1205  */
1206 static int
1207 bxe_acquire_nvram_lock(struct bxe_softc *sc)
1208 {
1209     int port = SC_PORT(sc);
1210     int count, i;
1211     uint32_t val = 0;
1212
1213     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1214     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1215
1216     /* adjust timeout for emulation/FPGA */
1217     count = NVRAM_TIMEOUT_COUNT;
1218     if (CHIP_REV_IS_SLOW(sc)) {
1219         count *= 100;
1220     }
1221
1222     /* request access to nvram interface */
1223     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1224            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1225
1226     for (i = 0; i < count*10; i++) {
1227         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1228         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1229             break;
1230         }
1231
1232         DELAY(5);
1233     }
1234
1235     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1236         BLOGE(sc, "Cannot get access to nvram interface\n");
1237         return (-1);
1238     }
1239
1240     return (0);
1241 }
1242
1243 static int
1244 bxe_release_nvram_lock(struct bxe_softc *sc)
1245 {
1246     int port = SC_PORT(sc);
1247     int count, i;
1248     uint32_t val = 0;
1249
1250     /* adjust timeout for emulation/FPGA */
1251     count = NVRAM_TIMEOUT_COUNT;
1252     if (CHIP_REV_IS_SLOW(sc)) {
1253         count *= 100;
1254     }
1255
1256     /* relinquish nvram interface */
1257     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1258            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1259
1260     for (i = 0; i < count*10; i++) {
1261         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1262         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1263             break;
1264         }
1265
1266         DELAY(5);
1267     }
1268
1269     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1270         BLOGE(sc, "Cannot free access to nvram interface\n");
1271         return (-1);
1272     }
1273
1274     /* release HW lock: protect against other PFs in PF Direct Assignment */
1275     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1276
1277     return (0);
1278 }
1279
1280 static void
1281 bxe_enable_nvram_access(struct bxe_softc *sc)
1282 {
1283     uint32_t val;
1284
1285     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1286
1287     /* enable both bits, even on read */
1288     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1289            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1290 }
1291
1292 static void
1293 bxe_disable_nvram_access(struct bxe_softc *sc)
1294 {
1295     uint32_t val;
1296
1297     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1298
1299     /* disable both bits, even after read */
1300     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1301            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1302                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1303 }
1304
1305 static int
1306 bxe_nvram_read_dword(struct bxe_softc *sc,
1307                      uint32_t         offset,
1308                      uint32_t         *ret_val,
1309                      uint32_t         cmd_flags)
1310 {
1311     int count, i, rc;
1312     uint32_t val;
1313
1314     /* build the command word */
1315     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1316
1317     /* need to clear DONE bit separately */
1318     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1319
1320     /* address of the NVRAM to read from */
1321     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1322            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1323
1324     /* issue a read command */
1325     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1326
1327     /* adjust timeout for emulation/FPGA */
1328     count = NVRAM_TIMEOUT_COUNT;
1329     if (CHIP_REV_IS_SLOW(sc)) {
1330         count *= 100;
1331     }
1332
1333     /* wait for completion */
1334     *ret_val = 0;
1335     rc = -1;
1336     for (i = 0; i < count; i++) {
1337         DELAY(5);
1338         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1339
1340         if (val & MCPR_NVM_COMMAND_DONE) {
1341             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1342             /* we read nvram data in cpu order
1343              * but ethtool sees it as an array of bytes
1344              * converting to big-endian will do the work
1345              */
1346             *ret_val = htobe32(val);
1347             rc = 0;
1348             break;
1349         }
1350     }
1351
1352     if (rc == -1) {
1353         BLOGE(sc, "nvram read timeout expired\n");
1354     }
1355
1356     return (rc);
1357 }
1358
1359 static int
1360 bxe_nvram_read(struct bxe_softc *sc,
1361                uint32_t         offset,
1362                uint8_t          *ret_buf,
1363                int              buf_size)
1364 {
1365     uint32_t cmd_flags;
1366     uint32_t val;
1367     int rc;
1368
1369     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1370         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1371               offset, buf_size);
1372         return (-1);
1373     }
1374
1375     if ((offset + buf_size) > sc->devinfo.flash_size) {
1376         BLOGE(sc, "Invalid parameter, "
1377                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1378               offset, buf_size, sc->devinfo.flash_size);
1379         return (-1);
1380     }
1381
1382     /* request access to nvram interface */
1383     rc = bxe_acquire_nvram_lock(sc);
1384     if (rc) {
1385         return (rc);
1386     }
1387
1388     /* enable access to nvram interface */
1389     bxe_enable_nvram_access(sc);
1390
1391     /* read the first word(s) */
1392     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1393     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1394         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1395         memcpy(ret_buf, &val, 4);
1396
1397         /* advance to the next dword */
1398         offset += sizeof(uint32_t);
1399         ret_buf += sizeof(uint32_t);
1400         buf_size -= sizeof(uint32_t);
1401         cmd_flags = 0;
1402     }
1403
1404     if (rc == 0) {
1405         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1406         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1407         memcpy(ret_buf, &val, 4);
1408     }
1409
1410     /* disable access to nvram interface */
1411     bxe_disable_nvram_access(sc);
1412     bxe_release_nvram_lock(sc);
1413
1414     return (rc);
1415 }
1416
1417 static int
1418 bxe_nvram_write_dword(struct bxe_softc *sc,
1419                       uint32_t         offset,
1420                       uint32_t         val,
1421                       uint32_t         cmd_flags)
1422 {
1423     int count, i, rc;
1424
1425     /* build the command word */
1426     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1427
1428     /* need to clear DONE bit separately */
1429     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1430
1431     /* write the data */
1432     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1433
1434     /* address of the NVRAM to write to */
1435     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1436            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1437
1438     /* issue the write command */
1439     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1440
1441     /* adjust timeout for emulation/FPGA */
1442     count = NVRAM_TIMEOUT_COUNT;
1443     if (CHIP_REV_IS_SLOW(sc)) {
1444         count *= 100;
1445     }
1446
1447     /* wait for completion */
1448     rc = -1;
1449     for (i = 0; i < count; i++) {
1450         DELAY(5);
1451         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1452         if (val & MCPR_NVM_COMMAND_DONE) {
1453             rc = 0;
1454             break;
1455         }
1456     }
1457
1458     if (rc == -1) {
1459         BLOGE(sc, "nvram write timeout expired\n");
1460     }
1461
1462     return (rc);
1463 }
1464
1465 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1466
1467 static int
1468 bxe_nvram_write1(struct bxe_softc *sc,
1469                  uint32_t         offset,
1470                  uint8_t          *data_buf,
1471                  int              buf_size)
1472 {
1473     uint32_t cmd_flags;
1474     uint32_t align_offset;
1475     uint32_t val;
1476     int rc;
1477
1478     if ((offset + buf_size) > sc->devinfo.flash_size) {
1479         BLOGE(sc, "Invalid parameter, "
1480                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1481               offset, buf_size, sc->devinfo.flash_size);
1482         return (-1);
1483     }
1484
1485     /* request access to nvram interface */
1486     rc = bxe_acquire_nvram_lock(sc);
1487     if (rc) {
1488         return (rc);
1489     }
1490
1491     /* enable access to nvram interface */
1492     bxe_enable_nvram_access(sc);
1493
1494     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1495     align_offset = (offset & ~0x03);
1496     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1497
1498     if (rc == 0) {
1499         val &= ~(0xff << BYTE_OFFSET(offset));
1500         val |= (*data_buf << BYTE_OFFSET(offset));
1501
1502         /* nvram data is returned as an array of bytes
1503          * convert it back to cpu order
1504          */
1505         val = be32toh(val);
1506
1507         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1508     }
1509
1510     /* disable access to nvram interface */
1511     bxe_disable_nvram_access(sc);
1512     bxe_release_nvram_lock(sc);
1513
1514     return (rc);
1515 }
1516
1517 static int
1518 bxe_nvram_write(struct bxe_softc *sc,
1519                 uint32_t         offset,
1520                 uint8_t          *data_buf,
1521                 int              buf_size)
1522 {
1523     uint32_t cmd_flags;
1524     uint32_t val;
1525     uint32_t written_so_far;
1526     int rc;
1527
1528     if (buf_size == 1) {
1529         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1530     }
1531
1532     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1533         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1534               offset, buf_size);
1535         return (-1);
1536     }
1537
1538     if (buf_size == 0) {
1539         return (0); /* nothing to do */
1540     }
1541
1542     if ((offset + buf_size) > sc->devinfo.flash_size) {
1543         BLOGE(sc, "Invalid parameter, "
1544                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1545               offset, buf_size, sc->devinfo.flash_size);
1546         return (-1);
1547     }
1548
1549     /* request access to nvram interface */
1550     rc = bxe_acquire_nvram_lock(sc);
1551     if (rc) {
1552         return (rc);
1553     }
1554
1555     /* enable access to nvram interface */
1556     bxe_enable_nvram_access(sc);
1557
1558     written_so_far = 0;
1559     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1560     while ((written_so_far < buf_size) && (rc == 0)) {
1561         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1562             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1563         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1564             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1565         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1566             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1567         }
1568
1569         memcpy(&val, data_buf, 4);
1570
1571         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1572
1573         /* advance to the next dword */
1574         offset += sizeof(uint32_t);
1575         data_buf += sizeof(uint32_t);
1576         written_so_far += sizeof(uint32_t);
1577         cmd_flags = 0;
1578     }
1579
1580     /* disable access to nvram interface */
1581     bxe_disable_nvram_access(sc);
1582     bxe_release_nvram_lock(sc);
1583
1584     return (rc);
1585 }
1586
1587 /* copy command into DMAE command memory and set DMAE command Go */
1588 void
1589 bxe_post_dmae(struct bxe_softc    *sc,
1590               struct dmae_command *dmae,
1591               int                 idx)
1592 {
1593     uint32_t cmd_offset;
1594     int i;
1595
1596     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1597     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1598         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1599     }
1600
1601     REG_WR(sc, dmae_reg_go_c[idx], 1);
1602 }
1603
1604 uint32_t
1605 bxe_dmae_opcode_add_comp(uint32_t opcode,
1606                          uint8_t  comp_type)
1607 {
1608     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1609                       DMAE_COMMAND_C_TYPE_ENABLE));
1610 }
1611
1612 uint32_t
1613 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1614 {
1615     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1616 }
1617
1618 uint32_t
1619 bxe_dmae_opcode(struct bxe_softc *sc,
1620                 uint8_t          src_type,
1621                 uint8_t          dst_type,
1622                 uint8_t          with_comp,
1623                 uint8_t          comp_type)
1624 {
1625     uint32_t opcode = 0;
1626
1627     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1628                (dst_type << DMAE_COMMAND_DST_SHIFT));
1629
1630     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1631
1632     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1633
1634     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1635                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1636
1637     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1638
1639 #ifdef __BIG_ENDIAN
1640     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1641 #else
1642     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1643 #endif
1644
1645     if (with_comp) {
1646         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1647     }
1648
1649     return (opcode);
1650 }
1651
1652 static void
1653 bxe_prep_dmae_with_comp(struct bxe_softc    *sc,
1654                         struct dmae_command *dmae,
1655                         uint8_t             src_type,
1656                         uint8_t             dst_type)
1657 {
1658     memset(dmae, 0, sizeof(struct dmae_command));
1659
1660     /* set the opcode */
1661     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1662                                    TRUE, DMAE_COMP_PCI);
1663
1664     /* fill in the completion parameters */
1665     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1666     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1667     dmae->comp_val     = DMAE_COMP_VAL;
1668 }
1669
1670 /* issue a DMAE command over the init channel and wait for completion */
1671 static int
1672 bxe_issue_dmae_with_comp(struct bxe_softc    *sc,
1673                          struct dmae_command *dmae)
1674 {
1675     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1676     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1677
1678     BXE_DMAE_LOCK(sc);
1679
1680     /* reset completion */
1681     *wb_comp = 0;
1682
1683     /* post the command on the channel used for initializations */
1684     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1685
1686     /* wait for completion */
1687     DELAY(5);
1688
1689     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1690         if (!timeout ||
1691             (sc->recovery_state != BXE_RECOVERY_DONE &&
1692              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1693             BLOGE(sc, "DMAE timeout!\n");
1694             BXE_DMAE_UNLOCK(sc);
1695             return (DMAE_TIMEOUT);
1696         }
1697
1698         timeout--;
1699         DELAY(50);
1700     }
1701
1702     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1703         BLOGE(sc, "DMAE PCI error!\n");
1704         BXE_DMAE_UNLOCK(sc);
1705         return (DMAE_PCI_ERROR);
1706     }
1707
1708     BXE_DMAE_UNLOCK(sc);
1709     return (0);
1710 }
1711
1712 void
1713 bxe_read_dmae(struct bxe_softc *sc,
1714               uint32_t         src_addr,
1715               uint32_t         len32)
1716 {
1717     struct dmae_command dmae;
1718     uint32_t *data;
1719     int i, rc;
1720
1721     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1722
1723     if (!sc->dmae_ready) {
1724         data = BXE_SP(sc, wb_data[0]);
1725
1726         for (i = 0; i < len32; i++) {
1727             data[i] = (CHIP_IS_E1(sc)) ?
1728                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1729                           REG_RD(sc, (src_addr + (i * 4)));
1730         }
1731
1732         return;
1733     }
1734
1735     /* set opcode and fixed command fields */
1736     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1737
1738     /* fill in addresses and len */
1739     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1740     dmae.src_addr_hi = 0;
1741     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1742     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1743     dmae.len         = len32;
1744
1745     /* issue the command and wait for completion */
1746     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1747         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1748     };
1749 }
1750
1751 void
1752 bxe_write_dmae(struct bxe_softc *sc,
1753                bus_addr_t       dma_addr,
1754                uint32_t         dst_addr,
1755                uint32_t         len32)
1756 {
1757     struct dmae_command dmae;
1758     int rc;
1759
1760     if (!sc->dmae_ready) {
1761         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1762
1763         if (CHIP_IS_E1(sc)) {
1764             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1765         } else {
1766             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1767         }
1768
1769         return;
1770     }
1771
1772     /* set opcode and fixed command fields */
1773     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1774
1775     /* fill in addresses and len */
1776     dmae.src_addr_lo = U64_LO(dma_addr);
1777     dmae.src_addr_hi = U64_HI(dma_addr);
1778     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1779     dmae.dst_addr_hi = 0;
1780     dmae.len         = len32;
1781
1782     /* issue the command and wait for completion */
1783     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1784         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1785     }
1786 }
1787
1788 void
1789 bxe_write_dmae_phys_len(struct bxe_softc *sc,
1790                         bus_addr_t       phys_addr,
1791                         uint32_t         addr,
1792                         uint32_t         len)
1793 {
1794     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1795     int offset = 0;
1796
1797     while (len > dmae_wr_max) {
1798         bxe_write_dmae(sc,
1799                        (phys_addr + offset), /* src DMA address */
1800                        (addr + offset),      /* dst GRC address */
1801                        dmae_wr_max);
1802         offset += (dmae_wr_max * 4);
1803         len -= dmae_wr_max;
1804     }
1805
1806     bxe_write_dmae(sc,
1807                    (phys_addr + offset), /* src DMA address */
1808                    (addr + offset),      /* dst GRC address */
1809                    len);
1810 }
1811
1812 void
1813 bxe_set_ctx_validation(struct bxe_softc   *sc,
1814                        struct eth_context *cxt,
1815                        uint32_t           cid)
1816 {
1817     /* ustorm cxt validation */
1818     cxt->ustorm_ag_context.cdu_usage =
1819         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1820             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1821     /* xcontext validation */
1822     cxt->xstorm_ag_context.cdu_reserved =
1823         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1824             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1825 }
1826
1827 static void
1828 bxe_storm_memset_hc_timeout(struct bxe_softc *sc,
1829                             uint8_t          port,
1830                             uint8_t          fw_sb_id,
1831                             uint8_t          sb_index,
1832                             uint8_t          ticks)
1833 {
1834     uint32_t addr =
1835         (BAR_CSTRORM_INTMEM +
1836          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1837
1838     REG_WR8(sc, addr, ticks);
1839
1840     BLOGD(sc, DBG_LOAD,
1841           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1842           port, fw_sb_id, sb_index, ticks);
1843 }
1844
1845 static void
1846 bxe_storm_memset_hc_disable(struct bxe_softc *sc,
1847                             uint8_t          port,
1848                             uint16_t         fw_sb_id,
1849                             uint8_t          sb_index,
1850                             uint8_t          disable)
1851 {
1852     uint32_t enable_flag =
1853         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1854     uint32_t addr =
1855         (BAR_CSTRORM_INTMEM +
1856          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1857     uint8_t flags;
1858
1859     /* clear and set */
1860     flags = REG_RD8(sc, addr);
1861     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1862     flags |= enable_flag;
1863     REG_WR8(sc, addr, flags);
1864
1865     BLOGD(sc, DBG_LOAD,
1866           "port %d fw_sb_id %d sb_index %d disable %d\n",
1867           port, fw_sb_id, sb_index, disable);
1868 }
1869
1870 void
1871 bxe_update_coalesce_sb_index(struct bxe_softc *sc,
1872                              uint8_t          fw_sb_id,
1873                              uint8_t          sb_index,
1874                              uint8_t          disable,
1875                              uint16_t         usec)
1876 {
1877     int port = SC_PORT(sc);
1878     uint8_t ticks = (usec / 4); /* XXX ??? */
1879
1880     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1881
1882     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1883     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1884 }
1885
1886 void
1887 elink_cb_udelay(struct bxe_softc *sc,
1888                 uint32_t         usecs)
1889 {
1890     DELAY(usecs);
1891 }
1892
1893 uint32_t
1894 elink_cb_reg_read(struct bxe_softc *sc,
1895                   uint32_t         reg_addr)
1896 {
1897     return (REG_RD(sc, reg_addr));
1898 }
1899
1900 void
1901 elink_cb_reg_write(struct bxe_softc *sc,
1902                    uint32_t         reg_addr,
1903                    uint32_t         val)
1904 {
1905     REG_WR(sc, reg_addr, val);
1906 }
1907
1908 void
1909 elink_cb_reg_wb_write(struct bxe_softc *sc,
1910                       uint32_t         offset,
1911                       uint32_t         *wb_write,
1912                       uint16_t         len)
1913 {
1914     REG_WR_DMAE(sc, offset, wb_write, len);
1915 }
1916
1917 void
1918 elink_cb_reg_wb_read(struct bxe_softc *sc,
1919                      uint32_t         offset,
1920                      uint32_t         *wb_write,
1921                      uint16_t         len)
1922 {
1923     REG_RD_DMAE(sc, offset, wb_write, len);
1924 }
1925
1926 uint8_t
1927 elink_cb_path_id(struct bxe_softc *sc)
1928 {
1929     return (SC_PATH(sc));
1930 }
1931
1932 void
1933 elink_cb_event_log(struct bxe_softc     *sc,
1934                    const elink_log_id_t elink_log_id,
1935                    ...)
1936 {
1937     /* XXX */
1938 #if 0
1939     //va_list ap;
1940     va_start(ap, elink_log_id);
1941     _XXX_(sc, lm_log_id, ap);
1942     va_end(ap);
1943 #endif
1944     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1945 }
1946
1947 static int
1948 bxe_set_spio(struct bxe_softc *sc,
1949              int              spio,
1950              uint32_t         mode)
1951 {
1952     uint32_t spio_reg;
1953
1954     /* Only 2 SPIOs are configurable */
1955     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1956         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1957         return (-1);
1958     }
1959
1960     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1961
1962     /* read SPIO and mask except the float bits */
1963     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1964
1965     switch (mode) {
1966     case MISC_SPIO_OUTPUT_LOW:
1967         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1968         /* clear FLOAT and set CLR */
1969         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1970         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1971         break;
1972
1973     case MISC_SPIO_OUTPUT_HIGH:
1974         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1975         /* clear FLOAT and set SET */
1976         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1977         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1978         break;
1979
1980     case MISC_SPIO_INPUT_HI_Z:
1981         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1982         /* set FLOAT */
1983         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1984         break;
1985
1986     default:
1987         break;
1988     }
1989
1990     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1991     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1992
1993     return (0);
1994 }
1995
1996 static int
1997 bxe_gpio_read(struct bxe_softc *sc,
1998               int              gpio_num,
1999               uint8_t          port)
2000 {
2001     /* The GPIO should be swapped if swap register is set and active */
2002     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2003                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2004     int gpio_shift = (gpio_num +
2005                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2006     uint32_t gpio_mask = (1 << gpio_shift);
2007     uint32_t gpio_reg;
2008
2009     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2010         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2011         return (-1);
2012     }
2013
2014     /* read GPIO value */
2015     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2016
2017     /* get the requested pin value */
2018     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
2019 }
2020
2021 static int
2022 bxe_gpio_write(struct bxe_softc *sc,
2023                int              gpio_num,
2024                uint32_t         mode,
2025                uint8_t          port)
2026 {
2027     /* The GPIO should be swapped if swap register is set and active */
2028     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2029                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2030     int gpio_shift = (gpio_num +
2031                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2032     uint32_t gpio_mask = (1 << gpio_shift);
2033     uint32_t gpio_reg;
2034
2035     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2036         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2037         return (-1);
2038     }
2039
2040     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2041
2042     /* read GPIO and mask except the float bits */
2043     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
2044
2045     switch (mode) {
2046     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2047         BLOGD(sc, DBG_PHY,
2048               "Set GPIO %d (shift %d) -> output low\n",
2049               gpio_num, gpio_shift);
2050         /* clear FLOAT and set CLR */
2051         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2052         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
2053         break;
2054
2055     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2056         BLOGD(sc, DBG_PHY,
2057               "Set GPIO %d (shift %d) -> output high\n",
2058               gpio_num, gpio_shift);
2059         /* clear FLOAT and set SET */
2060         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2061         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
2062         break;
2063
2064     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2065         BLOGD(sc, DBG_PHY,
2066               "Set GPIO %d (shift %d) -> input\n",
2067               gpio_num, gpio_shift);
2068         /* set FLOAT */
2069         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
2070         break;
2071
2072     default:
2073         break;
2074     }
2075
2076     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2077     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2078
2079     return (0);
2080 }
2081
2082 static int
2083 bxe_gpio_mult_write(struct bxe_softc *sc,
2084                     uint8_t          pins,
2085                     uint32_t         mode)
2086 {
2087     uint32_t gpio_reg;
2088
2089     /* any port swapping should be handled by caller */
2090
2091     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2092
2093     /* read GPIO and mask except the float bits */
2094     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
2095     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2096     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
2097     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
2098
2099     switch (mode) {
2100     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2101         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2102         /* set CLR */
2103         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2104         break;
2105
2106     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2107         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2108         /* set SET */
2109         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2110         break;
2111
2112     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2113         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2114         /* set FLOAT */
2115         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2116         break;
2117
2118     default:
2119         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2120         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2121         return (-1);
2122     }
2123
2124     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2125     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2126
2127     return (0);
2128 }
2129
2130 static int
2131 bxe_gpio_int_write(struct bxe_softc *sc,
2132                    int              gpio_num,
2133                    uint32_t         mode,
2134                    uint8_t          port)
2135 {
2136     /* The GPIO should be swapped if swap register is set and active */
2137     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2138                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2139     int gpio_shift = (gpio_num +
2140                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2141     uint32_t gpio_mask = (1 << gpio_shift);
2142     uint32_t gpio_reg;
2143
2144     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2145         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2146         return (-1);
2147     }
2148
2149     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2150
2151     /* read GPIO int */
2152     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2153
2154     switch (mode) {
2155     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2156         BLOGD(sc, DBG_PHY,
2157               "Clear GPIO INT %d (shift %d) -> output low\n",
2158               gpio_num, gpio_shift);
2159         /* clear SET and set CLR */
2160         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2161         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2162         break;
2163
2164     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2165         BLOGD(sc, DBG_PHY,
2166               "Set GPIO INT %d (shift %d) -> output high\n",
2167               gpio_num, gpio_shift);
2168         /* clear CLR and set SET */
2169         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2170         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2171         break;
2172
2173     default:
2174         break;
2175     }
2176
2177     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2178     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2179
2180     return (0);
2181 }
2182
2183 uint32_t
2184 elink_cb_gpio_read(struct bxe_softc *sc,
2185                    uint16_t         gpio_num,
2186                    uint8_t          port)
2187 {
2188     return (bxe_gpio_read(sc, gpio_num, port));
2189 }
2190
2191 uint8_t
2192 elink_cb_gpio_write(struct bxe_softc *sc,
2193                     uint16_t         gpio_num,
2194                     uint8_t          mode, /* 0=low 1=high */
2195                     uint8_t          port)
2196 {
2197     return (bxe_gpio_write(sc, gpio_num, mode, port));
2198 }
2199
2200 uint8_t
2201 elink_cb_gpio_mult_write(struct bxe_softc *sc,
2202                          uint8_t          pins,
2203                          uint8_t          mode) /* 0=low 1=high */
2204 {
2205     return (bxe_gpio_mult_write(sc, pins, mode));
2206 }
2207
2208 uint8_t
2209 elink_cb_gpio_int_write(struct bxe_softc *sc,
2210                         uint16_t         gpio_num,
2211                         uint8_t          mode, /* 0=low 1=high */
2212                         uint8_t          port)
2213 {
2214     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2215 }
2216
2217 void
2218 elink_cb_notify_link_changed(struct bxe_softc *sc)
2219 {
2220     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2221                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2222 }
2223
2224 /* send the MCP a request, block until there is a reply */
2225 uint32_t
2226 elink_cb_fw_command(struct bxe_softc *sc,
2227                     uint32_t         command,
2228                     uint32_t         param)
2229 {
2230     int mb_idx = SC_FW_MB_IDX(sc);
2231     uint32_t seq;
2232     uint32_t rc = 0;
2233     uint32_t cnt = 1;
2234     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2235
2236     BXE_FWMB_LOCK(sc);
2237
2238     seq = ++sc->fw_seq;
2239     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2240     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2241
2242     BLOGD(sc, DBG_PHY,
2243           "wrote command 0x%08x to FW MB param 0x%08x\n",
2244           (command | seq), param);
2245
2246     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2247     do {
2248         DELAY(delay * 1000);
2249         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2250     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2251
2252     BLOGD(sc, DBG_PHY,
2253           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2254           cnt*delay, rc, seq);
2255
2256     /* is this a reply to our command? */
2257     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2258         rc &= FW_MSG_CODE_MASK;
2259     } else {
2260         /* Ruh-roh! */
2261         BLOGE(sc, "FW failed to respond!\n");
2262         // XXX bxe_fw_dump(sc);
2263         rc = 0;
2264     }
2265
2266     BXE_FWMB_UNLOCK(sc);
2267     return (rc);
2268 }
2269
2270 static uint32_t
2271 bxe_fw_command(struct bxe_softc *sc,
2272                uint32_t         command,
2273                uint32_t         param)
2274 {
2275     return (elink_cb_fw_command(sc, command, param));
2276 }
2277
2278 static void
2279 __storm_memset_dma_mapping(struct bxe_softc *sc,
2280                            uint32_t         addr,
2281                            bus_addr_t       mapping)
2282 {
2283     REG_WR(sc, addr, U64_LO(mapping));
2284     REG_WR(sc, (addr + 4), U64_HI(mapping));
2285 }
2286
2287 static void
2288 storm_memset_spq_addr(struct bxe_softc *sc,
2289                       bus_addr_t       mapping,
2290                       uint16_t         abs_fid)
2291 {
2292     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2293                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2294     __storm_memset_dma_mapping(sc, addr, mapping);
2295 }
2296
2297 static void
2298 storm_memset_vf_to_pf(struct bxe_softc *sc,
2299                       uint16_t         abs_fid,
2300                       uint16_t         pf_id)
2301 {
2302     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2303     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2304     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2305     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2306 }
2307
2308 static void
2309 storm_memset_func_en(struct bxe_softc *sc,
2310                      uint16_t         abs_fid,
2311                      uint8_t          enable)
2312 {
2313     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2314     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2315     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2316     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2317 }
2318
2319 static void
2320 storm_memset_eq_data(struct bxe_softc       *sc,
2321                      struct event_ring_data *eq_data,
2322                      uint16_t               pfid)
2323 {
2324     uint32_t addr;
2325     size_t size;
2326
2327     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2328     size = sizeof(struct event_ring_data);
2329     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2330 }
2331
2332 static void
2333 storm_memset_eq_prod(struct bxe_softc *sc,
2334                      uint16_t         eq_prod,
2335                      uint16_t         pfid)
2336 {
2337     uint32_t addr = (BAR_CSTRORM_INTMEM +
2338                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2339     REG_WR16(sc, addr, eq_prod);
2340 }
2341
2342 /*
2343  * Post a slowpath command.
2344  *
2345  * A slowpath command is used to propogate a configuration change through
2346  * the controller in a controlled manner, allowing each STORM processor and
2347  * other H/W blocks to phase in the change.  The commands sent on the
2348  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2349  * completion of the ramrod will occur in different ways.  Here's a
2350  * breakdown of ramrods and how they complete:
2351  *
2352  * RAMROD_CMD_ID_ETH_PORT_SETUP
2353  *   Used to setup the leading connection on a port.  Completes on the
2354  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2355  *
2356  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2357  *   Used to setup an additional connection on a port.  Completes on the
2358  *   RCQ of the multi-queue/RSS connection being initialized.
2359  *
2360  * RAMROD_CMD_ID_ETH_STAT_QUERY
2361  *   Used to force the storm processors to update the statistics database
2362  *   in host memory.  This ramrod is send on the leading connection CID and
2363  *   completes as an index increment of the CSTORM on the default status
2364  *   block.
2365  *
2366  * RAMROD_CMD_ID_ETH_UPDATE
2367  *   Used to update the state of the leading connection, usually to udpate
2368  *   the RSS indirection table.  Completes on the RCQ of the leading
2369  *   connection. (Not currently used under FreeBSD until OS support becomes
2370  *   available.)
2371  *
2372  * RAMROD_CMD_ID_ETH_HALT
2373  *   Used when tearing down a connection prior to driver unload.  Completes
2374  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2375  *   use this on the leading connection.
2376  *
2377  * RAMROD_CMD_ID_ETH_SET_MAC
2378  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2379  *   the RCQ of the leading connection.
2380  *
2381  * RAMROD_CMD_ID_ETH_CFC_DEL
2382  *   Used when tearing down a conneciton prior to driver unload.  Completes
2383  *   on the RCQ of the leading connection (since the current connection
2384  *   has been completely removed from controller memory).
2385  *
2386  * RAMROD_CMD_ID_ETH_PORT_DEL
2387  *   Used to tear down the leading connection prior to driver unload,
2388  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2389  *   default status block.
2390  *
2391  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2392  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2393  *   RSS connection that is being offloaded.  (Not currently used under
2394  *   FreeBSD.)
2395  *
2396  * There can only be one command pending per function.
2397  *
2398  * Returns:
2399  *   0 = Success, !0 = Failure.
2400  */
2401
2402 /* must be called under the spq lock */
2403 static inline
2404 struct eth_spe *bxe_sp_get_next(struct bxe_softc *sc)
2405 {
2406     struct eth_spe *next_spe = sc->spq_prod_bd;
2407
2408     if (sc->spq_prod_bd == sc->spq_last_bd) {
2409         /* wrap back to the first eth_spq */
2410         sc->spq_prod_bd = sc->spq;
2411         sc->spq_prod_idx = 0;
2412     } else {
2413         sc->spq_prod_bd++;
2414         sc->spq_prod_idx++;
2415     }
2416
2417     return (next_spe);
2418 }
2419
2420 /* must be called under the spq lock */
2421 static inline
2422 void bxe_sp_prod_update(struct bxe_softc *sc)
2423 {
2424     int func = SC_FUNC(sc);
2425
2426     /*
2427      * Make sure that BD data is updated before writing the producer.
2428      * BD data is written to the memory, the producer is read from the
2429      * memory, thus we need a full memory barrier to ensure the ordering.
2430      */
2431     mb();
2432
2433     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2434              sc->spq_prod_idx);
2435
2436     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2437                       BUS_SPACE_BARRIER_WRITE);
2438 }
2439
2440 /**
2441  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2442  *
2443  * @cmd:      command to check
2444  * @cmd_type: command type
2445  */
2446 static inline
2447 int bxe_is_contextless_ramrod(int cmd,
2448                               int cmd_type)
2449 {
2450     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2451         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2452         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2453         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2454         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2455         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2456         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2457         return (TRUE);
2458     } else {
2459         return (FALSE);
2460     }
2461 }
2462
2463 /**
2464  * bxe_sp_post - place a single command on an SP ring
2465  *
2466  * @sc:         driver handle
2467  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2468  * @cid:        SW CID the command is related to
2469  * @data_hi:    command private data address (high 32 bits)
2470  * @data_lo:    command private data address (low 32 bits)
2471  * @cmd_type:   command type (e.g. NONE, ETH)
2472  *
2473  * SP data is handled as if it's always an address pair, thus data fields are
2474  * not swapped to little endian in upper functions. Instead this function swaps
2475  * data as if it's two uint32 fields.
2476  */
2477 int
2478 bxe_sp_post(struct bxe_softc *sc,
2479             int              command,
2480             int              cid,
2481             uint32_t         data_hi,
2482             uint32_t         data_lo,
2483             int              cmd_type)
2484 {
2485     struct eth_spe *spe;
2486     uint16_t type;
2487     int common;
2488
2489     common = bxe_is_contextless_ramrod(command, cmd_type);
2490
2491     BXE_SP_LOCK(sc);
2492
2493     if (common) {
2494         if (!atomic_load_acq_long(&sc->eq_spq_left)) {
2495             BLOGE(sc, "EQ ring is full!\n");
2496             BXE_SP_UNLOCK(sc);
2497             return (-1);
2498         }
2499     } else {
2500         if (!atomic_load_acq_long(&sc->cq_spq_left)) {
2501             BLOGE(sc, "SPQ ring is full!\n");
2502             BXE_SP_UNLOCK(sc);
2503             return (-1);
2504         }
2505     }
2506
2507     spe = bxe_sp_get_next(sc);
2508
2509     /* CID needs port number to be encoded int it */
2510     spe->hdr.conn_and_cmd_data =
2511         htole32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2512
2513     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2514
2515     /* TBD: Check if it works for VFs */
2516     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2517              SPE_HDR_FUNCTION_ID);
2518
2519     spe->hdr.type = htole16(type);
2520
2521     spe->data.update_data_addr.hi = htole32(data_hi);
2522     spe->data.update_data_addr.lo = htole32(data_lo);
2523
2524     /*
2525      * It's ok if the actual decrement is issued towards the memory
2526      * somewhere between the lock and unlock. Thus no more explict
2527      * memory barrier is needed.
2528      */
2529     if (common) {
2530         atomic_subtract_acq_long(&sc->eq_spq_left, 1);
2531     } else {
2532         atomic_subtract_acq_long(&sc->cq_spq_left, 1);
2533     }
2534
2535     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2536     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2537           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2538     BLOGD(sc, DBG_SP,
2539           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2540           sc->spq_prod_idx,
2541           (uint32_t)U64_HI(sc->spq_dma.paddr),
2542           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2543           command,
2544           common,
2545           HW_CID(sc, cid),
2546           data_hi,
2547           data_lo,
2548           type,
2549           atomic_load_acq_long(&sc->cq_spq_left),
2550           atomic_load_acq_long(&sc->eq_spq_left));
2551
2552     bxe_sp_prod_update(sc);
2553
2554     BXE_SP_UNLOCK(sc);
2555     return (0);
2556 }
2557
2558 /**
2559  * bxe_debug_print_ind_table - prints the indirection table configuration.
2560  *
2561  * @sc: driver hanlde
2562  * @p:  pointer to rss configuration
2563  */
2564 #if 0
2565 static void
2566 bxe_debug_print_ind_table(struct bxe_softc               *sc,
2567                           struct ecore_config_rss_params *p)
2568 {
2569     int i;
2570
2571     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2572     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2573     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2574         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2575
2576         /* Print 4 bytes in a line */
2577         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2578             (((i + 1) & 0x3) == 0)) {
2579             BLOGD(sc, DBG_LOAD, "\n");
2580             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2581         }
2582     }
2583
2584     BLOGD(sc, DBG_LOAD, "\n");
2585 }
2586 #endif
2587
2588 /*
2589  * FreeBSD Device probe function.
2590  *
2591  * Compares the device found to the driver's list of supported devices and
2592  * reports back to the bsd loader whether this is the right driver for the device.
2593  * This is the driver entry function called from the "kldload" command.
2594  *
2595  * Returns:
2596  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2597  */
2598 static int
2599 bxe_probe(device_t dev)
2600 {
2601     struct bxe_softc *sc;
2602     struct bxe_device_type *t;
2603     char *descbuf;
2604     uint16_t did, sdid, svid, vid;
2605
2606     /* Find our device structure */
2607     sc = device_get_softc(dev);
2608     sc->dev = dev;
2609     t = bxe_devs;
2610
2611     /* Get the data for the device to be probed. */
2612     vid  = pci_get_vendor(dev);
2613     did  = pci_get_device(dev);
2614     svid = pci_get_subvendor(dev);
2615     sdid = pci_get_subdevice(dev);
2616
2617     BLOGD(sc, DBG_LOAD,
2618           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2619           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2620
2621     /* Look through the list of known devices for a match. */
2622     while (t->bxe_name != NULL) {
2623         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2624             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2625             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2626             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2627             if (descbuf == NULL)
2628                 return (ENOMEM);
2629
2630             /* Print out the device identity. */
2631             snprintf(descbuf, BXE_DEVDESC_MAX,
2632                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2633                      (((pci_read_config(dev, PCIR_REVID, 4) &
2634                         0xf0) >> 4) + 'A'),
2635                      (pci_read_config(dev, PCIR_REVID, 4) & 0xf),
2636                      BXE_DRIVER_VERSION);
2637
2638             device_set_desc_copy(dev, descbuf);
2639             free(descbuf, M_TEMP);
2640             return (BUS_PROBE_DEFAULT);
2641         }
2642         t++;
2643     }
2644
2645     return (ENXIO);
2646 }
2647
2648 static void
2649 bxe_init_mutexes(struct bxe_softc *sc)
2650 {
2651 #ifdef BXE_CORE_LOCK_SX
2652     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2653              "bxe%d_core_lock", sc->unit);
2654     sx_init(&sc->core_sx, sc->core_sx_name);
2655 #else
2656     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2657              "bxe%d_core_lock", sc->unit);
2658     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2659 #endif
2660
2661     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2662              "bxe%d_sp_lock", sc->unit);
2663     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2664
2665     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2666              "bxe%d_dmae_lock", sc->unit);
2667     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2668
2669     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2670              "bxe%d_phy_lock", sc->unit);
2671     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2672
2673     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2674              "bxe%d_fwmb_lock", sc->unit);
2675     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2676
2677     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2678              "bxe%d_print_lock", sc->unit);
2679     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2680
2681     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2682              "bxe%d_stats_lock", sc->unit);
2683     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2684
2685     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2686              "bxe%d_mcast_lock", sc->unit);
2687     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2688 }
2689
2690 static void
2691 bxe_release_mutexes(struct bxe_softc *sc)
2692 {
2693 #ifdef BXE_CORE_LOCK_SX
2694     sx_destroy(&sc->core_sx);
2695 #else
2696     if (mtx_initialized(&sc->core_mtx)) {
2697         mtx_destroy(&sc->core_mtx);
2698     }
2699 #endif
2700
2701     if (mtx_initialized(&sc->sp_mtx)) {
2702         mtx_destroy(&sc->sp_mtx);
2703     }
2704
2705     if (mtx_initialized(&sc->dmae_mtx)) {
2706         mtx_destroy(&sc->dmae_mtx);
2707     }
2708
2709     if (mtx_initialized(&sc->port.phy_mtx)) {
2710         mtx_destroy(&sc->port.phy_mtx);
2711     }
2712
2713     if (mtx_initialized(&sc->fwmb_mtx)) {
2714         mtx_destroy(&sc->fwmb_mtx);
2715     }
2716
2717     if (mtx_initialized(&sc->print_mtx)) {
2718         mtx_destroy(&sc->print_mtx);
2719     }
2720
2721     if (mtx_initialized(&sc->stats_mtx)) {
2722         mtx_destroy(&sc->stats_mtx);
2723     }
2724
2725     if (mtx_initialized(&sc->mcast_mtx)) {
2726         mtx_destroy(&sc->mcast_mtx);
2727     }
2728 }
2729
2730 static void
2731 bxe_tx_disable(struct bxe_softc* sc)
2732 {
2733     struct ifnet *ifp = sc->ifnet;
2734
2735     /* tell the stack the driver is stopped and TX queue is full */
2736     if (ifp != NULL) {
2737         ifp->if_drv_flags = 0;
2738     }
2739 }
2740
2741 static void
2742 bxe_drv_pulse(struct bxe_softc *sc)
2743 {
2744     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2745              sc->fw_drv_pulse_wr_seq);
2746 }
2747
2748 static inline uint16_t
2749 bxe_tx_avail(struct bxe_softc *sc,
2750              struct bxe_fastpath *fp)
2751 {
2752     int16_t  used;
2753     uint16_t prod;
2754     uint16_t cons;
2755
2756     prod = fp->tx_bd_prod;
2757     cons = fp->tx_bd_cons;
2758
2759     used = SUB_S16(prod, cons);
2760
2761 #if 0
2762     KASSERT((used < 0), ("used tx bds < 0"));
2763     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2764     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2765             ("invalid number of tx bds used"));
2766 #endif
2767
2768     return (int16_t)(sc->tx_ring_size) - used;
2769 }
2770
2771 static inline int
2772 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2773 {
2774     uint16_t hw_cons;
2775
2776     mb(); /* status block fields can change */
2777     hw_cons = le16toh(*fp->tx_cons_sb);
2778     return (hw_cons != fp->tx_pkt_cons);
2779 }
2780
2781 static inline uint8_t
2782 bxe_has_tx_work(struct bxe_fastpath *fp)
2783 {
2784     /* expand this for multi-cos if ever supported */
2785     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2786 }
2787
2788 static inline int
2789 bxe_has_rx_work(struct bxe_fastpath *fp)
2790 {
2791     uint16_t rx_cq_cons_sb;
2792
2793     mb(); /* status block fields can change */
2794     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2795     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2796         rx_cq_cons_sb++;
2797     return (fp->rx_cq_cons != rx_cq_cons_sb);
2798 }
2799
2800 static void
2801 bxe_sp_event(struct bxe_softc    *sc,
2802              struct bxe_fastpath *fp,
2803              union eth_rx_cqe    *rr_cqe)
2804 {
2805     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2806     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2807     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2808     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2809
2810     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2811           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2812
2813 #if 0
2814     /*
2815      * If cid is within VF range, replace the slowpath object with the
2816      * one corresponding to this VF
2817      */
2818     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2819         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2820     }
2821 #endif
2822
2823     switch (command) {
2824     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2825         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2826         drv_cmd = ECORE_Q_CMD_UPDATE;
2827         break;
2828
2829     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2830         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2831         drv_cmd = ECORE_Q_CMD_SETUP;
2832         break;
2833
2834     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2835         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2836         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2837         break;
2838
2839     case (RAMROD_CMD_ID_ETH_HALT):
2840         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2841         drv_cmd = ECORE_Q_CMD_HALT;
2842         break;
2843
2844     case (RAMROD_CMD_ID_ETH_TERMINATE):
2845         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2846         drv_cmd = ECORE_Q_CMD_TERMINATE;
2847         break;
2848
2849     case (RAMROD_CMD_ID_ETH_EMPTY):
2850         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2851         drv_cmd = ECORE_Q_CMD_EMPTY;
2852         break;
2853
2854     default:
2855         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2856               command, fp->index);
2857         return;
2858     }
2859
2860     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2861         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2862         /*
2863          * q_obj->complete_cmd() failure means that this was
2864          * an unexpected completion.
2865          *
2866          * In this case we don't want to increase the sc->spq_left
2867          * because apparently we haven't sent this command the first
2868          * place.
2869          */
2870         // bxe_panic(sc, ("Unexpected SP completion\n"));
2871         return;
2872     }
2873
2874 #if 0
2875     /* SRIOV: reschedule any 'in_progress' operations */
2876     bxe_iov_sp_event(sc, cid, TRUE);
2877 #endif
2878
2879     atomic_add_acq_long(&sc->cq_spq_left, 1);
2880
2881     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2882           atomic_load_acq_long(&sc->cq_spq_left));
2883
2884 #if 0
2885     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2886         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2887         /*
2888          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2889          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2890          * prevent case that both bits are cleared. At the end of load/unload
2891          * driver checks that sp_state is cleared and this order prevents
2892          * races.
2893          */
2894         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2895         wmb();
2896         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2897
2898         /* schedule the sp task as MCP ack is required */
2899         bxe_schedule_sp_task(sc);
2900     }
2901 #endif
2902 }
2903
2904 /*
2905  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2906  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2907  * the current aggregation queue as in-progress.
2908  */
2909 static void
2910 bxe_tpa_start(struct bxe_softc            *sc,
2911               struct bxe_fastpath         *fp,
2912               uint16_t                    queue,
2913               uint16_t                    cons,
2914               uint16_t                    prod,
2915               struct eth_fast_path_rx_cqe *cqe)
2916 {
2917     struct bxe_sw_rx_bd tmp_bd;
2918     struct bxe_sw_rx_bd *rx_buf;
2919     struct eth_rx_bd *rx_bd;
2920     int max_agg_queues;
2921     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2922     uint16_t index;
2923
2924     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2925                        "cons=%d prod=%d\n",
2926           fp->index, queue, cons, prod);
2927
2928     max_agg_queues = MAX_AGG_QS(sc);
2929
2930     KASSERT((queue < max_agg_queues),
2931             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2932              fp->index, queue, max_agg_queues));
2933
2934     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2935             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2936              fp->index, queue));
2937
2938     /* copy the existing mbuf and mapping from the TPA pool */
2939     tmp_bd = tpa_info->bd;
2940
2941     if (tmp_bd.m == NULL) {
2942         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2943               fp->index, queue);
2944         /* XXX Error handling? */
2945         return;
2946     }
2947
2948     /* change the TPA queue to the start state */
2949     tpa_info->state            = BXE_TPA_STATE_START;
2950     tpa_info->placement_offset = cqe->placement_offset;
2951     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2952     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2953     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2954
2955     fp->rx_tpa_queue_used |= (1 << queue);
2956
2957     /*
2958      * If all the buffer descriptors are filled with mbufs then fill in
2959      * the current consumer index with a new BD. Else if a maximum Rx
2960      * buffer limit is imposed then fill in the next producer index.
2961      */
2962     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2963                 prod : cons;
2964
2965     /* move the received mbuf and mapping to TPA pool */
2966     tpa_info->bd = fp->rx_mbuf_chain[cons];
2967
2968     /* release any existing RX BD mbuf mappings */
2969     if (cons != index) {
2970         rx_buf = &fp->rx_mbuf_chain[cons];
2971
2972         if (rx_buf->m_map != NULL) {
2973             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2974                             BUS_DMASYNC_POSTREAD);
2975             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2976         }
2977
2978         /*
2979          * We get here when the maximum number of rx buffers is less than
2980          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2981          * it out here without concern of a memory leak.
2982          */
2983         fp->rx_mbuf_chain[cons].m = NULL;
2984     }
2985
2986     /* update the Rx SW BD with the mbuf info from the TPA pool */
2987     fp->rx_mbuf_chain[index] = tmp_bd;
2988
2989     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2990     rx_bd = &fp->rx_chain[index];
2991     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2992     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2993 }
2994
2995 /*
2996  * When a TPA aggregation is completed, loop through the individual mbufs
2997  * of the aggregation, combining them into a single mbuf which will be sent
2998  * up the stack. Refill all freed SGEs with mbufs as we go along.
2999  */
3000 static int
3001 bxe_fill_frag_mbuf(struct bxe_softc          *sc,
3002                    struct bxe_fastpath       *fp,
3003                    struct bxe_sw_tpa_info    *tpa_info,
3004                    uint16_t                  queue,
3005                    uint16_t                  pages,
3006                    struct mbuf               *m,
3007                                struct eth_end_agg_rx_cqe *cqe,
3008                    uint16_t                  cqe_idx)
3009 {
3010     struct mbuf *m_frag;
3011     uint32_t frag_len, frag_size, i;
3012     uint16_t sge_idx;
3013     int rc = 0;
3014     int j;
3015
3016     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
3017
3018     BLOGD(sc, DBG_LRO,
3019           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
3020           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
3021
3022     /* make sure the aggregated frame is not too big to handle */
3023     if (pages > 8 * PAGES_PER_SGE) {
3024         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
3025                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
3026               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
3027               tpa_info->len_on_bd, frag_size);
3028         bxe_panic(sc, ("sge page count error\n"));
3029         return (EINVAL);
3030     }
3031
3032     /*
3033      * Scan through the scatter gather list pulling individual mbufs into a
3034      * single mbuf for the host stack.
3035      */
3036     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
3037         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
3038
3039         /*
3040          * Firmware gives the indices of the SGE as if the ring is an array
3041          * (meaning that the "next" element will consume 2 indices).
3042          */
3043         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
3044
3045         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
3046                            "sge_idx=%d frag_size=%d frag_len=%d\n",
3047               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
3048
3049         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
3050
3051         /* allocate a new mbuf for the SGE */
3052         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
3053         if (rc) {
3054             /* Leave all remaining SGEs in the ring! */
3055             return (rc);
3056         }
3057
3058         /* update the fragment length */
3059         m_frag->m_len = frag_len;
3060
3061         /* concatenate the fragment to the head mbuf */
3062         m_cat(m, m_frag);
3063         fp->eth_q_stats.mbuf_alloc_sge--;
3064
3065         /* update the TPA mbuf size and remaining fragment size */
3066         m->m_pkthdr.len += frag_len;
3067         frag_size -= frag_len;
3068     }
3069
3070     BLOGD(sc, DBG_LRO,
3071           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
3072           fp->index, queue, frag_size);
3073
3074     return (rc);
3075 }
3076
3077 static inline void
3078 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
3079 {
3080     int i, j;
3081
3082     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
3083         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
3084
3085         for (j = 0; j < 2; j++) {
3086             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
3087             idx--;
3088         }
3089     }
3090 }
3091
3092 static inline void
3093 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3094 {
3095     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3096     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3097
3098     /*
3099      * Clear the two last indices in the page to 1. These are the indices that
3100      * correspond to the "next" element, hence will never be indicated and
3101      * should be removed from the calculations.
3102      */
3103     bxe_clear_sge_mask_next_elems(fp);
3104 }
3105
3106 static inline void
3107 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3108                         uint16_t            idx)
3109 {
3110     uint16_t last_max = fp->last_max_sge;
3111
3112     if (SUB_S16(idx, last_max) > 0) {
3113         fp->last_max_sge = idx;
3114     }
3115 }
3116
3117 static inline void
3118 bxe_update_sge_prod(struct bxe_softc          *sc,
3119                     struct bxe_fastpath       *fp,
3120                     uint16_t                  sge_len,
3121                     struct eth_end_agg_rx_cqe *cqe)
3122 {
3123     uint16_t last_max, last_elem, first_elem;
3124     uint16_t delta = 0;
3125     uint16_t i;
3126
3127     if (!sge_len) {
3128         return;
3129     }
3130
3131     /* first mark all used pages */
3132     for (i = 0; i < sge_len; i++) {
3133         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3134                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3135     }
3136
3137     BLOGD(sc, DBG_LRO,
3138           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3139           fp->index, sge_len - 1,
3140           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3141
3142     /* assume that the last SGE index is the biggest */
3143     bxe_update_last_max_sge(fp,
3144                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3145
3146     last_max = RX_SGE(fp->last_max_sge);
3147     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3148     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3149
3150     /* if ring is not full */
3151     if (last_elem + 1 != first_elem) {
3152         last_elem++;
3153     }
3154
3155     /* now update the prod */
3156     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3157         if (__predict_true(fp->sge_mask[i])) {
3158             break;
3159         }
3160
3161         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3162         delta += BIT_VEC64_ELEM_SZ;
3163     }
3164
3165     if (delta > 0) {
3166         fp->rx_sge_prod += delta;
3167         /* clear page-end entries */
3168         bxe_clear_sge_mask_next_elems(fp);
3169     }
3170
3171     BLOGD(sc, DBG_LRO,
3172           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3173           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3174 }
3175
3176 /*
3177  * The aggregation on the current TPA queue has completed. Pull the individual
3178  * mbuf fragments together into a single mbuf, perform all necessary checksum
3179  * calculations, and send the resuting mbuf to the stack.
3180  */
3181 static void
3182 bxe_tpa_stop(struct bxe_softc          *sc,
3183              struct bxe_fastpath       *fp,
3184              struct bxe_sw_tpa_info    *tpa_info,
3185              uint16_t                  queue,
3186              uint16_t                  pages,
3187                          struct eth_end_agg_rx_cqe *cqe,
3188              uint16_t                  cqe_idx)
3189 {
3190     struct ifnet *ifp = sc->ifnet;
3191     struct mbuf *m;
3192     int rc = 0;
3193
3194     BLOGD(sc, DBG_LRO,
3195           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3196           fp->index, queue, tpa_info->placement_offset,
3197           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3198
3199     m = tpa_info->bd.m;
3200
3201     /* allocate a replacement before modifying existing mbuf */
3202     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3203     if (rc) {
3204         /* drop the frame and log an error */
3205         fp->eth_q_stats.rx_soft_errors++;
3206         goto bxe_tpa_stop_exit;
3207     }
3208
3209     /* we have a replacement, fixup the current mbuf */
3210     m_adj(m, tpa_info->placement_offset);
3211     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3212
3213     /* mark the checksums valid (taken care of by the firmware) */
3214     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3215     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3216     m->m_pkthdr.csum_data = 0xffff;
3217     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3218                                CSUM_IP_VALID   |
3219                                CSUM_DATA_VALID |
3220                                CSUM_PSEUDO_HDR);
3221
3222     /* aggregate all of the SGEs into a single mbuf */
3223     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3224     if (rc) {
3225         /* drop the packet and log an error */
3226         fp->eth_q_stats.rx_soft_errors++;
3227         m_freem(m);
3228     } else {
3229         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3230             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3231             m->m_flags |= M_VLANTAG;
3232         }
3233
3234         /* assign packet to this interface interface */
3235         m->m_pkthdr.rcvif = ifp;
3236
3237 #if __FreeBSD_version >= 800000
3238         /* specify what RSS queue was used for this flow */
3239         m->m_pkthdr.flowid = fp->index;
3240         m->m_flags |= M_FLOWID;
3241 #endif
3242
3243         ifp->if_ipackets++;
3244         fp->eth_q_stats.rx_tpa_pkts++;
3245
3246         /* pass the frame to the stack */
3247         (*ifp->if_input)(ifp, m);
3248     }
3249
3250     /* we passed an mbuf up the stack or dropped the frame */
3251     fp->eth_q_stats.mbuf_alloc_tpa--;
3252
3253 bxe_tpa_stop_exit:
3254
3255     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3256     fp->rx_tpa_queue_used &= ~(1 << queue);
3257 }
3258
3259 static uint8_t
3260 bxe_rxeof(struct bxe_softc    *sc,
3261           struct bxe_fastpath *fp)
3262 {
3263     struct ifnet *ifp = sc->ifnet;
3264     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3265     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3266     int rx_pkts = 0;
3267     int rc;
3268
3269     BXE_FP_RX_LOCK(fp);
3270
3271     /* CQ "next element" is of the size of the regular element */
3272     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3273     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3274         hw_cq_cons++;
3275     }
3276
3277     bd_cons = fp->rx_bd_cons;
3278     bd_prod = fp->rx_bd_prod;
3279     bd_prod_fw = bd_prod;
3280     sw_cq_cons = fp->rx_cq_cons;
3281     sw_cq_prod = fp->rx_cq_prod;
3282
3283     /*
3284      * Memory barrier necessary as speculative reads of the rx
3285      * buffer can be ahead of the index in the status block
3286      */
3287     rmb();
3288
3289     BLOGD(sc, DBG_RX,
3290           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3291           fp->index, hw_cq_cons, sw_cq_cons);
3292
3293     while (sw_cq_cons != hw_cq_cons) {
3294         struct bxe_sw_rx_bd *rx_buf = NULL;
3295         union eth_rx_cqe *cqe;
3296         struct eth_fast_path_rx_cqe *cqe_fp;
3297         uint8_t cqe_fp_flags;
3298         enum eth_rx_cqe_type cqe_fp_type;
3299         uint16_t len, pad;
3300         struct mbuf *m = NULL;
3301
3302         comp_ring_cons = RCQ(sw_cq_cons);
3303         bd_prod = RX_BD(bd_prod);
3304         bd_cons = RX_BD(bd_cons);
3305
3306         cqe          = &fp->rcq_chain[comp_ring_cons];
3307         cqe_fp       = &cqe->fast_path_cqe;
3308         cqe_fp_flags = cqe_fp->type_error_flags;
3309         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3310
3311         BLOGD(sc, DBG_RX,
3312               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3313               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3314               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3315               fp->index,
3316               hw_cq_cons,
3317               sw_cq_cons,
3318               bd_prod,
3319               bd_cons,
3320               CQE_TYPE(cqe_fp_flags),
3321               cqe_fp_flags,
3322               cqe_fp->status_flags,
3323               le32toh(cqe_fp->rss_hash_result),
3324               le16toh(cqe_fp->vlan_tag),
3325               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3326
3327         /* is this a slowpath msg? */
3328         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3329             bxe_sp_event(sc, fp, cqe);
3330             goto next_cqe;
3331         }
3332
3333         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3334
3335         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3336             struct bxe_sw_tpa_info *tpa_info;
3337             uint16_t frag_size, pages;
3338             uint8_t queue;
3339
3340 #if 0
3341             /* sanity check */
3342             if (!fp->tpa_enable &&
3343                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3344                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3345                       CQE_TYPE(cqe_fp_type));
3346             }
3347 #endif
3348
3349             if (CQE_TYPE_START(cqe_fp_type)) {
3350                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3351                               bd_cons, bd_prod, cqe_fp);
3352                 m = NULL; /* packet not ready yet */
3353                 goto next_rx;
3354             }
3355
3356             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3357                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3358
3359             queue = cqe->end_agg_cqe.queue_index;
3360             tpa_info = &fp->rx_tpa_info[queue];
3361
3362             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3363                   fp->index, queue);
3364
3365             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3366                          tpa_info->len_on_bd);
3367             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3368
3369             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3370                          &cqe->end_agg_cqe, comp_ring_cons);
3371
3372             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3373
3374             goto next_cqe;
3375         }
3376
3377         /* non TPA */
3378
3379         /* is this an error packet? */
3380         if (__predict_false(cqe_fp_flags &
3381                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3382             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3383             fp->eth_q_stats.rx_soft_errors++;
3384             goto next_rx;
3385         }
3386
3387         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3388         pad = cqe_fp->placement_offset;
3389
3390         m = rx_buf->m;
3391
3392         if (__predict_false(m == NULL)) {
3393             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3394                   bd_cons, fp->index);
3395             goto next_rx;
3396         }
3397
3398         /* XXX double copy if packet length under a threshold */
3399
3400         /*
3401          * If all the buffer descriptors are filled with mbufs then fill in
3402          * the current consumer index with a new BD. Else if a maximum Rx
3403          * buffer limit is imposed then fill in the next producer index.
3404          */
3405         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3406                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3407                                       bd_prod : bd_cons);
3408         if (rc != 0) {
3409             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3410                   fp->index, rc);
3411             fp->eth_q_stats.rx_soft_errors++;
3412
3413             if (sc->max_rx_bufs != RX_BD_USABLE) {
3414                 /* copy this consumer index to the producer index */
3415                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3416                        sizeof(struct bxe_sw_rx_bd));
3417                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3418             }
3419
3420             goto next_rx;
3421         }
3422
3423         /* current mbuf was detached from the bd */
3424         fp->eth_q_stats.mbuf_alloc_rx--;
3425
3426         /* we allocated a replacement mbuf, fixup the current one */
3427         m_adj(m, pad);
3428         m->m_pkthdr.len = m->m_len = len;
3429
3430         /* assign packet to this interface interface */
3431         m->m_pkthdr.rcvif = ifp;
3432
3433         /* assume no hardware checksum has complated */
3434         m->m_pkthdr.csum_flags = 0;
3435
3436         /* validate checksum if offload enabled */
3437         if (ifp->if_capenable & IFCAP_RXCSUM) {
3438             /* check for a valid IP frame */
3439             if (!(cqe->fast_path_cqe.status_flags &
3440                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3441                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3442                 if (__predict_false(cqe_fp_flags &
3443                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3444                     fp->eth_q_stats.rx_hw_csum_errors++;
3445                 } else {
3446                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3447                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3448                 }
3449             }
3450
3451             /* check for a valid TCP/UDP frame */
3452             if (!(cqe->fast_path_cqe.status_flags &
3453                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3454                 if (__predict_false(cqe_fp_flags &
3455                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3456                     fp->eth_q_stats.rx_hw_csum_errors++;
3457                 } else {
3458                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3459                     m->m_pkthdr.csum_data = 0xFFFF;
3460                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3461                                                CSUM_PSEUDO_HDR);
3462                 }
3463             }
3464         }
3465
3466         /* if there is a VLAN tag then flag that info */
3467         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3468             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3469             m->m_flags |= M_VLANTAG;
3470         }
3471
3472 #if __FreeBSD_version >= 800000
3473         /* specify what RSS queue was used for this flow */
3474         m->m_pkthdr.flowid = fp->index;
3475         m->m_flags |= M_FLOWID;
3476 #endif
3477
3478 next_rx:
3479
3480         bd_cons    = RX_BD_NEXT(bd_cons);
3481         bd_prod    = RX_BD_NEXT(bd_prod);
3482         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3483
3484         /* pass the frame to the stack */
3485         if (__predict_true(m != NULL)) {
3486             ifp->if_ipackets++;
3487             rx_pkts++;
3488             (*ifp->if_input)(ifp, m);
3489         }
3490
3491 next_cqe:
3492
3493         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3494         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3495
3496         /* limit spinning on the queue */
3497         if (rx_pkts == sc->rx_budget) {
3498             fp->eth_q_stats.rx_budget_reached++;
3499             break;
3500         }
3501     } /* while work to do */
3502
3503     fp->rx_bd_cons = bd_cons;
3504     fp->rx_bd_prod = bd_prod_fw;
3505     fp->rx_cq_cons = sw_cq_cons;
3506     fp->rx_cq_prod = sw_cq_prod;
3507
3508     /* Update producers */
3509     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3510
3511     fp->eth_q_stats.rx_pkts += rx_pkts;
3512     fp->eth_q_stats.rx_calls++;
3513
3514     BXE_FP_RX_UNLOCK(fp);
3515
3516     return (sw_cq_cons != hw_cq_cons);
3517 }
3518
3519 static uint16_t
3520 bxe_free_tx_pkt(struct bxe_softc    *sc,
3521                 struct bxe_fastpath *fp,
3522                 uint16_t            idx)
3523 {
3524     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3525     struct eth_tx_start_bd *tx_start_bd;
3526     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3527     uint16_t new_cons;
3528     int nbd;
3529
3530     /* unmap the mbuf from non-paged memory */
3531     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3532
3533     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3534     nbd = le16toh(tx_start_bd->nbd) - 1;
3535
3536 #if 0
3537     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3538         bxe_panic(sc, ("BAD nbd!\n"));
3539     }
3540 #endif
3541
3542     new_cons = (tx_buf->first_bd + nbd);
3543
3544 #if 0
3545     struct eth_tx_bd *tx_data_bd;
3546
3547     /*
3548      * The following code doesn't do anything but is left here
3549      * for clarity on what the new value of new_cons skipped.
3550      */
3551
3552     /* get the next bd */
3553     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3554
3555     /* skip the parse bd */
3556     --nbd;
3557     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3558
3559     /* skip the TSO split header bd since they have no mapping */
3560     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3561         --nbd;
3562         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3563     }
3564
3565     /* now free frags */
3566     while (nbd > 0) {
3567         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3568         if (--nbd) {
3569             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3570         }
3571     }
3572 #endif
3573
3574     /* free the mbuf */
3575     if (__predict_true(tx_buf->m != NULL)) {
3576         m_freem(tx_buf->m);
3577         fp->eth_q_stats.mbuf_alloc_tx--;
3578     } else {
3579         fp->eth_q_stats.tx_chain_lost_mbuf++;
3580     }
3581
3582     tx_buf->m = NULL;
3583     tx_buf->first_bd = 0;
3584
3585     return (new_cons);
3586 }
3587
3588 /* transmit timeout watchdog */
3589 static int
3590 bxe_watchdog(struct bxe_softc    *sc,
3591              struct bxe_fastpath *fp)
3592 {
3593     BXE_FP_TX_LOCK(fp);
3594
3595     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3596         BXE_FP_TX_UNLOCK(fp);
3597         return (0);
3598     }
3599
3600     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3601
3602     BXE_FP_TX_UNLOCK(fp);
3603
3604     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3605     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3606
3607     return (-1);
3608 }
3609
3610 /* processes transmit completions */
3611 static uint8_t
3612 bxe_txeof(struct bxe_softc    *sc,
3613           struct bxe_fastpath *fp)
3614 {
3615     struct ifnet *ifp = sc->ifnet;
3616     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3617     uint16_t tx_bd_avail;
3618
3619     BXE_FP_TX_LOCK_ASSERT(fp);
3620
3621     bd_cons = fp->tx_bd_cons;
3622     hw_cons = le16toh(*fp->tx_cons_sb);
3623     sw_cons = fp->tx_pkt_cons;
3624
3625     while (sw_cons != hw_cons) {
3626         pkt_cons = TX_BD(sw_cons);
3627
3628         BLOGD(sc, DBG_TX,
3629               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3630               fp->index, hw_cons, sw_cons, pkt_cons);
3631
3632         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3633
3634         sw_cons++;
3635     }
3636
3637     fp->tx_pkt_cons = sw_cons;
3638     fp->tx_bd_cons  = bd_cons;
3639
3640     BLOGD(sc, DBG_TX,
3641           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3642           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3643
3644     mb();
3645
3646     tx_bd_avail = bxe_tx_avail(sc, fp);
3647
3648     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3649         ifp->if_drv_flags |= IFF_DRV_OACTIVE;
3650     } else {
3651         ifp->if_drv_flags &= ~IFF_DRV_OACTIVE;
3652     }
3653
3654     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3655         /* reset the watchdog timer if there are pending transmits */
3656         fp->watchdog_timer = BXE_TX_TIMEOUT;
3657         return (TRUE);
3658     } else {
3659         /* clear watchdog when there are no pending transmits */
3660         fp->watchdog_timer = 0;
3661         return (FALSE);
3662     }
3663 }
3664
3665 static void
3666 bxe_drain_tx_queues(struct bxe_softc *sc)
3667 {
3668     struct bxe_fastpath *fp;
3669     int i, count;
3670
3671     /* wait until all TX fastpath tasks have completed */
3672     for (i = 0; i < sc->num_queues; i++) {
3673         fp = &sc->fp[i];
3674
3675         count = 1000;
3676
3677         while (bxe_has_tx_work(fp)) {
3678
3679             BXE_FP_TX_LOCK(fp);
3680             bxe_txeof(sc, fp);
3681             BXE_FP_TX_UNLOCK(fp);
3682
3683             if (count == 0) {
3684                 BLOGE(sc, "Timeout waiting for fp[%d] "
3685                           "transmits to complete!\n", i);
3686                 bxe_panic(sc, ("tx drain failure\n"));
3687                 return;
3688             }
3689
3690             count--;
3691             DELAY(1000);
3692             rmb();
3693         }
3694     }
3695
3696     return;
3697 }
3698
3699 static int
3700 bxe_del_all_macs(struct bxe_softc          *sc,
3701                  struct ecore_vlan_mac_obj *mac_obj,
3702                  int                       mac_type,
3703                  uint8_t                   wait_for_comp)
3704 {
3705     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3706     int rc;
3707
3708     /* wait for completion of requested */
3709     if (wait_for_comp) {
3710         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3711     }
3712
3713     /* Set the mac type of addresses we want to clear */
3714     bxe_set_bit(mac_type, &vlan_mac_flags);
3715
3716     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3717     if (rc < 0) {
3718         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3719     }
3720
3721     return (rc);
3722 }
3723
3724 static int
3725 bxe_fill_accept_flags(struct bxe_softc *sc,
3726                       uint32_t         rx_mode,
3727                       unsigned long    *rx_accept_flags,
3728                       unsigned long    *tx_accept_flags)
3729 {
3730     /* Clear the flags first */
3731     *rx_accept_flags = 0;
3732     *tx_accept_flags = 0;
3733
3734     switch (rx_mode) {
3735     case BXE_RX_MODE_NONE:
3736         /*
3737          * 'drop all' supersedes any accept flags that may have been
3738          * passed to the function.
3739          */
3740         break;
3741
3742     case BXE_RX_MODE_NORMAL:
3743         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3744         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3745         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3746
3747         /* internal switching mode */
3748         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3749         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3750         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3751
3752         break;
3753
3754     case BXE_RX_MODE_ALLMULTI:
3755         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3756         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3757         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3758
3759         /* internal switching mode */
3760         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3761         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3762         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3763
3764         break;
3765
3766     case BXE_RX_MODE_PROMISC:
3767         /*
3768          * According to deffinition of SI mode, iface in promisc mode
3769          * should receive matched and unmatched (in resolution of port)
3770          * unicast packets.
3771          */
3772         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3773         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3774         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3775         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3776
3777         /* internal switching mode */
3778         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3779         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3780
3781         if (IS_MF_SI(sc)) {
3782             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3783         } else {
3784             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3785         }
3786
3787         break;
3788
3789     default:
3790         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3791         return (-1);
3792     }
3793
3794     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3795     if (rx_mode != BXE_RX_MODE_NONE) {
3796         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3797         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3798     }
3799
3800     return (0);
3801 }
3802
3803 static int
3804 bxe_set_q_rx_mode(struct bxe_softc *sc,
3805                   uint8_t          cl_id,
3806                   unsigned long    rx_mode_flags,
3807                   unsigned long    rx_accept_flags,
3808                   unsigned long    tx_accept_flags,
3809                   unsigned long    ramrod_flags)
3810 {
3811     struct ecore_rx_mode_ramrod_params ramrod_param;
3812     int rc;
3813
3814     memset(&ramrod_param, 0, sizeof(ramrod_param));
3815
3816     /* Prepare ramrod parameters */
3817     ramrod_param.cid = 0;
3818     ramrod_param.cl_id = cl_id;
3819     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3820     ramrod_param.func_id = SC_FUNC(sc);
3821
3822     ramrod_param.pstate = &sc->sp_state;
3823     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3824
3825     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3826     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3827
3828     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3829
3830     ramrod_param.ramrod_flags = ramrod_flags;
3831     ramrod_param.rx_mode_flags = rx_mode_flags;
3832
3833     ramrod_param.rx_accept_flags = rx_accept_flags;
3834     ramrod_param.tx_accept_flags = tx_accept_flags;
3835
3836     rc = ecore_config_rx_mode(sc, &ramrod_param);
3837     if (rc < 0) {
3838         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3839         return (rc);
3840     }
3841
3842     return (0);
3843 }
3844
3845 static int
3846 bxe_set_storm_rx_mode(struct bxe_softc *sc)
3847 {
3848     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3849     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3850     int rc;
3851
3852     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3853                                &tx_accept_flags);
3854     if (rc) {
3855         return (rc);
3856     }
3857
3858     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3859     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3860
3861     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_softc */
3862     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3863                               rx_accept_flags, tx_accept_flags,
3864                               ramrod_flags));
3865 }
3866
3867 /* returns the "mcp load_code" according to global load_count array */
3868 static int
3869 bxe_nic_load_no_mcp(struct bxe_softc *sc)
3870 {
3871     int path = SC_PATH(sc);
3872     int port = SC_PORT(sc);
3873
3874     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3875           path, load_count[path][0], load_count[path][1],
3876           load_count[path][2]);
3877     load_count[path][0]++;
3878     load_count[path][1 + port]++;
3879     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3880           path, load_count[path][0], load_count[path][1],
3881           load_count[path][2]);
3882     if (load_count[path][0] == 1) {
3883         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3884     } else if (load_count[path][1 + port] == 1) {
3885         return (FW_MSG_CODE_DRV_LOAD_PORT);
3886     } else {
3887         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3888     }
3889 }
3890
3891 /* returns the "mcp load_code" according to global load_count array */
3892 static int
3893 bxe_nic_unload_no_mcp(struct bxe_softc *sc)
3894 {
3895     int port = SC_PORT(sc);
3896     int path = SC_PATH(sc);
3897
3898     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3899           path, load_count[path][0], load_count[path][1],
3900           load_count[path][2]);
3901     load_count[path][0]--;
3902     load_count[path][1 + port]--;
3903     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3904           path, load_count[path][0], load_count[path][1],
3905           load_count[path][2]);
3906     if (load_count[path][0] == 0) {
3907         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3908     } else if (load_count[path][1 + port] == 0) {
3909         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3910     } else {
3911         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3912     }
3913 }
3914
3915 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3916 static uint32_t
3917 bxe_send_unload_req(struct bxe_softc *sc,
3918                     int              unload_mode)
3919 {
3920     uint32_t reset_code = 0;
3921 #if 0
3922     int port = SC_PORT(sc);
3923     int path = SC_PATH(sc);
3924 #endif
3925
3926     /* Select the UNLOAD request mode */
3927     if (unload_mode == UNLOAD_NORMAL) {
3928         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3929     }
3930 #if 0
3931     else if (sc->flags & BXE_NO_WOL_FLAG) {
3932         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3933     } else if (sc->wol) {
3934         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3935         uint8_t *mac_addr = sc->dev->dev_addr;
3936         uint32_t val;
3937         uint16_t pmc;
3938
3939         /*
3940          * The mac address is written to entries 1-4 to
3941          * preserve entry 0 which is used by the PMF
3942          */
3943         uint8_t entry = (SC_VN(sc) + 1)*8;
3944
3945         val = (mac_addr[0] << 8) | mac_addr[1];
3946         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3947
3948         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3949               (mac_addr[4] << 8) | mac_addr[5];
3950         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3951
3952         /* Enable the PME and clear the status */
3953         pmc = pci_read_config(sc->dev,
3954                               (sc->devinfo.pcie_pm_cap_reg +
3955                                PCIR_POWER_STATUS),
3956                               2);
3957         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3958         pci_write_config(sc->dev,
3959                          (sc->devinfo.pcie_pm_cap_reg +
3960                           PCIR_POWER_STATUS),
3961                          pmc, 4);
3962
3963         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3964     }
3965 #endif
3966     else {
3967         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3968     }
3969
3970     /* Send the request to the MCP */
3971     if (!BXE_NOMCP(sc)) {
3972         reset_code = bxe_fw_command(sc, reset_code, 0);
3973     } else {
3974         reset_code = bxe_nic_unload_no_mcp(sc);
3975     }
3976
3977     return (reset_code);
3978 }
3979
3980 /* send UNLOAD_DONE command to the MCP */
3981 static void
3982 bxe_send_unload_done(struct bxe_softc *sc,
3983                      uint8_t          keep_link)
3984 {
3985     uint32_t reset_param =
3986         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3987
3988     /* Report UNLOAD_DONE to MCP */
3989     if (!BXE_NOMCP(sc)) {
3990         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3991     }
3992 }
3993
3994 static int
3995 bxe_func_wait_started(struct bxe_softc *sc)
3996 {
3997     int tout = 50;
3998
3999     if (!sc->port.pmf) {
4000         return (0);
4001     }
4002
4003     /*
4004      * (assumption: No Attention from MCP at this stage)
4005      * PMF probably in the middle of TX disable/enable transaction
4006      * 1. Sync IRS for default SB
4007      * 2. Sync SP queue - this guarantees us that attention handling started
4008      * 3. Wait, that TX disable/enable transaction completes
4009      *
4010      * 1+2 guarantee that if DCBX attention was scheduled it already changed
4011      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
4012      * received completion for the transaction the state is TX_STOPPED.
4013      * State will return to STARTED after completion of TX_STOPPED-->STARTED
4014      * transaction.
4015      */
4016
4017     /* XXX make sure default SB ISR is done */
4018     /* need a way to synchronize an irq (intr_mtx?) */
4019
4020     /* XXX flush any work queues */
4021
4022     while (ecore_func_get_state(sc, &sc->func_obj) !=
4023            ECORE_F_STATE_STARTED && tout--) {
4024         DELAY(20000);
4025     }
4026
4027     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
4028         /*
4029          * Failed to complete the transaction in a "good way"
4030          * Force both transactions with CLR bit.
4031          */
4032         struct ecore_func_state_params func_params = { NULL };
4033
4034         BLOGE(sc, "Unexpected function state! "
4035                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
4036
4037         func_params.f_obj = &sc->func_obj;
4038         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4039
4040         /* STARTED-->TX_STOPPED */
4041         func_params.cmd = ECORE_F_CMD_TX_STOP;
4042         ecore_func_state_change(sc, &func_params);
4043
4044         /* TX_STOPPED-->STARTED */
4045         func_params.cmd = ECORE_F_CMD_TX_START;
4046         return (ecore_func_state_change(sc, &func_params));
4047     }
4048
4049     return (0);
4050 }
4051
4052 static int
4053 bxe_stop_queue(struct bxe_softc *sc,
4054                int              index)
4055 {
4056     struct bxe_fastpath *fp = &sc->fp[index];
4057     struct ecore_queue_state_params q_params = { NULL };
4058     int rc;
4059
4060     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
4061
4062     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
4063     /* We want to wait for completion in this context */
4064     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
4065
4066     /* Stop the primary connection: */
4067
4068     /* ...halt the connection */
4069     q_params.cmd = ECORE_Q_CMD_HALT;
4070     rc = ecore_queue_state_change(sc, &q_params);
4071     if (rc) {
4072         return (rc);
4073     }
4074
4075     /* ...terminate the connection */
4076     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4077     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4078     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4079     rc = ecore_queue_state_change(sc, &q_params);
4080     if (rc) {
4081         return (rc);
4082     }
4083
4084     /* ...delete cfc entry */
4085     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4086     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4087     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4088     return (ecore_queue_state_change(sc, &q_params));
4089 }
4090
4091 /* wait for the outstanding SP commands */
4092 static inline uint8_t
4093 bxe_wait_sp_comp(struct bxe_softc *sc,
4094                  unsigned long    mask)
4095 {
4096     unsigned long tmp;
4097     int tout = 5000; /* wait for 5 secs tops */
4098
4099     while (tout--) {
4100         mb();
4101         if (!(atomic_load_acq_long(&sc->sp_state) & mask)) {
4102             return (TRUE);
4103         }
4104
4105         DELAY(1000);
4106     }
4107
4108     mb();
4109
4110     tmp = atomic_load_acq_long(&sc->sp_state);
4111     if (tmp & mask) {
4112         BLOGE(sc, "Filtering completion timed out: "
4113                   "sp_state 0x%lx, mask 0x%lx\n",
4114               tmp, mask);
4115         return (FALSE);
4116     }
4117
4118     return (FALSE);
4119 }
4120
4121 static int
4122 bxe_func_stop(struct bxe_softc *sc)
4123 {
4124     struct ecore_func_state_params func_params = { NULL };
4125     int rc;
4126
4127     /* prepare parameters for function state transitions */
4128     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4129     func_params.f_obj = &sc->func_obj;
4130     func_params.cmd = ECORE_F_CMD_STOP;
4131
4132     /*
4133      * Try to stop the function the 'good way'. If it fails (in case
4134      * of a parity error during bxe_chip_cleanup()) and we are
4135      * not in a debug mode, perform a state transaction in order to
4136      * enable further HW_RESET transaction.
4137      */
4138     rc = ecore_func_state_change(sc, &func_params);
4139     if (rc) {
4140         BLOGE(sc, "FUNC_STOP ramrod failed. "
4141                   "Running a dry transaction\n");
4142         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4143         return (ecore_func_state_change(sc, &func_params));
4144     }
4145
4146     return (0);
4147 }
4148
4149 static int
4150 bxe_reset_hw(struct bxe_softc *sc,
4151              uint32_t         load_code)
4152 {
4153     struct ecore_func_state_params func_params = { NULL };
4154
4155     /* Prepare parameters for function state transitions */
4156     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4157
4158     func_params.f_obj = &sc->func_obj;
4159     func_params.cmd = ECORE_F_CMD_HW_RESET;
4160
4161     func_params.params.hw_init.load_phase = load_code;
4162
4163     return (ecore_func_state_change(sc, &func_params));
4164 }
4165
4166 static void
4167 bxe_int_disable_sync(struct bxe_softc *sc,
4168                      int              disable_hw)
4169 {
4170     if (disable_hw) {
4171         /* prevent the HW from sending interrupts */
4172         bxe_int_disable(sc);
4173     }
4174
4175     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4176     /* make sure all ISRs are done */
4177
4178     /* XXX make sure sp_task is not running */
4179     /* cancel and flush work queues */
4180 }
4181
4182 static void
4183 bxe_chip_cleanup(struct bxe_softc *sc,
4184                  uint32_t         unload_mode,
4185                  uint8_t          keep_link)
4186 {
4187     int port = SC_PORT(sc);
4188     struct ecore_mcast_ramrod_params rparam = { NULL };
4189     uint32_t reset_code;
4190     int i, rc = 0;
4191
4192     bxe_drain_tx_queues(sc);
4193
4194     /* give HW time to discard old tx messages */
4195     DELAY(1000);
4196
4197     /* Clean all ETH MACs */
4198     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4199     if (rc < 0) {
4200         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4201     }
4202
4203     /* Clean up UC list  */
4204     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4205     if (rc < 0) {
4206         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4207     }
4208
4209     /* Disable LLH */
4210     if (!CHIP_IS_E1(sc)) {
4211         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4212     }
4213
4214     /* Set "drop all" to stop Rx */
4215
4216     /*
4217      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4218      * a race between the completion code and this code.
4219      */
4220     BXE_MCAST_LOCK(sc);
4221
4222     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4223         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4224     } else {
4225         bxe_set_storm_rx_mode(sc);
4226     }
4227
4228     /* Clean up multicast configuration */
4229     rparam.mcast_obj = &sc->mcast_obj;
4230     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4231     if (rc < 0) {
4232         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4233     }
4234
4235     BXE_MCAST_UNLOCK(sc);
4236
4237     // XXX bxe_iov_chip_cleanup(sc);
4238
4239     /*
4240      * Send the UNLOAD_REQUEST to the MCP. This will return if
4241      * this function should perform FUNCTION, PORT, or COMMON HW
4242      * reset.
4243      */
4244     reset_code = bxe_send_unload_req(sc, unload_mode);
4245
4246     /*
4247      * (assumption: No Attention from MCP at this stage)
4248      * PMF probably in the middle of TX disable/enable transaction
4249      */
4250     rc = bxe_func_wait_started(sc);
4251     if (rc) {
4252         BLOGE(sc, "bxe_func_wait_started failed\n");
4253     }
4254
4255     /*
4256      * Close multi and leading connections
4257      * Completions for ramrods are collected in a synchronous way
4258      */
4259     for (i = 0; i < sc->num_queues; i++) {
4260         if (bxe_stop_queue(sc, i)) {
4261             goto unload_error;
4262         }
4263     }
4264
4265     /*
4266      * If SP settings didn't get completed so far - something
4267      * very wrong has happen.
4268      */
4269     if (!bxe_wait_sp_comp(sc, ~0x0UL)) {
4270         BLOGE(sc, "Common slow path ramrods got stuck!\n");
4271     }
4272
4273 unload_error:
4274
4275     rc = bxe_func_stop(sc);
4276     if (rc) {
4277         BLOGE(sc, "Function stop failed!\n");
4278     }
4279
4280     /* disable HW interrupts */
4281     bxe_int_disable_sync(sc, TRUE);
4282
4283     /* detach interrupts */
4284     bxe_interrupt_detach(sc);
4285
4286     /* Reset the chip */
4287     rc = bxe_reset_hw(sc, reset_code);
4288     if (rc) {
4289         BLOGE(sc, "Hardware reset failed\n");
4290     }
4291
4292     /* Report UNLOAD_DONE to MCP */
4293     bxe_send_unload_done(sc, keep_link);
4294 }
4295
4296 static void
4297 bxe_disable_close_the_gate(struct bxe_softc *sc)
4298 {
4299     uint32_t val;
4300     int port = SC_PORT(sc);
4301
4302     BLOGD(sc, DBG_LOAD,
4303           "Disabling 'close the gates'\n");
4304
4305     if (CHIP_IS_E1(sc)) {
4306         uint32_t addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4307                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
4308         val = REG_RD(sc, addr);
4309         val &= ~(0x300);
4310         REG_WR(sc, addr, val);
4311     } else {
4312         val = REG_RD(sc, MISC_REG_AEU_GENERAL_MASK);
4313         val &= ~(MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK |
4314                  MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK);
4315         REG_WR(sc, MISC_REG_AEU_GENERAL_MASK, val);
4316     }
4317 }
4318
4319 /*
4320  * Cleans the object that have internal lists without sending
4321  * ramrods. Should be run when interrutps are disabled.
4322  */
4323 static void
4324 bxe_squeeze_objects(struct bxe_softc *sc)
4325 {
4326     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
4327     struct ecore_mcast_ramrod_params rparam = { NULL };
4328     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
4329     int rc;
4330
4331     /* Cleanup MACs' object first... */
4332
4333     /* Wait for completion of requested */
4334     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
4335     /* Perform a dry cleanup */
4336     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &ramrod_flags);
4337
4338     /* Clean ETH primary MAC */
4339     bxe_set_bit(ECORE_ETH_MAC, &vlan_mac_flags);
4340     rc = mac_obj->delete_all(sc, &sc->sp_objs->mac_obj, &vlan_mac_flags,
4341                              &ramrod_flags);
4342     if (rc != 0) {
4343         BLOGE(sc, "Failed to clean ETH MACs (%d)\n", rc);
4344     }
4345
4346     /* Cleanup UC list */
4347     vlan_mac_flags = 0;
4348     bxe_set_bit(ECORE_UC_LIST_MAC, &vlan_mac_flags);
4349     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags,
4350                              &ramrod_flags);
4351     if (rc != 0) {
4352         BLOGE(sc, "Failed to clean UC list MACs (%d)\n", rc);
4353     }
4354
4355     /* Now clean mcast object... */
4356
4357     rparam.mcast_obj = &sc->mcast_obj;
4358     bxe_set_bit(RAMROD_DRV_CLR_ONLY, &rparam.ramrod_flags);
4359
4360     /* Add a DEL command... */
4361     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4362     if (rc < 0) {
4363         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4364     }
4365
4366     /* now wait until all pending commands are cleared */
4367
4368     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4369     while (rc != 0) {
4370         if (rc < 0) {
4371             BLOGE(sc, "Failed to clean MCAST object (%d)\n", rc);
4372             return;
4373         }
4374
4375         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
4376     }
4377 }
4378
4379 /* stop the controller */
4380 static __noinline int
4381 bxe_nic_unload(struct bxe_softc *sc,
4382                uint32_t         unload_mode,
4383                uint8_t          keep_link)
4384 {
4385     uint8_t global = FALSE;
4386     uint32_t val;
4387
4388     BXE_CORE_LOCK_ASSERT(sc);
4389
4390     BLOGD(sc, DBG_LOAD, "Starting NIC unload...\n");
4391
4392     /* mark driver as unloaded in shmem2 */
4393     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
4394         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
4395         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
4396                   val & ~DRV_FLAGS_CAPABILITIES_LOADED_L2);
4397     }
4398
4399     if (IS_PF(sc) && sc->recovery_state != BXE_RECOVERY_DONE &&
4400         (sc->state == BXE_STATE_CLOSED || sc->state == BXE_STATE_ERROR)) {
4401         /*
4402          * We can get here if the driver has been unloaded
4403          * during parity error recovery and is either waiting for a
4404          * leader to complete or for other functions to unload and
4405          * then ifconfig down has been issued. In this case we want to
4406          * unload and let other functions to complete a recovery
4407          * process.
4408          */
4409         sc->recovery_state = BXE_RECOVERY_DONE;
4410         sc->is_leader = 0;
4411         bxe_release_leader_lock(sc);
4412         mb();
4413
4414         BLOGD(sc, DBG_LOAD, "Releasing a leadership...\n");
4415         BLOGE(sc, "Can't unload in closed or error state\n");
4416         return (-1);
4417     }
4418
4419     /*
4420      * Nothing to do during unload if previous bxe_nic_load()
4421      * did not completed succesfully - all resourses are released.
4422      */
4423     if ((sc->state == BXE_STATE_CLOSED) ||
4424         (sc->state == BXE_STATE_ERROR)) {
4425         return (0);
4426     }
4427
4428     sc->state = BXE_STATE_CLOSING_WAITING_HALT;
4429     mb();
4430
4431     /* stop tx */
4432     bxe_tx_disable(sc);
4433
4434     sc->rx_mode = BXE_RX_MODE_NONE;
4435     /* XXX set rx mode ??? */
4436
4437     if (IS_PF(sc)) {
4438         /* set ALWAYS_ALIVE bit in shmem */
4439         sc->fw_drv_pulse_wr_seq |= DRV_PULSE_ALWAYS_ALIVE;
4440
4441         bxe_drv_pulse(sc);
4442
4443         bxe_stats_handle(sc, STATS_EVENT_STOP);
4444         bxe_save_statistics(sc);
4445     }
4446
4447     /* wait till consumers catch up with producers in all queues */
4448     bxe_drain_tx_queues(sc);
4449
4450     /* if VF indicate to PF this function is going down (PF will delete sp
4451      * elements and clear initializations
4452      */
4453     if (IS_VF(sc)) {
4454         ; /* bxe_vfpf_close_vf(sc); */
4455     } else if (unload_mode != UNLOAD_RECOVERY) {
4456         /* if this is a normal/close unload need to clean up chip */
4457         bxe_chip_cleanup(sc, unload_mode, keep_link);
4458     } else {
4459         /* Send the UNLOAD_REQUEST to the MCP */
4460         bxe_send_unload_req(sc, unload_mode);
4461
4462         /*
4463          * Prevent transactions to host from the functions on the
4464          * engine that doesn't reset global blocks in case of global
4465          * attention once gloabl blocks are reset and gates are opened
4466          * (the engine which leader will perform the recovery
4467          * last).
4468          */
4469         if (!CHIP_IS_E1x(sc)) {
4470             bxe_pf_disable(sc);
4471         }
4472
4473         /* disable HW interrupts */
4474         bxe_int_disable_sync(sc, TRUE);
4475
4476         /* detach interrupts */
4477         bxe_interrupt_detach(sc);
4478
4479         /* Report UNLOAD_DONE to MCP */
4480         bxe_send_unload_done(sc, FALSE);
4481     }
4482
4483     /*
4484      * At this stage no more interrupts will arrive so we may safely clean
4485      * the queue'able objects here in case they failed to get cleaned so far.
4486      */
4487     if (IS_PF(sc)) {
4488         bxe_squeeze_objects(sc);
4489     }
4490
4491     /* There should be no more pending SP commands at this stage */
4492     sc->sp_state = 0;
4493
4494     sc->port.pmf = 0;
4495
4496     bxe_free_fp_buffers(sc);
4497
4498     if (IS_PF(sc)) {
4499         bxe_free_mem(sc);
4500     }
4501
4502     bxe_free_fw_stats_mem(sc);
4503
4504     sc->state = BXE_STATE_CLOSED;
4505
4506     /*
4507      * Check if there are pending parity attentions. If there are - set
4508      * RECOVERY_IN_PROGRESS.
4509      */
4510     if (IS_PF(sc) && bxe_chk_parity_attn(sc, &global, FALSE)) {
4511         bxe_set_reset_in_progress(sc);
4512
4513         /* Set RESET_IS_GLOBAL if needed */
4514         if (global) {
4515             bxe_set_reset_global(sc);
4516         }
4517     }
4518
4519     /*
4520      * The last driver must disable a "close the gate" if there is no
4521      * parity attention or "process kill" pending.
4522      */
4523     if (IS_PF(sc) && !bxe_clear_pf_load(sc) &&
4524         bxe_reset_is_done(sc, SC_PATH(sc))) {
4525         bxe_disable_close_the_gate(sc);
4526     }
4527
4528     BLOGD(sc, DBG_LOAD, "Ended NIC unload\n");
4529
4530     return (0);
4531 }
4532
4533 /*
4534  * Called by the OS to set various media options (i.e. link, speed, etc.) when
4535  * the user runs "ifconfig bxe media ..." or "ifconfig bxe mediaopt ...".
4536  */
4537 static int
4538 bxe_ifmedia_update(struct ifnet *ifp)
4539 {
4540     struct bxe_softc *sc = (struct bxe_softc *)ifp->if_softc;
4541     struct ifmedia *ifm;
4542
4543     ifm = &sc->ifmedia;
4544
4545     /* We only support Ethernet media type. */
4546     if (IFM_TYPE(ifm->ifm_media) != IFM_ETHER) {
4547         return (EINVAL);
4548     }
4549
4550     switch (IFM_SUBTYPE(ifm->ifm_media)) {
4551     case IFM_AUTO:
4552          break;
4553     case IFM_10G_CX4:
4554     case IFM_10G_SR:
4555     case IFM_10G_T:
4556     case IFM_10G_TWINAX:
4557     default:
4558         /* We don't support changing the media type. */
4559         BLOGD(sc, DBG_LOAD, "Invalid media type (%d)\n",
4560               IFM_SUBTYPE(ifm->ifm_media));
4561         return (EINVAL);
4562     }
4563
4564     return (0);
4565 }
4566
4567 /*
4568  * Called by the OS to get the current media status (i.e. link, speed, etc.).
4569  */
4570 static void
4571 bxe_ifmedia_status(struct ifnet *ifp, struct ifmediareq *ifmr)
4572 {
4573     struct bxe_softc *sc = ifp->if_softc;
4574
4575     /* Report link down if the driver isn't running. */
4576     if ((ifp->if_drv_flags & IFF_DRV_RUNNING) == 0) {
4577         ifmr->ifm_active |= IFM_NONE;
4578         return;
4579     }
4580
4581     /* Setup the default interface info. */
4582     ifmr->ifm_status = IFM_AVALID;
4583     ifmr->ifm_active = IFM_ETHER;
4584
4585     if (sc->link_vars.link_up) {
4586         ifmr->ifm_status |= IFM_ACTIVE;
4587     } else {
4588         ifmr->ifm_active |= IFM_NONE;
4589         return;
4590     }
4591
4592     ifmr->ifm_active |= sc->media;
4593
4594     if (sc->link_vars.duplex == DUPLEX_FULL) {
4595         ifmr->ifm_active |= IFM_FDX;
4596     } else {
4597         ifmr->ifm_active |= IFM_HDX;
4598     }
4599 }
4600
4601 static int
4602 bxe_ioctl_nvram(struct bxe_softc *sc,
4603                 uint32_t         priv_op,
4604                 struct ifreq     *ifr)
4605 {
4606     struct bxe_nvram_data nvdata_base;
4607     struct bxe_nvram_data *nvdata;
4608     int len;
4609     int error = 0;
4610
4611     copyin(ifr->ifr_data, &nvdata_base, sizeof(nvdata_base));
4612
4613     len = (sizeof(struct bxe_nvram_data) +
4614            nvdata_base.len -
4615            sizeof(uint32_t));
4616
4617     if (len > sizeof(struct bxe_nvram_data)) {
4618         if ((nvdata = (struct bxe_nvram_data *)
4619                  malloc(len, M_DEVBUF,
4620                         (M_NOWAIT | M_ZERO))) == NULL) {
4621             BLOGE(sc, "BXE_IOC_RD_NVRAM malloc failed\n");
4622             return (1);
4623         }
4624         memcpy(nvdata, &nvdata_base, sizeof(struct bxe_nvram_data));
4625     } else {
4626         nvdata = &nvdata_base;
4627     }
4628
4629     if (priv_op == BXE_IOC_RD_NVRAM) {
4630         BLOGD(sc, DBG_IOCTL, "IOC_RD_NVRAM 0x%x %d\n",
4631               nvdata->offset, nvdata->len);
4632         error = bxe_nvram_read(sc,
4633                                nvdata->offset,
4634                                (uint8_t *)nvdata->value,
4635                                nvdata->len);
4636         copyout(nvdata, ifr->ifr_data, len);
4637     } else { /* BXE_IOC_WR_NVRAM */
4638         BLOGD(sc, DBG_IOCTL, "IOC_WR_NVRAM 0x%x %d\n",
4639               nvdata->offset, nvdata->len);
4640         copyin(ifr->ifr_data, nvdata, len);
4641         error = bxe_nvram_write(sc,
4642                                 nvdata->offset,
4643                                 (uint8_t *)nvdata->value,
4644                                 nvdata->len);
4645     }
4646
4647     if (len > sizeof(struct bxe_nvram_data)) {
4648         free(nvdata, M_DEVBUF);
4649     }
4650
4651     return (error);
4652 }
4653
4654 static int
4655 bxe_ioctl_stats_show(struct bxe_softc *sc,
4656                      uint32_t         priv_op,
4657                      struct ifreq     *ifr)
4658 {
4659     const size_t str_size   = (BXE_NUM_ETH_STATS * STAT_NAME_LEN);
4660     const size_t stats_size = (BXE_NUM_ETH_STATS * sizeof(uint64_t));
4661     caddr_t p_tmp;
4662     uint32_t *offset;
4663     int i;
4664
4665     switch (priv_op)
4666     {
4667     case BXE_IOC_STATS_SHOW_NUM:
4668         memset(ifr->ifr_data, 0, sizeof(union bxe_stats_show_data));
4669         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.num =
4670             BXE_NUM_ETH_STATS;
4671         ((union bxe_stats_show_data *)ifr->ifr_data)->desc.len =
4672             STAT_NAME_LEN;
4673         return (0);
4674
4675     case BXE_IOC_STATS_SHOW_STR:
4676         memset(ifr->ifr_data, 0, str_size);
4677         p_tmp = ifr->ifr_data;
4678         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4679             strcpy(p_tmp, bxe_eth_stats_arr[i].string);
4680             p_tmp += STAT_NAME_LEN;
4681         }
4682         return (0);
4683
4684     case BXE_IOC_STATS_SHOW_CNT:
4685         memset(ifr->ifr_data, 0, stats_size);
4686         p_tmp = ifr->ifr_data;
4687         for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
4688             offset = ((uint32_t *)&sc->eth_stats +
4689                       bxe_eth_stats_arr[i].offset);
4690             switch (bxe_eth_stats_arr[i].size) {
4691             case 4:
4692                 *((uint64_t *)p_tmp) = (uint64_t)*offset;
4693                 break;
4694             case 8:
4695                 *((uint64_t *)p_tmp) = HILO_U64(*offset, *(offset + 1));
4696                 break;
4697             default:
4698                 *((uint64_t *)p_tmp) = 0;
4699             }
4700             p_tmp += sizeof(uint64_t);
4701         }
4702         return (0);
4703
4704     default:
4705         return (-1);
4706     }
4707 }
4708
4709 static void
4710 bxe_handle_chip_tq(void *context,
4711                    int  pending)
4712 {
4713     struct bxe_softc *sc = (struct bxe_softc *)context;
4714     long work = atomic_load_acq_long(&sc->chip_tq_flags);
4715
4716     switch (work)
4717     {
4718     case CHIP_TQ_START:
4719         if ((sc->ifnet->if_flags & IFF_UP) &&
4720             !(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4721             /* start the interface */
4722             BLOGD(sc, DBG_LOAD, "Starting the interface...\n");
4723             BXE_CORE_LOCK(sc);
4724             bxe_init_locked(sc);
4725             BXE_CORE_UNLOCK(sc);
4726         }
4727         break;
4728
4729     case CHIP_TQ_STOP:
4730         if (!(sc->ifnet->if_flags & IFF_UP) &&
4731             (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4732             /* bring down the interface */
4733             BLOGD(sc, DBG_LOAD, "Stopping the interface...\n");
4734             bxe_periodic_stop(sc);
4735             BXE_CORE_LOCK(sc);
4736             bxe_stop_locked(sc);
4737             BXE_CORE_UNLOCK(sc);
4738         }
4739         break;
4740
4741     case CHIP_TQ_REINIT:
4742         if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
4743             /* restart the interface */
4744             BLOGD(sc, DBG_LOAD, "Restarting the interface...\n");
4745             bxe_periodic_stop(sc);
4746             BXE_CORE_LOCK(sc);
4747             bxe_stop_locked(sc);
4748             bxe_init_locked(sc);
4749             BXE_CORE_UNLOCK(sc);
4750         }
4751         break;
4752
4753     default:
4754         break;
4755     }
4756 }
4757
4758 /*
4759  * Handles any IOCTL calls from the operating system.
4760  *
4761  * Returns:
4762  *   0 = Success, >0 Failure
4763  */
4764 static int
4765 bxe_ioctl(struct ifnet *ifp,
4766           u_long       command,
4767           caddr_t      data)
4768 {
4769     struct bxe_softc *sc = ifp->if_softc;
4770     struct ifreq *ifr = (struct ifreq *)data;
4771     struct bxe_nvram_data *nvdata;
4772     uint32_t priv_op;
4773     int mask = 0;
4774     int reinit = 0;
4775     int error = 0;
4776
4777     int mtu_min = (ETH_MIN_PACKET_SIZE - ETH_HLEN);
4778     int mtu_max = (MJUM9BYTES - ETH_OVERHEAD - IP_HEADER_ALIGNMENT_PADDING);
4779
4780     switch (command)
4781     {
4782     case SIOCSIFMTU:
4783         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFMTU ioctl (mtu=%d)\n",
4784               ifr->ifr_mtu);
4785
4786         if (sc->mtu == ifr->ifr_mtu) {
4787             /* nothing to change */
4788             break;
4789         }
4790
4791         if ((ifr->ifr_mtu < mtu_min) || (ifr->ifr_mtu > mtu_max)) {
4792             BLOGE(sc, "Unsupported MTU size %d (range is %d-%d)\n",
4793                   ifr->ifr_mtu, mtu_min, mtu_max);
4794             error = EINVAL;
4795             break;
4796         }
4797
4798         atomic_store_rel_int((volatile unsigned int *)&sc->mtu,
4799                              (unsigned long)ifr->ifr_mtu);
4800         atomic_store_rel_long((volatile unsigned long *)&ifp->if_mtu,
4801                               (unsigned long)ifr->ifr_mtu);
4802
4803         reinit = 1;
4804         break;
4805
4806     case SIOCSIFFLAGS:
4807         /* toggle the interface state up or down */
4808         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFFLAGS ioctl\n");
4809
4810         /* check if the interface is up */
4811         if (ifp->if_flags & IFF_UP) {
4812             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4813                 /* set the receive mode flags */
4814                 bxe_set_rx_mode(sc);
4815             } else {
4816                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_START);
4817                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4818             }
4819         } else {
4820             if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4821                 atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_STOP);
4822                 taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4823             }
4824         }
4825
4826         break;
4827
4828     case SIOCADDMULTI:
4829     case SIOCDELMULTI:
4830         /* add/delete multicast addresses */
4831         BLOGD(sc, DBG_IOCTL, "Received SIOCADDMULTI/SIOCDELMULTI ioctl\n");
4832
4833         /* check if the interface is up */
4834         if (ifp->if_drv_flags & IFF_DRV_RUNNING) {
4835             /* set the receive mode flags */
4836             bxe_set_rx_mode(sc);
4837         }
4838
4839         break;
4840
4841     case SIOCSIFCAP:
4842         /* find out which capabilities have changed */
4843         mask = (ifr->ifr_reqcap ^ ifp->if_capenable);
4844
4845         BLOGD(sc, DBG_IOCTL, "Received SIOCSIFCAP ioctl (mask=0x%08x)\n",
4846               mask);
4847
4848         /* toggle the LRO capabilites enable flag */
4849         if (mask & IFCAP_LRO) {
4850             ifp->if_capenable ^= IFCAP_LRO;
4851             BLOGD(sc, DBG_IOCTL, "Turning LRO %s\n",
4852                   (ifp->if_capenable & IFCAP_LRO) ? "ON" : "OFF");
4853             reinit = 1;
4854         }
4855
4856         /* toggle the TXCSUM checksum capabilites enable flag */
4857         if (mask & IFCAP_TXCSUM) {
4858             ifp->if_capenable ^= IFCAP_TXCSUM;
4859             BLOGD(sc, DBG_IOCTL, "Turning TXCSUM %s\n",
4860                   (ifp->if_capenable & IFCAP_TXCSUM) ? "ON" : "OFF");
4861             if (ifp->if_capenable & IFCAP_TXCSUM) {
4862                 ifp->if_hwassist = (CSUM_IP       |
4863                                     CSUM_TCP      |
4864                                     CSUM_UDP      |
4865                                     CSUM_TSO      |
4866                                     CSUM_TCP_IPV6 |
4867                                     CSUM_UDP_IPV6);
4868             } else {
4869                 ifp->if_hwassist = 0;
4870             }
4871         }
4872
4873         /* toggle the RXCSUM checksum capabilities enable flag */
4874         if (mask & IFCAP_RXCSUM) {
4875             ifp->if_capenable ^= IFCAP_RXCSUM;
4876             BLOGD(sc, DBG_IOCTL, "Turning RXCSUM %s\n",
4877                   (ifp->if_capenable & IFCAP_RXCSUM) ? "ON" : "OFF");
4878             if (ifp->if_capenable & IFCAP_RXCSUM) {
4879                 ifp->if_hwassist = (CSUM_IP       |
4880                                     CSUM_TCP      |
4881                                     CSUM_UDP      |
4882                                     CSUM_TSO      |
4883                                     CSUM_TCP_IPV6 |
4884                                     CSUM_UDP_IPV6);
4885             } else {
4886                 ifp->if_hwassist = 0;
4887             }
4888         }
4889
4890         /* toggle TSO4 capabilities enabled flag */
4891         if (mask & IFCAP_TSO4) {
4892             ifp->if_capenable ^= IFCAP_TSO4;
4893             BLOGD(sc, DBG_IOCTL, "Turning TSO4 %s\n",
4894                   (ifp->if_capenable & IFCAP_TSO4) ? "ON" : "OFF");
4895         }
4896
4897         /* toggle TSO6 capabilities enabled flag */
4898         if (mask & IFCAP_TSO6) {
4899             ifp->if_capenable ^= IFCAP_TSO6;
4900             BLOGD(sc, DBG_IOCTL, "Turning TSO6 %s\n",
4901                   (ifp->if_capenable & IFCAP_TSO6) ? "ON" : "OFF");
4902         }
4903
4904         /* toggle VLAN_HWTSO capabilities enabled flag */
4905         if (mask & IFCAP_VLAN_HWTSO) {
4906             ifp->if_capenable ^= IFCAP_VLAN_HWTSO;
4907             BLOGD(sc, DBG_IOCTL, "Turning VLAN_HWTSO %s\n",
4908                   (ifp->if_capenable & IFCAP_VLAN_HWTSO) ? "ON" : "OFF");
4909         }
4910
4911         /* toggle VLAN_HWCSUM capabilities enabled flag */
4912         if (mask & IFCAP_VLAN_HWCSUM) {
4913             /* XXX investigate this... */
4914             BLOGE(sc, "Changing VLAN_HWCSUM is not supported!\n");
4915             error = EINVAL;
4916         }
4917
4918         /* toggle VLAN_MTU capabilities enable flag */
4919         if (mask & IFCAP_VLAN_MTU) {
4920             /* XXX investigate this... */
4921             BLOGE(sc, "Changing VLAN_MTU is not supported!\n");
4922             error = EINVAL;
4923         }
4924
4925         /* toggle VLAN_HWTAGGING capabilities enabled flag */
4926         if (mask & IFCAP_VLAN_HWTAGGING) {
4927             /* XXX investigate this... */
4928             BLOGE(sc, "Changing VLAN_HWTAGGING is not supported!\n");
4929             error = EINVAL;
4930         }
4931
4932         /* toggle VLAN_HWFILTER capabilities enabled flag */
4933         if (mask & IFCAP_VLAN_HWFILTER) {
4934             /* XXX investigate this... */
4935             BLOGE(sc, "Changing VLAN_HWFILTER is not supported!\n");
4936             error = EINVAL;
4937         }
4938
4939         /* XXX not yet...
4940          * IFCAP_WOL_MAGIC
4941          */
4942
4943         break;
4944
4945     case SIOCSIFMEDIA:
4946     case SIOCGIFMEDIA:
4947         /* set/get interface media */
4948         BLOGD(sc, DBG_IOCTL,
4949               "Received SIOCSIFMEDIA/SIOCGIFMEDIA ioctl (cmd=%lu)\n",
4950               (command & 0xff));
4951         error = ifmedia_ioctl(ifp, ifr, &sc->ifmedia, command);
4952         break;
4953
4954     case SIOCGPRIVATE_0:
4955         copyin(ifr->ifr_data, &priv_op, sizeof(priv_op));
4956
4957         switch (priv_op)
4958         {
4959         case BXE_IOC_RD_NVRAM:
4960         case BXE_IOC_WR_NVRAM:
4961             nvdata = (struct bxe_nvram_data *)ifr->ifr_data;
4962             BLOGD(sc, DBG_IOCTL,
4963                   "Received Private NVRAM ioctl addr=0x%x size=%u\n",
4964                   nvdata->offset, nvdata->len);
4965             error = bxe_ioctl_nvram(sc, priv_op, ifr);
4966             break;
4967
4968         case BXE_IOC_STATS_SHOW_NUM:
4969         case BXE_IOC_STATS_SHOW_STR:
4970         case BXE_IOC_STATS_SHOW_CNT:
4971             BLOGD(sc, DBG_IOCTL, "Received Private Stats ioctl (%d)\n",
4972                   priv_op);
4973             error = bxe_ioctl_stats_show(sc, priv_op, ifr);
4974             break;
4975
4976         default:
4977             BLOGW(sc, "Received Private Unknown ioctl (%d)\n", priv_op);
4978             error = EINVAL;
4979             break;
4980         }
4981
4982         break;
4983
4984     default:
4985         BLOGD(sc, DBG_IOCTL, "Received Unknown Ioctl (cmd=%lu)\n",
4986               (command & 0xff));
4987         error = ether_ioctl(ifp, command, data);
4988         break;
4989     }
4990
4991     if (reinit && (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
4992         BLOGD(sc, DBG_LOAD | DBG_IOCTL,
4993               "Re-initializing hardware from IOCTL change\n");
4994         atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_REINIT);
4995         taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
4996     }
4997
4998     return (error);
4999 }
5000
5001 static __noinline void
5002 bxe_dump_mbuf(struct bxe_softc *sc,
5003               struct mbuf      *m,
5004               uint8_t          contents)
5005 {
5006     char * type;
5007     int i = 0;
5008
5009     if (!(sc->debug & DBG_MBUF)) {
5010         return;
5011     }
5012
5013     if (m == NULL) {
5014         BLOGD(sc, DBG_MBUF, "mbuf: null pointer\n");
5015         return;
5016     }
5017
5018     while (m) {
5019         BLOGD(sc, DBG_MBUF,
5020               "%02d: mbuf=%p m_len=%d m_flags=0x%b m_data=%p\n",
5021               i, m, m->m_len, m->m_flags,
5022               "\20\1M_EXT\2M_PKTHDR\3M_EOR\4M_RDONLY", m->m_data);
5023
5024         if (m->m_flags & M_PKTHDR) {
5025              BLOGD(sc, DBG_MBUF,
5026                    "%02d: - m_pkthdr: tot_len=%d flags=0x%b csum_flags=%b\n",
5027                    i, m->m_pkthdr.len, m->m_flags,
5028                    "\20\12M_BCAST\13M_MCAST\14M_FRAG"
5029                    "\15M_FIRSTFRAG\16M_LASTFRAG\21M_VLANTAG"
5030                    "\22M_PROMISC\23M_NOFREE",
5031                    (int)m->m_pkthdr.csum_flags,
5032                    "\20\1CSUM_IP\2CSUM_TCP\3CSUM_UDP\4CSUM_IP_FRAGS"
5033                    "\5CSUM_FRAGMENT\6CSUM_TSO\11CSUM_IP_CHECKED"
5034                    "\12CSUM_IP_VALID\13CSUM_DATA_VALID"
5035                    "\14CSUM_PSEUDO_HDR");
5036         }
5037
5038         if (m->m_flags & M_EXT) {
5039             switch (m->m_ext.ext_type) {
5040             case EXT_CLUSTER:    type = "EXT_CLUSTER";    break;
5041             case EXT_SFBUF:      type = "EXT_SFBUF";      break;
5042             case EXT_JUMBOP:     type = "EXT_JUMBOP";     break;
5043             case EXT_JUMBO9:     type = "EXT_JUMBO9";     break;
5044             case EXT_JUMBO16:    type = "EXT_JUMBO16";    break;
5045             case EXT_PACKET:     type = "EXT_PACKET";     break;
5046             case EXT_MBUF:       type = "EXT_MBUF";       break;
5047             case EXT_NET_DRV:    type = "EXT_NET_DRV";    break;
5048             case EXT_MOD_TYPE:   type = "EXT_MOD_TYPE";   break;
5049             case EXT_DISPOSABLE: type = "EXT_DISPOSABLE"; break;
5050             case EXT_EXTREF:     type = "EXT_EXTREF";     break;
5051             default:             type = "UNKNOWN";        break;
5052             }
5053
5054             BLOGD(sc, DBG_MBUF,
5055                   "%02d: - m_ext: %p ext_size=%d type=%s\n",
5056                   i, m->m_ext.ext_buf, m->m_ext.ext_size, type);
5057         }
5058
5059         if (contents) {
5060             bxe_dump_mbuf_data(sc, "mbuf data", m, TRUE);
5061         }
5062
5063         m = m->m_next;
5064         i++;
5065     }
5066 }
5067
5068 /*
5069  * Checks to ensure the 13 bd sliding window is >= MSS for TSO.
5070  * Check that (13 total bds - 3 bds) = 10 bd window >= MSS.
5071  * The window: 3 bds are = 1 for headers BD + 2 for parse BD and last BD
5072  * The headers comes in a seperate bd in FreeBSD so 13-3=10.
5073  * Returns: 0 if OK to send, 1 if packet needs further defragmentation
5074  */
5075 static int
5076 bxe_chktso_window(struct bxe_softc  *sc,
5077                   int               nsegs,
5078                   bus_dma_segment_t *segs,
5079                   struct mbuf       *m)
5080 {
5081     uint32_t num_wnds, wnd_size, wnd_sum;
5082     int32_t frag_idx, wnd_idx;
5083     unsigned short lso_mss;
5084     int defrag;
5085
5086     defrag = 0;
5087     wnd_sum = 0;
5088     wnd_size = 10;
5089     num_wnds = nsegs - wnd_size;
5090     lso_mss = htole16(m->m_pkthdr.tso_segsz);
5091
5092     /*
5093      * Total header lengths Eth+IP+TCP in first FreeBSD mbuf so calculate the
5094      * first window sum of data while skipping the first assuming it is the
5095      * header in FreeBSD.
5096      */
5097     for (frag_idx = 1; (frag_idx <= wnd_size); frag_idx++) {
5098         wnd_sum += htole16(segs[frag_idx].ds_len);
5099     }
5100
5101     /* check the first 10 bd window size */
5102     if (wnd_sum < lso_mss) {
5103         return (1);
5104     }
5105
5106     /* run through the windows */
5107     for (wnd_idx = 0; wnd_idx < num_wnds; wnd_idx++, frag_idx++) {
5108         /* subtract the first mbuf->m_len of the last wndw(-header) */
5109         wnd_sum -= htole16(segs[wnd_idx+1].ds_len);
5110         /* add the next mbuf len to the len of our new window */
5111         wnd_sum += htole16(segs[frag_idx].ds_len);
5112         if (wnd_sum < lso_mss) {
5113             return (1);
5114         }
5115     }
5116
5117     return (0);
5118 }
5119
5120 static uint8_t
5121 bxe_set_pbd_csum_e2(struct bxe_fastpath *fp,
5122                     struct mbuf         *m,
5123                     uint32_t            *parsing_data)
5124 {
5125     struct ether_vlan_header *eh = NULL;
5126     struct ip *ip4 = NULL;
5127     struct ip6_hdr *ip6 = NULL;
5128     caddr_t ip = NULL;
5129     struct tcphdr *th = NULL;
5130     int e_hlen, ip_hlen, l4_off;
5131     uint16_t proto;
5132
5133     if (m->m_pkthdr.csum_flags == CSUM_IP) {
5134         /* no L4 checksum offload needed */
5135         return (0);
5136     }
5137
5138     /* get the Ethernet header */
5139     eh = mtod(m, struct ether_vlan_header *);
5140
5141     /* handle VLAN encapsulation if present */
5142     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5143         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5144         proto  = ntohs(eh->evl_proto);
5145     } else {
5146         e_hlen = ETHER_HDR_LEN;
5147         proto  = ntohs(eh->evl_encap_proto);
5148     }
5149
5150     switch (proto) {
5151     case ETHERTYPE_IP:
5152         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5153         ip4 = (m->m_len < sizeof(struct ip)) ?
5154                   (struct ip *)m->m_next->m_data :
5155                   (struct ip *)(m->m_data + e_hlen);
5156         /* ip_hl is number of 32-bit words */
5157         ip_hlen = (ip4->ip_hl << 2);
5158         ip = (caddr_t)ip4;
5159         break;
5160     case ETHERTYPE_IPV6:
5161         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5162         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5163                   (struct ip6_hdr *)m->m_next->m_data :
5164                   (struct ip6_hdr *)(m->m_data + e_hlen);
5165         /* XXX cannot support offload with IPv6 extensions */
5166         ip_hlen = sizeof(struct ip6_hdr);
5167         ip = (caddr_t)ip6;
5168         break;
5169     default:
5170         /* We can't offload in this case... */
5171         /* XXX error stat ??? */
5172         return (0);
5173     }
5174
5175     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5176     l4_off = (e_hlen + ip_hlen);
5177
5178     *parsing_data |=
5179         (((l4_off >> 1) << ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT) &
5180          ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W);
5181
5182     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5183                                   CSUM_TSO |
5184                                   CSUM_TCP_IPV6)) {
5185         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5186         th = (struct tcphdr *)(ip + ip_hlen);
5187         /* th_off is number of 32-bit words */
5188         *parsing_data |= ((th->th_off <<
5189                            ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT) &
5190                           ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW);
5191         return (l4_off + (th->th_off << 2)); /* entire header length */
5192     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5193                                          CSUM_UDP_IPV6)) {
5194         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5195         return (l4_off + sizeof(struct udphdr)); /* entire header length */
5196     } else {
5197         /* XXX error stat ??? */
5198         return (0);
5199     }
5200 }
5201
5202 static uint8_t
5203 bxe_set_pbd_csum(struct bxe_fastpath        *fp,
5204                  struct mbuf                *m,
5205                  struct eth_tx_parse_bd_e1x *pbd)
5206 {
5207     struct ether_vlan_header *eh = NULL;
5208     struct ip *ip4 = NULL;
5209     struct ip6_hdr *ip6 = NULL;
5210     caddr_t ip = NULL;
5211     struct tcphdr *th = NULL;
5212     struct udphdr *uh = NULL;
5213     int e_hlen, ip_hlen;
5214     uint16_t proto;
5215     uint8_t hlen;
5216     uint16_t tmp_csum;
5217     uint32_t *tmp_uh;
5218
5219     /* get the Ethernet header */
5220     eh = mtod(m, struct ether_vlan_header *);
5221
5222     /* handle VLAN encapsulation if present */
5223     if (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) {
5224         e_hlen = (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN);
5225         proto  = ntohs(eh->evl_proto);
5226     } else {
5227         e_hlen = ETHER_HDR_LEN;
5228         proto  = ntohs(eh->evl_encap_proto);
5229     }
5230
5231     switch (proto) {
5232     case ETHERTYPE_IP:
5233         /* get the IP header, if mbuf len < 20 then header in next mbuf */
5234         ip4 = (m->m_len < sizeof(struct ip)) ?
5235                   (struct ip *)m->m_next->m_data :
5236                   (struct ip *)(m->m_data + e_hlen);
5237         /* ip_hl is number of 32-bit words */
5238         ip_hlen = (ip4->ip_hl << 1);
5239         ip = (caddr_t)ip4;
5240         break;
5241     case ETHERTYPE_IPV6:
5242         /* get the IPv6 header, if mbuf len < 40 then header in next mbuf */
5243         ip6 = (m->m_len < sizeof(struct ip6_hdr)) ?
5244                   (struct ip6_hdr *)m->m_next->m_data :
5245                   (struct ip6_hdr *)(m->m_data + e_hlen);
5246         /* XXX cannot support offload with IPv6 extensions */
5247         ip_hlen = (sizeof(struct ip6_hdr) >> 1);
5248         ip = (caddr_t)ip6;
5249         break;
5250     default:
5251         /* We can't offload in this case... */
5252         /* XXX error stat ??? */
5253         return (0);
5254     }
5255
5256     hlen = (e_hlen >> 1);
5257
5258     /* note that rest of global_data is indirectly zeroed here */
5259     if (m->m_flags & M_VLANTAG) {
5260         pbd->global_data =
5261             htole16(hlen | (1 << ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT));
5262     } else {
5263         pbd->global_data = htole16(hlen);
5264     }
5265
5266     pbd->ip_hlen_w = ip_hlen;
5267
5268     hlen += pbd->ip_hlen_w;
5269
5270     /* XXX assuming L4 header is contiguous to IPv4/IPv6 in the same mbuf */
5271
5272     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5273                                   CSUM_TSO |
5274                                   CSUM_TCP_IPV6)) {
5275         th = (struct tcphdr *)(ip + (ip_hlen << 1));
5276         /* th_off is number of 32-bit words */
5277         hlen += (uint16_t)(th->th_off << 1);
5278     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5279                                          CSUM_UDP_IPV6)) {
5280         uh = (struct udphdr *)(ip + (ip_hlen << 1));
5281         hlen += (sizeof(struct udphdr) / 2);
5282     } else {
5283         /* valid case as only CSUM_IP was set */
5284         return (0);
5285     }
5286
5287     pbd->total_hlen_w = htole16(hlen);
5288
5289     if (m->m_pkthdr.csum_flags & (CSUM_TCP |
5290                                   CSUM_TSO |
5291                                   CSUM_TCP_IPV6)) {
5292         fp->eth_q_stats.tx_ofld_frames_csum_tcp++;
5293         pbd->tcp_pseudo_csum = ntohs(th->th_sum);
5294     } else if (m->m_pkthdr.csum_flags & (CSUM_UDP |
5295                                          CSUM_UDP_IPV6)) {
5296         fp->eth_q_stats.tx_ofld_frames_csum_udp++;
5297
5298         /*
5299          * Everest1 (i.e. 57710, 57711, 57711E) does not natively support UDP
5300          * checksums and does not know anything about the UDP header and where
5301          * the checksum field is located. It only knows about TCP. Therefore
5302          * we "lie" to the hardware for outgoing UDP packets w/ checksum
5303          * offload. Since the checksum field offset for TCP is 16 bytes and
5304          * for UDP it is 6 bytes we pass a pointer to the hardware that is 10
5305          * bytes less than the start of the UDP header. This allows the
5306          * hardware to write the checksum in the correct spot. But the
5307          * hardware will compute a checksum which includes the last 10 bytes
5308          * of the IP header. To correct this we tweak the stack computed
5309          * pseudo checksum by folding in the calculation of the inverse
5310          * checksum for those final 10 bytes of the IP header. This allows
5311          * the correct checksum to be computed by the hardware.
5312          */
5313
5314         /* set pointer 10 bytes before UDP header */
5315         tmp_uh = (uint32_t *)((uint8_t *)uh - 10);
5316
5317         /* calculate a pseudo header checksum over the first 10 bytes */
5318         tmp_csum = in_pseudo(*tmp_uh,
5319                              *(tmp_uh + 1),
5320                              *(uint16_t *)(tmp_uh + 2));
5321
5322         pbd->tcp_pseudo_csum = ntohs(in_addword(uh->uh_sum, ~tmp_csum));
5323     }
5324
5325     return (hlen * 2); /* entire header length, number of bytes */
5326 }
5327
5328 static void
5329 bxe_set_pbd_lso_e2(struct mbuf *m,
5330                    uint32_t    *parsing_data)
5331 {
5332     *parsing_data |= ((m->m_pkthdr.tso_segsz <<
5333                        ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT) &
5334                       ETH_TX_PARSE_BD_E2_LSO_MSS);
5335
5336     /* XXX test for IPv6 with extension header... */
5337 #if 0
5338     struct ip6_hdr *ip6;
5339     if (ip6 && ip6->ip6_nxt == 'some ipv6 extension header')
5340         *parsing_data |= ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR;
5341 #endif
5342 }
5343
5344 static void
5345 bxe_set_pbd_lso(struct mbuf                *m,
5346                 struct eth_tx_parse_bd_e1x *pbd)
5347 {
5348     struct ether_vlan_header *eh = NULL;
5349     struct ip *ip = NULL;
5350     struct tcphdr *th = NULL;
5351     int e_hlen;
5352
5353     /* get the Ethernet header */
5354     eh = mtod(m, struct ether_vlan_header *);
5355
5356     /* handle VLAN encapsulation if present */
5357     e_hlen = (eh->evl_encap_proto == htons(ETHERTYPE_VLAN)) ?
5358                  (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN) : ETHER_HDR_LEN;
5359
5360     /* get the IP and TCP header, with LSO entire header in first mbuf */
5361     /* XXX assuming IPv4 */
5362     ip = (struct ip *)(m->m_data + e_hlen);
5363     th = (struct tcphdr *)((caddr_t)ip + (ip->ip_hl << 2));
5364
5365     pbd->lso_mss = htole16(m->m_pkthdr.tso_segsz);
5366     pbd->tcp_send_seq = ntohl(th->th_seq);
5367     pbd->tcp_flags = ((ntohl(((uint32_t *)th)[3]) >> 16) & 0xff);
5368
5369 #if 1
5370         /* XXX IPv4 */
5371         pbd->ip_id = ntohs(ip->ip_id);
5372         pbd->tcp_pseudo_csum =
5373             ntohs(in_pseudo(ip->ip_src.s_addr,
5374                             ip->ip_dst.s_addr,
5375                             htons(IPPROTO_TCP)));
5376 #else
5377         /* XXX IPv6 */
5378         pbd->tcp_pseudo_csum =
5379             ntohs(in_pseudo(&ip6->ip6_src,
5380                             &ip6->ip6_dst,
5381                             htons(IPPROTO_TCP)));
5382 #endif
5383
5384     pbd->global_data |=
5385         htole16(ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN);
5386 }
5387
5388 /*
5389  * Encapsulte an mbuf cluster into the tx bd chain and makes the memory
5390  * visible to the controller.
5391  *
5392  * If an mbuf is submitted to this routine and cannot be given to the
5393  * controller (e.g. it has too many fragments) then the function may free
5394  * the mbuf and return to the caller.
5395  *
5396  * Returns:
5397  *   0 = Success, !0 = Failure
5398  *   Note the side effect that an mbuf may be freed if it causes a problem.
5399  */
5400 static int
5401 bxe_tx_encap(struct bxe_fastpath *fp, struct mbuf **m_head)
5402 {
5403     bus_dma_segment_t segs[32];
5404     struct mbuf *m0;
5405     struct bxe_sw_tx_bd *tx_buf;
5406     struct eth_tx_parse_bd_e1x *pbd_e1x = NULL;
5407     struct eth_tx_parse_bd_e2 *pbd_e2 = NULL;
5408     /* struct eth_tx_parse_2nd_bd *pbd2 = NULL; */
5409     struct eth_tx_bd *tx_data_bd;
5410     struct eth_tx_bd *tx_total_pkt_size_bd;
5411     struct eth_tx_start_bd *tx_start_bd;
5412     uint16_t bd_prod, pkt_prod, total_pkt_size;
5413     uint8_t mac_type;
5414     int defragged, error, nsegs, rc, nbds, vlan_off, ovlan;
5415     struct bxe_softc *sc;
5416     uint16_t tx_bd_avail;
5417     struct ether_vlan_header *eh;
5418     uint32_t pbd_e2_parsing_data = 0;
5419     uint8_t hlen = 0;
5420     int tmp_bd;
5421     int i;
5422
5423     sc = fp->sc;
5424
5425     M_ASSERTPKTHDR(*m_head);
5426
5427     m0 = *m_head;
5428     rc = defragged = nbds = ovlan = vlan_off = total_pkt_size = 0;
5429     tx_start_bd = NULL;
5430     tx_data_bd = NULL;
5431     tx_total_pkt_size_bd = NULL;
5432
5433     /* get the H/W pointer for packets and BDs */
5434     pkt_prod = fp->tx_pkt_prod;
5435     bd_prod = fp->tx_bd_prod;
5436
5437     mac_type = UNICAST_ADDRESS;
5438
5439     /* map the mbuf into the next open DMAable memory */
5440     tx_buf = &fp->tx_mbuf_chain[TX_BD(pkt_prod)];
5441     error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5442                                     tx_buf->m_map, m0,
5443                                     segs, &nsegs, BUS_DMA_NOWAIT);
5444
5445     /* mapping errors */
5446     if(__predict_false(error != 0)) {
5447         fp->eth_q_stats.tx_dma_mapping_failure++;
5448         if (error == ENOMEM) {
5449             /* resource issue, try again later */
5450             rc = ENOMEM;
5451         } else if (error == EFBIG) {
5452             /* possibly recoverable with defragmentation */
5453             fp->eth_q_stats.mbuf_defrag_attempts++;
5454             m0 = m_defrag(*m_head, M_DONTWAIT);
5455             if (m0 == NULL) {
5456                 fp->eth_q_stats.mbuf_defrag_failures++;
5457                 rc = ENOBUFS;
5458             } else {
5459                 /* defrag successful, try mapping again */
5460                 *m_head = m0;
5461                 error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5462                                                 tx_buf->m_map, m0,
5463                                                 segs, &nsegs, BUS_DMA_NOWAIT);
5464                 if (error) {
5465                     fp->eth_q_stats.tx_dma_mapping_failure++;
5466                     rc = error;
5467                 }
5468             }
5469         } else {
5470             /* unknown, unrecoverable mapping error */
5471             BLOGE(sc, "Unknown TX mapping error rc=%d\n", error);
5472             bxe_dump_mbuf(sc, m0, FALSE);
5473             rc = error;
5474         }
5475
5476         goto bxe_tx_encap_continue;
5477     }
5478
5479     tx_bd_avail = bxe_tx_avail(sc, fp);
5480
5481     /* make sure there is enough room in the send queue */
5482     if (__predict_false(tx_bd_avail < (nsegs + 2))) {
5483         /* Recoverable, try again later. */
5484         fp->eth_q_stats.tx_hw_queue_full++;
5485         bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
5486         rc = ENOMEM;
5487         goto bxe_tx_encap_continue;
5488     }
5489
5490     /* capture the current H/W TX chain high watermark */
5491     if (__predict_false(fp->eth_q_stats.tx_hw_max_queue_depth <
5492                         (TX_BD_USABLE - tx_bd_avail))) {
5493         fp->eth_q_stats.tx_hw_max_queue_depth = (TX_BD_USABLE - tx_bd_avail);
5494     }
5495
5496     /* make sure it fits in the packet window */
5497     if (__predict_false(nsegs > 12)) {
5498         /*
5499          * The mbuf may be to big for the controller to handle. If the frame
5500          * is a TSO frame we'll need to do an additional check.
5501          */
5502         if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5503             if (bxe_chktso_window(sc, nsegs, segs, m0) == 0) {
5504                 goto bxe_tx_encap_continue; /* OK to send */
5505             } else {
5506                 fp->eth_q_stats.tx_window_violation_tso++;
5507             }
5508         } else {
5509             fp->eth_q_stats.tx_window_violation_std++;
5510         }
5511
5512         /* lets try to defragment this mbuf */
5513         fp->eth_q_stats.mbuf_defrag_attempts++;
5514
5515         m0 = m_defrag(*m_head, M_DONTWAIT);
5516         if (m0 == NULL) {
5517             fp->eth_q_stats.mbuf_defrag_failures++;
5518             /* Ugh, just drop the frame... :( */
5519             rc = ENOBUFS;
5520         } else {
5521             /* defrag successful, try mapping again */
5522             *m_head = m0;
5523             error = bus_dmamap_load_mbuf_sg(fp->tx_mbuf_tag,
5524                                             tx_buf->m_map, m0,
5525                                             segs, &nsegs, BUS_DMA_NOWAIT);
5526             if (error) {
5527                 fp->eth_q_stats.tx_dma_mapping_failure++;
5528                 /* No sense in trying to defrag/copy chain, drop it. :( */
5529                 rc = error;
5530             }
5531
5532             /* if the chain is still too long then drop it */
5533             if (__predict_false(nsegs > 12)) {
5534                 rc = ENODEV;
5535             }
5536         }
5537     }
5538
5539 bxe_tx_encap_continue:
5540
5541     /* Check for errors */
5542     if (rc) {
5543         if (rc == ENOMEM) {
5544             /* recoverable try again later  */
5545         } else {
5546             fp->eth_q_stats.tx_soft_errors++;
5547             fp->eth_q_stats.mbuf_alloc_tx--;
5548             m_freem(*m_head);
5549             *m_head = NULL;
5550         }
5551
5552         return (rc);
5553     }
5554
5555     /* set flag according to packet type (UNICAST_ADDRESS is default) */
5556     if (m0->m_flags & M_BCAST) {
5557         mac_type = BROADCAST_ADDRESS;
5558     } else if (m0->m_flags & M_MCAST) {
5559         mac_type = MULTICAST_ADDRESS;
5560     }
5561
5562     /* store the mbuf into the mbuf ring */
5563     tx_buf->m        = m0;
5564     tx_buf->first_bd = fp->tx_bd_prod;
5565     tx_buf->flags    = 0;
5566
5567     /* prepare the first transmit (start) BD for the mbuf */
5568     tx_start_bd = &fp->tx_chain[TX_BD(bd_prod)].start_bd;
5569
5570     BLOGD(sc, DBG_TX,
5571           "sending pkt_prod=%u tx_buf=%p next_idx=%u bd=%u tx_start_bd=%p\n",
5572           pkt_prod, tx_buf, fp->tx_pkt_prod, bd_prod, tx_start_bd);
5573
5574     tx_start_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
5575     tx_start_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
5576     tx_start_bd->nbytes  = htole16(segs[0].ds_len);
5577     total_pkt_size += tx_start_bd->nbytes;
5578     tx_start_bd->bd_flags.as_bitfield = ETH_TX_BD_FLAGS_START_BD;
5579
5580     tx_start_bd->general_data = (1 << ETH_TX_START_BD_HDR_NBDS_SHIFT);
5581
5582     /* all frames have at least Start BD + Parsing BD */
5583     nbds = nsegs + 1;
5584     tx_start_bd->nbd = htole16(nbds);
5585
5586     if (m0->m_flags & M_VLANTAG) {
5587         tx_start_bd->vlan_or_ethertype = htole16(m0->m_pkthdr.ether_vtag);
5588         tx_start_bd->bd_flags.as_bitfield |=
5589             (X_ETH_OUTBAND_VLAN << ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT);
5590     } else {
5591         /* vf tx, start bd must hold the ethertype for fw to enforce it */
5592         if (IS_VF(sc)) {
5593             /* map ethernet header to find type and header length */
5594             eh = mtod(m0, struct ether_vlan_header *);
5595             tx_start_bd->vlan_or_ethertype = eh->evl_encap_proto;
5596         } else {
5597             /* used by FW for packet accounting */
5598             tx_start_bd->vlan_or_ethertype = htole16(fp->tx_pkt_prod);
5599 #if 0
5600             /*
5601              * If NPAR-SD is active then FW should do the tagging regardless
5602              * of value of priority. Otherwise, if priority indicates this is
5603              * a control packet we need to indicate to FW to avoid tagging.
5604              */
5605             if (!IS_MF_AFEX(sc) && (mbuf priority == PRIO_CONTROL)) {
5606                 SET_FLAG(tx_start_bd->general_data,
5607                          ETH_TX_START_BD_FORCE_VLAN_MODE, 1);
5608             }
5609 #endif
5610         }
5611     }
5612
5613     /*
5614      * add a parsing BD from the chain. The parsing BD is always added
5615      * though it is only used for TSO and chksum
5616      */
5617     bd_prod = TX_BD_NEXT(bd_prod);
5618
5619     if (m0->m_pkthdr.csum_flags) {
5620         if (m0->m_pkthdr.csum_flags & CSUM_IP) {
5621             fp->eth_q_stats.tx_ofld_frames_csum_ip++;
5622             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_IP_CSUM;
5623         }
5624
5625         if (m0->m_pkthdr.csum_flags & CSUM_TCP_IPV6) {
5626             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6 |
5627                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5628         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP_IPV6) {
5629             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_IPV6   |
5630                                                   ETH_TX_BD_FLAGS_IS_UDP |
5631                                                   ETH_TX_BD_FLAGS_L4_CSUM);
5632         } else if ((m0->m_pkthdr.csum_flags & CSUM_TCP) ||
5633                    (m0->m_pkthdr.csum_flags & CSUM_TSO)) {
5634             tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_L4_CSUM;
5635         } else if (m0->m_pkthdr.csum_flags & CSUM_UDP) {
5636             tx_start_bd->bd_flags.as_bitfield |= (ETH_TX_BD_FLAGS_L4_CSUM |
5637                                                   ETH_TX_BD_FLAGS_IS_UDP);
5638         }
5639     }
5640
5641     if (!CHIP_IS_E1x(sc)) {
5642         pbd_e2 = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e2;
5643         memset(pbd_e2, 0, sizeof(struct eth_tx_parse_bd_e2));
5644
5645         if (m0->m_pkthdr.csum_flags) {
5646             hlen = bxe_set_pbd_csum_e2(fp, m0, &pbd_e2_parsing_data);
5647         }
5648
5649 #if 0
5650         /*
5651          * Add the MACs to the parsing BD if the module param was
5652          * explicitly set, if this is a vf, or in switch independent
5653          * mode.
5654          */
5655         if (sc->flags & BXE_TX_SWITCHING || IS_VF(sc) || IS_MF_SI(sc)) {
5656             eh = mtod(m0, struct ether_vlan_header *);
5657             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.src_hi,
5658                                 &pbd_e2->data.mac_addr.src_mid,
5659                                 &pbd_e2->data.mac_addr.src_lo,
5660                                 eh->evl_shost);
5661             bxe_set_fw_mac_addr(&pbd_e2->data.mac_addr.dst_hi,
5662                                 &pbd_e2->data.mac_addr.dst_mid,
5663                                 &pbd_e2->data.mac_addr.dst_lo,
5664                                 eh->evl_dhost);
5665         }
5666 #endif
5667
5668         SET_FLAG(pbd_e2_parsing_data, ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE,
5669                  mac_type);
5670     } else {
5671         uint16_t global_data = 0;
5672
5673         pbd_e1x = &fp->tx_chain[TX_BD(bd_prod)].parse_bd_e1x;
5674         memset(pbd_e1x, 0, sizeof(struct eth_tx_parse_bd_e1x));
5675
5676         if (m0->m_pkthdr.csum_flags) {
5677             hlen = bxe_set_pbd_csum(fp, m0, pbd_e1x);
5678         }
5679
5680         SET_FLAG(global_data,
5681                  ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE, mac_type);
5682         pbd_e1x->global_data |= htole16(global_data);
5683     }
5684
5685     /* setup the parsing BD with TSO specific info */
5686     if (m0->m_pkthdr.csum_flags & CSUM_TSO) {
5687         fp->eth_q_stats.tx_ofld_frames_lso++;
5688         tx_start_bd->bd_flags.as_bitfield |= ETH_TX_BD_FLAGS_SW_LSO;
5689
5690         if (__predict_false(tx_start_bd->nbytes > hlen)) {
5691             fp->eth_q_stats.tx_ofld_frames_lso_hdr_splits++;
5692
5693             /* split the first BD into header/data making the fw job easy */
5694             nbds++;
5695             tx_start_bd->nbd = htole16(nbds);
5696             tx_start_bd->nbytes = htole16(hlen);
5697
5698             bd_prod = TX_BD_NEXT(bd_prod);
5699
5700             /* new transmit BD after the tx_parse_bd */
5701             tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5702             tx_data_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr + hlen));
5703             tx_data_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr + hlen));
5704             tx_data_bd->nbytes  = htole16(segs[0].ds_len - hlen);
5705             if (tx_total_pkt_size_bd == NULL) {
5706                 tx_total_pkt_size_bd = tx_data_bd;
5707             }
5708
5709             BLOGD(sc, DBG_TX,
5710                   "TSO split header size is %d (%x:%x) nbds %d\n",
5711                   le16toh(tx_start_bd->nbytes),
5712                   le32toh(tx_start_bd->addr_hi),
5713                   le32toh(tx_start_bd->addr_lo),
5714                   nbds);
5715         }
5716
5717         if (!CHIP_IS_E1x(sc)) {
5718             bxe_set_pbd_lso_e2(m0, &pbd_e2_parsing_data);
5719         } else {
5720             bxe_set_pbd_lso(m0, pbd_e1x);
5721         }
5722     }
5723
5724     if (pbd_e2_parsing_data) {
5725         pbd_e2->parsing_data = htole32(pbd_e2_parsing_data);
5726     }
5727
5728     /* prepare remaining BDs, start tx bd contains first seg/frag */
5729     for (i = 1; i < nsegs ; i++) {
5730         bd_prod = TX_BD_NEXT(bd_prod);
5731         tx_data_bd = &fp->tx_chain[TX_BD(bd_prod)].reg_bd;
5732         tx_data_bd->addr_lo = htole32(U64_LO(segs[i].ds_addr));
5733         tx_data_bd->addr_hi = htole32(U64_HI(segs[i].ds_addr));
5734         tx_data_bd->nbytes  = htole16(segs[i].ds_len);
5735         if (tx_total_pkt_size_bd == NULL) {
5736             tx_total_pkt_size_bd = tx_data_bd;
5737         }
5738         total_pkt_size += tx_data_bd->nbytes;
5739     }
5740
5741     BLOGD(sc, DBG_TX, "last bd %p\n", tx_data_bd);
5742
5743     if (tx_total_pkt_size_bd != NULL) {
5744         tx_total_pkt_size_bd->total_pkt_bytes = total_pkt_size;
5745     }
5746
5747     if (__predict_false(sc->debug & DBG_TX)) {
5748         tmp_bd = tx_buf->first_bd;
5749         for (i = 0; i < nbds; i++)
5750         {
5751             if (i == 0) {
5752                 BLOGD(sc, DBG_TX,
5753                       "TX Strt: %p bd=%d nbd=%d vlan=0x%x "
5754                       "bd_flags=0x%x hdr_nbds=%d\n",
5755                       tx_start_bd,
5756                       tmp_bd,
5757                       le16toh(tx_start_bd->nbd),
5758                       le16toh(tx_start_bd->vlan_or_ethertype),
5759                       tx_start_bd->bd_flags.as_bitfield,
5760                       (tx_start_bd->general_data & ETH_TX_START_BD_HDR_NBDS));
5761             } else if (i == 1) {
5762                 if (pbd_e1x) {
5763                     BLOGD(sc, DBG_TX,
5764                           "-> Prse: %p bd=%d global=0x%x ip_hlen_w=%u "
5765                           "ip_id=%u lso_mss=%u tcp_flags=0x%x csum=0x%x "
5766                           "tcp_seq=%u total_hlen_w=%u\n",
5767                           pbd_e1x,
5768                           tmp_bd,
5769                           pbd_e1x->global_data,
5770                           pbd_e1x->ip_hlen_w,
5771                           pbd_e1x->ip_id,
5772                           pbd_e1x->lso_mss,
5773                           pbd_e1x->tcp_flags,
5774                           pbd_e1x->tcp_pseudo_csum,
5775                           pbd_e1x->tcp_send_seq,
5776                           le16toh(pbd_e1x->total_hlen_w));
5777                 } else { /* if (pbd_e2) */
5778                     BLOGD(sc, DBG_TX,
5779                           "-> Parse: %p bd=%d dst=%02x:%02x:%02x "
5780                           "src=%02x:%02x:%02x parsing_data=0x%x\n",
5781                           pbd_e2,
5782                           tmp_bd,
5783                           pbd_e2->data.mac_addr.dst_hi,
5784                           pbd_e2->data.mac_addr.dst_mid,
5785                           pbd_e2->data.mac_addr.dst_lo,
5786                           pbd_e2->data.mac_addr.src_hi,
5787                           pbd_e2->data.mac_addr.src_mid,
5788                           pbd_e2->data.mac_addr.src_lo,
5789                           pbd_e2->parsing_data);
5790                 }
5791             }
5792
5793             if (i != 1) { /* skip parse db as it doesn't hold data */
5794                 tx_data_bd = &fp->tx_chain[TX_BD(tmp_bd)].reg_bd;
5795                 BLOGD(sc, DBG_TX,
5796                       "-> Frag: %p bd=%d nbytes=%d hi=0x%x lo: 0x%x\n",
5797                       tx_data_bd,
5798                       tmp_bd,
5799                       le16toh(tx_data_bd->nbytes),
5800                       le32toh(tx_data_bd->addr_hi),
5801                       le32toh(tx_data_bd->addr_lo));
5802             }
5803
5804             tmp_bd = TX_BD_NEXT(tmp_bd);
5805         }
5806     }
5807
5808     BLOGD(sc, DBG_TX, "doorbell: nbds=%d bd=%u\n", nbds, bd_prod);
5809
5810     /* update TX BD producer index value for next TX */
5811     bd_prod = TX_BD_NEXT(bd_prod);
5812
5813     /*
5814      * If the chain of tx_bd's describing this frame is adjacent to or spans
5815      * an eth_tx_next_bd element then we need to increment the nbds value.
5816      */
5817     if (TX_BD_IDX(bd_prod) < nbds) {
5818         nbds++;
5819     }
5820
5821     /* don't allow reordering of writes for nbd and packets */
5822     mb();
5823
5824     fp->tx_db.data.prod += nbds;
5825
5826     /* producer points to the next free tx_bd at this point */
5827     fp->tx_pkt_prod++;
5828     fp->tx_bd_prod = bd_prod;
5829
5830     DOORBELL(sc, fp->index, fp->tx_db.raw);
5831
5832     fp->eth_q_stats.tx_pkts++;
5833
5834     /* Prevent speculative reads from getting ahead of the status block. */
5835     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle,
5836                       0, 0, BUS_SPACE_BARRIER_READ);
5837
5838     /* Prevent speculative reads from getting ahead of the doorbell. */
5839     bus_space_barrier(sc->bar[BAR2].tag, sc->bar[BAR2].handle,
5840                       0, 0, BUS_SPACE_BARRIER_READ);
5841
5842     return (0);
5843 }
5844
5845 static void
5846 bxe_tx_start_locked(struct bxe_softc    *sc,
5847                     struct ifnet        *ifp,
5848                     struct bxe_fastpath *fp)
5849 {
5850     struct mbuf *m = NULL;
5851     int tx_count = 0;
5852     uint16_t tx_bd_avail;
5853
5854     BXE_FP_TX_LOCK_ASSERT(fp);
5855
5856     /* keep adding entries while there are frames to send */
5857     while (!IFQ_DRV_IS_EMPTY(&ifp->if_snd)) {
5858
5859         /*
5860          * check for any frames to send
5861          * dequeue can still be NULL even if queue is not empty
5862          */
5863         IFQ_DRV_DEQUEUE(&ifp->if_snd, m);
5864         if (__predict_false(m == NULL)) {
5865             break;
5866         }
5867
5868         /* the mbuf now belongs to us */
5869         fp->eth_q_stats.mbuf_alloc_tx++;
5870
5871         /*
5872          * Put the frame into the transmit ring. If we don't have room,
5873          * place the mbuf back at the head of the TX queue, set the
5874          * OACTIVE flag, and wait for the NIC to drain the chain.
5875          */
5876         if (__predict_false(bxe_tx_encap(fp, &m))) {
5877             fp->eth_q_stats.tx_encap_failures++;
5878             if (m != NULL) {
5879                 /* mark the TX queue as full and return the frame */
5880                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
5881                 IFQ_DRV_PREPEND(&ifp->if_snd, m);
5882                 fp->eth_q_stats.mbuf_alloc_tx--;
5883                 fp->eth_q_stats.tx_queue_xoff++;
5884             }
5885
5886             /* stop looking for more work */
5887             break;
5888         }
5889
5890         /* the frame was enqueued successfully */
5891         tx_count++;
5892
5893         /* send a copy of the frame to any BPF listeners. */
5894         BPF_MTAP(ifp, m);
5895
5896         tx_bd_avail = bxe_tx_avail(sc, fp);
5897
5898         /* handle any completions if we're running low */
5899         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
5900             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
5901             bxe_txeof(sc, fp);
5902             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5903                 break;
5904             }
5905         }
5906     }
5907
5908     /* all TX packets were dequeued and/or the tx ring is full */
5909     if (tx_count > 0) {
5910         /* reset the TX watchdog timeout timer */
5911         fp->watchdog_timer = BXE_TX_TIMEOUT;
5912     }
5913 }
5914
5915 /* Legacy (non-RSS) dispatch routine */
5916 static void
5917 bxe_tx_start(struct ifnet *ifp)
5918 {
5919     struct bxe_softc *sc;
5920     struct bxe_fastpath *fp;
5921
5922     sc = ifp->if_softc;
5923
5924     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
5925         BLOGW(sc, "Interface not running, ignoring transmit request\n");
5926         return;
5927     }
5928
5929     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
5930         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
5931         return;
5932     }
5933
5934     if (!sc->link_vars.link_up) {
5935         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
5936         return;
5937     }
5938
5939     fp = &sc->fp[0];
5940
5941     BXE_FP_TX_LOCK(fp);
5942     bxe_tx_start_locked(sc, ifp, fp);
5943     BXE_FP_TX_UNLOCK(fp);
5944 }
5945
5946 #if __FreeBSD_version >= 800000
5947
5948 static int
5949 bxe_tx_mq_start_locked(struct bxe_softc    *sc,
5950                        struct ifnet        *ifp,
5951                        struct bxe_fastpath *fp,
5952                        struct mbuf         *m)
5953 {
5954     struct buf_ring *tx_br = fp->tx_br;
5955     struct mbuf *next;
5956     int depth, rc, tx_count;
5957     uint16_t tx_bd_avail;
5958
5959     rc = tx_count = 0;
5960
5961     if (!tx_br) {
5962         BLOGE(sc, "Multiqueue TX and no buf_ring!\n");
5963         return (EINVAL);
5964     }
5965
5966     /* fetch the depth of the driver queue */
5967     depth = drbr_inuse(ifp, tx_br);
5968     if (depth > fp->eth_q_stats.tx_max_drbr_queue_depth) {
5969         fp->eth_q_stats.tx_max_drbr_queue_depth = depth;
5970     }
5971
5972     BXE_FP_TX_LOCK_ASSERT(fp);
5973
5974     if (m == NULL) {
5975         /* no new work, check for pending frames */
5976         next = drbr_dequeue(ifp, tx_br);
5977     } else if (drbr_needs_enqueue(ifp, tx_br)) {
5978         /* have both new and pending work, maintain packet order */
5979         rc = drbr_enqueue(ifp, tx_br, m);
5980         if (rc != 0) {
5981             fp->eth_q_stats.tx_soft_errors++;
5982             goto bxe_tx_mq_start_locked_exit;
5983         }
5984         next = drbr_dequeue(ifp, tx_br);
5985     } else {
5986         /* new work only and nothing pending */
5987         next = m;
5988     }
5989
5990     /* keep adding entries while there are frames to send */
5991     while (next != NULL) {
5992
5993         /* the mbuf now belongs to us */
5994         fp->eth_q_stats.mbuf_alloc_tx++;
5995
5996         /*
5997          * Put the frame into the transmit ring. If we don't have room,
5998          * place the mbuf back at the head of the TX queue, set the
5999          * OACTIVE flag, and wait for the NIC to drain the chain.
6000          */
6001         rc = bxe_tx_encap(fp, &next);
6002         if (__predict_false(rc != 0)) {
6003             fp->eth_q_stats.tx_encap_failures++;
6004             if (next != NULL) {
6005                 /* mark the TX queue as full and save the frame */
6006                 ifp->if_drv_flags |= IFF_DRV_OACTIVE;
6007                 /* XXX this may reorder the frame */
6008                 rc = drbr_enqueue(ifp, tx_br, next);
6009                 fp->eth_q_stats.mbuf_alloc_tx--;
6010                 fp->eth_q_stats.tx_frames_deferred++;
6011             }
6012
6013             /* stop looking for more work */
6014             break;
6015         }
6016
6017         /* the transmit frame was enqueued successfully */
6018         tx_count++;
6019
6020         /* send a copy of the frame to any BPF listeners */
6021         BPF_MTAP(ifp, next);
6022
6023         tx_bd_avail = bxe_tx_avail(sc, fp);
6024
6025         /* handle any completions if we're running low */
6026         if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
6027             /* bxe_txeof will set IFF_DRV_OACTIVE appropriately */
6028             bxe_txeof(sc, fp);
6029             if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6030                 break;
6031             }
6032         }
6033
6034         next = drbr_dequeue(ifp, tx_br);
6035     }
6036
6037     /* all TX packets were dequeued and/or the tx ring is full */
6038     if (tx_count > 0) {
6039         /* reset the TX watchdog timeout timer */
6040         fp->watchdog_timer = BXE_TX_TIMEOUT;
6041     }
6042
6043 bxe_tx_mq_start_locked_exit:
6044
6045     return (rc);
6046 }
6047
6048 /* Multiqueue (TSS) dispatch routine. */
6049 static int
6050 bxe_tx_mq_start(struct ifnet *ifp,
6051                 struct mbuf  *m)
6052 {
6053     struct bxe_softc *sc = ifp->if_softc;
6054     struct bxe_fastpath *fp;
6055     int fp_index, rc;
6056
6057     fp_index = 0; /* default is the first queue */
6058
6059     /* change the queue if using flow ID */
6060     if ((m->m_flags & M_FLOWID) != 0) {
6061         fp_index = (m->m_pkthdr.flowid % sc->num_queues);
6062     }
6063
6064     fp = &sc->fp[fp_index];
6065
6066     if (!(ifp->if_drv_flags & IFF_DRV_RUNNING)) {
6067         BLOGW(sc, "Interface not running, ignoring transmit request\n");
6068         return (ENETDOWN);
6069     }
6070
6071     if (ifp->if_drv_flags & IFF_DRV_OACTIVE) {
6072         BLOGW(sc, "Interface TX queue is full, ignoring transmit request\n");
6073         return (EBUSY);
6074     }
6075
6076     if (!sc->link_vars.link_up) {
6077         BLOGW(sc, "Interface link is down, ignoring transmit request\n");
6078         return (ENETDOWN);
6079     }
6080
6081     /* XXX change to TRYLOCK here and if failed then schedule taskqueue */
6082
6083     BXE_FP_TX_LOCK(fp);
6084     rc = bxe_tx_mq_start_locked(sc, ifp, fp, m);
6085     BXE_FP_TX_UNLOCK(fp);
6086
6087     return (rc);
6088 }
6089
6090 static void
6091 bxe_mq_flush(struct ifnet *ifp)
6092 {
6093     struct bxe_softc *sc = ifp->if_softc;
6094     struct bxe_fastpath *fp;
6095     struct mbuf *m;
6096     int i;
6097
6098     for (i = 0; i < sc->num_queues; i++) {
6099         fp = &sc->fp[i];
6100
6101         if (fp->state != BXE_FP_STATE_OPEN) {
6102             BLOGD(sc, DBG_LOAD, "Not clearing fp[%02d] buf_ring (state=%d)\n",
6103                   fp->index, fp->state);
6104             continue;
6105         }
6106
6107         if (fp->tx_br != NULL) {
6108             BLOGD(sc, DBG_LOAD, "Clearing fp[%02d] buf_ring\n", fp->index);
6109             BXE_FP_TX_LOCK(fp);
6110             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6111                 m_freem(m);
6112             }
6113             BXE_FP_TX_UNLOCK(fp);
6114         }
6115     }
6116
6117     if_qflush(ifp);
6118 }
6119
6120 #endif /* FreeBSD_version >= 800000 */
6121
6122 static uint16_t
6123 bxe_cid_ilt_lines(struct bxe_softc *sc)
6124 {
6125     if (IS_SRIOV(sc)) {
6126         return ((BXE_FIRST_VF_CID + BXE_VF_CIDS) / ILT_PAGE_CIDS);
6127     }
6128     return (L2_ILT_LINES(sc));
6129 }
6130
6131 static void
6132 bxe_ilt_set_info(struct bxe_softc *sc)
6133 {
6134     struct ilt_client_info *ilt_client;
6135     struct ecore_ilt *ilt = sc->ilt;
6136     uint16_t line = 0;
6137
6138     ilt->start_line = FUNC_ILT_BASE(SC_FUNC(sc));
6139     BLOGD(sc, DBG_LOAD, "ilt starts at line %d\n", ilt->start_line);
6140
6141     /* CDU */
6142     ilt_client = &ilt->clients[ILT_CLIENT_CDU];
6143     ilt_client->client_num = ILT_CLIENT_CDU;
6144     ilt_client->page_size = CDU_ILT_PAGE_SZ;
6145     ilt_client->flags = ILT_CLIENT_SKIP_MEM;
6146     ilt_client->start = line;
6147     line += bxe_cid_ilt_lines(sc);
6148
6149     if (CNIC_SUPPORT(sc)) {
6150         line += CNIC_ILT_LINES;
6151     }
6152
6153     ilt_client->end = (line - 1);
6154
6155     BLOGD(sc, DBG_LOAD,
6156           "ilt client[CDU]: start %d, end %d, "
6157           "psz 0x%x, flags 0x%x, hw psz %d\n",
6158           ilt_client->start, ilt_client->end,
6159           ilt_client->page_size,
6160           ilt_client->flags,
6161           ilog2(ilt_client->page_size >> 12));
6162
6163     /* QM */
6164     if (QM_INIT(sc->qm_cid_count)) {
6165         ilt_client = &ilt->clients[ILT_CLIENT_QM];
6166         ilt_client->client_num = ILT_CLIENT_QM;
6167         ilt_client->page_size = QM_ILT_PAGE_SZ;
6168         ilt_client->flags = 0;
6169         ilt_client->start = line;
6170
6171         /* 4 bytes for each cid */
6172         line += DIV_ROUND_UP(sc->qm_cid_count * QM_QUEUES_PER_FUNC * 4,
6173                              QM_ILT_PAGE_SZ);
6174
6175         ilt_client->end = (line - 1);
6176
6177         BLOGD(sc, DBG_LOAD,
6178               "ilt client[QM]: start %d, end %d, "
6179               "psz 0x%x, flags 0x%x, hw psz %d\n",
6180               ilt_client->start, ilt_client->end,
6181               ilt_client->page_size, ilt_client->flags,
6182               ilog2(ilt_client->page_size >> 12));
6183     }
6184
6185     if (CNIC_SUPPORT(sc)) {
6186         /* SRC */
6187         ilt_client = &ilt->clients[ILT_CLIENT_SRC];
6188         ilt_client->client_num = ILT_CLIENT_SRC;
6189         ilt_client->page_size = SRC_ILT_PAGE_SZ;
6190         ilt_client->flags = 0;
6191         ilt_client->start = line;
6192         line += SRC_ILT_LINES;
6193         ilt_client->end = (line - 1);
6194
6195         BLOGD(sc, DBG_LOAD,
6196               "ilt client[SRC]: start %d, end %d, "
6197               "psz 0x%x, flags 0x%x, hw psz %d\n",
6198               ilt_client->start, ilt_client->end,
6199               ilt_client->page_size, ilt_client->flags,
6200               ilog2(ilt_client->page_size >> 12));
6201
6202         /* TM */
6203         ilt_client = &ilt->clients[ILT_CLIENT_TM];
6204         ilt_client->client_num = ILT_CLIENT_TM;
6205         ilt_client->page_size = TM_ILT_PAGE_SZ;
6206         ilt_client->flags = 0;
6207         ilt_client->start = line;
6208         line += TM_ILT_LINES;
6209         ilt_client->end = (line - 1);
6210
6211         BLOGD(sc, DBG_LOAD,
6212               "ilt client[TM]: start %d, end %d, "
6213               "psz 0x%x, flags 0x%x, hw psz %d\n",
6214               ilt_client->start, ilt_client->end,
6215               ilt_client->page_size, ilt_client->flags,
6216               ilog2(ilt_client->page_size >> 12));
6217     }
6218
6219     KASSERT((line <= ILT_MAX_LINES), ("Invalid number of ILT lines!"));
6220 }
6221
6222 static void
6223 bxe_set_fp_rx_buf_size(struct bxe_softc *sc)
6224 {
6225     int i;
6226
6227     BLOGD(sc, DBG_LOAD, "mtu = %d\n", sc->mtu);
6228
6229     for (i = 0; i < sc->num_queues; i++) {
6230         /* get the Rx buffer size for RX frames */
6231         sc->fp[i].rx_buf_size =
6232             (IP_HEADER_ALIGNMENT_PADDING +
6233              ETH_OVERHEAD +
6234              sc->mtu);
6235
6236         BLOGD(sc, DBG_LOAD, "rx_buf_size for fp[%02d] = %d\n",
6237               i, sc->fp[i].rx_buf_size);
6238
6239         /* get the mbuf allocation size for RX frames */
6240         if (sc->fp[i].rx_buf_size <= MCLBYTES) {
6241             sc->fp[i].mbuf_alloc_size = MCLBYTES;
6242         } else if (sc->fp[i].rx_buf_size <= BCM_PAGE_SIZE) {
6243             sc->fp[i].mbuf_alloc_size = PAGE_SIZE;
6244         } else {
6245             sc->fp[i].mbuf_alloc_size = MJUM9BYTES;
6246         }
6247
6248         BLOGD(sc, DBG_LOAD, "mbuf_alloc_size for fp[%02d] = %d\n",
6249               i, sc->fp[i].mbuf_alloc_size);
6250     }
6251 }
6252
6253 static int
6254 bxe_alloc_ilt_mem(struct bxe_softc *sc)
6255 {
6256     int rc = 0;
6257
6258     if ((sc->ilt =
6259          (struct ecore_ilt *)malloc(sizeof(struct ecore_ilt),
6260                                     M_BXE_ILT,
6261                                     (M_NOWAIT | M_ZERO))) == NULL) {
6262         rc = 1;
6263     }
6264
6265     return (rc);
6266 }
6267
6268 static int
6269 bxe_alloc_ilt_lines_mem(struct bxe_softc *sc)
6270 {
6271     int rc = 0;
6272
6273     if ((sc->ilt->lines =
6274          (struct ilt_line *)malloc((sizeof(struct ilt_line) * ILT_MAX_LINES),
6275                                     M_BXE_ILT,
6276                                     (M_NOWAIT | M_ZERO))) == NULL) {
6277         rc = 1;
6278     }
6279
6280     return (rc);
6281 }
6282
6283 static void
6284 bxe_free_ilt_mem(struct bxe_softc *sc)
6285 {
6286     if (sc->ilt != NULL) {
6287         free(sc->ilt, M_BXE_ILT);
6288         sc->ilt = NULL;
6289     }
6290 }
6291
6292 static void
6293 bxe_free_ilt_lines_mem(struct bxe_softc *sc)
6294 {
6295     if (sc->ilt->lines != NULL) {
6296         free(sc->ilt->lines, M_BXE_ILT);
6297         sc->ilt->lines = NULL;
6298     }
6299 }
6300
6301 static void
6302 bxe_free_mem(struct bxe_softc *sc)
6303 {
6304     int i;
6305
6306 #if 0
6307     if (!CONFIGURE_NIC_MODE(sc)) {
6308         /* free searcher T2 table */
6309         bxe_dma_free(sc, &sc->t2);
6310     }
6311 #endif
6312
6313     for (i = 0; i < L2_ILT_LINES(sc); i++) {
6314         bxe_dma_free(sc, &sc->context[i].vcxt_dma);
6315         sc->context[i].vcxt = NULL;
6316         sc->context[i].size = 0;
6317     }
6318
6319     ecore_ilt_mem_op(sc, ILT_MEMOP_FREE);
6320
6321     bxe_free_ilt_lines_mem(sc);
6322
6323 #if 0
6324     bxe_iov_free_mem(sc);
6325 #endif
6326 }
6327
6328 static int
6329 bxe_alloc_mem(struct bxe_softc *sc)
6330 {
6331     int context_size;
6332     int allocated;
6333     int i;
6334
6335 #if 0
6336     if (!CONFIGURE_NIC_MODE(sc)) {
6337         /* allocate searcher T2 table */
6338         if (bxe_dma_alloc(sc, SRC_T2_SZ,
6339                           &sc->t2, "searcher t2 table") != 0) {
6340             return (-1);
6341         }
6342     }
6343 #endif
6344
6345     /*
6346      * Allocate memory for CDU context:
6347      * This memory is allocated separately and not in the generic ILT
6348      * functions because CDU differs in few aspects:
6349      * 1. There can be multiple entities allocating memory for context -
6350      * regular L2, CNIC, and SRIOV drivers. Each separately controls
6351      * its own ILT lines.
6352      * 2. Since CDU page-size is not a single 4KB page (which is the case
6353      * for the other ILT clients), to be efficient we want to support
6354      * allocation of sub-page-size in the last entry.
6355      * 3. Context pointers are used by the driver to pass to FW / update
6356      * the context (for the other ILT clients the pointers are used just to
6357      * free the memory during unload).
6358      */
6359     context_size = (sizeof(union cdu_context) * BXE_L2_CID_COUNT(sc));
6360     for (i = 0, allocated = 0; allocated < context_size; i++) {
6361         sc->context[i].size = min(CDU_ILT_PAGE_SZ,
6362                                   (context_size - allocated));
6363
6364         if (bxe_dma_alloc(sc, sc->context[i].size,
6365                           &sc->context[i].vcxt_dma,
6366                           "cdu context") != 0) {
6367             bxe_free_mem(sc);
6368             return (-1);
6369         }
6370
6371         sc->context[i].vcxt =
6372             (union cdu_context *)sc->context[i].vcxt_dma.vaddr;
6373
6374         allocated += sc->context[i].size;
6375     }
6376
6377     bxe_alloc_ilt_lines_mem(sc);
6378
6379     BLOGD(sc, DBG_LOAD, "ilt=%p start_line=%u lines=%p\n",
6380           sc->ilt, sc->ilt->start_line, sc->ilt->lines);
6381     {
6382         for (i = 0; i < 4; i++) {
6383             BLOGD(sc, DBG_LOAD,
6384                   "c%d page_size=%u start=%u end=%u num=%u flags=0x%x\n",
6385                   i,
6386                   sc->ilt->clients[i].page_size,
6387                   sc->ilt->clients[i].start,
6388                   sc->ilt->clients[i].end,
6389                   sc->ilt->clients[i].client_num,
6390                   sc->ilt->clients[i].flags);
6391         }
6392     }
6393     if (ecore_ilt_mem_op(sc, ILT_MEMOP_ALLOC)) {
6394         BLOGE(sc, "ecore_ilt_mem_op ILT_MEMOP_ALLOC failed\n");
6395         bxe_free_mem(sc);
6396         return (-1);
6397     }
6398
6399 #if 0
6400     if (bxe_iov_alloc_mem(sc)) {
6401         BLOGE(sc, "Failed to allocate memory for SRIOV\n");
6402         bxe_free_mem(sc);
6403         return (-1);
6404     }
6405 #endif
6406
6407     return (0);
6408 }
6409
6410 static void
6411 bxe_free_rx_bd_chain(struct bxe_fastpath *fp)
6412 {
6413     struct bxe_softc *sc;
6414     int i;
6415
6416     sc = fp->sc;
6417
6418     if (fp->rx_mbuf_tag == NULL) {
6419         return;
6420     }
6421
6422     /* free all mbufs and unload all maps */
6423     for (i = 0; i < RX_BD_TOTAL; i++) {
6424         if (fp->rx_mbuf_chain[i].m_map != NULL) {
6425             bus_dmamap_sync(fp->rx_mbuf_tag,
6426                             fp->rx_mbuf_chain[i].m_map,
6427                             BUS_DMASYNC_POSTREAD);
6428             bus_dmamap_unload(fp->rx_mbuf_tag,
6429                               fp->rx_mbuf_chain[i].m_map);
6430         }
6431
6432         if (fp->rx_mbuf_chain[i].m != NULL) {
6433             m_freem(fp->rx_mbuf_chain[i].m);
6434             fp->rx_mbuf_chain[i].m = NULL;
6435             fp->eth_q_stats.mbuf_alloc_rx--;
6436         }
6437     }
6438 }
6439
6440 static void
6441 bxe_free_tpa_pool(struct bxe_fastpath *fp)
6442 {
6443     struct bxe_softc *sc;
6444     int i, max_agg_queues;
6445
6446     sc = fp->sc;
6447
6448     if (fp->rx_mbuf_tag == NULL) {
6449         return;
6450     }
6451
6452     max_agg_queues = MAX_AGG_QS(sc);
6453
6454     /* release all mbufs and unload all DMA maps in the TPA pool */
6455     for (i = 0; i < max_agg_queues; i++) {
6456         if (fp->rx_tpa_info[i].bd.m_map != NULL) {
6457             bus_dmamap_sync(fp->rx_mbuf_tag,
6458                             fp->rx_tpa_info[i].bd.m_map,
6459                             BUS_DMASYNC_POSTREAD);
6460             bus_dmamap_unload(fp->rx_mbuf_tag,
6461                               fp->rx_tpa_info[i].bd.m_map);
6462         }
6463
6464         if (fp->rx_tpa_info[i].bd.m != NULL) {
6465             m_freem(fp->rx_tpa_info[i].bd.m);
6466             fp->rx_tpa_info[i].bd.m = NULL;
6467             fp->eth_q_stats.mbuf_alloc_tpa--;
6468         }
6469     }
6470 }
6471
6472 static void
6473 bxe_free_sge_chain(struct bxe_fastpath *fp)
6474 {
6475     struct bxe_softc *sc;
6476     int i;
6477
6478     sc = fp->sc;
6479
6480     if (fp->rx_sge_mbuf_tag == NULL) {
6481         return;
6482     }
6483
6484     /* rree all mbufs and unload all maps */
6485     for (i = 0; i < RX_SGE_TOTAL; i++) {
6486         if (fp->rx_sge_mbuf_chain[i].m_map != NULL) {
6487             bus_dmamap_sync(fp->rx_sge_mbuf_tag,
6488                             fp->rx_sge_mbuf_chain[i].m_map,
6489                             BUS_DMASYNC_POSTREAD);
6490             bus_dmamap_unload(fp->rx_sge_mbuf_tag,
6491                               fp->rx_sge_mbuf_chain[i].m_map);
6492         }
6493
6494         if (fp->rx_sge_mbuf_chain[i].m != NULL) {
6495             m_freem(fp->rx_sge_mbuf_chain[i].m);
6496             fp->rx_sge_mbuf_chain[i].m = NULL;
6497             fp->eth_q_stats.mbuf_alloc_sge--;
6498         }
6499     }
6500 }
6501
6502 static void
6503 bxe_free_fp_buffers(struct bxe_softc *sc)
6504 {
6505     struct bxe_fastpath *fp;
6506     int i;
6507
6508     for (i = 0; i < sc->num_queues; i++) {
6509         fp = &sc->fp[i];
6510
6511 #if __FreeBSD_version >= 800000
6512         if (fp->tx_br != NULL) {
6513             struct mbuf *m;
6514             /* just in case bxe_mq_flush() wasn't called */
6515             while ((m = buf_ring_dequeue_sc(fp->tx_br)) != NULL) {
6516                 m_freem(m);
6517             }
6518             buf_ring_free(fp->tx_br, M_DEVBUF);
6519             fp->tx_br = NULL;
6520         }
6521 #endif
6522
6523         /* free all RX buffers */
6524         bxe_free_rx_bd_chain(fp);
6525         bxe_free_tpa_pool(fp);
6526         bxe_free_sge_chain(fp);
6527
6528         if (fp->eth_q_stats.mbuf_alloc_rx != 0) {
6529             BLOGE(sc, "failed to claim all rx mbufs (%d left)\n",
6530                   fp->eth_q_stats.mbuf_alloc_rx);
6531         }
6532
6533         if (fp->eth_q_stats.mbuf_alloc_sge != 0) {
6534             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6535                   fp->eth_q_stats.mbuf_alloc_sge);
6536         }
6537
6538         if (fp->eth_q_stats.mbuf_alloc_tpa != 0) {
6539             BLOGE(sc, "failed to claim all sge mbufs (%d left)\n",
6540                   fp->eth_q_stats.mbuf_alloc_tpa);
6541         }
6542
6543         if (fp->eth_q_stats.mbuf_alloc_tx != 0) {
6544             BLOGE(sc, "failed to release tx mbufs (%d left)\n",
6545                   fp->eth_q_stats.mbuf_alloc_tx);
6546         }
6547
6548         /* XXX verify all mbufs were reclaimed */
6549
6550         if (mtx_initialized(&fp->tx_mtx)) {
6551             mtx_destroy(&fp->tx_mtx);
6552         }
6553
6554         if (mtx_initialized(&fp->rx_mtx)) {
6555             mtx_destroy(&fp->rx_mtx);
6556         }
6557     }
6558 }
6559
6560 static int
6561 bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
6562                      uint16_t            prev_index,
6563                      uint16_t            index)
6564 {
6565     struct bxe_sw_rx_bd *rx_buf;
6566     struct eth_rx_bd *rx_bd;
6567     bus_dma_segment_t segs[1];
6568     bus_dmamap_t map;
6569     struct mbuf *m;
6570     int nsegs, rc;
6571
6572     rc = 0;
6573
6574     /* allocate the new RX BD mbuf */
6575     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6576     if (__predict_false(m == NULL)) {
6577         fp->eth_q_stats.mbuf_rx_bd_alloc_failed++;
6578         return (ENOBUFS);
6579     }
6580
6581     fp->eth_q_stats.mbuf_alloc_rx++;
6582
6583     /* initialize the mbuf buffer length */
6584     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6585
6586     /* map the mbuf into non-paged pool */
6587     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6588                                  fp->rx_mbuf_spare_map,
6589                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6590     if (__predict_false(rc != 0)) {
6591         fp->eth_q_stats.mbuf_rx_bd_mapping_failed++;
6592         m_freem(m);
6593         fp->eth_q_stats.mbuf_alloc_rx--;
6594         return (rc);
6595     }
6596
6597     /* all mbufs must map to a single segment */
6598     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6599
6600     /* release any existing RX BD mbuf mappings */
6601
6602     if (prev_index != index) {
6603         rx_buf = &fp->rx_mbuf_chain[prev_index];
6604
6605         if (rx_buf->m_map != NULL) {
6606             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6607                             BUS_DMASYNC_POSTREAD);
6608             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6609         }
6610
6611         /*
6612          * We only get here from bxe_rxeof() when the maximum number
6613          * of rx buffers is less than RX_BD_USABLE. bxe_rxeof() already
6614          * holds the mbuf in the prev_index so it's OK to NULL it out
6615          * here without concern of a memory leak.
6616          */
6617         fp->rx_mbuf_chain[prev_index].m = NULL;
6618     }
6619
6620     rx_buf = &fp->rx_mbuf_chain[index];
6621
6622     if (rx_buf->m_map != NULL) {
6623         bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6624                         BUS_DMASYNC_POSTREAD);
6625         bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
6626     }
6627
6628     /* save the mbuf and mapping info for a future packet */
6629     map = (prev_index != index) ?
6630               fp->rx_mbuf_chain[prev_index].m_map : rx_buf->m_map;
6631     rx_buf->m_map = fp->rx_mbuf_spare_map;
6632     fp->rx_mbuf_spare_map = map;
6633     bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
6634                     BUS_DMASYNC_PREREAD);
6635     rx_buf->m = m;
6636
6637     rx_bd = &fp->rx_chain[index];
6638     rx_bd->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6639     rx_bd->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6640
6641     return (rc);
6642 }
6643
6644 static int
6645 bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
6646                       int                 queue)
6647 {
6648     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
6649     bus_dma_segment_t segs[1];
6650     bus_dmamap_t map;
6651     struct mbuf *m;
6652     int nsegs;
6653     int rc = 0;
6654
6655     /* allocate the new TPA mbuf */
6656     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, fp->mbuf_alloc_size);
6657     if (__predict_false(m == NULL)) {
6658         fp->eth_q_stats.mbuf_rx_tpa_alloc_failed++;
6659         return (ENOBUFS);
6660     }
6661
6662     fp->eth_q_stats.mbuf_alloc_tpa++;
6663
6664     /* initialize the mbuf buffer length */
6665     m->m_pkthdr.len = m->m_len = fp->rx_buf_size;
6666
6667     /* map the mbuf into non-paged pool */
6668     rc = bus_dmamap_load_mbuf_sg(fp->rx_mbuf_tag,
6669                                  fp->rx_tpa_info_mbuf_spare_map,
6670                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6671     if (__predict_false(rc != 0)) {
6672         fp->eth_q_stats.mbuf_rx_tpa_mapping_failed++;
6673         m_free(m);
6674         fp->eth_q_stats.mbuf_alloc_tpa--;
6675         return (rc);
6676     }
6677
6678     /* all mbufs must map to a single segment */
6679     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6680
6681     /* release any existing TPA mbuf mapping */
6682     if (tpa_info->bd.m_map != NULL) {
6683         bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6684                         BUS_DMASYNC_POSTREAD);
6685         bus_dmamap_unload(fp->rx_mbuf_tag, tpa_info->bd.m_map);
6686     }
6687
6688     /* save the mbuf and mapping info for the TPA mbuf */
6689     map = tpa_info->bd.m_map;
6690     tpa_info->bd.m_map = fp->rx_tpa_info_mbuf_spare_map;
6691     fp->rx_tpa_info_mbuf_spare_map = map;
6692     bus_dmamap_sync(fp->rx_mbuf_tag, tpa_info->bd.m_map,
6693                     BUS_DMASYNC_PREREAD);
6694     tpa_info->bd.m = m;
6695     tpa_info->seg = segs[0];
6696
6697     return (rc);
6698 }
6699
6700 /*
6701  * Allocate an mbuf and assign it to the receive scatter gather chain. The
6702  * caller must take care to save a copy of the existing mbuf in the SG mbuf
6703  * chain.
6704  */
6705 static int
6706 bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
6707                       uint16_t            index)
6708 {
6709     struct bxe_sw_rx_bd *sge_buf;
6710     struct eth_rx_sge *sge;
6711     bus_dma_segment_t segs[1];
6712     bus_dmamap_t map;
6713     struct mbuf *m;
6714     int nsegs;
6715     int rc = 0;
6716
6717     /* allocate a new SGE mbuf */
6718     m = m_getjcl(M_DONTWAIT, MT_DATA, M_PKTHDR, SGE_PAGE_SIZE);
6719     if (__predict_false(m == NULL)) {
6720         fp->eth_q_stats.mbuf_rx_sge_alloc_failed++;
6721         return (ENOMEM);
6722     }
6723
6724     fp->eth_q_stats.mbuf_alloc_sge++;
6725
6726     /* initialize the mbuf buffer length */
6727     m->m_pkthdr.len = m->m_len = SGE_PAGE_SIZE;
6728
6729     /* map the SGE mbuf into non-paged pool */
6730     rc = bus_dmamap_load_mbuf_sg(fp->rx_sge_mbuf_tag,
6731                                  fp->rx_sge_mbuf_spare_map,
6732                                  m, segs, &nsegs, BUS_DMA_NOWAIT);
6733     if (__predict_false(rc != 0)) {
6734         fp->eth_q_stats.mbuf_rx_sge_mapping_failed++;
6735         m_freem(m);
6736         fp->eth_q_stats.mbuf_alloc_sge--;
6737         return (rc);
6738     }
6739
6740     /* all mbufs must map to a single segment */
6741     KASSERT((nsegs == 1), ("Too many segments, %d returned!", nsegs));
6742
6743     sge_buf = &fp->rx_sge_mbuf_chain[index];
6744
6745     /* release any existing SGE mbuf mapping */
6746     if (sge_buf->m_map != NULL) {
6747         bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6748                         BUS_DMASYNC_POSTREAD);
6749         bus_dmamap_unload(fp->rx_sge_mbuf_tag, sge_buf->m_map);
6750     }
6751
6752     /* save the mbuf and mapping info for a future packet */
6753     map = sge_buf->m_map;
6754     sge_buf->m_map = fp->rx_sge_mbuf_spare_map;
6755     fp->rx_sge_mbuf_spare_map = map;
6756     bus_dmamap_sync(fp->rx_sge_mbuf_tag, sge_buf->m_map,
6757                     BUS_DMASYNC_PREREAD);
6758     sge_buf->m = m;
6759
6760     sge = &fp->rx_sge_chain[index];
6761     sge->addr_hi = htole32(U64_HI(segs[0].ds_addr));
6762     sge->addr_lo = htole32(U64_LO(segs[0].ds_addr));
6763
6764     return (rc);
6765 }
6766
6767 static __noinline int
6768 bxe_alloc_fp_buffers(struct bxe_softc *sc)
6769 {
6770     struct bxe_fastpath *fp;
6771     int i, j, rc = 0;
6772     int ring_prod, cqe_ring_prod;
6773     int max_agg_queues;
6774
6775     for (i = 0; i < sc->num_queues; i++) {
6776         fp = &sc->fp[i];
6777
6778 #if __FreeBSD_version >= 800000
6779         fp->tx_br = buf_ring_alloc(BXE_BR_SIZE, M_DEVBUF,
6780                                    M_DONTWAIT, &fp->tx_mtx);
6781         if (fp->tx_br == NULL) {
6782             BLOGE(sc, "buf_ring alloc fail for fp[%02d]\n", i);
6783             goto bxe_alloc_fp_buffers_error;
6784         }
6785 #endif
6786
6787         ring_prod = cqe_ring_prod = 0;
6788         fp->rx_bd_cons = 0;
6789         fp->rx_cq_cons = 0;
6790
6791         /* allocate buffers for the RX BDs in RX BD chain */
6792         for (j = 0; j < sc->max_rx_bufs; j++) {
6793             rc = bxe_alloc_rx_bd_mbuf(fp, ring_prod, ring_prod);
6794             if (rc != 0) {
6795                 BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
6796                       i, rc);
6797                 goto bxe_alloc_fp_buffers_error;
6798             }
6799
6800             ring_prod     = RX_BD_NEXT(ring_prod);
6801             cqe_ring_prod = RCQ_NEXT(cqe_ring_prod);
6802         }
6803
6804         fp->rx_bd_prod = ring_prod;
6805         fp->rx_cq_prod = cqe_ring_prod;
6806         fp->eth_q_stats.rx_calls = fp->eth_q_stats.rx_pkts = 0;
6807
6808         if (sc->ifnet->if_capenable & IFCAP_LRO) {
6809             max_agg_queues = MAX_AGG_QS(sc);
6810
6811             fp->tpa_enable = TRUE;
6812
6813             /* fill the TPA pool */
6814             for (j = 0; j < max_agg_queues; j++) {
6815                 rc = bxe_alloc_rx_tpa_mbuf(fp, j);
6816                 if (rc != 0) {
6817                     BLOGE(sc, "mbuf alloc fail for fp[%02d] TPA queue %d\n",
6818                           i, j);
6819                     fp->tpa_enable = FALSE;
6820                     goto bxe_alloc_fp_buffers_error;
6821                 }
6822
6823                 fp->rx_tpa_info[j].state = BXE_TPA_STATE_STOP;
6824             }
6825
6826             if (fp->tpa_enable) {
6827                 /* fill the RX SGE chain */
6828                 ring_prod = 0;
6829                 for (j = 0; j < RX_SGE_USABLE; j++) {
6830                     rc = bxe_alloc_rx_sge_mbuf(fp, ring_prod);
6831                     if (rc != 0) {
6832                         BLOGE(sc, "mbuf alloc fail for fp[%02d] SGE %d\n",
6833                               i, ring_prod);
6834                         fp->tpa_enable = FALSE;
6835                         ring_prod = 0;
6836                         goto bxe_alloc_fp_buffers_error;
6837                     }
6838
6839                     ring_prod = RX_SGE_NEXT(ring_prod);
6840                 }
6841
6842                 fp->rx_sge_prod = ring_prod;
6843             }
6844         }
6845     }
6846
6847     return (0);
6848
6849 bxe_alloc_fp_buffers_error:
6850
6851     /* unwind what was already allocated */
6852     bxe_free_rx_bd_chain(fp);
6853     bxe_free_tpa_pool(fp);
6854     bxe_free_sge_chain(fp);
6855
6856     return (ENOBUFS);
6857 }
6858
6859 static void
6860 bxe_free_fw_stats_mem(struct bxe_softc *sc)
6861 {
6862     bxe_dma_free(sc, &sc->fw_stats_dma);
6863
6864     sc->fw_stats_num = 0;
6865
6866     sc->fw_stats_req_size = 0;
6867     sc->fw_stats_req = NULL;
6868     sc->fw_stats_req_mapping = 0;
6869
6870     sc->fw_stats_data_size = 0;
6871     sc->fw_stats_data = NULL;
6872     sc->fw_stats_data_mapping = 0;
6873 }
6874
6875 static int
6876 bxe_alloc_fw_stats_mem(struct bxe_softc *sc)
6877 {
6878     uint8_t num_queue_stats;
6879     int num_groups;
6880
6881     /* number of queues for statistics is number of eth queues */
6882     num_queue_stats = BXE_NUM_ETH_QUEUES(sc);
6883
6884     /*
6885      * Total number of FW statistics requests =
6886      *   1 for port stats + 1 for PF stats + num of queues
6887      */
6888     sc->fw_stats_num = (2 + num_queue_stats);
6889
6890     /*
6891      * Request is built from stats_query_header and an array of
6892      * stats_query_cmd_group each of which contains STATS_QUERY_CMD_COUNT
6893      * rules. The real number or requests is configured in the
6894      * stats_query_header.
6895      */
6896     num_groups =
6897         ((sc->fw_stats_num / STATS_QUERY_CMD_COUNT) +
6898          ((sc->fw_stats_num % STATS_QUERY_CMD_COUNT) ? 1 : 0));
6899
6900     BLOGD(sc, DBG_LOAD, "stats fw_stats_num %d num_groups %d\n",
6901           sc->fw_stats_num, num_groups);
6902
6903     sc->fw_stats_req_size =
6904         (sizeof(struct stats_query_header) +
6905          (num_groups * sizeof(struct stats_query_cmd_group)));
6906
6907     /*
6908      * Data for statistics requests + stats_counter.
6909      * stats_counter holds per-STORM counters that are incremented when
6910      * STORM has finished with the current request. Memory for FCoE
6911      * offloaded statistics are counted anyway, even if they will not be sent.
6912      * VF stats are not accounted for here as the data of VF stats is stored
6913      * in memory allocated by the VF, not here.
6914      */
6915     sc->fw_stats_data_size =
6916         (sizeof(struct stats_counter) +
6917          sizeof(struct per_port_stats) +
6918          sizeof(struct per_pf_stats) +
6919          /* sizeof(struct fcoe_statistics_params) + */
6920          (sizeof(struct per_queue_stats) * num_queue_stats));
6921
6922     if (bxe_dma_alloc(sc, (sc->fw_stats_req_size + sc->fw_stats_data_size),
6923                       &sc->fw_stats_dma, "fw stats") != 0) {
6924         bxe_free_fw_stats_mem(sc);
6925         return (-1);
6926     }
6927
6928     /* set up the shortcuts */
6929
6930     sc->fw_stats_req =
6931         (struct bxe_fw_stats_req *)sc->fw_stats_dma.vaddr;
6932     sc->fw_stats_req_mapping = sc->fw_stats_dma.paddr;
6933
6934     sc->fw_stats_data =
6935         (struct bxe_fw_stats_data *)((uint8_t *)sc->fw_stats_dma.vaddr +
6936                                      sc->fw_stats_req_size);
6937     sc->fw_stats_data_mapping = (sc->fw_stats_dma.paddr +
6938                                  sc->fw_stats_req_size);
6939
6940     BLOGD(sc, DBG_LOAD, "statistics request base address set to %#jx\n",
6941           (uintmax_t)sc->fw_stats_req_mapping);
6942
6943     BLOGD(sc, DBG_LOAD, "statistics data base address set to %#jx\n",
6944           (uintmax_t)sc->fw_stats_data_mapping);
6945
6946     return (0);
6947 }
6948
6949 /*
6950  * Bits map:
6951  * 0-7  - Engine0 load counter.
6952  * 8-15 - Engine1 load counter.
6953  * 16   - Engine0 RESET_IN_PROGRESS bit.
6954  * 17   - Engine1 RESET_IN_PROGRESS bit.
6955  * 18   - Engine0 ONE_IS_LOADED. Set when there is at least one active
6956  *        function on the engine
6957  * 19   - Engine1 ONE_IS_LOADED.
6958  * 20   - Chip reset flow bit. When set none-leader must wait for both engines
6959  *        leader to complete (check for both RESET_IN_PROGRESS bits and not
6960  *        for just the one belonging to its engine).
6961  */
6962 #define BXE_RECOVERY_GLOB_REG     MISC_REG_GENERIC_POR_1
6963 #define BXE_PATH0_LOAD_CNT_MASK   0x000000ff
6964 #define BXE_PATH0_LOAD_CNT_SHIFT  0
6965 #define BXE_PATH1_LOAD_CNT_MASK   0x0000ff00
6966 #define BXE_PATH1_LOAD_CNT_SHIFT  8
6967 #define BXE_PATH0_RST_IN_PROG_BIT 0x00010000
6968 #define BXE_PATH1_RST_IN_PROG_BIT 0x00020000
6969 #define BXE_GLOBAL_RESET_BIT      0x00040000
6970
6971 /* set the GLOBAL_RESET bit, should be run under rtnl lock */
6972 static void
6973 bxe_set_reset_global(struct bxe_softc *sc)
6974 {
6975     uint32_t val;
6976     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6977     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6978     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val | BXE_GLOBAL_RESET_BIT);
6979     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6980 }
6981
6982 /* clear the GLOBAL_RESET bit, should be run under rtnl lock */
6983 static void
6984 bxe_clear_reset_global(struct bxe_softc *sc)
6985 {
6986     uint32_t val;
6987     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6988     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6989     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val & (~BXE_GLOBAL_RESET_BIT));
6990     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
6991 }
6992
6993 /* checks the GLOBAL_RESET bit, should be run under rtnl lock */
6994 static uint8_t
6995 bxe_reset_is_global(struct bxe_softc *sc)
6996 {
6997     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
6998     BLOGD(sc, DBG_LOAD, "GLOB_REG=0x%08x\n", val);
6999     return (val & BXE_GLOBAL_RESET_BIT) ? TRUE : FALSE;
7000 }
7001
7002 /* clear RESET_IN_PROGRESS bit for the engine, should be run under rtnl lock */
7003 static void
7004 bxe_set_reset_done(struct bxe_softc *sc)
7005 {
7006     uint32_t val;
7007     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7008                                  BXE_PATH0_RST_IN_PROG_BIT;
7009
7010     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7011
7012     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7013     /* Clear the bit */
7014     val &= ~bit;
7015     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7016
7017     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7018 }
7019
7020 /* set RESET_IN_PROGRESS for the engine, should be run under rtnl lock */
7021 static void
7022 bxe_set_reset_in_progress(struct bxe_softc *sc)
7023 {
7024     uint32_t val;
7025     uint32_t bit = SC_PATH(sc) ? BXE_PATH1_RST_IN_PROG_BIT :
7026                                  BXE_PATH0_RST_IN_PROG_BIT;
7027
7028     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7029
7030     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7031     /* Set the bit */
7032     val |= bit;
7033     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7034
7035     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7036 }
7037
7038 /* check RESET_IN_PROGRESS bit for an engine, should be run under rtnl lock */
7039 static uint8_t
7040 bxe_reset_is_done(struct bxe_softc *sc,
7041                   int              engine)
7042 {
7043     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7044     uint32_t bit = engine ? BXE_PATH1_RST_IN_PROG_BIT :
7045                             BXE_PATH0_RST_IN_PROG_BIT;
7046
7047     /* return false if bit is set */
7048     return (val & bit) ? FALSE : TRUE;
7049 }
7050
7051 /* get the load status for an engine, should be run under rtnl lock */
7052 static uint8_t
7053 bxe_get_load_status(struct bxe_softc *sc,
7054                     int              engine)
7055 {
7056     uint32_t mask = engine ? BXE_PATH1_LOAD_CNT_MASK :
7057                              BXE_PATH0_LOAD_CNT_MASK;
7058     uint32_t shift = engine ? BXE_PATH1_LOAD_CNT_SHIFT :
7059                               BXE_PATH0_LOAD_CNT_SHIFT;
7060     uint32_t val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7061
7062     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7063
7064     val = ((val & mask) >> shift);
7065
7066     BLOGD(sc, DBG_LOAD, "Load mask engine %d = 0x%08x\n", engine, val);
7067
7068     return (val != 0);
7069 }
7070
7071 /* set pf load mark */
7072 /* XXX needs to be under rtnl lock */
7073 static void
7074 bxe_set_pf_load(struct bxe_softc *sc)
7075 {
7076     uint32_t val;
7077     uint32_t val1;
7078     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7079                                   BXE_PATH0_LOAD_CNT_MASK;
7080     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7081                                    BXE_PATH0_LOAD_CNT_SHIFT;
7082
7083     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7084
7085     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7086     BLOGD(sc, DBG_LOAD, "Old value for GLOB_REG=0x%08x\n", val);
7087
7088     /* get the current counter value */
7089     val1 = ((val & mask) >> shift);
7090
7091     /* set bit of this PF */
7092     val1 |= (1 << SC_ABS_FUNC(sc));
7093
7094     /* clear the old value */
7095     val &= ~mask;
7096
7097     /* set the new one */
7098     val |= ((val1 << shift) & mask);
7099
7100     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7101
7102     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7103 }
7104
7105 /* clear pf load mark */
7106 /* XXX needs to be under rtnl lock */
7107 static uint8_t
7108 bxe_clear_pf_load(struct bxe_softc *sc)
7109 {
7110     uint32_t val1, val;
7111     uint32_t mask = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_MASK :
7112                                   BXE_PATH0_LOAD_CNT_MASK;
7113     uint32_t shift = SC_PATH(sc) ? BXE_PATH1_LOAD_CNT_SHIFT :
7114                                    BXE_PATH0_LOAD_CNT_SHIFT;
7115
7116     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7117     val = REG_RD(sc, BXE_RECOVERY_GLOB_REG);
7118     BLOGD(sc, DBG_LOAD, "Old GEN_REG_VAL=0x%08x\n", val);
7119
7120     /* get the current counter value */
7121     val1 = (val & mask) >> shift;
7122
7123     /* clear bit of that PF */
7124     val1 &= ~(1 << SC_ABS_FUNC(sc));
7125
7126     /* clear the old value */
7127     val &= ~mask;
7128
7129     /* set the new one */
7130     val |= ((val1 << shift) & mask);
7131
7132     REG_WR(sc, BXE_RECOVERY_GLOB_REG, val);
7133     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RECOVERY_REG);
7134     return (val1 != 0);
7135 }
7136
7137 /* send load requrest to mcp and analyze response */
7138 static int
7139 bxe_nic_load_request(struct bxe_softc *sc,
7140                      uint32_t         *load_code)
7141 {
7142     /* init fw_seq */
7143     sc->fw_seq =
7144         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
7145          DRV_MSG_SEQ_NUMBER_MASK);
7146
7147     BLOGD(sc, DBG_LOAD, "initial fw_seq 0x%04x\n", sc->fw_seq);
7148
7149     /* get the current FW pulse sequence */
7150     sc->fw_drv_pulse_wr_seq =
7151         (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb) &
7152          DRV_PULSE_SEQ_MASK);
7153
7154     BLOGD(sc, DBG_LOAD, "initial drv_pulse 0x%04x\n",
7155           sc->fw_drv_pulse_wr_seq);
7156
7157     /* load request */
7158     (*load_code) = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
7159                                   DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
7160
7161     /* if the MCP fails to respond we must abort */
7162     if (!(*load_code)) {
7163         BLOGE(sc, "MCP response failure!\n");
7164         return (-1);
7165     }
7166
7167     /* if MCP refused then must abort */
7168     if ((*load_code) == FW_MSG_CODE_DRV_LOAD_REFUSED) {
7169         BLOGE(sc, "MCP refused load request\n");
7170         return (-1);
7171     }
7172
7173     return (0);
7174 }
7175
7176 /*
7177  * Check whether another PF has already loaded FW to chip. In virtualized
7178  * environments a pf from anoth VM may have already initialized the device
7179  * including loading FW.
7180  */
7181 static int
7182 bxe_nic_load_analyze_req(struct bxe_softc *sc,
7183                          uint32_t         load_code)
7184 {
7185     uint32_t my_fw, loaded_fw;
7186
7187     /* is another pf loaded on this engine? */
7188     if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
7189         (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
7190         /* build my FW version dword */
7191         my_fw = (BCM_5710_FW_MAJOR_VERSION +
7192                  (BCM_5710_FW_MINOR_VERSION << 8 ) +
7193                  (BCM_5710_FW_REVISION_VERSION << 16) +
7194                  (BCM_5710_FW_ENGINEERING_VERSION << 24));
7195
7196         /* read loaded FW from chip */
7197         loaded_fw = REG_RD(sc, XSEM_REG_PRAM);
7198         BLOGD(sc, DBG_LOAD, "loaded FW 0x%08x / my FW 0x%08x\n",
7199               loaded_fw, my_fw);
7200
7201         /* abort nic load if version mismatch */
7202         if (my_fw != loaded_fw) {
7203             BLOGE(sc, "FW 0x%08x already loaded (mine is 0x%08x)",
7204                   loaded_fw, my_fw);
7205             return (-1);
7206         }
7207     }
7208
7209     return (0);
7210 }
7211
7212 /* mark PMF if applicable */
7213 static void
7214 bxe_nic_load_pmf(struct bxe_softc *sc,
7215                  uint32_t         load_code)
7216 {
7217     uint32_t ncsi_oem_data_addr;
7218
7219     if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON) ||
7220         (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
7221         (load_code == FW_MSG_CODE_DRV_LOAD_PORT)) {
7222         /*
7223          * Barrier here for ordering between the writing to sc->port.pmf here
7224          * and reading it from the periodic task.
7225          */
7226         sc->port.pmf = 1;
7227         mb();
7228     } else {
7229         sc->port.pmf = 0;
7230     }
7231
7232     BLOGD(sc, DBG_LOAD, "pmf %d\n", sc->port.pmf);
7233
7234     /* XXX needed? */
7235     if (load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) {
7236         if (SHMEM2_HAS(sc, ncsi_oem_data_addr)) {
7237             ncsi_oem_data_addr = SHMEM2_RD(sc, ncsi_oem_data_addr);
7238             if (ncsi_oem_data_addr) {
7239                 REG_WR(sc,
7240                        (ncsi_oem_data_addr +
7241                         offsetof(struct glob_ncsi_oem_data, driver_version)),
7242                        0);
7243             }
7244         }
7245     }
7246 }
7247
7248 static void
7249 bxe_read_mf_cfg(struct bxe_softc *sc)
7250 {
7251     int n = (CHIP_IS_MODE_4_PORT(sc) ? 2 : 1);
7252     int abs_func;
7253     int vn;
7254
7255     if (BXE_NOMCP(sc)) {
7256         return; /* what should be the default bvalue in this case */
7257     }
7258
7259     /*
7260      * The formula for computing the absolute function number is...
7261      * For 2 port configuration (4 functions per port):
7262      *   abs_func = 2 * vn + SC_PORT + SC_PATH
7263      * For 4 port configuration (2 functions per port):
7264      *   abs_func = 4 * vn + 2 * SC_PORT + SC_PATH
7265      */
7266     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
7267         abs_func = (n * (2 * vn + SC_PORT(sc)) + SC_PATH(sc));
7268         if (abs_func >= E1H_FUNC_MAX) {
7269             break;
7270         }
7271         sc->devinfo.mf_info.mf_config[vn] =
7272             MFCFG_RD(sc, func_mf_config[abs_func].config);
7273     }
7274
7275     if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] &
7276         FUNC_MF_CFG_FUNC_DISABLED) {
7277         BLOGD(sc, DBG_LOAD, "mf_cfg function disabled\n");
7278         sc->flags |= BXE_MF_FUNC_DIS;
7279     } else {
7280         BLOGD(sc, DBG_LOAD, "mf_cfg function enabled\n");
7281         sc->flags &= ~BXE_MF_FUNC_DIS;
7282     }
7283 }
7284
7285 /* acquire split MCP access lock register */
7286 static int bxe_acquire_alr(struct bxe_softc *sc)
7287 {
7288     uint32_t j, val;
7289
7290     for (j = 0; j < 1000; j++) {
7291         val = (1UL << 31);
7292         REG_WR(sc, GRCBASE_MCP + 0x9c, val);
7293         val = REG_RD(sc, GRCBASE_MCP + 0x9c);
7294         if (val & (1L << 31))
7295             break;
7296
7297         DELAY(5000);
7298     }
7299
7300     if (!(val & (1L << 31))) {
7301         BLOGE(sc, "Cannot acquire MCP access lock register\n");
7302         return (-1);
7303     }
7304
7305     return (0);
7306 }
7307
7308 /* release split MCP access lock register */
7309 static void bxe_release_alr(struct bxe_softc *sc)
7310 {
7311     REG_WR(sc, GRCBASE_MCP + 0x9c, 0);
7312 }
7313
7314 static void
7315 bxe_fan_failure(struct bxe_softc *sc)
7316 {
7317     int port = SC_PORT(sc);
7318     uint32_t ext_phy_config;
7319
7320     /* mark the failure */
7321     ext_phy_config =
7322         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
7323
7324     ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
7325     ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
7326     SHMEM_WR(sc, dev_info.port_hw_config[port].external_phy_config,
7327              ext_phy_config);
7328
7329     /* log the failure */
7330     BLOGW(sc, "Fan Failure has caused the driver to shutdown "
7331               "the card to prevent permanent damage. "
7332               "Please contact OEM Support for assistance\n");
7333
7334     /* XXX */
7335 #if 1
7336     bxe_panic(sc, ("Schedule task to handle fan failure\n"));
7337 #else
7338     /*
7339      * Schedule device reset (unload)
7340      * This is due to some boards consuming sufficient power when driver is
7341      * up to overheat if fan fails.
7342      */
7343     bxe_set_bit(BXE_SP_RTNL_FAN_FAILURE, &sc->sp_rtnl_state);
7344     schedule_delayed_work(&sc->sp_rtnl_task, 0);
7345 #endif
7346 }
7347
7348 /* this function is called upon a link interrupt */
7349 static void
7350 bxe_link_attn(struct bxe_softc *sc)
7351 {
7352     uint32_t pause_enabled = 0;
7353     struct host_port_stats *pstats;
7354     int cmng_fns;
7355
7356     /* Make sure that we are synced with the current statistics */
7357     bxe_stats_handle(sc, STATS_EVENT_STOP);
7358
7359     elink_link_update(&sc->link_params, &sc->link_vars);
7360
7361     if (sc->link_vars.link_up) {
7362
7363         /* dropless flow control */
7364         if (!CHIP_IS_E1(sc) && sc->dropless_fc) {
7365             pause_enabled = 0;
7366
7367             if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
7368                 pause_enabled = 1;
7369             }
7370
7371             REG_WR(sc,
7372                    (BAR_USTRORM_INTMEM +
7373                     USTORM_ETH_PAUSE_ENABLED_OFFSET(SC_PORT(sc))),
7374                    pause_enabled);
7375         }
7376
7377         if (sc->link_vars.mac_type != ELINK_MAC_TYPE_EMAC) {
7378             pstats = BXE_SP(sc, port_stats);
7379             /* reset old mac stats */
7380             memset(&(pstats->mac_stx[0]), 0, sizeof(struct mac_stx));
7381         }
7382
7383         if (sc->state == BXE_STATE_OPEN) {
7384             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
7385         }
7386     }
7387
7388     if (sc->link_vars.link_up && sc->link_vars.line_speed) {
7389         cmng_fns = bxe_get_cmng_fns_mode(sc);
7390
7391         if (cmng_fns != CMNG_FNS_NONE) {
7392             bxe_cmng_fns_init(sc, FALSE, cmng_fns);
7393             storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7394         } else {
7395             /* rate shaping and fairness are disabled */
7396             BLOGD(sc, DBG_LOAD, "single function mode without fairness\n");
7397         }
7398     }
7399
7400     bxe_link_report_locked(sc);
7401
7402     if (IS_MF(sc)) {
7403         ; // XXX bxe_link_sync_notify(sc);
7404     }
7405 }
7406
7407 static void
7408 bxe_attn_int_asserted(struct bxe_softc *sc,
7409                       uint32_t         asserted)
7410 {
7411     int port = SC_PORT(sc);
7412     uint32_t aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
7413                                MISC_REG_AEU_MASK_ATTN_FUNC_0;
7414     uint32_t nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
7415                                         NIG_REG_MASK_INTERRUPT_PORT0;
7416     uint32_t aeu_mask;
7417     uint32_t nig_mask = 0;
7418     uint32_t reg_addr;
7419     uint32_t igu_acked;
7420     uint32_t cnt;
7421
7422     if (sc->attn_state & asserted) {
7423         BLOGE(sc, "IGU ERROR attn=0x%08x\n", asserted);
7424     }
7425
7426     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7427
7428     aeu_mask = REG_RD(sc, aeu_addr);
7429
7430     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly asserted 0x%08x\n",
7431           aeu_mask, asserted);
7432
7433     aeu_mask &= ~(asserted & 0x3ff);
7434
7435     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
7436
7437     REG_WR(sc, aeu_addr, aeu_mask);
7438
7439     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
7440
7441     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
7442     sc->attn_state |= asserted;
7443     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
7444
7445     if (asserted & ATTN_HARD_WIRED_MASK) {
7446         if (asserted & ATTN_NIG_FOR_FUNC) {
7447
7448             BXE_PHY_LOCK(sc);
7449
7450             /* save nig interrupt mask */
7451             nig_mask = REG_RD(sc, nig_int_mask_addr);
7452
7453             /* If nig_mask is not set, no need to call the update function */
7454             if (nig_mask) {
7455                 REG_WR(sc, nig_int_mask_addr, 0);
7456
7457                 bxe_link_attn(sc);
7458             }
7459
7460             /* handle unicore attn? */
7461         }
7462
7463         if (asserted & ATTN_SW_TIMER_4_FUNC) {
7464             BLOGD(sc, DBG_INTR, "ATTN_SW_TIMER_4_FUNC!\n");
7465         }
7466
7467         if (asserted & GPIO_2_FUNC) {
7468             BLOGD(sc, DBG_INTR, "GPIO_2_FUNC!\n");
7469         }
7470
7471         if (asserted & GPIO_3_FUNC) {
7472             BLOGD(sc, DBG_INTR, "GPIO_3_FUNC!\n");
7473         }
7474
7475         if (asserted & GPIO_4_FUNC) {
7476             BLOGD(sc, DBG_INTR, "GPIO_4_FUNC!\n");
7477         }
7478
7479         if (port == 0) {
7480             if (asserted & ATTN_GENERAL_ATTN_1) {
7481                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_1!\n");
7482                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
7483             }
7484             if (asserted & ATTN_GENERAL_ATTN_2) {
7485                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_2!\n");
7486                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
7487             }
7488             if (asserted & ATTN_GENERAL_ATTN_3) {
7489                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_3!\n");
7490                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
7491             }
7492         } else {
7493             if (asserted & ATTN_GENERAL_ATTN_4) {
7494                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_4!\n");
7495                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
7496             }
7497             if (asserted & ATTN_GENERAL_ATTN_5) {
7498                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_5!\n");
7499                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
7500             }
7501             if (asserted & ATTN_GENERAL_ATTN_6) {
7502                 BLOGD(sc, DBG_INTR, "ATTN_GENERAL_ATTN_6!\n");
7503                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
7504             }
7505         }
7506     } /* hardwired */
7507
7508     if (sc->devinfo.int_block == INT_BLOCK_HC) {
7509         reg_addr = (HC_REG_COMMAND_REG + port*32 + COMMAND_REG_ATTN_BITS_SET);
7510     } else {
7511         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
7512     }
7513
7514     BLOGD(sc, DBG_INTR, "about to mask 0x%08x at %s addr 0x%08x\n",
7515           asserted,
7516           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
7517     REG_WR(sc, reg_addr, asserted);
7518
7519     /* now set back the mask */
7520     if (asserted & ATTN_NIG_FOR_FUNC) {
7521         /*
7522          * Verify that IGU ack through BAR was written before restoring
7523          * NIG mask. This loop should exit after 2-3 iterations max.
7524          */
7525         if (sc->devinfo.int_block != INT_BLOCK_HC) {
7526             cnt = 0;
7527
7528             do {
7529                 igu_acked = REG_RD(sc, IGU_REG_ATTENTION_ACK_BITS);
7530             } while (((igu_acked & ATTN_NIG_FOR_FUNC) == 0) &&
7531                      (++cnt < MAX_IGU_ATTN_ACK_TO));
7532
7533             if (!igu_acked) {
7534                 BLOGE(sc, "Failed to verify IGU ack on time\n");
7535             }
7536
7537             mb();
7538         }
7539
7540         REG_WR(sc, nig_int_mask_addr, nig_mask);
7541
7542         BXE_PHY_UNLOCK(sc);
7543     }
7544 }
7545
7546 static void
7547 bxe_print_next_block(struct bxe_softc *sc,
7548                      int              idx,
7549                      const char       *blk)
7550 {
7551     BLOGI(sc, "%s%s", idx ? ", " : "", blk);
7552 }
7553
7554 static int
7555 bxe_check_blocks_with_parity0(struct bxe_softc *sc,
7556                               uint32_t         sig,
7557                               int              par_num,
7558                               uint8_t          print)
7559 {
7560     uint32_t cur_bit = 0;
7561     int i = 0;
7562
7563     for (i = 0; sig; i++) {
7564         cur_bit = ((uint32_t)0x1 << i);
7565         if (sig & cur_bit) {
7566             switch (cur_bit) {
7567             case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
7568                 if (print)
7569                     bxe_print_next_block(sc, par_num++, "BRB");
7570                 break;
7571             case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
7572                 if (print)
7573                     bxe_print_next_block(sc, par_num++, "PARSER");
7574                 break;
7575             case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
7576                 if (print)
7577                     bxe_print_next_block(sc, par_num++, "TSDM");
7578                 break;
7579             case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
7580                 if (print)
7581                     bxe_print_next_block(sc, par_num++, "SEARCHER");
7582                 break;
7583             case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
7584                 if (print)
7585                     bxe_print_next_block(sc, par_num++, "TCM");
7586                 break;
7587             case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
7588                 if (print)
7589                     bxe_print_next_block(sc, par_num++, "TSEMI");
7590                 break;
7591             case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
7592                 if (print)
7593                     bxe_print_next_block(sc, par_num++, "XPB");
7594                 break;
7595             }
7596
7597             /* Clear the bit */
7598             sig &= ~cur_bit;
7599         }
7600     }
7601
7602     return (par_num);
7603 }
7604
7605 static int
7606 bxe_check_blocks_with_parity1(struct bxe_softc *sc,
7607                               uint32_t         sig,
7608                               int              par_num,
7609                               uint8_t          *global,
7610                               uint8_t          print)
7611 {
7612     int i = 0;
7613     uint32_t cur_bit = 0;
7614     for (i = 0; sig; i++) {
7615         cur_bit = ((uint32_t)0x1 << i);
7616         if (sig & cur_bit) {
7617             switch (cur_bit) {
7618             case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
7619                 if (print)
7620                     bxe_print_next_block(sc, par_num++, "PBF");
7621                 break;
7622             case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
7623                 if (print)
7624                     bxe_print_next_block(sc, par_num++, "QM");
7625                 break;
7626             case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
7627                 if (print)
7628                     bxe_print_next_block(sc, par_num++, "TM");
7629                 break;
7630             case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
7631                 if (print)
7632                     bxe_print_next_block(sc, par_num++, "XSDM");
7633                 break;
7634             case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
7635                 if (print)
7636                     bxe_print_next_block(sc, par_num++, "XCM");
7637                 break;
7638             case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
7639                 if (print)
7640                     bxe_print_next_block(sc, par_num++, "XSEMI");
7641                 break;
7642             case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
7643                 if (print)
7644                     bxe_print_next_block(sc, par_num++, "DOORBELLQ");
7645                 break;
7646             case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
7647                 if (print)
7648                     bxe_print_next_block(sc, par_num++, "NIG");
7649                 break;
7650             case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
7651                 if (print)
7652                     bxe_print_next_block(sc, par_num++, "VAUX PCI CORE");
7653                 *global = TRUE;
7654                 break;
7655             case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
7656                 if (print)
7657                     bxe_print_next_block(sc, par_num++, "DEBUG");
7658                 break;
7659             case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
7660                 if (print)
7661                     bxe_print_next_block(sc, par_num++, "USDM");
7662                 break;
7663             case AEU_INPUTS_ATTN_BITS_UCM_PARITY_ERROR:
7664                 if (print)
7665                     bxe_print_next_block(sc, par_num++, "UCM");
7666                 break;
7667             case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
7668                 if (print)
7669                     bxe_print_next_block(sc, par_num++, "USEMI");
7670                 break;
7671             case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
7672                 if (print)
7673                     bxe_print_next_block(sc, par_num++, "UPB");
7674                 break;
7675             case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
7676                 if (print)
7677                     bxe_print_next_block(sc, par_num++, "CSDM");
7678                 break;
7679             case AEU_INPUTS_ATTN_BITS_CCM_PARITY_ERROR:
7680                 if (print)
7681                     bxe_print_next_block(sc, par_num++, "CCM");
7682                 break;
7683             }
7684
7685             /* Clear the bit */
7686             sig &= ~cur_bit;
7687         }
7688     }
7689
7690     return (par_num);
7691 }
7692
7693 static int
7694 bxe_check_blocks_with_parity2(struct bxe_softc *sc,
7695                               uint32_t         sig,
7696                               int              par_num,
7697                               uint8_t          print)
7698 {
7699     uint32_t cur_bit = 0;
7700     int i = 0;
7701
7702     for (i = 0; sig; i++) {
7703         cur_bit = ((uint32_t)0x1 << i);
7704         if (sig & cur_bit) {
7705             switch (cur_bit) {
7706             case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
7707                 if (print)
7708                     bxe_print_next_block(sc, par_num++, "CSEMI");
7709                 break;
7710             case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
7711                 if (print)
7712                     bxe_print_next_block(sc, par_num++, "PXP");
7713                 break;
7714             case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
7715                 if (print)
7716                     bxe_print_next_block(sc, par_num++, "PXPPCICLOCKCLIENT");
7717                 break;
7718             case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
7719                 if (print)
7720                     bxe_print_next_block(sc, par_num++, "CFC");
7721                 break;
7722             case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
7723                 if (print)
7724                     bxe_print_next_block(sc, par_num++, "CDU");
7725                 break;
7726             case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
7727                 if (print)
7728                     bxe_print_next_block(sc, par_num++, "DMAE");
7729                 break;
7730             case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
7731                 if (print)
7732                     bxe_print_next_block(sc, par_num++, "IGU");
7733                 break;
7734             case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
7735                 if (print)
7736                     bxe_print_next_block(sc, par_num++, "MISC");
7737                 break;
7738             }
7739
7740             /* Clear the bit */
7741             sig &= ~cur_bit;
7742         }
7743     }
7744
7745     return (par_num);
7746 }
7747
7748 static int
7749 bxe_check_blocks_with_parity3(struct bxe_softc *sc,
7750                               uint32_t         sig,
7751                               int              par_num,
7752                               uint8_t          *global,
7753                               uint8_t          print)
7754 {
7755     uint32_t cur_bit = 0;
7756     int i = 0;
7757
7758     for (i = 0; sig; i++) {
7759         cur_bit = ((uint32_t)0x1 << i);
7760         if (sig & cur_bit) {
7761             switch (cur_bit) {
7762             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
7763                 if (print)
7764                     bxe_print_next_block(sc, par_num++, "MCP ROM");
7765                 *global = TRUE;
7766                 break;
7767             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
7768                 if (print)
7769                     bxe_print_next_block(sc, par_num++,
7770                               "MCP UMP RX");
7771                 *global = TRUE;
7772                 break;
7773             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
7774                 if (print)
7775                     bxe_print_next_block(sc, par_num++,
7776                               "MCP UMP TX");
7777                 *global = TRUE;
7778                 break;
7779             case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
7780                 if (print)
7781                     bxe_print_next_block(sc, par_num++,
7782                               "MCP SCPAD");
7783                 *global = TRUE;
7784                 break;
7785             }
7786
7787             /* Clear the bit */
7788             sig &= ~cur_bit;
7789         }
7790     }
7791
7792     return (par_num);
7793 }
7794
7795 static int
7796 bxe_check_blocks_with_parity4(struct bxe_softc *sc,
7797                               uint32_t         sig,
7798                               int              par_num,
7799                               uint8_t          print)
7800 {
7801     uint32_t cur_bit = 0;
7802     int i = 0;
7803
7804     for (i = 0; sig; i++) {
7805         cur_bit = ((uint32_t)0x1 << i);
7806         if (sig & cur_bit) {
7807             switch (cur_bit) {
7808             case AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR:
7809                 if (print)
7810                     bxe_print_next_block(sc, par_num++, "PGLUE_B");
7811                 break;
7812             case AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR:
7813                 if (print)
7814                     bxe_print_next_block(sc, par_num++, "ATC");
7815                 break;
7816             }
7817
7818             /* Clear the bit */
7819             sig &= ~cur_bit;
7820         }
7821     }
7822
7823     return (par_num);
7824 }
7825
7826 static uint8_t
7827 bxe_parity_attn(struct bxe_softc *sc,
7828                 uint8_t          *global,
7829                 uint8_t          print,
7830                 uint32_t         *sig)
7831 {
7832     int par_num = 0;
7833
7834     if ((sig[0] & HW_PRTY_ASSERT_SET_0) ||
7835         (sig[1] & HW_PRTY_ASSERT_SET_1) ||
7836         (sig[2] & HW_PRTY_ASSERT_SET_2) ||
7837         (sig[3] & HW_PRTY_ASSERT_SET_3) ||
7838         (sig[4] & HW_PRTY_ASSERT_SET_4)) {
7839         BLOGE(sc, "Parity error: HW block parity attention:\n"
7840                   "[0]:0x%08x [1]:0x%08x [2]:0x%08x [3]:0x%08x [4]:0x%08x\n",
7841               (uint32_t)(sig[0] & HW_PRTY_ASSERT_SET_0),
7842               (uint32_t)(sig[1] & HW_PRTY_ASSERT_SET_1),
7843               (uint32_t)(sig[2] & HW_PRTY_ASSERT_SET_2),
7844               (uint32_t)(sig[3] & HW_PRTY_ASSERT_SET_3),
7845               (uint32_t)(sig[4] & HW_PRTY_ASSERT_SET_4));
7846
7847         if (print)
7848             BLOGI(sc, "Parity errors detected in blocks: ");
7849
7850         par_num =
7851             bxe_check_blocks_with_parity0(sc, sig[0] &
7852                                           HW_PRTY_ASSERT_SET_0,
7853                                           par_num, print);
7854         par_num =
7855             bxe_check_blocks_with_parity1(sc, sig[1] &
7856                                           HW_PRTY_ASSERT_SET_1,
7857                                           par_num, global, print);
7858         par_num =
7859             bxe_check_blocks_with_parity2(sc, sig[2] &
7860                                           HW_PRTY_ASSERT_SET_2,
7861                                           par_num, print);
7862         par_num =
7863             bxe_check_blocks_with_parity3(sc, sig[3] &
7864                                           HW_PRTY_ASSERT_SET_3,
7865                                           par_num, global, print);
7866         par_num =
7867             bxe_check_blocks_with_parity4(sc, sig[4] &
7868                                           HW_PRTY_ASSERT_SET_4,
7869                                           par_num, print);
7870
7871         if (print)
7872             BLOGI(sc, "\n");
7873
7874         return (TRUE);
7875     }
7876
7877     return (FALSE);
7878 }
7879
7880 static uint8_t
7881 bxe_chk_parity_attn(struct bxe_softc *sc,
7882                     uint8_t          *global,
7883                     uint8_t          print)
7884 {
7885     struct attn_route attn = { {0} };
7886     int port = SC_PORT(sc);
7887
7888     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
7889     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
7890     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
7891     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
7892
7893     if (!CHIP_IS_E1x(sc))
7894         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
7895
7896     return (bxe_parity_attn(sc, global, print, attn.sig));
7897 }
7898
7899 static void
7900 bxe_attn_int_deasserted4(struct bxe_softc *sc,
7901                          uint32_t         attn)
7902 {
7903     uint32_t val;
7904
7905     if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
7906         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
7907         BLOGE(sc, "PGLUE hw attention 0x%08x\n", val);
7908         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
7909             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR\n");
7910         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
7911             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR\n");
7912         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
7913             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN\n");
7914         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
7915             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN\n");
7916         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
7917             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN\n");
7918         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
7919             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN\n");
7920         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
7921             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN\n");
7922         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
7923             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN\n");
7924         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
7925             BLOGE(sc, "PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW\n");
7926     }
7927
7928     if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
7929         val = REG_RD(sc, ATC_REG_ATC_INT_STS_CLR);
7930         BLOGE(sc, "ATC hw attention 0x%08x\n", val);
7931         if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
7932             BLOGE(sc, "ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
7933         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
7934             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND\n");
7935         if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
7936             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS\n");
7937         if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
7938             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT\n");
7939         if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
7940             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
7941         if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
7942             BLOGE(sc, "ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU\n");
7943     }
7944
7945     if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7946                 AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
7947         BLOGE(sc, "FATAL parity attention set4 0x%08x\n",
7948               (uint32_t)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
7949                                  AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
7950     }
7951 }
7952
7953 static void
7954 bxe_e1h_disable(struct bxe_softc *sc)
7955 {
7956     int port = SC_PORT(sc);
7957
7958     bxe_tx_disable(sc);
7959
7960     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
7961 }
7962
7963 static void
7964 bxe_e1h_enable(struct bxe_softc *sc)
7965 {
7966     int port = SC_PORT(sc);
7967
7968     REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
7969
7970     // XXX bxe_tx_enable(sc);
7971 }
7972
7973 /*
7974  * called due to MCP event (on pmf):
7975  *   reread new bandwidth configuration
7976  *   configure FW
7977  *   notify others function about the change
7978  */
7979 static void
7980 bxe_config_mf_bw(struct bxe_softc *sc)
7981 {
7982     if (sc->link_vars.link_up) {
7983         bxe_cmng_fns_init(sc, TRUE, CMNG_FNS_MINMAX);
7984         // XXX bxe_link_sync_notify(sc);
7985     }
7986
7987     storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
7988 }
7989
7990 static void
7991 bxe_set_mf_bw(struct bxe_softc *sc)
7992 {
7993     bxe_config_mf_bw(sc);
7994     bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
7995 }
7996
7997 static void
7998 bxe_handle_eee_event(struct bxe_softc *sc)
7999 {
8000     BLOGD(sc, DBG_INTR, "EEE - LLDP event\n");
8001     bxe_fw_command(sc, DRV_MSG_CODE_EEE_RESULTS_ACK, 0);
8002 }
8003
8004 #define DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED 3
8005
8006 static void
8007 bxe_drv_info_ether_stat(struct bxe_softc *sc)
8008 {
8009     struct eth_stats_info *ether_stat =
8010         &sc->sp->drv_info_to_mcp.ether_stat;
8011
8012     strlcpy(ether_stat->version, BXE_DRIVER_VERSION,
8013             ETH_STAT_INFO_VERSION_LEN);
8014
8015     /* XXX (+ MAC_PAD) taken from other driver... verify this is right */
8016     sc->sp_objs[0].mac_obj.get_n_elements(sc, &sc->sp_objs[0].mac_obj,
8017                                           DRV_INFO_ETH_STAT_NUM_MACS_REQUIRED,
8018                                           ether_stat->mac_local + MAC_PAD,
8019                                           MAC_PAD, ETH_ALEN);
8020
8021     ether_stat->mtu_size = sc->mtu;
8022
8023     ether_stat->feature_flags |= FEATURE_ETH_CHKSUM_OFFLOAD_MASK;
8024     if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
8025         ether_stat->feature_flags |= FEATURE_ETH_LSO_MASK;
8026     }
8027
8028     // XXX ether_stat->feature_flags |= ???;
8029
8030     ether_stat->promiscuous_mode = 0; // (flags & PROMISC) ? 1 : 0;
8031
8032     ether_stat->txq_size = sc->tx_ring_size;
8033     ether_stat->rxq_size = sc->rx_ring_size;
8034 }
8035
8036 static void
8037 bxe_handle_drv_info_req(struct bxe_softc *sc)
8038 {
8039     enum drv_info_opcode op_code;
8040     uint32_t drv_info_ctl = SHMEM2_RD(sc, drv_info_control);
8041
8042     /* if drv_info version supported by MFW doesn't match - send NACK */
8043     if ((drv_info_ctl & DRV_INFO_CONTROL_VER_MASK) != DRV_INFO_CUR_VER) {
8044         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8045         return;
8046     }
8047
8048     op_code = ((drv_info_ctl & DRV_INFO_CONTROL_OP_CODE_MASK) >>
8049                DRV_INFO_CONTROL_OP_CODE_SHIFT);
8050
8051     memset(&sc->sp->drv_info_to_mcp, 0, sizeof(union drv_info_to_mcp));
8052
8053     switch (op_code) {
8054     case ETH_STATS_OPCODE:
8055         bxe_drv_info_ether_stat(sc);
8056         break;
8057     case FCOE_STATS_OPCODE:
8058     case ISCSI_STATS_OPCODE:
8059     default:
8060         /* if op code isn't supported - send NACK */
8061         bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_NACK, 0);
8062         return;
8063     }
8064
8065     /*
8066      * If we got drv_info attn from MFW then these fields are defined in
8067      * shmem2 for sure
8068      */
8069     SHMEM2_WR(sc, drv_info_host_addr_lo,
8070               U64_LO(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8071     SHMEM2_WR(sc, drv_info_host_addr_hi,
8072               U64_HI(BXE_SP_MAPPING(sc, drv_info_to_mcp)));
8073
8074     bxe_fw_command(sc, DRV_MSG_CODE_DRV_INFO_ACK, 0);
8075 }
8076
8077 static void
8078 bxe_dcc_event(struct bxe_softc *sc,
8079               uint32_t         dcc_event)
8080 {
8081     BLOGD(sc, DBG_INTR, "dcc_event 0x%08x\n", dcc_event);
8082
8083     if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
8084         /*
8085          * This is the only place besides the function initialization
8086          * where the sc->flags can change so it is done without any
8087          * locks
8088          */
8089         if (sc->devinfo.mf_info.mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_DISABLED) {
8090             BLOGD(sc, DBG_INTR, "mf_cfg function disabled\n");
8091             sc->flags |= BXE_MF_FUNC_DIS;
8092             bxe_e1h_disable(sc);
8093         } else {
8094             BLOGD(sc, DBG_INTR, "mf_cfg function enabled\n");
8095             sc->flags &= ~BXE_MF_FUNC_DIS;
8096             bxe_e1h_enable(sc);
8097         }
8098         dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
8099     }
8100
8101     if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
8102         bxe_config_mf_bw(sc);
8103         dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
8104     }
8105
8106     /* Report results to MCP */
8107     if (dcc_event)
8108         bxe_fw_command(sc, DRV_MSG_CODE_DCC_FAILURE, 0);
8109     else
8110         bxe_fw_command(sc, DRV_MSG_CODE_DCC_OK, 0);
8111 }
8112
8113 static void
8114 bxe_pmf_update(struct bxe_softc *sc)
8115 {
8116     int port = SC_PORT(sc);
8117     uint32_t val;
8118
8119     sc->port.pmf = 1;
8120     BLOGD(sc, DBG_INTR, "pmf %d\n", sc->port.pmf);
8121
8122     /*
8123      * We need the mb() to ensure the ordering between the writing to
8124      * sc->port.pmf here and reading it from the bxe_periodic_task().
8125      */
8126     mb();
8127
8128     /* queue a periodic task */
8129     // XXX schedule task...
8130
8131     // XXX bxe_dcbx_pmf_update(sc);
8132
8133     /* enable nig attention */
8134     val = (0xff0f | (1 << (SC_VN(sc) + 4)));
8135     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8136         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, val);
8137         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, val);
8138     } else if (!CHIP_IS_E1x(sc)) {
8139         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
8140         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
8141     }
8142
8143     bxe_stats_handle(sc, STATS_EVENT_PMF);
8144 }
8145
8146 static int
8147 bxe_mc_assert(struct bxe_softc *sc)
8148 {
8149     char last_idx;
8150     int i, rc = 0;
8151     uint32_t row0, row1, row2, row3;
8152
8153     /* XSTORM */
8154     last_idx = REG_RD8(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_INDEX_OFFSET);
8155     if (last_idx)
8156         BLOGE(sc, "XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8157
8158     /* print the asserts */
8159     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8160
8161         row0 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i));
8162         row1 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 4);
8163         row2 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 8);
8164         row3 = REG_RD(sc, BAR_XSTRORM_INTMEM + XSTORM_ASSERT_LIST_OFFSET(i) + 12);
8165
8166         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8167             BLOGE(sc, "XSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8168                   i, row3, row2, row1, row0);
8169             rc++;
8170         } else {
8171             break;
8172         }
8173     }
8174
8175     /* TSTORM */
8176     last_idx = REG_RD8(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_INDEX_OFFSET);
8177     if (last_idx) {
8178         BLOGE(sc, "TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8179     }
8180
8181     /* print the asserts */
8182     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8183
8184         row0 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i));
8185         row1 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 4);
8186         row2 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 8);
8187         row3 = REG_RD(sc, BAR_TSTRORM_INTMEM + TSTORM_ASSERT_LIST_OFFSET(i) + 12);
8188
8189         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8190             BLOGE(sc, "TSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8191                   i, row3, row2, row1, row0);
8192             rc++;
8193         } else {
8194             break;
8195         }
8196     }
8197
8198     /* CSTORM */
8199     last_idx = REG_RD8(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_INDEX_OFFSET);
8200     if (last_idx) {
8201         BLOGE(sc, "CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8202     }
8203
8204     /* print the asserts */
8205     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8206
8207         row0 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i));
8208         row1 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 4);
8209         row2 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 8);
8210         row3 = REG_RD(sc, BAR_CSTRORM_INTMEM + CSTORM_ASSERT_LIST_OFFSET(i) + 12);
8211
8212         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8213             BLOGE(sc, "CSTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8214                   i, row3, row2, row1, row0);
8215             rc++;
8216         } else {
8217             break;
8218         }
8219     }
8220
8221     /* USTORM */
8222     last_idx = REG_RD8(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_INDEX_OFFSET);
8223     if (last_idx) {
8224         BLOGE(sc, "USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
8225     }
8226
8227     /* print the asserts */
8228     for (i = 0; i < STORM_ASSERT_ARRAY_SIZE; i++) {
8229
8230         row0 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i));
8231         row1 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 4);
8232         row2 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 8);
8233         row3 = REG_RD(sc, BAR_USTRORM_INTMEM + USTORM_ASSERT_LIST_OFFSET(i) + 12);
8234
8235         if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
8236             BLOGE(sc, "USTORM_ASSERT_INDEX 0x%x = 0x%08x 0x%08x 0x%08x 0x%08x\n",
8237                   i, row3, row2, row1, row0);
8238             rc++;
8239         } else {
8240             break;
8241         }
8242     }
8243
8244     return (rc);
8245 }
8246
8247 static void
8248 bxe_attn_int_deasserted3(struct bxe_softc *sc,
8249                          uint32_t         attn)
8250 {
8251     int func = SC_FUNC(sc);
8252     uint32_t val;
8253
8254     if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
8255
8256         if (attn & BXE_PMF_LINK_ASSERT(sc)) {
8257
8258             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
8259             bxe_read_mf_cfg(sc);
8260             sc->devinfo.mf_info.mf_config[SC_VN(sc)] =
8261                 MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
8262             val = SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_status);
8263
8264             if (val & DRV_STATUS_DCC_EVENT_MASK)
8265                 bxe_dcc_event(sc, (val & DRV_STATUS_DCC_EVENT_MASK));
8266
8267             if (val & DRV_STATUS_SET_MF_BW)
8268                 bxe_set_mf_bw(sc);
8269
8270             if (val & DRV_STATUS_DRV_INFO_REQ)
8271                 bxe_handle_drv_info_req(sc);
8272
8273 #if 0
8274             if (val & DRV_STATUS_VF_DISABLED)
8275                 bxe_vf_handle_flr_event(sc);
8276 #endif
8277
8278             if ((sc->port.pmf == 0) && (val & DRV_STATUS_PMF))
8279                 bxe_pmf_update(sc);
8280
8281 #if 0
8282             if (sc->port.pmf &&
8283                 (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
8284                 (sc->dcbx_enabled > 0))
8285                 /* start dcbx state machine */
8286                 bxe_dcbx_set_params(sc, BXE_DCBX_STATE_NEG_RECEIVED);
8287 #endif
8288
8289 #if 0
8290             if (val & DRV_STATUS_AFEX_EVENT_MASK)
8291                 bxe_handle_afex_cmd(sc, val & DRV_STATUS_AFEX_EVENT_MASK);
8292 #endif
8293
8294             if (val & DRV_STATUS_EEE_NEGOTIATION_RESULTS)
8295                 bxe_handle_eee_event(sc);
8296
8297             if (sc->link_vars.periodic_flags &
8298                 ELINK_PERIODIC_FLAGS_LINK_EVENT) {
8299                 /* sync with link */
8300                 BXE_PHY_LOCK(sc);
8301                 sc->link_vars.periodic_flags &=
8302                     ~ELINK_PERIODIC_FLAGS_LINK_EVENT;
8303                 BXE_PHY_UNLOCK(sc);
8304                 if (IS_MF(sc))
8305                     ; // XXX bxe_link_sync_notify(sc);
8306                 bxe_link_report(sc);
8307             }
8308
8309             /*
8310              * Always call it here: bxe_link_report() will
8311              * prevent the link indication duplication.
8312              */
8313             bxe_link_status_update(sc);
8314
8315         } else if (attn & BXE_MC_ASSERT_BITS) {
8316
8317             BLOGE(sc, "MC assert!\n");
8318             bxe_mc_assert(sc);
8319             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_10, 0);
8320             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_9, 0);
8321             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_8, 0);
8322             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_7, 0);
8323             bxe_panic(sc, ("MC assert!\n"));
8324
8325         } else if (attn & BXE_MCP_ASSERT) {
8326
8327             BLOGE(sc, "MCP assert!\n");
8328             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_11, 0);
8329             // XXX bxe_fw_dump(sc);
8330
8331         } else {
8332             BLOGE(sc, "Unknown HW assert! (attn 0x%08x)\n", attn);
8333         }
8334     }
8335
8336     if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
8337         BLOGE(sc, "LATCHED attention 0x%08x (masked)\n", attn);
8338         if (attn & BXE_GRC_TIMEOUT) {
8339             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_TIMEOUT_ATTN);
8340             BLOGE(sc, "GRC time-out 0x%08x\n", val);
8341         }
8342         if (attn & BXE_GRC_RSV) {
8343             val = CHIP_IS_E1(sc) ? 0 : REG_RD(sc, MISC_REG_GRC_RSV_ATTN);
8344             BLOGE(sc, "GRC reserved 0x%08x\n", val);
8345         }
8346         REG_WR(sc, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
8347     }
8348 }
8349
8350 static void
8351 bxe_attn_int_deasserted2(struct bxe_softc *sc,
8352                          uint32_t         attn)
8353 {
8354     int port = SC_PORT(sc);
8355     int reg_offset;
8356     uint32_t val0, mask0, val1, mask1;
8357     uint32_t val;
8358
8359     if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
8360         val = REG_RD(sc, CFC_REG_CFC_INT_STS_CLR);
8361         BLOGE(sc, "CFC hw attention 0x%08x\n", val);
8362         /* CFC error attention */
8363         if (val & 0x2) {
8364             BLOGE(sc, "FATAL error from CFC\n");
8365         }
8366     }
8367
8368     if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
8369         val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_0);
8370         BLOGE(sc, "PXP hw attention-0 0x%08x\n", val);
8371         /* RQ_USDMDP_FIFO_OVERFLOW */
8372         if (val & 0x18000) {
8373             BLOGE(sc, "FATAL error from PXP\n");
8374         }
8375
8376         if (!CHIP_IS_E1x(sc)) {
8377             val = REG_RD(sc, PXP_REG_PXP_INT_STS_CLR_1);
8378             BLOGE(sc, "PXP hw attention-1 0x%08x\n", val);
8379         }
8380     }
8381
8382 #define PXP2_EOP_ERROR_BIT  PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR
8383 #define AEU_PXP2_HW_INT_BIT AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT
8384
8385     if (attn & AEU_PXP2_HW_INT_BIT) {
8386         /*  CQ47854 workaround do not panic on
8387          *  PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8388          */
8389         if (!CHIP_IS_E1x(sc)) {
8390             mask0 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_0);
8391             val1 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_1);
8392             mask1 = REG_RD(sc, PXP2_REG_PXP2_INT_MASK_1);
8393             val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_0);
8394             /*
8395              * If the olny PXP2_EOP_ERROR_BIT is set in
8396              * STS0 and STS1 - clear it
8397              *
8398              * probably we lose additional attentions between
8399              * STS0 and STS_CLR0, in this case user will not
8400              * be notified about them
8401              */
8402             if (val0 & mask0 & PXP2_EOP_ERROR_BIT &&
8403                 !(val1 & mask1))
8404                 val0 = REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
8405
8406             /* print the register, since no one can restore it */
8407             BLOGE(sc, "PXP2_REG_PXP2_INT_STS_CLR_0 0x%08x\n", val0);
8408
8409             /*
8410              * if PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR
8411              * then notify
8412              */
8413             if (val0 & PXP2_EOP_ERROR_BIT) {
8414                 BLOGE(sc, "PXP2_WR_PGLUE_EOP_ERROR\n");
8415
8416                 /*
8417                  * if only PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR is
8418                  * set then clear attention from PXP2 block without panic
8419                  */
8420                 if (((val0 & mask0) == PXP2_EOP_ERROR_BIT) &&
8421                     ((val1 & mask1) == 0))
8422                     attn &= ~AEU_PXP2_HW_INT_BIT;
8423             }
8424         }
8425     }
8426
8427     if (attn & HW_INTERRUT_ASSERT_SET_2) {
8428         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
8429                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
8430
8431         val = REG_RD(sc, reg_offset);
8432         val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
8433         REG_WR(sc, reg_offset, val);
8434
8435         BLOGE(sc, "FATAL HW block attention set2 0x%x\n",
8436               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_2));
8437         bxe_panic(sc, ("HW block attention set2\n"));
8438     }
8439 }
8440
8441 static void
8442 bxe_attn_int_deasserted1(struct bxe_softc *sc,
8443                          uint32_t         attn)
8444 {
8445     int port = SC_PORT(sc);
8446     int reg_offset;
8447     uint32_t val;
8448
8449     if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
8450         val = REG_RD(sc, DORQ_REG_DORQ_INT_STS_CLR);
8451         BLOGE(sc, "DB hw attention 0x%08x\n", val);
8452         /* DORQ discard attention */
8453         if (val & 0x2) {
8454             BLOGE(sc, "FATAL error from DORQ\n");
8455         }
8456     }
8457
8458     if (attn & HW_INTERRUT_ASSERT_SET_1) {
8459         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
8460                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
8461
8462         val = REG_RD(sc, reg_offset);
8463         val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
8464         REG_WR(sc, reg_offset, val);
8465
8466         BLOGE(sc, "FATAL HW block attention set1 0x%08x\n",
8467               (uint32_t)(attn & HW_INTERRUT_ASSERT_SET_1));
8468         bxe_panic(sc, ("HW block attention set1\n"));
8469     }
8470 }
8471
8472 static void
8473 bxe_attn_int_deasserted0(struct bxe_softc *sc,
8474                          uint32_t         attn)
8475 {
8476     int port = SC_PORT(sc);
8477     int reg_offset;
8478     uint32_t val;
8479
8480     reg_offset = (port) ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
8481                           MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
8482
8483     if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
8484         val = REG_RD(sc, reg_offset);
8485         val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
8486         REG_WR(sc, reg_offset, val);
8487
8488         BLOGW(sc, "SPIO5 hw attention\n");
8489
8490         /* Fan failure attention */
8491         elink_hw_reset_phy(&sc->link_params);
8492         bxe_fan_failure(sc);
8493     }
8494
8495     if ((attn & sc->link_vars.aeu_int_mask) && sc->port.pmf) {
8496         BXE_PHY_LOCK(sc);
8497         elink_handle_module_detect_int(&sc->link_params);
8498         BXE_PHY_UNLOCK(sc);
8499     }
8500
8501     if (attn & HW_INTERRUT_ASSERT_SET_0) {
8502         val = REG_RD(sc, reg_offset);
8503         val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
8504         REG_WR(sc, reg_offset, val);
8505
8506         bxe_panic(sc, ("FATAL HW block attention set0 0x%lx\n",
8507                        (attn & HW_INTERRUT_ASSERT_SET_0)));
8508     }
8509 }
8510
8511 static void
8512 bxe_attn_int_deasserted(struct bxe_softc *sc,
8513                         uint32_t         deasserted)
8514 {
8515     struct attn_route attn;
8516     struct attn_route *group_mask;
8517     int port = SC_PORT(sc);
8518     int index;
8519     uint32_t reg_addr;
8520     uint32_t val;
8521     uint32_t aeu_mask;
8522     uint8_t global = FALSE;
8523
8524     /*
8525      * Need to take HW lock because MCP or other port might also
8526      * try to handle this event.
8527      */
8528     bxe_acquire_alr(sc);
8529
8530     if (bxe_chk_parity_attn(sc, &global, TRUE)) {
8531         /* XXX
8532          * In case of parity errors don't handle attentions so that
8533          * other function would "see" parity errors.
8534          */
8535         sc->recovery_state = BXE_RECOVERY_INIT;
8536         // XXX schedule a recovery task...
8537         /* disable HW interrupts */
8538         bxe_int_disable(sc);
8539         bxe_release_alr(sc);
8540         return;
8541     }
8542
8543     attn.sig[0] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
8544     attn.sig[1] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
8545     attn.sig[2] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
8546     attn.sig[3] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
8547     if (!CHIP_IS_E1x(sc)) {
8548         attn.sig[4] = REG_RD(sc, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
8549     } else {
8550         attn.sig[4] = 0;
8551     }
8552
8553     BLOGD(sc, DBG_INTR, "attn: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n",
8554           attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
8555
8556     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
8557         if (deasserted & (1 << index)) {
8558             group_mask = &sc->attn_group[index];
8559
8560             BLOGD(sc, DBG_INTR,
8561                   "group[%d]: 0x%08x 0x%08x 0x%08x 0x%08x 0x%08x\n", index,
8562                   group_mask->sig[0], group_mask->sig[1],
8563                   group_mask->sig[2], group_mask->sig[3],
8564                   group_mask->sig[4]);
8565
8566             bxe_attn_int_deasserted4(sc, attn.sig[4] & group_mask->sig[4]);
8567             bxe_attn_int_deasserted3(sc, attn.sig[3] & group_mask->sig[3]);
8568             bxe_attn_int_deasserted1(sc, attn.sig[1] & group_mask->sig[1]);
8569             bxe_attn_int_deasserted2(sc, attn.sig[2] & group_mask->sig[2]);
8570             bxe_attn_int_deasserted0(sc, attn.sig[0] & group_mask->sig[0]);
8571         }
8572     }
8573
8574     bxe_release_alr(sc);
8575
8576     if (sc->devinfo.int_block == INT_BLOCK_HC) {
8577         reg_addr = (HC_REG_COMMAND_REG + port*32 +
8578                     COMMAND_REG_ATTN_BITS_CLR);
8579     } else {
8580         reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
8581     }
8582
8583     val = ~deasserted;
8584     BLOGD(sc, DBG_INTR,
8585           "about to mask 0x%08x at %s addr 0x%08x\n", val,
8586           (sc->devinfo.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
8587     REG_WR(sc, reg_addr, val);
8588
8589     if (~sc->attn_state & deasserted) {
8590         BLOGE(sc, "IGU error\n");
8591     }
8592
8593     reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
8594                       MISC_REG_AEU_MASK_ATTN_FUNC_0;
8595
8596     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8597
8598     aeu_mask = REG_RD(sc, reg_addr);
8599
8600     BLOGD(sc, DBG_INTR, "aeu_mask 0x%08x newly deasserted 0x%08x\n",
8601           aeu_mask, deasserted);
8602     aeu_mask |= (deasserted & 0x3ff);
8603     BLOGD(sc, DBG_INTR, "new mask 0x%08x\n", aeu_mask);
8604
8605     REG_WR(sc, reg_addr, aeu_mask);
8606     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
8607
8608     BLOGD(sc, DBG_INTR, "attn_state 0x%08x\n", sc->attn_state);
8609     sc->attn_state &= ~deasserted;
8610     BLOGD(sc, DBG_INTR, "new state 0x%08x\n", sc->attn_state);
8611 }
8612
8613 static void
8614 bxe_attn_int(struct bxe_softc *sc)
8615 {
8616     /* read local copy of bits */
8617     uint32_t attn_bits = le32toh(sc->def_sb->atten_status_block.attn_bits);
8618     uint32_t attn_ack = le32toh(sc->def_sb->atten_status_block.attn_bits_ack);
8619     uint32_t attn_state = sc->attn_state;
8620
8621     /* look for changed bits */
8622     uint32_t asserted   =  attn_bits & ~attn_ack & ~attn_state;
8623     uint32_t deasserted = ~attn_bits &  attn_ack &  attn_state;
8624
8625     BLOGD(sc, DBG_INTR,
8626           "attn_bits 0x%08x attn_ack 0x%08x asserted 0x%08x deasserted 0x%08x\n",
8627           attn_bits, attn_ack, asserted, deasserted);
8628
8629     if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state)) {
8630         BLOGE(sc, "BAD attention state\n");
8631     }
8632
8633     /* handle bits that were raised */
8634     if (asserted) {
8635         bxe_attn_int_asserted(sc, asserted);
8636     }
8637
8638     if (deasserted) {
8639         bxe_attn_int_deasserted(sc, deasserted);
8640     }
8641 }
8642
8643 static uint16_t
8644 bxe_update_dsb_idx(struct bxe_softc *sc)
8645 {
8646     struct host_sp_status_block *def_sb = sc->def_sb;
8647     uint16_t rc = 0;
8648
8649     mb(); /* status block is written to by the chip */
8650
8651     if (sc->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
8652         sc->def_att_idx = def_sb->atten_status_block.attn_bits_index;
8653         rc |= BXE_DEF_SB_ATT_IDX;
8654     }
8655
8656     if (sc->def_idx != def_sb->sp_sb.running_index) {
8657         sc->def_idx = def_sb->sp_sb.running_index;
8658         rc |= BXE_DEF_SB_IDX;
8659     }
8660
8661     mb();
8662
8663     return (rc);
8664 }
8665
8666 static inline struct ecore_queue_sp_obj *
8667 bxe_cid_to_q_obj(struct bxe_softc *sc,
8668                  uint32_t         cid)
8669 {
8670     BLOGD(sc, DBG_SP, "retrieving fp from cid %d\n", cid);
8671     return (&sc->sp_objs[CID_TO_FP(cid, sc)].q_obj);
8672 }
8673
8674 static void
8675 bxe_handle_mcast_eqe(struct bxe_softc *sc)
8676 {
8677     struct ecore_mcast_ramrod_params rparam;
8678     int rc;
8679
8680     memset(&rparam, 0, sizeof(rparam));
8681
8682     rparam.mcast_obj = &sc->mcast_obj;
8683
8684     BXE_MCAST_LOCK(sc);
8685
8686     /* clear pending state for the last command */
8687     sc->mcast_obj.raw.clear_pending(&sc->mcast_obj.raw);
8688
8689     /* if there are pending mcast commands - send them */
8690     if (sc->mcast_obj.check_pending(&sc->mcast_obj)) {
8691         rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_CONT);
8692         if (rc < 0) {
8693             BLOGD(sc, DBG_SP,
8694                   "ERROR: Failed to send pending mcast commands (%d)\n",
8695                   rc);
8696         }
8697     }
8698
8699     BXE_MCAST_UNLOCK(sc);
8700 }
8701
8702 static void
8703 bxe_handle_classification_eqe(struct bxe_softc      *sc,
8704                               union event_ring_elem *elem)
8705 {
8706     unsigned long ramrod_flags = 0;
8707     int rc = 0;
8708     uint32_t cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8709     struct ecore_vlan_mac_obj *vlan_mac_obj;
8710
8711     /* always push next commands out, don't wait here */
8712     bit_set(&ramrod_flags, RAMROD_CONT);
8713
8714     switch (le32toh(elem->message.data.eth_event.echo) >> BXE_SWCID_SHIFT) {
8715     case ECORE_FILTER_MAC_PENDING:
8716         BLOGD(sc, DBG_SP, "Got SETUP_MAC completions\n");
8717         vlan_mac_obj = &sc->sp_objs[cid].mac_obj;
8718         break;
8719
8720     case ECORE_FILTER_MCAST_PENDING:
8721         BLOGD(sc, DBG_SP, "Got SETUP_MCAST completions\n");
8722         /*
8723          * This is only relevant for 57710 where multicast MACs are
8724          * configured as unicast MACs using the same ramrod.
8725          */
8726         bxe_handle_mcast_eqe(sc);
8727         return;
8728
8729     default:
8730         BLOGE(sc, "Unsupported classification command: %d\n",
8731               elem->message.data.eth_event.echo);
8732         return;
8733     }
8734
8735     rc = vlan_mac_obj->complete(sc, vlan_mac_obj, elem, &ramrod_flags);
8736
8737     if (rc < 0) {
8738         BLOGE(sc, "Failed to schedule new commands (%d)\n", rc);
8739     } else if (rc > 0) {
8740         BLOGD(sc, DBG_SP, "Scheduled next pending commands...\n");
8741     }
8742 }
8743
8744 static void
8745 bxe_handle_rx_mode_eqe(struct bxe_softc      *sc,
8746                        union event_ring_elem *elem)
8747 {
8748     bxe_clear_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
8749
8750     /* send rx_mode command again if was requested */
8751     if (bxe_test_and_clear_bit(ECORE_FILTER_RX_MODE_SCHED,
8752                                &sc->sp_state)) {
8753         bxe_set_storm_rx_mode(sc);
8754     }
8755 #if 0
8756     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_START_SCHED,
8757                                     &sc->sp_state)) {
8758         bxe_set_iscsi_eth_rx_mode(sc, TRUE);
8759     }
8760     else if (bxe_test_and_clear_bit(ECORE_FILTER_ISCSI_ETH_STOP_SCHED,
8761                                     &sc->sp_state)) {
8762         bxe_set_iscsi_eth_rx_mode(sc, FALSE);
8763     }
8764 #endif
8765 }
8766
8767 static void
8768 bxe_update_eq_prod(struct bxe_softc *sc,
8769                    uint16_t         prod)
8770 {
8771     storm_memset_eq_prod(sc, prod, SC_FUNC(sc));
8772     wmb(); /* keep prod updates ordered */
8773 }
8774
8775 static void
8776 bxe_eq_int(struct bxe_softc *sc)
8777 {
8778     uint16_t hw_cons, sw_cons, sw_prod;
8779     union event_ring_elem *elem;
8780     uint8_t echo;
8781     uint32_t cid;
8782     uint8_t opcode;
8783     int spqe_cnt = 0;
8784     struct ecore_queue_sp_obj *q_obj;
8785     struct ecore_func_sp_obj *f_obj = &sc->func_obj;
8786     struct ecore_raw_obj *rss_raw = &sc->rss_conf_obj.raw;
8787
8788     hw_cons = le16toh(*sc->eq_cons_sb);
8789
8790     /*
8791      * The hw_cons range is 1-255, 257 - the sw_cons range is 0-254, 256.
8792      * when we get to the next-page we need to adjust so the loop
8793      * condition below will be met. The next element is the size of a
8794      * regular element and hence incrementing by 1
8795      */
8796     if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE) {
8797         hw_cons++;
8798     }
8799
8800     /*
8801      * This function may never run in parallel with itself for a
8802      * specific sc and no need for a read memory barrier here.
8803      */
8804     sw_cons = sc->eq_cons;
8805     sw_prod = sc->eq_prod;
8806
8807     BLOGD(sc, DBG_SP,"EQ: hw_cons=%u sw_cons=%u eq_spq_left=0x%lx\n",
8808           hw_cons, sw_cons, atomic_load_acq_long(&sc->eq_spq_left));
8809
8810     for (;
8811          sw_cons != hw_cons;
8812          sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
8813
8814         elem = &sc->eq[EQ_DESC(sw_cons)];
8815
8816 #if 0
8817         int rc;
8818         rc = bxe_iov_eq_sp_event(sc, elem);
8819         if (!rc) {
8820             BLOGE(sc, "bxe_iov_eq_sp_event returned %d\n", rc);
8821             goto next_spqe;
8822         }
8823 #endif
8824
8825         /* elem CID originates from FW, actually LE */
8826         cid = SW_CID(elem->message.data.cfc_del_event.cid);
8827         opcode = elem->message.opcode;
8828
8829         /* handle eq element */
8830         switch (opcode) {
8831 #if 0
8832         case EVENT_RING_OPCODE_VF_PF_CHANNEL:
8833             BLOGD(sc, DBG_SP, "vf/pf channel element on eq\n");
8834             bxe_vf_mbx(sc, &elem->message.data.vf_pf_event);
8835             continue;
8836 #endif
8837
8838         case EVENT_RING_OPCODE_STAT_QUERY:
8839             BLOGD(sc, DBG_SP, "got statistics completion event %d\n",
8840                   sc->stats_comp++);
8841             /* nothing to do with stats comp */
8842             goto next_spqe;
8843
8844         case EVENT_RING_OPCODE_CFC_DEL:
8845             /* handle according to cid range */
8846             /* we may want to verify here that the sc state is HALTING */
8847             BLOGD(sc, DBG_SP, "got delete ramrod for MULTI[%d]\n", cid);
8848             q_obj = bxe_cid_to_q_obj(sc, cid);
8849             if (q_obj->complete_cmd(sc, q_obj, ECORE_Q_CMD_CFC_DEL)) {
8850                 break;
8851             }
8852             goto next_spqe;
8853
8854         case EVENT_RING_OPCODE_STOP_TRAFFIC:
8855             BLOGD(sc, DBG_SP, "got STOP TRAFFIC\n");
8856             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_STOP)) {
8857                 break;
8858             }
8859             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_PAUSED);
8860             goto next_spqe;
8861
8862         case EVENT_RING_OPCODE_START_TRAFFIC:
8863             BLOGD(sc, DBG_SP, "got START TRAFFIC\n");
8864             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_TX_START)) {
8865                 break;
8866             }
8867             // XXX bxe_dcbx_set_params(sc, BXE_DCBX_STATE_TX_RELEASED);
8868             goto next_spqe;
8869
8870         case EVENT_RING_OPCODE_FUNCTION_UPDATE:
8871             echo = elem->message.data.function_update_event.echo;
8872             if (echo == SWITCH_UPDATE) {
8873                 BLOGD(sc, DBG_SP, "got FUNC_SWITCH_UPDATE ramrod\n");
8874                 if (f_obj->complete_cmd(sc, f_obj,
8875                                         ECORE_F_CMD_SWITCH_UPDATE)) {
8876                     break;
8877                 }
8878             }
8879             else {
8880                 BLOGD(sc, DBG_SP,
8881                       "AFEX: ramrod completed FUNCTION_UPDATE\n");
8882 #if 0
8883                 f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_UPDATE);
8884                 /*
8885                  * We will perform the queues update from the sp_core_task as
8886                  * all queue SP operations should run with CORE_LOCK.
8887                  */
8888                 bxe_set_bit(BXE_SP_CORE_AFEX_F_UPDATE, &sc->sp_core_state);
8889                 taskqueue_enqueue(sc->sp_tq, &sc->sp_tq_task);
8890 #endif
8891             }
8892             goto next_spqe;
8893
8894 #if 0
8895         case EVENT_RING_OPCODE_AFEX_VIF_LISTS:
8896             f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_AFEX_VIFLISTS);
8897             bxe_after_afex_vif_lists(sc, elem);
8898             goto next_spqe;
8899 #endif
8900
8901         case EVENT_RING_OPCODE_FORWARD_SETUP:
8902             q_obj = &bxe_fwd_sp_obj(sc, q_obj);
8903             if (q_obj->complete_cmd(sc, q_obj,
8904                                     ECORE_Q_CMD_SETUP_TX_ONLY)) {
8905                 break;
8906             }
8907             goto next_spqe;
8908
8909         case EVENT_RING_OPCODE_FUNCTION_START:
8910             BLOGD(sc, DBG_SP, "got FUNC_START ramrod\n");
8911             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_START)) {
8912                 break;
8913             }
8914             goto next_spqe;
8915
8916         case EVENT_RING_OPCODE_FUNCTION_STOP:
8917             BLOGD(sc, DBG_SP, "got FUNC_STOP ramrod\n");
8918             if (f_obj->complete_cmd(sc, f_obj, ECORE_F_CMD_STOP)) {
8919                 break;
8920             }
8921             goto next_spqe;
8922         }
8923
8924         switch (opcode | sc->state) {
8925         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPEN):
8926         case (EVENT_RING_OPCODE_RSS_UPDATE_RULES | BXE_STATE_OPENING_WAITING_PORT):
8927             cid = elem->message.data.eth_event.echo & BXE_SWCID_MASK;
8928             BLOGD(sc, DBG_SP, "got RSS_UPDATE ramrod. CID %d\n", cid);
8929             rss_raw->clear_pending(rss_raw);
8930             break;
8931
8932         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_OPEN):
8933         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_DIAG):
8934         case (EVENT_RING_OPCODE_SET_MAC | BXE_STATE_CLOSING_WAITING_HALT):
8935         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_OPEN):
8936         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_DIAG):
8937         case (EVENT_RING_OPCODE_CLASSIFICATION_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8938             BLOGD(sc, DBG_SP, "got (un)set mac ramrod\n");
8939             bxe_handle_classification_eqe(sc, elem);
8940             break;
8941
8942         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_OPEN):
8943         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_DIAG):
8944         case (EVENT_RING_OPCODE_MULTICAST_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8945             BLOGD(sc, DBG_SP, "got mcast ramrod\n");
8946             bxe_handle_mcast_eqe(sc);
8947             break;
8948
8949         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_OPEN):
8950         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_DIAG):
8951         case (EVENT_RING_OPCODE_FILTERS_RULES | BXE_STATE_CLOSING_WAITING_HALT):
8952             BLOGD(sc, DBG_SP, "got rx_mode ramrod\n");
8953             bxe_handle_rx_mode_eqe(sc, elem);
8954             break;
8955
8956         default:
8957             /* unknown event log error and continue */
8958             BLOGE(sc, "Unknown EQ event %d, sc->state 0x%x\n",
8959                   elem->message.opcode, sc->state);
8960         }
8961
8962 next_spqe:
8963         spqe_cnt++;
8964     } /* for */
8965
8966     mb();
8967     atomic_add_acq_long(&sc->eq_spq_left, spqe_cnt);
8968
8969     sc->eq_cons = sw_cons;
8970     sc->eq_prod = sw_prod;
8971
8972     /* make sure that above mem writes were issued towards the memory */
8973     wmb();
8974
8975     /* update producer */
8976     bxe_update_eq_prod(sc, sc->eq_prod);
8977 }
8978
8979 static void
8980 bxe_handle_sp_tq(void *context,
8981                  int  pending)
8982 {
8983     struct bxe_softc *sc = (struct bxe_softc *)context;
8984     uint16_t status;
8985
8986     BLOGD(sc, DBG_SP, "---> SP TASK <---\n");
8987
8988     /* what work needs to be performed? */
8989     status = bxe_update_dsb_idx(sc);
8990
8991     BLOGD(sc, DBG_SP, "dsb status 0x%04x\n", status);
8992
8993     /* HW attentions */
8994     if (status & BXE_DEF_SB_ATT_IDX) {
8995         BLOGD(sc, DBG_SP, "---> ATTN INTR <---\n");
8996         bxe_attn_int(sc);
8997         status &= ~BXE_DEF_SB_ATT_IDX;
8998     }
8999
9000     /* SP events: STAT_QUERY and others */
9001     if (status & BXE_DEF_SB_IDX) {
9002         /* handle EQ completions */
9003         BLOGD(sc, DBG_SP, "---> EQ INTR <---\n");
9004         bxe_eq_int(sc);
9005         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID,
9006                    le16toh(sc->def_idx), IGU_INT_NOP, 1);
9007         status &= ~BXE_DEF_SB_IDX;
9008     }
9009
9010     /* if status is non zero then something went wrong */
9011     if (__predict_false(status)) {
9012         BLOGE(sc, "Got an unknown SP interrupt! (0x%04x)\n", status);
9013     }
9014
9015     /* ack status block only if something was actually handled */
9016     bxe_ack_sb(sc, sc->igu_dsb_id, ATTENTION_ID,
9017                le16toh(sc->def_att_idx), IGU_INT_ENABLE, 1);
9018
9019     /*
9020      * Must be called after the EQ processing (since eq leads to sriov
9021      * ramrod completion flows).
9022      * This flow may have been scheduled by the arrival of a ramrod
9023      * completion, or by the sriov code rescheduling itself.
9024      */
9025     // XXX bxe_iov_sp_task(sc);
9026
9027 #if 0
9028     /* AFEX - poll to check if VIFSET_ACK should be sent to MFW */
9029     if (bxe_test_and_clear_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK,
9030                                &sc->sp_state)) {
9031         bxe_link_report(sc);
9032         bxe_fw_command(sc, DRV_MSG_CODE_AFEX_VIFSET_ACK, 0);
9033     }
9034 #endif
9035 }
9036
9037 static void
9038 bxe_handle_fp_tq(void *context,
9039                  int  pending)
9040 {
9041     struct bxe_fastpath *fp = (struct bxe_fastpath *)context;
9042     struct bxe_softc *sc = fp->sc;
9043     uint8_t more_tx = FALSE;
9044     uint8_t more_rx = FALSE;
9045
9046     BLOGD(sc, DBG_INTR, "---> FP TASK QUEUE (%d) <---\n", fp->index);
9047
9048     /* XXX
9049      * IFF_DRV_RUNNING state can't be checked here since we process
9050      * slowpath events on a client queue during setup. Instead
9051      * we need to add a "process/continue" flag here that the driver
9052      * can use to tell the task here not to do anything.
9053      */
9054 #if 0
9055     if (!(sc->ifnet->if_drv_flags & IFF_DRV_RUNNING)) {
9056         return;
9057     }
9058 #endif
9059
9060     /* update the fastpath index */
9061     bxe_update_fp_sb_idx(fp);
9062
9063     /* XXX add loop here if ever support multiple tx CoS */
9064     /* fp->txdata[cos] */
9065     if (bxe_has_tx_work(fp)) {
9066         BXE_FP_TX_LOCK(fp);
9067         more_tx = bxe_txeof(sc, fp);
9068         BXE_FP_TX_UNLOCK(fp);
9069     }
9070
9071     if (bxe_has_rx_work(fp)) {
9072         more_rx = bxe_rxeof(sc, fp);
9073     }
9074
9075     if (more_rx /*|| more_tx*/) {
9076         /* still more work to do */
9077         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9078         return;
9079     }
9080
9081     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9082                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9083 }
9084
9085 static void
9086 bxe_task_fp(struct bxe_fastpath *fp)
9087 {
9088     struct bxe_softc *sc = fp->sc;
9089     uint8_t more_tx = FALSE;
9090     uint8_t more_rx = FALSE;
9091
9092     BLOGD(sc, DBG_INTR, "---> FP TASK ISR (%d) <---\n", fp->index);
9093
9094     /* update the fastpath index */
9095     bxe_update_fp_sb_idx(fp);
9096
9097     /* XXX add loop here if ever support multiple tx CoS */
9098     /* fp->txdata[cos] */
9099     if (bxe_has_tx_work(fp)) {
9100         BXE_FP_TX_LOCK(fp);
9101         more_tx = bxe_txeof(sc, fp);
9102         BXE_FP_TX_UNLOCK(fp);
9103     }
9104
9105     if (bxe_has_rx_work(fp)) {
9106         more_rx = bxe_rxeof(sc, fp);
9107     }
9108
9109     if (more_rx /*|| more_tx*/) {
9110         /* still more work to do, bail out if this ISR and process later */
9111         taskqueue_enqueue_fast(fp->tq, &fp->tq_task);
9112         return;
9113     }
9114
9115     /*
9116      * Here we write the fastpath index taken before doing any tx or rx work.
9117      * It is very well possible other hw events occurred up to this point and
9118      * they were actually processed accordingly above. Since we're going to
9119      * write an older fastpath index, an interrupt is coming which we might
9120      * not do any work in.
9121      */
9122     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID,
9123                le16toh(fp->fp_hc_idx), IGU_INT_ENABLE, 1);
9124 }
9125
9126 /*
9127  * Legacy interrupt entry point.
9128  *
9129  * Verifies that the controller generated the interrupt and
9130  * then calls a separate routine to handle the various
9131  * interrupt causes: link, RX, and TX.
9132  */
9133 static void
9134 bxe_intr_legacy(void *xsc)
9135 {
9136     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9137     struct bxe_fastpath *fp;
9138     uint16_t status, mask;
9139     int i;
9140
9141     BLOGD(sc, DBG_INTR, "---> BXE INTx <---\n");
9142
9143 #if 0
9144     /* Don't handle any interrupts if we're not ready. */
9145     if (__predict_false(sc->intr_sem != 0)) {
9146         return;
9147     }
9148 #endif
9149
9150     /*
9151      * 0 for ustorm, 1 for cstorm
9152      * the bits returned from ack_int() are 0-15
9153      * bit 0 = attention status block
9154      * bit 1 = fast path status block
9155      * a mask of 0x2 or more = tx/rx event
9156      * a mask of 1 = slow path event
9157      */
9158
9159     status = bxe_ack_int(sc);
9160
9161     /* the interrupt is not for us */
9162     if (__predict_false(status == 0)) {
9163         BLOGD(sc, DBG_INTR, "Not our interrupt!\n");
9164         return;
9165     }
9166
9167     BLOGD(sc, DBG_INTR, "Interrupt status 0x%04x\n", status);
9168
9169     FOR_EACH_ETH_QUEUE(sc, i) {
9170         fp = &sc->fp[i];
9171         mask = (0x2 << (fp->index + CNIC_SUPPORT(sc)));
9172         if (status & mask) {
9173             /* acknowledge and disable further fastpath interrupts */
9174             bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9175             bxe_task_fp(fp);
9176             status &= ~mask;
9177         }
9178     }
9179
9180 #if 0
9181     if (CNIC_SUPPORT(sc)) {
9182         mask = 0x2;
9183         if (status & (mask | 0x1)) {
9184             ...
9185             status &= ~mask;
9186         }
9187     }
9188 #endif
9189
9190     if (__predict_false(status & 0x1)) {
9191         /* acknowledge and disable further slowpath interrupts */
9192         bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9193
9194         /* schedule slowpath handler */
9195         taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9196
9197         status &= ~0x1;
9198     }
9199
9200     if (__predict_false(status)) {
9201         BLOGW(sc, "Unexpected fastpath status (0x%08x)!\n", status);
9202     }
9203 }
9204
9205 /* slowpath interrupt entry point */
9206 static void
9207 bxe_intr_sp(void *xsc)
9208 {
9209     struct bxe_softc *sc = (struct bxe_softc *)xsc;
9210
9211     BLOGD(sc, (DBG_INTR | DBG_SP), "---> SP INTR <---\n");
9212
9213     /* acknowledge and disable further slowpath interrupts */
9214     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9215
9216     /* schedule slowpath handler */
9217     taskqueue_enqueue_fast(sc->sp_tq, &sc->sp_tq_task);
9218 }
9219
9220 /* fastpath interrupt entry point */
9221 static void
9222 bxe_intr_fp(void *xfp)
9223 {
9224     struct bxe_fastpath *fp = (struct bxe_fastpath *)xfp;
9225     struct bxe_softc *sc = fp->sc;
9226
9227     BLOGD(sc, DBG_INTR, "---> FP INTR %d <---\n", fp->index);
9228
9229     BLOGD(sc, DBG_INTR,
9230           "(cpu=%d) MSI-X fp=%d fw_sb=%d igu_sb=%d\n",
9231           curcpu, fp->index, fp->fw_sb_id, fp->igu_sb_id);
9232
9233 #if 0
9234     /* Don't handle any interrupts if we're not ready. */
9235     if (__predict_false(sc->intr_sem != 0)) {
9236         return;
9237     }
9238 #endif
9239
9240     /* acknowledge and disable further fastpath interrupts */
9241     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_DISABLE, 0);
9242
9243     bxe_task_fp(fp);
9244 }
9245
9246 /* Release all interrupts allocated by the driver. */
9247 static void
9248 bxe_interrupt_free(struct bxe_softc *sc)
9249 {
9250     int i;
9251
9252     switch (sc->interrupt_mode) {
9253     case INTR_MODE_INTX:
9254         BLOGD(sc, DBG_LOAD, "Releasing legacy INTx vector\n");
9255         if (sc->intr[0].resource != NULL) {
9256             bus_release_resource(sc->dev,
9257                                  SYS_RES_IRQ,
9258                                  sc->intr[0].rid,
9259                                  sc->intr[0].resource);
9260         }
9261         break;
9262     case INTR_MODE_MSI:
9263         for (i = 0; i < sc->intr_count; i++) {
9264             BLOGD(sc, DBG_LOAD, "Releasing MSI vector %d\n", i);
9265             if (sc->intr[i].resource && sc->intr[i].rid) {
9266                 bus_release_resource(sc->dev,
9267                                      SYS_RES_IRQ,
9268                                      sc->intr[i].rid,
9269                                      sc->intr[i].resource);
9270             }
9271         }
9272         pci_release_msi(sc->dev);
9273         break;
9274     case INTR_MODE_MSIX:
9275         for (i = 0; i < sc->intr_count; i++) {
9276             BLOGD(sc, DBG_LOAD, "Releasing MSI-X vector %d\n", i);
9277             if (sc->intr[i].resource && sc->intr[i].rid) {
9278                 bus_release_resource(sc->dev,
9279                                      SYS_RES_IRQ,
9280                                      sc->intr[i].rid,
9281                                      sc->intr[i].resource);
9282             }
9283         }
9284         pci_release_msi(sc->dev);
9285         break;
9286     default:
9287         /* nothing to do as initial allocation failed */
9288         break;
9289     }
9290 }
9291
9292 /*
9293  * This function determines and allocates the appropriate
9294  * interrupt based on system capabilites and user request.
9295  *
9296  * The user may force a particular interrupt mode, specify
9297  * the number of receive queues, specify the method for
9298  * distribuitng received frames to receive queues, or use
9299  * the default settings which will automatically select the
9300  * best supported combination.  In addition, the OS may or
9301  * may not support certain combinations of these settings.
9302  * This routine attempts to reconcile the settings requested
9303  * by the user with the capabilites available from the system
9304  * to select the optimal combination of features.
9305  *
9306  * Returns:
9307  *   0 = Success, !0 = Failure.
9308  */
9309 static int
9310 bxe_interrupt_alloc(struct bxe_softc *sc)
9311 {
9312     int msix_count = 0;
9313     int msi_count = 0;
9314     int num_requested = 0;
9315     int num_allocated = 0;
9316     int rid, i, j;
9317     int rc;
9318
9319     /* get the number of available MSI/MSI-X interrupts from the OS */
9320     if (sc->interrupt_mode > 0) {
9321         if (sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) {
9322             msix_count = pci_msix_count(sc->dev);
9323         }
9324
9325         if (sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) {
9326             msi_count = pci_msi_count(sc->dev);
9327         }
9328
9329         BLOGD(sc, DBG_LOAD, "%d MSI and %d MSI-X vectors available\n",
9330               msi_count, msix_count);
9331     }
9332
9333     do { /* try allocating MSI-X interrupt resources (at least 2) */
9334         if (sc->interrupt_mode != INTR_MODE_MSIX) {
9335             break;
9336         }
9337
9338         if (((sc->devinfo.pcie_cap_flags & BXE_MSIX_CAPABLE_FLAG) == 0) ||
9339             (msix_count < 2)) {
9340             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9341             break;
9342         }
9343
9344         /* ask for the necessary number of MSI-X vectors */
9345         num_requested = min((sc->num_queues + 1), msix_count);
9346
9347         BLOGD(sc, DBG_LOAD, "Requesting %d MSI-X vectors\n", num_requested);
9348
9349         num_allocated = num_requested;
9350         if ((rc = pci_alloc_msix(sc->dev, &num_allocated)) != 0) {
9351             BLOGE(sc, "MSI-X alloc failed! (%d)\n", rc);
9352             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9353             break;
9354         }
9355
9356         if (num_allocated < 2) { /* possible? */
9357             BLOGE(sc, "MSI-X allocation less than 2!\n");
9358             sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9359             pci_release_msi(sc->dev);
9360             break;
9361         }
9362
9363         BLOGI(sc, "MSI-X vectors Requested %d and Allocated %d\n",
9364               num_requested, num_allocated);
9365
9366         /* best effort so use the number of vectors allocated to us */
9367         sc->intr_count = num_allocated;
9368         sc->num_queues = num_allocated - 1;
9369
9370         rid = 1; /* initial resource identifier */
9371
9372         /* allocate the MSI-X vectors */
9373         for (i = 0; i < num_allocated; i++) {
9374             sc->intr[i].rid = (rid + i);
9375
9376             if ((sc->intr[i].resource =
9377                  bus_alloc_resource_any(sc->dev,
9378                                         SYS_RES_IRQ,
9379                                         &sc->intr[i].rid,
9380                                         RF_ACTIVE)) == NULL) {
9381                 BLOGE(sc, "Failed to map MSI-X[%d] (rid=%d)!\n",
9382                       i, (rid + i));
9383
9384                 for (j = (i - 1); j >= 0; j--) {
9385                     bus_release_resource(sc->dev,
9386                                          SYS_RES_IRQ,
9387                                          sc->intr[j].rid,
9388                                          sc->intr[j].resource);
9389                 }
9390
9391                 sc->intr_count = 0;
9392                 sc->num_queues = 0;
9393                 sc->interrupt_mode = INTR_MODE_MSI; /* try MSI next */
9394                 pci_release_msi(sc->dev);
9395                 break;
9396             }
9397
9398             BLOGD(sc, DBG_LOAD, "Mapped MSI-X[%d] (rid=%d)\n", i, (rid + i));
9399         }
9400     } while (0);
9401
9402     do { /* try allocating MSI vector resources (at least 2) */
9403         if (sc->interrupt_mode != INTR_MODE_MSI) {
9404             break;
9405         }
9406
9407         if (((sc->devinfo.pcie_cap_flags & BXE_MSI_CAPABLE_FLAG) == 0) ||
9408             (msi_count < 2)) {
9409             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9410             break;
9411         }
9412
9413         /* ask for the necessary number of MSI vectors */
9414         num_requested = min((sc->num_queues + 1), msi_count);
9415
9416         BLOGD(sc, DBG_LOAD, "Requesting %d MSI vectors\n", num_requested);
9417
9418         num_allocated = num_requested;
9419         if ((rc = pci_alloc_msi(sc->dev, &num_allocated)) != 0) {
9420             BLOGE(sc, "MSI alloc failed (%d)!\n", rc);
9421             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9422             break;
9423         }
9424
9425         if (num_allocated < 2) { /* possible? */
9426             BLOGE(sc, "MSI allocation less than 2!\n");
9427             sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9428             pci_release_msi(sc->dev);
9429             break;
9430         }
9431
9432         BLOGI(sc, "MSI vectors Requested %d and Allocated %d\n",
9433               num_requested, num_allocated);
9434
9435         /* best effort so use the number of vectors allocated to us */
9436         sc->intr_count = num_allocated;
9437         sc->num_queues = num_allocated - 1;
9438
9439         rid = 1; /* initial resource identifier */
9440
9441         /* allocate the MSI vectors */
9442         for (i = 0; i < num_allocated; i++) {
9443             sc->intr[i].rid = (rid + i);
9444
9445             if ((sc->intr[i].resource =
9446                  bus_alloc_resource_any(sc->dev,
9447                                         SYS_RES_IRQ,
9448                                         &sc->intr[i].rid,
9449                                         RF_ACTIVE)) == NULL) {
9450                 BLOGE(sc, "Failed to map MSI[%d] (rid=%d)!\n",
9451                       i, (rid + i));
9452
9453                 for (j = (i - 1); j >= 0; j--) {
9454                     bus_release_resource(sc->dev,
9455                                          SYS_RES_IRQ,
9456                                          sc->intr[j].rid,
9457                                          sc->intr[j].resource);
9458                 }
9459
9460                 sc->intr_count = 0;
9461                 sc->num_queues = 0;
9462                 sc->interrupt_mode = INTR_MODE_INTX; /* try INTx next */
9463                 pci_release_msi(sc->dev);
9464                 break;
9465             }
9466
9467             BLOGD(sc, DBG_LOAD, "Mapped MSI[%d] (rid=%d)\n", i, (rid + i));
9468         }
9469     } while (0);
9470
9471     do { /* try allocating INTx vector resources */
9472         if (sc->interrupt_mode != INTR_MODE_INTX) {
9473             break;
9474         }
9475
9476         BLOGD(sc, DBG_LOAD, "Requesting legacy INTx interrupt\n");
9477
9478         /* only one vector for INTx */
9479         sc->intr_count = 1;
9480         sc->num_queues = 1;
9481
9482         rid = 0; /* initial resource identifier */
9483
9484         sc->intr[0].rid = rid;
9485
9486         if ((sc->intr[0].resource =
9487              bus_alloc_resource_any(sc->dev,
9488                                     SYS_RES_IRQ,
9489                                     &sc->intr[0].rid,
9490                                     (RF_ACTIVE | RF_SHAREABLE))) == NULL) {
9491             BLOGE(sc, "Failed to map INTx (rid=%d)!\n", rid);
9492             sc->intr_count = 0;
9493             sc->num_queues = 0;
9494             sc->interrupt_mode = -1; /* Failed! */
9495             break;
9496         }
9497
9498         BLOGD(sc, DBG_LOAD, "Mapped INTx (rid=%d)\n", rid);
9499     } while (0);
9500
9501     if (sc->interrupt_mode == -1) {
9502         BLOGE(sc, "Interrupt Allocation: FAILED!!!\n");
9503         rc = 1;
9504     } else {
9505         BLOGD(sc, DBG_LOAD,
9506               "Interrupt Allocation: interrupt_mode=%d, num_queues=%d\n",
9507               sc->interrupt_mode, sc->num_queues);
9508         rc = 0;
9509     }
9510
9511     return (rc);
9512 }
9513
9514 static void
9515 bxe_interrupt_detach(struct bxe_softc *sc)
9516 {
9517     struct bxe_fastpath *fp;
9518     int i;
9519
9520     /* release interrupt resources */
9521     for (i = 0; i < sc->intr_count; i++) {
9522         if (sc->intr[i].resource && sc->intr[i].tag) {
9523             BLOGD(sc, DBG_LOAD, "Disabling interrupt vector %d\n", i);
9524             bus_teardown_intr(sc->dev, sc->intr[i].resource, sc->intr[i].tag);
9525         }
9526     }
9527
9528     for (i = 0; i < sc->num_queues; i++) {
9529         fp = &sc->fp[i];
9530         if (fp->tq) {
9531             taskqueue_drain(fp->tq, &fp->tq_task);
9532             taskqueue_free(fp->tq);
9533             fp->tq = NULL;
9534         }
9535     }
9536
9537     if (sc->rx_mode_tq) {
9538         taskqueue_drain(sc->rx_mode_tq, &sc->rx_mode_tq_task);
9539         taskqueue_free(sc->rx_mode_tq);
9540         sc->rx_mode_tq = NULL;
9541     }
9542
9543     if (sc->sp_tq) {
9544         taskqueue_drain(sc->sp_tq, &sc->sp_tq_task);
9545         taskqueue_free(sc->sp_tq);
9546         sc->sp_tq = NULL;
9547     }
9548 }
9549
9550 /*
9551  * Enables interrupts and attach to the ISR.
9552  *
9553  * When using multiple MSI/MSI-X vectors the first vector
9554  * is used for slowpath operations while all remaining
9555  * vectors are used for fastpath operations.  If only a
9556  * single MSI/MSI-X vector is used (SINGLE_ISR) then the
9557  * ISR must look for both slowpath and fastpath completions.
9558  */
9559 static int
9560 bxe_interrupt_attach(struct bxe_softc *sc)
9561 {
9562     struct bxe_fastpath *fp;
9563     int rc = 0;
9564     int i;
9565
9566     snprintf(sc->sp_tq_name, sizeof(sc->sp_tq_name),
9567              "bxe%d_sp_tq", sc->unit);
9568     TASK_INIT(&sc->sp_tq_task, 0, bxe_handle_sp_tq, sc);
9569     sc->sp_tq = taskqueue_create_fast(sc->sp_tq_name, M_NOWAIT,
9570                                       taskqueue_thread_enqueue,
9571                                       &sc->sp_tq);
9572     taskqueue_start_threads(&sc->sp_tq, 1, PWAIT, /* lower priority */
9573                             "%s", sc->sp_tq_name);
9574
9575     snprintf(sc->rx_mode_tq_name, sizeof(sc->rx_mode_tq_name),
9576              "bxe%d_rx_mode_tq", sc->unit);
9577     TASK_INIT(&sc->rx_mode_tq_task, 0, bxe_handle_rx_mode_tq, sc);
9578     sc->rx_mode_tq = taskqueue_create_fast(sc->rx_mode_tq_name, M_NOWAIT,
9579                                            taskqueue_thread_enqueue,
9580                                            &sc->rx_mode_tq);
9581     taskqueue_start_threads(&sc->rx_mode_tq, 1, PWAIT, /* lower priority */
9582                             "%s", sc->rx_mode_tq_name);
9583
9584     for (i = 0; i < sc->num_queues; i++) {
9585         fp = &sc->fp[i];
9586         snprintf(fp->tq_name, sizeof(fp->tq_name),
9587                  "bxe%d_fp%d_tq", sc->unit, i);
9588         TASK_INIT(&fp->tq_task, 0, bxe_handle_fp_tq, fp);
9589         fp->tq = taskqueue_create_fast(fp->tq_name, M_NOWAIT,
9590                                        taskqueue_thread_enqueue,
9591                                        &fp->tq);
9592         taskqueue_start_threads(&fp->tq, 1, PI_NET, /* higher priority */
9593                                 "%s", fp->tq_name);
9594     }
9595
9596     /* setup interrupt handlers */
9597     if (sc->interrupt_mode == INTR_MODE_MSIX) {
9598         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI-X[0] vector\n");
9599
9600         /*
9601          * Setup the interrupt handler. Note that we pass the driver instance
9602          * to the interrupt handler for the slowpath.
9603          */
9604         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9605                                  (INTR_TYPE_NET | INTR_MPSAFE),
9606                                  NULL, bxe_intr_sp, sc,
9607                                  &sc->intr[0].tag)) != 0) {
9608             BLOGE(sc, "Failed to allocate MSI-X[0] vector (%d)\n", rc);
9609             goto bxe_interrupt_attach_exit;
9610         }
9611
9612         bus_describe_intr(sc->dev, sc->intr[0].resource,
9613                           sc->intr[0].tag, "sp");
9614
9615         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9616
9617         /* initialize the fastpath vectors (note the first was used for sp) */
9618         for (i = 0; i < sc->num_queues; i++) {
9619             fp = &sc->fp[i];
9620             BLOGD(sc, DBG_LOAD, "Enabling MSI-X[%d] vector\n", (i + 1));
9621
9622             /*
9623              * Setup the interrupt handler. Note that we pass the
9624              * fastpath context to the interrupt handler in this
9625              * case.
9626              */
9627             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9628                                      (INTR_TYPE_NET | INTR_MPSAFE),
9629                                      NULL, bxe_intr_fp, fp,
9630                                      &sc->intr[i + 1].tag)) != 0) {
9631                 BLOGE(sc, "Failed to allocate MSI-X[%d] vector (%d)\n",
9632                       (i + 1), rc);
9633                 goto bxe_interrupt_attach_exit;
9634             }
9635
9636             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9637                               sc->intr[i + 1].tag, "fp%02d", i);
9638
9639             /* bind the fastpath instance to a cpu */
9640             if (sc->num_queues > 1) {
9641                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9642             }
9643
9644             fp->state = BXE_FP_STATE_IRQ;
9645         }
9646     } else if (sc->interrupt_mode == INTR_MODE_MSI) {
9647         BLOGD(sc, DBG_LOAD, "Enabling slowpath MSI[0] vector.\n");
9648
9649         /*
9650          * Setup the interrupt handler. Note that we pass the driver instance
9651          * to the interrupt handler for the slowpath.
9652          */
9653         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9654                                  (INTR_TYPE_NET | INTR_MPSAFE),
9655                                  NULL, bxe_intr_sp, sc,
9656                                  &sc->intr[0].tag)) != 0) {
9657             BLOGE(sc, "Failed to allocate MSI[0] vector (%d)\n", rc);
9658             goto bxe_interrupt_attach_exit;
9659         }
9660
9661         bus_describe_intr(sc->dev, sc->intr[0].resource,
9662                           sc->intr[0].tag, "sp");
9663
9664         /* bus_bind_intr(sc->dev, sc->intr[0].resource, 0); */
9665
9666         /* initialize the fastpath vectors (note the first was used for sp) */
9667         for (i = 0; i < sc->num_queues; i++) {
9668             fp = &sc->fp[i];
9669             BLOGD(sc, DBG_LOAD, "Enabling MSI[%d] vector\n", (i + 1));
9670
9671             /*
9672              * Setup the interrupt handler. Note that we pass the
9673              * fastpath context to the interrupt handler in this
9674              * case.
9675              */
9676             if ((rc = bus_setup_intr(sc->dev, sc->intr[i + 1].resource,
9677                                      (INTR_TYPE_NET | INTR_MPSAFE),
9678                                      NULL, bxe_intr_fp, fp,
9679                                      &sc->intr[i + 1].tag)) != 0) {
9680                 BLOGE(sc, "Failed to allocate MSI[%d] vector (%d)\n",
9681                       (i + 1), rc);
9682                 goto bxe_interrupt_attach_exit;
9683             }
9684
9685             bus_describe_intr(sc->dev, sc->intr[i + 1].resource,
9686                               sc->intr[i + 1].tag, "fp%02d", i);
9687
9688             /* bind the fastpath instance to a cpu */
9689             if (sc->num_queues > 1) {
9690                 bus_bind_intr(sc->dev, sc->intr[i + 1].resource, i);
9691             }
9692
9693             fp->state = BXE_FP_STATE_IRQ;
9694         }
9695     } else { /* (sc->interrupt_mode == INTR_MODE_INTX) */
9696         BLOGD(sc, DBG_LOAD, "Enabling INTx interrupts\n");
9697
9698         /*
9699          * Setup the interrupt handler. Note that we pass the
9700          * driver instance to the interrupt handler which
9701          * will handle both the slowpath and fastpath.
9702          */
9703         if ((rc = bus_setup_intr(sc->dev, sc->intr[0].resource,
9704                                  (INTR_TYPE_NET | INTR_MPSAFE),
9705                                  NULL, bxe_intr_legacy, sc,
9706                                  &sc->intr[0].tag)) != 0) {
9707             BLOGE(sc, "Failed to allocate INTx interrupt (%d)\n", rc);
9708             goto bxe_interrupt_attach_exit;
9709         }
9710     }
9711
9712 bxe_interrupt_attach_exit:
9713
9714     return (rc);
9715 }
9716
9717 static int  bxe_init_hw_common_chip(struct bxe_softc *sc);
9718 static int  bxe_init_hw_common(struct bxe_softc *sc);
9719 static int  bxe_init_hw_port(struct bxe_softc *sc);
9720 static int  bxe_init_hw_func(struct bxe_softc *sc);
9721 static void bxe_reset_common(struct bxe_softc *sc);
9722 static void bxe_reset_port(struct bxe_softc *sc);
9723 static void bxe_reset_func(struct bxe_softc *sc);
9724 static int  bxe_gunzip_init(struct bxe_softc *sc);
9725 static void bxe_gunzip_end(struct bxe_softc *sc);
9726 static int  bxe_init_firmware(struct bxe_softc *sc);
9727 static void bxe_release_firmware(struct bxe_softc *sc);
9728
9729 static struct
9730 ecore_func_sp_drv_ops bxe_func_sp_drv = {
9731     .init_hw_cmn_chip = bxe_init_hw_common_chip,
9732     .init_hw_cmn      = bxe_init_hw_common,
9733     .init_hw_port     = bxe_init_hw_port,
9734     .init_hw_func     = bxe_init_hw_func,
9735
9736     .reset_hw_cmn     = bxe_reset_common,
9737     .reset_hw_port    = bxe_reset_port,
9738     .reset_hw_func    = bxe_reset_func,
9739
9740     .gunzip_init      = bxe_gunzip_init,
9741     .gunzip_end       = bxe_gunzip_end,
9742
9743     .init_fw          = bxe_init_firmware,
9744     .release_fw       = bxe_release_firmware,
9745 };
9746
9747 static void
9748 bxe_init_func_obj(struct bxe_softc *sc)
9749 {
9750     sc->dmae_ready = 0;
9751
9752     ecore_init_func_obj(sc,
9753                         &sc->func_obj,
9754                         BXE_SP(sc, func_rdata),
9755                         BXE_SP_MAPPING(sc, func_rdata),
9756                         BXE_SP(sc, func_afex_rdata),
9757                         BXE_SP_MAPPING(sc, func_afex_rdata),
9758                         &bxe_func_sp_drv);
9759 }
9760
9761 static int
9762 bxe_init_hw(struct bxe_softc *sc,
9763             uint32_t         load_code)
9764 {
9765     struct ecore_func_state_params func_params = { NULL };
9766     int rc;
9767
9768     /* prepare the parameters for function state transitions */
9769     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
9770
9771     func_params.f_obj = &sc->func_obj;
9772     func_params.cmd = ECORE_F_CMD_HW_INIT;
9773
9774     func_params.params.hw_init.load_phase = load_code;
9775
9776     /*
9777      * Via a plethora of function pointers, we will eventually reach
9778      * bxe_init_hw_common(), bxe_init_hw_port(), or bxe_init_hw_func().
9779      */
9780     rc = ecore_func_state_change(sc, &func_params);
9781
9782     return (rc);
9783 }
9784
9785 static void
9786 bxe_fill(struct bxe_softc *sc,
9787          uint32_t         addr,
9788          int              fill,
9789          uint32_t         len)
9790 {
9791     uint32_t i;
9792
9793     if (!(len % 4) && !(addr % 4)) {
9794         for (i = 0; i < len; i += 4) {
9795             REG_WR(sc, (addr + i), fill);
9796         }
9797     } else {
9798         for (i = 0; i < len; i++) {
9799             REG_WR8(sc, (addr + i), fill);
9800         }
9801     }
9802 }
9803
9804 /* writes FP SP data to FW - data_size in dwords */
9805 static void
9806 bxe_wr_fp_sb_data(struct bxe_softc *sc,
9807                   int              fw_sb_id,
9808                   uint32_t         *sb_data_p,
9809                   uint32_t         data_size)
9810 {
9811     int index;
9812
9813     for (index = 0; index < data_size; index++) {
9814         REG_WR(sc,
9815                (BAR_CSTRORM_INTMEM +
9816                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
9817                 (sizeof(uint32_t) * index)),
9818                *(sb_data_p + index));
9819     }
9820 }
9821
9822 static void
9823 bxe_zero_fp_sb(struct bxe_softc *sc,
9824                int              fw_sb_id)
9825 {
9826     struct hc_status_block_data_e2 sb_data_e2;
9827     struct hc_status_block_data_e1x sb_data_e1x;
9828     uint32_t *sb_data_p;
9829     uint32_t data_size = 0;
9830
9831     if (!CHIP_IS_E1x(sc)) {
9832         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9833         sb_data_e2.common.state = SB_DISABLED;
9834         sb_data_e2.common.p_func.vf_valid = FALSE;
9835         sb_data_p = (uint32_t *)&sb_data_e2;
9836         data_size = (sizeof(struct hc_status_block_data_e2) /
9837                      sizeof(uint32_t));
9838     } else {
9839         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9840         sb_data_e1x.common.state = SB_DISABLED;
9841         sb_data_e1x.common.p_func.vf_valid = FALSE;
9842         sb_data_p = (uint32_t *)&sb_data_e1x;
9843         data_size = (sizeof(struct hc_status_block_data_e1x) /
9844                      sizeof(uint32_t));
9845     }
9846
9847     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9848
9849     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id)),
9850              0, CSTORM_STATUS_BLOCK_SIZE);
9851     bxe_fill(sc, (BAR_CSTRORM_INTMEM + CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id)),
9852              0, CSTORM_SYNC_BLOCK_SIZE);
9853 }
9854
9855 static void
9856 bxe_wr_sp_sb_data(struct bxe_softc               *sc,
9857                   struct hc_sp_status_block_data *sp_sb_data)
9858 {
9859     int i;
9860
9861     for (i = 0;
9862          i < (sizeof(struct hc_sp_status_block_data) / sizeof(uint32_t));
9863          i++) {
9864         REG_WR(sc,
9865                (BAR_CSTRORM_INTMEM +
9866                 CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(SC_FUNC(sc)) +
9867                 (i * sizeof(uint32_t))),
9868                *((uint32_t *)sp_sb_data + i));
9869     }
9870 }
9871
9872 static void
9873 bxe_zero_sp_sb(struct bxe_softc *sc)
9874 {
9875     struct hc_sp_status_block_data sp_sb_data;
9876
9877     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
9878
9879     sp_sb_data.state           = SB_DISABLED;
9880     sp_sb_data.p_func.vf_valid = FALSE;
9881
9882     bxe_wr_sp_sb_data(sc, &sp_sb_data);
9883
9884     bxe_fill(sc,
9885              (BAR_CSTRORM_INTMEM +
9886               CSTORM_SP_STATUS_BLOCK_OFFSET(SC_FUNC(sc))),
9887               0, CSTORM_SP_STATUS_BLOCK_SIZE);
9888     bxe_fill(sc,
9889              (BAR_CSTRORM_INTMEM +
9890               CSTORM_SP_SYNC_BLOCK_OFFSET(SC_FUNC(sc))),
9891               0, CSTORM_SP_SYNC_BLOCK_SIZE);
9892 }
9893
9894 static void
9895 bxe_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
9896                              int                       igu_sb_id,
9897                              int                       igu_seg_id)
9898 {
9899     hc_sm->igu_sb_id      = igu_sb_id;
9900     hc_sm->igu_seg_id     = igu_seg_id;
9901     hc_sm->timer_value    = 0xFF;
9902     hc_sm->time_to_expire = 0xFFFFFFFF;
9903 }
9904
9905 static void
9906 bxe_map_sb_state_machines(struct hc_index_data *index_data)
9907 {
9908     /* zero out state machine indices */
9909
9910     /* rx indices */
9911     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags &= ~HC_INDEX_DATA_SM_ID;
9912
9913     /* tx indices */
9914     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags      &= ~HC_INDEX_DATA_SM_ID;
9915     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags &= ~HC_INDEX_DATA_SM_ID;
9916     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags &= ~HC_INDEX_DATA_SM_ID;
9917     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags &= ~HC_INDEX_DATA_SM_ID;
9918
9919     /* map indices */
9920
9921     /* rx indices */
9922     index_data[HC_INDEX_ETH_RX_CQ_CONS].flags |=
9923         (SM_RX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9924
9925     /* tx indices */
9926     index_data[HC_INDEX_OOO_TX_CQ_CONS].flags |=
9927         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9928     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS0].flags |=
9929         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9930     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS1].flags |=
9931         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9932     index_data[HC_INDEX_ETH_TX_CQ_CONS_COS2].flags |=
9933         (SM_TX_ID << HC_INDEX_DATA_SM_ID_SHIFT);
9934 }
9935
9936 static void
9937 bxe_init_sb(struct bxe_softc *sc,
9938             bus_addr_t       busaddr,
9939             int              vfid,
9940             uint8_t          vf_valid,
9941             int              fw_sb_id,
9942             int              igu_sb_id)
9943 {
9944     struct hc_status_block_data_e2  sb_data_e2;
9945     struct hc_status_block_data_e1x sb_data_e1x;
9946     struct hc_status_block_sm       *hc_sm_p;
9947     uint32_t *sb_data_p;
9948     int igu_seg_id;
9949     int data_size;
9950
9951     if (CHIP_INT_MODE_IS_BC(sc)) {
9952         igu_seg_id = HC_SEG_ACCESS_NORM;
9953     } else {
9954         igu_seg_id = IGU_SEG_ACCESS_NORM;
9955     }
9956
9957     bxe_zero_fp_sb(sc, fw_sb_id);
9958
9959     if (!CHIP_IS_E1x(sc)) {
9960         memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
9961         sb_data_e2.common.state = SB_ENABLED;
9962         sb_data_e2.common.p_func.pf_id = SC_FUNC(sc);
9963         sb_data_e2.common.p_func.vf_id = vfid;
9964         sb_data_e2.common.p_func.vf_valid = vf_valid;
9965         sb_data_e2.common.p_func.vnic_id = SC_VN(sc);
9966         sb_data_e2.common.same_igu_sb_1b = TRUE;
9967         sb_data_e2.common.host_sb_addr.hi = U64_HI(busaddr);
9968         sb_data_e2.common.host_sb_addr.lo = U64_LO(busaddr);
9969         hc_sm_p = sb_data_e2.common.state_machine;
9970         sb_data_p = (uint32_t *)&sb_data_e2;
9971         data_size = (sizeof(struct hc_status_block_data_e2) /
9972                      sizeof(uint32_t));
9973         bxe_map_sb_state_machines(sb_data_e2.index_data);
9974     } else {
9975         memset(&sb_data_e1x, 0, sizeof(struct hc_status_block_data_e1x));
9976         sb_data_e1x.common.state = SB_ENABLED;
9977         sb_data_e1x.common.p_func.pf_id = SC_FUNC(sc);
9978         sb_data_e1x.common.p_func.vf_id = 0xff;
9979         sb_data_e1x.common.p_func.vf_valid = FALSE;
9980         sb_data_e1x.common.p_func.vnic_id = SC_VN(sc);
9981         sb_data_e1x.common.same_igu_sb_1b = TRUE;
9982         sb_data_e1x.common.host_sb_addr.hi = U64_HI(busaddr);
9983         sb_data_e1x.common.host_sb_addr.lo = U64_LO(busaddr);
9984         hc_sm_p = sb_data_e1x.common.state_machine;
9985         sb_data_p = (uint32_t *)&sb_data_e1x;
9986         data_size = (sizeof(struct hc_status_block_data_e1x) /
9987                      sizeof(uint32_t));
9988         bxe_map_sb_state_machines(sb_data_e1x.index_data);
9989     }
9990
9991     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID], igu_sb_id, igu_seg_id);
9992     bxe_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID], igu_sb_id, igu_seg_id);
9993
9994     BLOGD(sc, DBG_LOAD, "Init FW SB %d\n", fw_sb_id);
9995
9996     /* write indices to HW - PCI guarantees endianity of regpairs */
9997     bxe_wr_fp_sb_data(sc, fw_sb_id, sb_data_p, data_size);
9998 }
9999
10000 static inline uint8_t
10001 bxe_fp_qzone_id(struct bxe_fastpath *fp)
10002 {
10003     if (CHIP_IS_E1x(fp->sc)) {
10004         return (fp->cl_id + SC_PORT(fp->sc) * ETH_MAX_RX_CLIENTS_E1H);
10005     } else {
10006         return (fp->cl_id);
10007     }
10008 }
10009
10010 static inline uint32_t
10011 bxe_rx_ustorm_prods_offset(struct bxe_softc    *sc,
10012                            struct bxe_fastpath *fp)
10013 {
10014     uint32_t offset = BAR_USTRORM_INTMEM;
10015
10016 #if 0
10017     if (IS_VF(sc)) {
10018         return (PXP_VF_ADDR_USDM_QUEUES_START +
10019                 (sc->acquire_resp.resc.hw_qid[fp->index] *
10020                  sizeof(struct ustorm_queue_zone_data)));
10021     } else
10022 #endif
10023     if (!CHIP_IS_E1x(sc)) {
10024         offset += USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id);
10025     } else {
10026         offset += USTORM_RX_PRODS_E1X_OFFSET(SC_PORT(sc), fp->cl_id);
10027     }
10028
10029     return (offset);
10030 }
10031
10032 static void
10033 bxe_init_eth_fp(struct bxe_softc *sc,
10034                 int              idx)
10035 {
10036     struct bxe_fastpath *fp = &sc->fp[idx];
10037     uint32_t cids[ECORE_MULTI_TX_COS] = { 0 };
10038     unsigned long q_type = 0;
10039     int cos;
10040
10041     fp->sc    = sc;
10042     fp->index = idx;
10043
10044     snprintf(fp->tx_mtx_name, sizeof(fp->tx_mtx_name),
10045              "bxe%d_fp%d_tx_lock", sc->unit, idx);
10046     mtx_init(&fp->tx_mtx, fp->tx_mtx_name, NULL, MTX_DEF);
10047
10048     snprintf(fp->rx_mtx_name, sizeof(fp->rx_mtx_name),
10049              "bxe%d_fp%d_rx_lock", sc->unit, idx);
10050     mtx_init(&fp->rx_mtx, fp->rx_mtx_name, NULL, MTX_DEF);
10051
10052     fp->igu_sb_id = (sc->igu_base_sb + idx + CNIC_SUPPORT(sc));
10053     fp->fw_sb_id = (sc->base_fw_ndsb + idx + CNIC_SUPPORT(sc));
10054
10055     fp->cl_id = (CHIP_IS_E1x(sc)) ?
10056                     (SC_L_ID(sc) + idx) :
10057                     /* want client ID same as IGU SB ID for non-E1 */
10058                     fp->igu_sb_id;
10059     fp->cl_qzone_id = bxe_fp_qzone_id(fp);
10060
10061     /* setup sb indices */
10062     if (!CHIP_IS_E1x(sc)) {
10063         fp->sb_index_values  = fp->status_block.e2_sb->sb.index_values;
10064         fp->sb_running_index = fp->status_block.e2_sb->sb.running_index;
10065     } else {
10066         fp->sb_index_values  = fp->status_block.e1x_sb->sb.index_values;
10067         fp->sb_running_index = fp->status_block.e1x_sb->sb.running_index;
10068     }
10069
10070     /* init shortcut */
10071     fp->ustorm_rx_prods_offset = bxe_rx_ustorm_prods_offset(sc, fp);
10072
10073     fp->rx_cq_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_RX_CQ_CONS];
10074
10075     /*
10076      * XXX If multiple CoS is ever supported then each fastpath structure
10077      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
10078      */
10079     for (cos = 0; cos < sc->max_cos; cos++) {
10080         cids[cos] = idx;
10081     }
10082     fp->tx_cons_sb = &fp->sb_index_values[HC_INDEX_ETH_TX_CQ_CONS_COS0];
10083
10084     /* nothing more for a VF to do */
10085     if (IS_VF(sc)) {
10086         return;
10087     }
10088
10089     bxe_init_sb(sc, fp->sb_dma.paddr, BXE_VF_ID_INVALID, FALSE,
10090                 fp->fw_sb_id, fp->igu_sb_id);
10091
10092     bxe_update_fp_sb_idx(fp);
10093
10094     /* Configure Queue State object */
10095     bit_set(&q_type, ECORE_Q_TYPE_HAS_RX);
10096     bit_set(&q_type, ECORE_Q_TYPE_HAS_TX);
10097
10098     ecore_init_queue_obj(sc,
10099                          &sc->sp_objs[idx].q_obj,
10100                          fp->cl_id,
10101                          cids,
10102                          sc->max_cos,
10103                          SC_FUNC(sc),
10104                          BXE_SP(sc, q_rdata),
10105                          BXE_SP_MAPPING(sc, q_rdata),
10106                          q_type);
10107
10108     /* configure classification DBs */
10109     ecore_init_mac_obj(sc,
10110                        &sc->sp_objs[idx].mac_obj,
10111                        fp->cl_id,
10112                        idx,
10113                        SC_FUNC(sc),
10114                        BXE_SP(sc, mac_rdata),
10115                        BXE_SP_MAPPING(sc, mac_rdata),
10116                        ECORE_FILTER_MAC_PENDING,
10117                        &sc->sp_state,
10118                        ECORE_OBJ_TYPE_RX_TX,
10119                        &sc->macs_pool);
10120
10121     BLOGD(sc, DBG_LOAD, "fp[%d]: sb=%p cl_id=%d fw_sb=%d igu_sb=%d\n",
10122           idx, fp->status_block.e2_sb, fp->cl_id, fp->fw_sb_id, fp->igu_sb_id);
10123 }
10124
10125 static inline void
10126 bxe_update_rx_prod(struct bxe_softc    *sc,
10127                    struct bxe_fastpath *fp,
10128                    uint16_t            rx_bd_prod,
10129                    uint16_t            rx_cq_prod,
10130                    uint16_t            rx_sge_prod)
10131 {
10132     struct ustorm_eth_rx_producers rx_prods = { 0 };
10133     uint32_t i;
10134
10135     /* update producers */
10136     rx_prods.bd_prod  = rx_bd_prod;
10137     rx_prods.cqe_prod = rx_cq_prod;
10138     rx_prods.sge_prod = rx_sge_prod;
10139
10140     /*
10141      * Make sure that the BD and SGE data is updated before updating the
10142      * producers since FW might read the BD/SGE right after the producer
10143      * is updated.
10144      * This is only applicable for weak-ordered memory model archs such
10145      * as IA-64. The following barrier is also mandatory since FW will
10146      * assumes BDs must have buffers.
10147      */
10148     wmb();
10149
10150     for (i = 0; i < (sizeof(rx_prods) / 4); i++) {
10151         REG_WR(sc,
10152                (fp->ustorm_rx_prods_offset + (i * 4)),
10153                ((uint32_t *)&rx_prods)[i]);
10154     }
10155
10156     wmb(); /* keep prod updates ordered */
10157
10158     BLOGD(sc, DBG_RX,
10159           "RX fp[%d]: wrote prods bd_prod=%u cqe_prod=%u sge_prod=%u\n",
10160           fp->index, rx_bd_prod, rx_cq_prod, rx_sge_prod);
10161 }
10162
10163 static void
10164 bxe_init_rx_rings(struct bxe_softc *sc)
10165 {
10166     struct bxe_fastpath *fp;
10167     int i;
10168
10169     for (i = 0; i < sc->num_queues; i++) {
10170         fp = &sc->fp[i];
10171
10172         fp->rx_bd_cons = 0;
10173
10174         /*
10175          * Activate the BD ring...
10176          * Warning, this will generate an interrupt (to the TSTORM)
10177          * so this can only be done after the chip is initialized
10178          */
10179         bxe_update_rx_prod(sc, fp,
10180                            fp->rx_bd_prod,
10181                            fp->rx_cq_prod,
10182                            fp->rx_sge_prod);
10183
10184         if (i != 0) {
10185             continue;
10186         }
10187
10188         if (CHIP_IS_E1(sc)) {
10189             REG_WR(sc,
10190                    (BAR_USTRORM_INTMEM +
10191                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc))),
10192                    U64_LO(fp->rcq_dma.paddr));
10193             REG_WR(sc,
10194                    (BAR_USTRORM_INTMEM +
10195                     USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(SC_FUNC(sc)) + 4),
10196                    U64_HI(fp->rcq_dma.paddr));
10197         }
10198     }
10199 }
10200
10201 static void
10202 bxe_init_tx_ring_one(struct bxe_fastpath *fp)
10203 {
10204     SET_FLAG(fp->tx_db.data.header.header, DOORBELL_HDR_DB_TYPE, 1);
10205     fp->tx_db.data.zero_fill1 = 0;
10206     fp->tx_db.data.prod = 0;
10207
10208     fp->tx_pkt_prod = 0;
10209     fp->tx_pkt_cons = 0;
10210     fp->tx_bd_prod = 0;
10211     fp->tx_bd_cons = 0;
10212     fp->eth_q_stats.tx_pkts = 0;
10213 }
10214
10215 static inline void
10216 bxe_init_tx_rings(struct bxe_softc *sc)
10217 {
10218     int i;
10219
10220     for (i = 0; i < sc->num_queues; i++) {
10221 #if 0
10222         uint8_t cos;
10223         for (cos = 0; cos < sc->max_cos; cos++) {
10224             bxe_init_tx_ring_one(&sc->fp[i].txdata[cos]);
10225         }
10226 #else
10227         bxe_init_tx_ring_one(&sc->fp[i]);
10228 #endif
10229     }
10230 }
10231
10232 static void
10233 bxe_init_def_sb(struct bxe_softc *sc)
10234 {
10235     struct host_sp_status_block *def_sb = sc->def_sb;
10236     bus_addr_t mapping = sc->def_sb_dma.paddr;
10237     int igu_sp_sb_index;
10238     int igu_seg_id;
10239     int port = SC_PORT(sc);
10240     int func = SC_FUNC(sc);
10241     int reg_offset, reg_offset_en5;
10242     uint64_t section;
10243     int index, sindex;
10244     struct hc_sp_status_block_data sp_sb_data;
10245
10246     memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
10247
10248     if (CHIP_INT_MODE_IS_BC(sc)) {
10249         igu_sp_sb_index = DEF_SB_IGU_ID;
10250         igu_seg_id = HC_SEG_ACCESS_DEF;
10251     } else {
10252         igu_sp_sb_index = sc->igu_dsb_id;
10253         igu_seg_id = IGU_SEG_ACCESS_DEF;
10254     }
10255
10256     /* attentions */
10257     section = ((uint64_t)mapping +
10258                offsetof(struct host_sp_status_block, atten_status_block));
10259     def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
10260     sc->attn_state = 0;
10261
10262     reg_offset = (port) ?
10263                      MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
10264                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0;
10265     reg_offset_en5 = (port) ?
10266                          MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0 :
10267                          MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0;
10268
10269     for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
10270         /* take care of sig[0]..sig[4] */
10271         for (sindex = 0; sindex < 4; sindex++) {
10272             sc->attn_group[index].sig[sindex] =
10273                 REG_RD(sc, (reg_offset + (sindex * 0x4) + (0x10 * index)));
10274         }
10275
10276         if (!CHIP_IS_E1x(sc)) {
10277             /*
10278              * enable5 is separate from the rest of the registers,
10279              * and the address skip is 4 and not 16 between the
10280              * different groups
10281              */
10282             sc->attn_group[index].sig[4] =
10283                 REG_RD(sc, (reg_offset_en5 + (0x4 * index)));
10284         } else {
10285             sc->attn_group[index].sig[4] = 0;
10286         }
10287     }
10288
10289     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10290         reg_offset = (port) ?
10291                          HC_REG_ATTN_MSG1_ADDR_L :
10292                          HC_REG_ATTN_MSG0_ADDR_L;
10293         REG_WR(sc, reg_offset, U64_LO(section));
10294         REG_WR(sc, (reg_offset + 4), U64_HI(section));
10295     } else if (!CHIP_IS_E1x(sc)) {
10296         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
10297         REG_WR(sc, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
10298     }
10299
10300     section = ((uint64_t)mapping +
10301                offsetof(struct host_sp_status_block, sp_sb));
10302
10303     bxe_zero_sp_sb(sc);
10304
10305     /* PCI guarantees endianity of regpair */
10306     sp_sb_data.state           = SB_ENABLED;
10307     sp_sb_data.host_sb_addr.lo = U64_LO(section);
10308     sp_sb_data.host_sb_addr.hi = U64_HI(section);
10309     sp_sb_data.igu_sb_id       = igu_sp_sb_index;
10310     sp_sb_data.igu_seg_id      = igu_seg_id;
10311     sp_sb_data.p_func.pf_id    = func;
10312     sp_sb_data.p_func.vnic_id  = SC_VN(sc);
10313     sp_sb_data.p_func.vf_id    = 0xff;
10314
10315     bxe_wr_sp_sb_data(sc, &sp_sb_data);
10316
10317     bxe_ack_sb(sc, sc->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
10318 }
10319
10320 static void
10321 bxe_init_sp_ring(struct bxe_softc *sc)
10322 {
10323     atomic_store_rel_long(&sc->cq_spq_left, MAX_SPQ_PENDING);
10324     sc->spq_prod_idx = 0;
10325     sc->dsb_sp_prod = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_ETH_DEF_CONS];
10326     sc->spq_prod_bd = sc->spq;
10327     sc->spq_last_bd = (sc->spq_prod_bd + MAX_SP_DESC_CNT);
10328 }
10329
10330 static void
10331 bxe_init_eq_ring(struct bxe_softc *sc)
10332 {
10333     union event_ring_elem *elem;
10334     int i;
10335
10336     for (i = 1; i <= NUM_EQ_PAGES; i++) {
10337         elem = &sc->eq[EQ_DESC_CNT_PAGE * i - 1];
10338
10339         elem->next_page.addr.hi = htole32(U64_HI(sc->eq_dma.paddr +
10340                                                  BCM_PAGE_SIZE *
10341                                                  (i % NUM_EQ_PAGES)));
10342         elem->next_page.addr.lo = htole32(U64_LO(sc->eq_dma.paddr +
10343                                                  BCM_PAGE_SIZE *
10344                                                  (i % NUM_EQ_PAGES)));
10345     }
10346
10347     sc->eq_cons    = 0;
10348     sc->eq_prod    = NUM_EQ_DESC;
10349     sc->eq_cons_sb = &sc->def_sb->sp_sb.index_values[HC_SP_INDEX_EQ_CONS];
10350
10351     atomic_store_rel_long(&sc->eq_spq_left,
10352                           (min((MAX_SP_DESC_CNT - MAX_SPQ_PENDING),
10353                                NUM_EQ_DESC) - 1));
10354 }
10355
10356 static void
10357 bxe_init_internal_common(struct bxe_softc *sc)
10358 {
10359     int i;
10360
10361     if (IS_MF_SI(sc)) {
10362         /*
10363          * In switch independent mode, the TSTORM needs to accept
10364          * packets that failed classification, since approximate match
10365          * mac addresses aren't written to NIG LLH.
10366          */
10367         REG_WR8(sc,
10368                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10369                 2);
10370     } else if (!CHIP_IS_E1(sc)) { /* 57710 doesn't support MF */
10371         REG_WR8(sc,
10372                 (BAR_TSTRORM_INTMEM + TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET),
10373                 0);
10374     }
10375
10376     /*
10377      * Zero this manually as its initialization is currently missing
10378      * in the initTool.
10379      */
10380     for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++) {
10381         REG_WR(sc,
10382                (BAR_USTRORM_INTMEM + USTORM_AGG_DATA_OFFSET + (i * 4)),
10383                0);
10384     }
10385
10386     if (!CHIP_IS_E1x(sc)) {
10387         REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET),
10388                 CHIP_INT_MODE_IS_BC(sc) ? HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
10389     }
10390 }
10391
10392 static void
10393 bxe_init_internal(struct bxe_softc *sc,
10394                   uint32_t         load_code)
10395 {
10396     switch (load_code) {
10397     case FW_MSG_CODE_DRV_LOAD_COMMON:
10398     case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
10399         bxe_init_internal_common(sc);
10400         /* no break */
10401
10402     case FW_MSG_CODE_DRV_LOAD_PORT:
10403         /* nothing to do */
10404         /* no break */
10405
10406     case FW_MSG_CODE_DRV_LOAD_FUNCTION:
10407         /* internal memory per function is initialized inside bxe_pf_init */
10408         break;
10409
10410     default:
10411         BLOGE(sc, "Unknown load_code (0x%x) from MCP\n", load_code);
10412         break;
10413     }
10414 }
10415
10416 static void
10417 storm_memset_func_cfg(struct bxe_softc                         *sc,
10418                       struct tstorm_eth_function_common_config *tcfg,
10419                       uint16_t                                  abs_fid)
10420 {
10421     uint32_t addr;
10422     size_t size;
10423
10424     addr = (BAR_TSTRORM_INTMEM +
10425             TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid));
10426     size = sizeof(struct tstorm_eth_function_common_config);
10427     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)tcfg);
10428 }
10429
10430 static void
10431 bxe_func_init(struct bxe_softc            *sc,
10432               struct bxe_func_init_params *p)
10433 {
10434     struct tstorm_eth_function_common_config tcfg = { 0 };
10435
10436     if (CHIP_IS_E1x(sc)) {
10437         storm_memset_func_cfg(sc, &tcfg, p->func_id);
10438     }
10439
10440     /* Enable the function in the FW */
10441     storm_memset_vf_to_pf(sc, p->func_id, p->pf_id);
10442     storm_memset_func_en(sc, p->func_id, 1);
10443
10444     /* spq */
10445     if (p->func_flgs & FUNC_FLG_SPQ) {
10446         storm_memset_spq_addr(sc, p->spq_map, p->func_id);
10447         REG_WR(sc,
10448                (XSEM_REG_FAST_MEMORY + XSTORM_SPQ_PROD_OFFSET(p->func_id)),
10449                p->spq_prod);
10450     }
10451 }
10452
10453 /*
10454  * Calculates the sum of vn_min_rates.
10455  * It's needed for further normalizing of the min_rates.
10456  * Returns:
10457  *   sum of vn_min_rates.
10458  *     or
10459  *   0 - if all the min_rates are 0.
10460  * In the later case fainess algorithm should be deactivated.
10461  * If all min rates are not zero then those that are zeroes will be set to 1.
10462  */
10463 static void
10464 bxe_calc_vn_min(struct bxe_softc       *sc,
10465                 struct cmng_init_input *input)
10466 {
10467     uint32_t vn_cfg;
10468     uint32_t vn_min_rate;
10469     int all_zero = 1;
10470     int vn;
10471
10472     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10473         vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10474         vn_min_rate = (((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
10475                         FUNC_MF_CFG_MIN_BW_SHIFT) * 100);
10476
10477         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10478             /* skip hidden VNs */
10479             vn_min_rate = 0;
10480         } else if (!vn_min_rate) {
10481             /* If min rate is zero - set it to 100 */
10482             vn_min_rate = DEF_MIN_RATE;
10483         } else {
10484             all_zero = 0;
10485         }
10486
10487         input->vnic_min_rate[vn] = vn_min_rate;
10488     }
10489
10490     /* if ETS or all min rates are zeros - disable fairness */
10491     if (BXE_IS_ETS_ENABLED(sc)) {
10492         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10493         BLOGD(sc, DBG_LOAD, "Fairness disabled (ETS)\n");
10494     } else if (all_zero) {
10495         input->flags.cmng_enables &= ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10496         BLOGD(sc, DBG_LOAD,
10497               "Fariness disabled (all MIN values are zeroes)\n");
10498     } else {
10499         input->flags.cmng_enables |= CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
10500     }
10501 }
10502
10503 static inline uint16_t
10504 bxe_extract_max_cfg(struct bxe_softc *sc,
10505                     uint32_t         mf_cfg)
10506 {
10507     uint16_t max_cfg = ((mf_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
10508                         FUNC_MF_CFG_MAX_BW_SHIFT);
10509
10510     if (!max_cfg) {
10511         BLOGD(sc, DBG_LOAD, "Max BW configured to 0 - using 100 instead\n");
10512         max_cfg = 100;
10513     }
10514
10515     return (max_cfg);
10516 }
10517
10518 static void
10519 bxe_calc_vn_max(struct bxe_softc       *sc,
10520                 int                    vn,
10521                 struct cmng_init_input *input)
10522 {
10523     uint16_t vn_max_rate;
10524     uint32_t vn_cfg = sc->devinfo.mf_info.mf_config[vn];
10525     uint32_t max_cfg;
10526
10527     if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
10528         vn_max_rate = 0;
10529     } else {
10530         max_cfg = bxe_extract_max_cfg(sc, vn_cfg);
10531
10532         if (IS_MF_SI(sc)) {
10533             /* max_cfg in percents of linkspeed */
10534             vn_max_rate = ((sc->link_vars.line_speed * max_cfg) / 100);
10535         } else { /* SD modes */
10536             /* max_cfg is absolute in 100Mb units */
10537             vn_max_rate = (max_cfg * 100);
10538         }
10539     }
10540
10541     BLOGD(sc, DBG_LOAD, "vn %d: vn_max_rate %d\n", vn, vn_max_rate);
10542
10543     input->vnic_max_rate[vn] = vn_max_rate;
10544 }
10545
10546 static void
10547 bxe_cmng_fns_init(struct bxe_softc *sc,
10548                   uint8_t          read_cfg,
10549                   uint8_t          cmng_type)
10550 {
10551     struct cmng_init_input input;
10552     int vn;
10553
10554     memset(&input, 0, sizeof(struct cmng_init_input));
10555
10556     input.port_rate = sc->link_vars.line_speed;
10557
10558     if (cmng_type == CMNG_FNS_MINMAX) {
10559         /* read mf conf from shmem */
10560         if (read_cfg) {
10561             bxe_read_mf_cfg(sc);
10562         }
10563
10564         /* get VN min rate and enable fairness if not 0 */
10565         bxe_calc_vn_min(sc, &input);
10566
10567         /* get VN max rate */
10568         if (sc->port.pmf) {
10569             for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10570                 bxe_calc_vn_max(sc, vn, &input);
10571             }
10572         }
10573
10574         /* always enable rate shaping and fairness */
10575         input.flags.cmng_enables |= CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
10576
10577         ecore_init_cmng(&input, &sc->cmng);
10578         return;
10579     }
10580
10581     /* rate shaping and fairness are disabled */
10582     BLOGD(sc, DBG_LOAD, "rate shaping and fairness have been disabled\n");
10583 }
10584
10585 static int
10586 bxe_get_cmng_fns_mode(struct bxe_softc *sc)
10587 {
10588     if (CHIP_REV_IS_SLOW(sc)) {
10589         return (CMNG_FNS_NONE);
10590     }
10591
10592     if (IS_MF(sc)) {
10593         return (CMNG_FNS_MINMAX);
10594     }
10595
10596     return (CMNG_FNS_NONE);
10597 }
10598
10599 static void
10600 storm_memset_cmng(struct bxe_softc *sc,
10601                   struct cmng_init *cmng,
10602                   uint8_t          port)
10603 {
10604     int vn;
10605     int func;
10606     uint32_t addr;
10607     size_t size;
10608
10609     addr = (BAR_XSTRORM_INTMEM +
10610             XSTORM_CMNG_PER_PORT_VARS_OFFSET(port));
10611     size = sizeof(struct cmng_struct_per_port);
10612     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)&cmng->port);
10613
10614     for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
10615         func = func_by_vn(sc, vn);
10616
10617         addr = (BAR_XSTRORM_INTMEM +
10618                 XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func));
10619         size = sizeof(struct rate_shaping_vars_per_vn);
10620         ecore_storm_memset_struct(sc, addr, size,
10621                                   (uint32_t *)&cmng->vnic.vnic_max_rate[vn]);
10622
10623         addr = (BAR_XSTRORM_INTMEM +
10624                 XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func));
10625         size = sizeof(struct fairness_vars_per_vn);
10626         ecore_storm_memset_struct(sc, addr, size,
10627                                   (uint32_t *)&cmng->vnic.vnic_min_rate[vn]);
10628     }
10629 }
10630
10631 static void
10632 bxe_pf_init(struct bxe_softc *sc)
10633 {
10634     struct bxe_func_init_params func_init = { 0 };
10635     struct event_ring_data eq_data = { { 0 } };
10636     uint16_t flags;
10637
10638     if (!CHIP_IS_E1x(sc)) {
10639         /* reset IGU PF statistics: MSIX + ATTN */
10640         /* PF */
10641         REG_WR(sc,
10642                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10643                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10644                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10645                0);
10646         /* ATTN */
10647         REG_WR(sc,
10648                (IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
10649                 (BXE_IGU_STAS_MSG_VF_CNT * 4) +
10650                 (BXE_IGU_STAS_MSG_PF_CNT * 4) +
10651                 ((CHIP_IS_MODE_4_PORT(sc) ? SC_FUNC(sc) : SC_VN(sc)) * 4)),
10652                0);
10653     }
10654
10655     /* function setup flags */
10656     flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
10657
10658     /*
10659      * This flag is relevant for E1x only.
10660      * E2 doesn't have a TPA configuration in a function level.
10661      */
10662     flags |= (sc->ifnet->if_capenable & IFCAP_LRO) ? FUNC_FLG_TPA : 0;
10663
10664     func_init.func_flgs = flags;
10665     func_init.pf_id     = SC_FUNC(sc);
10666     func_init.func_id   = SC_FUNC(sc);
10667     func_init.spq_map   = sc->spq_dma.paddr;
10668     func_init.spq_prod  = sc->spq_prod_idx;
10669
10670     bxe_func_init(sc, &func_init);
10671
10672     memset(&sc->cmng, 0, sizeof(struct cmng_struct_per_port));
10673
10674     /*
10675      * Congestion management values depend on the link rate.
10676      * There is no active link so initial link rate is set to 10Gbps.
10677      * When the link comes up the congestion management values are
10678      * re-calculated according to the actual link rate.
10679      */
10680     sc->link_vars.line_speed = SPEED_10000;
10681     bxe_cmng_fns_init(sc, TRUE, bxe_get_cmng_fns_mode(sc));
10682
10683     /* Only the PMF sets the HW */
10684     if (sc->port.pmf) {
10685         storm_memset_cmng(sc, &sc->cmng, SC_PORT(sc));
10686     }
10687
10688     /* init Event Queue - PCI bus guarantees correct endainity */
10689     eq_data.base_addr.hi = U64_HI(sc->eq_dma.paddr);
10690     eq_data.base_addr.lo = U64_LO(sc->eq_dma.paddr);
10691     eq_data.producer     = sc->eq_prod;
10692     eq_data.index_id     = HC_SP_INDEX_EQ_CONS;
10693     eq_data.sb_id        = DEF_SB_ID;
10694     storm_memset_eq_data(sc, &eq_data, SC_FUNC(sc));
10695 }
10696
10697 static void
10698 bxe_hc_int_enable(struct bxe_softc *sc)
10699 {
10700     int port = SC_PORT(sc);
10701     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10702     uint32_t val = REG_RD(sc, addr);
10703     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10704     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10705                            (sc->intr_count == 1)) ? TRUE : FALSE;
10706     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10707
10708     if (msix) {
10709         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10710                  HC_CONFIG_0_REG_INT_LINE_EN_0);
10711         val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10712                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10713         if (single_msix) {
10714             val |= HC_CONFIG_0_REG_SINGLE_ISR_EN_0;
10715         }
10716     } else if (msi) {
10717         val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
10718         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10719                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10720                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10721     } else {
10722         val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10723                 HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10724                 HC_CONFIG_0_REG_INT_LINE_EN_0 |
10725                 HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10726
10727         if (!CHIP_IS_E1(sc)) {
10728             BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n",
10729                   val, port, addr);
10730
10731             REG_WR(sc, addr, val);
10732
10733             val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
10734         }
10735     }
10736
10737     if (CHIP_IS_E1(sc)) {
10738         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0x1FFFF);
10739     }
10740
10741     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x) mode %s\n",
10742           val, port, addr, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10743
10744     REG_WR(sc, addr, val);
10745
10746     /* ensure that HC_CONFIG is written before leading/trailing edge config */
10747     mb();
10748
10749     if (!CHIP_IS_E1(sc)) {
10750         /* init leading/trailing edge */
10751         if (IS_MF(sc)) {
10752             val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10753             if (sc->port.pmf) {
10754                 /* enable nig and gpio3 attention */
10755                 val |= 0x1100;
10756             }
10757         } else {
10758             val = 0xffff;
10759         }
10760
10761         REG_WR(sc, (HC_REG_TRAILING_EDGE_0 + port*8), val);
10762         REG_WR(sc, (HC_REG_LEADING_EDGE_0 + port*8), val);
10763     }
10764
10765     /* make sure that interrupts are indeed enabled from here on */
10766     mb();
10767 }
10768
10769 static void
10770 bxe_igu_int_enable(struct bxe_softc *sc)
10771 {
10772     uint32_t val;
10773     uint8_t msix = (sc->interrupt_mode == INTR_MODE_MSIX) ? TRUE : FALSE;
10774     uint8_t single_msix = ((sc->interrupt_mode == INTR_MODE_MSIX) &&
10775                            (sc->intr_count == 1)) ? TRUE : FALSE;
10776     uint8_t msi = (sc->interrupt_mode == INTR_MODE_MSI) ? TRUE : FALSE;
10777
10778     val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10779
10780     if (msix) {
10781         val &= ~(IGU_PF_CONF_INT_LINE_EN |
10782                  IGU_PF_CONF_SINGLE_ISR_EN);
10783         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10784                 IGU_PF_CONF_ATTN_BIT_EN);
10785         if (single_msix) {
10786             val |= IGU_PF_CONF_SINGLE_ISR_EN;
10787         }
10788     } else if (msi) {
10789         val &= ~IGU_PF_CONF_INT_LINE_EN;
10790         val |= (IGU_PF_CONF_MSI_MSIX_EN |
10791                 IGU_PF_CONF_ATTN_BIT_EN |
10792                 IGU_PF_CONF_SINGLE_ISR_EN);
10793     } else {
10794         val &= ~IGU_PF_CONF_MSI_MSIX_EN;
10795         val |= (IGU_PF_CONF_INT_LINE_EN |
10796                 IGU_PF_CONF_ATTN_BIT_EN |
10797                 IGU_PF_CONF_SINGLE_ISR_EN);
10798     }
10799
10800     /* clean previous status - need to configure igu prior to ack*/
10801     if ((!msix) || single_msix) {
10802         REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10803         bxe_ack_int(sc);
10804     }
10805
10806     val |= IGU_PF_CONF_FUNC_EN;
10807
10808     BLOGD(sc, DBG_INTR, "write 0x%x to IGU mode %s\n",
10809           val, ((msix) ? "MSI-X" : ((msi) ? "MSI" : "INTx")));
10810
10811     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10812
10813     mb();
10814
10815     /* init leading/trailing edge */
10816     if (IS_MF(sc)) {
10817         val = (0xee0f | (1 << (SC_VN(sc) + 4)));
10818         if (sc->port.pmf) {
10819             /* enable nig and gpio3 attention */
10820             val |= 0x1100;
10821         }
10822     } else {
10823         val = 0xffff;
10824     }
10825
10826     REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, val);
10827     REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, val);
10828
10829     /* make sure that interrupts are indeed enabled from here on */
10830     mb();
10831 }
10832
10833 static void
10834 bxe_int_enable(struct bxe_softc *sc)
10835 {
10836     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10837         bxe_hc_int_enable(sc);
10838     } else {
10839         bxe_igu_int_enable(sc);
10840     }
10841 }
10842
10843 static void
10844 bxe_hc_int_disable(struct bxe_softc *sc)
10845 {
10846     int port = SC_PORT(sc);
10847     uint32_t addr = (port) ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
10848     uint32_t val = REG_RD(sc, addr);
10849
10850     /*
10851      * In E1 we must use only PCI configuration space to disable MSI/MSIX
10852      * capablility. It's forbidden to disable IGU_PF_CONF_MSI_MSIX_EN in HC
10853      * block
10854      */
10855     if (CHIP_IS_E1(sc)) {
10856         /*
10857          * Since IGU_PF_CONF_MSI_MSIX_EN still always on use mask register
10858          * to prevent from HC sending interrupts after we exit the function
10859          */
10860         REG_WR(sc, (HC_REG_INT_MASK + port*4), 0);
10861
10862         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10863                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10864                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10865     } else {
10866         val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
10867                  HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
10868                  HC_CONFIG_0_REG_INT_LINE_EN_0 |
10869                  HC_CONFIG_0_REG_ATTN_BIT_EN_0);
10870     }
10871
10872     BLOGD(sc, DBG_INTR, "write %x to HC %d (addr 0x%x)\n", val, port, addr);
10873
10874     /* flush all outstanding writes */
10875     mb();
10876
10877     REG_WR(sc, addr, val);
10878     if (REG_RD(sc, addr) != val) {
10879         BLOGE(sc, "proper val not read from HC IGU!\n");
10880     }
10881 }
10882
10883 static void
10884 bxe_igu_int_disable(struct bxe_softc *sc)
10885 {
10886     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
10887
10888     val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
10889              IGU_PF_CONF_INT_LINE_EN |
10890              IGU_PF_CONF_ATTN_BIT_EN);
10891
10892     BLOGD(sc, DBG_INTR, "write %x to IGU\n", val);
10893
10894     /* flush all outstanding writes */
10895     mb();
10896
10897     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
10898     if (REG_RD(sc, IGU_REG_PF_CONFIGURATION) != val) {
10899         BLOGE(sc, "proper val not read from IGU!\n");
10900     }
10901 }
10902
10903 static void
10904 bxe_int_disable(struct bxe_softc *sc)
10905 {
10906     if (sc->devinfo.int_block == INT_BLOCK_HC) {
10907         bxe_hc_int_disable(sc);
10908     } else {
10909         bxe_igu_int_disable(sc);
10910     }
10911 }
10912
10913 static void
10914 bxe_nic_init(struct bxe_softc *sc,
10915              int              load_code)
10916 {
10917     int i;
10918
10919     for (i = 0; i < sc->num_queues; i++) {
10920         bxe_init_eth_fp(sc, i);
10921     }
10922
10923     rmb(); /* ensure status block indices were read */
10924
10925     bxe_init_rx_rings(sc);
10926     bxe_init_tx_rings(sc);
10927
10928     if (IS_VF(sc)) {
10929         return;
10930     }
10931
10932     /* initialize MOD_ABS interrupts */
10933     elink_init_mod_abs_int(sc, &sc->link_vars,
10934                            sc->devinfo.chip_id,
10935                            sc->devinfo.shmem_base,
10936                            sc->devinfo.shmem2_base,
10937                            SC_PORT(sc));
10938
10939     bxe_init_def_sb(sc);
10940     bxe_update_dsb_idx(sc);
10941     bxe_init_sp_ring(sc);
10942     bxe_init_eq_ring(sc);
10943     bxe_init_internal(sc, load_code);
10944     bxe_pf_init(sc);
10945     bxe_stats_init(sc);
10946
10947     /* flush all before enabling interrupts */
10948     mb();
10949
10950     bxe_int_enable(sc);
10951
10952     /* check for SPIO5 */
10953     bxe_attn_int_deasserted0(sc,
10954                              REG_RD(sc,
10955                                     (MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
10956                                      SC_PORT(sc)*4)) &
10957                              AEU_INPUTS_ATTN_BITS_SPIO5);
10958 }
10959
10960 static inline void
10961 bxe_init_objs(struct bxe_softc *sc)
10962 {
10963     /* mcast rules must be added to tx if tx switching is enabled */
10964     ecore_obj_type o_type =
10965         (sc->flags & BXE_TX_SWITCHING) ? ECORE_OBJ_TYPE_RX_TX :
10966                                          ECORE_OBJ_TYPE_RX;
10967
10968     /* RX_MODE controlling object */
10969     ecore_init_rx_mode_obj(sc, &sc->rx_mode_obj);
10970
10971     /* multicast configuration controlling object */
10972     ecore_init_mcast_obj(sc,
10973                          &sc->mcast_obj,
10974                          sc->fp[0].cl_id,
10975                          sc->fp[0].index,
10976                          SC_FUNC(sc),
10977                          SC_FUNC(sc),
10978                          BXE_SP(sc, mcast_rdata),
10979                          BXE_SP_MAPPING(sc, mcast_rdata),
10980                          ECORE_FILTER_MCAST_PENDING,
10981                          &sc->sp_state,
10982                          o_type);
10983
10984     /* Setup CAM credit pools */
10985     ecore_init_mac_credit_pool(sc,
10986                                &sc->macs_pool,
10987                                SC_FUNC(sc),
10988                                CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10989                                                  VNICS_PER_PATH(sc));
10990
10991     ecore_init_vlan_credit_pool(sc,
10992                                 &sc->vlans_pool,
10993                                 SC_ABS_FUNC(sc) >> 1,
10994                                 CHIP_IS_E1x(sc) ? VNICS_PER_PORT(sc) :
10995                                                   VNICS_PER_PATH(sc));
10996
10997     /* RSS configuration object */
10998     ecore_init_rss_config_obj(sc,
10999                               &sc->rss_conf_obj,
11000                               sc->fp[0].cl_id,
11001                               sc->fp[0].index,
11002                               SC_FUNC(sc),
11003                               SC_FUNC(sc),
11004                               BXE_SP(sc, rss_rdata),
11005                               BXE_SP_MAPPING(sc, rss_rdata),
11006                               ECORE_FILTER_RSS_CONF_PENDING,
11007                               &sc->sp_state, ECORE_OBJ_TYPE_RX);
11008 }
11009
11010 /*
11011  * Initialize the function. This must be called before sending CLIENT_SETUP
11012  * for the first client.
11013  */
11014 static inline int
11015 bxe_func_start(struct bxe_softc *sc)
11016 {
11017     struct ecore_func_state_params func_params = { NULL };
11018     struct ecore_func_start_params *start_params = &func_params.params.start;
11019
11020     /* Prepare parameters for function state transitions */
11021     bit_set(&func_params.ramrod_flags, RAMROD_COMP_WAIT);
11022
11023     func_params.f_obj = &sc->func_obj;
11024     func_params.cmd = ECORE_F_CMD_START;
11025
11026     /* Function parameters */
11027     start_params->mf_mode     = sc->devinfo.mf_info.mf_mode;
11028     start_params->sd_vlan_tag = OVLAN(sc);
11029
11030     if (CHIP_IS_E2(sc) || CHIP_IS_E3(sc)) {
11031         start_params->network_cos_mode = STATIC_COS;
11032     } else { /* CHIP_IS_E1X */
11033         start_params->network_cos_mode = FW_WRR;
11034     }
11035
11036     start_params->gre_tunnel_mode = 0;
11037     start_params->gre_tunnel_rss  = 0;
11038
11039     return (ecore_func_state_change(sc, &func_params));
11040 }
11041
11042 static int
11043 bxe_set_power_state(struct bxe_softc *sc,
11044                     uint8_t          state)
11045 {
11046     uint16_t pmcsr;
11047
11048     /* If there is no power capability, silently succeed */
11049     if (!(sc->devinfo.pcie_cap_flags & BXE_PM_CAPABLE_FLAG)) {
11050         BLOGW(sc, "No power capability\n");
11051         return (0);
11052     }
11053
11054     pmcsr = pci_read_config(sc->dev,
11055                             (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11056                             2);
11057
11058     switch (state) {
11059     case PCI_PM_D0:
11060         pci_write_config(sc->dev,
11061                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11062                          ((pmcsr & ~PCIM_PSTAT_DMASK) | PCIM_PSTAT_PME), 2);
11063
11064         if (pmcsr & PCIM_PSTAT_DMASK) {
11065             /* delay required during transition out of D3hot */
11066             DELAY(20000);
11067         }
11068
11069         break;
11070
11071     case PCI_PM_D3hot:
11072         /* XXX if there are other clients above don't shut down the power */
11073
11074         /* don't shut down the power for emulation and FPGA */
11075         if (CHIP_REV_IS_SLOW(sc)) {
11076             return (0);
11077         }
11078
11079         pmcsr &= ~PCIM_PSTAT_DMASK;
11080         pmcsr |= PCIM_PSTAT_D3;
11081
11082         if (sc->wol) {
11083             pmcsr |= PCIM_PSTAT_PMEENABLE;
11084         }
11085
11086         pci_write_config(sc->dev,
11087                          (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS),
11088                          pmcsr, 4);
11089
11090         /*
11091          * No more memory access after this point until device is brought back
11092          * to D0 state.
11093          */
11094         break;
11095
11096     default:
11097         BLOGE(sc, "Can't support PCI power state = %d\n", state);
11098         return (-1);
11099     }
11100
11101     return (0);
11102 }
11103
11104
11105 /* return true if succeeded to acquire the lock */
11106 static uint8_t
11107 bxe_trylock_hw_lock(struct bxe_softc *sc,
11108                     uint32_t         resource)
11109 {
11110     uint32_t lock_status;
11111     uint32_t resource_bit = (1 << resource);
11112     int func = SC_FUNC(sc);
11113     uint32_t hw_lock_control_reg;
11114
11115     BLOGD(sc, DBG_LOAD, "Trying to take a resource lock 0x%x\n", resource);
11116
11117     /* Validating that the resource is within range */
11118     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
11119         BLOGD(sc, DBG_LOAD,
11120               "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
11121               resource, HW_LOCK_MAX_RESOURCE_VALUE);
11122         return (FALSE);
11123     }
11124
11125     if (func <= 5) {
11126         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
11127     } else {
11128         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
11129     }
11130
11131     /* try to acquire the lock */
11132     REG_WR(sc, hw_lock_control_reg + 4, resource_bit);
11133     lock_status = REG_RD(sc, hw_lock_control_reg);
11134     if (lock_status & resource_bit) {
11135         return (TRUE);
11136     }
11137
11138     BLOGE(sc, "Failed to get a resource lock 0x%x\n", resource);
11139
11140     return (FALSE);
11141 }
11142
11143 /*
11144  * Get the recovery leader resource id according to the engine this function
11145  * belongs to. Currently only only 2 engines is supported.
11146  */
11147 static int
11148 bxe_get_leader_lock_resource(struct bxe_softc *sc)
11149 {
11150     if (SC_PATH(sc)) {
11151         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_1);
11152     } else {
11153         return (HW_LOCK_RESOURCE_RECOVERY_LEADER_0);
11154     }
11155 }
11156
11157 /* try to acquire a leader lock for current engine */
11158 static uint8_t
11159 bxe_trylock_leader_lock(struct bxe_softc *sc)
11160 {
11161     return (bxe_trylock_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11162 }
11163
11164 static int
11165 bxe_release_leader_lock(struct bxe_softc *sc)
11166 {
11167     return (bxe_release_hw_lock(sc, bxe_get_leader_lock_resource(sc)));
11168 }
11169
11170 /* close gates #2, #3 and #4 */
11171 static void
11172 bxe_set_234_gates(struct bxe_softc *sc,
11173                   uint8_t          close)
11174 {
11175     uint32_t val;
11176
11177     /* gates #2 and #4a are closed/opened for "not E1" only */
11178     if (!CHIP_IS_E1(sc)) {
11179         /* #4 */
11180         REG_WR(sc, PXP_REG_HST_DISCARD_DOORBELLS, !!close);
11181         /* #2 */
11182         REG_WR(sc, PXP_REG_HST_DISCARD_INTERNAL_WRITES, !!close);
11183     }
11184
11185     /* #3 */
11186     if (CHIP_IS_E1x(sc)) {
11187         /* prevent interrupts from HC on both ports */
11188         val = REG_RD(sc, HC_REG_CONFIG_1);
11189         REG_WR(sc, HC_REG_CONFIG_1,
11190                (!close) ? (val | HC_CONFIG_1_REG_BLOCK_DISABLE_1) :
11191                (val & ~(uint32_t)HC_CONFIG_1_REG_BLOCK_DISABLE_1));
11192
11193         val = REG_RD(sc, HC_REG_CONFIG_0);
11194         REG_WR(sc, HC_REG_CONFIG_0,
11195                (!close) ? (val | HC_CONFIG_0_REG_BLOCK_DISABLE_0) :
11196                (val & ~(uint32_t)HC_CONFIG_0_REG_BLOCK_DISABLE_0));
11197     } else {
11198         /* Prevent incomming interrupts in IGU */
11199         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
11200
11201         REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION,
11202                (!close) ?
11203                (val | IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE) :
11204                (val & ~(uint32_t)IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE));
11205     }
11206
11207     BLOGD(sc, DBG_LOAD, "%s gates #2, #3 and #4\n",
11208           close ? "closing" : "opening");
11209
11210     wmb();
11211 }
11212
11213 /* poll for pending writes bit, it should get cleared in no more than 1s */
11214 static int
11215 bxe_er_poll_igu_vq(struct bxe_softc *sc)
11216 {
11217     uint32_t cnt = 1000;
11218     uint32_t pend_bits = 0;
11219
11220     do {
11221         pend_bits = REG_RD(sc, IGU_REG_PENDING_BITS_STATUS);
11222
11223         if (pend_bits == 0) {
11224             break;
11225         }
11226
11227         DELAY(1000);
11228     } while (--cnt > 0);
11229
11230     if (cnt == 0) {
11231         BLOGE(sc, "Still pending IGU requests bits=0x%08x!\n", pend_bits);
11232         return (-1);
11233     }
11234
11235     return (0);
11236 }
11237
11238 #define SHARED_MF_CLP_MAGIC  0x80000000 /* 'magic' bit */
11239
11240 static void
11241 bxe_clp_reset_prep(struct bxe_softc *sc,
11242                    uint32_t         *magic_val)
11243 {
11244     /* Do some magic... */
11245     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11246     *magic_val = val & SHARED_MF_CLP_MAGIC;
11247     MFCFG_WR(sc, shared_mf_config.clp_mb, val | SHARED_MF_CLP_MAGIC);
11248 }
11249
11250 /* restore the value of the 'magic' bit */
11251 static void
11252 bxe_clp_reset_done(struct bxe_softc *sc,
11253                    uint32_t         magic_val)
11254 {
11255     /* Restore the 'magic' bit value... */
11256     uint32_t val = MFCFG_RD(sc, shared_mf_config.clp_mb);
11257     MFCFG_WR(sc, shared_mf_config.clp_mb,
11258               (val & (~SHARED_MF_CLP_MAGIC)) | magic_val);
11259 }
11260
11261 /* prepare for MCP reset, takes care of CLP configurations */
11262 static void
11263 bxe_reset_mcp_prep(struct bxe_softc *sc,
11264                    uint32_t         *magic_val)
11265 {
11266     uint32_t shmem;
11267     uint32_t validity_offset;
11268
11269     /* set `magic' bit in order to save MF config */
11270     if (!CHIP_IS_E1(sc)) {
11271         bxe_clp_reset_prep(sc, magic_val);
11272     }
11273
11274     /* get shmem offset */
11275     shmem = REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11276     validity_offset =
11277         offsetof(struct shmem_region, validity_map[SC_PORT(sc)]);
11278
11279     /* Clear validity map flags */
11280     if (shmem > 0) {
11281         REG_WR(sc, shmem + validity_offset, 0);
11282     }
11283 }
11284
11285 #define MCP_TIMEOUT      5000   /* 5 seconds (in ms) */
11286 #define MCP_ONE_TIMEOUT  100    /* 100 ms */
11287
11288 static void
11289 bxe_mcp_wait_one(struct bxe_softc *sc)
11290 {
11291     /* special handling for emulation and FPGA (10 times longer) */
11292     if (CHIP_REV_IS_SLOW(sc)) {
11293         DELAY((MCP_ONE_TIMEOUT*10) * 1000);
11294     } else {
11295         DELAY((MCP_ONE_TIMEOUT) * 1000);
11296     }
11297 }
11298
11299 /* initialize shmem_base and waits for validity signature to appear */
11300 static int
11301 bxe_init_shmem(struct bxe_softc *sc)
11302 {
11303     int cnt = 0;
11304     uint32_t val = 0;
11305
11306     do {
11307         sc->devinfo.shmem_base     =
11308         sc->link_params.shmem_base =
11309             REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
11310
11311         if (sc->devinfo.shmem_base) {
11312             val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
11313             if (val & SHR_MEM_VALIDITY_MB)
11314                 return (0);
11315         }
11316
11317         bxe_mcp_wait_one(sc);
11318
11319     } while (cnt++ < (MCP_TIMEOUT / MCP_ONE_TIMEOUT));
11320
11321     BLOGE(sc, "BAD MCP validity signature\n");
11322
11323     return (-1);
11324 }
11325
11326 static int
11327 bxe_reset_mcp_comp(struct bxe_softc *sc,
11328                    uint32_t         magic_val)
11329 {
11330     int rc = bxe_init_shmem(sc);
11331
11332     /* Restore the `magic' bit value */
11333     if (!CHIP_IS_E1(sc)) {
11334         bxe_clp_reset_done(sc, magic_val);
11335     }
11336
11337     return (rc);
11338 }
11339
11340 static void
11341 bxe_pxp_prep(struct bxe_softc *sc)
11342 {
11343     if (!CHIP_IS_E1(sc)) {
11344         REG_WR(sc, PXP2_REG_RD_START_INIT, 0);
11345         REG_WR(sc, PXP2_REG_RQ_RBC_DONE, 0);
11346         wmb();
11347     }
11348 }
11349
11350 /*
11351  * Reset the whole chip except for:
11352  *      - PCIE core
11353  *      - PCI Glue, PSWHST, PXP/PXP2 RF (all controlled by one reset bit)
11354  *      - IGU
11355  *      - MISC (including AEU)
11356  *      - GRC
11357  *      - RBCN, RBCP
11358  */
11359 static void
11360 bxe_process_kill_chip_reset(struct bxe_softc *sc,
11361                             uint8_t          global)
11362 {
11363     uint32_t not_reset_mask1, reset_mask1, not_reset_mask2, reset_mask2;
11364     uint32_t global_bits2, stay_reset2;
11365
11366     /*
11367      * Bits that have to be set in reset_mask2 if we want to reset 'global'
11368      * (per chip) blocks.
11369      */
11370     global_bits2 =
11371         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CPU |
11372         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_CMN_CORE;
11373
11374     /*
11375      * Don't reset the following blocks.
11376      * Important: per port blocks (such as EMAC, BMAC, UMAC) can't be
11377      *            reset, as in 4 port device they might still be owned
11378      *            by the MCP (there is only one leader per path).
11379      */
11380     not_reset_mask1 =
11381         MISC_REGISTERS_RESET_REG_1_RST_HC |
11382         MISC_REGISTERS_RESET_REG_1_RST_PXPV |
11383         MISC_REGISTERS_RESET_REG_1_RST_PXP;
11384
11385     not_reset_mask2 =
11386         MISC_REGISTERS_RESET_REG_2_RST_PCI_MDIO |
11387         MISC_REGISTERS_RESET_REG_2_RST_EMAC0_HARD_CORE |
11388         MISC_REGISTERS_RESET_REG_2_RST_EMAC1_HARD_CORE |
11389         MISC_REGISTERS_RESET_REG_2_RST_MISC_CORE |
11390         MISC_REGISTERS_RESET_REG_2_RST_RBCN |
11391         MISC_REGISTERS_RESET_REG_2_RST_GRC  |
11392         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_RESET_REG_HARD_CORE |
11393         MISC_REGISTERS_RESET_REG_2_RST_MCP_N_HARD_CORE_RST_B |
11394         MISC_REGISTERS_RESET_REG_2_RST_ATC |
11395         MISC_REGISTERS_RESET_REG_2_PGLC |
11396         MISC_REGISTERS_RESET_REG_2_RST_BMAC0 |
11397         MISC_REGISTERS_RESET_REG_2_RST_BMAC1 |
11398         MISC_REGISTERS_RESET_REG_2_RST_EMAC0 |
11399         MISC_REGISTERS_RESET_REG_2_RST_EMAC1 |
11400         MISC_REGISTERS_RESET_REG_2_UMAC0 |
11401         MISC_REGISTERS_RESET_REG_2_UMAC1;
11402
11403     /*
11404      * Keep the following blocks in reset:
11405      *  - all xxMACs are handled by the elink code.
11406      */
11407     stay_reset2 =
11408         MISC_REGISTERS_RESET_REG_2_XMAC |
11409         MISC_REGISTERS_RESET_REG_2_XMAC_SOFT;
11410
11411     /* Full reset masks according to the chip */
11412     reset_mask1 = 0xffffffff;
11413
11414     if (CHIP_IS_E1(sc))
11415         reset_mask2 = 0xffff;
11416     else if (CHIP_IS_E1H(sc))
11417         reset_mask2 = 0x1ffff;
11418     else if (CHIP_IS_E2(sc))
11419         reset_mask2 = 0xfffff;
11420     else /* CHIP_IS_E3 */
11421         reset_mask2 = 0x3ffffff;
11422
11423     /* Don't reset global blocks unless we need to */
11424     if (!global)
11425         reset_mask2 &= ~global_bits2;
11426
11427     /*
11428      * In case of attention in the QM, we need to reset PXP
11429      * (MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR) before QM
11430      * because otherwise QM reset would release 'close the gates' shortly
11431      * before resetting the PXP, then the PSWRQ would send a write
11432      * request to PGLUE. Then when PXP is reset, PGLUE would try to
11433      * read the payload data from PSWWR, but PSWWR would not
11434      * respond. The write queue in PGLUE would stuck, dmae commands
11435      * would not return. Therefore it's important to reset the second
11436      * reset register (containing the
11437      * MISC_REGISTERS_RESET_REG_2_RST_PXP_RQ_RD_WR bit) before the
11438      * first one (containing the MISC_REGISTERS_RESET_REG_1_RST_QM
11439      * bit).
11440      */
11441     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR,
11442            reset_mask2 & (~not_reset_mask2));
11443
11444     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
11445            reset_mask1 & (~not_reset_mask1));
11446
11447     mb();
11448     wmb();
11449
11450     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET,
11451            reset_mask2 & (~stay_reset2));
11452
11453     mb();
11454     wmb();
11455
11456     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, reset_mask1);
11457     wmb();
11458 }
11459
11460 static int
11461 bxe_process_kill(struct bxe_softc *sc,
11462                  uint8_t          global)
11463 {
11464     int cnt = 1000;
11465     uint32_t val = 0;
11466     uint32_t sr_cnt, blk_cnt, port_is_idle_0, port_is_idle_1, pgl_exp_rom2;
11467     uint32_t tags_63_32 = 0;
11468
11469     /* Empty the Tetris buffer, wait for 1s */
11470     do {
11471         sr_cnt  = REG_RD(sc, PXP2_REG_RD_SR_CNT);
11472         blk_cnt = REG_RD(sc, PXP2_REG_RD_BLK_CNT);
11473         port_is_idle_0 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_0);
11474         port_is_idle_1 = REG_RD(sc, PXP2_REG_RD_PORT_IS_IDLE_1);
11475         pgl_exp_rom2 = REG_RD(sc, PXP2_REG_PGL_EXP_ROM2);
11476         if (CHIP_IS_E3(sc)) {
11477             tags_63_32 = REG_RD(sc, PGLUE_B_REG_TAGS_63_32);
11478         }
11479
11480         if ((sr_cnt == 0x7e) && (blk_cnt == 0xa0) &&
11481             ((port_is_idle_0 & 0x1) == 0x1) &&
11482             ((port_is_idle_1 & 0x1) == 0x1) &&
11483             (pgl_exp_rom2 == 0xffffffff) &&
11484             (!CHIP_IS_E3(sc) || (tags_63_32 == 0xffffffff)))
11485             break;
11486         DELAY(1000);
11487     } while (cnt-- > 0);
11488
11489     if (cnt <= 0) {
11490         BLOGE(sc, "ERROR: Tetris buffer didn't get empty or there "
11491                   "are still outstanding read requests after 1s! "
11492                   "sr_cnt=0x%08x, blk_cnt=0x%08x, port_is_idle_0=0x%08x, "
11493                   "port_is_idle_1=0x%08x, pgl_exp_rom2=0x%08x\n",
11494               sr_cnt, blk_cnt, port_is_idle_0,
11495               port_is_idle_1, pgl_exp_rom2);
11496         return (-1);
11497     }
11498
11499     mb();
11500
11501     /* Close gates #2, #3 and #4 */
11502     bxe_set_234_gates(sc, TRUE);
11503
11504     /* Poll for IGU VQs for 57712 and newer chips */
11505     if (!CHIP_IS_E1x(sc) && bxe_er_poll_igu_vq(sc)) {
11506         return (-1);
11507     }
11508
11509     /* XXX indicate that "process kill" is in progress to MCP */
11510
11511     /* clear "unprepared" bit */
11512     REG_WR(sc, MISC_REG_UNPREPARED, 0);
11513     mb();
11514
11515     /* Make sure all is written to the chip before the reset */
11516     wmb();
11517
11518     /*
11519      * Wait for 1ms to empty GLUE and PCI-E core queues,
11520      * PSWHST, GRC and PSWRD Tetris buffer.
11521      */
11522     DELAY(1000);
11523
11524     /* Prepare to chip reset: */
11525     /* MCP */
11526     if (global) {
11527         bxe_reset_mcp_prep(sc, &val);
11528     }
11529
11530     /* PXP */
11531     bxe_pxp_prep(sc);
11532     mb();
11533
11534     /* reset the chip */
11535     bxe_process_kill_chip_reset(sc, global);
11536     mb();
11537
11538     /* Recover after reset: */
11539     /* MCP */
11540     if (global && bxe_reset_mcp_comp(sc, val)) {
11541         return (-1);
11542     }
11543
11544     /* XXX add resetting the NO_MCP mode DB here */
11545
11546     /* Open the gates #2, #3 and #4 */
11547     bxe_set_234_gates(sc, FALSE);
11548
11549     /* XXX
11550      * IGU/AEU preparation bring back the AEU/IGU to a reset state
11551      * re-enable attentions
11552      */
11553
11554     return (0);
11555 }
11556
11557 static int
11558 bxe_leader_reset(struct bxe_softc *sc)
11559 {
11560     int rc = 0;
11561     uint8_t global = bxe_reset_is_global(sc);
11562     uint32_t load_code;
11563
11564     /*
11565      * If not going to reset MCP, load "fake" driver to reset HW while
11566      * driver is owner of the HW.
11567      */
11568     if (!global && !BXE_NOMCP(sc)) {
11569         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_REQ,
11570                                    DRV_MSG_CODE_LOAD_REQ_WITH_LFA);
11571         if (!load_code) {
11572             BLOGE(sc, "MCP response failure, aborting\n");
11573             rc = -1;
11574             goto exit_leader_reset;
11575         }
11576
11577         if ((load_code != FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) &&
11578             (load_code != FW_MSG_CODE_DRV_LOAD_COMMON)) {
11579             BLOGE(sc, "MCP unexpected response, aborting\n");
11580             rc = -1;
11581             goto exit_leader_reset2;
11582         }
11583
11584         load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
11585         if (!load_code) {
11586             BLOGE(sc, "MCP response failure, aborting\n");
11587             rc = -1;
11588             goto exit_leader_reset2;
11589         }
11590     }
11591
11592     /* try to recover after the failure */
11593     if (bxe_process_kill(sc, global)) {
11594         BLOGE(sc, "Something bad occurred on engine %d!\n", SC_PATH(sc));
11595         rc = -1;
11596         goto exit_leader_reset2;
11597     }
11598
11599     /*
11600      * Clear the RESET_IN_PROGRESS and RESET_GLOBAL bits and update the driver
11601      * state.
11602      */
11603     bxe_set_reset_done(sc);
11604     if (global) {
11605         bxe_clear_reset_global(sc);
11606     }
11607
11608 exit_leader_reset2:
11609
11610     /* unload "fake driver" if it was loaded */
11611     if (!global && !BXE_NOMCP(sc)) {
11612         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
11613         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
11614     }
11615
11616 exit_leader_reset:
11617
11618     sc->is_leader = 0;
11619     bxe_release_leader_lock(sc);
11620
11621     mb();
11622     return (rc);
11623 }
11624
11625 /*
11626  * prepare INIT transition, parameters configured:
11627  *   - HC configuration
11628  *   - Queue's CDU context
11629  */
11630 static void
11631 bxe_pf_q_prep_init(struct bxe_softc               *sc,
11632                    struct bxe_fastpath            *fp,
11633                    struct ecore_queue_init_params *init_params)
11634 {
11635     uint8_t cos;
11636     int cxt_index, cxt_offset;
11637
11638     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->rx.flags);
11639     bxe_set_bit(ECORE_Q_FLG_HC, &init_params->tx.flags);
11640
11641     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->rx.flags);
11642     bxe_set_bit(ECORE_Q_FLG_HC_EN, &init_params->tx.flags);
11643
11644     /* HC rate */
11645     init_params->rx.hc_rate =
11646         sc->hc_rx_ticks ? (1000000 / sc->hc_rx_ticks) : 0;
11647     init_params->tx.hc_rate =
11648         sc->hc_tx_ticks ? (1000000 / sc->hc_tx_ticks) : 0;
11649
11650     /* FW SB ID */
11651     init_params->rx.fw_sb_id = init_params->tx.fw_sb_id = fp->fw_sb_id;
11652
11653     /* CQ index among the SB indices */
11654     init_params->rx.sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11655     init_params->tx.sb_cq_index = HC_INDEX_ETH_FIRST_TX_CQ_CONS;
11656
11657     /* set maximum number of COSs supported by this queue */
11658     init_params->max_cos = sc->max_cos;
11659
11660     BLOGD(sc, DBG_LOAD, "fp %d setting queue params max cos to %d\n",
11661           fp->index, init_params->max_cos);
11662
11663     /* set the context pointers queue object */
11664     for (cos = FIRST_TX_COS_INDEX; cos < init_params->max_cos; cos++) {
11665         /* XXX change index/cid here if ever support multiple tx CoS */
11666         /* fp->txdata[cos]->cid */
11667         cxt_index = fp->index / ILT_PAGE_CIDS;
11668         cxt_offset = fp->index - (cxt_index * ILT_PAGE_CIDS);
11669         init_params->cxts[cos] = &sc->context[cxt_index].vcxt[cxt_offset].eth;
11670     }
11671 }
11672
11673 /* set flags that are common for the Tx-only and not normal connections */
11674 static unsigned long
11675 bxe_get_common_flags(struct bxe_softc    *sc,
11676                      struct bxe_fastpath *fp,
11677                      uint8_t             zero_stats)
11678 {
11679     unsigned long flags = 0;
11680
11681     /* PF driver will always initialize the Queue to an ACTIVE state */
11682     bxe_set_bit(ECORE_Q_FLG_ACTIVE, &flags);
11683
11684     /*
11685      * tx only connections collect statistics (on the same index as the
11686      * parent connection). The statistics are zeroed when the parent
11687      * connection is initialized.
11688      */
11689
11690     bxe_set_bit(ECORE_Q_FLG_STATS, &flags);
11691     if (zero_stats) {
11692         bxe_set_bit(ECORE_Q_FLG_ZERO_STATS, &flags);
11693     }
11694
11695     /*
11696      * tx only connections can support tx-switching, though their
11697      * CoS-ness doesn't survive the loopback
11698      */
11699     if (sc->flags & BXE_TX_SWITCHING) {
11700         bxe_set_bit(ECORE_Q_FLG_TX_SWITCH, &flags);
11701     }
11702
11703     bxe_set_bit(ECORE_Q_FLG_PCSUM_ON_PKT, &flags);
11704
11705     return (flags);
11706 }
11707
11708 static unsigned long
11709 bxe_get_q_flags(struct bxe_softc    *sc,
11710                 struct bxe_fastpath *fp,
11711                 uint8_t             leading)
11712 {
11713     unsigned long flags = 0;
11714
11715     if (IS_MF_SD(sc)) {
11716         bxe_set_bit(ECORE_Q_FLG_OV, &flags);
11717     }
11718
11719     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11720         bxe_set_bit(ECORE_Q_FLG_TPA, &flags);
11721         bxe_set_bit(ECORE_Q_FLG_TPA_IPV6, &flags);
11722 #if 0
11723         if (fp->mode == TPA_MODE_GRO)
11724             __set_bit(ECORE_Q_FLG_TPA_GRO, &flags);
11725 #endif
11726     }
11727
11728     if (leading) {
11729         bxe_set_bit(ECORE_Q_FLG_LEADING_RSS, &flags);
11730         bxe_set_bit(ECORE_Q_FLG_MCAST, &flags);
11731     }
11732
11733     bxe_set_bit(ECORE_Q_FLG_VLAN, &flags);
11734
11735 #if 0
11736     /* configure silent vlan removal */
11737     if (IS_MF_AFEX(sc)) {
11738         bxe_set_bit(ECORE_Q_FLG_SILENT_VLAN_REM, &flags);
11739     }
11740 #endif
11741
11742     /* merge with common flags */
11743     return (flags | bxe_get_common_flags(sc, fp, TRUE));
11744 }
11745
11746 static void
11747 bxe_pf_q_prep_general(struct bxe_softc                  *sc,
11748                       struct bxe_fastpath               *fp,
11749                       struct ecore_general_setup_params *gen_init,
11750                       uint8_t                           cos)
11751 {
11752     gen_init->stat_id = bxe_stats_id(fp);
11753     gen_init->spcl_id = fp->cl_id;
11754     gen_init->mtu = sc->mtu;
11755     gen_init->cos = cos;
11756 }
11757
11758 static void
11759 bxe_pf_rx_q_prep(struct bxe_softc              *sc,
11760                  struct bxe_fastpath           *fp,
11761                  struct rxq_pause_params       *pause,
11762                  struct ecore_rxq_setup_params *rxq_init)
11763 {
11764     uint8_t max_sge = 0;
11765     uint16_t sge_sz = 0;
11766     uint16_t tpa_agg_size = 0;
11767
11768     if (sc->ifnet->if_capenable & IFCAP_LRO) {
11769         pause->sge_th_lo = SGE_TH_LO(sc);
11770         pause->sge_th_hi = SGE_TH_HI(sc);
11771
11772         /* validate SGE ring has enough to cross high threshold */
11773         if (sc->dropless_fc &&
11774             (pause->sge_th_hi + FW_PREFETCH_CNT) >
11775             (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)) {
11776             BLOGW(sc, "sge ring threshold limit\n");
11777         }
11778
11779         /* minimum max_aggregation_size is 2*MTU (two full buffers) */
11780         tpa_agg_size = (2 * sc->mtu);
11781         if (tpa_agg_size < sc->max_aggregation_size) {
11782             tpa_agg_size = sc->max_aggregation_size;
11783         }
11784
11785         max_sge = SGE_PAGE_ALIGN(sc->mtu) >> SGE_PAGE_SHIFT;
11786         max_sge = ((max_sge + PAGES_PER_SGE - 1) &
11787                    (~(PAGES_PER_SGE - 1))) >> PAGES_PER_SGE_SHIFT;
11788         sge_sz = (uint16_t)min(SGE_PAGES, 0xffff);
11789     }
11790
11791     /* pause - not for e1 */
11792     if (!CHIP_IS_E1(sc)) {
11793         pause->bd_th_lo = BD_TH_LO(sc);
11794         pause->bd_th_hi = BD_TH_HI(sc);
11795
11796         pause->rcq_th_lo = RCQ_TH_LO(sc);
11797         pause->rcq_th_hi = RCQ_TH_HI(sc);
11798
11799         /* validate rings have enough entries to cross high thresholds */
11800         if (sc->dropless_fc &&
11801             pause->bd_th_hi + FW_PREFETCH_CNT >
11802             sc->rx_ring_size) {
11803             BLOGW(sc, "rx bd ring threshold limit\n");
11804         }
11805
11806         if (sc->dropless_fc &&
11807             pause->rcq_th_hi + FW_PREFETCH_CNT >
11808             RCQ_NUM_PAGES * RCQ_USABLE_PER_PAGE) {
11809             BLOGW(sc, "rcq ring threshold limit\n");
11810         }
11811
11812         pause->pri_map = 1;
11813     }
11814
11815     /* rxq setup */
11816     rxq_init->dscr_map   = fp->rx_dma.paddr;
11817     rxq_init->sge_map    = fp->rx_sge_dma.paddr;
11818     rxq_init->rcq_map    = fp->rcq_dma.paddr;
11819     rxq_init->rcq_np_map = (fp->rcq_dma.paddr + BCM_PAGE_SIZE);
11820
11821     /*
11822      * This should be a maximum number of data bytes that may be
11823      * placed on the BD (not including paddings).
11824      */
11825     rxq_init->buf_sz = (fp->rx_buf_size -
11826                         IP_HEADER_ALIGNMENT_PADDING);
11827
11828     rxq_init->cl_qzone_id     = fp->cl_qzone_id;
11829     rxq_init->tpa_agg_sz      = tpa_agg_size;
11830     rxq_init->sge_buf_sz      = sge_sz;
11831     rxq_init->max_sges_pkt    = max_sge;
11832     rxq_init->rss_engine_id   = SC_FUNC(sc);
11833     rxq_init->mcast_engine_id = SC_FUNC(sc);
11834
11835     /*
11836      * Maximum number or simultaneous TPA aggregation for this Queue.
11837      * For PF Clients it should be the maximum available number.
11838      * VF driver(s) may want to define it to a smaller value.
11839      */
11840     rxq_init->max_tpa_queues = MAX_AGG_QS(sc);
11841
11842     rxq_init->cache_line_log = BXE_RX_ALIGN_SHIFT;
11843     rxq_init->fw_sb_id = fp->fw_sb_id;
11844
11845     rxq_init->sb_cq_index = HC_INDEX_ETH_RX_CQ_CONS;
11846
11847     /*
11848      * configure silent vlan removal
11849      * if multi function mode is afex, then mask default vlan
11850      */
11851     if (IS_MF_AFEX(sc)) {
11852         rxq_init->silent_removal_value =
11853             sc->devinfo.mf_info.afex_def_vlan_tag;
11854         rxq_init->silent_removal_mask = EVL_VLID_MASK;
11855     }
11856 }
11857
11858 static void
11859 bxe_pf_tx_q_prep(struct bxe_softc              *sc,
11860                  struct bxe_fastpath           *fp,
11861                  struct ecore_txq_setup_params *txq_init,
11862                  uint8_t                       cos)
11863 {
11864     /*
11865      * XXX If multiple CoS is ever supported then each fastpath structure
11866      * will need to maintain tx producer/consumer/dma/etc values *per* CoS.
11867      * fp->txdata[cos]->tx_dma.paddr;
11868      */
11869     txq_init->dscr_map     = fp->tx_dma.paddr;
11870     txq_init->sb_cq_index  = HC_INDEX_ETH_FIRST_TX_CQ_CONS + cos;
11871     txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
11872     txq_init->fw_sb_id     = fp->fw_sb_id;
11873
11874     /*
11875      * set the TSS leading client id for TX classfication to the
11876      * leading RSS client id
11877      */
11878     txq_init->tss_leading_cl_id = BXE_FP(sc, 0, cl_id);
11879 }
11880
11881 /*
11882  * This function performs 2 steps in a queue state machine:
11883  *   1) RESET->INIT
11884  *   2) INIT->SETUP
11885  */
11886 static int
11887 bxe_setup_queue(struct bxe_softc    *sc,
11888                 struct bxe_fastpath *fp,
11889                 uint8_t             leading)
11890 {
11891     struct ecore_queue_state_params q_params = { NULL };
11892     struct ecore_queue_setup_params *setup_params =
11893                         &q_params.params.setup;
11894 #if 0
11895     struct ecore_queue_setup_tx_only_params *tx_only_params =
11896                         &q_params.params.tx_only;
11897     uint8_t tx_index;
11898 #endif
11899     int rc;
11900
11901     BLOGD(sc, DBG_LOAD, "setting up queue %d\n", fp->index);
11902
11903     bxe_ack_sb(sc, fp->igu_sb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
11904
11905     q_params.q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
11906
11907     /* we want to wait for completion in this context */
11908     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
11909
11910     /* prepare the INIT parameters */
11911     bxe_pf_q_prep_init(sc, fp, &q_params.params.init);
11912
11913     /* Set the command */
11914     q_params.cmd = ECORE_Q_CMD_INIT;
11915
11916     /* Change the state to INIT */
11917     rc = ecore_queue_state_change(sc, &q_params);
11918     if (rc) {
11919         BLOGE(sc, "Queue(%d) INIT failed\n", fp->index);
11920         return (rc);
11921     }
11922
11923     BLOGD(sc, DBG_LOAD, "init complete\n");
11924
11925     /* now move the Queue to the SETUP state */
11926     memset(setup_params, 0, sizeof(*setup_params));
11927
11928     /* set Queue flags */
11929     setup_params->flags = bxe_get_q_flags(sc, fp, leading);
11930
11931     /* set general SETUP parameters */
11932     bxe_pf_q_prep_general(sc, fp, &setup_params->gen_params,
11933                           FIRST_TX_COS_INDEX);
11934
11935     bxe_pf_rx_q_prep(sc, fp,
11936                      &setup_params->pause_params,
11937                      &setup_params->rxq_params);
11938
11939     bxe_pf_tx_q_prep(sc, fp,
11940                      &setup_params->txq_params,
11941                      FIRST_TX_COS_INDEX);
11942
11943     /* Set the command */
11944     q_params.cmd = ECORE_Q_CMD_SETUP;
11945
11946     /* change the state to SETUP */
11947     rc = ecore_queue_state_change(sc, &q_params);
11948     if (rc) {
11949         BLOGE(sc, "Queue(%d) SETUP failed\n", fp->index);
11950         return (rc);
11951     }
11952
11953 #if 0
11954     /* loop through the relevant tx-only indices */
11955     for (tx_index = FIRST_TX_ONLY_COS_INDEX;
11956          tx_index < sc->max_cos;
11957          tx_index++) {
11958         /* prepare and send tx-only ramrod*/
11959         rc = bxe_setup_tx_only(sc, fp, &q_params,
11960                                tx_only_params, tx_index, leading);
11961         if (rc) {
11962             BLOGE(sc, "Queue(%d.%d) TX_ONLY_SETUP failed\n",
11963                   fp->index, tx_index);
11964             return (rc);
11965         }
11966     }
11967 #endif
11968
11969     return (rc);
11970 }
11971
11972 static int
11973 bxe_setup_leading(struct bxe_softc *sc)
11974 {
11975     return (bxe_setup_queue(sc, &sc->fp[0], TRUE));
11976 }
11977
11978 static int
11979 bxe_config_rss_pf(struct bxe_softc            *sc,
11980                   struct ecore_rss_config_obj *rss_obj,
11981                   uint8_t                     config_hash)
11982 {
11983     struct ecore_config_rss_params params = { NULL };
11984     int i;
11985
11986     /*
11987      * Although RSS is meaningless when there is a single HW queue we
11988      * still need it enabled in order to have HW Rx hash generated.
11989      */
11990
11991     params.rss_obj = rss_obj;
11992
11993     bxe_set_bit(RAMROD_COMP_WAIT, &params.ramrod_flags);
11994
11995     bxe_set_bit(ECORE_RSS_MODE_REGULAR, &params.rss_flags);
11996
11997     /* RSS configuration */
11998     bxe_set_bit(ECORE_RSS_IPV4, &params.rss_flags);
11999     bxe_set_bit(ECORE_RSS_IPV4_TCP, &params.rss_flags);
12000     bxe_set_bit(ECORE_RSS_IPV6, &params.rss_flags);
12001     bxe_set_bit(ECORE_RSS_IPV6_TCP, &params.rss_flags);
12002     if (rss_obj->udp_rss_v4) {
12003         bxe_set_bit(ECORE_RSS_IPV4_UDP, &params.rss_flags);
12004     }
12005     if (rss_obj->udp_rss_v6) {
12006         bxe_set_bit(ECORE_RSS_IPV6_UDP, &params.rss_flags);
12007     }
12008
12009     /* Hash bits */
12010     params.rss_result_mask = MULTI_MASK;
12011
12012     memcpy(params.ind_table, rss_obj->ind_table, sizeof(params.ind_table));
12013
12014     if (config_hash) {
12015         /* RSS keys */
12016         for (i = 0; i < sizeof(params.rss_key) / 4; i++) {
12017             params.rss_key[i] = arc4random();
12018         }
12019
12020         bxe_set_bit(ECORE_RSS_SET_SRCH, &params.rss_flags);
12021     }
12022
12023     return (ecore_config_rss(sc, &params));
12024 }
12025
12026 static int
12027 bxe_config_rss_eth(struct bxe_softc *sc,
12028                    uint8_t          config_hash)
12029 {
12030     return (bxe_config_rss_pf(sc, &sc->rss_conf_obj, config_hash));
12031 }
12032
12033 static int
12034 bxe_init_rss_pf(struct bxe_softc *sc)
12035 {
12036     uint8_t num_eth_queues = BXE_NUM_ETH_QUEUES(sc);
12037     int i;
12038
12039     /*
12040      * Prepare the initial contents of the indirection table if
12041      * RSS is enabled
12042      */
12043     for (i = 0; i < sizeof(sc->rss_conf_obj.ind_table); i++) {
12044         sc->rss_conf_obj.ind_table[i] =
12045             (sc->fp->cl_id + (i % num_eth_queues));
12046     }
12047
12048     if (sc->udp_rss) {
12049         sc->rss_conf_obj.udp_rss_v4 = sc->rss_conf_obj.udp_rss_v6 = 1;
12050     }
12051
12052     /*
12053      * For 57710 and 57711 SEARCHER configuration (rss_keys) is
12054      * per-port, so if explicit configuration is needed, do it only
12055      * for a PMF.
12056      *
12057      * For 57712 and newer it's a per-function configuration.
12058      */
12059     return (bxe_config_rss_eth(sc, sc->port.pmf || !CHIP_IS_E1x(sc)));
12060 }
12061
12062 static int
12063 bxe_set_mac_one(struct bxe_softc          *sc,
12064                 uint8_t                   *mac,
12065                 struct ecore_vlan_mac_obj *obj,
12066                 uint8_t                   set,
12067                 int                       mac_type,
12068                 unsigned long             *ramrod_flags)
12069 {
12070     struct ecore_vlan_mac_ramrod_params ramrod_param;
12071     int rc;
12072
12073     memset(&ramrod_param, 0, sizeof(ramrod_param));
12074
12075     /* fill in general parameters */
12076     ramrod_param.vlan_mac_obj = obj;
12077     ramrod_param.ramrod_flags = *ramrod_flags;
12078
12079     /* fill a user request section if needed */
12080     if (!bxe_test_bit(RAMROD_CONT, ramrod_flags)) {
12081         memcpy(ramrod_param.user_req.u.mac.mac, mac, ETH_ALEN);
12082
12083         bxe_set_bit(mac_type, &ramrod_param.user_req.vlan_mac_flags);
12084
12085         /* Set the command: ADD or DEL */
12086         ramrod_param.user_req.cmd = (set) ? ECORE_VLAN_MAC_ADD :
12087                                             ECORE_VLAN_MAC_DEL;
12088     }
12089
12090     rc = ecore_config_vlan_mac(sc, &ramrod_param);
12091
12092     if (rc == ECORE_EXISTS) {
12093         BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12094         /* do not treat adding same MAC as error */
12095         rc = 0;
12096     } else if (rc < 0) {
12097         BLOGE(sc, "%s MAC failed (%d)\n", (set ? "Set" : "Delete"), rc);
12098     }
12099
12100     return (rc);
12101 }
12102
12103 static int
12104 bxe_set_eth_mac(struct bxe_softc *sc,
12105                 uint8_t          set)
12106 {
12107     unsigned long ramrod_flags = 0;
12108
12109     BLOGD(sc, DBG_LOAD, "Adding Ethernet MAC\n");
12110
12111     bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
12112
12113     /* Eth MAC is set on RSS leading client (fp[0]) */
12114     return (bxe_set_mac_one(sc, sc->link_params.mac_addr,
12115                             &sc->sp_objs->mac_obj,
12116                             set, ECORE_ETH_MAC, &ramrod_flags));
12117 }
12118
12119 #if 0
12120 static void
12121 bxe_update_max_mf_config(struct bxe_softc *sc,
12122                          uint32_t         value)
12123 {
12124     /* load old values */
12125     uint32_t mf_cfg = sc->devinfo.mf_info.mf_config[SC_VN(sc)];
12126
12127     if (value != bxe_extract_max_cfg(sc, mf_cfg)) {
12128         /* leave all but MAX value */
12129         mf_cfg &= ~FUNC_MF_CFG_MAX_BW_MASK;
12130
12131         /* set new MAX value */
12132         mf_cfg |= ((value << FUNC_MF_CFG_MAX_BW_SHIFT) &
12133                    FUNC_MF_CFG_MAX_BW_MASK);
12134
12135         bxe_fw_command(sc, DRV_MSG_CODE_SET_MF_BW, mf_cfg);
12136     }
12137 }
12138 #endif
12139
12140 static int
12141 bxe_get_cur_phy_idx(struct bxe_softc *sc)
12142 {
12143     uint32_t sel_phy_idx = 0;
12144
12145     if (sc->link_params.num_phys <= 1) {
12146         return (ELINK_INT_PHY);
12147     }
12148
12149     if (sc->link_vars.link_up) {
12150         sel_phy_idx = ELINK_EXT_PHY1;
12151         /* In case link is SERDES, check if the ELINK_EXT_PHY2 is the one */
12152         if ((sc->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
12153             (sc->link_params.phy[ELINK_EXT_PHY2].supported &
12154              ELINK_SUPPORTED_FIBRE))
12155             sel_phy_idx = ELINK_EXT_PHY2;
12156     } else {
12157         switch (elink_phy_selection(&sc->link_params)) {
12158         case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
12159         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
12160         case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
12161                sel_phy_idx = ELINK_EXT_PHY1;
12162                break;
12163         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
12164         case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
12165                sel_phy_idx = ELINK_EXT_PHY2;
12166                break;
12167         }
12168     }
12169
12170     return (sel_phy_idx);
12171 }
12172
12173 static int
12174 bxe_get_link_cfg_idx(struct bxe_softc *sc)
12175 {
12176     uint32_t sel_phy_idx = bxe_get_cur_phy_idx(sc);
12177
12178     /*
12179      * The selected activated PHY is always after swapping (in case PHY
12180      * swapping is enabled). So when swapping is enabled, we need to reverse
12181      * the configuration
12182      */
12183
12184     if (sc->link_params.multi_phy_config & PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
12185         if (sel_phy_idx == ELINK_EXT_PHY1)
12186             sel_phy_idx = ELINK_EXT_PHY2;
12187         else if (sel_phy_idx == ELINK_EXT_PHY2)
12188             sel_phy_idx = ELINK_EXT_PHY1;
12189     }
12190
12191     return (ELINK_LINK_CONFIG_IDX(sel_phy_idx));
12192 }
12193
12194 static void
12195 bxe_set_requested_fc(struct bxe_softc *sc)
12196 {
12197     /*
12198      * Initialize link parameters structure variables
12199      * It is recommended to turn off RX FC for jumbo frames
12200      * for better performance
12201      */
12202     if (CHIP_IS_E1x(sc) && (sc->mtu > 5000)) {
12203         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_TX;
12204     } else {
12205         sc->link_params.req_fc_auto_adv = ELINK_FLOW_CTRL_BOTH;
12206     }
12207 }
12208
12209 static void
12210 bxe_calc_fc_adv(struct bxe_softc *sc)
12211 {
12212     uint8_t cfg_idx = bxe_get_link_cfg_idx(sc);
12213     switch (sc->link_vars.ieee_fc &
12214             MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
12215     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
12216     default:
12217         sc->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
12218                                            ADVERTISED_Pause);
12219         break;
12220
12221     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
12222         sc->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
12223                                           ADVERTISED_Pause);
12224         break;
12225
12226     case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
12227         sc->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
12228         break;
12229     }
12230 }
12231
12232 static uint16_t
12233 bxe_get_mf_speed(struct bxe_softc *sc)
12234 {
12235     uint16_t line_speed = sc->link_vars.line_speed;
12236     if (IS_MF(sc)) {
12237         uint16_t maxCfg =
12238             bxe_extract_max_cfg(sc, sc->devinfo.mf_info.mf_config[SC_VN(sc)]);
12239
12240         /* calculate the current MAX line speed limit for the MF devices */
12241         if (IS_MF_SI(sc)) {
12242             line_speed = (line_speed * maxCfg) / 100;
12243         } else { /* SD mode */
12244             uint16_t vn_max_rate = maxCfg * 100;
12245
12246             if (vn_max_rate < line_speed) {
12247                 line_speed = vn_max_rate;
12248             }
12249         }
12250     }
12251
12252     return (line_speed);
12253 }
12254
12255 static void
12256 bxe_fill_report_data(struct bxe_softc            *sc,
12257                      struct bxe_link_report_data *data)
12258 {
12259     uint16_t line_speed = bxe_get_mf_speed(sc);
12260
12261     memset(data, 0, sizeof(*data));
12262
12263     /* fill the report data with the effective line speed */
12264     data->line_speed = line_speed;
12265
12266     /* Link is down */
12267     if (!sc->link_vars.link_up || (sc->flags & BXE_MF_FUNC_DIS)) {
12268         bxe_set_bit(BXE_LINK_REPORT_LINK_DOWN, &data->link_report_flags);
12269     }
12270
12271     /* Full DUPLEX */
12272     if (sc->link_vars.duplex == DUPLEX_FULL) {
12273         bxe_set_bit(BXE_LINK_REPORT_FULL_DUPLEX, &data->link_report_flags);
12274     }
12275
12276     /* Rx Flow Control is ON */
12277     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_RX) {
12278         bxe_set_bit(BXE_LINK_REPORT_RX_FC_ON, &data->link_report_flags);
12279     }
12280
12281     /* Tx Flow Control is ON */
12282     if (sc->link_vars.flow_ctrl & ELINK_FLOW_CTRL_TX) {
12283         bxe_set_bit(BXE_LINK_REPORT_TX_FC_ON, &data->link_report_flags);
12284     }
12285 }
12286
12287 /* report link status to OS, should be called under phy_lock */
12288 static void
12289 bxe_link_report_locked(struct bxe_softc *sc)
12290 {
12291     struct bxe_link_report_data cur_data;
12292
12293     /* reread mf_cfg */
12294     if (IS_PF(sc) && !CHIP_IS_E1(sc)) {
12295         bxe_read_mf_cfg(sc);
12296     }
12297
12298     /* Read the current link report info */
12299     bxe_fill_report_data(sc, &cur_data);
12300
12301     /* Don't report link down or exactly the same link status twice */
12302     if (!memcmp(&cur_data, &sc->last_reported_link, sizeof(cur_data)) ||
12303         (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12304                       &sc->last_reported_link.link_report_flags) &&
12305          bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12306                       &cur_data.link_report_flags))) {
12307         return;
12308     }
12309
12310     sc->link_cnt++;
12311
12312     /* report new link params and remember the state for the next time */
12313     memcpy(&sc->last_reported_link, &cur_data, sizeof(cur_data));
12314
12315     if (bxe_test_bit(BXE_LINK_REPORT_LINK_DOWN,
12316                      &cur_data.link_report_flags)) {
12317         if_link_state_change(sc->ifnet, LINK_STATE_DOWN);
12318         BLOGI(sc, "NIC Link is Down\n");
12319     } else {
12320         const char *duplex;
12321         const char *flow;
12322
12323         if (bxe_test_and_clear_bit(BXE_LINK_REPORT_FULL_DUPLEX,
12324                                    &cur_data.link_report_flags)) {
12325             duplex = "full";
12326         } else {
12327             duplex = "half";
12328         }
12329
12330         /*
12331          * Handle the FC at the end so that only these flags would be
12332          * possibly set. This way we may easily check if there is no FC
12333          * enabled.
12334          */
12335         if (cur_data.link_report_flags) {
12336             if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12337                              &cur_data.link_report_flags) &&
12338                 bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12339                              &cur_data.link_report_flags)) {
12340                 flow = "ON - receive & transmit";
12341             } else if (bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12342                                     &cur_data.link_report_flags) &&
12343                        !bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12344                                      &cur_data.link_report_flags)) {
12345                 flow = "ON - receive";
12346             } else if (!bxe_test_bit(BXE_LINK_REPORT_RX_FC_ON,
12347                                      &cur_data.link_report_flags) &&
12348                        bxe_test_bit(BXE_LINK_REPORT_TX_FC_ON,
12349                                     &cur_data.link_report_flags)) {
12350                 flow = "ON - transmit";
12351             } else {
12352                 flow = "none"; /* possible? */
12353             }
12354         } else {
12355             flow = "none";
12356         }
12357
12358         if_link_state_change(sc->ifnet, LINK_STATE_UP);
12359         BLOGI(sc, "NIC Link is Up, %d Mbps %s duplex, Flow control: %s\n",
12360               cur_data.line_speed, duplex, flow);
12361     }
12362 }
12363
12364 static void
12365 bxe_link_report(struct bxe_softc *sc)
12366 {
12367     BXE_PHY_LOCK(sc);
12368     bxe_link_report_locked(sc);
12369     BXE_PHY_UNLOCK(sc);
12370 }
12371
12372 static void
12373 bxe_link_status_update(struct bxe_softc *sc)
12374 {
12375     if (sc->state != BXE_STATE_OPEN) {
12376         return;
12377     }
12378
12379 #if 0
12380     /* read updated dcb configuration */
12381     if (IS_PF(sc))
12382         bxe_dcbx_pmf_update(sc);
12383 #endif
12384
12385     if (IS_PF(sc) && !CHIP_REV_IS_SLOW(sc)) {
12386         elink_link_status_update(&sc->link_params, &sc->link_vars);
12387     } else {
12388         sc->port.supported[0] |= (ELINK_SUPPORTED_10baseT_Half |
12389                                   ELINK_SUPPORTED_10baseT_Full |
12390                                   ELINK_SUPPORTED_100baseT_Half |
12391                                   ELINK_SUPPORTED_100baseT_Full |
12392                                   ELINK_SUPPORTED_1000baseT_Full |
12393                                   ELINK_SUPPORTED_2500baseX_Full |
12394                                   ELINK_SUPPORTED_10000baseT_Full |
12395                                   ELINK_SUPPORTED_TP |
12396                                   ELINK_SUPPORTED_FIBRE |
12397                                   ELINK_SUPPORTED_Autoneg |
12398                                   ELINK_SUPPORTED_Pause |
12399                                   ELINK_SUPPORTED_Asym_Pause);
12400         sc->port.advertising[0] = sc->port.supported[0];
12401
12402         sc->link_params.sc                = sc;
12403         sc->link_params.port              = SC_PORT(sc);
12404         sc->link_params.req_duplex[0]     = DUPLEX_FULL;
12405         sc->link_params.req_flow_ctrl[0]  = ELINK_FLOW_CTRL_NONE;
12406         sc->link_params.req_line_speed[0] = SPEED_10000;
12407         sc->link_params.speed_cap_mask[0] = 0x7f0000;
12408         sc->link_params.switch_cfg        = ELINK_SWITCH_CFG_10G;
12409
12410         if (CHIP_REV_IS_FPGA(sc)) {
12411             sc->link_vars.mac_type    = ELINK_MAC_TYPE_EMAC;
12412             sc->link_vars.line_speed  = ELINK_SPEED_1000;
12413             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12414                                          LINK_STATUS_SPEED_AND_DUPLEX_1000TFD);
12415         } else {
12416             sc->link_vars.mac_type    = ELINK_MAC_TYPE_BMAC;
12417             sc->link_vars.line_speed  = ELINK_SPEED_10000;
12418             sc->link_vars.link_status = (LINK_STATUS_LINK_UP |
12419                                          LINK_STATUS_SPEED_AND_DUPLEX_10GTFD);
12420         }
12421
12422         sc->link_vars.link_up = 1;
12423
12424         sc->link_vars.duplex    = DUPLEX_FULL;
12425         sc->link_vars.flow_ctrl = ELINK_FLOW_CTRL_NONE;
12426
12427         if (IS_PF(sc)) {
12428             REG_WR(sc, NIG_REG_EGRESS_DRAIN0_MODE + sc->link_params.port*4, 0);
12429             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12430             bxe_link_report(sc);
12431         }
12432     }
12433
12434     if (IS_PF(sc)) {
12435         if (sc->link_vars.link_up) {
12436             bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12437         } else {
12438             bxe_stats_handle(sc, STATS_EVENT_STOP);
12439         }
12440         bxe_link_report(sc);
12441     } else {
12442         bxe_link_report(sc);
12443         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12444     }
12445 }
12446
12447 static int
12448 bxe_initial_phy_init(struct bxe_softc *sc,
12449                      int              load_mode)
12450 {
12451     int rc, cfg_idx = bxe_get_link_cfg_idx(sc);
12452     uint16_t req_line_speed = sc->link_params.req_line_speed[cfg_idx];
12453     struct elink_params *lp = &sc->link_params;
12454
12455     bxe_set_requested_fc(sc);
12456
12457     if (CHIP_REV_IS_SLOW(sc)) {
12458         uint32_t bond = CHIP_BOND_ID(sc);
12459         uint32_t feat = 0;
12460
12461         if (CHIP_IS_E2(sc) && CHIP_IS_MODE_4_PORT(sc)) {
12462             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12463         } else if (bond & 0x4) {
12464             if (CHIP_IS_E3(sc)) {
12465                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_XMAC;
12466             } else {
12467                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_BMAC;
12468             }
12469         } else if (bond & 0x8) {
12470             if (CHIP_IS_E3(sc)) {
12471                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_UMAC;
12472             } else {
12473                 feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12474             }
12475         }
12476
12477         /* disable EMAC for E3 and above */
12478         if (bond & 0x2) {
12479             feat |= ELINK_FEATURE_CONFIG_EMUL_DISABLE_EMAC;
12480         }
12481
12482         sc->link_params.feature_config_flags |= feat;
12483     }
12484
12485     BXE_PHY_LOCK(sc);
12486
12487     if (load_mode == LOAD_DIAG) {
12488         lp->loopback_mode = ELINK_LOOPBACK_XGXS;
12489         /* Prefer doing PHY loopback at 10G speed, if possible */
12490         if (lp->req_line_speed[cfg_idx] < ELINK_SPEED_10000) {
12491             if (lp->speed_cap_mask[cfg_idx] &
12492                 PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
12493                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_10000;
12494             } else {
12495                 lp->req_line_speed[cfg_idx] = ELINK_SPEED_1000;
12496             }
12497         }
12498     }
12499
12500     if (load_mode == LOAD_LOOPBACK_EXT) {
12501         lp->loopback_mode = ELINK_LOOPBACK_EXT;
12502     }
12503
12504     rc = elink_phy_init(&sc->link_params, &sc->link_vars);
12505
12506     BXE_PHY_UNLOCK(sc);
12507
12508     bxe_calc_fc_adv(sc);
12509
12510     if (sc->link_vars.link_up) {
12511         bxe_stats_handle(sc, STATS_EVENT_LINK_UP);
12512         bxe_link_report(sc);
12513     }
12514
12515     if (!CHIP_REV_IS_SLOW(sc)) {
12516         bxe_periodic_start(sc);
12517     }
12518
12519     sc->link_params.req_line_speed[cfg_idx] = req_line_speed;
12520     return (rc);
12521 }
12522
12523 /* must be called under IF_ADDR_LOCK */
12524 static int
12525 bxe_init_mcast_macs_list(struct bxe_softc                 *sc,
12526                          struct ecore_mcast_ramrod_params *p)
12527 {
12528     struct ifnet *ifp = sc->ifnet;
12529     int mc_count = 0;
12530     struct ifmultiaddr *ifma;
12531     struct ecore_mcast_list_elem *mc_mac;
12532
12533     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12534         if (ifma->ifma_addr->sa_family != AF_LINK) {
12535             continue;
12536         }
12537
12538         mc_count++;
12539     }
12540
12541     ECORE_LIST_INIT(&p->mcast_list);
12542     p->mcast_list_len = 0;
12543
12544     if (!mc_count) {
12545         return (0);
12546     }
12547
12548     mc_mac = malloc(sizeof(*mc_mac) * mc_count, M_DEVBUF,
12549                     (M_NOWAIT | M_ZERO));
12550     if (!mc_mac) {
12551         BLOGE(sc, "Failed to allocate temp mcast list\n");
12552         return (-1);
12553     }
12554
12555     TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
12556         if (ifma->ifma_addr->sa_family != AF_LINK) {
12557             continue;
12558         }
12559
12560         mc_mac->mac = (uint8_t *)LLADDR((struct sockaddr_dl *)ifma->ifma_addr);
12561         ECORE_LIST_PUSH_TAIL(&mc_mac->link, &p->mcast_list);
12562
12563         BLOGD(sc, DBG_LOAD,
12564               "Setting MCAST %02X:%02X:%02X:%02X:%02X:%02X\n",
12565               mc_mac->mac[0], mc_mac->mac[1], mc_mac->mac[2],
12566               mc_mac->mac[3], mc_mac->mac[4], mc_mac->mac[5]);
12567
12568         mc_mac++;
12569     }
12570
12571     p->mcast_list_len = mc_count;
12572
12573     return (0);
12574 }
12575
12576 static void
12577 bxe_free_mcast_macs_list(struct ecore_mcast_ramrod_params *p)
12578 {
12579     struct ecore_mcast_list_elem *mc_mac =
12580         ECORE_LIST_FIRST_ENTRY(&p->mcast_list,
12581                                struct ecore_mcast_list_elem,
12582                                link);
12583
12584     if (mc_mac) {
12585         /* only a single free as all mc_macs are in the same heap array */
12586         free(mc_mac, M_DEVBUF);
12587     }
12588 }
12589
12590 static int
12591 bxe_set_mc_list(struct bxe_softc *sc)
12592 {
12593     struct ecore_mcast_ramrod_params rparam = { NULL };
12594     int rc = 0;
12595
12596     rparam.mcast_obj = &sc->mcast_obj;
12597
12598     BXE_MCAST_LOCK(sc);
12599
12600     /* first, clear all configured multicast MACs */
12601     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
12602     if (rc < 0) {
12603         BLOGE(sc, "Failed to clear multicast configuration: %d\n", rc);
12604         return (rc);
12605     }
12606
12607     /* configure a new MACs list */
12608     rc = bxe_init_mcast_macs_list(sc, &rparam);
12609     if (rc) {
12610         BLOGE(sc, "Failed to create mcast MACs list (%d)\n", rc);
12611         BXE_MCAST_UNLOCK(sc);
12612         return (rc);
12613     }
12614
12615     /* Now add the new MACs */
12616     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_ADD);
12617     if (rc < 0) {
12618         BLOGE(sc, "Failed to set new mcast config (%d)\n", rc);
12619     }
12620
12621     bxe_free_mcast_macs_list(&rparam);
12622
12623     BXE_MCAST_UNLOCK(sc);
12624
12625     return (rc);
12626 }
12627
12628 static int
12629 bxe_set_uc_list(struct bxe_softc *sc)
12630 {
12631     struct ifnet *ifp = sc->ifnet;
12632     struct ecore_vlan_mac_obj *mac_obj = &sc->sp_objs->mac_obj;
12633     struct ifaddr *ifa;
12634     unsigned long ramrod_flags = 0;
12635     int rc;
12636
12637 #if __FreeBSD_version < 800000
12638     IF_ADDR_LOCK(ifp);
12639 #else
12640     if_addr_rlock(ifp);
12641 #endif
12642
12643     /* first schedule a cleanup up of old configuration */
12644     rc = bxe_del_all_macs(sc, mac_obj, ECORE_UC_LIST_MAC, FALSE);
12645     if (rc < 0) {
12646         BLOGE(sc, "Failed to schedule delete of all ETH MACs (%d)\n", rc);
12647 #if __FreeBSD_version < 800000
12648         IF_ADDR_UNLOCK(ifp);
12649 #else
12650         if_addr_runlock(ifp);
12651 #endif
12652         return (rc);
12653     }
12654
12655     ifa = ifp->if_addr;
12656     while (ifa) {
12657         if (ifa->ifa_addr->sa_family != AF_LINK) {
12658             ifa = TAILQ_NEXT(ifa, ifa_link);
12659             continue;
12660         }
12661
12662         rc = bxe_set_mac_one(sc, (uint8_t *)LLADDR((struct sockaddr_dl *)ifa->ifa_addr),
12663                              mac_obj, TRUE, ECORE_UC_LIST_MAC, &ramrod_flags);
12664         if (rc == -EEXIST) {
12665             BLOGD(sc, DBG_SP, "Failed to schedule ADD operations (EEXIST)\n");
12666             /* do not treat adding same MAC as an error */
12667             rc = 0;
12668         } else if (rc < 0) {
12669             BLOGE(sc, "Failed to schedule ADD operations (%d)\n", rc);
12670 #if __FreeBSD_version < 800000
12671             IF_ADDR_UNLOCK(ifp);
12672 #else
12673             if_addr_runlock(ifp);
12674 #endif
12675             return (rc);
12676         }
12677
12678         ifa = TAILQ_NEXT(ifa, ifa_link);
12679     }
12680
12681 #if __FreeBSD_version < 800000
12682     IF_ADDR_UNLOCK(ifp);
12683 #else
12684     if_addr_runlock(ifp);
12685 #endif
12686
12687     /* Execute the pending commands */
12688     bit_set(&ramrod_flags, RAMROD_CONT);
12689     return (bxe_set_mac_one(sc, NULL, mac_obj, FALSE /* don't care */,
12690                             ECORE_UC_LIST_MAC, &ramrod_flags));
12691 }
12692
12693 static void
12694 bxe_handle_rx_mode_tq(void *context,
12695                       int  pending)
12696 {
12697     struct bxe_softc *sc = (struct bxe_softc *)context;
12698     struct ifnet *ifp = sc->ifnet;
12699     uint32_t rx_mode = BXE_RX_MODE_NORMAL;
12700
12701     BXE_CORE_LOCK(sc);
12702
12703     if (sc->state != BXE_STATE_OPEN) {
12704         BLOGD(sc, DBG_SP, "state is %x, returning\n", sc->state);
12705         BXE_CORE_UNLOCK(sc);
12706         return;
12707     }
12708
12709     BLOGD(sc, DBG_SP, "ifp->if_flags=0x%x\n", ifp->if_flags);
12710
12711     if (ifp->if_flags & IFF_PROMISC) {
12712         rx_mode = BXE_RX_MODE_PROMISC;
12713     } else if ((ifp->if_flags & IFF_ALLMULTI) ||
12714                ((ifp->if_amcount > BXE_MAX_MULTICAST) &&
12715                 CHIP_IS_E1(sc))) {
12716         rx_mode = BXE_RX_MODE_ALLMULTI;
12717     } else {
12718         if (IS_PF(sc)) {
12719             /* some multicasts */
12720             if (bxe_set_mc_list(sc) < 0) {
12721                 rx_mode = BXE_RX_MODE_ALLMULTI;
12722             }
12723             if (bxe_set_uc_list(sc) < 0) {
12724                 rx_mode = BXE_RX_MODE_PROMISC;
12725             }
12726         }
12727 #if 0
12728         else {
12729             /*
12730              * Configuring mcast to a VF involves sleeping (when we
12731              * wait for the PF's response). Since this function is
12732              * called from a non sleepable context we must schedule
12733              * a work item for this purpose
12734              */
12735             bxe_set_bit(BXE_SP_RTNL_VFPF_MCAST, &sc->sp_rtnl_state);
12736             schedule_delayed_work(&sc->sp_rtnl_task, 0);
12737         }
12738 #endif
12739     }
12740
12741     sc->rx_mode = rx_mode;
12742
12743     /* schedule the rx_mode command */
12744     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
12745         BLOGD(sc, DBG_LOAD, "Scheduled setting rx_mode with ECORE...\n");
12746         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
12747         BXE_CORE_UNLOCK(sc);
12748         return;
12749     }
12750
12751     if (IS_PF(sc)) {
12752         bxe_set_storm_rx_mode(sc);
12753     }
12754 #if 0
12755     else {
12756         /*
12757          * Configuring mcast to a VF involves sleeping (when we
12758          * wait for the PF's response). Since this function is
12759          * called from a non sleepable context we must schedule
12760          * a work item for this purpose
12761          */
12762         bxe_set_bit(BXE_SP_RTNL_VFPF_STORM_RX_MODE, &sc->sp_rtnl_state);
12763         schedule_delayed_work(&sc->sp_rtnl_task, 0);
12764     }
12765 #endif
12766
12767     BXE_CORE_UNLOCK(sc);
12768 }
12769
12770 static void
12771 bxe_set_rx_mode(struct bxe_softc *sc)
12772 {
12773     taskqueue_enqueue(sc->rx_mode_tq, &sc->rx_mode_tq_task);
12774 }
12775
12776 /* update flags in shmem */
12777 static void
12778 bxe_update_drv_flags(struct bxe_softc *sc,
12779                      uint32_t         flags,
12780                      uint32_t         set)
12781 {
12782     uint32_t drv_flags;
12783
12784     if (SHMEM2_HAS(sc, drv_flags)) {
12785         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12786         drv_flags = SHMEM2_RD(sc, drv_flags);
12787
12788         if (set) {
12789             SET_FLAGS(drv_flags, flags);
12790         } else {
12791             RESET_FLAGS(drv_flags, flags);
12792         }
12793
12794         SHMEM2_WR(sc, drv_flags, drv_flags);
12795         BLOGD(sc, DBG_LOAD, "drv_flags 0x%08x\n", drv_flags);
12796
12797         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_DRV_FLAGS);
12798     }
12799 }
12800
12801 /* periodic timer callout routine, only runs when the interface is up */
12802
12803 static void
12804 bxe_periodic_callout_func(void *xsc)
12805 {
12806     struct bxe_softc *sc = (struct bxe_softc *)xsc;
12807     int i;
12808
12809     if (!BXE_CORE_TRYLOCK(sc)) {
12810         /* just bail and try again next time */
12811
12812         if ((sc->state == BXE_STATE_OPEN) &&
12813             (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12814             /* schedule the next periodic callout */
12815             callout_reset(&sc->periodic_callout, hz,
12816                           bxe_periodic_callout_func, sc);
12817         }
12818
12819         return;
12820     }
12821
12822     if ((sc->state != BXE_STATE_OPEN) ||
12823         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_STOP)) {
12824         BLOGW(sc, "periodic callout exit (state=0x%x)\n", sc->state);
12825         BXE_CORE_UNLOCK(sc);
12826         return;
12827     }
12828
12829     /* Check for TX timeouts on any fastpath. */
12830     FOR_EACH_QUEUE(sc, i) {
12831         if (bxe_watchdog(sc, &sc->fp[i]) != 0) {
12832             /* Ruh-Roh, chip was reset! */
12833             break;
12834         }
12835     }
12836
12837     if (!CHIP_REV_IS_SLOW(sc)) {
12838         /*
12839          * This barrier is needed to ensure the ordering between the writing
12840          * to the sc->port.pmf in the bxe_nic_load() or bxe_pmf_update() and
12841          * the reading here.
12842          */
12843         mb();
12844         if (sc->port.pmf) {
12845             BXE_PHY_LOCK(sc);
12846             elink_period_func(&sc->link_params, &sc->link_vars);
12847             BXE_PHY_UNLOCK(sc);
12848         }
12849     }
12850
12851     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
12852         int mb_idx = SC_FW_MB_IDX(sc);
12853         uint32_t drv_pulse;
12854         uint32_t mcp_pulse;
12855
12856         ++sc->fw_drv_pulse_wr_seq;
12857         sc->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
12858
12859         drv_pulse = sc->fw_drv_pulse_wr_seq;
12860         bxe_drv_pulse(sc);
12861
12862         mcp_pulse = (SHMEM_RD(sc, func_mb[mb_idx].mcp_pulse_mb) &
12863                      MCP_PULSE_SEQ_MASK);
12864
12865         /*
12866          * The delta between driver pulse and mcp response should
12867          * be 1 (before mcp response) or 0 (after mcp response).
12868          */
12869         if ((drv_pulse != mcp_pulse) &&
12870             (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
12871             /* someone lost a heartbeat... */
12872             BLOGE(sc, "drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
12873                   drv_pulse, mcp_pulse);
12874         }
12875     }
12876
12877     /* state is BXE_STATE_OPEN */
12878     bxe_stats_handle(sc, STATS_EVENT_UPDATE);
12879
12880 #if 0
12881     /* sample VF bulletin board for new posts from PF */
12882     if (IS_VF(sc)) {
12883         bxe_sample_bulletin(sc);
12884     }
12885 #endif
12886
12887     BXE_CORE_UNLOCK(sc);
12888
12889     if ((sc->state == BXE_STATE_OPEN) &&
12890         (atomic_load_acq_long(&sc->periodic_flags) == PERIODIC_GO)) {
12891         /* schedule the next periodic callout */
12892         callout_reset(&sc->periodic_callout, hz,
12893                       bxe_periodic_callout_func, sc);
12894     }
12895 }
12896
12897 static void
12898 bxe_periodic_start(struct bxe_softc *sc)
12899 {
12900     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_GO);
12901     callout_reset(&sc->periodic_callout, hz, bxe_periodic_callout_func, sc);
12902 }
12903
12904 static void
12905 bxe_periodic_stop(struct bxe_softc *sc)
12906 {
12907     atomic_store_rel_long(&sc->periodic_flags, PERIODIC_STOP);
12908     callout_drain(&sc->periodic_callout);
12909 }
12910
12911 /* start the controller */
12912 static __noinline int
12913 bxe_nic_load(struct bxe_softc *sc,
12914              int              load_mode)
12915 {
12916     uint32_t val;
12917     int load_code = 0;
12918     int i, rc = 0;
12919
12920     BXE_CORE_LOCK_ASSERT(sc);
12921
12922     BLOGD(sc, DBG_LOAD, "Starting NIC load...\n");
12923
12924     sc->state = BXE_STATE_OPENING_WAITING_LOAD;
12925
12926     if (IS_PF(sc)) {
12927         /* must be called before memory allocation and HW init */
12928         bxe_ilt_set_info(sc);
12929     }
12930
12931     sc->last_reported_link_state = LINK_STATE_UNKNOWN;
12932
12933     bxe_set_fp_rx_buf_size(sc);
12934
12935     if (bxe_alloc_fp_buffers(sc) != 0) {
12936         BLOGE(sc, "Failed to allocate fastpath memory\n");
12937         sc->state = BXE_STATE_CLOSED;
12938         rc = ENOMEM;
12939         goto bxe_nic_load_error0;
12940     }
12941
12942     if (bxe_alloc_mem(sc) != 0) {
12943         sc->state = BXE_STATE_CLOSED;
12944         rc = ENOMEM;
12945         goto bxe_nic_load_error0;
12946     }
12947
12948     if (bxe_alloc_fw_stats_mem(sc) != 0) {
12949         sc->state = BXE_STATE_CLOSED;
12950         rc = ENOMEM;
12951         goto bxe_nic_load_error0;
12952     }
12953
12954     if (IS_PF(sc)) {
12955         /* set pf load just before approaching the MCP */
12956         bxe_set_pf_load(sc);
12957
12958         /* if MCP exists send load request and analyze response */
12959         if (!BXE_NOMCP(sc)) {
12960             /* attempt to load pf */
12961             if (bxe_nic_load_request(sc, &load_code) != 0) {
12962                 sc->state = BXE_STATE_CLOSED;
12963                 rc = ENXIO;
12964                 goto bxe_nic_load_error1;
12965             }
12966
12967             /* what did the MCP say? */
12968             if (bxe_nic_load_analyze_req(sc, load_code) != 0) {
12969                 bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12970                 sc->state = BXE_STATE_CLOSED;
12971                 rc = ENXIO;
12972                 goto bxe_nic_load_error2;
12973             }
12974         } else {
12975             BLOGI(sc, "Device has no MCP!\n");
12976             load_code = bxe_nic_load_no_mcp(sc);
12977         }
12978
12979         /* mark PMF if applicable */
12980         bxe_nic_load_pmf(sc, load_code);
12981
12982         /* Init Function state controlling object */
12983         bxe_init_func_obj(sc);
12984
12985         /* Initialize HW */
12986         if (bxe_init_hw(sc, load_code) != 0) {
12987             BLOGE(sc, "HW init failed\n");
12988             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
12989             sc->state = BXE_STATE_CLOSED;
12990             rc = ENXIO;
12991             goto bxe_nic_load_error2;
12992         }
12993     }
12994
12995     /* attach interrupts */
12996     if (bxe_interrupt_attach(sc) != 0) {
12997         sc->state = BXE_STATE_CLOSED;
12998         rc = ENXIO;
12999         goto bxe_nic_load_error2;
13000     }
13001
13002     bxe_nic_init(sc, load_code);
13003
13004     /* Init per-function objects */
13005     if (IS_PF(sc)) {
13006         bxe_init_objs(sc);
13007         // XXX bxe_iov_nic_init(sc);
13008
13009         /* set AFEX default VLAN tag to an invalid value */
13010         sc->devinfo.mf_info.afex_def_vlan_tag = -1;
13011         // XXX bxe_nic_load_afex_dcc(sc, load_code);
13012
13013         sc->state = BXE_STATE_OPENING_WAITING_PORT;
13014         rc = bxe_func_start(sc);
13015         if (rc) {
13016             BLOGE(sc, "Function start failed!\n");
13017             bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13018             sc->state = BXE_STATE_ERROR;
13019             goto bxe_nic_load_error3;
13020         }
13021
13022         /* send LOAD_DONE command to MCP */
13023         if (!BXE_NOMCP(sc)) {
13024             load_code = bxe_fw_command(sc, DRV_MSG_CODE_LOAD_DONE, 0);
13025             if (!load_code) {
13026                 BLOGE(sc, "MCP response failure, aborting\n");
13027                 sc->state = BXE_STATE_ERROR;
13028                 rc = ENXIO;
13029                 goto bxe_nic_load_error3;
13030             }
13031         }
13032
13033         rc = bxe_setup_leading(sc);
13034         if (rc) {
13035             BLOGE(sc, "Setup leading failed!\n");
13036             sc->state = BXE_STATE_ERROR;
13037             goto bxe_nic_load_error3;
13038         }
13039
13040         FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, i) {
13041             rc = bxe_setup_queue(sc, &sc->fp[i], FALSE);
13042             if (rc) {
13043                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13044                 sc->state = BXE_STATE_ERROR;
13045                 goto bxe_nic_load_error3;
13046             }
13047         }
13048
13049         rc = bxe_init_rss_pf(sc);
13050         if (rc) {
13051             BLOGE(sc, "PF RSS init failed\n");
13052             sc->state = BXE_STATE_ERROR;
13053             goto bxe_nic_load_error3;
13054         }
13055     }
13056     /* XXX VF */
13057 #if 0
13058     else { /* VF */
13059         FOR_EACH_ETH_QUEUE(sc, i) {
13060             rc = bxe_vfpf_setup_q(sc, i);
13061             if (rc) {
13062                 BLOGE(sc, "Queue(%d) setup failed\n", i);
13063                 sc->state = BXE_STATE_ERROR;
13064                 goto bxe_nic_load_error3;
13065             }
13066         }
13067     }
13068 #endif
13069
13070     /* now when Clients are configured we are ready to work */
13071     sc->state = BXE_STATE_OPEN;
13072
13073     /* Configure a ucast MAC */
13074     if (IS_PF(sc)) {
13075         rc = bxe_set_eth_mac(sc, TRUE);
13076     }
13077 #if 0
13078     else { /* IS_VF(sc) */
13079         rc = bxe_vfpf_set_mac(sc);
13080     }
13081 #endif
13082     if (rc) {
13083         BLOGE(sc, "Setting Ethernet MAC failed\n");
13084         sc->state = BXE_STATE_ERROR;
13085         goto bxe_nic_load_error3;
13086     }
13087
13088 #if 0
13089     if (IS_PF(sc) && sc->pending_max) {
13090         /* for AFEX */
13091         bxe_update_max_mf_config(sc, sc->pending_max);
13092         sc->pending_max = 0;
13093     }
13094 #endif
13095
13096     if (sc->port.pmf) {
13097         rc = bxe_initial_phy_init(sc, /* XXX load_mode */LOAD_OPEN);
13098         if (rc) {
13099             sc->state = BXE_STATE_ERROR;
13100             goto bxe_nic_load_error3;
13101         }
13102     }
13103
13104     sc->link_params.feature_config_flags &=
13105         ~ELINK_FEATURE_CONFIG_BOOT_FROM_SAN;
13106
13107     /* start fast path */
13108
13109     /* Initialize Rx filter */
13110     bxe_set_rx_mode(sc);
13111
13112     /* start the Tx */
13113     switch (/* XXX load_mode */LOAD_OPEN) {
13114     case LOAD_NORMAL:
13115     case LOAD_OPEN:
13116         break;
13117
13118     case LOAD_DIAG:
13119     case LOAD_LOOPBACK_EXT:
13120         sc->state = BXE_STATE_DIAG;
13121         break;
13122
13123     default:
13124         break;
13125     }
13126
13127     if (sc->port.pmf) {
13128         bxe_update_drv_flags(sc, 1 << DRV_FLAGS_PORT_MASK, 0);
13129     } else {
13130         bxe_link_status_update(sc);
13131     }
13132
13133     /* start the periodic timer callout */
13134     bxe_periodic_start(sc);
13135
13136     if (IS_PF(sc) && SHMEM2_HAS(sc, drv_capabilities_flag)) {
13137         /* mark driver is loaded in shmem2 */
13138         val = SHMEM2_RD(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)]);
13139         SHMEM2_WR(sc, drv_capabilities_flag[SC_FW_MB_IDX(sc)],
13140                   (val |
13141                    DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED |
13142                    DRV_FLAGS_CAPABILITIES_LOADED_L2));
13143     }
13144
13145     /* wait for all pending SP commands to complete */
13146     if (IS_PF(sc) && !bxe_wait_sp_comp(sc, ~0x0UL)) {
13147         BLOGE(sc, "Timeout waiting for all SPs to complete!\n");
13148         bxe_periodic_stop(sc);
13149         bxe_nic_unload(sc, UNLOAD_CLOSE, FALSE);
13150         return (ENXIO);
13151     }
13152
13153 #if 0
13154     /* If PMF - send ADMIN DCBX msg to MFW to initiate DCBX FSM */
13155     if (sc->port.pmf && (sc->state != BXE_STATE_DIAG)) {
13156         bxe_dcbx_init(sc, FALSE);
13157     }
13158 #endif
13159
13160     /* Tell the stack the driver is running! */
13161     sc->ifnet->if_drv_flags = IFF_DRV_RUNNING;
13162
13163     BLOGD(sc, DBG_LOAD, "NIC successfully loaded\n");
13164
13165     return (0);
13166
13167 bxe_nic_load_error3:
13168
13169     if (IS_PF(sc)) {
13170         bxe_int_disable_sync(sc, 1);
13171
13172         /* clean out queued objects */
13173         bxe_squeeze_objects(sc);
13174     }
13175
13176     bxe_interrupt_detach(sc);
13177
13178 bxe_nic_load_error2:
13179
13180     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
13181         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP, 0);
13182         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, 0);
13183     }
13184
13185     sc->port.pmf = 0;
13186
13187 bxe_nic_load_error1:
13188
13189     /* clear pf_load status, as it was already set */
13190     if (IS_PF(sc)) {
13191         bxe_clear_pf_load(sc);
13192     }
13193
13194 bxe_nic_load_error0:
13195
13196     bxe_free_fw_stats_mem(sc);
13197     bxe_free_fp_buffers(sc);
13198     bxe_free_mem(sc);
13199
13200     return (rc);
13201 }
13202
13203 static int
13204 bxe_init_locked(struct bxe_softc *sc)
13205 {
13206     int other_engine = SC_PATH(sc) ? 0 : 1;
13207     uint8_t other_load_status, load_status;
13208     uint8_t global = FALSE;
13209     int rc;
13210
13211     BXE_CORE_LOCK_ASSERT(sc);
13212
13213     /* check if the driver is already running */
13214     if (sc->ifnet->if_drv_flags & IFF_DRV_RUNNING) {
13215         BLOGD(sc, DBG_LOAD, "Init called while driver is running!\n");
13216         return (0);
13217     }
13218
13219     bxe_set_power_state(sc, PCI_PM_D0);
13220
13221     /*
13222      * If parity occurred during the unload, then attentions and/or
13223      * RECOVERY_IN_PROGRES may still be set. If so we want the first function
13224      * loaded on the current engine to complete the recovery. Parity recovery
13225      * is only relevant for PF driver.
13226      */
13227     if (IS_PF(sc)) {
13228         other_load_status = bxe_get_load_status(sc, other_engine);
13229         load_status = bxe_get_load_status(sc, SC_PATH(sc));
13230
13231         if (!bxe_reset_is_done(sc, SC_PATH(sc)) ||
13232             bxe_chk_parity_attn(sc, &global, TRUE)) {
13233             do {
13234                 /*
13235                  * If there are attentions and they are in global blocks, set
13236                  * the GLOBAL_RESET bit regardless whether it will be this
13237                  * function that will complete the recovery or not.
13238                  */
13239                 if (global) {
13240                     bxe_set_reset_global(sc);
13241                 }
13242
13243                 /*
13244                  * Only the first function on the current engine should try
13245                  * to recover in open. In case of attentions in global blocks
13246                  * only the first in the chip should try to recover.
13247                  */
13248                 if ((!load_status && (!global || !other_load_status)) &&
13249                     bxe_trylock_leader_lock(sc) && !bxe_leader_reset(sc)) {
13250                     BLOGI(sc, "Recovered during init\n");
13251                     break;
13252                 }
13253
13254                 /* recovery has failed... */
13255                 bxe_set_power_state(sc, PCI_PM_D3hot);
13256                 sc->recovery_state = BXE_RECOVERY_FAILED;
13257
13258                 BLOGE(sc, "Recovery flow hasn't properly "
13259                           "completed yet, try again later. "
13260                           "If you still see this message after a "
13261                           "few retries then power cycle is required.\n");
13262
13263                 rc = ENXIO;
13264                 goto bxe_init_locked_done;
13265             } while (0);
13266         }
13267     }
13268
13269     sc->recovery_state = BXE_RECOVERY_DONE;
13270
13271     rc = bxe_nic_load(sc, LOAD_OPEN);
13272
13273 bxe_init_locked_done:
13274
13275     if (rc) {
13276         /* Tell the stack the driver is NOT running! */
13277         BLOGE(sc, "Initialization failed, "
13278                   "stack notified driver is NOT running!\n");
13279         sc->ifnet->if_drv_flags &= ~IFF_DRV_RUNNING;
13280     }
13281
13282     return (rc);
13283 }
13284
13285 static int
13286 bxe_stop_locked(struct bxe_softc *sc)
13287 {
13288     BXE_CORE_LOCK_ASSERT(sc);
13289     return (bxe_nic_unload(sc, UNLOAD_NORMAL, TRUE));
13290 }
13291
13292 /*
13293  * Handles controller initialization when called from an unlocked routine.
13294  * ifconfig calls this function.
13295  *
13296  * Returns:
13297  *   void
13298  */
13299 static void
13300 bxe_init(void *xsc)
13301 {
13302     struct bxe_softc *sc = (struct bxe_softc *)xsc;
13303
13304     BXE_CORE_LOCK(sc);
13305     bxe_init_locked(sc);
13306     BXE_CORE_UNLOCK(sc);
13307 }
13308
13309 static int
13310 bxe_init_ifnet(struct bxe_softc *sc)
13311 {
13312     struct ifnet *ifp;
13313
13314     /* ifconfig entrypoint for media type/status reporting */
13315     ifmedia_init(&sc->ifmedia, IFM_IMASK,
13316                  bxe_ifmedia_update,
13317                  bxe_ifmedia_status);
13318
13319     /* set the default interface values */
13320     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_FDX | sc->media), 0, NULL);
13321     ifmedia_add(&sc->ifmedia, (IFM_ETHER | IFM_AUTO), 0, NULL);
13322     ifmedia_set(&sc->ifmedia, (IFM_ETHER | IFM_AUTO));
13323
13324     sc->ifmedia.ifm_media = sc->ifmedia.ifm_cur->ifm_media; /* XXX ? */
13325
13326     /* allocate the ifnet structure */
13327     if ((ifp = if_alloc(IFT_ETHER)) == NULL) {
13328         BLOGE(sc, "Interface allocation failed!\n");
13329         return (ENXIO);
13330     }
13331
13332     ifp->if_softc = sc;
13333     if_initname(ifp, device_get_name(sc->dev), device_get_unit(sc->dev));
13334     ifp->if_flags = (IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST);
13335     ifp->if_ioctl = bxe_ioctl;
13336     ifp->if_start = bxe_tx_start;
13337 #if __FreeBSD_version >= 800000
13338     ifp->if_transmit = bxe_tx_mq_start;
13339     ifp->if_qflush = bxe_mq_flush;
13340 #endif
13341 #ifdef FreeBSD8_0
13342     ifp->if_timer = 0;
13343 #endif
13344     ifp->if_init = bxe_init;
13345     ifp->if_mtu = sc->mtu;
13346     ifp->if_hwassist = (CSUM_IP       |
13347                         CSUM_TCP      |
13348                         CSUM_UDP      |
13349                         CSUM_TSO      |
13350                         CSUM_TCP_IPV6 |
13351                         CSUM_UDP_IPV6);
13352     ifp->if_capabilities =
13353 #if __FreeBSD_version < 700000
13354         (IFCAP_VLAN_MTU       |
13355          IFCAP_VLAN_HWTAGGING |
13356          IFCAP_HWCSUM         |
13357          IFCAP_JUMBO_MTU      |
13358          IFCAP_LRO);
13359 #else
13360         (IFCAP_VLAN_MTU       |
13361          IFCAP_VLAN_HWTAGGING |
13362          IFCAP_VLAN_HWTSO     |
13363          IFCAP_VLAN_HWFILTER  |
13364          IFCAP_VLAN_HWCSUM    |
13365          IFCAP_HWCSUM         |
13366          IFCAP_JUMBO_MTU      |
13367          IFCAP_LRO            |
13368          IFCAP_TSO4           |
13369          IFCAP_TSO6           |
13370          IFCAP_WOL_MAGIC);
13371 #endif
13372     ifp->if_capenable = ifp->if_capabilities;
13373     ifp->if_capenable &= ~IFCAP_WOL_MAGIC; /* XXX not yet... */
13374 #if __FreeBSD_version < 1000025
13375     ifp->if_baudrate = 1000000000;
13376 #else
13377     if_initbaudrate(ifp, IF_Gbps(10));
13378 #endif
13379     ifp->if_snd.ifq_drv_maxlen = sc->tx_ring_size;
13380
13381     IFQ_SET_MAXLEN(&ifp->if_snd, ifp->if_snd.ifq_drv_maxlen);
13382     IFQ_SET_READY(&ifp->if_snd);
13383
13384     sc->ifnet = ifp;
13385
13386     /* attach to the Ethernet interface list */
13387     ether_ifattach(ifp, sc->link_params.mac_addr);
13388
13389     return (0);
13390 }
13391
13392 static void
13393 bxe_deallocate_bars(struct bxe_softc *sc)
13394 {
13395     int i;
13396
13397     for (i = 0; i < MAX_BARS; i++) {
13398         if (sc->bar[i].resource != NULL) {
13399             bus_release_resource(sc->dev,
13400                                  SYS_RES_MEMORY,
13401                                  sc->bar[i].rid,
13402                                  sc->bar[i].resource);
13403             BLOGD(sc, DBG_LOAD, "Released PCI BAR%d [%02x] memory\n",
13404                   i, PCIR_BAR(i));
13405         }
13406     }
13407 }
13408
13409 static int
13410 bxe_allocate_bars(struct bxe_softc *sc)
13411 {
13412     u_int flags;
13413     int i;
13414
13415     memset(sc->bar, 0, sizeof(sc->bar));
13416
13417     for (i = 0; i < MAX_BARS; i++) {
13418
13419         /* memory resources reside at BARs 0, 2, 4 */
13420         /* Run `pciconf -lb` to see mappings */
13421         if ((i != 0) && (i != 2) && (i != 4)) {
13422             continue;
13423         }
13424
13425         sc->bar[i].rid = PCIR_BAR(i);
13426
13427         flags = RF_ACTIVE;
13428         if (i == 0) {
13429             flags |= RF_SHAREABLE;
13430         }
13431
13432         if ((sc->bar[i].resource =
13433              bus_alloc_resource_any(sc->dev,
13434                                     SYS_RES_MEMORY,
13435                                     &sc->bar[i].rid,
13436                                     flags)) == NULL) {
13437 #if 0
13438             /* BAR4 doesn't exist for E1 */
13439             BLOGE(sc, "PCI BAR%d [%02x] memory allocation failed\n",
13440                   i, PCIR_BAR(i));
13441 #endif
13442             return (0);
13443         }
13444
13445         sc->bar[i].tag    = rman_get_bustag(sc->bar[i].resource);
13446         sc->bar[i].handle = rman_get_bushandle(sc->bar[i].resource);
13447         sc->bar[i].kva    = (vm_offset_t)rman_get_virtual(sc->bar[i].resource);
13448
13449         BLOGI(sc, "PCI BAR%d [%02x] memory allocated: %p-%p (%ld) -> %p\n",
13450               i, PCIR_BAR(i),
13451               (void *)rman_get_start(sc->bar[i].resource),
13452               (void *)rman_get_end(sc->bar[i].resource),
13453               rman_get_size(sc->bar[i].resource),
13454               (void *)sc->bar[i].kva);
13455     }
13456
13457     return (0);
13458 }
13459
13460 static void
13461 bxe_get_function_num(struct bxe_softc *sc)
13462 {
13463     uint32_t val = 0;
13464
13465     /*
13466      * Read the ME register to get the function number. The ME register
13467      * holds the relative-function number and absolute-function number. The
13468      * absolute-function number appears only in E2 and above. Before that
13469      * these bits always contained zero, therefore we cannot blindly use them.
13470      */
13471
13472     val = REG_RD(sc, BAR_ME_REGISTER);
13473
13474     sc->pfunc_rel =
13475         (uint8_t)((val & ME_REG_PF_NUM) >> ME_REG_PF_NUM_SHIFT);
13476     sc->path_id =
13477         (uint8_t)((val & ME_REG_ABS_PF_NUM) >> ME_REG_ABS_PF_NUM_SHIFT) & 1;
13478
13479     if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13480         sc->pfunc_abs = ((sc->pfunc_rel << 1) | sc->path_id);
13481     } else {
13482         sc->pfunc_abs = (sc->pfunc_rel | sc->path_id);
13483     }
13484
13485     BLOGD(sc, DBG_LOAD,
13486           "Relative function %d, Absolute function %d, Path %d\n",
13487           sc->pfunc_rel, sc->pfunc_abs, sc->path_id);
13488 }
13489
13490 static uint32_t
13491 bxe_get_shmem_mf_cfg_base(struct bxe_softc *sc)
13492 {
13493     uint32_t shmem2_size;
13494     uint32_t offset;
13495     uint32_t mf_cfg_offset_value;
13496
13497     /* Non 57712 */
13498     offset = (SHMEM_RD(sc, func_mb) +
13499               (MAX_FUNC_NUM * sizeof(struct drv_func_mb)));
13500
13501     /* 57712 plus */
13502     if (sc->devinfo.shmem2_base != 0) {
13503         shmem2_size = SHMEM2_RD(sc, size);
13504         if (shmem2_size > offsetof(struct shmem2_region, mf_cfg_addr)) {
13505             mf_cfg_offset_value = SHMEM2_RD(sc, mf_cfg_addr);
13506             if (SHMEM_MF_CFG_ADDR_NONE != mf_cfg_offset_value) {
13507                 offset = mf_cfg_offset_value;
13508             }
13509         }
13510     }
13511
13512     return (offset);
13513 }
13514
13515 static uint32_t
13516 bxe_pcie_capability_read(struct bxe_softc *sc,
13517                          int    reg,
13518                          int    width)
13519 {
13520     int pcie_reg;
13521
13522     /* ensure PCIe capability is enabled */
13523     if (pci_find_cap(sc->dev, PCIY_EXPRESS, &pcie_reg) == 0) {
13524         if (pcie_reg != 0) {
13525             BLOGD(sc, DBG_LOAD, "PCIe capability at 0x%04x\n", pcie_reg);
13526             return (pci_read_config(sc->dev, (pcie_reg + reg), width));
13527         }
13528     }
13529
13530     BLOGE(sc, "PCIe capability NOT FOUND!!!\n");
13531
13532     return (0);
13533 }
13534
13535 static uint8_t
13536 bxe_is_pcie_pending(struct bxe_softc *sc)
13537 {
13538     return (bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_STA, 2) &
13539             PCIM_EXP_STA_TRANSACTION_PND);
13540 }
13541
13542 /*
13543  * Walk the PCI capabiites list for the device to find what features are
13544  * supported. These capabilites may be enabled/disabled by firmware so it's
13545  * best to walk the list rather than make assumptions.
13546  */
13547 static void
13548 bxe_probe_pci_caps(struct bxe_softc *sc)
13549 {
13550     uint16_t link_status;
13551     int reg;
13552
13553     /* check if PCI Power Management is enabled */
13554     if (pci_find_cap(sc->dev, PCIY_PMG, &reg) == 0) {
13555         if (reg != 0) {
13556             BLOGD(sc, DBG_LOAD, "Found PM capability at 0x%04x\n", reg);
13557
13558             sc->devinfo.pcie_cap_flags |= BXE_PM_CAPABLE_FLAG;
13559             sc->devinfo.pcie_pm_cap_reg = (uint16_t)reg;
13560         }
13561     }
13562
13563     link_status = bxe_pcie_capability_read(sc, PCIR_EXPRESS_LINK_STA, 2);
13564
13565     /* handle PCIe 2.0 workarounds for 57710 */
13566     if (CHIP_IS_E1(sc)) {
13567         /* workaround for 57710 errata E4_57710_27462 */
13568         sc->devinfo.pcie_link_speed =
13569             (REG_RD(sc, 0x3d04) & (1 << 24)) ? 2 : 1;
13570
13571         /* workaround for 57710 errata E4_57710_27488 */
13572         sc->devinfo.pcie_link_width =
13573             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13574         if (sc->devinfo.pcie_link_speed > 1) {
13575             sc->devinfo.pcie_link_width =
13576                 ((link_status & PCIM_LINK_STA_WIDTH) >> 4) >> 1;
13577         }
13578     } else {
13579         sc->devinfo.pcie_link_speed =
13580             (link_status & PCIM_LINK_STA_SPEED);
13581         sc->devinfo.pcie_link_width =
13582             ((link_status & PCIM_LINK_STA_WIDTH) >> 4);
13583     }
13584
13585     BLOGD(sc, DBG_LOAD, "PCIe link speed=%d width=%d\n",
13586           sc->devinfo.pcie_link_speed, sc->devinfo.pcie_link_width);
13587
13588     sc->devinfo.pcie_cap_flags |= BXE_PCIE_CAPABLE_FLAG;
13589     sc->devinfo.pcie_pcie_cap_reg = (uint16_t)reg;
13590
13591     /* check if MSI capability is enabled */
13592     if (pci_find_cap(sc->dev, PCIY_MSI, &reg) == 0) {
13593         if (reg != 0) {
13594             BLOGD(sc, DBG_LOAD, "Found MSI capability at 0x%04x\n", reg);
13595
13596             sc->devinfo.pcie_cap_flags |= BXE_MSI_CAPABLE_FLAG;
13597             sc->devinfo.pcie_msi_cap_reg = (uint16_t)reg;
13598         }
13599     }
13600
13601     /* check if MSI-X capability is enabled */
13602     if (pci_find_cap(sc->dev, PCIY_MSIX, &reg) == 0) {
13603         if (reg != 0) {
13604             BLOGD(sc, DBG_LOAD, "Found MSI-X capability at 0x%04x\n", reg);
13605
13606             sc->devinfo.pcie_cap_flags |= BXE_MSIX_CAPABLE_FLAG;
13607             sc->devinfo.pcie_msix_cap_reg = (uint16_t)reg;
13608         }
13609     }
13610 }
13611
13612 static int
13613 bxe_get_shmem_mf_cfg_info_sd(struct bxe_softc *sc)
13614 {
13615     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13616     uint32_t val;
13617
13618     /* get the outer vlan if we're in switch-dependent mode */
13619
13620     val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13621     mf_info->ext_id = (uint16_t)val;
13622
13623     mf_info->multi_vnics_mode = 1;
13624
13625     if (!VALID_OVLAN(mf_info->ext_id)) {
13626         BLOGE(sc, "Invalid VLAN (%d)\n", mf_info->ext_id);
13627         return (1);
13628     }
13629
13630     /* get the capabilities */
13631     if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13632         FUNC_MF_CFG_PROTOCOL_ISCSI) {
13633         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ISCSI;
13634     } else if ((mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_PROTOCOL_MASK) ==
13635                FUNC_MF_CFG_PROTOCOL_FCOE) {
13636         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_FCOE;
13637     } else {
13638         mf_info->mf_protos_supported |= MF_PROTO_SUPPORT_ETHERNET;
13639     }
13640
13641     mf_info->vnics_per_port =
13642         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13643
13644     return (0);
13645 }
13646
13647 static uint32_t
13648 bxe_get_shmem_ext_proto_support_flags(struct bxe_softc *sc)
13649 {
13650     uint32_t retval = 0;
13651     uint32_t val;
13652
13653     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13654
13655     if (val & MACP_FUNC_CFG_FLAGS_ENABLED) {
13656         if (val & MACP_FUNC_CFG_FLAGS_ETHERNET) {
13657             retval |= MF_PROTO_SUPPORT_ETHERNET;
13658         }
13659         if (val & MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD) {
13660             retval |= MF_PROTO_SUPPORT_ISCSI;
13661         }
13662         if (val & MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD) {
13663             retval |= MF_PROTO_SUPPORT_FCOE;
13664         }
13665     }
13666
13667     return (retval);
13668 }
13669
13670 static int
13671 bxe_get_shmem_mf_cfg_info_si(struct bxe_softc *sc)
13672 {
13673     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13674     uint32_t val;
13675
13676     /*
13677      * There is no outer vlan if we're in switch-independent mode.
13678      * If the mac is valid then assume multi-function.
13679      */
13680
13681     val = MFCFG_RD(sc, func_ext_config[SC_ABS_FUNC(sc)].func_cfg);
13682
13683     mf_info->multi_vnics_mode = ((val & MACP_FUNC_CFG_FLAGS_MASK) != 0);
13684
13685     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13686
13687     mf_info->vnics_per_port =
13688         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13689
13690     return (0);
13691 }
13692
13693 static int
13694 bxe_get_shmem_mf_cfg_info_niv(struct bxe_softc *sc)
13695 {
13696     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13697     uint32_t e1hov_tag;
13698     uint32_t func_config;
13699     uint32_t niv_config;
13700
13701     mf_info->multi_vnics_mode = 1;
13702
13703     e1hov_tag   = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13704     func_config = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13705     niv_config  = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].afex_config);
13706
13707     mf_info->ext_id =
13708         (uint16_t)((e1hov_tag & FUNC_MF_CFG_E1HOV_TAG_MASK) >>
13709                    FUNC_MF_CFG_E1HOV_TAG_SHIFT);
13710
13711     mf_info->default_vlan =
13712         (uint16_t)((e1hov_tag & FUNC_MF_CFG_AFEX_VLAN_MASK) >>
13713                    FUNC_MF_CFG_AFEX_VLAN_SHIFT);
13714
13715     mf_info->niv_allowed_priorities =
13716         (uint8_t)((niv_config & FUNC_MF_CFG_AFEX_COS_FILTER_MASK) >>
13717                   FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT);
13718
13719     mf_info->niv_default_cos =
13720         (uint8_t)((func_config & FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK) >>
13721                   FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT);
13722
13723     mf_info->afex_vlan_mode =
13724         ((niv_config & FUNC_MF_CFG_AFEX_VLAN_MODE_MASK) >>
13725          FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT);
13726
13727     mf_info->niv_mba_enabled =
13728         ((niv_config & FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK) >>
13729          FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT);
13730
13731     mf_info->mf_protos_supported = bxe_get_shmem_ext_proto_support_flags(sc);
13732
13733     mf_info->vnics_per_port =
13734         (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4;
13735
13736     return (0);
13737 }
13738
13739 static int
13740 bxe_check_valid_mf_cfg(struct bxe_softc *sc)
13741 {
13742     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13743     uint32_t mf_cfg1;
13744     uint32_t mf_cfg2;
13745     uint32_t ovlan1;
13746     uint32_t ovlan2;
13747     uint8_t i, j;
13748
13749     BLOGD(sc, DBG_LOAD, "MF config parameters for function %d\n",
13750           SC_PORT(sc));
13751     BLOGD(sc, DBG_LOAD, "\tmf_config=0x%x\n",
13752           mf_info->mf_config[SC_VN(sc)]);
13753     BLOGD(sc, DBG_LOAD, "\tmulti_vnics_mode=%d\n",
13754           mf_info->multi_vnics_mode);
13755     BLOGD(sc, DBG_LOAD, "\tvnics_per_port=%d\n",
13756           mf_info->vnics_per_port);
13757     BLOGD(sc, DBG_LOAD, "\tovlan/vifid=%d\n",
13758           mf_info->ext_id);
13759     BLOGD(sc, DBG_LOAD, "\tmin_bw=%d/%d/%d/%d\n",
13760           mf_info->min_bw[0], mf_info->min_bw[1],
13761           mf_info->min_bw[2], mf_info->min_bw[3]);
13762     BLOGD(sc, DBG_LOAD, "\tmax_bw=%d/%d/%d/%d\n",
13763           mf_info->max_bw[0], mf_info->max_bw[1],
13764           mf_info->max_bw[2], mf_info->max_bw[3]);
13765     BLOGD(sc, DBG_LOAD, "\tmac_addr: %s\n",
13766           sc->mac_addr_str);
13767
13768     /* various MF mode sanity checks... */
13769
13770     if (mf_info->mf_config[SC_VN(sc)] & FUNC_MF_CFG_FUNC_HIDE) {
13771         BLOGE(sc, "Enumerated function %d is marked as hidden\n",
13772               SC_PORT(sc));
13773         return (1);
13774     }
13775
13776     if ((mf_info->vnics_per_port > 1) && !mf_info->multi_vnics_mode) {
13777         BLOGE(sc, "vnics_per_port=%d multi_vnics_mode=%d\n",
13778               mf_info->vnics_per_port, mf_info->multi_vnics_mode);
13779         return (1);
13780     }
13781
13782     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13783         /* vnic id > 0 must have valid ovlan in switch-dependent mode */
13784         if ((SC_VN(sc) > 0) && !VALID_OVLAN(OVLAN(sc))) {
13785             BLOGE(sc, "mf_mode=SD vnic_id=%d ovlan=%d\n",
13786                   SC_VN(sc), OVLAN(sc));
13787             return (1);
13788         }
13789
13790         if (!VALID_OVLAN(OVLAN(sc)) && mf_info->multi_vnics_mode) {
13791             BLOGE(sc, "mf_mode=SD multi_vnics_mode=%d ovlan=%d\n",
13792                   mf_info->multi_vnics_mode, OVLAN(sc));
13793             return (1);
13794         }
13795
13796         /*
13797          * Verify all functions are either MF or SF mode. If MF, make sure
13798          * sure that all non-hidden functions have a valid ovlan. If SF,
13799          * make sure that all non-hidden functions have an invalid ovlan.
13800          */
13801         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13802             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13803             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13804             if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13805                 (((mf_info->multi_vnics_mode) && !VALID_OVLAN(ovlan1)) ||
13806                  ((!mf_info->multi_vnics_mode) && VALID_OVLAN(ovlan1)))) {
13807                 BLOGE(sc, "mf_mode=SD function %d MF config "
13808                           "mismatch, multi_vnics_mode=%d ovlan=%d\n",
13809                       i, mf_info->multi_vnics_mode, ovlan1);
13810                 return (1);
13811             }
13812         }
13813
13814         /* Verify all funcs on the same port each have a different ovlan. */
13815         FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13816             mf_cfg1 = MFCFG_RD(sc, func_mf_config[i].config);
13817             ovlan1  = MFCFG_RD(sc, func_mf_config[i].e1hov_tag);
13818             /* iterate from the next function on the port to the max func */
13819             for (j = i + 2; j < MAX_FUNC_NUM; j += 2) {
13820                 mf_cfg2 = MFCFG_RD(sc, func_mf_config[j].config);
13821                 ovlan2  = MFCFG_RD(sc, func_mf_config[j].e1hov_tag);
13822                 if (!(mf_cfg1 & FUNC_MF_CFG_FUNC_HIDE) &&
13823                     VALID_OVLAN(ovlan1) &&
13824                     !(mf_cfg2 & FUNC_MF_CFG_FUNC_HIDE) &&
13825                     VALID_OVLAN(ovlan2) &&
13826                     (ovlan1 == ovlan2)) {
13827                     BLOGE(sc, "mf_mode=SD functions %d and %d "
13828                               "have the same ovlan (%d)\n",
13829                           i, j, ovlan1);
13830                     return (1);
13831                 }
13832             }
13833         }
13834     } /* MULTI_FUNCTION_SD */
13835
13836     return (0);
13837 }
13838
13839 static int
13840 bxe_get_mf_cfg_info(struct bxe_softc *sc)
13841 {
13842     struct bxe_mf_info *mf_info = &sc->devinfo.mf_info;
13843     uint32_t val, mac_upper;
13844     uint8_t i, vnic;
13845
13846     /* initialize mf_info defaults */
13847     mf_info->vnics_per_port   = 1;
13848     mf_info->multi_vnics_mode = FALSE;
13849     mf_info->path_has_ovlan   = FALSE;
13850     mf_info->mf_mode          = SINGLE_FUNCTION;
13851
13852     if (!CHIP_IS_MF_CAP(sc)) {
13853         return (0);
13854     }
13855
13856     if (sc->devinfo.mf_cfg_base == SHMEM_MF_CFG_ADDR_NONE) {
13857         BLOGE(sc, "Invalid mf_cfg_base!\n");
13858         return (1);
13859     }
13860
13861     /* get the MF mode (switch dependent / independent / single-function) */
13862
13863     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
13864
13865     switch (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK)
13866     {
13867     case SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT:
13868
13869         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13870
13871         /* check for legal upper mac bytes */
13872         if (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT) {
13873             mf_info->mf_mode = MULTI_FUNCTION_SI;
13874         } else {
13875             BLOGE(sc, "Invalid config for Switch Independent mode\n");
13876         }
13877
13878         break;
13879
13880     case SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED:
13881     case SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4:
13882
13883         /* get outer vlan configuration */
13884         val = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].e1hov_tag);
13885
13886         if ((val & FUNC_MF_CFG_E1HOV_TAG_MASK) !=
13887             FUNC_MF_CFG_E1HOV_TAG_DEFAULT) {
13888             mf_info->mf_mode = MULTI_FUNCTION_SD;
13889         } else {
13890             BLOGE(sc, "Invalid config for Switch Dependent mode\n");
13891         }
13892
13893         break;
13894
13895     case SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF:
13896
13897         /* not in MF mode, vnics_per_port=1 and multi_vnics_mode=FALSE */
13898         return (0);
13899
13900     case SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE:
13901
13902         /*
13903          * Mark MF mode as NIV if MCP version includes NPAR-SD support
13904          * and the MAC address is valid.
13905          */
13906         mac_upper = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
13907
13908         if ((SHMEM2_HAS(sc, afex_driver_support)) &&
13909             (mac_upper != FUNC_MF_CFG_UPPERMAC_DEFAULT)) {
13910             mf_info->mf_mode = MULTI_FUNCTION_AFEX;
13911         } else {
13912             BLOGE(sc, "Invalid config for AFEX mode\n");
13913         }
13914
13915         break;
13916
13917     default:
13918
13919         BLOGE(sc, "Unknown MF mode (0x%08x)\n",
13920               (val & SHARED_FEAT_CFG_FORCE_SF_MODE_MASK));
13921
13922         return (1);
13923     }
13924
13925     /* set path mf_mode (which could be different than function mf_mode) */
13926     if (mf_info->mf_mode == MULTI_FUNCTION_SD) {
13927         mf_info->path_has_ovlan = TRUE;
13928     } else if (mf_info->mf_mode == SINGLE_FUNCTION) {
13929         /*
13930          * Decide on path multi vnics mode. If we're not in MF mode and in
13931          * 4-port mode, this is good enough to check vnic-0 of the other port
13932          * on the same path
13933          */
13934         if (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) {
13935             uint8_t other_port = !(PORT_ID(sc) & 1);
13936             uint8_t abs_func_other_port = (SC_PATH(sc) + (2 * other_port));
13937
13938             val = MFCFG_RD(sc, func_mf_config[abs_func_other_port].e1hov_tag);
13939
13940             mf_info->path_has_ovlan = VALID_OVLAN((uint16_t)val) ? 1 : 0;
13941         }
13942     }
13943
13944     if (mf_info->mf_mode == SINGLE_FUNCTION) {
13945         /* invalid MF config */
13946         if (SC_VN(sc) >= 1) {
13947             BLOGE(sc, "VNIC ID >= 1 in SF mode\n");
13948             return (1);
13949         }
13950
13951         return (0);
13952     }
13953
13954     /* get the MF configuration */
13955     mf_info->mf_config[SC_VN(sc)] =
13956         MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].config);
13957
13958     switch(mf_info->mf_mode)
13959     {
13960     case MULTI_FUNCTION_SD:
13961
13962         bxe_get_shmem_mf_cfg_info_sd(sc);
13963         break;
13964
13965     case MULTI_FUNCTION_SI:
13966
13967         bxe_get_shmem_mf_cfg_info_si(sc);
13968         break;
13969
13970     case MULTI_FUNCTION_AFEX:
13971
13972         bxe_get_shmem_mf_cfg_info_niv(sc);
13973         break;
13974
13975     default:
13976
13977         BLOGE(sc, "Get MF config failed (mf_mode=0x%08x)\n",
13978               mf_info->mf_mode);
13979         return (1);
13980     }
13981
13982     /* get the congestion management parameters */
13983
13984     vnic = 0;
13985     FOREACH_ABS_FUNC_IN_PORT(sc, i) {
13986         /* get min/max bw */
13987         val = MFCFG_RD(sc, func_mf_config[i].config);
13988         mf_info->min_bw[vnic] =
13989             ((val & FUNC_MF_CFG_MIN_BW_MASK) >> FUNC_MF_CFG_MIN_BW_SHIFT);
13990         mf_info->max_bw[vnic] =
13991             ((val & FUNC_MF_CFG_MAX_BW_MASK) >> FUNC_MF_CFG_MAX_BW_SHIFT);
13992         vnic++;
13993     }
13994
13995     return (bxe_check_valid_mf_cfg(sc));
13996 }
13997
13998 static int
13999 bxe_get_shmem_info(struct bxe_softc *sc)
14000 {
14001     int port;
14002     uint32_t mac_hi, mac_lo, val;
14003
14004     port = SC_PORT(sc);
14005     mac_hi = mac_lo = 0;
14006
14007     sc->link_params.sc   = sc;
14008     sc->link_params.port = port;
14009
14010     /* get the hardware config info */
14011     sc->devinfo.hw_config =
14012         SHMEM_RD(sc, dev_info.shared_hw_config.config);
14013     sc->devinfo.hw_config2 =
14014         SHMEM_RD(sc, dev_info.shared_hw_config.config2);
14015
14016     sc->link_params.hw_led_mode =
14017         ((sc->devinfo.hw_config & SHARED_HW_CFG_LED_MODE_MASK) >>
14018          SHARED_HW_CFG_LED_MODE_SHIFT);
14019
14020     /* get the port feature config */
14021     sc->port.config =
14022         SHMEM_RD(sc, dev_info.port_feature_config[port].config),
14023
14024     /* get the link params */
14025     sc->link_params.speed_cap_mask[0] =
14026         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask);
14027     sc->link_params.speed_cap_mask[1] =
14028         SHMEM_RD(sc, dev_info.port_hw_config[port].speed_capability_mask2);
14029
14030     /* get the lane config */
14031     sc->link_params.lane_config =
14032         SHMEM_RD(sc, dev_info.port_hw_config[port].lane_config);
14033
14034     /* get the link config */
14035     val = SHMEM_RD(sc, dev_info.port_feature_config[port].link_config);
14036     sc->port.link_config[ELINK_INT_PHY] = val;
14037     sc->link_params.switch_cfg = (val & PORT_FEATURE_CONNECTED_SWITCH_MASK);
14038     sc->port.link_config[ELINK_EXT_PHY1] =
14039         SHMEM_RD(sc, dev_info.port_feature_config[port].link_config2);
14040
14041     /* get the override preemphasis flag and enable it or turn it off */
14042     val = SHMEM_RD(sc, dev_info.shared_feature_config.config);
14043     if (val & SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED) {
14044         sc->link_params.feature_config_flags |=
14045             ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14046     } else {
14047         sc->link_params.feature_config_flags &=
14048             ~ELINK_FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED;
14049     }
14050
14051     /* get the initial value of the link params */
14052     sc->link_params.multi_phy_config =
14053         SHMEM_RD(sc, dev_info.port_hw_config[port].multi_phy_config);
14054
14055     /* get external phy info */
14056     sc->port.ext_phy_config =
14057         SHMEM_RD(sc, dev_info.port_hw_config[port].external_phy_config);
14058
14059     /* get the multifunction configuration */
14060     bxe_get_mf_cfg_info(sc);
14061
14062     /* get the mac address */
14063     if (IS_MF(sc)) {
14064         mac_hi = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_upper);
14065         mac_lo = MFCFG_RD(sc, func_mf_config[SC_ABS_FUNC(sc)].mac_lower);
14066     } else {
14067         mac_hi = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_upper);
14068         mac_lo = SHMEM_RD(sc, dev_info.port_hw_config[port].mac_lower);
14069     }
14070
14071     if ((mac_lo == 0) && (mac_hi == 0)) {
14072         *sc->mac_addr_str = 0;
14073         BLOGE(sc, "No Ethernet address programmed!\n");
14074     } else {
14075         sc->link_params.mac_addr[0] = (uint8_t)(mac_hi >> 8);
14076         sc->link_params.mac_addr[1] = (uint8_t)(mac_hi);
14077         sc->link_params.mac_addr[2] = (uint8_t)(mac_lo >> 24);
14078         sc->link_params.mac_addr[3] = (uint8_t)(mac_lo >> 16);
14079         sc->link_params.mac_addr[4] = (uint8_t)(mac_lo >> 8);
14080         sc->link_params.mac_addr[5] = (uint8_t)(mac_lo);
14081         snprintf(sc->mac_addr_str, sizeof(sc->mac_addr_str),
14082                  "%02x:%02x:%02x:%02x:%02x:%02x",
14083                  sc->link_params.mac_addr[0], sc->link_params.mac_addr[1],
14084                  sc->link_params.mac_addr[2], sc->link_params.mac_addr[3],
14085                  sc->link_params.mac_addr[4], sc->link_params.mac_addr[5]);
14086         BLOGD(sc, DBG_LOAD, "Ethernet address: %s\n", sc->mac_addr_str);
14087     }
14088
14089 #if 0
14090     if (!IS_MF(sc) &&
14091         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14092          PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE)) {
14093         sc->flags |= BXE_NO_ISCSI;
14094     }
14095     if (!IS_MF(sc) &&
14096         ((sc->port.config & PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK) ==
14097          PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI)) {
14098         sc->flags |= BXE_NO_FCOE_FLAG;
14099     }
14100 #endif
14101
14102     return (0);
14103 }
14104
14105 static void
14106 bxe_get_tunable_params(struct bxe_softc *sc)
14107 {
14108     /* sanity checks */
14109
14110     if ((bxe_interrupt_mode != INTR_MODE_INTX) &&
14111         (bxe_interrupt_mode != INTR_MODE_MSI)  &&
14112         (bxe_interrupt_mode != INTR_MODE_MSIX)) {
14113         BLOGW(sc, "invalid interrupt_mode value (%d)\n", bxe_interrupt_mode);
14114         bxe_interrupt_mode = INTR_MODE_MSIX;
14115     }
14116
14117     if ((bxe_queue_count < 0) || (bxe_queue_count > MAX_RSS_CHAINS)) {
14118         BLOGW(sc, "invalid queue_count value (%d)\n", bxe_queue_count);
14119         bxe_queue_count = 0;
14120     }
14121
14122     if ((bxe_max_rx_bufs < 1) || (bxe_max_rx_bufs > RX_BD_USABLE)) {
14123         if (bxe_max_rx_bufs == 0) {
14124             bxe_max_rx_bufs = RX_BD_USABLE;
14125         } else {
14126             BLOGW(sc, "invalid max_rx_bufs (%d)\n", bxe_max_rx_bufs);
14127             bxe_max_rx_bufs = 2048;
14128         }
14129     }
14130
14131     if ((bxe_hc_rx_ticks < 1) || (bxe_hc_rx_ticks > 100)) {
14132         BLOGW(sc, "invalid hc_rx_ticks (%d)\n", bxe_hc_rx_ticks);
14133         bxe_hc_rx_ticks = 25;
14134     }
14135
14136     if ((bxe_hc_tx_ticks < 1) || (bxe_hc_tx_ticks > 100)) {
14137         BLOGW(sc, "invalid hc_tx_ticks (%d)\n", bxe_hc_tx_ticks);
14138         bxe_hc_tx_ticks = 50;
14139     }
14140
14141     if (bxe_max_aggregation_size == 0) {
14142         bxe_max_aggregation_size = TPA_AGG_SIZE;
14143     }
14144
14145     if (bxe_max_aggregation_size > 0xffff) {
14146         BLOGW(sc, "invalid max_aggregation_size (%d)\n",
14147               bxe_max_aggregation_size);
14148         bxe_max_aggregation_size = TPA_AGG_SIZE;
14149     }
14150
14151     if ((bxe_mrrs < -1) || (bxe_mrrs > 3)) {
14152         BLOGW(sc, "invalid mrrs (%d)\n", bxe_mrrs);
14153         bxe_mrrs = -1;
14154     }
14155
14156     if ((bxe_autogreeen < 0) || (bxe_autogreeen > 2)) {
14157         BLOGW(sc, "invalid autogreeen (%d)\n", bxe_autogreeen);
14158         bxe_autogreeen = 0;
14159     }
14160
14161     if ((bxe_udp_rss < 0) || (bxe_udp_rss > 1)) {
14162         BLOGW(sc, "invalid udp_rss (%d)\n", bxe_udp_rss);
14163         bxe_udp_rss = 0;
14164     }
14165
14166     /* pull in user settings */
14167
14168     sc->interrupt_mode       = bxe_interrupt_mode;
14169     sc->max_rx_bufs          = bxe_max_rx_bufs;
14170     sc->hc_rx_ticks          = bxe_hc_rx_ticks;
14171     sc->hc_tx_ticks          = bxe_hc_tx_ticks;
14172     sc->max_aggregation_size = bxe_max_aggregation_size;
14173     sc->mrrs                 = bxe_mrrs;
14174     sc->autogreeen           = bxe_autogreeen;
14175     sc->udp_rss              = bxe_udp_rss;
14176
14177     if (bxe_interrupt_mode == INTR_MODE_INTX) {
14178         sc->num_queues = 1;
14179     } else { /* INTR_MODE_MSI or INTR_MODE_MSIX */
14180         sc->num_queues =
14181             min((bxe_queue_count ? bxe_queue_count : mp_ncpus),
14182                 MAX_RSS_CHAINS);
14183         if (sc->num_queues > mp_ncpus) {
14184             sc->num_queues = mp_ncpus;
14185         }
14186     }
14187
14188     BLOGD(sc, DBG_LOAD,
14189           "User Config: "
14190           "debug=0x%lx "
14191           "interrupt_mode=%d "
14192           "queue_count=%d "
14193           "hc_rx_ticks=%d "
14194           "hc_tx_ticks=%d "
14195           "rx_budget=%d "
14196           "max_aggregation_size=%d "
14197           "mrrs=%d "
14198           "autogreeen=%d "
14199           "udp_rss=%d\n",
14200           bxe_debug,
14201           sc->interrupt_mode,
14202           sc->num_queues,
14203           sc->hc_rx_ticks,
14204           sc->hc_tx_ticks,
14205           bxe_rx_budget,
14206           sc->max_aggregation_size,
14207           sc->mrrs,
14208           sc->autogreeen,
14209           sc->udp_rss);
14210 }
14211
14212 static void
14213 bxe_media_detect(struct bxe_softc *sc)
14214 {
14215     uint32_t phy_idx = bxe_get_cur_phy_idx(sc);
14216     switch (sc->link_params.phy[phy_idx].media_type) {
14217     case ELINK_ETH_PHY_SFPP_10G_FIBER:
14218     case ELINK_ETH_PHY_XFP_FIBER:
14219         BLOGI(sc, "Found 10Gb Fiber media.\n");
14220         sc->media = IFM_10G_SR;
14221         break;
14222     case ELINK_ETH_PHY_SFP_1G_FIBER:
14223         BLOGI(sc, "Found 1Gb Fiber media.\n");
14224         sc->media = IFM_1000_SX;
14225         break;
14226     case ELINK_ETH_PHY_KR:
14227     case ELINK_ETH_PHY_CX4:
14228         BLOGI(sc, "Found 10GBase-CX4 media.\n");
14229         sc->media = IFM_10G_CX4;
14230         break;
14231     case ELINK_ETH_PHY_DA_TWINAX:
14232         BLOGI(sc, "Found 10Gb Twinax media.\n");
14233         sc->media = IFM_10G_TWINAX;
14234         break;
14235     case ELINK_ETH_PHY_BASE_T:
14236         if (sc->link_params.speed_cap_mask[0] &
14237             PORT_HW_CFG_SPEED_CAPABILITY_D0_10G) {
14238             BLOGI(sc, "Found 10GBase-T media.\n");
14239             sc->media = IFM_10G_T;
14240         } else {
14241             BLOGI(sc, "Found 1000Base-T media.\n");
14242             sc->media = IFM_1000_T;
14243         }
14244         break;
14245     case ELINK_ETH_PHY_NOT_PRESENT:
14246         BLOGI(sc, "Media not present.\n");
14247         sc->media = 0;
14248         break;
14249     case ELINK_ETH_PHY_UNSPECIFIED:
14250     default:
14251         BLOGI(sc, "Unknown media!\n");
14252         sc->media = 0;
14253         break;
14254     }
14255 }
14256
14257 #define GET_FIELD(value, fname)                     \
14258     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
14259 #define IGU_FID(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_FID)
14260 #define IGU_VEC(val) GET_FIELD((val), IGU_REG_MAPPING_MEMORY_VECTOR)
14261
14262 static int
14263 bxe_get_igu_cam_info(struct bxe_softc *sc)
14264 {
14265     int pfid = SC_FUNC(sc);
14266     int igu_sb_id;
14267     uint32_t val;
14268     uint8_t fid, igu_sb_cnt = 0;
14269
14270     sc->igu_base_sb = 0xff;
14271
14272     if (CHIP_INT_MODE_IS_BC(sc)) {
14273         int vn = SC_VN(sc);
14274         igu_sb_cnt = sc->igu_sb_cnt;
14275         sc->igu_base_sb = ((CHIP_IS_MODE_4_PORT(sc) ? pfid : vn) *
14276                            FP_SB_MAX_E1x);
14277         sc->igu_dsb_id = (E1HVN_MAX * FP_SB_MAX_E1x +
14278                           (CHIP_IS_MODE_4_PORT(sc) ? pfid : vn));
14279         return (0);
14280     }
14281
14282     /* IGU in normal mode - read CAM */
14283     for (igu_sb_id = 0;
14284          igu_sb_id < IGU_REG_MAPPING_MEMORY_SIZE;
14285          igu_sb_id++) {
14286         val = REG_RD(sc, IGU_REG_MAPPING_MEMORY + igu_sb_id * 4);
14287         if (!(val & IGU_REG_MAPPING_MEMORY_VALID)) {
14288             continue;
14289         }
14290         fid = IGU_FID(val);
14291         if ((fid & IGU_FID_ENCODE_IS_PF)) {
14292             if ((fid & IGU_FID_PF_NUM_MASK) != pfid) {
14293                 continue;
14294             }
14295             if (IGU_VEC(val) == 0) {
14296                 /* default status block */
14297                 sc->igu_dsb_id = igu_sb_id;
14298             } else {
14299                 if (sc->igu_base_sb == 0xff) {
14300                     sc->igu_base_sb = igu_sb_id;
14301                 }
14302                 igu_sb_cnt++;
14303             }
14304         }
14305     }
14306
14307     /*
14308      * Due to new PF resource allocation by MFW T7.4 and above, it's optional
14309      * that number of CAM entries will not be equal to the value advertised in
14310      * PCI. Driver should use the minimal value of both as the actual status
14311      * block count
14312      */
14313     sc->igu_sb_cnt = min(sc->igu_sb_cnt, igu_sb_cnt);
14314
14315     if (igu_sb_cnt == 0) {
14316         BLOGE(sc, "CAM configuration error\n");
14317         return (-1);
14318     }
14319
14320     return (0);
14321 }
14322
14323 /*
14324  * Gather various information from the device config space, the device itself,
14325  * shmem, and the user input.
14326  */
14327 static int
14328 bxe_get_device_info(struct bxe_softc *sc)
14329 {
14330     uint32_t val;
14331     int rc;
14332
14333     /* Get the data for the device */
14334     sc->devinfo.vendor_id    = pci_get_vendor(sc->dev);
14335     sc->devinfo.device_id    = pci_get_device(sc->dev);
14336     sc->devinfo.subvendor_id = pci_get_subvendor(sc->dev);
14337     sc->devinfo.subdevice_id = pci_get_subdevice(sc->dev);
14338
14339     /* get the chip revision (chip metal comes from pci config space) */
14340     sc->devinfo.chip_id     =
14341     sc->link_params.chip_id =
14342         (((REG_RD(sc, MISC_REG_CHIP_NUM)                   & 0xffff) << 16) |
14343          ((REG_RD(sc, MISC_REG_CHIP_REV)                   & 0xf)    << 12) |
14344          (((REG_RD(sc, PCICFG_OFFSET + PCI_ID_VAL3) >> 24) & 0xf)    << 4)  |
14345          ((REG_RD(sc, MISC_REG_BOND_ID)                    & 0xf)    << 0));
14346
14347     /* force 57811 according to MISC register */
14348     if (REG_RD(sc, MISC_REG_CHIP_TYPE) & MISC_REG_CHIP_TYPE_57811_MASK) {
14349         if (CHIP_IS_57810(sc)) {
14350             sc->devinfo.chip_id = ((CHIP_NUM_57811 << 16) |
14351                                    (sc->devinfo.chip_id & 0x0000ffff));
14352         } else if (CHIP_IS_57810_MF(sc)) {
14353             sc->devinfo.chip_id = ((CHIP_NUM_57811_MF << 16) |
14354                                    (sc->devinfo.chip_id & 0x0000ffff));
14355         }
14356         sc->devinfo.chip_id |= 0x1;
14357     }
14358
14359     BLOGD(sc, DBG_LOAD,
14360           "chip_id=0x%08x (num=0x%04x rev=0x%01x metal=0x%02x bond=0x%01x)\n",
14361           sc->devinfo.chip_id,
14362           ((sc->devinfo.chip_id >> 16) & 0xffff),
14363           ((sc->devinfo.chip_id >> 12) & 0xf),
14364           ((sc->devinfo.chip_id >>  4) & 0xff),
14365           ((sc->devinfo.chip_id >>  0) & 0xf));
14366
14367     val = (REG_RD(sc, 0x2874) & 0x55);
14368     if ((sc->devinfo.chip_id & 0x1) ||
14369         (CHIP_IS_E1(sc) && val) ||
14370         (CHIP_IS_E1H(sc) && (val == 0x55))) {
14371         sc->flags |= BXE_ONE_PORT_FLAG;
14372         BLOGD(sc, DBG_LOAD, "single port device\n");
14373     }
14374
14375     /* set the doorbell size */
14376     sc->doorbell_size = (1 << BXE_DB_SHIFT);
14377
14378     /* determine whether the device is in 2 port or 4 port mode */
14379     sc->devinfo.chip_port_mode = CHIP_PORT_MODE_NONE; /* E1 & E1h*/
14380     if (CHIP_IS_E2E3(sc)) {
14381         /*
14382          * Read port4mode_en_ovwr[0]:
14383          *   If 1, four port mode is in port4mode_en_ovwr[1].
14384          *   If 0, four port mode is in port4mode_en[0].
14385          */
14386         val = REG_RD(sc, MISC_REG_PORT4MODE_EN_OVWR);
14387         if (val & 1) {
14388             val = ((val >> 1) & 1);
14389         } else {
14390             val = REG_RD(sc, MISC_REG_PORT4MODE_EN);
14391         }
14392
14393         sc->devinfo.chip_port_mode =
14394             (val) ? CHIP_4_PORT_MODE : CHIP_2_PORT_MODE;
14395
14396         BLOGD(sc, DBG_LOAD, "Port mode = %s\n", (val) ? "4" : "2");
14397     }
14398
14399     /* get the function and path info for the device */
14400     bxe_get_function_num(sc);
14401
14402     /* get the shared memory base address */
14403     sc->devinfo.shmem_base     =
14404     sc->link_params.shmem_base =
14405         REG_RD(sc, MISC_REG_SHARED_MEM_ADDR);
14406     sc->devinfo.shmem2_base =
14407         REG_RD(sc, (SC_PATH(sc) ? MISC_REG_GENERIC_CR_1 :
14408                                   MISC_REG_GENERIC_CR_0));
14409
14410     BLOGD(sc, DBG_LOAD, "shmem_base=0x%08x, shmem2_base=0x%08x\n",
14411           sc->devinfo.shmem_base, sc->devinfo.shmem2_base);
14412
14413     if (!sc->devinfo.shmem_base) {
14414         /* this should ONLY prevent upcoming shmem reads */
14415         BLOGI(sc, "MCP not active\n");
14416         sc->flags |= BXE_NO_MCP_FLAG;
14417         return (0);
14418     }
14419
14420     /* make sure the shared memory contents are valid */
14421     val = SHMEM_RD(sc, validity_map[SC_PORT(sc)]);
14422     if ((val & (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) !=
14423         (SHR_MEM_VALIDITY_DEV_INFO | SHR_MEM_VALIDITY_MB)) {
14424         BLOGE(sc, "Invalid SHMEM validity signature: 0x%08x\n", val);
14425         return (0);
14426     }
14427     BLOGD(sc, DBG_LOAD, "Valid SHMEM validity signature: 0x%08x\n", val);
14428
14429     /* get the bootcode version */
14430     sc->devinfo.bc_ver = SHMEM_RD(sc, dev_info.bc_rev);
14431     snprintf(sc->devinfo.bc_ver_str,
14432              sizeof(sc->devinfo.bc_ver_str),
14433              "%d.%d.%d",
14434              ((sc->devinfo.bc_ver >> 24) & 0xff),
14435              ((sc->devinfo.bc_ver >> 16) & 0xff),
14436              ((sc->devinfo.bc_ver >>  8) & 0xff));
14437     BLOGD(sc, DBG_LOAD, "Bootcode version: %s\n", sc->devinfo.bc_ver_str);
14438
14439     /* get the bootcode shmem address */
14440     sc->devinfo.mf_cfg_base = bxe_get_shmem_mf_cfg_base(sc);
14441     BLOGD(sc, DBG_LOAD, "mf_cfg_base=0x08%x \n", sc->devinfo.mf_cfg_base);
14442
14443     /* clean indirect addresses as they're not used */
14444     pci_write_config(sc->dev, PCICFG_GRC_ADDRESS, 0, 4);
14445     if (IS_PF(sc)) {
14446         REG_WR(sc, PXP2_REG_PGL_ADDR_88_F0, 0);
14447         REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F0, 0);
14448         REG_WR(sc, PXP2_REG_PGL_ADDR_90_F0, 0);
14449         REG_WR(sc, PXP2_REG_PGL_ADDR_94_F0, 0);
14450         if (CHIP_IS_E1x(sc)) {
14451             REG_WR(sc, PXP2_REG_PGL_ADDR_88_F1, 0);
14452             REG_WR(sc, PXP2_REG_PGL_ADDR_8C_F1, 0);
14453             REG_WR(sc, PXP2_REG_PGL_ADDR_90_F1, 0);
14454             REG_WR(sc, PXP2_REG_PGL_ADDR_94_F1, 0);
14455         }
14456
14457         /*
14458          * Enable internal target-read (in case we are probed after PF
14459          * FLR). Must be done prior to any BAR read access. Only for
14460          * 57712 and up
14461          */
14462         if (!CHIP_IS_E1x(sc)) {
14463             REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
14464         }
14465     }
14466
14467     /* get the nvram size */
14468     val = REG_RD(sc, MCP_REG_MCPR_NVM_CFG4);
14469     sc->devinfo.flash_size =
14470         (NVRAM_1MB_SIZE << (val & MCPR_NVM_CFG4_FLASH_SIZE));
14471     BLOGD(sc, DBG_LOAD, "nvram flash size: %d\n", sc->devinfo.flash_size);
14472
14473     /* get PCI capabilites */
14474     bxe_probe_pci_caps(sc);
14475
14476     bxe_set_power_state(sc, PCI_PM_D0);
14477
14478     /* get various configuration parameters from shmem */
14479     bxe_get_shmem_info(sc);
14480
14481     if (sc->devinfo.pcie_msix_cap_reg != 0) {
14482         val = pci_read_config(sc->dev,
14483                               (sc->devinfo.pcie_msix_cap_reg +
14484                                PCIR_MSIX_CTRL),
14485                               2);
14486         sc->igu_sb_cnt = (val & PCIM_MSIXCTRL_TABLE_SIZE);
14487     } else {
14488         sc->igu_sb_cnt = 1;
14489     }
14490
14491     sc->igu_base_addr = BAR_IGU_INTMEM;
14492
14493     /* initialize IGU parameters */
14494     if (CHIP_IS_E1x(sc)) {
14495         sc->devinfo.int_block = INT_BLOCK_HC;
14496         sc->igu_dsb_id = DEF_SB_IGU_ID;
14497         sc->igu_base_sb = 0;
14498     } else {
14499         sc->devinfo.int_block = INT_BLOCK_IGU;
14500
14501         /* do not allow device reset during IGU info preocessing */
14502         bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14503
14504         val = REG_RD(sc, IGU_REG_BLOCK_CONFIGURATION);
14505
14506         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14507             int tout = 5000;
14508
14509             BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode\n");
14510
14511             val &= ~(IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN);
14512             REG_WR(sc, IGU_REG_BLOCK_CONFIGURATION, val);
14513             REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x7f);
14514
14515             while (tout && REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14516                 tout--;
14517                 DELAY(1000);
14518             }
14519
14520             if (REG_RD(sc, IGU_REG_RESET_MEMORIES)) {
14521                 BLOGD(sc, DBG_LOAD, "FORCING IGU Normal Mode failed!!!\n");
14522                 bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14523                 return (-1);
14524             }
14525         }
14526
14527         if (val & IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN) {
14528             BLOGD(sc, DBG_LOAD, "IGU Backward Compatible Mode\n");
14529             sc->devinfo.int_block |= INT_BLOCK_MODE_BW_COMP;
14530         } else {
14531             BLOGD(sc, DBG_LOAD, "IGU Normal Mode\n");
14532         }
14533
14534         rc = bxe_get_igu_cam_info(sc);
14535
14536         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
14537
14538         if (rc) {
14539             return (rc);
14540         }
14541     }
14542
14543     /*
14544      * Get base FW non-default (fast path) status block ID. This value is
14545      * used to initialize the fw_sb_id saved on the fp/queue structure to
14546      * determine the id used by the FW.
14547      */
14548     if (CHIP_IS_E1x(sc)) {
14549         sc->base_fw_ndsb = ((SC_PORT(sc) * FP_SB_MAX_E1x) + SC_L_ID(sc));
14550     } else {
14551         /*
14552          * 57712+ - We currently use one FW SB per IGU SB (Rx and Tx of
14553          * the same queue are indicated on the same IGU SB). So we prefer
14554          * FW and IGU SBs to be the same value.
14555          */
14556         sc->base_fw_ndsb = sc->igu_base_sb;
14557     }
14558
14559     BLOGD(sc, DBG_LOAD,
14560           "igu_dsb_id=%d igu_base_sb=%d igu_sb_cnt=%d base_fw_ndsb=%d\n",
14561           sc->igu_dsb_id, sc->igu_base_sb,
14562           sc->igu_sb_cnt, sc->base_fw_ndsb);
14563
14564     elink_phy_probe(&sc->link_params);
14565
14566     return (0);
14567 }
14568
14569 static void
14570 bxe_link_settings_supported(struct bxe_softc *sc,
14571                             uint32_t         switch_cfg)
14572 {
14573     uint32_t cfg_size = 0;
14574     uint32_t idx;
14575     uint8_t port = SC_PORT(sc);
14576
14577     /* aggregation of supported attributes of all external phys */
14578     sc->port.supported[0] = 0;
14579     sc->port.supported[1] = 0;
14580
14581     switch (sc->link_params.num_phys) {
14582     case 1:
14583         sc->port.supported[0] = sc->link_params.phy[ELINK_INT_PHY].supported;
14584         cfg_size = 1;
14585         break;
14586     case 2:
14587         sc->port.supported[0] = sc->link_params.phy[ELINK_EXT_PHY1].supported;
14588         cfg_size = 1;
14589         break;
14590     case 3:
14591         if (sc->link_params.multi_phy_config &
14592             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
14593             sc->port.supported[1] =
14594                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14595             sc->port.supported[0] =
14596                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14597         } else {
14598             sc->port.supported[0] =
14599                 sc->link_params.phy[ELINK_EXT_PHY1].supported;
14600             sc->port.supported[1] =
14601                 sc->link_params.phy[ELINK_EXT_PHY2].supported;
14602         }
14603         cfg_size = 2;
14604         break;
14605     }
14606
14607     if (!(sc->port.supported[0] || sc->port.supported[1])) {
14608         BLOGE(sc, "Invalid phy config in NVRAM (PHY1=0x%08x PHY2=0x%08x)\n",
14609               SHMEM_RD(sc,
14610                        dev_info.port_hw_config[port].external_phy_config),
14611               SHMEM_RD(sc,
14612                        dev_info.port_hw_config[port].external_phy_config2));
14613         return;
14614     }
14615
14616     if (CHIP_IS_E3(sc))
14617         sc->port.phy_addr = REG_RD(sc, MISC_REG_WC0_CTRL_PHY_ADDR);
14618     else {
14619         switch (switch_cfg) {
14620         case ELINK_SWITCH_CFG_1G:
14621             sc->port.phy_addr =
14622                 REG_RD(sc, NIG_REG_SERDES0_CTRL_PHY_ADDR + port*0x10);
14623             break;
14624         case ELINK_SWITCH_CFG_10G:
14625             sc->port.phy_addr =
14626                 REG_RD(sc, NIG_REG_XGXS0_CTRL_PHY_ADDR + port*0x18);
14627             break;
14628         default:
14629             BLOGE(sc, "Invalid switch config in link_config=0x%08x\n",
14630                   sc->port.link_config[0]);
14631             return;
14632         }
14633     }
14634
14635     BLOGD(sc, DBG_LOAD, "PHY addr 0x%08x\n", sc->port.phy_addr);
14636
14637     /* mask what we support according to speed_cap_mask per configuration */
14638     for (idx = 0; idx < cfg_size; idx++) {
14639         if (!(sc->link_params.speed_cap_mask[idx] &
14640               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF)) {
14641             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Half;
14642         }
14643
14644         if (!(sc->link_params.speed_cap_mask[idx] &
14645               PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL)) {
14646             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10baseT_Full;
14647         }
14648
14649         if (!(sc->link_params.speed_cap_mask[idx] &
14650               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF)) {
14651             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Half;
14652         }
14653
14654         if (!(sc->link_params.speed_cap_mask[idx] &
14655               PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL)) {
14656             sc->port.supported[idx] &= ~ELINK_SUPPORTED_100baseT_Full;
14657         }
14658
14659         if (!(sc->link_params.speed_cap_mask[idx] &
14660               PORT_HW_CFG_SPEED_CAPABILITY_D0_1G)) {
14661             sc->port.supported[idx] &= ~ELINK_SUPPORTED_1000baseT_Full;
14662         }
14663
14664         if (!(sc->link_params.speed_cap_mask[idx] &
14665               PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G)) {
14666             sc->port.supported[idx] &= ~ELINK_SUPPORTED_2500baseX_Full;
14667         }
14668
14669         if (!(sc->link_params.speed_cap_mask[idx] &
14670               PORT_HW_CFG_SPEED_CAPABILITY_D0_10G)) {
14671             sc->port.supported[idx] &= ~ELINK_SUPPORTED_10000baseT_Full;
14672         }
14673
14674         if (!(sc->link_params.speed_cap_mask[idx] &
14675               PORT_HW_CFG_SPEED_CAPABILITY_D0_20G)) {
14676             sc->port.supported[idx] &= ~ELINK_SUPPORTED_20000baseKR2_Full;
14677         }
14678     }
14679
14680     BLOGD(sc, DBG_LOAD, "PHY supported 0=0x%08x 1=0x%08x\n",
14681           sc->port.supported[0], sc->port.supported[1]);
14682 }
14683
14684 static void
14685 bxe_link_settings_requested(struct bxe_softc *sc)
14686 {
14687     uint32_t link_config;
14688     uint32_t idx;
14689     uint32_t cfg_size = 0;
14690
14691     sc->port.advertising[0] = 0;
14692     sc->port.advertising[1] = 0;
14693
14694     switch (sc->link_params.num_phys) {
14695     case 1:
14696     case 2:
14697         cfg_size = 1;
14698         break;
14699     case 3:
14700         cfg_size = 2;
14701         break;
14702     }
14703
14704     for (idx = 0; idx < cfg_size; idx++) {
14705         sc->link_params.req_duplex[idx] = DUPLEX_FULL;
14706         link_config = sc->port.link_config[idx];
14707
14708         switch (link_config & PORT_FEATURE_LINK_SPEED_MASK) {
14709         case PORT_FEATURE_LINK_SPEED_AUTO:
14710             if (sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg) {
14711                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14712                 sc->port.advertising[idx] |= sc->port.supported[idx];
14713                 if (sc->link_params.phy[ELINK_EXT_PHY1].type ==
14714                     PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BCM84833)
14715                     sc->port.advertising[idx] |=
14716                         (ELINK_SUPPORTED_100baseT_Half |
14717                          ELINK_SUPPORTED_100baseT_Full);
14718             } else {
14719                 /* force 10G, no AN */
14720                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14721                 sc->port.advertising[idx] |=
14722                     (ADVERTISED_10000baseT_Full | ADVERTISED_FIBRE);
14723                 continue;
14724             }
14725             break;
14726
14727         case PORT_FEATURE_LINK_SPEED_10M_FULL:
14728             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Full) {
14729                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14730                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Full |
14731                                               ADVERTISED_TP);
14732             } else {
14733                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14734                           "speed_cap_mask=0x%08x\n",
14735                       link_config, sc->link_params.speed_cap_mask[idx]);
14736                 return;
14737             }
14738             break;
14739
14740         case PORT_FEATURE_LINK_SPEED_10M_HALF:
14741             if (sc->port.supported[idx] & ELINK_SUPPORTED_10baseT_Half) {
14742                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10;
14743                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14744                 sc->port.advertising[idx] |= (ADVERTISED_10baseT_Half |
14745                                               ADVERTISED_TP);
14746             } else {
14747                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14748                           "speed_cap_mask=0x%08x\n",
14749                       link_config, sc->link_params.speed_cap_mask[idx]);
14750                 return;
14751             }
14752             break;
14753
14754         case PORT_FEATURE_LINK_SPEED_100M_FULL:
14755             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Full) {
14756                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14757                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Full |
14758                                               ADVERTISED_TP);
14759             } else {
14760                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14761                           "speed_cap_mask=0x%08x\n",
14762                       link_config, sc->link_params.speed_cap_mask[idx]);
14763                 return;
14764             }
14765             break;
14766
14767         case PORT_FEATURE_LINK_SPEED_100M_HALF:
14768             if (sc->port.supported[idx] & ELINK_SUPPORTED_100baseT_Half) {
14769                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_100;
14770                 sc->link_params.req_duplex[idx] = DUPLEX_HALF;
14771                 sc->port.advertising[idx] |= (ADVERTISED_100baseT_Half |
14772                                               ADVERTISED_TP);
14773             } else {
14774                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14775                           "speed_cap_mask=0x%08x\n",
14776                       link_config, sc->link_params.speed_cap_mask[idx]);
14777                 return;
14778             }
14779             break;
14780
14781         case PORT_FEATURE_LINK_SPEED_1G:
14782             if (sc->port.supported[idx] & ELINK_SUPPORTED_1000baseT_Full) {
14783                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_1000;
14784                 sc->port.advertising[idx] |= (ADVERTISED_1000baseT_Full |
14785                                               ADVERTISED_TP);
14786             } else {
14787                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14788                           "speed_cap_mask=0x%08x\n",
14789                       link_config, sc->link_params.speed_cap_mask[idx]);
14790                 return;
14791             }
14792             break;
14793
14794         case PORT_FEATURE_LINK_SPEED_2_5G:
14795             if (sc->port.supported[idx] & ELINK_SUPPORTED_2500baseX_Full) {
14796                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_2500;
14797                 sc->port.advertising[idx] |= (ADVERTISED_2500baseX_Full |
14798                                               ADVERTISED_TP);
14799             } else {
14800                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14801                           "speed_cap_mask=0x%08x\n",
14802                       link_config, sc->link_params.speed_cap_mask[idx]);
14803                 return;
14804             }
14805             break;
14806
14807         case PORT_FEATURE_LINK_SPEED_10G_CX4:
14808             if (sc->port.supported[idx] & ELINK_SUPPORTED_10000baseT_Full) {
14809                 sc->link_params.req_line_speed[idx] = ELINK_SPEED_10000;
14810                 sc->port.advertising[idx] |= (ADVERTISED_10000baseT_Full |
14811                                               ADVERTISED_FIBRE);
14812             } else {
14813                 BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14814                           "speed_cap_mask=0x%08x\n",
14815                       link_config, sc->link_params.speed_cap_mask[idx]);
14816                 return;
14817             }
14818             break;
14819
14820         case PORT_FEATURE_LINK_SPEED_20G:
14821             sc->link_params.req_line_speed[idx] = ELINK_SPEED_20000;
14822             break;
14823
14824         default:
14825             BLOGE(sc, "Invalid NVRAM config link_config=0x%08x "
14826                       "speed_cap_mask=0x%08x\n",
14827                   link_config, sc->link_params.speed_cap_mask[idx]);
14828             sc->link_params.req_line_speed[idx] = ELINK_SPEED_AUTO_NEG;
14829             sc->port.advertising[idx] = sc->port.supported[idx];
14830             break;
14831         }
14832
14833         sc->link_params.req_flow_ctrl[idx] =
14834             (link_config & PORT_FEATURE_FLOW_CONTROL_MASK);
14835
14836         if (sc->link_params.req_flow_ctrl[idx] == ELINK_FLOW_CTRL_AUTO) {
14837             if (!(sc->port.supported[idx] & ELINK_SUPPORTED_Autoneg)) {
14838                 sc->link_params.req_flow_ctrl[idx] = ELINK_FLOW_CTRL_NONE;
14839             } else {
14840                 bxe_set_requested_fc(sc);
14841             }
14842         }
14843
14844         BLOGD(sc, DBG_LOAD, "req_line_speed=%d req_duplex=%d "
14845                             "req_flow_ctrl=0x%x advertising=0x%x\n",
14846               sc->link_params.req_line_speed[idx],
14847               sc->link_params.req_duplex[idx],
14848               sc->link_params.req_flow_ctrl[idx],
14849               sc->port.advertising[idx]);
14850     }
14851 }
14852
14853 static void
14854 bxe_get_phy_info(struct bxe_softc *sc)
14855 {
14856     uint8_t port = SC_PORT(sc);
14857     uint32_t config = sc->port.config;
14858     uint32_t eee_mode;
14859
14860     /* shmem data already read in bxe_get_shmem_info() */
14861
14862     BLOGD(sc, DBG_LOAD, "lane_config=0x%08x speed_cap_mask0=0x%08x "
14863                         "link_config0=0x%08x\n",
14864                sc->link_params.lane_config,
14865                sc->link_params.speed_cap_mask[0],
14866                sc->port.link_config[0]);
14867
14868     bxe_link_settings_supported(sc, sc->link_params.switch_cfg);
14869     bxe_link_settings_requested(sc);
14870
14871     if (sc->autogreeen == AUTO_GREEN_FORCE_ON) {
14872         sc->link_params.feature_config_flags |=
14873             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14874     } else if (sc->autogreeen == AUTO_GREEN_FORCE_OFF) {
14875         sc->link_params.feature_config_flags &=
14876             ~ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14877     } else if (config & PORT_FEAT_CFG_AUTOGREEEN_ENABLED) {
14878         sc->link_params.feature_config_flags |=
14879             ELINK_FEATURE_CONFIG_AUTOGREEEN_ENABLED;
14880     }
14881
14882     /* configure link feature according to nvram value */
14883     eee_mode =
14884         (((SHMEM_RD(sc, dev_info.port_feature_config[port].eee_power_mode)) &
14885           PORT_FEAT_CFG_EEE_POWER_MODE_MASK) >>
14886          PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT);
14887     if (eee_mode != PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED) {
14888         sc->link_params.eee_mode = (ELINK_EEE_MODE_ADV_LPI |
14889                                     ELINK_EEE_MODE_ENABLE_LPI |
14890                                     ELINK_EEE_MODE_OUTPUT_TIME);
14891     } else {
14892         sc->link_params.eee_mode = 0;
14893     }
14894
14895     /* get the media type */
14896     bxe_media_detect(sc);
14897 }
14898
14899 static void
14900 bxe_get_params(struct bxe_softc *sc)
14901 {
14902     /* get user tunable params */
14903     bxe_get_tunable_params(sc);
14904
14905     /* select the RX and TX ring sizes */
14906     sc->tx_ring_size = TX_BD_USABLE;
14907     sc->rx_ring_size = RX_BD_USABLE;
14908
14909     /* XXX disable WoL */
14910     sc->wol = 0;
14911 }
14912
14913 static void
14914 bxe_set_modes_bitmap(struct bxe_softc *sc)
14915 {
14916     uint32_t flags = 0;
14917
14918     if (CHIP_REV_IS_FPGA(sc)) {
14919         SET_FLAGS(flags, MODE_FPGA);
14920     } else if (CHIP_REV_IS_EMUL(sc)) {
14921         SET_FLAGS(flags, MODE_EMUL);
14922     } else {
14923         SET_FLAGS(flags, MODE_ASIC);
14924     }
14925
14926     if (CHIP_IS_MODE_4_PORT(sc)) {
14927         SET_FLAGS(flags, MODE_PORT4);
14928     } else {
14929         SET_FLAGS(flags, MODE_PORT2);
14930     }
14931
14932     if (CHIP_IS_E2(sc)) {
14933         SET_FLAGS(flags, MODE_E2);
14934     } else if (CHIP_IS_E3(sc)) {
14935         SET_FLAGS(flags, MODE_E3);
14936         if (CHIP_REV(sc) == CHIP_REV_Ax) {
14937             SET_FLAGS(flags, MODE_E3_A0);
14938         } else /*if (CHIP_REV(sc) == CHIP_REV_Bx)*/ {
14939             SET_FLAGS(flags, MODE_E3_B0 | MODE_COS3);
14940         }
14941     }
14942
14943     if (IS_MF(sc)) {
14944         SET_FLAGS(flags, MODE_MF);
14945         switch (sc->devinfo.mf_info.mf_mode) {
14946         case MULTI_FUNCTION_SD:
14947             SET_FLAGS(flags, MODE_MF_SD);
14948             break;
14949         case MULTI_FUNCTION_SI:
14950             SET_FLAGS(flags, MODE_MF_SI);
14951             break;
14952         case MULTI_FUNCTION_AFEX:
14953             SET_FLAGS(flags, MODE_MF_AFEX);
14954             break;
14955         }
14956     } else {
14957         SET_FLAGS(flags, MODE_SF);
14958     }
14959
14960 #if defined(__LITTLE_ENDIAN)
14961     SET_FLAGS(flags, MODE_LITTLE_ENDIAN);
14962 #else /* __BIG_ENDIAN */
14963     SET_FLAGS(flags, MODE_BIG_ENDIAN);
14964 #endif
14965
14966     INIT_MODE_FLAGS(sc) = flags;
14967 }
14968
14969 static int
14970 bxe_alloc_hsi_mem(struct bxe_softc *sc)
14971 {
14972     struct bxe_fastpath *fp;
14973     bus_addr_t busaddr;
14974     int max_agg_queues;
14975     int max_segments;
14976     bus_size_t max_size;
14977     bus_size_t max_seg_size;
14978     char buf[32];
14979     int rc;
14980     int i, j;
14981
14982     /* XXX zero out all vars here and call bxe_alloc_hsi_mem on error */
14983
14984     /* allocate the parent bus DMA tag */
14985     rc = bus_dma_tag_create(bus_get_dma_tag(sc->dev), /* parent tag */
14986                             1,                        /* alignment */
14987                             0,                        /* boundary limit */
14988                             BUS_SPACE_MAXADDR,        /* restricted low */
14989                             BUS_SPACE_MAXADDR,        /* restricted hi */
14990                             NULL,                     /* addr filter() */
14991                             NULL,                     /* addr filter() arg */
14992                             BUS_SPACE_MAXSIZE_32BIT,  /* max map size */
14993                             BUS_SPACE_UNRESTRICTED,   /* num discontinuous */
14994                             BUS_SPACE_MAXSIZE_32BIT,  /* max seg size */
14995                             0,                        /* flags */
14996                             NULL,                     /* lock() */
14997                             NULL,                     /* lock() arg */
14998                             &sc->parent_dma_tag);     /* returned dma tag */
14999     if (rc != 0) {
15000         BLOGE(sc, "Failed to alloc parent DMA tag (%d)!\n", rc);
15001         return (1);
15002     }
15003
15004     /************************/
15005     /* DEFAULT STATUS BLOCK */
15006     /************************/
15007
15008     if (bxe_dma_alloc(sc, sizeof(struct host_sp_status_block),
15009                       &sc->def_sb_dma, "default status block") != 0) {
15010         /* XXX */
15011         bus_dma_tag_destroy(sc->parent_dma_tag);
15012         return (1);
15013     }
15014
15015     sc->def_sb = (struct host_sp_status_block *)sc->def_sb_dma.vaddr;
15016
15017     /***************/
15018     /* EVENT QUEUE */
15019     /***************/
15020
15021     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15022                       &sc->eq_dma, "event queue") != 0) {
15023         /* XXX */
15024         bxe_dma_free(sc, &sc->def_sb_dma);
15025         sc->def_sb = NULL;
15026         bus_dma_tag_destroy(sc->parent_dma_tag);
15027         return (1);
15028     }
15029
15030     sc->eq = (union event_ring_elem * )sc->eq_dma.vaddr;
15031
15032     /*************/
15033     /* SLOW PATH */
15034     /*************/
15035
15036     if (bxe_dma_alloc(sc, sizeof(struct bxe_slowpath),
15037                       &sc->sp_dma, "slow path") != 0) {
15038         /* XXX */
15039         bxe_dma_free(sc, &sc->eq_dma);
15040         sc->eq = NULL;
15041         bxe_dma_free(sc, &sc->def_sb_dma);
15042         sc->def_sb = NULL;
15043         bus_dma_tag_destroy(sc->parent_dma_tag);
15044         return (1);
15045     }
15046
15047     sc->sp = (struct bxe_slowpath *)sc->sp_dma.vaddr;
15048
15049     /*******************/
15050     /* SLOW PATH QUEUE */
15051     /*******************/
15052
15053     if (bxe_dma_alloc(sc, BCM_PAGE_SIZE,
15054                       &sc->spq_dma, "slow path queue") != 0) {
15055         /* XXX */
15056         bxe_dma_free(sc, &sc->sp_dma);
15057         sc->sp = NULL;
15058         bxe_dma_free(sc, &sc->eq_dma);
15059         sc->eq = NULL;
15060         bxe_dma_free(sc, &sc->def_sb_dma);
15061         sc->def_sb = NULL;
15062         bus_dma_tag_destroy(sc->parent_dma_tag);
15063         return (1);
15064     }
15065
15066     sc->spq = (struct eth_spe *)sc->spq_dma.vaddr;
15067
15068     /***************************/
15069     /* FW DECOMPRESSION BUFFER */
15070     /***************************/
15071
15072     if (bxe_dma_alloc(sc, FW_BUF_SIZE, &sc->gz_buf_dma,
15073                       "fw decompression buffer") != 0) {
15074         /* XXX */
15075         bxe_dma_free(sc, &sc->spq_dma);
15076         sc->spq = NULL;
15077         bxe_dma_free(sc, &sc->sp_dma);
15078         sc->sp = NULL;
15079         bxe_dma_free(sc, &sc->eq_dma);
15080         sc->eq = NULL;
15081         bxe_dma_free(sc, &sc->def_sb_dma);
15082         sc->def_sb = NULL;
15083         bus_dma_tag_destroy(sc->parent_dma_tag);
15084         return (1);
15085     }
15086
15087     sc->gz_buf = (void *)sc->gz_buf_dma.vaddr;
15088
15089     if ((sc->gz_strm =
15090          malloc(sizeof(*sc->gz_strm), M_DEVBUF, M_NOWAIT)) == NULL) {
15091         /* XXX */
15092         bxe_dma_free(sc, &sc->gz_buf_dma);
15093         sc->gz_buf = NULL;
15094         bxe_dma_free(sc, &sc->spq_dma);
15095         sc->spq = NULL;
15096         bxe_dma_free(sc, &sc->sp_dma);
15097         sc->sp = NULL;
15098         bxe_dma_free(sc, &sc->eq_dma);
15099         sc->eq = NULL;
15100         bxe_dma_free(sc, &sc->def_sb_dma);
15101         sc->def_sb = NULL;
15102         bus_dma_tag_destroy(sc->parent_dma_tag);
15103         return (1);
15104     }
15105
15106     /*************/
15107     /* FASTPATHS */
15108     /*************/
15109
15110     /* allocate DMA memory for each fastpath structure */
15111     for (i = 0; i < sc->num_queues; i++) {
15112         fp = &sc->fp[i];
15113         fp->sc    = sc;
15114         fp->index = i;
15115
15116         /*******************/
15117         /* FP STATUS BLOCK */
15118         /*******************/
15119
15120         snprintf(buf, sizeof(buf), "fp %d status block", i);
15121         if (bxe_dma_alloc(sc, sizeof(union bxe_host_hc_status_block),
15122                           &fp->sb_dma, buf) != 0) {
15123             /* XXX unwind and free previous fastpath allocations */
15124             BLOGE(sc, "Failed to alloc %s\n", buf);
15125             return (1);
15126         } else {
15127             if (CHIP_IS_E2E3(sc)) {
15128                 fp->status_block.e2_sb =
15129                     (struct host_hc_status_block_e2 *)fp->sb_dma.vaddr;
15130             } else {
15131                 fp->status_block.e1x_sb =
15132                     (struct host_hc_status_block_e1x *)fp->sb_dma.vaddr;
15133             }
15134         }
15135
15136         /******************/
15137         /* FP TX BD CHAIN */
15138         /******************/
15139
15140         snprintf(buf, sizeof(buf), "fp %d tx bd chain", i);
15141         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * TX_BD_NUM_PAGES),
15142                           &fp->tx_dma, buf) != 0) {
15143             /* XXX unwind and free previous fastpath allocations */
15144             BLOGE(sc, "Failed to alloc %s\n", buf);
15145             return (1);
15146         } else {
15147             fp->tx_chain = (union eth_tx_bd_types *)fp->tx_dma.vaddr;
15148         }
15149
15150         /* link together the tx bd chain pages */
15151         for (j = 1; j <= TX_BD_NUM_PAGES; j++) {
15152             /* index into the tx bd chain array to last entry per page */
15153             struct eth_tx_next_bd *tx_next_bd =
15154                 &fp->tx_chain[TX_BD_TOTAL_PER_PAGE * j - 1].next_bd;
15155             /* point to the next page and wrap from last page */
15156             busaddr = (fp->tx_dma.paddr +
15157                        (BCM_PAGE_SIZE * (j % TX_BD_NUM_PAGES)));
15158             tx_next_bd->addr_hi = htole32(U64_HI(busaddr));
15159             tx_next_bd->addr_lo = htole32(U64_LO(busaddr));
15160         }
15161
15162         /******************/
15163         /* FP RX BD CHAIN */
15164         /******************/
15165
15166         snprintf(buf, sizeof(buf), "fp %d rx bd chain", i);
15167         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_BD_NUM_PAGES),
15168                           &fp->rx_dma, buf) != 0) {
15169             /* XXX unwind and free previous fastpath allocations */
15170             BLOGE(sc, "Failed to alloc %s\n", buf);
15171             return (1);
15172         } else {
15173             fp->rx_chain = (struct eth_rx_bd *)fp->rx_dma.vaddr;
15174         }
15175
15176         /* link together the rx bd chain pages */
15177         for (j = 1; j <= RX_BD_NUM_PAGES; j++) {
15178             /* index into the rx bd chain array to last entry per page */
15179             struct eth_rx_bd *rx_bd =
15180                 &fp->rx_chain[RX_BD_TOTAL_PER_PAGE * j - 2];
15181             /* point to the next page and wrap from last page */
15182             busaddr = (fp->rx_dma.paddr +
15183                        (BCM_PAGE_SIZE * (j % RX_BD_NUM_PAGES)));
15184             rx_bd->addr_hi = htole32(U64_HI(busaddr));
15185             rx_bd->addr_lo = htole32(U64_LO(busaddr));
15186         }
15187
15188         /*******************/
15189         /* FP RX RCQ CHAIN */
15190         /*******************/
15191
15192         snprintf(buf, sizeof(buf), "fp %d rcq chain", i);
15193         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RCQ_NUM_PAGES),
15194                           &fp->rcq_dma, buf) != 0) {
15195             /* XXX unwind and free previous fastpath allocations */
15196             BLOGE(sc, "Failed to alloc %s\n", buf);
15197             return (1);
15198         } else {
15199             fp->rcq_chain = (union eth_rx_cqe *)fp->rcq_dma.vaddr;
15200         }
15201
15202         /* link together the rcq chain pages */
15203         for (j = 1; j <= RCQ_NUM_PAGES; j++) {
15204             /* index into the rcq chain array to last entry per page */
15205             struct eth_rx_cqe_next_page *rx_cqe_next =
15206                 (struct eth_rx_cqe_next_page *)
15207                 &fp->rcq_chain[RCQ_TOTAL_PER_PAGE * j - 1];
15208             /* point to the next page and wrap from last page */
15209             busaddr = (fp->rcq_dma.paddr +
15210                        (BCM_PAGE_SIZE * (j % RCQ_NUM_PAGES)));
15211             rx_cqe_next->addr_hi = htole32(U64_HI(busaddr));
15212             rx_cqe_next->addr_lo = htole32(U64_LO(busaddr));
15213         }
15214
15215         /*******************/
15216         /* FP RX SGE CHAIN */
15217         /*******************/
15218
15219         snprintf(buf, sizeof(buf), "fp %d sge chain", i);
15220         if (bxe_dma_alloc(sc, (BCM_PAGE_SIZE * RX_SGE_NUM_PAGES),
15221                           &fp->rx_sge_dma, buf) != 0) {
15222             /* XXX unwind and free previous fastpath allocations */
15223             BLOGE(sc, "Failed to alloc %s\n", buf);
15224             return (1);
15225         } else {
15226             fp->rx_sge_chain = (struct eth_rx_sge *)fp->rx_sge_dma.vaddr;
15227         }
15228
15229         /* link together the sge chain pages */
15230         for (j = 1; j <= RX_SGE_NUM_PAGES; j++) {
15231             /* index into the rcq chain array to last entry per page */
15232             struct eth_rx_sge *rx_sge =
15233                 &fp->rx_sge_chain[RX_SGE_TOTAL_PER_PAGE * j - 2];
15234             /* point to the next page and wrap from last page */
15235             busaddr = (fp->rx_sge_dma.paddr +
15236                        (BCM_PAGE_SIZE * (j % RX_SGE_NUM_PAGES)));
15237             rx_sge->addr_hi = htole32(U64_HI(busaddr));
15238             rx_sge->addr_lo = htole32(U64_LO(busaddr));
15239         }
15240
15241         /***********************/
15242         /* FP TX MBUF DMA MAPS */
15243         /***********************/
15244
15245         /* set required sizes before mapping to conserve resources */
15246         if (sc->ifnet->if_capenable & (IFCAP_TSO4 | IFCAP_TSO6)) {
15247             max_size     = BXE_TSO_MAX_SIZE;
15248             max_segments = BXE_TSO_MAX_SEGMENTS;
15249             max_seg_size = BXE_TSO_MAX_SEG_SIZE;
15250         } else {
15251             max_size     = (MCLBYTES * BXE_MAX_SEGMENTS);
15252             max_segments = BXE_MAX_SEGMENTS;
15253             max_seg_size = MCLBYTES;
15254         }
15255
15256         /* create a dma tag for the tx mbufs */
15257         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15258                                 1,                  /* alignment */
15259                                 0,                  /* boundary limit */
15260                                 BUS_SPACE_MAXADDR,  /* restricted low */
15261                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15262                                 NULL,               /* addr filter() */
15263                                 NULL,               /* addr filter() arg */
15264                                 max_size,           /* max map size */
15265                                 max_segments,       /* num discontinuous */
15266                                 max_seg_size,       /* max seg size */
15267                                 0,                  /* flags */
15268                                 NULL,               /* lock() */
15269                                 NULL,               /* lock() arg */
15270                                 &fp->tx_mbuf_tag);  /* returned dma tag */
15271         if (rc != 0) {
15272             /* XXX unwind and free previous fastpath allocations */
15273             BLOGE(sc, "Failed to create dma tag for "
15274                       "'fp %d tx mbufs' (%d)\n",
15275                   i, rc);
15276             return (1);
15277         }
15278
15279         /* create dma maps for each of the tx mbuf clusters */
15280         for (j = 0; j < TX_BD_TOTAL; j++) {
15281             if (bus_dmamap_create(fp->tx_mbuf_tag,
15282                                   BUS_DMA_NOWAIT,
15283                                   &fp->tx_mbuf_chain[j].m_map)) {
15284                 /* XXX unwind and free previous fastpath allocations */
15285                 BLOGE(sc, "Failed to create dma map for "
15286                           "'fp %d tx mbuf %d' (%d)\n",
15287                       i, j, rc);
15288                 return (1);
15289             }
15290         }
15291
15292         /***********************/
15293         /* FP RX MBUF DMA MAPS */
15294         /***********************/
15295
15296         /* create a dma tag for the rx mbufs */
15297         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15298                                 1,                  /* alignment */
15299                                 0,                  /* boundary limit */
15300                                 BUS_SPACE_MAXADDR,  /* restricted low */
15301                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15302                                 NULL,               /* addr filter() */
15303                                 NULL,               /* addr filter() arg */
15304                                 MJUM9BYTES,         /* max map size */
15305                                 1,                  /* num discontinuous */
15306                                 MJUM9BYTES,         /* max seg size */
15307                                 0,                  /* flags */
15308                                 NULL,               /* lock() */
15309                                 NULL,               /* lock() arg */
15310                                 &fp->rx_mbuf_tag);  /* returned dma tag */
15311         if (rc != 0) {
15312             /* XXX unwind and free previous fastpath allocations */
15313             BLOGE(sc, "Failed to create dma tag for "
15314                       "'fp %d rx mbufs' (%d)\n",
15315                   i, rc);
15316             return (1);
15317         }
15318
15319         /* create dma maps for each of the rx mbuf clusters */
15320         for (j = 0; j < RX_BD_TOTAL; j++) {
15321             if (bus_dmamap_create(fp->rx_mbuf_tag,
15322                                   BUS_DMA_NOWAIT,
15323                                   &fp->rx_mbuf_chain[j].m_map)) {
15324                 /* XXX unwind and free previous fastpath allocations */
15325                 BLOGE(sc, "Failed to create dma map for "
15326                           "'fp %d rx mbuf %d' (%d)\n",
15327                       i, j, rc);
15328                 return (1);
15329             }
15330         }
15331
15332         /* create dma map for the spare rx mbuf cluster */
15333         if (bus_dmamap_create(fp->rx_mbuf_tag,
15334                               BUS_DMA_NOWAIT,
15335                               &fp->rx_mbuf_spare_map)) {
15336             /* XXX unwind and free previous fastpath allocations */
15337             BLOGE(sc, "Failed to create dma map for "
15338                       "'fp %d spare rx mbuf' (%d)\n",
15339                   i, rc);
15340             return (1);
15341         }
15342
15343         /***************************/
15344         /* FP RX SGE MBUF DMA MAPS */
15345         /***************************/
15346
15347         /* create a dma tag for the rx sge mbufs */
15348         rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
15349                                 1,                  /* alignment */
15350                                 0,                  /* boundary limit */
15351                                 BUS_SPACE_MAXADDR,  /* restricted low */
15352                                 BUS_SPACE_MAXADDR,  /* restricted hi */
15353                                 NULL,               /* addr filter() */
15354                                 NULL,               /* addr filter() arg */
15355                                 BCM_PAGE_SIZE,      /* max map size */
15356                                 1,                  /* num discontinuous */
15357                                 BCM_PAGE_SIZE,      /* max seg size */
15358                                 0,                  /* flags */
15359                                 NULL,               /* lock() */
15360                                 NULL,               /* lock() arg */
15361                                 &fp->rx_sge_mbuf_tag); /* returned dma tag */
15362         if (rc != 0) {
15363             /* XXX unwind and free previous fastpath allocations */
15364             BLOGE(sc, "Failed to create dma tag for "
15365                       "'fp %d rx sge mbufs' (%d)\n",
15366                   i, rc);
15367             return (1);
15368         }
15369
15370         /* create dma maps for the rx sge mbuf clusters */
15371         for (j = 0; j < RX_SGE_TOTAL; j++) {
15372             if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15373                                   BUS_DMA_NOWAIT,
15374                                   &fp->rx_sge_mbuf_chain[j].m_map)) {
15375                 /* XXX unwind and free previous fastpath allocations */
15376                 BLOGE(sc, "Failed to create dma map for "
15377                           "'fp %d rx sge mbuf %d' (%d)\n",
15378                       i, j, rc);
15379                 return (1);
15380             }
15381         }
15382
15383         /* create dma map for the spare rx sge mbuf cluster */
15384         if (bus_dmamap_create(fp->rx_sge_mbuf_tag,
15385                               BUS_DMA_NOWAIT,
15386                               &fp->rx_sge_mbuf_spare_map)) {
15387             /* XXX unwind and free previous fastpath allocations */
15388             BLOGE(sc, "Failed to create dma map for "
15389                       "'fp %d spare rx sge mbuf' (%d)\n",
15390                   i, rc);
15391             return (1);
15392         }
15393
15394         /***************************/
15395         /* FP RX TPA MBUF DMA MAPS */
15396         /***************************/
15397
15398         /* create dma maps for the rx tpa mbuf clusters */
15399         max_agg_queues = MAX_AGG_QS(sc);
15400
15401         for (j = 0; j < max_agg_queues; j++) {
15402             if (bus_dmamap_create(fp->rx_mbuf_tag,
15403                                   BUS_DMA_NOWAIT,
15404                                   &fp->rx_tpa_info[j].bd.m_map)) {
15405                 /* XXX unwind and free previous fastpath allocations */
15406                 BLOGE(sc, "Failed to create dma map for "
15407                           "'fp %d rx tpa mbuf %d' (%d)\n",
15408                       i, j, rc);
15409                 return (1);
15410             }
15411         }
15412
15413         /* create dma map for the spare rx tpa mbuf cluster */
15414         if (bus_dmamap_create(fp->rx_mbuf_tag,
15415                               BUS_DMA_NOWAIT,
15416                               &fp->rx_tpa_info_mbuf_spare_map)) {
15417             /* XXX unwind and free previous fastpath allocations */
15418             BLOGE(sc, "Failed to create dma map for "
15419                       "'fp %d spare rx tpa mbuf' (%d)\n",
15420                   i, rc);
15421             return (1);
15422         }
15423
15424         bxe_init_sge_ring_bit_mask(fp);
15425     }
15426
15427     return (0);
15428 }
15429
15430 static void
15431 bxe_free_hsi_mem(struct bxe_softc *sc)
15432 {
15433     struct bxe_fastpath *fp;
15434     int max_agg_queues;
15435     int i, j;
15436
15437     if (sc->parent_dma_tag == NULL) {
15438         return; /* assume nothing was allocated */
15439     }
15440
15441     for (i = 0; i < sc->num_queues; i++) {
15442         fp = &sc->fp[i];
15443
15444         /*******************/
15445         /* FP STATUS BLOCK */
15446         /*******************/
15447
15448         bxe_dma_free(sc, &fp->sb_dma);
15449         memset(&fp->status_block, 0, sizeof(fp->status_block));
15450
15451         /******************/
15452         /* FP TX BD CHAIN */
15453         /******************/
15454
15455         bxe_dma_free(sc, &fp->tx_dma);
15456         fp->tx_chain = NULL;
15457
15458         /******************/
15459         /* FP RX BD CHAIN */
15460         /******************/
15461
15462         bxe_dma_free(sc, &fp->rx_dma);
15463         fp->rx_chain = NULL;
15464
15465         /*******************/
15466         /* FP RX RCQ CHAIN */
15467         /*******************/
15468
15469         bxe_dma_free(sc, &fp->rcq_dma);
15470         fp->rcq_chain = NULL;
15471
15472         /*******************/
15473         /* FP RX SGE CHAIN */
15474         /*******************/
15475
15476         bxe_dma_free(sc, &fp->rx_sge_dma);
15477         fp->rx_sge_chain = NULL;
15478
15479         /***********************/
15480         /* FP TX MBUF DMA MAPS */
15481         /***********************/
15482
15483         if (fp->tx_mbuf_tag != NULL) {
15484             for (j = 0; j < TX_BD_TOTAL; j++) {
15485                 if (fp->tx_mbuf_chain[j].m_map != NULL) {
15486                     bus_dmamap_unload(fp->tx_mbuf_tag,
15487                                       fp->tx_mbuf_chain[j].m_map);
15488                     bus_dmamap_destroy(fp->tx_mbuf_tag,
15489                                        fp->tx_mbuf_chain[j].m_map);
15490                 }
15491             }
15492
15493             bus_dma_tag_destroy(fp->tx_mbuf_tag);
15494             fp->tx_mbuf_tag = NULL;
15495         }
15496
15497         /***********************/
15498         /* FP RX MBUF DMA MAPS */
15499         /***********************/
15500
15501         if (fp->rx_mbuf_tag != NULL) {
15502             for (j = 0; j < RX_BD_TOTAL; j++) {
15503                 if (fp->rx_mbuf_chain[j].m_map != NULL) {
15504                     bus_dmamap_unload(fp->rx_mbuf_tag,
15505                                       fp->rx_mbuf_chain[j].m_map);
15506                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15507                                        fp->rx_mbuf_chain[j].m_map);
15508                 }
15509             }
15510
15511             if (fp->rx_mbuf_spare_map != NULL) {
15512                 bus_dmamap_unload(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15513                 bus_dmamap_destroy(fp->rx_mbuf_tag, fp->rx_mbuf_spare_map);
15514             }
15515
15516             /***************************/
15517             /* FP RX TPA MBUF DMA MAPS */
15518             /***************************/
15519
15520             max_agg_queues = MAX_AGG_QS(sc);
15521
15522             for (j = 0; j < max_agg_queues; j++) {
15523                 if (fp->rx_tpa_info[j].bd.m_map != NULL) {
15524                     bus_dmamap_unload(fp->rx_mbuf_tag,
15525                                       fp->rx_tpa_info[j].bd.m_map);
15526                     bus_dmamap_destroy(fp->rx_mbuf_tag,
15527                                        fp->rx_tpa_info[j].bd.m_map);
15528                 }
15529             }
15530
15531             if (fp->rx_tpa_info_mbuf_spare_map != NULL) {
15532                 bus_dmamap_unload(fp->rx_mbuf_tag,
15533                                   fp->rx_tpa_info_mbuf_spare_map);
15534                 bus_dmamap_destroy(fp->rx_mbuf_tag,
15535                                    fp->rx_tpa_info_mbuf_spare_map);
15536             }
15537
15538             bus_dma_tag_destroy(fp->rx_mbuf_tag);
15539             fp->rx_mbuf_tag = NULL;
15540         }
15541
15542         /***************************/
15543         /* FP RX SGE MBUF DMA MAPS */
15544         /***************************/
15545
15546         if (fp->rx_sge_mbuf_tag != NULL) {
15547             for (j = 0; j < RX_SGE_TOTAL; j++) {
15548                 if (fp->rx_sge_mbuf_chain[j].m_map != NULL) {
15549                     bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15550                                       fp->rx_sge_mbuf_chain[j].m_map);
15551                     bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15552                                        fp->rx_sge_mbuf_chain[j].m_map);
15553                 }
15554             }
15555
15556             if (fp->rx_sge_mbuf_spare_map != NULL) {
15557                 bus_dmamap_unload(fp->rx_sge_mbuf_tag,
15558                                   fp->rx_sge_mbuf_spare_map);
15559                 bus_dmamap_destroy(fp->rx_sge_mbuf_tag,
15560                                    fp->rx_sge_mbuf_spare_map);
15561             }
15562
15563             bus_dma_tag_destroy(fp->rx_sge_mbuf_tag);
15564             fp->rx_sge_mbuf_tag = NULL;
15565         }
15566     }
15567
15568     /***************************/
15569     /* FW DECOMPRESSION BUFFER */
15570     /***************************/
15571
15572     bxe_dma_free(sc, &sc->gz_buf_dma);
15573     sc->gz_buf = NULL;
15574     free(sc->gz_strm, M_DEVBUF);
15575     sc->gz_strm = NULL;
15576
15577     /*******************/
15578     /* SLOW PATH QUEUE */
15579     /*******************/
15580
15581     bxe_dma_free(sc, &sc->spq_dma);
15582     sc->spq = NULL;
15583
15584     /*************/
15585     /* SLOW PATH */
15586     /*************/
15587
15588     bxe_dma_free(sc, &sc->sp_dma);
15589     sc->sp = NULL;
15590
15591     /***************/
15592     /* EVENT QUEUE */
15593     /***************/
15594
15595     bxe_dma_free(sc, &sc->eq_dma);
15596     sc->eq = NULL;
15597
15598     /************************/
15599     /* DEFAULT STATUS BLOCK */
15600     /************************/
15601
15602     bxe_dma_free(sc, &sc->def_sb_dma);
15603     sc->def_sb = NULL;
15604
15605     bus_dma_tag_destroy(sc->parent_dma_tag);
15606     sc->parent_dma_tag = NULL;
15607 }
15608
15609 /*
15610  * Previous driver DMAE transaction may have occurred when pre-boot stage
15611  * ended and boot began. This would invalidate the addresses of the
15612  * transaction, resulting in was-error bit set in the PCI causing all
15613  * hw-to-host PCIe transactions to timeout. If this happened we want to clear
15614  * the interrupt which detected this from the pglueb and the was-done bit
15615  */
15616 static void
15617 bxe_prev_interrupted_dmae(struct bxe_softc *sc)
15618 {
15619     uint32_t val;
15620
15621     if (!CHIP_IS_E1x(sc)) {
15622         val = REG_RD(sc, PGLUE_B_REG_PGLUE_B_INT_STS);
15623         if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN) {
15624             BLOGD(sc, DBG_LOAD,
15625                   "Clearing 'was-error' bit that was set in pglueb");
15626             REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, 1 << SC_FUNC(sc));
15627         }
15628     }
15629 }
15630
15631 static int
15632 bxe_prev_mcp_done(struct bxe_softc *sc)
15633 {
15634     uint32_t rc = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE,
15635                                  DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET);
15636     if (!rc) {
15637         BLOGE(sc, "MCP response failure, aborting\n");
15638         return (-1);
15639     }
15640
15641     return (0);
15642 }
15643
15644 static struct bxe_prev_list_node *
15645 bxe_prev_path_get_entry(struct bxe_softc *sc)
15646 {
15647     struct bxe_prev_list_node *tmp;
15648
15649     LIST_FOREACH(tmp, &bxe_prev_list, node) {
15650         if ((sc->pcie_bus == tmp->bus) &&
15651             (sc->pcie_device == tmp->slot) &&
15652             (SC_PATH(sc) == tmp->path)) {
15653             return (tmp);
15654         }
15655     }
15656
15657     return (NULL);
15658 }
15659
15660 static uint8_t
15661 bxe_prev_is_path_marked(struct bxe_softc *sc)
15662 {
15663     struct bxe_prev_list_node *tmp;
15664     int rc = FALSE;
15665
15666     mtx_lock(&bxe_prev_mtx);
15667
15668     tmp = bxe_prev_path_get_entry(sc);
15669     if (tmp) {
15670         if (tmp->aer) {
15671             BLOGD(sc, DBG_LOAD,
15672                   "Path %d/%d/%d was marked by AER\n",
15673                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15674         } else {
15675             rc = TRUE;
15676             BLOGD(sc, DBG_LOAD,
15677                   "Path %d/%d/%d was already cleaned from previous drivers\n",
15678                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15679         }
15680     }
15681
15682     mtx_unlock(&bxe_prev_mtx);
15683
15684     return (rc);
15685 }
15686
15687 static int
15688 bxe_prev_mark_path(struct bxe_softc *sc,
15689                    uint8_t          after_undi)
15690 {
15691     struct bxe_prev_list_node *tmp;
15692
15693     mtx_lock(&bxe_prev_mtx);
15694
15695     /* Check whether the entry for this path already exists */
15696     tmp = bxe_prev_path_get_entry(sc);
15697     if (tmp) {
15698         if (!tmp->aer) {
15699             BLOGD(sc, DBG_LOAD,
15700                   "Re-marking AER in path %d/%d/%d\n",
15701                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15702         } else {
15703             BLOGD(sc, DBG_LOAD,
15704                   "Removing AER indication from path %d/%d/%d\n",
15705                   sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15706             tmp->aer = 0;
15707         }
15708
15709         mtx_unlock(&bxe_prev_mtx);
15710         return (0);
15711     }
15712
15713     mtx_unlock(&bxe_prev_mtx);
15714
15715     /* Create an entry for this path and add it */
15716     tmp = malloc(sizeof(struct bxe_prev_list_node), M_DEVBUF,
15717                  (M_NOWAIT | M_ZERO));
15718     if (!tmp) {
15719         BLOGE(sc, "Failed to allocate 'bxe_prev_list_node'\n");
15720         return (-1);
15721     }
15722
15723     tmp->bus  = sc->pcie_bus;
15724     tmp->slot = sc->pcie_device;
15725     tmp->path = SC_PATH(sc);
15726     tmp->aer  = 0;
15727     tmp->undi = after_undi ? (1 << SC_PORT(sc)) : 0;
15728
15729     mtx_lock(&bxe_prev_mtx);
15730
15731     BLOGD(sc, DBG_LOAD,
15732           "Marked path %d/%d/%d - finished previous unload\n",
15733           sc->pcie_bus, sc->pcie_device, SC_PATH(sc));
15734     LIST_INSERT_HEAD(&bxe_prev_list, tmp, node);
15735
15736     mtx_unlock(&bxe_prev_mtx);
15737
15738     return (0);
15739 }
15740
15741 static int
15742 bxe_do_flr(struct bxe_softc *sc)
15743 {
15744     int i;
15745
15746     /* only E2 and onwards support FLR */
15747     if (CHIP_IS_E1x(sc)) {
15748         BLOGD(sc, DBG_LOAD, "FLR not supported in E1/E1H\n");
15749         return (-1);
15750     }
15751
15752     /* only bootcode REQ_BC_VER_4_INITIATE_FLR and onwards support flr */
15753     if (sc->devinfo.bc_ver < REQ_BC_VER_4_INITIATE_FLR) {
15754         BLOGD(sc, DBG_LOAD, "FLR not supported by BC_VER: 0x%08x\n",
15755               sc->devinfo.bc_ver);
15756         return (-1);
15757     }
15758
15759     /* Wait for Transaction Pending bit clean */
15760     for (i = 0; i < 4; i++) {
15761         if (i) {
15762             DELAY(((1 << (i - 1)) * 100) * 1000);
15763         }
15764
15765         if (!bxe_is_pcie_pending(sc)) {
15766             goto clear;
15767         }
15768     }
15769
15770     BLOGE(sc, "PCIE transaction is not cleared, "
15771               "proceeding with reset anyway\n");
15772
15773 clear:
15774
15775     BLOGD(sc, DBG_LOAD, "Initiating FLR\n");
15776     bxe_fw_command(sc, DRV_MSG_CODE_INITIATE_FLR, 0);
15777
15778     return (0);
15779 }
15780
15781 struct bxe_mac_vals {
15782     uint32_t xmac_addr;
15783     uint32_t xmac_val;
15784     uint32_t emac_addr;
15785     uint32_t emac_val;
15786     uint32_t umac_addr;
15787     uint32_t umac_val;
15788     uint32_t bmac_addr;
15789     uint32_t bmac_val[2];
15790 };
15791
15792 static void
15793 bxe_prev_unload_close_mac(struct bxe_softc *sc,
15794                           struct bxe_mac_vals *vals)
15795 {
15796     uint32_t val, base_addr, offset, mask, reset_reg;
15797     uint8_t mac_stopped = FALSE;
15798     uint8_t port = SC_PORT(sc);
15799     uint32_t wb_data[2];
15800
15801     /* reset addresses as they also mark which values were changed */
15802     vals->bmac_addr = 0;
15803     vals->umac_addr = 0;
15804     vals->xmac_addr = 0;
15805     vals->emac_addr = 0;
15806
15807     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_2);
15808
15809     if (!CHIP_IS_E3(sc)) {
15810         val = REG_RD(sc, NIG_REG_BMAC0_REGS_OUT_EN + port * 4);
15811         mask = MISC_REGISTERS_RESET_REG_2_RST_BMAC0 << port;
15812         if ((mask & reset_reg) && val) {
15813             BLOGD(sc, DBG_LOAD, "Disable BMAC Rx\n");
15814             base_addr = SC_PORT(sc) ? NIG_REG_INGRESS_BMAC1_MEM
15815                                     : NIG_REG_INGRESS_BMAC0_MEM;
15816             offset = CHIP_IS_E2(sc) ? BIGMAC2_REGISTER_BMAC_CONTROL
15817                                     : BIGMAC_REGISTER_BMAC_CONTROL;
15818
15819             /*
15820              * use rd/wr since we cannot use dmae. This is safe
15821              * since MCP won't access the bus due to the request
15822              * to unload, and no function on the path can be
15823              * loaded at this time.
15824              */
15825             wb_data[0] = REG_RD(sc, base_addr + offset);
15826             wb_data[1] = REG_RD(sc, base_addr + offset + 0x4);
15827             vals->bmac_addr = base_addr + offset;
15828             vals->bmac_val[0] = wb_data[0];
15829             vals->bmac_val[1] = wb_data[1];
15830             wb_data[0] &= ~ELINK_BMAC_CONTROL_RX_ENABLE;
15831             REG_WR(sc, vals->bmac_addr, wb_data[0]);
15832             REG_WR(sc, vals->bmac_addr + 0x4, wb_data[1]);
15833         }
15834
15835         BLOGD(sc, DBG_LOAD, "Disable EMAC Rx\n");
15836         vals->emac_addr = NIG_REG_NIG_EMAC0_EN + SC_PORT(sc)*4;
15837         vals->emac_val = REG_RD(sc, vals->emac_addr);
15838         REG_WR(sc, vals->emac_addr, 0);
15839         mac_stopped = TRUE;
15840     } else {
15841         if (reset_reg & MISC_REGISTERS_RESET_REG_2_XMAC) {
15842             BLOGD(sc, DBG_LOAD, "Disable XMAC Rx\n");
15843             base_addr = SC_PORT(sc) ? GRCBASE_XMAC1 : GRCBASE_XMAC0;
15844             val = REG_RD(sc, base_addr + XMAC_REG_PFC_CTRL_HI);
15845             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val & ~(1 << 1));
15846             REG_WR(sc, base_addr + XMAC_REG_PFC_CTRL_HI, val | (1 << 1));
15847             vals->xmac_addr = base_addr + XMAC_REG_CTRL;
15848             vals->xmac_val = REG_RD(sc, vals->xmac_addr);
15849             REG_WR(sc, vals->xmac_addr, 0);
15850             mac_stopped = TRUE;
15851         }
15852
15853         mask = MISC_REGISTERS_RESET_REG_2_UMAC0 << port;
15854         if (mask & reset_reg) {
15855             BLOGD(sc, DBG_LOAD, "Disable UMAC Rx\n");
15856             base_addr = SC_PORT(sc) ? GRCBASE_UMAC1 : GRCBASE_UMAC0;
15857             vals->umac_addr = base_addr + UMAC_REG_COMMAND_CONFIG;
15858             vals->umac_val = REG_RD(sc, vals->umac_addr);
15859             REG_WR(sc, vals->umac_addr, 0);
15860             mac_stopped = TRUE;
15861         }
15862     }
15863
15864     if (mac_stopped) {
15865         DELAY(20000);
15866     }
15867 }
15868
15869 #define BXE_PREV_UNDI_PROD_ADDR(p)  (BAR_TSTRORM_INTMEM + 0x1508 + ((p) << 4))
15870 #define BXE_PREV_UNDI_RCQ(val)      ((val) & 0xffff)
15871 #define BXE_PREV_UNDI_BD(val)       ((val) >> 16 & 0xffff)
15872 #define BXE_PREV_UNDI_PROD(rcq, bd) ((bd) << 16 | (rcq))
15873
15874 static void
15875 bxe_prev_unload_undi_inc(struct bxe_softc *sc,
15876                          uint8_t          port,
15877                          uint8_t          inc)
15878 {
15879     uint16_t rcq, bd;
15880     uint32_t tmp_reg = REG_RD(sc, BXE_PREV_UNDI_PROD_ADDR(port));
15881
15882     rcq = BXE_PREV_UNDI_RCQ(tmp_reg) + inc;
15883     bd = BXE_PREV_UNDI_BD(tmp_reg) + inc;
15884
15885     tmp_reg = BXE_PREV_UNDI_PROD(rcq, bd);
15886     REG_WR(sc, BXE_PREV_UNDI_PROD_ADDR(port), tmp_reg);
15887
15888     BLOGD(sc, DBG_LOAD,
15889           "UNDI producer [%d] rings bd -> 0x%04x, rcq -> 0x%04x\n",
15890           port, bd, rcq);
15891 }
15892
15893 static int
15894 bxe_prev_unload_common(struct bxe_softc *sc)
15895 {
15896     uint32_t reset_reg, tmp_reg = 0, rc;
15897     uint8_t prev_undi = FALSE;
15898     struct bxe_mac_vals mac_vals;
15899     uint32_t timer_count = 1000;
15900     uint32_t prev_brb;
15901
15902     /*
15903      * It is possible a previous function received 'common' answer,
15904      * but hasn't loaded yet, therefore creating a scenario of
15905      * multiple functions receiving 'common' on the same path.
15906      */
15907     BLOGD(sc, DBG_LOAD, "Common unload Flow\n");
15908
15909     memset(&mac_vals, 0, sizeof(mac_vals));
15910
15911     if (bxe_prev_is_path_marked(sc)) {
15912         return (bxe_prev_mcp_done(sc));
15913     }
15914
15915     reset_reg = REG_RD(sc, MISC_REG_RESET_REG_1);
15916
15917     /* Reset should be performed after BRB is emptied */
15918     if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_BRB1) {
15919         /* Close the MAC Rx to prevent BRB from filling up */
15920         bxe_prev_unload_close_mac(sc, &mac_vals);
15921
15922         /* close LLH filters towards the BRB */
15923         elink_set_rx_filter(&sc->link_params, 0);
15924
15925         /*
15926          * Check if the UNDI driver was previously loaded.
15927          * UNDI driver initializes CID offset for normal bell to 0x7
15928          */
15929         if (reset_reg & MISC_REGISTERS_RESET_REG_1_RST_DORQ) {
15930             tmp_reg = REG_RD(sc, DORQ_REG_NORM_CID_OFST);
15931             if (tmp_reg == 0x7) {
15932                 BLOGD(sc, DBG_LOAD, "UNDI previously loaded\n");
15933                 prev_undi = TRUE;
15934                 /* clear the UNDI indication */
15935                 REG_WR(sc, DORQ_REG_NORM_CID_OFST, 0);
15936                 /* clear possible idle check errors */
15937                 REG_RD(sc, NIG_REG_NIG_INT_STS_CLR_0);
15938             }
15939         }
15940
15941         /* wait until BRB is empty */
15942         tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15943         while (timer_count) {
15944             prev_brb = tmp_reg;
15945
15946             tmp_reg = REG_RD(sc, BRB1_REG_NUM_OF_FULL_BLOCKS);
15947             if (!tmp_reg) {
15948                 break;
15949             }
15950
15951             BLOGD(sc, DBG_LOAD, "BRB still has 0x%08x\n", tmp_reg);
15952
15953             /* reset timer as long as BRB actually gets emptied */
15954             if (prev_brb > tmp_reg) {
15955                 timer_count = 1000;
15956             } else {
15957                 timer_count--;
15958             }
15959
15960             /* If UNDI resides in memory, manually increment it */
15961             if (prev_undi) {
15962                 bxe_prev_unload_undi_inc(sc, SC_PORT(sc), 1);
15963             }
15964
15965             DELAY(10);
15966         }
15967
15968         if (!timer_count) {
15969             BLOGE(sc, "Failed to empty BRB\n");
15970         }
15971     }
15972
15973     /* No packets are in the pipeline, path is ready for reset */
15974     bxe_reset_common(sc);
15975
15976     if (mac_vals.xmac_addr) {
15977         REG_WR(sc, mac_vals.xmac_addr, mac_vals.xmac_val);
15978     }
15979     if (mac_vals.umac_addr) {
15980         REG_WR(sc, mac_vals.umac_addr, mac_vals.umac_val);
15981     }
15982     if (mac_vals.emac_addr) {
15983         REG_WR(sc, mac_vals.emac_addr, mac_vals.emac_val);
15984     }
15985     if (mac_vals.bmac_addr) {
15986         REG_WR(sc, mac_vals.bmac_addr, mac_vals.bmac_val[0]);
15987         REG_WR(sc, mac_vals.bmac_addr + 4, mac_vals.bmac_val[1]);
15988     }
15989
15990     rc = bxe_prev_mark_path(sc, prev_undi);
15991     if (rc) {
15992         bxe_prev_mcp_done(sc);
15993         return (rc);
15994     }
15995
15996     return (bxe_prev_mcp_done(sc));
15997 }
15998
15999 static int
16000 bxe_prev_unload_uncommon(struct bxe_softc *sc)
16001 {
16002     int rc;
16003
16004     BLOGD(sc, DBG_LOAD, "Uncommon unload Flow\n");
16005
16006     /* Test if previous unload process was already finished for this path */
16007     if (bxe_prev_is_path_marked(sc)) {
16008         return (bxe_prev_mcp_done(sc));
16009     }
16010
16011     BLOGD(sc, DBG_LOAD, "Path is unmarked\n");
16012
16013     /*
16014      * If function has FLR capabilities, and existing FW version matches
16015      * the one required, then FLR will be sufficient to clean any residue
16016      * left by previous driver
16017      */
16018     rc = bxe_nic_load_analyze_req(sc, FW_MSG_CODE_DRV_LOAD_FUNCTION);
16019     if (!rc) {
16020         /* fw version is good */
16021         BLOGD(sc, DBG_LOAD, "FW version matches our own, attempting FLR\n");
16022         rc = bxe_do_flr(sc);
16023     }
16024
16025     if (!rc) {
16026         /* FLR was performed */
16027         BLOGD(sc, DBG_LOAD, "FLR successful\n");
16028         return (0);
16029     }
16030
16031     BLOGD(sc, DBG_LOAD, "Could not FLR\n");
16032
16033     /* Close the MCP request, return failure*/
16034     rc = bxe_prev_mcp_done(sc);
16035     if (!rc) {
16036         rc = BXE_PREV_WAIT_NEEDED;
16037     }
16038
16039     return (rc);
16040 }
16041
16042 static int
16043 bxe_prev_unload(struct bxe_softc *sc)
16044 {
16045     int time_counter = 10;
16046     uint32_t fw, hw_lock_reg, hw_lock_val;
16047     uint32_t rc = 0;
16048
16049     /*
16050      * Clear HW from errors which may have resulted from an interrupted
16051      * DMAE transaction.
16052      */
16053     bxe_prev_interrupted_dmae(sc);
16054
16055     /* Release previously held locks */
16056     hw_lock_reg =
16057         (SC_FUNC(sc) <= 5) ?
16058             (MISC_REG_DRIVER_CONTROL_1 + SC_FUNC(sc) * 8) :
16059             (MISC_REG_DRIVER_CONTROL_7 + (SC_FUNC(sc) - 6) * 8);
16060
16061     hw_lock_val = (REG_RD(sc, hw_lock_reg));
16062     if (hw_lock_val) {
16063         if (hw_lock_val & HW_LOCK_RESOURCE_NVRAM) {
16064             BLOGD(sc, DBG_LOAD, "Releasing previously held NVRAM lock\n");
16065             REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
16066                    (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << SC_PORT(sc)));
16067         }
16068         BLOGD(sc, DBG_LOAD, "Releasing previously held HW lock\n");
16069         REG_WR(sc, hw_lock_reg, 0xffffffff);
16070     } else {
16071         BLOGD(sc, DBG_LOAD, "No need to release HW/NVRAM locks\n");
16072     }
16073
16074     if (MCPR_ACCESS_LOCK_LOCK & REG_RD(sc, MCP_REG_MCPR_ACCESS_LOCK)) {
16075         BLOGD(sc, DBG_LOAD, "Releasing previously held ALR\n");
16076         REG_WR(sc, MCP_REG_MCPR_ACCESS_LOCK, 0);
16077     }
16078
16079     do {
16080         /* Lock MCP using an unload request */
16081         fw = bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS, 0);
16082         if (!fw) {
16083             BLOGE(sc, "MCP response failure, aborting\n");
16084             rc = -1;
16085             break;
16086         }
16087
16088         if (fw == FW_MSG_CODE_DRV_UNLOAD_COMMON) {
16089             rc = bxe_prev_unload_common(sc);
16090             break;
16091         }
16092
16093         /* non-common reply from MCP night require looping */
16094         rc = bxe_prev_unload_uncommon(sc);
16095         if (rc != BXE_PREV_WAIT_NEEDED) {
16096             break;
16097         }
16098
16099         DELAY(20000);
16100     } while (--time_counter);
16101
16102     if (!time_counter || rc) {
16103         BLOGE(sc, "Failed to unload previous driver!\n");
16104         rc = -1;
16105     }
16106
16107     return (rc);
16108 }
16109
16110 void
16111 bxe_dcbx_set_state(struct bxe_softc *sc,
16112                    uint8_t          dcb_on,
16113                    uint32_t         dcbx_enabled)
16114 {
16115     if (!CHIP_IS_E1x(sc)) {
16116         sc->dcb_state = dcb_on;
16117         sc->dcbx_enabled = dcbx_enabled;
16118     } else {
16119         sc->dcb_state = FALSE;
16120         sc->dcbx_enabled = BXE_DCBX_ENABLED_INVALID;
16121     }
16122     BLOGD(sc, DBG_LOAD,
16123           "DCB state [%s:%s]\n",
16124           dcb_on ? "ON" : "OFF",
16125           (dcbx_enabled == BXE_DCBX_ENABLED_OFF) ? "user-mode" :
16126           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_OFF) ? "on-chip static" :
16127           (dcbx_enabled == BXE_DCBX_ENABLED_ON_NEG_ON) ?
16128           "on-chip with negotiation" : "invalid");
16129 }
16130
16131 /* must be called after sriov-enable */
16132 static int
16133 bxe_set_qm_cid_count(struct bxe_softc *sc)
16134 {
16135     int cid_count = BXE_L2_MAX_CID(sc);
16136
16137     if (IS_SRIOV(sc)) {
16138         cid_count += BXE_VF_CIDS;
16139     }
16140
16141     if (CNIC_SUPPORT(sc)) {
16142         cid_count += CNIC_CID_MAX;
16143     }
16144
16145     return (roundup(cid_count, QM_CID_ROUND));
16146 }
16147
16148 static void
16149 bxe_init_multi_cos(struct bxe_softc *sc)
16150 {
16151     int pri, cos;
16152
16153     uint32_t pri_map = 0; /* XXX change to user config */
16154
16155     for (pri = 0; pri < BXE_MAX_PRIORITY; pri++) {
16156         cos = ((pri_map & (0xf << (pri * 4))) >> (pri * 4));
16157         if (cos < sc->max_cos) {
16158             sc->prio_to_cos[pri] = cos;
16159         } else {
16160             BLOGW(sc, "Invalid COS %d for priority %d "
16161                       "(max COS is %d), setting to 0\n",
16162                   cos, pri, (sc->max_cos - 1));
16163             sc->prio_to_cos[pri] = 0;
16164         }
16165     }
16166 }
16167
16168 static int
16169 bxe_sysctl_state(SYSCTL_HANDLER_ARGS)
16170 {
16171     struct bxe_softc *sc;
16172     int error, result;
16173
16174     result = 0;
16175     error = sysctl_handle_int(oidp, &result, 0, req);
16176
16177     if (error || !req->newptr) {
16178         return (error);
16179     }
16180
16181     if (result == 1) {
16182         sc = (struct bxe_softc *)arg1;
16183         BLOGI(sc, "... dumping driver state ...\n");
16184         /* XXX */
16185     }
16186
16187     return (error);
16188 }
16189
16190 static int
16191 bxe_sysctl_eth_stat(SYSCTL_HANDLER_ARGS)
16192 {
16193     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16194     uint32_t *eth_stats = (uint32_t *)&sc->eth_stats;
16195     uint32_t *offset;
16196     uint64_t value = 0;
16197     int index = (int)arg2;
16198
16199     if (index >= BXE_NUM_ETH_STATS) {
16200         BLOGE(sc, "bxe_eth_stats index out of range (%d)\n", index);
16201         return (-1);
16202     }
16203
16204     offset = (eth_stats + bxe_eth_stats_arr[index].offset);
16205
16206     switch (bxe_eth_stats_arr[index].size) {
16207     case 4:
16208         value = (uint64_t)*offset;
16209         break;
16210     case 8:
16211         value = HILO_U64(*offset, *(offset + 1));
16212         break;
16213     default:
16214         BLOGE(sc, "Invalid bxe_eth_stats size (index=%d size=%d)\n",
16215               index, bxe_eth_stats_arr[index].size);
16216         return (-1);
16217     }
16218
16219     return (sysctl_handle_64(oidp, &value, 0, req));
16220 }
16221
16222 static int
16223 bxe_sysctl_eth_q_stat(SYSCTL_HANDLER_ARGS)
16224 {
16225     struct bxe_softc *sc = (struct bxe_softc *)arg1;
16226     uint32_t *eth_stats;
16227     uint32_t *offset;
16228     uint64_t value = 0;
16229     uint32_t q_stat = (uint32_t)arg2;
16230     uint32_t fp_index = ((q_stat >> 16) & 0xffff);
16231     uint32_t index = (q_stat & 0xffff);
16232
16233     eth_stats = (uint32_t *)&sc->fp[fp_index].eth_q_stats;
16234
16235     if (index >= BXE_NUM_ETH_Q_STATS) {
16236         BLOGE(sc, "bxe_eth_q_stats index out of range (%d)\n", index);
16237         return (-1);
16238     }
16239
16240     offset = (eth_stats + bxe_eth_q_stats_arr[index].offset);
16241
16242     switch (bxe_eth_q_stats_arr[index].size) {
16243     case 4:
16244         value = (uint64_t)*offset;
16245         break;
16246     case 8:
16247         value = HILO_U64(*offset, *(offset + 1));
16248         break;
16249     default:
16250         BLOGE(sc, "Invalid bxe_eth_q_stats size (index=%d size=%d)\n",
16251               index, bxe_eth_q_stats_arr[index].size);
16252         return (-1);
16253     }
16254
16255     return (sysctl_handle_64(oidp, &value, 0, req));
16256 }
16257
16258 static void
16259 bxe_add_sysctls(struct bxe_softc *sc)
16260 {
16261     struct sysctl_ctx_list *ctx;
16262     struct sysctl_oid_list *children;
16263     struct sysctl_oid *queue_top, *queue;
16264     struct sysctl_oid_list *queue_top_children, *queue_children;
16265     char queue_num_buf[32];
16266     uint32_t q_stat;
16267     int i, j;
16268
16269     ctx = device_get_sysctl_ctx(sc->dev);
16270     children = SYSCTL_CHILDREN(device_get_sysctl_tree(sc->dev));
16271
16272     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "version",
16273                       CTLFLAG_RD, BXE_DRIVER_VERSION, 0,
16274                       "version");
16275
16276     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "bc_version",
16277                       CTLFLAG_RD, &sc->devinfo.bc_ver_str, 0,
16278                       "bootcode version");
16279
16280     snprintf(sc->fw_ver_str, sizeof(sc->fw_ver_str), "%d.%d.%d.%d",
16281              BCM_5710_FW_MAJOR_VERSION,
16282              BCM_5710_FW_MINOR_VERSION,
16283              BCM_5710_FW_REVISION_VERSION,
16284              BCM_5710_FW_ENGINEERING_VERSION);
16285     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "fw_version",
16286                       CTLFLAG_RD, &sc->fw_ver_str, 0,
16287                       "firmware version");
16288
16289     snprintf(sc->mf_mode_str, sizeof(sc->mf_mode_str), "%s",
16290         ((sc->devinfo.mf_info.mf_mode == SINGLE_FUNCTION)     ? "Single"  :
16291          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD)   ? "MF-SD"   :
16292          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI)   ? "MF-SI"   :
16293          (sc->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX) ? "MF-AFEX" :
16294                                                                 "Unknown"));
16295     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mf_mode",
16296                       CTLFLAG_RD, &sc->mf_mode_str, 0,
16297                       "multifunction mode");
16298
16299     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "mf_vnics",
16300                     CTLFLAG_RD, &sc->devinfo.mf_info.vnics_per_port, 0,
16301                     "multifunction vnics per port");
16302
16303     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "mac_addr",
16304                       CTLFLAG_RD, &sc->mac_addr_str, 0,
16305                       "mac address");
16306
16307     snprintf(sc->pci_link_str, sizeof(sc->pci_link_str), "%s x%d",
16308         ((sc->devinfo.pcie_link_speed == 1) ? "2.5GT/s" :
16309          (sc->devinfo.pcie_link_speed == 2) ? "5.0GT/s" :
16310          (sc->devinfo.pcie_link_speed == 4) ? "8.0GT/s" :
16311                                               "???GT/s"),
16312         sc->devinfo.pcie_link_width);
16313     SYSCTL_ADD_STRING(ctx, children, OID_AUTO, "pci_link",
16314                       CTLFLAG_RD, &sc->pci_link_str, 0,
16315                       "pci link status");
16316
16317     sc->debug = bxe_debug;
16318     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "debug",
16319                     CTLFLAG_RW, &sc->debug, 0,
16320                     "debug logging mode");
16321
16322     sc->rx_budget = bxe_rx_budget;
16323     SYSCTL_ADD_UINT(ctx, children, OID_AUTO, "rx_budget",
16324                     CTLFLAG_RW, &sc->rx_budget, 0,
16325                     "rx processing budget");
16326
16327     SYSCTL_ADD_PROC(ctx, children, OID_AUTO, "state",
16328                     CTLTYPE_UINT | CTLFLAG_RW, sc, 0,
16329                     bxe_sysctl_state, "IU", "dump driver state");
16330
16331     for (i = 0; i < BXE_NUM_ETH_STATS; i++) {
16332         SYSCTL_ADD_PROC(ctx, children, OID_AUTO,
16333                         bxe_eth_stats_arr[i].string,
16334                         CTLTYPE_U64 | CTLFLAG_RD, sc, i,
16335                         bxe_sysctl_eth_stat, "LU",
16336                         bxe_eth_stats_arr[i].string);
16337     }
16338
16339     /* add a new parent node for all queues "dev.bxe.#.queue" */
16340     queue_top = SYSCTL_ADD_NODE(ctx, children, OID_AUTO, "queue",
16341                                 CTLFLAG_RD, NULL, "queue");
16342     queue_top_children = SYSCTL_CHILDREN(queue_top);
16343
16344     for (i = 0; i < sc->num_queues; i++) {
16345         /* add a new parent node for a single queue "dev.bxe.#.queue.#" */
16346         snprintf(queue_num_buf, sizeof(queue_num_buf), "%d", i);
16347         queue = SYSCTL_ADD_NODE(ctx, queue_top_children, OID_AUTO,
16348                                 queue_num_buf, CTLFLAG_RD, NULL,
16349                                 "single queue");
16350         queue_children = SYSCTL_CHILDREN(queue);
16351
16352         for (j = 0; j < BXE_NUM_ETH_Q_STATS; j++) {
16353             q_stat = ((i << 16) | j);
16354             SYSCTL_ADD_PROC(ctx, queue_children, OID_AUTO,
16355                             bxe_eth_q_stats_arr[j].string,
16356                             CTLTYPE_U64 | CTLFLAG_RD, sc, q_stat,
16357                             bxe_sysctl_eth_q_stat, "LU",
16358                             bxe_eth_q_stats_arr[j].string);
16359         }
16360     }
16361 }
16362
16363 /*
16364  * Device attach function.
16365  *
16366  * Allocates device resources, performs secondary chip identification, and
16367  * initializes driver instance variables. This function is called from driver
16368  * load after a successful probe.
16369  *
16370  * Returns:
16371  *   0 = Success, >0 = Failure
16372  */
16373 static int
16374 bxe_attach(device_t dev)
16375 {
16376     struct bxe_softc *sc;
16377
16378     sc = device_get_softc(dev);
16379
16380     BLOGD(sc, DBG_LOAD, "Starting attach...\n");
16381
16382     sc->state = BXE_STATE_CLOSED;
16383
16384     sc->dev  = dev;
16385     sc->unit = device_get_unit(dev);
16386
16387     BLOGD(sc, DBG_LOAD, "softc = %p\n", sc);
16388
16389     sc->pcie_bus    = pci_get_bus(dev);
16390     sc->pcie_device = pci_get_slot(dev);
16391     sc->pcie_func   = pci_get_function(dev);
16392
16393     /* enable bus master capability */
16394     pci_enable_busmaster(dev);
16395
16396     /* get the BARs */
16397     if (bxe_allocate_bars(sc) != 0) {
16398         return (ENXIO);
16399     }
16400
16401     /* initialize the mutexes */
16402     bxe_init_mutexes(sc);
16403
16404     /* prepare the periodic callout */
16405     callout_init(&sc->periodic_callout, 0);
16406
16407     /* prepare the chip taskqueue */
16408     sc->chip_tq_flags = CHIP_TQ_NONE;
16409     snprintf(sc->chip_tq_name, sizeof(sc->chip_tq_name),
16410              "bxe%d_chip_tq", sc->unit);
16411     TASK_INIT(&sc->chip_tq_task, 0, bxe_handle_chip_tq, sc);
16412     sc->chip_tq = taskqueue_create(sc->chip_tq_name, M_NOWAIT,
16413                                    taskqueue_thread_enqueue,
16414                                    &sc->chip_tq);
16415     taskqueue_start_threads(&sc->chip_tq, 1, PWAIT, /* lower priority */
16416                             "%s", sc->chip_tq_name);
16417
16418     /* get device info and set params */
16419     if (bxe_get_device_info(sc) != 0) {
16420         BLOGE(sc, "getting device info\n");
16421         bxe_deallocate_bars(sc);
16422         pci_disable_busmaster(dev);
16423         return (ENXIO);
16424     }
16425
16426     /* get final misc params */
16427     bxe_get_params(sc);
16428
16429     /* set the default MTU (changed via ifconfig) */
16430     sc->mtu = ETHERMTU;
16431
16432     bxe_set_modes_bitmap(sc);
16433
16434     /* XXX
16435      * If in AFEX mode and the function is configured for FCoE
16436      * then bail... no L2 allowed.
16437      */
16438
16439     /* get phy settings from shmem and 'and' against admin settings */
16440     bxe_get_phy_info(sc);
16441
16442     /* initialize the FreeBSD ifnet interface */
16443     if (bxe_init_ifnet(sc) != 0) {
16444         bxe_release_mutexes(sc);
16445         bxe_deallocate_bars(sc);
16446         pci_disable_busmaster(dev);
16447         return (ENXIO);
16448     }
16449
16450     /* allocate device interrupts */
16451     if (bxe_interrupt_alloc(sc) != 0) {
16452         if (sc->ifnet != NULL) {
16453             ether_ifdetach(sc->ifnet);
16454         }
16455         ifmedia_removeall(&sc->ifmedia);
16456         bxe_release_mutexes(sc);
16457         bxe_deallocate_bars(sc);
16458         pci_disable_busmaster(dev);
16459         return (ENXIO);
16460     }
16461
16462     /* allocate ilt */
16463     if (bxe_alloc_ilt_mem(sc) != 0) {
16464         bxe_interrupt_free(sc);
16465         if (sc->ifnet != NULL) {
16466             ether_ifdetach(sc->ifnet);
16467         }
16468         ifmedia_removeall(&sc->ifmedia);
16469         bxe_release_mutexes(sc);
16470         bxe_deallocate_bars(sc);
16471         pci_disable_busmaster(dev);
16472         return (ENXIO);
16473     }
16474
16475     /* allocate the host hardware/software hsi structures */
16476     if (bxe_alloc_hsi_mem(sc) != 0) {
16477         bxe_free_ilt_mem(sc);
16478         bxe_interrupt_free(sc);
16479         if (sc->ifnet != NULL) {
16480             ether_ifdetach(sc->ifnet);
16481         }
16482         ifmedia_removeall(&sc->ifmedia);
16483         bxe_release_mutexes(sc);
16484         bxe_deallocate_bars(sc);
16485         pci_disable_busmaster(dev);
16486         return (ENXIO);
16487     }
16488
16489     /* need to reset chip if UNDI was active */
16490     if (IS_PF(sc) && !BXE_NOMCP(sc)) {
16491         /* init fw_seq */
16492         sc->fw_seq =
16493             (SHMEM_RD(sc, func_mb[SC_FW_MB_IDX(sc)].drv_mb_header) &
16494              DRV_MSG_SEQ_NUMBER_MASK);
16495         BLOGD(sc, DBG_LOAD, "prev unload fw_seq 0x%04x\n", sc->fw_seq);
16496         bxe_prev_unload(sc);
16497     }
16498
16499 #if 1
16500     /* XXX */
16501     bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16502 #else
16503     if (SHMEM2_HAS(sc, dcbx_lldp_params_offset) &&
16504         SHMEM2_HAS(sc, dcbx_lldp_dcbx_stat_offset) &&
16505         SHMEM2_RD(sc, dcbx_lldp_params_offset) &&
16506         SHMEM2_RD(sc, dcbx_lldp_dcbx_stat_offset)) {
16507         bxe_dcbx_set_state(sc, TRUE, BXE_DCBX_ENABLED_ON_NEG_ON);
16508         bxe_dcbx_init_params(sc);
16509     } else {
16510         bxe_dcbx_set_state(sc, FALSE, BXE_DCBX_ENABLED_OFF);
16511     }
16512 #endif
16513
16514     /* calculate qm_cid_count */
16515     sc->qm_cid_count = bxe_set_qm_cid_count(sc);
16516     BLOGD(sc, DBG_LOAD, "qm_cid_count=%d\n", sc->qm_cid_count);
16517
16518     sc->max_cos = 1;
16519     bxe_init_multi_cos(sc);
16520
16521     bxe_add_sysctls(sc);
16522
16523     return (0);
16524 }
16525
16526 /*
16527  * Device detach function.
16528  *
16529  * Stops the controller, resets the controller, and releases resources.
16530  *
16531  * Returns:
16532  *   0 = Success, >0 = Failure
16533  */
16534 static int
16535 bxe_detach(device_t dev)
16536 {
16537     struct bxe_softc *sc;
16538     struct ifnet *ifp;
16539
16540     sc = device_get_softc(dev);
16541
16542     BLOGD(sc, DBG_LOAD, "Starting detach...\n");
16543
16544     ifp = sc->ifnet;
16545     if (ifp != NULL && ifp->if_vlantrunk != NULL) {
16546         BLOGE(sc, "Cannot detach while VLANs are in use.\n");
16547         return(EBUSY);
16548     }
16549
16550     /* stop the periodic callout */
16551     bxe_periodic_stop(sc);
16552
16553     /* stop the chip taskqueue */
16554     atomic_store_rel_long(&sc->chip_tq_flags, CHIP_TQ_NONE);
16555     if (sc->chip_tq) {
16556         taskqueue_drain(sc->chip_tq, &sc->chip_tq_task);
16557         taskqueue_free(sc->chip_tq);
16558         sc->chip_tq = NULL;
16559     }
16560
16561     /* stop and reset the controller if it was open */
16562     if (sc->state != BXE_STATE_CLOSED) {
16563         BXE_CORE_LOCK(sc);
16564         bxe_nic_unload(sc, UNLOAD_CLOSE, TRUE);
16565         BXE_CORE_UNLOCK(sc);
16566     }
16567
16568     /* release the network interface */
16569     if (ifp != NULL) {
16570         ether_ifdetach(ifp);
16571     }
16572     ifmedia_removeall(&sc->ifmedia);
16573
16574     /* XXX do the following based on driver state... */
16575
16576     /* free the host hardware/software hsi structures */
16577     bxe_free_hsi_mem(sc);
16578
16579     /* free ilt */
16580     bxe_free_ilt_mem(sc);
16581
16582     /* release the interrupts */
16583     bxe_interrupt_free(sc);
16584
16585     /* Release the mutexes*/
16586     bxe_release_mutexes(sc);
16587
16588     /* Release the PCIe BAR mapped memory */
16589     bxe_deallocate_bars(sc);
16590
16591     /* Release the FreeBSD interface. */
16592     if (sc->ifnet != NULL) {
16593         if_free(sc->ifnet);
16594     }
16595
16596     pci_disable_busmaster(dev);
16597
16598     return (0);
16599 }
16600
16601 /*
16602  * Device shutdown function.
16603  *
16604  * Stops and resets the controller.
16605  *
16606  * Returns:
16607  *   Nothing
16608  */
16609 static int
16610 bxe_shutdown(device_t dev)
16611 {
16612     struct bxe_softc *sc;
16613
16614     sc = device_get_softc(dev);
16615
16616     BLOGD(sc, DBG_LOAD, "Starting shutdown...\n");
16617
16618     /* stop the periodic callout */
16619     bxe_periodic_stop(sc);
16620
16621     BXE_CORE_LOCK(sc);
16622     bxe_nic_unload(sc, UNLOAD_NORMAL, FALSE);
16623     BXE_CORE_UNLOCK(sc);
16624
16625     return (0);
16626 }
16627
16628 void
16629 bxe_igu_ack_sb(struct bxe_softc *sc,
16630                uint8_t          igu_sb_id,
16631                uint8_t          segment,
16632                uint16_t         index,
16633                uint8_t          op,
16634                uint8_t          update)
16635 {
16636     uint32_t igu_addr = sc->igu_base_addr;
16637     igu_addr += (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
16638     bxe_igu_ack_sb_gen(sc, igu_sb_id, segment, index, op, update, igu_addr);
16639 }
16640
16641 static void
16642 bxe_igu_clear_sb_gen(struct bxe_softc *sc,
16643                      uint8_t          func,
16644                      uint8_t          idu_sb_id,
16645                      uint8_t          is_pf)
16646 {
16647     uint32_t data, ctl, cnt = 100;
16648     uint32_t igu_addr_data = IGU_REG_COMMAND_REG_32LSB_DATA;
16649     uint32_t igu_addr_ctl = IGU_REG_COMMAND_REG_CTRL;
16650     uint32_t igu_addr_ack = IGU_REG_CSTORM_TYPE_0_SB_CLEANUP + (idu_sb_id/32)*4;
16651     uint32_t sb_bit =  1 << (idu_sb_id%32);
16652     uint32_t func_encode = func | (is_pf ? 1 : 0) << IGU_FID_ENCODE_IS_PF_SHIFT;
16653     uint32_t addr_encode = IGU_CMD_E2_PROD_UPD_BASE + idu_sb_id;
16654
16655     /* Not supported in BC mode */
16656     if (CHIP_INT_MODE_IS_BC(sc)) {
16657         return;
16658     }
16659
16660     data = ((IGU_USE_REGISTER_cstorm_type_0_sb_cleanup <<
16661              IGU_REGULAR_CLEANUP_TYPE_SHIFT) |
16662             IGU_REGULAR_CLEANUP_SET |
16663             IGU_REGULAR_BCLEANUP);
16664
16665     ctl = ((addr_encode << IGU_CTRL_REG_ADDRESS_SHIFT) |
16666            (func_encode << IGU_CTRL_REG_FID_SHIFT) |
16667            (IGU_CTRL_CMD_TYPE_WR << IGU_CTRL_REG_TYPE_SHIFT));
16668
16669     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16670             data, igu_addr_data);
16671     REG_WR(sc, igu_addr_data, data);
16672
16673     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16674                       BUS_SPACE_BARRIER_WRITE);
16675     mb();
16676
16677     BLOGD(sc, DBG_LOAD, "write 0x%08x to IGU(via GRC) addr 0x%x\n",
16678             ctl, igu_addr_ctl);
16679     REG_WR(sc, igu_addr_ctl, ctl);
16680
16681     bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
16682                       BUS_SPACE_BARRIER_WRITE);
16683     mb();
16684
16685     /* wait for clean up to finish */
16686     while (!(REG_RD(sc, igu_addr_ack) & sb_bit) && --cnt) {
16687         DELAY(20000);
16688     }
16689
16690     if (!(REG_RD(sc, igu_addr_ack) & sb_bit)) {
16691         BLOGD(sc, DBG_LOAD,
16692               "Unable to finish IGU cleanup: "
16693               "idu_sb_id %d offset %d bit %d (cnt %d)\n",
16694               idu_sb_id, idu_sb_id/32, idu_sb_id%32, cnt);
16695     }
16696 }
16697
16698 static void
16699 bxe_igu_clear_sb(struct bxe_softc *sc,
16700                  uint8_t          idu_sb_id)
16701 {
16702     bxe_igu_clear_sb_gen(sc, SC_FUNC(sc), idu_sb_id, TRUE /*PF*/);
16703 }
16704
16705
16706
16707
16708
16709
16710
16711 /*******************/
16712 /* ECORE CALLBACKS */
16713 /*******************/
16714
16715 static void
16716 bxe_reset_common(struct bxe_softc *sc)
16717 {
16718     uint32_t val = 0x1400;
16719
16720     /* reset_common */
16721     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR), 0xd3ffff7f);
16722
16723     if (CHIP_IS_E3(sc)) {
16724         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
16725         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
16726     }
16727
16728     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR), val);
16729 }
16730
16731 static void
16732 bxe_common_init_phy(struct bxe_softc *sc)
16733 {
16734     uint32_t shmem_base[2];
16735     uint32_t shmem2_base[2];
16736
16737     /* Avoid common init in case MFW supports LFA */
16738     if (SHMEM2_RD(sc, size) >
16739         (uint32_t)offsetof(struct shmem2_region,
16740                            lfa_host_addr[SC_PORT(sc)])) {
16741         return;
16742     }
16743
16744     shmem_base[0]  = sc->devinfo.shmem_base;
16745     shmem2_base[0] = sc->devinfo.shmem2_base;
16746
16747     if (!CHIP_IS_E1x(sc)) {
16748         shmem_base[1]  = SHMEM2_RD(sc, other_shmem_base_addr);
16749         shmem2_base[1] = SHMEM2_RD(sc, other_shmem2_base_addr);
16750     }
16751
16752     BXE_PHY_LOCK(sc);
16753     elink_common_init_phy(sc, shmem_base, shmem2_base,
16754                           sc->devinfo.chip_id, 0);
16755     BXE_PHY_UNLOCK(sc);
16756 }
16757
16758 static void
16759 bxe_pf_disable(struct bxe_softc *sc)
16760 {
16761     uint32_t val = REG_RD(sc, IGU_REG_PF_CONFIGURATION);
16762
16763     val &= ~IGU_PF_CONF_FUNC_EN;
16764
16765     REG_WR(sc, IGU_REG_PF_CONFIGURATION, val);
16766     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
16767     REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 0);
16768 }
16769
16770 static void
16771 bxe_init_pxp(struct bxe_softc *sc)
16772 {
16773     uint16_t devctl;
16774     int r_order, w_order;
16775
16776     devctl = bxe_pcie_capability_read(sc, PCIR_EXPRESS_DEVICE_CTL, 2);
16777
16778     BLOGD(sc, DBG_LOAD, "read 0x%08x from devctl\n", devctl);
16779
16780     w_order = ((devctl & PCIM_EXP_CTL_MAX_PAYLOAD) >> 5);
16781
16782     if (sc->mrrs == -1) {
16783         r_order = ((devctl & PCIM_EXP_CTL_MAX_READ_REQUEST) >> 12);
16784     } else {
16785         BLOGD(sc, DBG_LOAD, "forcing read order to %d\n", sc->mrrs);
16786         r_order = sc->mrrs;
16787     }
16788
16789     ecore_init_pxp_arb(sc, r_order, w_order);
16790 }
16791
16792 static uint32_t
16793 bxe_get_pretend_reg(struct bxe_softc *sc)
16794 {
16795     uint32_t base = PXP2_REG_PGL_PRETEND_FUNC_F0;
16796     uint32_t stride = (PXP2_REG_PGL_PRETEND_FUNC_F1 - base);
16797     return (base + (SC_ABS_FUNC(sc)) * stride);
16798 }
16799
16800 /*
16801  * Called only on E1H or E2.
16802  * When pretending to be PF, the pretend value is the function number 0..7.
16803  * When pretending to be VF, the pretend val is the PF-num:VF-valid:ABS-VFID
16804  * combination.
16805  */
16806 static int
16807 bxe_pretend_func(struct bxe_softc *sc,
16808                  uint16_t         pretend_func_val)
16809 {
16810     uint32_t pretend_reg;
16811
16812     if (CHIP_IS_E1H(sc) && (pretend_func_val > E1H_FUNC_MAX)) {
16813         return (-1);
16814     }
16815
16816     /* get my own pretend register */
16817     pretend_reg = bxe_get_pretend_reg(sc);
16818     REG_WR(sc, pretend_reg, pretend_func_val);
16819     REG_RD(sc, pretend_reg);
16820     return (0);
16821 }
16822
16823 static void
16824 bxe_iov_init_dmae(struct bxe_softc *sc)
16825 {
16826     return;
16827 #if 0
16828     BLOGD(sc, DBG_LOAD, "SRIOV is %s\n", IS_SRIOV(sc) ? "ON" : "OFF");
16829
16830     if (!IS_SRIOV(sc)) {
16831         return;
16832     }
16833
16834     REG_WR(sc, DMAE_REG_BACKWARD_COMP_EN, 0);
16835 #endif
16836 }
16837
16838 #if 0
16839 static int
16840 bxe_iov_init_ilt(struct bxe_softc *sc,
16841                  uint16_t         line)
16842 {
16843     return (line);
16844 #if 0
16845     int i;
16846     struct ecore_ilt* ilt = sc->ilt;
16847
16848     if (!IS_SRIOV(sc)) {
16849         return (line);
16850     }
16851
16852     /* set vfs ilt lines */
16853     for (i = 0; i < BXE_VF_CIDS/ILT_PAGE_CIDS ; i++) {
16854         struct hw_dma *hw_cxt = SC_VF_CXT_PAGE(sc,i);
16855         ilt->lines[line+i].page = hw_cxt->addr;
16856         ilt->lines[line+i].page_mapping = hw_cxt->mapping;
16857         ilt->lines[line+i].size = hw_cxt->size; /* doesn't matter */
16858     }
16859     return (line+i);
16860 #endif
16861 }
16862 #endif
16863
16864 static void
16865 bxe_iov_init_dq(struct bxe_softc *sc)
16866 {
16867     return;
16868 #if 0
16869     if (!IS_SRIOV(sc)) {
16870         return;
16871     }
16872
16873     /* Set the DQ such that the CID reflect the abs_vfid */
16874     REG_WR(sc, DORQ_REG_VF_NORM_VF_BASE, 0);
16875     REG_WR(sc, DORQ_REG_MAX_RVFID_SIZE, ilog2(BNX2X_MAX_NUM_OF_VFS));
16876
16877     /*
16878      * Set VFs starting CID. If its > 0 the preceding CIDs are belong to
16879      * the PF L2 queues
16880      */
16881     REG_WR(sc, DORQ_REG_VF_NORM_CID_BASE, BNX2X_FIRST_VF_CID);
16882
16883     /* The VF window size is the log2 of the max number of CIDs per VF */
16884     REG_WR(sc, DORQ_REG_VF_NORM_CID_WND_SIZE, BNX2X_VF_CID_WND);
16885
16886     /*
16887      * The VF doorbell size  0 - *B, 4 - 128B. We set it here to match
16888      * the Pf doorbell size although the 2 are independent.
16889      */
16890     REG_WR(sc, DORQ_REG_VF_NORM_CID_OFST,
16891            BNX2X_DB_SHIFT - BNX2X_DB_MIN_SHIFT);
16892
16893     /*
16894      * No security checks for now -
16895      * configure single rule (out of 16) mask = 0x1, value = 0x0,
16896      * CID range 0 - 0x1ffff
16897      */
16898     REG_WR(sc, DORQ_REG_VF_TYPE_MASK_0, 1);
16899     REG_WR(sc, DORQ_REG_VF_TYPE_VALUE_0, 0);
16900     REG_WR(sc, DORQ_REG_VF_TYPE_MIN_MCID_0, 0);
16901     REG_WR(sc, DORQ_REG_VF_TYPE_MAX_MCID_0, 0x1ffff);
16902
16903     /* set the number of VF alllowed doorbells to the full DQ range */
16904     REG_WR(sc, DORQ_REG_VF_NORM_MAX_CID_COUNT, 0x20000);
16905
16906     /* set the VF doorbell threshold */
16907     REG_WR(sc, DORQ_REG_VF_USAGE_CT_LIMIT, 4);
16908 #endif
16909 }
16910
16911 /* send a NIG loopback debug packet */
16912 static void
16913 bxe_lb_pckt(struct bxe_softc *sc)
16914 {
16915     uint32_t wb_write[3];
16916
16917     /* Ethernet source and destination addresses */
16918     wb_write[0] = 0x55555555;
16919     wb_write[1] = 0x55555555;
16920     wb_write[2] = 0x20;     /* SOP */
16921     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16922
16923     /* NON-IP protocol */
16924     wb_write[0] = 0x09000000;
16925     wb_write[1] = 0x55555555;
16926     wb_write[2] = 0x10;     /* EOP, eop_bvalid = 0 */
16927     REG_WR_DMAE(sc, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
16928 }
16929
16930 /*
16931  * Some of the internal memories are not directly readable from the driver.
16932  * To test them we send debug packets.
16933  */
16934 static int
16935 bxe_int_mem_test(struct bxe_softc *sc)
16936 {
16937     int factor;
16938     int count, i;
16939     uint32_t val = 0;
16940
16941     if (CHIP_REV_IS_FPGA(sc)) {
16942         factor = 120;
16943     } else if (CHIP_REV_IS_EMUL(sc)) {
16944         factor = 200;
16945     } else {
16946         factor = 1;
16947     }
16948
16949     /* disable inputs of parser neighbor blocks */
16950     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
16951     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
16952     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
16953     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
16954
16955     /*  write 0 to parser credits for CFC search request */
16956     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
16957
16958     /* send Ethernet packet */
16959     bxe_lb_pckt(sc);
16960
16961     /* TODO do i reset NIG statistic? */
16962     /* Wait until NIG register shows 1 packet of size 0x10 */
16963     count = 1000 * factor;
16964     while (count) {
16965         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
16966         val = *BXE_SP(sc, wb_data[0]);
16967         if (val == 0x10) {
16968             break;
16969         }
16970
16971         DELAY(10000);
16972         count--;
16973     }
16974
16975     if (val != 0x10) {
16976         BLOGE(sc, "NIG timeout val=0x%x\n", val);
16977         return (-1);
16978     }
16979
16980     /* wait until PRS register shows 1 packet */
16981     count = (1000 * factor);
16982     while (count) {
16983         val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
16984         if (val == 1) {
16985             break;
16986         }
16987
16988         DELAY(10000);
16989         count--;
16990     }
16991
16992     if (val != 0x1) {
16993         BLOGE(sc, "PRS timeout val=0x%x\n", val);
16994         return (-2);
16995     }
16996
16997     /* Reset and init BRB, PRS */
16998     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
16999     DELAY(50000);
17000     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17001     DELAY(50000);
17002     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17003     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17004
17005     /* Disable inputs of parser neighbor blocks */
17006     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x0);
17007     REG_WR(sc, TCM_REG_PRS_IFEN, 0x0);
17008     REG_WR(sc, CFC_REG_DEBUG0, 0x1);
17009     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x0);
17010
17011     /* Write 0 to parser credits for CFC search request */
17012     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
17013
17014     /* send 10 Ethernet packets */
17015     for (i = 0; i < 10; i++) {
17016         bxe_lb_pckt(sc);
17017     }
17018
17019     /* Wait until NIG register shows 10+1 packets of size 11*0x10 = 0xb0 */
17020     count = (1000 * factor);
17021     while (count) {
17022         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17023         val = *BXE_SP(sc, wb_data[0]);
17024         if (val == 0xb0) {
17025             break;
17026         }
17027
17028         DELAY(10000);
17029         count--;
17030     }
17031
17032     if (val != 0xb0) {
17033         BLOGE(sc, "NIG timeout val=0x%x\n", val);
17034         return (-3);
17035     }
17036
17037     /* Wait until PRS register shows 2 packets */
17038     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17039     if (val != 2) {
17040         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17041     }
17042
17043     /* Write 1 to parser credits for CFC search request */
17044     REG_WR(sc, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
17045
17046     /* Wait until PRS register shows 3 packets */
17047     DELAY(10000 * factor);
17048
17049     /* Wait until NIG register shows 1 packet of size 0x10 */
17050     val = REG_RD(sc, PRS_REG_NUM_OF_PACKETS);
17051     if (val != 3) {
17052         BLOGE(sc, "PRS timeout val=0x%x\n", val);
17053     }
17054
17055     /* clear NIG EOP FIFO */
17056     for (i = 0; i < 11; i++) {
17057         REG_RD(sc, NIG_REG_INGRESS_EOP_LB_FIFO);
17058     }
17059
17060     val = REG_RD(sc, NIG_REG_INGRESS_EOP_LB_EMPTY);
17061     if (val != 1) {
17062         BLOGE(sc, "clear of NIG failed\n");
17063         return (-4);
17064     }
17065
17066     /* Reset and init BRB, PRS, NIG */
17067     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
17068     DELAY(50000);
17069     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
17070     DELAY(50000);
17071     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17072     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17073     if (!CNIC_SUPPORT(sc)) {
17074         /* set NIC mode */
17075         REG_WR(sc, PRS_REG_NIC_MODE, 1);
17076     }
17077
17078     /* Enable inputs of parser neighbor blocks */
17079     REG_WR(sc, TSDM_REG_ENABLE_IN1, 0x7fffffff);
17080     REG_WR(sc, TCM_REG_PRS_IFEN, 0x1);
17081     REG_WR(sc, CFC_REG_DEBUG0, 0x0);
17082     REG_WR(sc, NIG_REG_PRS_REQ_IN_EN, 0x1);
17083
17084     return (0);
17085 }
17086
17087 static void
17088 bxe_setup_fan_failure_detection(struct bxe_softc *sc)
17089 {
17090     int is_required;
17091     uint32_t val;
17092     int port;
17093
17094     is_required = 0;
17095     val = (SHMEM_RD(sc, dev_info.shared_hw_config.config2) &
17096            SHARED_HW_CFG_FAN_FAILURE_MASK);
17097
17098     if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED) {
17099         is_required = 1;
17100     }
17101     /*
17102      * The fan failure mechanism is usually related to the PHY type since
17103      * the power consumption of the board is affected by the PHY. Currently,
17104      * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
17105      */
17106     else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE) {
17107         for (port = PORT_0; port < PORT_MAX; port++) {
17108             is_required |= elink_fan_failure_det_req(sc,
17109                                                      sc->devinfo.shmem_base,
17110                                                      sc->devinfo.shmem2_base,
17111                                                      port);
17112         }
17113     }
17114
17115     BLOGD(sc, DBG_LOAD, "fan detection setting: %d\n", is_required);
17116
17117     if (is_required == 0) {
17118         return;
17119     }
17120
17121     /* Fan failure is indicated by SPIO 5 */
17122     bxe_set_spio(sc, MISC_SPIO_SPIO5, MISC_SPIO_INPUT_HI_Z);
17123
17124     /* set to active low mode */
17125     val = REG_RD(sc, MISC_REG_SPIO_INT);
17126     val |= (MISC_SPIO_SPIO5 << MISC_SPIO_INT_OLD_SET_POS);
17127     REG_WR(sc, MISC_REG_SPIO_INT, val);
17128
17129     /* enable interrupt to signal the IGU */
17130     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17131     val |= MISC_SPIO_SPIO5;
17132     REG_WR(sc, MISC_REG_SPIO_EVENT_EN, val);
17133 }
17134
17135 static void
17136 bxe_enable_blocks_attention(struct bxe_softc *sc)
17137 {
17138     uint32_t val;
17139
17140     REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17141     if (!CHIP_IS_E1x(sc)) {
17142         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0x40);
17143     } else {
17144         REG_WR(sc, PXP_REG_PXP_INT_MASK_1, 0);
17145     }
17146     REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17147     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17148     /*
17149      * mask read length error interrupts in brb for parser
17150      * (parsing unit and 'checksum and crc' unit)
17151      * these errors are legal (PU reads fixed length and CAC can cause
17152      * read length error on truncated packets)
17153      */
17154     REG_WR(sc, BRB1_REG_BRB1_INT_MASK, 0xFC00);
17155     REG_WR(sc, QM_REG_QM_INT_MASK, 0);
17156     REG_WR(sc, TM_REG_TM_INT_MASK, 0);
17157     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_0, 0);
17158     REG_WR(sc, XSDM_REG_XSDM_INT_MASK_1, 0);
17159     REG_WR(sc, XCM_REG_XCM_INT_MASK, 0);
17160 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_0, 0); */
17161 /*      REG_WR(sc, XSEM_REG_XSEM_INT_MASK_1, 0); */
17162     REG_WR(sc, USDM_REG_USDM_INT_MASK_0, 0);
17163     REG_WR(sc, USDM_REG_USDM_INT_MASK_1, 0);
17164     REG_WR(sc, UCM_REG_UCM_INT_MASK, 0);
17165 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_0, 0); */
17166 /*      REG_WR(sc, USEM_REG_USEM_INT_MASK_1, 0); */
17167     REG_WR(sc, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
17168     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_0, 0);
17169     REG_WR(sc, CSDM_REG_CSDM_INT_MASK_1, 0);
17170     REG_WR(sc, CCM_REG_CCM_INT_MASK, 0);
17171 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_0, 0); */
17172 /*      REG_WR(sc, CSEM_REG_CSEM_INT_MASK_1, 0); */
17173
17174     val = (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT |
17175            PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF |
17176            PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN);
17177     if (!CHIP_IS_E1x(sc)) {
17178         val |= (PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED |
17179                 PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED);
17180     }
17181     REG_WR(sc, PXP2_REG_PXP2_INT_MASK_0, val);
17182
17183     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_0, 0);
17184     REG_WR(sc, TSDM_REG_TSDM_INT_MASK_1, 0);
17185     REG_WR(sc, TCM_REG_TCM_INT_MASK, 0);
17186 /*      REG_WR(sc, TSEM_REG_TSEM_INT_MASK_0, 0); */
17187
17188     if (!CHIP_IS_E1x(sc)) {
17189         /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
17190         REG_WR(sc, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
17191     }
17192
17193     REG_WR(sc, CDU_REG_CDU_INT_MASK, 0);
17194     REG_WR(sc, DMAE_REG_DMAE_INT_MASK, 0);
17195 /*      REG_WR(sc, MISC_REG_MISC_INT_MASK, 0); */
17196     REG_WR(sc, PBF_REG_PBF_INT_MASK, 0x18);     /* bit 3,4 masked */
17197 }
17198
17199 /**
17200  * bxe_init_hw_common - initialize the HW at the COMMON phase.
17201  *
17202  * @sc:     driver handle
17203  */
17204 static int
17205 bxe_init_hw_common(struct bxe_softc *sc)
17206 {
17207     uint8_t abs_func_id;
17208     uint32_t val;
17209
17210     BLOGD(sc, DBG_LOAD, "starting common init for func %d\n",
17211           SC_ABS_FUNC(sc));
17212
17213     /*
17214      * take the RESET lock to protect undi_unload flow from accessing
17215      * registers while we are resetting the chip
17216      */
17217     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17218
17219     bxe_reset_common(sc);
17220
17221     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET), 0xffffffff);
17222
17223     val = 0xfffc;
17224     if (CHIP_IS_E3(sc)) {
17225         val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
17226         val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
17227     }
17228
17229     REG_WR(sc, (GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET), val);
17230
17231     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_RESET);
17232
17233     ecore_init_block(sc, BLOCK_MISC, PHASE_COMMON);
17234     BLOGD(sc, DBG_LOAD, "after misc block init\n");
17235
17236     if (!CHIP_IS_E1x(sc)) {
17237         /*
17238          * 4-port mode or 2-port mode we need to turn off master-enable for
17239          * everyone. After that we turn it back on for self. So, we disregard
17240          * multi-function, and always disable all functions on the given path,
17241          * this means 0,2,4,6 for path 0 and 1,3,5,7 for path 1
17242          */
17243         for (abs_func_id = SC_PATH(sc);
17244              abs_func_id < (E2_FUNC_MAX * 2);
17245              abs_func_id += 2) {
17246             if (abs_func_id == SC_ABS_FUNC(sc)) {
17247                 REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17248                 continue;
17249             }
17250
17251             bxe_pretend_func(sc, abs_func_id);
17252
17253             /* clear pf enable */
17254             bxe_pf_disable(sc);
17255
17256             bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17257         }
17258     }
17259
17260     BLOGD(sc, DBG_LOAD, "after pf disable\n");
17261
17262     ecore_init_block(sc, BLOCK_PXP, PHASE_COMMON);
17263
17264     if (CHIP_IS_E1(sc)) {
17265         /*
17266          * enable HW interrupt from PXP on USDM overflow
17267          * bit 16 on INT_MASK_0
17268          */
17269         REG_WR(sc, PXP_REG_PXP_INT_MASK_0, 0);
17270     }
17271
17272     ecore_init_block(sc, BLOCK_PXP2, PHASE_COMMON);
17273     bxe_init_pxp(sc);
17274
17275 #ifdef __BIG_ENDIAN
17276     REG_WR(sc, PXP2_REG_RQ_QM_ENDIAN_M, 1);
17277     REG_WR(sc, PXP2_REG_RQ_TM_ENDIAN_M, 1);
17278     REG_WR(sc, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
17279     REG_WR(sc, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
17280     REG_WR(sc, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
17281     /* make sure this value is 0 */
17282     REG_WR(sc, PXP2_REG_RQ_HC_ENDIAN_M, 0);
17283
17284     //REG_WR(sc, PXP2_REG_RD_PBF_SWAP_MODE, 1);
17285     REG_WR(sc, PXP2_REG_RD_QM_SWAP_MODE, 1);
17286     REG_WR(sc, PXP2_REG_RD_TM_SWAP_MODE, 1);
17287     REG_WR(sc, PXP2_REG_RD_SRC_SWAP_MODE, 1);
17288     REG_WR(sc, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
17289 #endif
17290
17291     ecore_ilt_init_page_size(sc, INITOP_SET);
17292
17293     if (CHIP_REV_IS_FPGA(sc) && CHIP_IS_E1H(sc)) {
17294         REG_WR(sc, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
17295     }
17296
17297     /* let the HW do it's magic... */
17298     DELAY(100000);
17299
17300     /* finish PXP init */
17301     val = REG_RD(sc, PXP2_REG_RQ_CFG_DONE);
17302     if (val != 1) {
17303         BLOGE(sc, "PXP2 CFG failed\n");
17304         return (-1);
17305     }
17306     val = REG_RD(sc, PXP2_REG_RD_INIT_DONE);
17307     if (val != 1) {
17308         BLOGE(sc, "PXP2 RD_INIT failed\n");
17309         return (-1);
17310     }
17311
17312     BLOGD(sc, DBG_LOAD, "after pxp init\n");
17313
17314     /*
17315      * Timer bug workaround for E2 only. We need to set the entire ILT to have
17316      * entries with value "0" and valid bit on. This needs to be done by the
17317      * first PF that is loaded in a path (i.e. common phase)
17318      */
17319     if (!CHIP_IS_E1x(sc)) {
17320 /*
17321  * In E2 there is a bug in the timers block that can cause function 6 / 7
17322  * (i.e. vnic3) to start even if it is marked as "scan-off".
17323  * This occurs when a different function (func2,3) is being marked
17324  * as "scan-off". Real-life scenario for example: if a driver is being
17325  * load-unloaded while func6,7 are down. This will cause the timer to access
17326  * the ilt, translate to a logical address and send a request to read/write.
17327  * Since the ilt for the function that is down is not valid, this will cause
17328  * a translation error which is unrecoverable.
17329  * The Workaround is intended to make sure that when this happens nothing
17330  * fatal will occur. The workaround:
17331  *  1.  First PF driver which loads on a path will:
17332  *      a.  After taking the chip out of reset, by using pretend,
17333  *          it will write "0" to the following registers of
17334  *          the other vnics.
17335  *          REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
17336  *          REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
17337  *          REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
17338  *          And for itself it will write '1' to
17339  *          PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
17340  *          dmae-operations (writing to pram for example.)
17341  *          note: can be done for only function 6,7 but cleaner this
17342  *            way.
17343  *      b.  Write zero+valid to the entire ILT.
17344  *      c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
17345  *          VNIC3 (of that port). The range allocated will be the
17346  *          entire ILT. This is needed to prevent  ILT range error.
17347  *  2.  Any PF driver load flow:
17348  *      a.  ILT update with the physical addresses of the allocated
17349  *          logical pages.
17350  *      b.  Wait 20msec. - note that this timeout is needed to make
17351  *          sure there are no requests in one of the PXP internal
17352  *          queues with "old" ILT addresses.
17353  *      c.  PF enable in the PGLC.
17354  *      d.  Clear the was_error of the PF in the PGLC. (could have
17355  *          occurred while driver was down)
17356  *      e.  PF enable in the CFC (WEAK + STRONG)
17357  *      f.  Timers scan enable
17358  *  3.  PF driver unload flow:
17359  *      a.  Clear the Timers scan_en.
17360  *      b.  Polling for scan_on=0 for that PF.
17361  *      c.  Clear the PF enable bit in the PXP.
17362  *      d.  Clear the PF enable in the CFC (WEAK + STRONG)
17363  *      e.  Write zero+valid to all ILT entries (The valid bit must
17364  *          stay set)
17365  *      f.  If this is VNIC 3 of a port then also init
17366  *          first_timers_ilt_entry to zero and last_timers_ilt_entry
17367  *          to the last enrty in the ILT.
17368  *
17369  *      Notes:
17370  *      Currently the PF error in the PGLC is non recoverable.
17371  *      In the future the there will be a recovery routine for this error.
17372  *      Currently attention is masked.
17373  *      Having an MCP lock on the load/unload process does not guarantee that
17374  *      there is no Timer disable during Func6/7 enable. This is because the
17375  *      Timers scan is currently being cleared by the MCP on FLR.
17376  *      Step 2.d can be done only for PF6/7 and the driver can also check if
17377  *      there is error before clearing it. But the flow above is simpler and
17378  *      more general.
17379  *      All ILT entries are written by zero+valid and not just PF6/7
17380  *      ILT entries since in the future the ILT entries allocation for
17381  *      PF-s might be dynamic.
17382  */
17383         struct ilt_client_info ilt_cli;
17384         struct ecore_ilt ilt;
17385
17386         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
17387         memset(&ilt, 0, sizeof(struct ecore_ilt));
17388
17389         /* initialize dummy TM client */
17390         ilt_cli.start      = 0;
17391         ilt_cli.end        = ILT_NUM_PAGE_ENTRIES - 1;
17392         ilt_cli.client_num = ILT_CLIENT_TM;
17393
17394         /*
17395          * Step 1: set zeroes to all ilt page entries with valid bit on
17396          * Step 2: set the timers first/last ilt entry to point
17397          * to the entire range to prevent ILT range error for 3rd/4th
17398          * vnic (this code assumes existence of the vnic)
17399          *
17400          * both steps performed by call to ecore_ilt_client_init_op()
17401          * with dummy TM client
17402          *
17403          * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
17404          * and his brother are split registers
17405          */
17406
17407         bxe_pretend_func(sc, (SC_PATH(sc) + 6));
17408         ecore_ilt_client_init_op_ilt(sc, &ilt, &ilt_cli, INITOP_CLEAR);
17409         bxe_pretend_func(sc, SC_ABS_FUNC(sc));
17410
17411         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN, BXE_PXP_DRAM_ALIGN);
17412         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_RD, BXE_PXP_DRAM_ALIGN);
17413         REG_WR(sc, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
17414     }
17415
17416     REG_WR(sc, PXP2_REG_RQ_DISABLE_INPUTS, 0);
17417     REG_WR(sc, PXP2_REG_RD_DISABLE_INPUTS, 0);
17418
17419     if (!CHIP_IS_E1x(sc)) {
17420         int factor = CHIP_REV_IS_EMUL(sc) ? 1000 :
17421                      (CHIP_REV_IS_FPGA(sc) ? 400 : 0);
17422
17423         ecore_init_block(sc, BLOCK_PGLUE_B, PHASE_COMMON);
17424         ecore_init_block(sc, BLOCK_ATC, PHASE_COMMON);
17425
17426         /* let the HW do it's magic... */
17427         do {
17428             DELAY(200000);
17429             val = REG_RD(sc, ATC_REG_ATC_INIT_DONE);
17430         } while (factor-- && (val != 1));
17431
17432         if (val != 1) {
17433             BLOGE(sc, "ATC_INIT failed\n");
17434             return (-1);
17435         }
17436     }
17437
17438     BLOGD(sc, DBG_LOAD, "after pglue and atc init\n");
17439
17440     ecore_init_block(sc, BLOCK_DMAE, PHASE_COMMON);
17441
17442     bxe_iov_init_dmae(sc);
17443
17444     /* clean the DMAE memory */
17445     sc->dmae_ready = 1;
17446     ecore_init_fill(sc, TSEM_REG_PRAM, 0, 8, 1);
17447
17448     ecore_init_block(sc, BLOCK_TCM, PHASE_COMMON);
17449
17450     ecore_init_block(sc, BLOCK_UCM, PHASE_COMMON);
17451
17452     ecore_init_block(sc, BLOCK_CCM, PHASE_COMMON);
17453
17454     ecore_init_block(sc, BLOCK_XCM, PHASE_COMMON);
17455
17456     bxe_read_dmae(sc, XSEM_REG_PASSIVE_BUFFER, 3);
17457     bxe_read_dmae(sc, CSEM_REG_PASSIVE_BUFFER, 3);
17458     bxe_read_dmae(sc, TSEM_REG_PASSIVE_BUFFER, 3);
17459     bxe_read_dmae(sc, USEM_REG_PASSIVE_BUFFER, 3);
17460
17461     ecore_init_block(sc, BLOCK_QM, PHASE_COMMON);
17462
17463     /* QM queues pointers table */
17464     ecore_qm_init_ptr_table(sc, sc->qm_cid_count, INITOP_SET);
17465
17466     /* soft reset pulse */
17467     REG_WR(sc, QM_REG_SOFT_RESET, 1);
17468     REG_WR(sc, QM_REG_SOFT_RESET, 0);
17469
17470     if (CNIC_SUPPORT(sc))
17471         ecore_init_block(sc, BLOCK_TM, PHASE_COMMON);
17472
17473     ecore_init_block(sc, BLOCK_DORQ, PHASE_COMMON);
17474     REG_WR(sc, DORQ_REG_DPM_CID_OFST, BXE_DB_SHIFT);
17475     if (!CHIP_REV_IS_SLOW(sc)) {
17476         /* enable hw interrupt from doorbell Q */
17477         REG_WR(sc, DORQ_REG_DORQ_INT_MASK, 0);
17478     }
17479
17480     ecore_init_block(sc, BLOCK_BRB1, PHASE_COMMON);
17481
17482     ecore_init_block(sc, BLOCK_PRS, PHASE_COMMON);
17483     REG_WR(sc, PRS_REG_A_PRSU_20, 0xf);
17484
17485     if (!CHIP_IS_E1(sc)) {
17486         REG_WR(sc, PRS_REG_E1HOV_MODE, sc->devinfo.mf_info.path_has_ovlan);
17487     }
17488
17489     if (!CHIP_IS_E1x(sc) && !CHIP_IS_E3B0(sc)) {
17490         if (IS_MF_AFEX(sc)) {
17491             /*
17492              * configure that AFEX and VLAN headers must be
17493              * received in AFEX mode
17494              */
17495             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC, 0xE);
17496             REG_WR(sc, PRS_REG_MUST_HAVE_HDRS, 0xA);
17497             REG_WR(sc, PRS_REG_HDRS_AFTER_TAG_0, 0x6);
17498             REG_WR(sc, PRS_REG_TAG_ETHERTYPE_0, 0x8926);
17499             REG_WR(sc, PRS_REG_TAG_LEN_0, 0x4);
17500         } else {
17501             /*
17502              * Bit-map indicating which L2 hdrs may appear
17503              * after the basic Ethernet header
17504              */
17505             REG_WR(sc, PRS_REG_HDRS_AFTER_BASIC,
17506                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17507         }
17508     }
17509
17510     ecore_init_block(sc, BLOCK_TSDM, PHASE_COMMON);
17511     ecore_init_block(sc, BLOCK_CSDM, PHASE_COMMON);
17512     ecore_init_block(sc, BLOCK_USDM, PHASE_COMMON);
17513     ecore_init_block(sc, BLOCK_XSDM, PHASE_COMMON);
17514
17515     if (!CHIP_IS_E1x(sc)) {
17516         /* reset VFC memories */
17517         REG_WR(sc, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17518                VFC_MEMORIES_RST_REG_CAM_RST |
17519                VFC_MEMORIES_RST_REG_RAM_RST);
17520         REG_WR(sc, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
17521                VFC_MEMORIES_RST_REG_CAM_RST |
17522                VFC_MEMORIES_RST_REG_RAM_RST);
17523
17524         DELAY(20000);
17525     }
17526
17527     ecore_init_block(sc, BLOCK_TSEM, PHASE_COMMON);
17528     ecore_init_block(sc, BLOCK_USEM, PHASE_COMMON);
17529     ecore_init_block(sc, BLOCK_CSEM, PHASE_COMMON);
17530     ecore_init_block(sc, BLOCK_XSEM, PHASE_COMMON);
17531
17532     /* sync semi rtc */
17533     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
17534            0x80000000);
17535     REG_WR(sc, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
17536            0x80000000);
17537
17538     ecore_init_block(sc, BLOCK_UPB, PHASE_COMMON);
17539     ecore_init_block(sc, BLOCK_XPB, PHASE_COMMON);
17540     ecore_init_block(sc, BLOCK_PBF, PHASE_COMMON);
17541
17542     if (!CHIP_IS_E1x(sc)) {
17543         if (IS_MF_AFEX(sc)) {
17544             /*
17545              * configure that AFEX and VLAN headers must be
17546              * sent in AFEX mode
17547              */
17548             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC, 0xE);
17549             REG_WR(sc, PBF_REG_MUST_HAVE_HDRS, 0xA);
17550             REG_WR(sc, PBF_REG_HDRS_AFTER_TAG_0, 0x6);
17551             REG_WR(sc, PBF_REG_TAG_ETHERTYPE_0, 0x8926);
17552             REG_WR(sc, PBF_REG_TAG_LEN_0, 0x4);
17553         } else {
17554             REG_WR(sc, PBF_REG_HDRS_AFTER_BASIC,
17555                    sc->devinfo.mf_info.path_has_ovlan ? 7 : 6);
17556         }
17557     }
17558
17559     REG_WR(sc, SRC_REG_SOFT_RST, 1);
17560
17561     ecore_init_block(sc, BLOCK_SRC, PHASE_COMMON);
17562
17563     if (CNIC_SUPPORT(sc)) {
17564         REG_WR(sc, SRC_REG_KEYSEARCH_0, 0x63285672);
17565         REG_WR(sc, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
17566         REG_WR(sc, SRC_REG_KEYSEARCH_2, 0x223aef9b);
17567         REG_WR(sc, SRC_REG_KEYSEARCH_3, 0x26001e3a);
17568         REG_WR(sc, SRC_REG_KEYSEARCH_4, 0x7ae91116);
17569         REG_WR(sc, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
17570         REG_WR(sc, SRC_REG_KEYSEARCH_6, 0x298d8adf);
17571         REG_WR(sc, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
17572         REG_WR(sc, SRC_REG_KEYSEARCH_8, 0x1830f82f);
17573         REG_WR(sc, SRC_REG_KEYSEARCH_9, 0x01e46be7);
17574     }
17575     REG_WR(sc, SRC_REG_SOFT_RST, 0);
17576
17577     if (sizeof(union cdu_context) != 1024) {
17578         /* we currently assume that a context is 1024 bytes */
17579         BLOGE(sc, "please adjust the size of cdu_context(%ld)\n",
17580               (long)sizeof(union cdu_context));
17581     }
17582
17583     ecore_init_block(sc, BLOCK_CDU, PHASE_COMMON);
17584     val = (4 << 24) + (0 << 12) + 1024;
17585     REG_WR(sc, CDU_REG_CDU_GLOBAL_PARAMS, val);
17586
17587     ecore_init_block(sc, BLOCK_CFC, PHASE_COMMON);
17588
17589     REG_WR(sc, CFC_REG_INIT_REG, 0x7FF);
17590     /* enable context validation interrupt from CFC */
17591     REG_WR(sc, CFC_REG_CFC_INT_MASK, 0);
17592
17593     /* set the thresholds to prevent CFC/CDU race */
17594     REG_WR(sc, CFC_REG_DEBUG0, 0x20020000);
17595     ecore_init_block(sc, BLOCK_HC, PHASE_COMMON);
17596
17597     if (!CHIP_IS_E1x(sc) && BXE_NOMCP(sc)) {
17598         REG_WR(sc, IGU_REG_RESET_MEMORIES, 0x36);
17599     }
17600
17601     ecore_init_block(sc, BLOCK_IGU, PHASE_COMMON);
17602     ecore_init_block(sc, BLOCK_MISC_AEU, PHASE_COMMON);
17603
17604     /* Reset PCIE errors for debug */
17605     REG_WR(sc, 0x2814, 0xffffffff);
17606     REG_WR(sc, 0x3820, 0xffffffff);
17607
17608     if (!CHIP_IS_E1x(sc)) {
17609         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
17610                (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
17611                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
17612         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
17613                (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
17614                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
17615                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
17616         REG_WR(sc, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
17617                (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
17618                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
17619                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
17620     }
17621
17622     ecore_init_block(sc, BLOCK_NIG, PHASE_COMMON);
17623
17624     if (!CHIP_IS_E1(sc)) {
17625         /* in E3 this done in per-port section */
17626         if (!CHIP_IS_E3(sc))
17627             REG_WR(sc, NIG_REG_LLH_MF_MODE, IS_MF(sc));
17628     }
17629
17630     if (CHIP_IS_E1H(sc)) {
17631         /* not applicable for E2 (and above ...) */
17632         REG_WR(sc, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(sc));
17633     }
17634
17635     if (CHIP_REV_IS_SLOW(sc)) {
17636         DELAY(200000);
17637     }
17638
17639     /* finish CFC init */
17640     val = reg_poll(sc, CFC_REG_LL_INIT_DONE, 1, 100, 10);
17641     if (val != 1) {
17642         BLOGE(sc, "CFC LL_INIT failed\n");
17643         return (-1);
17644     }
17645     val = reg_poll(sc, CFC_REG_AC_INIT_DONE, 1, 100, 10);
17646     if (val != 1) {
17647         BLOGE(sc, "CFC AC_INIT failed\n");
17648         return (-1);
17649     }
17650     val = reg_poll(sc, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
17651     if (val != 1) {
17652         BLOGE(sc, "CFC CAM_INIT failed\n");
17653         return (-1);
17654     }
17655     REG_WR(sc, CFC_REG_DEBUG0, 0);
17656
17657     if (CHIP_IS_E1(sc)) {
17658         /* read NIG statistic to see if this is our first up since powerup */
17659         bxe_read_dmae(sc, NIG_REG_STAT2_BRB_OCTET, 2);
17660         val = *BXE_SP(sc, wb_data[0]);
17661
17662         /* do internal memory self test */
17663         if ((val == 0) && bxe_int_mem_test(sc)) {
17664             BLOGE(sc, "internal mem self test failed\n");
17665             return (-1);
17666         }
17667     }
17668
17669     bxe_setup_fan_failure_detection(sc);
17670
17671     /* clear PXP2 attentions */
17672     REG_RD(sc, PXP2_REG_PXP2_INT_STS_CLR_0);
17673
17674     bxe_enable_blocks_attention(sc);
17675
17676     if (!CHIP_REV_IS_SLOW(sc)) {
17677         ecore_enable_blocks_parity(sc);
17678     }
17679
17680     if (!BXE_NOMCP(sc)) {
17681         if (CHIP_IS_E1x(sc)) {
17682             bxe_common_init_phy(sc);
17683         }
17684     }
17685
17686     return (0);
17687 }
17688
17689 /**
17690  * bxe_init_hw_common_chip - init HW at the COMMON_CHIP phase.
17691  *
17692  * @sc:     driver handle
17693  */
17694 static int
17695 bxe_init_hw_common_chip(struct bxe_softc *sc)
17696 {
17697     int rc = bxe_init_hw_common(sc);
17698
17699     if (rc) {
17700         return (rc);
17701     }
17702
17703     /* In E2 2-PORT mode, same ext phy is used for the two paths */
17704     if (!BXE_NOMCP(sc)) {
17705         bxe_common_init_phy(sc);
17706     }
17707
17708     return (0);
17709 }
17710
17711 static int
17712 bxe_init_hw_port(struct bxe_softc *sc)
17713 {
17714     int port = SC_PORT(sc);
17715     int init_phase = port ? PHASE_PORT1 : PHASE_PORT0;
17716     uint32_t low, high;
17717     uint32_t val;
17718
17719     BLOGD(sc, DBG_LOAD, "starting port init for port %d\n", port);
17720
17721     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
17722
17723     ecore_init_block(sc, BLOCK_MISC, init_phase);
17724     ecore_init_block(sc, BLOCK_PXP, init_phase);
17725     ecore_init_block(sc, BLOCK_PXP2, init_phase);
17726
17727     /*
17728      * Timers bug workaround: disables the pf_master bit in pglue at
17729      * common phase, we need to enable it here before any dmae access are
17730      * attempted. Therefore we manually added the enable-master to the
17731      * port phase (it also happens in the function phase)
17732      */
17733     if (!CHIP_IS_E1x(sc)) {
17734         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
17735     }
17736
17737     ecore_init_block(sc, BLOCK_ATC, init_phase);
17738     ecore_init_block(sc, BLOCK_DMAE, init_phase);
17739     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
17740     ecore_init_block(sc, BLOCK_QM, init_phase);
17741
17742     ecore_init_block(sc, BLOCK_TCM, init_phase);
17743     ecore_init_block(sc, BLOCK_UCM, init_phase);
17744     ecore_init_block(sc, BLOCK_CCM, init_phase);
17745     ecore_init_block(sc, BLOCK_XCM, init_phase);
17746
17747     /* QM cid (connection) count */
17748     ecore_qm_init_cid_count(sc, sc->qm_cid_count, INITOP_SET);
17749
17750     if (CNIC_SUPPORT(sc)) {
17751         ecore_init_block(sc, BLOCK_TM, init_phase);
17752         REG_WR(sc, TM_REG_LIN0_SCAN_TIME + port*4, 20);
17753         REG_WR(sc, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
17754     }
17755
17756     ecore_init_block(sc, BLOCK_DORQ, init_phase);
17757
17758     ecore_init_block(sc, BLOCK_BRB1, init_phase);
17759
17760     if (CHIP_IS_E1(sc) || CHIP_IS_E1H(sc)) {
17761         if (IS_MF(sc)) {
17762             low = (BXE_ONE_PORT(sc) ? 160 : 246);
17763         } else if (sc->mtu > 4096) {
17764             if (BXE_ONE_PORT(sc)) {
17765                 low = 160;
17766             } else {
17767                 val = sc->mtu;
17768                 /* (24*1024 + val*4)/256 */
17769                 low = (96 + (val / 64) + ((val % 64) ? 1 : 0));
17770             }
17771         } else {
17772             low = (BXE_ONE_PORT(sc) ? 80 : 160);
17773         }
17774         high = (low + 56); /* 14*1024/256 */
17775         REG_WR(sc, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
17776         REG_WR(sc, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
17777     }
17778
17779     if (CHIP_IS_MODE_4_PORT(sc)) {
17780         REG_WR(sc, SC_PORT(sc) ?
17781                BRB1_REG_MAC_GUARANTIED_1 :
17782                BRB1_REG_MAC_GUARANTIED_0, 40);
17783     }
17784
17785     ecore_init_block(sc, BLOCK_PRS, init_phase);
17786     if (CHIP_IS_E3B0(sc)) {
17787         if (IS_MF_AFEX(sc)) {
17788             /* configure headers for AFEX mode */
17789             REG_WR(sc, SC_PORT(sc) ?
17790                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17791                    PRS_REG_HDRS_AFTER_BASIC_PORT_0, 0xE);
17792             REG_WR(sc, SC_PORT(sc) ?
17793                    PRS_REG_HDRS_AFTER_TAG_0_PORT_1 :
17794                    PRS_REG_HDRS_AFTER_TAG_0_PORT_0, 0x6);
17795             REG_WR(sc, SC_PORT(sc) ?
17796                    PRS_REG_MUST_HAVE_HDRS_PORT_1 :
17797                    PRS_REG_MUST_HAVE_HDRS_PORT_0, 0xA);
17798         } else {
17799             /* Ovlan exists only if we are in multi-function +
17800              * switch-dependent mode, in switch-independent there
17801              * is no ovlan headers
17802              */
17803             REG_WR(sc, SC_PORT(sc) ?
17804                    PRS_REG_HDRS_AFTER_BASIC_PORT_1 :
17805                    PRS_REG_HDRS_AFTER_BASIC_PORT_0,
17806                    (sc->devinfo.mf_info.path_has_ovlan ? 7 : 6));
17807         }
17808     }
17809
17810     ecore_init_block(sc, BLOCK_TSDM, init_phase);
17811     ecore_init_block(sc, BLOCK_CSDM, init_phase);
17812     ecore_init_block(sc, BLOCK_USDM, init_phase);
17813     ecore_init_block(sc, BLOCK_XSDM, init_phase);
17814
17815     ecore_init_block(sc, BLOCK_TSEM, init_phase);
17816     ecore_init_block(sc, BLOCK_USEM, init_phase);
17817     ecore_init_block(sc, BLOCK_CSEM, init_phase);
17818     ecore_init_block(sc, BLOCK_XSEM, init_phase);
17819
17820     ecore_init_block(sc, BLOCK_UPB, init_phase);
17821     ecore_init_block(sc, BLOCK_XPB, init_phase);
17822
17823     ecore_init_block(sc, BLOCK_PBF, init_phase);
17824
17825     if (CHIP_IS_E1x(sc)) {
17826         /* configure PBF to work without PAUSE mtu 9000 */
17827         REG_WR(sc, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
17828
17829         /* update threshold */
17830         REG_WR(sc, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
17831         /* update init credit */
17832         REG_WR(sc, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
17833
17834         /* probe changes */
17835         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 1);
17836         DELAY(50);
17837         REG_WR(sc, PBF_REG_INIT_P0 + port*4, 0);
17838     }
17839
17840     if (CNIC_SUPPORT(sc)) {
17841         ecore_init_block(sc, BLOCK_SRC, init_phase);
17842     }
17843
17844     ecore_init_block(sc, BLOCK_CDU, init_phase);
17845     ecore_init_block(sc, BLOCK_CFC, init_phase);
17846
17847     if (CHIP_IS_E1(sc)) {
17848         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
17849         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
17850     }
17851     ecore_init_block(sc, BLOCK_HC, init_phase);
17852
17853     ecore_init_block(sc, BLOCK_IGU, init_phase);
17854
17855     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
17856     /* init aeu_mask_attn_func_0/1:
17857      *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
17858      *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
17859      *             bits 4-7 are used for "per vn group attention" */
17860     val = IS_MF(sc) ? 0xF7 : 0x7;
17861     /* Enable DCBX attention for all but E1 */
17862     val |= CHIP_IS_E1(sc) ? 0 : 0x10;
17863     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
17864
17865     ecore_init_block(sc, BLOCK_NIG, init_phase);
17866
17867     if (!CHIP_IS_E1x(sc)) {
17868         /* Bit-map indicating which L2 hdrs may appear after the
17869          * basic Ethernet header
17870          */
17871         if (IS_MF_AFEX(sc)) {
17872             REG_WR(sc, SC_PORT(sc) ?
17873                    NIG_REG_P1_HDRS_AFTER_BASIC :
17874                    NIG_REG_P0_HDRS_AFTER_BASIC, 0xE);
17875         } else {
17876             REG_WR(sc, SC_PORT(sc) ?
17877                    NIG_REG_P1_HDRS_AFTER_BASIC :
17878                    NIG_REG_P0_HDRS_AFTER_BASIC,
17879                    IS_MF_SD(sc) ? 7 : 6);
17880         }
17881
17882         if (CHIP_IS_E3(sc)) {
17883             REG_WR(sc, SC_PORT(sc) ?
17884                    NIG_REG_LLH1_MF_MODE :
17885                    NIG_REG_LLH_MF_MODE, IS_MF(sc));
17886         }
17887     }
17888     if (!CHIP_IS_E3(sc)) {
17889         REG_WR(sc, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
17890     }
17891
17892     if (!CHIP_IS_E1(sc)) {
17893         /* 0x2 disable mf_ov, 0x1 enable */
17894         REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
17895                (IS_MF_SD(sc) ? 0x1 : 0x2));
17896
17897         if (!CHIP_IS_E1x(sc)) {
17898             val = 0;
17899             switch (sc->devinfo.mf_info.mf_mode) {
17900             case MULTI_FUNCTION_SD:
17901                 val = 1;
17902                 break;
17903             case MULTI_FUNCTION_SI:
17904             case MULTI_FUNCTION_AFEX:
17905                 val = 2;
17906                 break;
17907             }
17908
17909             REG_WR(sc, (SC_PORT(sc) ? NIG_REG_LLH1_CLS_TYPE :
17910                         NIG_REG_LLH0_CLS_TYPE), val);
17911         }
17912         REG_WR(sc, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
17913         REG_WR(sc, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
17914         REG_WR(sc, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
17915     }
17916
17917     /* If SPIO5 is set to generate interrupts, enable it for this port */
17918     val = REG_RD(sc, MISC_REG_SPIO_EVENT_EN);
17919     if (val & MISC_SPIO_SPIO5) {
17920         uint32_t reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
17921                                     MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
17922         val = REG_RD(sc, reg_addr);
17923         val |= AEU_INPUTS_ATTN_BITS_SPIO5;
17924         REG_WR(sc, reg_addr, val);
17925     }
17926
17927     return (0);
17928 }
17929
17930 static uint32_t
17931 bxe_flr_clnup_reg_poll(struct bxe_softc *sc,
17932                        uint32_t         reg,
17933                        uint32_t         expected,
17934                        uint32_t         poll_count)
17935 {
17936     uint32_t cur_cnt = poll_count;
17937     uint32_t val;
17938
17939     while ((val = REG_RD(sc, reg)) != expected && cur_cnt--) {
17940         DELAY(FLR_WAIT_INTERVAL);
17941     }
17942
17943     return (val);
17944 }
17945
17946 static int
17947 bxe_flr_clnup_poll_hw_counter(struct bxe_softc *sc,
17948                               uint32_t         reg,
17949                               char             *msg,
17950                               uint32_t         poll_cnt)
17951 {
17952     uint32_t val = bxe_flr_clnup_reg_poll(sc, reg, 0, poll_cnt);
17953
17954     if (val != 0) {
17955         BLOGE(sc, "%s usage count=%d\n", msg, val);
17956         return (1);
17957     }
17958
17959     return (0);
17960 }
17961
17962 /* Common routines with VF FLR cleanup */
17963 static uint32_t
17964 bxe_flr_clnup_poll_count(struct bxe_softc *sc)
17965 {
17966     /* adjust polling timeout */
17967     if (CHIP_REV_IS_EMUL(sc)) {
17968         return (FLR_POLL_CNT * 2000);
17969     }
17970
17971     if (CHIP_REV_IS_FPGA(sc)) {
17972         return (FLR_POLL_CNT * 120);
17973     }
17974
17975     return (FLR_POLL_CNT);
17976 }
17977
17978 static int
17979 bxe_poll_hw_usage_counters(struct bxe_softc *sc,
17980                            uint32_t         poll_cnt)
17981 {
17982     /* wait for CFC PF usage-counter to zero (includes all the VFs) */
17983     if (bxe_flr_clnup_poll_hw_counter(sc,
17984                                       CFC_REG_NUM_LCIDS_INSIDE_PF,
17985                                       "CFC PF usage counter timed out",
17986                                       poll_cnt)) {
17987         return (1);
17988     }
17989
17990     /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
17991     if (bxe_flr_clnup_poll_hw_counter(sc,
17992                                       DORQ_REG_PF_USAGE_CNT,
17993                                       "DQ PF usage counter timed out",
17994                                       poll_cnt)) {
17995         return (1);
17996     }
17997
17998     /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
17999     if (bxe_flr_clnup_poll_hw_counter(sc,
18000                                       QM_REG_PF_USG_CNT_0 + 4*SC_FUNC(sc),
18001                                       "QM PF usage counter timed out",
18002                                       poll_cnt)) {
18003         return (1);
18004     }
18005
18006     /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
18007     if (bxe_flr_clnup_poll_hw_counter(sc,
18008                                       TM_REG_LIN0_VNIC_UC + 4*SC_PORT(sc),
18009                                       "Timers VNIC usage counter timed out",
18010                                       poll_cnt)) {
18011         return (1);
18012     }
18013
18014     if (bxe_flr_clnup_poll_hw_counter(sc,
18015                                       TM_REG_LIN0_NUM_SCANS + 4*SC_PORT(sc),
18016                                       "Timers NUM_SCANS usage counter timed out",
18017                                       poll_cnt)) {
18018         return (1);
18019     }
18020
18021     /* Wait DMAE PF usage counter to zero */
18022     if (bxe_flr_clnup_poll_hw_counter(sc,
18023                                       dmae_reg_go_c[INIT_DMAE_C(sc)],
18024                                       "DMAE dommand register timed out",
18025                                       poll_cnt)) {
18026         return (1);
18027     }
18028
18029     return (0);
18030 }
18031
18032 #define OP_GEN_PARAM(param)                                            \
18033     (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
18034 #define OP_GEN_TYPE(type)                                           \
18035     (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
18036 #define OP_GEN_AGG_VECT(index)                                             \
18037     (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
18038
18039 static int
18040 bxe_send_final_clnup(struct bxe_softc *sc,
18041                      uint8_t          clnup_func,
18042                      uint32_t         poll_cnt)
18043 {
18044     uint32_t op_gen_command = 0;
18045     uint32_t comp_addr = (BAR_CSTRORM_INTMEM +
18046                           CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func));
18047     int ret = 0;
18048
18049     if (REG_RD(sc, comp_addr)) {
18050         BLOGE(sc, "Cleanup complete was not 0 before sending\n");
18051         return (1);
18052     }
18053
18054     op_gen_command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
18055     op_gen_command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
18056     op_gen_command |= OP_GEN_AGG_VECT(clnup_func);
18057     op_gen_command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
18058
18059     BLOGD(sc, DBG_LOAD, "sending FW Final cleanup\n");
18060     REG_WR(sc, XSDM_REG_OPERATION_GEN, op_gen_command);
18061
18062     if (bxe_flr_clnup_reg_poll(sc, comp_addr, 1, poll_cnt) != 1) {
18063         BLOGE(sc, "FW final cleanup did not succeed\n");
18064         BLOGD(sc, DBG_LOAD, "At timeout completion address contained %x\n",
18065               (REG_RD(sc, comp_addr)));
18066         bxe_panic(sc, ("FLR cleanup failed\n"));
18067         return (1);
18068     }
18069
18070     /* Zero completion for nxt FLR */
18071     REG_WR(sc, comp_addr, 0);
18072
18073     return (ret);
18074 }
18075
18076 static void
18077 bxe_pbf_pN_buf_flushed(struct bxe_softc       *sc,
18078                        struct pbf_pN_buf_regs *regs,
18079                        uint32_t               poll_count)
18080 {
18081     uint32_t init_crd, crd, crd_start, crd_freed, crd_freed_start;
18082     uint32_t cur_cnt = poll_count;
18083
18084     crd_freed = crd_freed_start = REG_RD(sc, regs->crd_freed);
18085     crd = crd_start = REG_RD(sc, regs->crd);
18086     init_crd = REG_RD(sc, regs->init_crd);
18087
18088     BLOGD(sc, DBG_LOAD, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
18089     BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
18090     BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
18091
18092     while ((crd != init_crd) &&
18093            ((uint32_t)((int32_t)crd_freed - (int32_t)crd_freed_start) <
18094             (init_crd - crd_start))) {
18095         if (cur_cnt--) {
18096             DELAY(FLR_WAIT_INTERVAL);
18097             crd = REG_RD(sc, regs->crd);
18098             crd_freed = REG_RD(sc, regs->crd_freed);
18099         } else {
18100             BLOGD(sc, DBG_LOAD, "PBF tx buffer[%d] timed out\n", regs->pN);
18101             BLOGD(sc, DBG_LOAD, "CREDIT[%d]      : c:%x\n", regs->pN, crd);
18102             BLOGD(sc, DBG_LOAD, "CREDIT_FREED[%d]: c:%x\n", regs->pN, crd_freed);
18103             break;
18104         }
18105     }
18106
18107     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF tx buffer[%d]\n",
18108           poll_count-cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18109 }
18110
18111 static void
18112 bxe_pbf_pN_cmd_flushed(struct bxe_softc       *sc,
18113                        struct pbf_pN_cmd_regs *regs,
18114                        uint32_t               poll_count)
18115 {
18116     uint32_t occup, to_free, freed, freed_start;
18117     uint32_t cur_cnt = poll_count;
18118
18119     occup = to_free = REG_RD(sc, regs->lines_occup);
18120     freed = freed_start = REG_RD(sc, regs->lines_freed);
18121
18122     BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18123     BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18124
18125     while (occup &&
18126            ((uint32_t)((int32_t)freed - (int32_t)freed_start) < to_free)) {
18127         if (cur_cnt--) {
18128             DELAY(FLR_WAIT_INTERVAL);
18129             occup = REG_RD(sc, regs->lines_occup);
18130             freed = REG_RD(sc, regs->lines_freed);
18131         } else {
18132             BLOGD(sc, DBG_LOAD, "PBF cmd queue[%d] timed out\n", regs->pN);
18133             BLOGD(sc, DBG_LOAD, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
18134             BLOGD(sc, DBG_LOAD, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
18135             break;
18136         }
18137     }
18138
18139     BLOGD(sc, DBG_LOAD, "Waited %d*%d usec for PBF cmd queue[%d]\n",
18140           poll_count - cur_cnt, FLR_WAIT_INTERVAL, regs->pN);
18141 }
18142
18143 static void
18144 bxe_tx_hw_flushed(struct bxe_softc *sc, uint32_t poll_count)
18145 {
18146     struct pbf_pN_cmd_regs cmd_regs[] = {
18147         {0, (CHIP_IS_E3B0(sc)) ?
18148             PBF_REG_TQ_OCCUPANCY_Q0 :
18149             PBF_REG_P0_TQ_OCCUPANCY,
18150             (CHIP_IS_E3B0(sc)) ?
18151             PBF_REG_TQ_LINES_FREED_CNT_Q0 :
18152             PBF_REG_P0_TQ_LINES_FREED_CNT},
18153         {1, (CHIP_IS_E3B0(sc)) ?
18154             PBF_REG_TQ_OCCUPANCY_Q1 :
18155             PBF_REG_P1_TQ_OCCUPANCY,
18156             (CHIP_IS_E3B0(sc)) ?
18157             PBF_REG_TQ_LINES_FREED_CNT_Q1 :
18158             PBF_REG_P1_TQ_LINES_FREED_CNT},
18159         {4, (CHIP_IS_E3B0(sc)) ?
18160             PBF_REG_TQ_OCCUPANCY_LB_Q :
18161             PBF_REG_P4_TQ_OCCUPANCY,
18162             (CHIP_IS_E3B0(sc)) ?
18163             PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
18164             PBF_REG_P4_TQ_LINES_FREED_CNT}
18165     };
18166
18167     struct pbf_pN_buf_regs buf_regs[] = {
18168         {0, (CHIP_IS_E3B0(sc)) ?
18169             PBF_REG_INIT_CRD_Q0 :
18170             PBF_REG_P0_INIT_CRD ,
18171             (CHIP_IS_E3B0(sc)) ?
18172             PBF_REG_CREDIT_Q0 :
18173             PBF_REG_P0_CREDIT,
18174             (CHIP_IS_E3B0(sc)) ?
18175             PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
18176             PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
18177         {1, (CHIP_IS_E3B0(sc)) ?
18178             PBF_REG_INIT_CRD_Q1 :
18179             PBF_REG_P1_INIT_CRD,
18180             (CHIP_IS_E3B0(sc)) ?
18181             PBF_REG_CREDIT_Q1 :
18182             PBF_REG_P1_CREDIT,
18183             (CHIP_IS_E3B0(sc)) ?
18184             PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
18185             PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
18186         {4, (CHIP_IS_E3B0(sc)) ?
18187             PBF_REG_INIT_CRD_LB_Q :
18188             PBF_REG_P4_INIT_CRD,
18189             (CHIP_IS_E3B0(sc)) ?
18190             PBF_REG_CREDIT_LB_Q :
18191             PBF_REG_P4_CREDIT,
18192             (CHIP_IS_E3B0(sc)) ?
18193             PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
18194             PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
18195     };
18196
18197     int i;
18198
18199     /* Verify the command queues are flushed P0, P1, P4 */
18200     for (i = 0; i < ARRAY_SIZE(cmd_regs); i++) {
18201         bxe_pbf_pN_cmd_flushed(sc, &cmd_regs[i], poll_count);
18202     }
18203
18204     /* Verify the transmission buffers are flushed P0, P1, P4 */
18205     for (i = 0; i < ARRAY_SIZE(buf_regs); i++) {
18206         bxe_pbf_pN_buf_flushed(sc, &buf_regs[i], poll_count);
18207     }
18208 }
18209
18210 static void
18211 bxe_hw_enable_status(struct bxe_softc *sc)
18212 {
18213     uint32_t val;
18214
18215     val = REG_RD(sc, CFC_REG_WEAK_ENABLE_PF);
18216     BLOGD(sc, DBG_LOAD, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
18217
18218     val = REG_RD(sc, PBF_REG_DISABLE_PF);
18219     BLOGD(sc, DBG_LOAD, "PBF_REG_DISABLE_PF is 0x%x\n", val);
18220
18221     val = REG_RD(sc, IGU_REG_PCI_PF_MSI_EN);
18222     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
18223
18224     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_EN);
18225     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
18226
18227     val = REG_RD(sc, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
18228     BLOGD(sc, DBG_LOAD, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
18229
18230     val = REG_RD(sc, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
18231     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
18232
18233     val = REG_RD(sc, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
18234     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
18235
18236     val = REG_RD(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
18237     BLOGD(sc, DBG_LOAD, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n", val);
18238 }
18239
18240 static int
18241 bxe_pf_flr_clnup(struct bxe_softc *sc)
18242 {
18243     uint32_t poll_cnt = bxe_flr_clnup_poll_count(sc);
18244
18245     BLOGD(sc, DBG_LOAD, "Cleanup after FLR PF[%d]\n", SC_ABS_FUNC(sc));
18246
18247     /* Re-enable PF target read access */
18248     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
18249
18250     /* Poll HW usage counters */
18251     BLOGD(sc, DBG_LOAD, "Polling usage counters\n");
18252     if (bxe_poll_hw_usage_counters(sc, poll_cnt)) {
18253         return (-1);
18254     }
18255
18256     /* Zero the igu 'trailing edge' and 'leading edge' */
18257
18258     /* Send the FW cleanup command */
18259     if (bxe_send_final_clnup(sc, (uint8_t)SC_FUNC(sc), poll_cnt)) {
18260         return (-1);
18261     }
18262
18263     /* ATC cleanup */
18264
18265     /* Verify TX hw is flushed */
18266     bxe_tx_hw_flushed(sc, poll_cnt);
18267
18268     /* Wait 100ms (not adjusted according to platform) */
18269     DELAY(100000);
18270
18271     /* Verify no pending pci transactions */
18272     if (bxe_is_pcie_pending(sc)) {
18273         BLOGE(sc, "PCIE Transactions still pending\n");
18274     }
18275
18276     /* Debug */
18277     bxe_hw_enable_status(sc);
18278
18279     /*
18280      * Master enable - Due to WB DMAE writes performed before this
18281      * register is re-initialized as part of the regular function init
18282      */
18283     REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18284
18285     return (0);
18286 }
18287
18288 #if 0
18289 static void
18290 bxe_init_searcher(struct bxe_softc *sc)
18291 {
18292     int port = SC_PORT(sc);
18293     ecore_src_init_t2(sc, sc->t2, sc->t2_mapping, SRC_CONN_NUM);
18294     /* T1 hash bits value determines the T1 number of entries */
18295     REG_WR(sc, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
18296 }
18297 #endif
18298
18299 static int
18300 bxe_init_hw_func(struct bxe_softc *sc)
18301 {
18302     int port = SC_PORT(sc);
18303     int func = SC_FUNC(sc);
18304     int init_phase = PHASE_PF0 + func;
18305     struct ecore_ilt *ilt = sc->ilt;
18306     uint16_t cdu_ilt_start;
18307     uint32_t addr, val;
18308     uint32_t main_mem_base, main_mem_size, main_mem_prty_clr;
18309     int i, main_mem_width, rc;
18310
18311     BLOGD(sc, DBG_LOAD, "starting func init for func %d\n", func);
18312
18313     /* FLR cleanup */
18314     if (!CHIP_IS_E1x(sc)) {
18315         rc = bxe_pf_flr_clnup(sc);
18316         if (rc) {
18317             BLOGE(sc, "FLR cleanup failed!\n");
18318             // XXX bxe_fw_dump(sc);
18319             // XXX bxe_idle_chk(sc);
18320             return (rc);
18321         }
18322     }
18323
18324     /* set MSI reconfigure capability */
18325     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18326         addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
18327         val = REG_RD(sc, addr);
18328         val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
18329         REG_WR(sc, addr, val);
18330     }
18331
18332     ecore_init_block(sc, BLOCK_PXP, init_phase);
18333     ecore_init_block(sc, BLOCK_PXP2, init_phase);
18334
18335     ilt = sc->ilt;
18336     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18337
18338 #if 0
18339     if (IS_SRIOV(sc)) {
18340         cdu_ilt_start += BXE_FIRST_VF_CID/ILT_PAGE_CIDS;
18341     }
18342     cdu_ilt_start = bxe_iov_init_ilt(sc, cdu_ilt_start);
18343
18344 #if (BXE_FIRST_VF_CID > 0)
18345     /*
18346      * If BXE_FIRST_VF_CID > 0 then the PF L2 cids precedes
18347      * those of the VFs, so start line should be reset
18348      */
18349     cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
18350 #endif
18351 #endif
18352
18353     for (i = 0; i < L2_ILT_LINES(sc); i++) {
18354         ilt->lines[cdu_ilt_start + i].page = sc->context[i].vcxt;
18355         ilt->lines[cdu_ilt_start + i].page_mapping =
18356             sc->context[i].vcxt_dma.paddr;
18357         ilt->lines[cdu_ilt_start + i].size = sc->context[i].size;
18358     }
18359     ecore_ilt_init_op(sc, INITOP_SET);
18360
18361 #if 0
18362     if (!CONFIGURE_NIC_MODE(sc)) {
18363         bxe_init_searcher(sc);
18364         REG_WR(sc, PRS_REG_NIC_MODE, 0);
18365         BLOGD(sc, DBG_LOAD, "NIC MODE disabled\n");
18366     } else
18367 #endif
18368     {
18369         /* Set NIC mode */
18370         REG_WR(sc, PRS_REG_NIC_MODE, 1);
18371         BLOGD(sc, DBG_LOAD, "NIC MODE configured\n");
18372     }
18373
18374     if (!CHIP_IS_E1x(sc)) {
18375         uint32_t pf_conf = IGU_PF_CONF_FUNC_EN;
18376
18377         /* Turn on a single ISR mode in IGU if driver is going to use
18378          * INT#x or MSI
18379          */
18380         if (sc->interrupt_mode != INTR_MODE_MSIX) {
18381             pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
18382         }
18383
18384         /*
18385          * Timers workaround bug: function init part.
18386          * Need to wait 20msec after initializing ILT,
18387          * needed to make sure there are no requests in
18388          * one of the PXP internal queues with "old" ILT addresses
18389          */
18390         DELAY(20000);
18391
18392         /*
18393          * Master enable - Due to WB DMAE writes performed before this
18394          * register is re-initialized as part of the regular function
18395          * init
18396          */
18397         REG_WR(sc, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
18398         /* Enable the function in IGU */
18399         REG_WR(sc, IGU_REG_PF_CONFIGURATION, pf_conf);
18400     }
18401
18402     sc->dmae_ready = 1;
18403
18404     ecore_init_block(sc, BLOCK_PGLUE_B, init_phase);
18405
18406     if (!CHIP_IS_E1x(sc))
18407         REG_WR(sc, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
18408
18409     ecore_init_block(sc, BLOCK_ATC, init_phase);
18410     ecore_init_block(sc, BLOCK_DMAE, init_phase);
18411     ecore_init_block(sc, BLOCK_NIG, init_phase);
18412     ecore_init_block(sc, BLOCK_SRC, init_phase);
18413     ecore_init_block(sc, BLOCK_MISC, init_phase);
18414     ecore_init_block(sc, BLOCK_TCM, init_phase);
18415     ecore_init_block(sc, BLOCK_UCM, init_phase);
18416     ecore_init_block(sc, BLOCK_CCM, init_phase);
18417     ecore_init_block(sc, BLOCK_XCM, init_phase);
18418     ecore_init_block(sc, BLOCK_TSEM, init_phase);
18419     ecore_init_block(sc, BLOCK_USEM, init_phase);
18420     ecore_init_block(sc, BLOCK_CSEM, init_phase);
18421     ecore_init_block(sc, BLOCK_XSEM, init_phase);
18422
18423     if (!CHIP_IS_E1x(sc))
18424         REG_WR(sc, QM_REG_PF_EN, 1);
18425
18426     if (!CHIP_IS_E1x(sc)) {
18427         REG_WR(sc, TSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18428         REG_WR(sc, USEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18429         REG_WR(sc, CSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18430         REG_WR(sc, XSEM_REG_VFPF_ERR_NUM, BXE_MAX_NUM_OF_VFS + func);
18431     }
18432     ecore_init_block(sc, BLOCK_QM, init_phase);
18433
18434     ecore_init_block(sc, BLOCK_TM, init_phase);
18435     ecore_init_block(sc, BLOCK_DORQ, init_phase);
18436
18437     bxe_iov_init_dq(sc);
18438
18439     ecore_init_block(sc, BLOCK_BRB1, init_phase);
18440     ecore_init_block(sc, BLOCK_PRS, init_phase);
18441     ecore_init_block(sc, BLOCK_TSDM, init_phase);
18442     ecore_init_block(sc, BLOCK_CSDM, init_phase);
18443     ecore_init_block(sc, BLOCK_USDM, init_phase);
18444     ecore_init_block(sc, BLOCK_XSDM, init_phase);
18445     ecore_init_block(sc, BLOCK_UPB, init_phase);
18446     ecore_init_block(sc, BLOCK_XPB, init_phase);
18447     ecore_init_block(sc, BLOCK_PBF, init_phase);
18448     if (!CHIP_IS_E1x(sc))
18449         REG_WR(sc, PBF_REG_DISABLE_PF, 0);
18450
18451     ecore_init_block(sc, BLOCK_CDU, init_phase);
18452
18453     ecore_init_block(sc, BLOCK_CFC, init_phase);
18454
18455     if (!CHIP_IS_E1x(sc))
18456         REG_WR(sc, CFC_REG_WEAK_ENABLE_PF, 1);
18457
18458     if (IS_MF(sc)) {
18459         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 1);
18460         REG_WR(sc, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, OVLAN(sc));
18461     }
18462
18463     ecore_init_block(sc, BLOCK_MISC_AEU, init_phase);
18464
18465     /* HC init per function */
18466     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18467         if (CHIP_IS_E1H(sc)) {
18468             REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18469
18470             REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18471             REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18472         }
18473         ecore_init_block(sc, BLOCK_HC, init_phase);
18474
18475     } else {
18476         int num_segs, sb_idx, prod_offset;
18477
18478         REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
18479
18480         if (!CHIP_IS_E1x(sc)) {
18481             REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18482             REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18483         }
18484
18485         ecore_init_block(sc, BLOCK_IGU, init_phase);
18486
18487         if (!CHIP_IS_E1x(sc)) {
18488             int dsb_idx = 0;
18489             /**
18490              * Producer memory:
18491              * E2 mode: address 0-135 match to the mapping memory;
18492              * 136 - PF0 default prod; 137 - PF1 default prod;
18493              * 138 - PF2 default prod; 139 - PF3 default prod;
18494              * 140 - PF0 attn prod;    141 - PF1 attn prod;
18495              * 142 - PF2 attn prod;    143 - PF3 attn prod;
18496              * 144-147 reserved.
18497              *
18498              * E1.5 mode - In backward compatible mode;
18499              * for non default SB; each even line in the memory
18500              * holds the U producer and each odd line hold
18501              * the C producer. The first 128 producers are for
18502              * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
18503              * producers are for the DSB for each PF.
18504              * Each PF has five segments: (the order inside each
18505              * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
18506              * 132-135 C prods; 136-139 X prods; 140-143 T prods;
18507              * 144-147 attn prods;
18508              */
18509             /* non-default-status-blocks */
18510             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18511                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
18512             for (sb_idx = 0; sb_idx < sc->igu_sb_cnt; sb_idx++) {
18513                 prod_offset = (sc->igu_base_sb + sb_idx) *
18514                     num_segs;
18515
18516                 for (i = 0; i < num_segs; i++) {
18517                     addr = IGU_REG_PROD_CONS_MEMORY +
18518                             (prod_offset + i) * 4;
18519                     REG_WR(sc, addr, 0);
18520                 }
18521                 /* send consumer update with value 0 */
18522                 bxe_ack_sb(sc, sc->igu_base_sb + sb_idx,
18523                            USTORM_ID, 0, IGU_INT_NOP, 1);
18524                 bxe_igu_clear_sb(sc, sc->igu_base_sb + sb_idx);
18525             }
18526
18527             /* default-status-blocks */
18528             num_segs = CHIP_INT_MODE_IS_BC(sc) ?
18529                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
18530
18531             if (CHIP_IS_MODE_4_PORT(sc))
18532                 dsb_idx = SC_FUNC(sc);
18533             else
18534                 dsb_idx = SC_VN(sc);
18535
18536             prod_offset = (CHIP_INT_MODE_IS_BC(sc) ?
18537                        IGU_BC_BASE_DSB_PROD + dsb_idx :
18538                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
18539
18540             /*
18541              * igu prods come in chunks of E1HVN_MAX (4) -
18542              * does not matters what is the current chip mode
18543              */
18544             for (i = 0; i < (num_segs * E1HVN_MAX);
18545                  i += E1HVN_MAX) {
18546                 addr = IGU_REG_PROD_CONS_MEMORY +
18547                             (prod_offset + i)*4;
18548                 REG_WR(sc, addr, 0);
18549             }
18550             /* send consumer update with 0 */
18551             if (CHIP_INT_MODE_IS_BC(sc)) {
18552                 bxe_ack_sb(sc, sc->igu_dsb_id,
18553                            USTORM_ID, 0, IGU_INT_NOP, 1);
18554                 bxe_ack_sb(sc, sc->igu_dsb_id,
18555                            CSTORM_ID, 0, IGU_INT_NOP, 1);
18556                 bxe_ack_sb(sc, sc->igu_dsb_id,
18557                            XSTORM_ID, 0, IGU_INT_NOP, 1);
18558                 bxe_ack_sb(sc, sc->igu_dsb_id,
18559                            TSTORM_ID, 0, IGU_INT_NOP, 1);
18560                 bxe_ack_sb(sc, sc->igu_dsb_id,
18561                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18562             } else {
18563                 bxe_ack_sb(sc, sc->igu_dsb_id,
18564                            USTORM_ID, 0, IGU_INT_NOP, 1);
18565                 bxe_ack_sb(sc, sc->igu_dsb_id,
18566                            ATTENTION_ID, 0, IGU_INT_NOP, 1);
18567             }
18568             bxe_igu_clear_sb(sc, sc->igu_dsb_id);
18569
18570             /* !!! these should become driver const once
18571                rf-tool supports split-68 const */
18572             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
18573             REG_WR(sc, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
18574             REG_WR(sc, IGU_REG_SB_MASK_LSB, 0);
18575             REG_WR(sc, IGU_REG_SB_MASK_MSB, 0);
18576             REG_WR(sc, IGU_REG_PBA_STATUS_LSB, 0);
18577             REG_WR(sc, IGU_REG_PBA_STATUS_MSB, 0);
18578         }
18579     }
18580
18581     /* Reset PCIE errors for debug */
18582     REG_WR(sc, 0x2114, 0xffffffff);
18583     REG_WR(sc, 0x2120, 0xffffffff);
18584
18585     if (CHIP_IS_E1x(sc)) {
18586         main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
18587         main_mem_base = HC_REG_MAIN_MEMORY +
18588                 SC_PORT(sc) * (main_mem_size * 4);
18589         main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
18590         main_mem_width = 8;
18591
18592         val = REG_RD(sc, main_mem_prty_clr);
18593         if (val) {
18594             BLOGD(sc, DBG_LOAD,
18595                   "Parity errors in HC block during function init (0x%x)!\n",
18596                   val);
18597         }
18598
18599         /* Clear "false" parity errors in MSI-X table */
18600         for (i = main_mem_base;
18601              i < main_mem_base + main_mem_size * 4;
18602              i += main_mem_width) {
18603             bxe_read_dmae(sc, i, main_mem_width / 4);
18604             bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data),
18605                            i, main_mem_width / 4);
18606         }
18607         /* Clear HC parity attention */
18608         REG_RD(sc, main_mem_prty_clr);
18609     }
18610
18611 #if 1
18612     /* Enable STORMs SP logging */
18613     REG_WR8(sc, BAR_USTRORM_INTMEM +
18614            USTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18615     REG_WR8(sc, BAR_TSTRORM_INTMEM +
18616            TSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18617     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18618            CSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18619     REG_WR8(sc, BAR_XSTRORM_INTMEM +
18620            XSTORM_RECORD_SLOW_PATH_OFFSET(SC_FUNC(sc)), 1);
18621 #endif
18622
18623     elink_phy_probe(&sc->link_params);
18624
18625     return (0);
18626 }
18627
18628 static void
18629 bxe_link_reset(struct bxe_softc *sc)
18630 {
18631     if (!BXE_NOMCP(sc)) {
18632         BXE_PHY_LOCK(sc);
18633         elink_lfa_reset(&sc->link_params, &sc->link_vars);
18634         BXE_PHY_UNLOCK(sc);
18635     } else {
18636         if (!CHIP_REV_IS_SLOW(sc)) {
18637             BLOGW(sc, "Bootcode is missing - cannot reset link\n");
18638         }
18639     }
18640 }
18641
18642 static void
18643 bxe_reset_port(struct bxe_softc *sc)
18644 {
18645     int port = SC_PORT(sc);
18646     uint32_t val;
18647
18648     /* reset physical Link */
18649     bxe_link_reset(sc);
18650
18651     REG_WR(sc, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
18652
18653     /* Do not rcv packets to BRB */
18654     REG_WR(sc, NIG_REG_LLH0_BRB1_DRV_MASK + port*4, 0x0);
18655     /* Do not direct rcv packets that are not for MCP to the BRB */
18656     REG_WR(sc, (port ? NIG_REG_LLH1_BRB1_NOT_MCP :
18657                NIG_REG_LLH0_BRB1_NOT_MCP), 0x0);
18658
18659     /* Configure AEU */
18660     REG_WR(sc, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, 0);
18661
18662     DELAY(100000);
18663
18664     /* Check for BRB port occupancy */
18665     val = REG_RD(sc, BRB1_REG_PORT_NUM_OCC_BLOCKS_0 + port*4);
18666     if (val) {
18667         BLOGD(sc, DBG_LOAD,
18668               "BRB1 is not empty, %d blocks are occupied\n", val);
18669     }
18670
18671     /* TODO: Close Doorbell port? */
18672 }
18673
18674 static void
18675 bxe_ilt_wr(struct bxe_softc *sc,
18676            uint32_t         index,
18677            bus_addr_t       addr)
18678 {
18679     int reg;
18680     uint32_t wb_write[2];
18681
18682     if (CHIP_IS_E1(sc)) {
18683         reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
18684     } else {
18685         reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
18686     }
18687
18688     wb_write[0] = ONCHIP_ADDR1(addr);
18689     wb_write[1] = ONCHIP_ADDR2(addr);
18690     REG_WR_DMAE(sc, reg, wb_write, 2);
18691 }
18692
18693 static void
18694 bxe_clear_func_ilt(struct bxe_softc *sc,
18695                    uint32_t         func)
18696 {
18697     uint32_t i, base = FUNC_ILT_BASE(func);
18698     for (i = base; i < base + ILT_PER_FUNC; i++) {
18699         bxe_ilt_wr(sc, i, 0);
18700     }
18701 }
18702
18703 static void
18704 bxe_reset_func(struct bxe_softc *sc)
18705 {
18706     struct bxe_fastpath *fp;
18707     int port = SC_PORT(sc);
18708     int func = SC_FUNC(sc);
18709     int i;
18710
18711     /* Disable the function in the FW */
18712     REG_WR8(sc, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(func), 0);
18713     REG_WR8(sc, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(func), 0);
18714     REG_WR8(sc, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(func), 0);
18715     REG_WR8(sc, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(func), 0);
18716
18717     /* FP SBs */
18718     FOR_EACH_ETH_QUEUE(sc, i) {
18719         fp = &sc->fp[i];
18720         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18721                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(fp->fw_sb_id),
18722                 SB_DISABLED);
18723     }
18724
18725 #if 0
18726     if (CNIC_LOADED(sc)) {
18727         /* CNIC SB */
18728         REG_WR8(sc, BAR_CSTRORM_INTMEM +
18729                 CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET
18730                 (bxe_cnic_fw_sb_id(sc)), SB_DISABLED);
18731     }
18732 #endif
18733
18734     /* SP SB */
18735     REG_WR8(sc, BAR_CSTRORM_INTMEM +
18736             CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(func),
18737             SB_DISABLED);
18738
18739     for (i = 0; i < XSTORM_SPQ_DATA_SIZE / 4; i++) {
18740         REG_WR(sc, BAR_XSTRORM_INTMEM + XSTORM_SPQ_DATA_OFFSET(func), 0);
18741     }
18742
18743     /* Configure IGU */
18744     if (sc->devinfo.int_block == INT_BLOCK_HC) {
18745         REG_WR(sc, HC_REG_LEADING_EDGE_0 + port*8, 0);
18746         REG_WR(sc, HC_REG_TRAILING_EDGE_0 + port*8, 0);
18747     } else {
18748         REG_WR(sc, IGU_REG_LEADING_EDGE_LATCH, 0);
18749         REG_WR(sc, IGU_REG_TRAILING_EDGE_LATCH, 0);
18750     }
18751
18752     if (CNIC_LOADED(sc)) {
18753         /* Disable Timer scan */
18754         REG_WR(sc, TM_REG_EN_LINEAR0_TIMER + port*4, 0);
18755         /*
18756          * Wait for at least 10ms and up to 2 second for the timers
18757          * scan to complete
18758          */
18759         for (i = 0; i < 200; i++) {
18760             DELAY(10000);
18761             if (!REG_RD(sc, TM_REG_LIN0_SCAN_ON + port*4))
18762                 break;
18763         }
18764     }
18765
18766     /* Clear ILT */
18767     bxe_clear_func_ilt(sc, func);
18768
18769     /*
18770      * Timers workaround bug for E2: if this is vnic-3,
18771      * we need to set the entire ilt range for this timers.
18772      */
18773     if (!CHIP_IS_E1x(sc) && SC_VN(sc) == 3) {
18774         struct ilt_client_info ilt_cli;
18775         /* use dummy TM client */
18776         memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
18777         ilt_cli.start = 0;
18778         ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
18779         ilt_cli.client_num = ILT_CLIENT_TM;
18780
18781         ecore_ilt_boundry_init_op(sc, &ilt_cli, 0, INITOP_CLEAR);
18782     }
18783
18784     /* this assumes that reset_port() called before reset_func()*/
18785     if (!CHIP_IS_E1x(sc)) {
18786         bxe_pf_disable(sc);
18787     }
18788
18789     sc->dmae_ready = 0;
18790 }
18791
18792 static int
18793 bxe_gunzip_init(struct bxe_softc *sc)
18794 {
18795     return (0);
18796 }
18797
18798 static void
18799 bxe_gunzip_end(struct bxe_softc *sc)
18800 {
18801     return;
18802 }
18803
18804 static int
18805 bxe_init_firmware(struct bxe_softc *sc)
18806 {
18807     if (CHIP_IS_E1(sc)) {
18808         ecore_init_e1_firmware(sc);
18809         sc->iro_array = e1_iro_arr;
18810     } else if (CHIP_IS_E1H(sc)) {
18811         ecore_init_e1h_firmware(sc);
18812         sc->iro_array = e1h_iro_arr;
18813     } else if (!CHIP_IS_E1x(sc)) {
18814         ecore_init_e2_firmware(sc);
18815         sc->iro_array = e2_iro_arr;
18816     } else {
18817         BLOGE(sc, "Unsupported chip revision\n");
18818         return (-1);
18819     }
18820
18821     return (0);
18822 }
18823
18824 static void
18825 bxe_release_firmware(struct bxe_softc *sc)
18826 {
18827     /* Do nothing */
18828     return;
18829 }
18830
18831 static int
18832 ecore_gunzip(struct bxe_softc *sc,
18833              const uint8_t    *zbuf,
18834              int              len)
18835 {
18836     /* XXX : Implement... */
18837     BLOGD(sc, DBG_LOAD, "ECORE_GUNZIP NOT IMPLEMENTED\n");
18838     return (FALSE);
18839 }
18840
18841 static void
18842 ecore_reg_wr_ind(struct bxe_softc *sc,
18843                  uint32_t         addr,
18844                  uint32_t         val)
18845 {
18846     bxe_reg_wr_ind(sc, addr, val);
18847 }
18848
18849 static void
18850 ecore_write_dmae_phys_len(struct bxe_softc *sc,
18851                           bus_addr_t       phys_addr,
18852                           uint32_t         addr,
18853                           uint32_t         len)
18854 {
18855     bxe_write_dmae_phys_len(sc, phys_addr, addr, len);
18856 }
18857
18858 void
18859 ecore_storm_memset_struct(struct bxe_softc *sc,
18860                           uint32_t         addr,
18861                           size_t           size,
18862                           uint32_t         *data)
18863 {
18864     uint8_t i;
18865     for (i = 0; i < size/4; i++) {
18866         REG_WR(sc, addr + (i * 4), data[i]);
18867     }
18868 }
18869