contrib/llvm-project/llvm/lib/Target/AArch64/AArch64SchedThunderX.td

   1 //==- AArch64SchedThunderX.td - Cavium ThunderX T8X Scheduling Definitions -*- tablegen -*-=//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file defines the itinerary class data for the ARM ThunderX T8X
  10 // (T88, T81, T83) processors.
  11 // Loosely based on Cortex-A53 which is somewhat similar.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 // ===---------------------------------------------------------------------===//
  16 // The following definitions describe the simpler per-operand machine model.
  17 // This works with MachineScheduler. See llvm/MC/MCSchedule.h for details.
  18
  19 // Cavium ThunderX T8X scheduling machine model.
  20 def ThunderXT8XModel : SchedMachineModel {
  21   let IssueWidth = 2;         // 2 micro-ops dispatched per cycle.
  22   let MicroOpBufferSize = 0;  // ThunderX T88/T81/T83 are in-order.
  23   let LoadLatency = 3;        // Optimistic load latency.
  24   let MispredictPenalty = 8;  // Branch mispredict penalty.
  25   let PostRAScheduler = 1;    // Use PostRA scheduler.
  26   let CompleteModel = 1;
  27
  28   list<Predicate> UnsupportedFeatures = SVEUnsupported.F;
  29
  30   // FIXME: Remove when all errors have been fixed.
  31   let FullInstRWOverlapCheck = 0;
  32 }
  33
  34 // Modeling each pipeline with BufferSize == 0 since T8X is in-order.
  35 def THXT8XUnitALU    : ProcResource<2> { let BufferSize = 0; } // Int ALU
  36 def THXT8XUnitMAC    : ProcResource<1> { let BufferSize = 0; } // Int MAC
  37 def THXT8XUnitDiv    : ProcResource<1> { let BufferSize = 0; } // Int Division
  38 def THXT8XUnitLdSt   : ProcResource<1> { let BufferSize = 0; } // Load/Store
  39 def THXT8XUnitBr     : ProcResource<1> { let BufferSize = 0; } // Branch
  40 def THXT8XUnitFPALU  : ProcResource<1> { let BufferSize = 0; } // FP ALU
  41 def THXT8XUnitFPMDS  : ProcResource<1> { let BufferSize = 0; } // FP Mul/Div/Sqrt
  42
  43 //===----------------------------------------------------------------------===//
  44 // Subtarget-specific SchedWrite types mapping the ProcResources and
  45 // latencies.
  46
  47 let SchedModel = ThunderXT8XModel in {
  48
  49 // ALU
  50 def : WriteRes<WriteImm, [THXT8XUnitALU]> { let Latency = 1; }
  51 def : WriteRes<WriteI, [THXT8XUnitALU]> { let Latency = 1; }
  52 def : WriteRes<WriteISReg, [THXT8XUnitALU]> { let Latency = 2; }
  53 def : WriteRes<WriteIEReg, [THXT8XUnitALU]> { let Latency = 2; }
  54 def : WriteRes<WriteIS, [THXT8XUnitALU]> { let Latency = 2; }
  55 def : WriteRes<WriteExtr, [THXT8XUnitALU]> { let Latency = 2; }
  56
  57 // MAC
  58 def : WriteRes<WriteIM32, [THXT8XUnitMAC]> {
  59   let Latency = 4;
  60   let ResourceCycles = [1];
  61 }
  62
  63 def : WriteRes<WriteIM64, [THXT8XUnitMAC]> {
  64   let Latency = 4;
  65   let ResourceCycles = [1];
  66 }
  67
  68 // Div
  69 def : WriteRes<WriteID32, [THXT8XUnitDiv]> {
  70   let Latency = 12;
  71   let ResourceCycles = [6];
  72 }
  73
  74 def : WriteRes<WriteID64, [THXT8XUnitDiv]> {
  75   let Latency = 14;
  76   let ResourceCycles = [8];
  77 }
  78
  79 // Load
  80 def : WriteRes<WriteLD, [THXT8XUnitLdSt]> { let Latency = 3; }
  81 def : WriteRes<WriteLDIdx, [THXT8XUnitLdSt]> { let Latency = 3; }
  82 def : WriteRes<WriteLDHi, [THXT8XUnitLdSt]> { let Latency = 3; }
  83
  84 // Vector Load
  85 def : WriteRes<WriteVLD, [THXT8XUnitLdSt]> {
  86   let Latency = 8;
  87   let ResourceCycles = [3];
  88 }
  89
  90 def THXT8XWriteVLD1 : SchedWriteRes<[THXT8XUnitLdSt]> {
  91   let Latency = 6;
  92   let ResourceCycles = [1];
  93 }
  94
  95 def THXT8XWriteVLD2 : SchedWriteRes<[THXT8XUnitLdSt]> {
  96   let Latency = 11;
  97   let ResourceCycles = [7];
  98 }
  99
 100 def THXT8XWriteVLD3 : SchedWriteRes<[THXT8XUnitLdSt]> {
 101   let Latency = 12;
 102   let ResourceCycles = [8];
 103 }
 104
 105 def THXT8XWriteVLD4 : SchedWriteRes<[THXT8XUnitLdSt]> {
 106   let Latency = 13;
 107   let ResourceCycles = [9];
 108 }
 109
 110 def THXT8XWriteVLD5 : SchedWriteRes<[THXT8XUnitLdSt]> {
 111   let Latency = 13;
 112   let ResourceCycles = [9];
 113 }
 114
 115 // Pre/Post Indexing
 116 def : WriteRes<WriteAdr, []> { let Latency = 0; }
 117
 118 // Store
 119 def : WriteRes<WriteST, [THXT8XUnitLdSt]> { let Latency = 1; }
 120 def : WriteRes<WriteSTP, [THXT8XUnitLdSt]> { let Latency = 1; }
 121 def : WriteRes<WriteSTIdx, [THXT8XUnitLdSt]> { let Latency = 1; }
 122 def : WriteRes<WriteSTX, [THXT8XUnitLdSt]> { let Latency = 1; }
 123
 124 // Vector Store
 125 def : WriteRes<WriteVST, [THXT8XUnitLdSt]>;
 126 def THXT8XWriteVST1 : SchedWriteRes<[THXT8XUnitLdSt]>;
 127
 128 def THXT8XWriteVST2 : SchedWriteRes<[THXT8XUnitLdSt]> {
 129   let Latency = 10;
 130   let ResourceCycles = [9];
 131 }
 132
 133 def THXT8XWriteVST3 : SchedWriteRes<[THXT8XUnitLdSt]> {
 134   let Latency = 11;
 135   let ResourceCycles = [10];
 136 }
 137
 138 def : WriteRes<WriteAtomic, []> { let Unsupported = 1; }
 139
 140 // Branch
 141 def : WriteRes<WriteBr, [THXT8XUnitBr]>;
 142 def THXT8XWriteBR : SchedWriteRes<[THXT8XUnitBr]>;
 143 def : WriteRes<WriteBrReg, [THXT8XUnitBr]>;
 144 def THXT8XWriteBRR : SchedWriteRes<[THXT8XUnitBr]>;
 145 def THXT8XWriteRET : SchedWriteRes<[THXT8XUnitALU]>;
 146 def : WriteRes<WriteSys, [THXT8XUnitBr]>;
 147 def : WriteRes<WriteBarrier, [THXT8XUnitBr]>;
 148 def : WriteRes<WriteHint, [THXT8XUnitBr]>;
 149
 150 // FP ALU
 151 def : WriteRes<WriteF, [THXT8XUnitFPALU]> { let Latency = 6; }
 152 def : WriteRes<WriteFCmp, [THXT8XUnitFPALU]> { let Latency = 6; }
 153 def : WriteRes<WriteFCvt, [THXT8XUnitFPALU]> { let Latency = 6; }
 154 def : WriteRes<WriteFCopy, [THXT8XUnitFPALU]> { let Latency = 6; }
 155 def : WriteRes<WriteFImm, [THXT8XUnitFPALU]> { let Latency = 6; }
 156 def : WriteRes<WriteV, [THXT8XUnitFPALU]> { let Latency = 6; }
 157
 158 // FP Mul, Div, Sqrt
 159 def : WriteRes<WriteFMul, [THXT8XUnitFPMDS]> { let Latency = 6; }
 160 def : WriteRes<WriteFDiv, [THXT8XUnitFPMDS]> {
 161   let Latency = 22;
 162   let ResourceCycles = [19];
 163 }
 164
 165 def THXT8XWriteFMAC : SchedWriteRes<[THXT8XUnitFPMDS]> { let Latency = 10; }
 166
 167 def THXT8XWriteFDivSP : SchedWriteRes<[THXT8XUnitFPMDS]> {
 168   let Latency = 12;
 169   let ResourceCycles = [9];
 170 }
 171
 172 def THXT8XWriteFDivDP : SchedWriteRes<[THXT8XUnitFPMDS]> {
 173   let Latency = 22;
 174   let ResourceCycles = [19];
 175 }
 176
 177 def THXT8XWriteFSqrtSP : SchedWriteRes<[THXT8XUnitFPMDS]> {
 178   let Latency = 17;
 179   let ResourceCycles = [14];
 180 }
 181
 182 def THXT8XWriteFSqrtDP : SchedWriteRes<[THXT8XUnitFPMDS]> {
 183   let Latency = 31;
 184   let ResourceCycles = [28];
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 // Subtarget-specific SchedRead types.
 189
 190 // No forwarding for these reads.
 191 def : ReadAdvance<ReadExtrHi, 1>;
 192 def : ReadAdvance<ReadAdrBase, 2>;
 193 def : ReadAdvance<ReadVLD, 2>;
 194
 195 // FIXME: This needs more targeted benchmarking.
 196 // ALU - Most operands in the ALU pipes are not needed for two cycles. Shiftable
 197 //       operands are needed one cycle later if and only if they are to be
 198 //       shifted. Otherwise, they too are needed two cycles later. This same
 199 //       ReadAdvance applies to Extended registers as well, even though there is
 200 //       a separate SchedPredicate for them.
 201 def : ReadAdvance<ReadI, 2, [WriteImm, WriteI,
 202                              WriteISReg, WriteIEReg, WriteIS,
 203                              WriteID32, WriteID64,
 204                              WriteIM32, WriteIM64]>;
 205 def THXT8XReadShifted : SchedReadAdvance<1, [WriteImm, WriteI,
 206                                           WriteISReg, WriteIEReg, WriteIS,
 207                                           WriteID32, WriteID64,
 208                                           WriteIM32, WriteIM64]>;
 209 def THXT8XReadNotShifted : SchedReadAdvance<2, [WriteImm, WriteI,
 210                                              WriteISReg, WriteIEReg, WriteIS,
 211                                              WriteID32, WriteID64,
 212                                              WriteIM32, WriteIM64]>;
 213 def THXT8XReadISReg : SchedReadVariant<[
 214         SchedVar<RegShiftedPred, [THXT8XReadShifted]>,
 215         SchedVar<NoSchedPred, [THXT8XReadNotShifted]>]>;
 216 def : SchedAlias<ReadISReg, THXT8XReadISReg>;
 217
 218 def THXT8XReadIEReg : SchedReadVariant<[
 219         SchedVar<RegExtendedPred, [THXT8XReadShifted]>,
 220         SchedVar<NoSchedPred, [THXT8XReadNotShifted]>]>;
 221 def : SchedAlias<ReadIEReg, THXT8XReadIEReg>;
 222
 223 // MAC - Operands are generally needed one cycle later in the MAC pipe.
 224 //       Accumulator operands are needed two cycles later.
 225 def : ReadAdvance<ReadIM, 1, [WriteImm,WriteI,
 226                               WriteISReg, WriteIEReg, WriteIS,
 227                               WriteID32, WriteID64,
 228                               WriteIM32, WriteIM64]>;
 229 def : ReadAdvance<ReadIMA, 2, [WriteImm, WriteI,
 230                                WriteISReg, WriteIEReg, WriteIS,
 231                                WriteID32, WriteID64,
 232                                WriteIM32, WriteIM64]>;
 233
 234 // Div
 235 def : ReadAdvance<ReadID, 1, [WriteImm, WriteI,
 236                               WriteISReg, WriteIEReg, WriteIS,
 237                               WriteID32, WriteID64,
 238                               WriteIM32, WriteIM64]>;
 239
 240 //===----------------------------------------------------------------------===//
 241 // Subtarget-specific InstRW.
 242
 243 //---
 244 // Branch
 245 //---
 246 def : InstRW<[THXT8XWriteBR], (instregex "^B$")>;
 247 def : InstRW<[THXT8XWriteBR], (instregex "^BL$")>;
 248 def : InstRW<[THXT8XWriteBR], (instregex "^B..$")>;
 249 def : InstRW<[THXT8XWriteBR], (instregex "^CBNZ")>;
 250 def : InstRW<[THXT8XWriteBR], (instregex "^CBZ")>;
 251 def : InstRW<[THXT8XWriteBR], (instregex "^TBNZ")>;
 252 def : InstRW<[THXT8XWriteBR], (instregex "^TBZ")>;
 253 def : InstRW<[THXT8XWriteBRR], (instregex "^BR$")>;
 254 def : InstRW<[THXT8XWriteBRR], (instregex "^BLR$")>;
 255
 256 //---
 257 // Ret
 258 //---
 259 def : InstRW<[THXT8XWriteRET], (instregex "^RET$")>;
 260
 261 //---
 262 // Miscellaneous
 263 //---
 264 def : InstRW<[WriteI], (instrs COPY)>;
 265
 266 //---
 267 // Vector Loads
 268 //---
 269 def : InstRW<[THXT8XWriteVLD1], (instregex "LD1i(8|16|32|64)$")>;
 270 def : InstRW<[THXT8XWriteVLD1], (instregex "LD1Rv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 271 def : InstRW<[THXT8XWriteVLD1], (instregex "LD1Onev(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 272 def : InstRW<[THXT8XWriteVLD2], (instregex "LD1Twov(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 273 def : InstRW<[THXT8XWriteVLD3], (instregex "LD1Threev(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 274 def : InstRW<[THXT8XWriteVLD4], (instregex "LD1Fourv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 275 def : InstRW<[THXT8XWriteVLD1, WriteAdr], (instregex "LD1i(8|16|32|64)_POST$")>;
 276 def : InstRW<[THXT8XWriteVLD1, WriteAdr], (instregex "LD1Rv(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 277 def : InstRW<[THXT8XWriteVLD1, WriteAdr], (instregex "LD1Onev(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 278 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD1Twov(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 279 def : InstRW<[THXT8XWriteVLD3, WriteAdr], (instregex "LD1Threev(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 280 def : InstRW<[THXT8XWriteVLD4, WriteAdr], (instregex "LD1Fourv(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 281
 282 def : InstRW<[THXT8XWriteVLD1], (instregex "LD2i(8|16|32|64)$")>;
 283 def : InstRW<[THXT8XWriteVLD1], (instregex "LD2Rv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 284 def : InstRW<[THXT8XWriteVLD2], (instregex "LD2Twov(8b|4h|2s)$")>;
 285 def : InstRW<[THXT8XWriteVLD4], (instregex "LD2Twov(16b|8h|4s|2d)$")>;
 286 def : InstRW<[THXT8XWriteVLD1, WriteAdr], (instregex "LD2i(8|16|32|64)(_POST)?$")>;
 287 def : InstRW<[THXT8XWriteVLD1, WriteAdr], (instregex "LD2Rv(8b|4h|2s|1d|16b|8h|4s|2d)(_POST)?$")>;
 288 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD2Twov(8b|4h|2s)(_POST)?$")>;
 289 def : InstRW<[THXT8XWriteVLD4, WriteAdr], (instregex "LD2Twov(16b|8h|4s|2d)(_POST)?$")>;
 290
 291 def : InstRW<[THXT8XWriteVLD2], (instregex "LD3i(8|16|32|64)$")>;
 292 def : InstRW<[THXT8XWriteVLD2], (instregex "LD3Rv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 293 def : InstRW<[THXT8XWriteVLD4], (instregex "LD3Threev(8b|4h|2s|1d|16b|8h|4s)$")>;
 294 def : InstRW<[THXT8XWriteVLD3], (instregex "LD3Threev(2d)$")>;
 295 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD3i(8|16|32|64)_POST$")>;
 296 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD3Rv(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 297 def : InstRW<[THXT8XWriteVLD4, WriteAdr], (instregex "LD3Threev(8b|4h|2s|1d|16b|8h|4s)_POST$")>;
 298 def : InstRW<[THXT8XWriteVLD3, WriteAdr], (instregex "LD3Threev(2d)_POST$")>;
 299
 300 def : InstRW<[THXT8XWriteVLD2], (instregex "LD4i(8|16|32|64)$")>;
 301 def : InstRW<[THXT8XWriteVLD2], (instregex "LD4Rv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 302 def : InstRW<[THXT8XWriteVLD5], (instregex "LD4Fourv(8b|4h|2s|1d|16b|8h|4s)$")>;
 303 def : InstRW<[THXT8XWriteVLD4], (instregex "LD4Fourv(2d)$")>;
 304 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD4i(8|16|32|64)_POST$")>;
 305 def : InstRW<[THXT8XWriteVLD2, WriteAdr], (instregex "LD4Rv(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 306 def : InstRW<[THXT8XWriteVLD5, WriteAdr], (instregex "LD4Fourv(8b|4h|2s|1d|16b|8h|4s)_POST$")>;
 307 def : InstRW<[THXT8XWriteVLD4, WriteAdr], (instregex "LD4Fourv(2d)_POST$")>;
 308
 309 //---
 310 // Vector Stores
 311 //---
 312 def : InstRW<[THXT8XWriteVST1], (instregex "ST1i(8|16|32|64)$")>;
 313 def : InstRW<[THXT8XWriteVST1], (instregex "ST1Onev(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 314 def : InstRW<[THXT8XWriteVST1], (instregex "ST1Twov(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 315 def : InstRW<[THXT8XWriteVST2], (instregex "ST1Threev(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 316 def : InstRW<[THXT8XWriteVST2], (instregex "ST1Fourv(8b|4h|2s|1d|16b|8h|4s|2d)$")>;
 317 def : InstRW<[THXT8XWriteVST1, WriteAdr], (instregex "ST1i(8|16|32|64)_POST$")>;
 318 def : InstRW<[THXT8XWriteVST1, WriteAdr], (instregex "ST1Onev(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 319 def : InstRW<[THXT8XWriteVST1, WriteAdr], (instregex "ST1Twov(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
 320 def : InstRW<[THXT8XWriteVST2, WriteAdr], (instregex "ST1Threev(8b|4h|2s|1d|16b|8h|4s|2d)_POST$")>;
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