sys/dev/mlx5/mlx5_en/en.h

   1 /*-
   2  * Copyright (c) 2015-2019 Mellanox Technologies. All rights reserved.
   3  *
   4  * Redistribution and use in source and binary forms, with or without
   5  * modification, are permitted provided that the following conditions
   6  * are met:
   7  * 1. Redistributions of source code must retain the above copyright
   8  *    notice, this list of conditions and the following disclaimer.
   9  * 2. Redistributions in binary form must reproduce the above copyright
  10  *    notice, this list of conditions and the following disclaimer in the
  11  *    documentation and/or other materials provided with the distribution.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY AUTHOR AND CONTRIBUTORS `AS IS' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD$
  26  */
  27
  28 #ifndef _MLX5_EN_H_
  29 #define _MLX5_EN_H_
  30
  31 #include <linux/kmod.h>
  32 #include <linux/page.h>
  33 #include <linux/slab.h>
  34 #include <linux/if_vlan.h>
  35 #include <linux/if_ether.h>
  36 #include <linux/vmalloc.h>
  37 #include <linux/moduleparam.h>
  38 #include <linux/delay.h>
  39 #include <linux/netdevice.h>
  40 #include <linux/etherdevice.h>
  41 #include <linux/ktime.h>
  42 #include <linux/net_dim.h>
  43
  44 #include <netinet/in_systm.h>
  45 #include <netinet/in.h>
  46 #include <netinet/if_ether.h>
  47 #include <netinet/ip.h>
  48 #include <netinet/ip6.h>
  49 #include <netinet/tcp.h>
  50 #include <netinet/tcp_lro.h>
  51 #include <netinet/udp.h>
  52 #include <net/ethernet.h>
  53 #include <sys/buf_ring.h>
  54 #include <sys/kthread.h>
  55
  56 #include "opt_rss.h"
  57
  58 #ifdef  RSS
  59 #include <net/rss_config.h>
  60 #include <netinet/in_rss.h>
  61 #endif
  62
  63 #include <machine/bus.h>
  64
  65 #include <dev/mlx5/driver.h>
  66 #include <dev/mlx5/qp.h>
  67 #include <dev/mlx5/cq.h>
  68 #include <dev/mlx5/port.h>
  69 #include <dev/mlx5/vport.h>
  70 #include <dev/mlx5/diagnostics.h>
  71
  72 #include <dev/mlx5/mlx5_core/wq.h>
  73 #include <dev/mlx5/mlx5_core/transobj.h>
  74 #include <dev/mlx5/mlx5_core/mlx5_core.h>
  75
  76 #define MLX5E_MAX_PRIORITY 8
  77
  78 #define MLX5E_MAX_FEC_10X_25X 4
  79 #define MLX5E_MAX_FEC_50X 4
  80
  81 /* IEEE 802.1Qaz standard supported values */
  82 #define IEEE_8021QAZ_MAX_TCS    8
  83
  84 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x7
  85 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  86 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xe
  87
  88 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x7
  89 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  90 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xe
  91
  92 #define MLX5E_MAX_BUSDMA_RX_SEGS 15
  93
  94 #ifndef MLX5E_MAX_RX_BYTES
  95 #define MLX5E_MAX_RX_BYTES MCLBYTES
  96 #endif
  97
  98 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ \
  99     MIN(65535, 7 * MLX5E_MAX_RX_BYTES)
 100
 101 #define MLX5E_DIM_DEFAULT_PROFILE 3
 102 #define MLX5E_DIM_MAX_RX_CQ_MODERATION_PKTS_WITH_LRO    16
 103 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 104 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE     0x3
 105 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 106 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 107 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 108 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 109 #define MLX5E_PARAMS_DEFAULT_RX_HASH_LOG_TBL_SZ         0x7
 110 #define MLX5E_CACHELINE_SIZE CACHE_LINE_SIZE
 111 #define MLX5E_HW2SW_MTU(hwmtu) \
 112     ((hwmtu) - (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 113 #define MLX5E_SW2HW_MTU(swmtu) \
 114     ((swmtu) + (ETHER_HDR_LEN + ETHER_VLAN_ENCAP_LEN + ETHER_CRC_LEN))
 115 #define MLX5E_SW2MB_MTU(swmtu) \
 116     (MLX5E_SW2HW_MTU(swmtu) + MLX5E_NET_IP_ALIGN)
 117 #define MLX5E_MTU_MIN           72      /* Min MTU allowed by the kernel */
 118 #define MLX5E_MTU_MAX           MIN(ETHERMTU_JUMBO, MJUM16BYTES)        /* Max MTU of Ethernet
 119                                                                          * jumbo frames */
 120
 121 #define MLX5E_BUDGET_MAX        8192    /* RX and TX */
 122 #define MLX5E_RX_BUDGET_MAX     256
 123 #define MLX5E_SQ_BF_BUDGET      16
 124 #define MLX5E_SQ_TX_QUEUE_SIZE  4096    /* SQ drbr queue size */
 125
 126 #define MLX5E_MAX_TX_NUM_TC     8       /* units */
 127 #define MLX5E_MAX_TX_HEADER     128     /* bytes */
 128 #define MLX5E_MAX_TX_PAYLOAD_SIZE       65536   /* bytes */
 129 #define MLX5E_MAX_TX_MBUF_SIZE  65536   /* bytes */
 130 #define MLX5E_MAX_TX_MBUF_FRAGS \
 131     ((MLX5_SEND_WQE_MAX_WQEBBS * MLX5_SEND_WQEBB_NUM_DS) - \
 132     (MLX5E_MAX_TX_HEADER / MLX5_SEND_WQE_DS) - \
 133     1 /* the maximum value of the DS counter is 0x3F and not 0x40 */)   /* units */
 134 #define MLX5E_MAX_TX_INLINE \
 135   (MLX5E_MAX_TX_HEADER - sizeof(struct mlx5e_tx_wqe) + \
 136   sizeof(((struct mlx5e_tx_wqe *)0)->eth.inline_hdr_start))     /* bytes */
 137
 138 #define MLX5E_100MB (100000)
 139 #define MLX5E_1GB   (1000000)
 140
 141 #define MLX5E_ZERO(ptr, field)        \
 142         memset(&(ptr)->field, 0, \
 143             sizeof(*(ptr)) - __offsetof(__typeof(*(ptr)), field))
 144
 145 MALLOC_DECLARE(M_MLX5EN);
 146
 147 struct mlx5_core_dev;
 148 struct mlx5e_cq;
 149
 150 typedef void (mlx5e_cq_comp_t)(struct mlx5_core_cq *);
 151
 152 #define mlx5_en_err(_dev, format, ...)                          \
 153         if_printf(_dev, "ERR: ""%s:%d:(pid %d): " format, \
 154             __func__, __LINE__, curthread->td_proc->p_pid,      \
 155             ##__VA_ARGS__)
 156
 157 #define mlx5_en_warn(_dev, format, ...)                         \
 158         if_printf(_dev, "WARN: ""%s:%d:(pid %d): " format, \
 159             __func__, __LINE__, curthread->td_proc->p_pid,      \
 160             ##__VA_ARGS__)
 161
 162 #define mlx5_en_info(_dev, format, ...)                         \
 163         if_printf(_dev, "INFO: ""%s:%d:(pid %d): " format, \
 164             __func__, __LINE__, curthread->td_proc->p_pid,      \
 165             ##__VA_ARGS__)
 166
 167 #define MLX5E_STATS_COUNT(a, ...) a
 168 #define MLX5E_STATS_VAR(a, b, c, ...) b c;
 169 #define MLX5E_STATS_DESC(a, b, c, d, e, ...) d, e,
 170
 171 #define MLX5E_VPORT_STATS(m)                                            \
 172   /* HW counters */                                                     \
 173   m(+1, u64, rx_packets, "rx_packets", "Received packets")              \
 174   m(+1, u64, rx_bytes, "rx_bytes", "Received bytes")                    \
 175   m(+1, u64, tx_packets, "tx_packets", "Transmitted packets")           \
 176   m(+1, u64, tx_bytes, "tx_bytes", "Transmitted bytes")                 \
 177   m(+1, u64, rx_error_packets, "rx_error_packets", "Received error packets") \
 178   m(+1, u64, rx_error_bytes, "rx_error_bytes", "Received error bytes")  \
 179   m(+1, u64, tx_error_packets, "tx_error_packets", "Transmitted error packets") \
 180   m(+1, u64, tx_error_bytes, "tx_error_bytes", "Transmitted error bytes") \
 181   m(+1, u64, rx_unicast_packets, "rx_unicast_packets", "Received unicast packets") \
 182   m(+1, u64, rx_unicast_bytes, "rx_unicast_bytes", "Received unicast bytes") \
 183   m(+1, u64, tx_unicast_packets, "tx_unicast_packets", "Transmitted unicast packets") \
 184   m(+1, u64, tx_unicast_bytes, "tx_unicast_bytes", "Transmitted unicast bytes") \
 185   m(+1, u64, rx_multicast_packets, "rx_multicast_packets", "Received multicast packets") \
 186   m(+1, u64, rx_multicast_bytes, "rx_multicast_bytes", "Received multicast bytes") \
 187   m(+1, u64, tx_multicast_packets, "tx_multicast_packets", "Transmitted multicast packets") \
 188   m(+1, u64, tx_multicast_bytes, "tx_multicast_bytes", "Transmitted multicast bytes") \
 189   m(+1, u64, rx_broadcast_packets, "rx_broadcast_packets", "Received broadcast packets") \
 190   m(+1, u64, rx_broadcast_bytes, "rx_broadcast_bytes", "Received broadcast bytes") \
 191   m(+1, u64, tx_broadcast_packets, "tx_broadcast_packets", "Transmitted broadcast packets") \
 192   m(+1, u64, tx_broadcast_bytes, "tx_broadcast_bytes", "Transmitted broadcast bytes") \
 193   m(+1, u64, rx_out_of_buffer, "rx_out_of_buffer", "Receive out of buffer, no recv wqes events") \
 194   /* SW counters */                                                     \
 195   m(+1, u64, tso_packets, "tso_packets", "Transmitted TSO packets")     \
 196   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted TSO bytes")           \
 197   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")                \
 198   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")              \
 199   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 200   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 201   m(+1, u64, rx_csum_good, "rx_csum_good", "Received checksum valid packets") \
 202   m(+1, u64, rx_csum_none, "rx_csum_none", "Received no checksum packets") \
 203   m(+1, u64, tx_csum_offload, "tx_csum_offload", "Transmit checksum offload packets") \
 204   m(+1, u64, tx_queue_dropped, "tx_queue_dropped", "Transmit queue dropped") \
 205   m(+1, u64, tx_defragged, "tx_defragged", "Transmit queue defragged") \
 206   m(+1, u64, rx_wqe_err, "rx_wqe_err", "Receive WQE errors") \
 207   m(+1, u64, tx_jumbo_packets, "tx_jumbo_packets", "TX packets greater than 1518 octets") \
 208   m(+1, u64, rx_steer_missed_packets, "rx_steer_missed_packets", "RX packets dropped by steering rule(s)")
 209
 210 #define MLX5E_VPORT_STATS_NUM (0 MLX5E_VPORT_STATS(MLX5E_STATS_COUNT))
 211
 212 struct mlx5e_vport_stats {
 213         struct  sysctl_ctx_list ctx;
 214         u64     arg [0];
 215         MLX5E_VPORT_STATS(MLX5E_STATS_VAR)
 216 };
 217
 218 #define MLX5E_PPORT_IEEE802_3_STATS(m)                                  \
 219   m(+1, u64, frames_tx, "frames_tx", "Frames transmitted")              \
 220   m(+1, u64, frames_rx, "frames_rx", "Frames received")                 \
 221   m(+1, u64, check_seq_err, "check_seq_err", "Sequence errors")         \
 222   m(+1, u64, alignment_err, "alignment_err", "Alignment errors")        \
 223   m(+1, u64, octets_tx, "octets_tx", "Bytes transmitted")               \
 224   m(+1, u64, octets_received, "octets_received", "Bytes received")      \
 225   m(+1, u64, multicast_xmitted, "multicast_xmitted", "Multicast transmitted") \
 226   m(+1, u64, broadcast_xmitted, "broadcast_xmitted", "Broadcast transmitted") \
 227   m(+1, u64, multicast_rx, "multicast_rx", "Multicast received")        \
 228   m(+1, u64, broadcast_rx, "broadcast_rx", "Broadcast received")        \
 229   m(+1, u64, in_range_len_errors, "in_range_len_errors", "In range length errors") \
 230   m(+1, u64, out_of_range_len, "out_of_range_len", "Out of range length errors") \
 231   m(+1, u64, too_long_errors, "too_long_errors", "Too long errors")     \
 232   m(+1, u64, symbol_err, "symbol_err", "Symbol errors")                 \
 233   m(+1, u64, mac_control_tx, "mac_control_tx", "MAC control transmitted") \
 234   m(+1, u64, mac_control_rx, "mac_control_rx", "MAC control received")  \
 235   m(+1, u64, unsupported_op_rx, "unsupported_op_rx", "Unsupported operation received") \
 236   m(+1, u64, pause_ctrl_rx, "pause_ctrl_rx", "Pause control received")  \
 237   m(+1, u64, pause_ctrl_tx, "pause_ctrl_tx", "Pause control transmitted")
 238
 239 #define MLX5E_PPORT_RFC2819_STATS(m)                                    \
 240   m(+1, u64, drop_events, "drop_events", "Dropped events")              \
 241   m(+1, u64, octets, "octets", "Octets")                                        \
 242   m(+1, u64, pkts, "pkts", "Packets")                                   \
 243   m(+1, u64, broadcast_pkts, "broadcast_pkts", "Broadcast packets")     \
 244   m(+1, u64, multicast_pkts, "multicast_pkts", "Multicast packets")     \
 245   m(+1, u64, crc_align_errors, "crc_align_errors", "CRC alignment errors") \
 246   m(+1, u64, undersize_pkts, "undersize_pkts", "Undersized packets")    \
 247   m(+1, u64, oversize_pkts, "oversize_pkts", "Oversized packets")       \
 248   m(+1, u64, fragments, "fragments", "Fragments")                       \
 249   m(+1, u64, jabbers, "jabbers", "Jabbers")                             \
 250   m(+1, u64, collisions, "collisions", "Collisions")
 251
 252 #define MLX5E_PPORT_RFC2819_STATS_DEBUG(m)                              \
 253   m(+1, u64, p64octets, "p64octets", "Bytes")                           \
 254   m(+1, u64, p65to127octets, "p65to127octets", "Bytes")                 \
 255   m(+1, u64, p128to255octets, "p128to255octets", "Bytes")               \
 256   m(+1, u64, p256to511octets, "p256to511octets", "Bytes")               \
 257   m(+1, u64, p512to1023octets, "p512to1023octets", "Bytes")             \
 258   m(+1, u64, p1024to1518octets, "p1024to1518octets", "Bytes")           \
 259   m(+1, u64, p1519to2047octets, "p1519to2047octets", "Bytes")           \
 260   m(+1, u64, p2048to4095octets, "p2048to4095octets", "Bytes")           \
 261   m(+1, u64, p4096to8191octets, "p4096to8191octets", "Bytes")           \
 262   m(+1, u64, p8192to10239octets, "p8192to10239octets", "Bytes")
 263
 264 #define MLX5E_PPORT_RFC2863_STATS_DEBUG(m)                              \
 265   m(+1, u64, in_octets, "in_octets", "In octets")                       \
 266   m(+1, u64, in_ucast_pkts, "in_ucast_pkts", "In unicast packets")      \
 267   m(+1, u64, in_discards, "in_discards", "In discards")                 \
 268   m(+1, u64, in_errors, "in_errors", "In errors")                       \
 269   m(+1, u64, in_unknown_protos, "in_unknown_protos", "In unknown protocols") \
 270   m(+1, u64, out_octets, "out_octets", "Out octets")                    \
 271   m(+1, u64, out_ucast_pkts, "out_ucast_pkts", "Out unicast packets")   \
 272   m(+1, u64, out_discards, "out_discards", "Out discards")              \
 273   m(+1, u64, out_errors, "out_errors", "Out errors")                    \
 274   m(+1, u64, in_multicast_pkts, "in_multicast_pkts", "In multicast packets") \
 275   m(+1, u64, in_broadcast_pkts, "in_broadcast_pkts", "In broadcast packets") \
 276   m(+1, u64, out_multicast_pkts, "out_multicast_pkts", "Out multicast packets") \
 277   m(+1, u64, out_broadcast_pkts, "out_broadcast_pkts", "Out broadcast packets")
 278
 279 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)                            \
 280   m(+1, u64, port_transmit_wait, "port_transmit_wait", "Port transmit wait") \
 281   m(+1, u64, ecn_marked, "ecn_marked", "ECN marked")                    \
 282   m(+1, u64, no_buffer_discard_mc, "no_buffer_discard_mc", "No buffer discard mc") \
 283   m(+1, u64, rx_ebp, "rx_ebp", "RX EBP")                                        \
 284   m(+1, u64, tx_ebp, "tx_ebp", "TX EBP")                                        \
 285   m(+1, u64, rx_buffer_almost_full, "rx_buffer_almost_full", "RX buffer almost full") \
 286   m(+1, u64, rx_buffer_full, "rx_buffer_full", "RX buffer full")        \
 287   m(+1, u64, rx_icrc_encapsulated, "rx_icrc_encapsulated", "RX ICRC encapsulated") \
 288   m(+1, u64, ex_reserved_0, "ex_reserved_0", "Reserved") \
 289   m(+1, u64, ex_reserved_1, "ex_reserved_1", "Reserved") \
 290   m(+1, u64, tx_stat_p64octets, "tx_stat_p64octets", "Bytes")                   \
 291   m(+1, u64, tx_stat_p65to127octets, "tx_stat_p65to127octets", "Bytes")         \
 292   m(+1, u64, tx_stat_p128to255octets, "tx_stat_p128to255octets", "Bytes")       \
 293   m(+1, u64, tx_stat_p256to511octets, "tx_stat_p256to511octets", "Bytes")       \
 294   m(+1, u64, tx_stat_p512to1023octets, "tx_stat_p512to1023octets", "Bytes")     \
 295   m(+1, u64, tx_stat_p1024to1518octets, "tx_stat_p1024to1518octets", "Bytes")   \
 296   m(+1, u64, tx_stat_p1519to2047octets, "tx_stat_p1519to2047octets", "Bytes")   \
 297   m(+1, u64, tx_stat_p2048to4095octets, "tx_stat_p2048to4095octets", "Bytes")   \
 298   m(+1, u64, tx_stat_p4096to8191octets, "tx_stat_p4096to8191octets", "Bytes")   \
 299   m(+1, u64, tx_stat_p8192to10239octets, "tx_stat_p8192to10239octets", "Bytes")
 300
 301 #define MLX5E_PPORT_STATISTICAL_DEBUG(m)                                \
 302   m(+1, u64, phy_time_since_last_clear, "phy_time_since_last_clear",    \
 303     "Time since last clear in milliseconds")                            \
 304   m(+1, u64, phy_received_bits, "phy_received_bits",                    \
 305     "Total amount of traffic received in bits before error correction") \
 306   m(+1, u64, phy_symbol_errors, "phy_symbol_errors",                    \
 307     "Total number of symbol errors before error correction")            \
 308   m(+1, u64, phy_corrected_bits, "phy_corrected_bits",                  \
 309     "Total number of corrected bits ")                                  \
 310   m(+1, u64, phy_corrected_bits_lane0, "phy_corrected_bits_lane0",      \
 311     "Total number of corrected bits for lane 0")                        \
 312   m(+1, u64, phy_corrected_bits_lane1, "phy_corrected_bits_lane1",      \
 313     "Total number of corrected bits for lane 1")                        \
 314   m(+1, u64, phy_corrected_bits_lane2, "phy_corrected_bits_lane2",      \
 315     "Total number of corrected bits for lane 2")                        \
 316   m(+1, u64, phy_corrected_bits_lane3, "phy_corrected_bits_lane3",      \
 317     "Total number of corrected bits for lane 3")
 318
 319 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)                       \
 320   m(+1, u64, time_since_last_clear, "time_since_last_clear",            \
 321     "Time since the last counters clear event (msec)")                  \
 322   m(+1, u64, symbol_errors, "symbol_errors", "Symbol errors")           \
 323   m(+1, u64, sync_headers_errors, "sync_headers_errors",                \
 324     "Sync header error counter")                                        \
 325   m(+1, u64, bip_errors_lane0, "edpl_bip_errors_lane0",                 \
 326     "Indicates the number of PRBS errors on lane 0")                    \
 327   m(+1, u64, bip_errors_lane1, "edpl_bip_errors_lane1",                 \
 328     "Indicates the number of PRBS errors on lane 1")                    \
 329   m(+1, u64, bip_errors_lane2, "edpl_bip_errors_lane2",                 \
 330     "Indicates the number of PRBS errors on lane 2")                    \
 331   m(+1, u64, bip_errors_lane3, "edpl_bip_errors_lane3",                 \
 332     "Indicates the number of PRBS errors on lane 3")                    \
 333   m(+1, u64, fc_corrected_blocks_lane0, "fc_corrected_blocks_lane0",    \
 334     "FEC correctable block counter lane 0")                             \
 335   m(+1, u64, fc_corrected_blocks_lane1, "fc_corrected_blocks_lane1",    \
 336     "FEC correctable block counter lane 1")                             \
 337   m(+1, u64, fc_corrected_blocks_lane2, "fc_corrected_blocks_lane2",    \
 338     "FEC correctable block counter lane 2")                             \
 339   m(+1, u64, fc_corrected_blocks_lane3, "fc_corrected_blocks_lane3",    \
 340     "FEC correctable block counter lane 3")                             \
 341   m(+1, u64, rs_corrected_blocks, "rs_corrected_blocks",                \
 342     "FEC correcable block counter")                                     \
 343   m(+1, u64, rs_uncorrectable_blocks, "rs_uncorrectable_blocks",        \
 344     "FEC uncorrecable block counter")                                   \
 345   m(+1, u64, rs_no_errors_blocks, "rs_no_errors_blocks",                \
 346     "The number of RS-FEC blocks received that had no errors")          \
 347   m(+1, u64, rs_single_error_blocks, "rs_single_error_blocks",          \
 348     "The number of corrected RS-FEC blocks received that had"           \
 349     "exactly 1 error symbol")                                           \
 350   m(+1, u64, rs_corrected_symbols_total, "rs_corrected_symbols_total",  \
 351     "Port FEC corrected symbol counter")                                \
 352   m(+1, u64, rs_corrected_symbols_lane0, "rs_corrected_symbols_lane0",  \
 353     "FEC corrected symbol counter lane 0")                              \
 354   m(+1, u64, rs_corrected_symbols_lane1, "rs_corrected_symbols_lane1",  \
 355     "FEC corrected symbol counter lane 1")                              \
 356   m(+1, u64, rs_corrected_symbols_lane2, "rs_corrected_symbols_lane2",  \
 357     "FEC corrected symbol counter lane 2")                              \
 358   m(+1, u64, rs_corrected_symbols_lane3, "rs_corrected_symbols_lane3",  \
 359     "FEC corrected symbol counter lane 3")
 360
 361 /* Per priority statistics for PFC */
 362 #define MLX5E_PPORT_PER_PRIO_STATS_SUB(m,n,p)                   \
 363   m(n, p, +1, u64, rx_octets, "rx_octets", "Received octets")           \
 364   m(n, p, +1, u64, rx_uc_frames, "rx_uc_frames", "Received unicast frames") \
 365   m(n, p, +1, u64, rx_mc_frames, "rx_mc_frames", "Received multicast frames") \
 366   m(n, p, +1, u64, rx_bc_frames, "rx_bc_frames", "Received broadcast frames") \
 367   m(n, p, +1, u64, rx_frames, "rx_frames", "Received frames")           \
 368   m(n, p, +1, u64, tx_octets, "tx_octets", "Transmitted octets")        \
 369   m(n, p, +1, u64, tx_uc_frames, "tx_uc_frames", "Transmitted unicast frames") \
 370   m(n, p, +1, u64, tx_mc_frames, "tx_mc_frames", "Transmitted multicast frames") \
 371   m(n, p, +1, u64, tx_bc_frames, "tx_bc_frames", "Transmitted broadcast frames") \
 372   m(n, p, +1, u64, tx_frames, "tx_frames", "Transmitted frames")        \
 373   m(n, p, +1, u64, rx_pause, "rx_pause", "Received pause frames")       \
 374   m(n, p, +1, u64, rx_pause_duration, "rx_pause_duration",              \
 375         "Received pause duration")                                      \
 376   m(n, p, +1, u64, tx_pause, "tx_pause", "Transmitted pause frames")    \
 377   m(n, p, +1, u64, tx_pause_duration, "tx_pause_duration",              \
 378         "Transmitted pause duration")                                   \
 379   m(n, p, +1, u64, rx_pause_transition, "rx_pause_transition",          \
 380         "Received pause transitions")                                   \
 381   m(n, p, +1, u64, rx_discards, "rx_discards", "Discarded received frames") \
 382   m(n, p, +1, u64, device_stall_minor_watermark,                        \
 383         "device_stall_minor_watermark", "Device stall minor watermark") \
 384   m(n, p, +1, u64, device_stall_critical_watermark,                     \
 385         "device_stall_critical_watermark", "Device stall critical watermark")
 386
 387 #define MLX5E_PPORT_PER_PRIO_STATS_PREFIX(m,p,c,t,f,s,d) \
 388   m(c, t, pri_##p##_##f, "prio" #p "_" s, "Priority " #p " - " d)
 389
 390 #define MLX5E_PPORT_PER_PRIO_STATS_NUM_PRIO 8
 391
 392 #define MLX5E_PPORT_PER_PRIO_STATS(m) \
 393   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,0) \
 394   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,1) \
 395   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,2) \
 396   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,3) \
 397   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,4) \
 398   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,5) \
 399   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,6) \
 400   MLX5E_PPORT_PER_PRIO_STATS_SUB(MLX5E_PPORT_PER_PRIO_STATS_PREFIX,m,7)
 401
 402 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m)                           \
 403   m(+1, u64, life_time_counter_high, "life_time_counter",               \
 404     "Life time counter.", pcie_perf_counters)                           \
 405   m(+1, u64, tx_overflow_buffer_pkt, "tx_overflow_buffer_pkt",          \
 406     "The number of packets dropped due to lack of PCIe buffers "        \
 407     "in receive path from NIC port toward the hosts.",                  \
 408     pcie_perf_counters)                                                 \
 409   m(+1, u64, tx_overflow_buffer_marked_pkt,                             \
 410     "tx_overflow_buffer_marked_pkt",                                    \
 411     "The number of packets marked due to lack of PCIe buffers "         \
 412     "in receive path from NIC port toward the hosts.",                  \
 413     pcie_perf_counters)
 414
 415 #define MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m)                           \
 416   m(+1, u64, rx_errors, "rx_errors",                                    \
 417     "Number of transitions to recovery due to Framing "                 \
 418     "errors and CRC errors.", pcie_perf_counters)                       \
 419   m(+1, u64, tx_errors, "tx_errors", "Number of transitions "           \
 420     "to recovery due to EIEOS and TS errors.", pcie_perf_counters)      \
 421   m(+1, u64, l0_to_recovery_eieos, "l0_to_recovery_eieos", "Number of " \
 422     "transitions to recovery due to getting EIEOS.", pcie_perf_counters)\
 423   m(+1, u64, l0_to_recovery_ts, "l0_to_recovery_ts", "Number of "       \
 424     "transitions to recovery due to getting TS.", pcie_perf_counters)   \
 425   m(+1, u64, l0_to_recovery_framing, "l0_to_recovery_framing", "Number "\
 426     "of transitions to recovery due to identifying framing "            \
 427     "errors at gen3/4.", pcie_perf_counters)                            \
 428   m(+1, u64, l0_to_recovery_retrain, "l0_to_recovery_retrain",          \
 429     "Number of transitions to recovery due to link retrain request "    \
 430     "from data link.", pcie_perf_counters)                              \
 431   m(+1, u64, crc_error_dllp, "crc_error_dllp", "Number of transitions " \
 432     "to recovery due to identifying CRC DLLP errors.",                  \
 433     pcie_perf_counters)                                                 \
 434   m(+1, u64, crc_error_tlp, "crc_error_tlp", "Number of transitions to "\
 435     "recovery due to identifying CRC TLP errors.", pcie_perf_counters)  \
 436   m(+1, u64, outbound_stalled_reads, "outbound_stalled_reads",          \
 437     "The percentage of time within the last second that the NIC had "   \
 438     "outbound non-posted read requests but could not perform the "      \
 439     "operation due to insufficient non-posted credits.",                \
 440     pcie_perf_counters)                                                 \
 441   m(+1, u64, outbound_stalled_writes, "outbound_stalled_writes",        \
 442     "The percentage of time within the last second that the NIC had "   \
 443     "outbound posted writes requests but could not perform the "        \
 444     "operation due to insufficient posted credits.",                    \
 445     pcie_perf_counters)                                                 \
 446   m(+1, u64, outbound_stalled_reads_events,                             \
 447     "outbound_stalled_reads_events", "The number of events where "      \
 448     "outbound_stalled_reads was above a threshold.",                    \
 449     pcie_perf_counters)                                                 \
 450   m(+1, u64, outbound_stalled_writes_events,                            \
 451     "outbound_stalled_writes_events",                                   \
 452     "The number of events where outbound_stalled_writes was above "     \
 453     "a threshold.", pcie_perf_counters)
 454
 455 #define MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m)                     \
 456   m(+1, u64, time_to_boot_image_start, "time_to_boot_image_start",      \
 457     "Time from start until FW boot image starts running in usec.",      \
 458     pcie_timers_states)                                                 \
 459   m(+1, u64, time_to_link_image, "time_to_link_image",                  \
 460     "Time from start until FW pci_link image starts running in usec.",  \
 461     pcie_timers_states)                                                 \
 462   m(+1, u64, calibration_time, "calibration_time",                      \
 463     "Time it took FW to do calibration in usec.",                       \
 464     pcie_timers_states)                                                 \
 465   m(+1, u64, time_to_first_perst, "time_to_first_perst",                \
 466     "Time form start until FW handle first perst. in usec.",            \
 467     pcie_timers_states)                                                 \
 468   m(+1, u64, time_to_detect_state, "time_to_detect_state",              \
 469     "Time from start until first transition to LTSSM.Detect_Q in usec", \
 470     pcie_timers_states)                                                 \
 471   m(+1, u64, time_to_l0, "time_to_l0",                                  \
 472     "Time from start until first transition to LTSSM.L0 in usec",       \
 473     pcie_timers_states)                                                 \
 474   m(+1, u64, time_to_crs_en, "time_to_crs_en",                          \
 475     "Time from start until crs is enabled in usec",                     \
 476     pcie_timers_states)                                                 \
 477   m(+1, u64, time_to_plastic_image_start, "time_to_plastic_image_start",\
 478     "Time form start until FW plastic image starts running in usec.",   \
 479     pcie_timers_states)                                                 \
 480   m(+1, u64, time_to_iron_image_start, "time_to_iron_image_start",      \
 481     "Time form start until FW iron image starts running in usec.",      \
 482     pcie_timers_states)                                                 \
 483   m(+1, u64, perst_handler, "perst_handler",                            \
 484     "Number of persts arrived.", pcie_timers_states)                    \
 485   m(+1, u64, times_in_l1, "times_in_l1",                                \
 486     "Number of times LTSSM entered L1 flow.", pcie_timers_states)       \
 487   m(+1, u64, times_in_l23, "times_in_l23",                              \
 488     "Number of times LTSSM entered L23 flow.", pcie_timers_states)      \
 489   m(+1, u64, dl_down, "dl_down",                                        \
 490     "Number of moves for DL_active to DL_down.", pcie_timers_states)    \
 491   m(+1, u64, config_cycle1usec, "config_cycle1usec",                    \
 492     "Number of configuration requests that firmware "                   \
 493     "handled in less than 1 usec.", pcie_timers_states)                 \
 494   m(+1, u64, config_cycle2to7usec, "config_cycle2to7usec",              \
 495     "Number of configuration requests that firmware "                   \
 496     "handled within 2 to 7 usec.", pcie_timers_states)                  \
 497   m(+1, u64, config_cycle8to15usec, "config_cycle8to15usec",            \
 498     "Number of configuration requests that firmware "                   \
 499     "handled within 8 to 15 usec.", pcie_timers_states)                 \
 500   m(+1, u64, config_cycle16to63usec, "config_cycle16to63usec",          \
 501     "Number of configuration requests that firmware "                   \
 502     "handled within 16 to 63 usec.", pcie_timers_states)                \
 503   m(+1, u64, config_cycle64usec, "config_cycle64usec",                  \
 504     "Number of configuration requests that firmware "                   \
 505     "handled took more than 64 usec.", pcie_timers_states)              \
 506   m(+1, u64, correctable_err_msg_sent, "correctable_err_msg_sent",      \
 507     "Number of correctable error messages sent.", pcie_timers_states)   \
 508   m(+1, u64, non_fatal_err_msg_sent, "non_fatal_err_msg_sent",          \
 509     "Number of non-Fatal error msg sent.", pcie_timers_states)          \
 510   m(+1, u64, fatal_err_msg_sent, "fatal_err_msg_sent",                  \
 511     "Number of fatal error msg sent.", pcie_timers_states)
 512
 513 #define MLX5E_PCIE_LANE_COUNTERS_32(m)                          \
 514   m(+1, u64, error_counter_lane0, "error_counter_lane0",        \
 515     "Error counter for PCI lane 0", pcie_lanes_counters)        \
 516   m(+1, u64, error_counter_lane1, "error_counter_lane1",        \
 517     "Error counter for PCI lane 1", pcie_lanes_counters)        \
 518   m(+1, u64, error_counter_lane2, "error_counter_lane2",        \
 519     "Error counter for PCI lane 2", pcie_lanes_counters)        \
 520   m(+1, u64, error_counter_lane3, "error_counter_lane3",        \
 521     "Error counter for PCI lane 3", pcie_lanes_counters)        \
 522   m(+1, u64, error_counter_lane4, "error_counter_lane4",        \
 523     "Error counter for PCI lane 4", pcie_lanes_counters)        \
 524   m(+1, u64, error_counter_lane5, "error_counter_lane5",        \
 525     "Error counter for PCI lane 5", pcie_lanes_counters)        \
 526   m(+1, u64, error_counter_lane6, "error_counter_lane6",        \
 527     "Error counter for PCI lane 6", pcie_lanes_counters)        \
 528   m(+1, u64, error_counter_lane7, "error_counter_lane7",        \
 529     "Error counter for PCI lane 7", pcie_lanes_counters)        \
 530   m(+1, u64, error_counter_lane8, "error_counter_lane8",        \
 531     "Error counter for PCI lane 8", pcie_lanes_counters)        \
 532   m(+1, u64, error_counter_lane9, "error_counter_lane9",        \
 533     "Error counter for PCI lane 9", pcie_lanes_counters)        \
 534   m(+1, u64, error_counter_lane10, "error_counter_lane10",      \
 535     "Error counter for PCI lane 10", pcie_lanes_counters)       \
 536   m(+1, u64, error_counter_lane11, "error_counter_lane11",      \
 537     "Error counter for PCI lane 11", pcie_lanes_counters)       \
 538   m(+1, u64, error_counter_lane12, "error_counter_lane12",      \
 539     "Error counter for PCI lane 12", pcie_lanes_counters)       \
 540   m(+1, u64, error_counter_lane13, "error_counter_lane13",      \
 541     "Error counter for PCI lane 13", pcie_lanes_counters)       \
 542   m(+1, u64, error_counter_lane14, "error_counter_lane14",      \
 543     "Error counter for PCI lane 14", pcie_lanes_counters)       \
 544   m(+1, u64, error_counter_lane15, "error_counter_lane15",      \
 545     "Error counter for PCI lane 15", pcie_lanes_counters)
 546
 547 /*
 548  * Make sure to update mlx5e_update_pport_counters()
 549  * when adding a new MLX5E_PPORT_STATS block
 550  */
 551 #define MLX5E_PPORT_STATS(m)                    \
 552   MLX5E_PPORT_PER_PRIO_STATS(m)         \
 553   MLX5E_PPORT_IEEE802_3_STATS(m)                \
 554   MLX5E_PPORT_RFC2819_STATS(m)
 555
 556 #define MLX5E_PORT_STATS_DEBUG(m)               \
 557   MLX5E_PPORT_RFC2819_STATS_DEBUG(m)            \
 558   MLX5E_PPORT_RFC2863_STATS_DEBUG(m)            \
 559   MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(m)     \
 560   MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(m)  \
 561   MLX5E_PPORT_STATISTICAL_DEBUG(m)              \
 562   MLX5E_PCIE_PERFORMANCE_COUNTERS_64(m) \
 563   MLX5E_PCIE_PERFORMANCE_COUNTERS_32(m) \
 564   MLX5E_PCIE_TIMERS_AND_STATES_COUNTERS_32(m) \
 565   MLX5E_PCIE_LANE_COUNTERS_32(m)
 566
 567 #define MLX5E_PPORT_IEEE802_3_STATS_NUM \
 568   (0 MLX5E_PPORT_IEEE802_3_STATS(MLX5E_STATS_COUNT))
 569 #define MLX5E_PPORT_RFC2819_STATS_NUM \
 570   (0 MLX5E_PPORT_RFC2819_STATS(MLX5E_STATS_COUNT))
 571 #define MLX5E_PPORT_STATS_NUM \
 572   (0 MLX5E_PPORT_STATS(MLX5E_STATS_COUNT))
 573
 574 #define MLX5E_PPORT_PER_PRIO_STATS_NUM \
 575   (0 MLX5E_PPORT_PER_PRIO_STATS(MLX5E_STATS_COUNT))
 576 #define MLX5E_PPORT_RFC2819_STATS_DEBUG_NUM \
 577   (0 MLX5E_PPORT_RFC2819_STATS_DEBUG(MLX5E_STATS_COUNT))
 578 #define MLX5E_PPORT_RFC2863_STATS_DEBUG_NUM \
 579   (0 MLX5E_PPORT_RFC2863_STATS_DEBUG(MLX5E_STATS_COUNT))
 580 #define MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG_NUM \
 581   (0 MLX5E_PPORT_PHYSICAL_LAYER_STATS_DEBUG(MLX5E_STATS_COUNT))
 582 #define MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG_NUM \
 583   (0 MLX5E_PPORT_ETHERNET_EXTENDED_STATS_DEBUG(MLX5E_STATS_COUNT))
 584 #define MLX5E_PPORT_STATISTICAL_DEBUG_NUM \
 585   (0 MLX5E_PPORT_STATISTICAL_DEBUG(MLX5E_STATS_COUNT))
 586 #define MLX5E_PORT_STATS_DEBUG_NUM \
 587   (0 MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_COUNT))
 588
 589 struct mlx5e_pport_stats {
 590         struct  sysctl_ctx_list ctx;
 591         u64     arg [0];
 592         MLX5E_PPORT_STATS(MLX5E_STATS_VAR)
 593 };
 594
 595 struct mlx5e_port_stats_debug {
 596         struct  sysctl_ctx_list ctx;
 597         u64     arg [0];
 598         MLX5E_PORT_STATS_DEBUG(MLX5E_STATS_VAR)
 599 };
 600
 601 #define MLX5E_RQ_STATS(m)                                       \
 602   m(+1, u64, packets, "packets", "Received packets")            \
 603   m(+1, u64, bytes, "bytes", "Received bytes")                  \
 604   m(+1, u64, csum_none, "csum_none", "Received packets")                \
 605   m(+1, u64, lro_packets, "lro_packets", "Received LRO packets")        \
 606   m(+1, u64, lro_bytes, "lro_bytes", "Received LRO bytes")      \
 607   m(+1, u64, sw_lro_queued, "sw_lro_queued", "Packets queued for SW LRO")       \
 608   m(+1, u64, sw_lro_flushed, "sw_lro_flushed", "Packets flushed from SW LRO")   \
 609   m(+1, u64, wqe_err, "wqe_err", "Received packets")
 610
 611 #define MLX5E_RQ_STATS_NUM (0 MLX5E_RQ_STATS(MLX5E_STATS_COUNT))
 612
 613 struct mlx5e_rq_stats {
 614         struct  sysctl_ctx_list ctx;
 615         u64     arg [0];
 616         MLX5E_RQ_STATS(MLX5E_STATS_VAR)
 617 };
 618
 619 #define MLX5E_SQ_STATS(m)                                               \
 620   m(+1, u64, packets, "packets", "Transmitted packets")                 \
 621   m(+1, u64, bytes, "bytes", "Transmitted bytes")                       \
 622   m(+1, u64, tso_packets, "tso_packets", "Transmitted packets")         \
 623   m(+1, u64, tso_bytes, "tso_bytes", "Transmitted bytes")               \
 624   m(+1, u64, csum_offload_none, "csum_offload_none", "Transmitted packets")     \
 625   m(+1, u64, defragged, "defragged", "Transmitted packets")             \
 626   m(+1, u64, dropped, "dropped", "Transmitted packets")                 \
 627   m(+1, u64, nop, "nop", "Transmitted packets")
 628
 629 #define MLX5E_SQ_STATS_NUM (0 MLX5E_SQ_STATS(MLX5E_STATS_COUNT))
 630
 631 struct mlx5e_sq_stats {
 632         struct  sysctl_ctx_list ctx;
 633         u64     arg [0];
 634         MLX5E_SQ_STATS(MLX5E_STATS_VAR)
 635 };
 636
 637 struct mlx5e_stats {
 638         struct mlx5e_vport_stats vport;
 639         struct mlx5e_pport_stats pport;
 640         struct mlx5e_port_stats_debug port_stats_debug;
 641 };
 642
 643 struct mlx5e_rq_param {
 644         u32     rqc [MLX5_ST_SZ_DW(rqc)];
 645         struct mlx5_wq_param wq;
 646 };
 647
 648 struct mlx5e_sq_param {
 649         u32     sqc [MLX5_ST_SZ_DW(sqc)];
 650         struct mlx5_wq_param wq;
 651 };
 652
 653 struct mlx5e_cq_param {
 654         u32     cqc [MLX5_ST_SZ_DW(cqc)];
 655         struct mlx5_wq_param wq;
 656 };
 657
 658 struct mlx5e_params {
 659         u8      log_sq_size;
 660         u8      log_rq_size;
 661         u16     num_channels;
 662         u8      default_vlan_prio;
 663         u8      num_tc;
 664         u8      rx_cq_moderation_mode;
 665         u8      tx_cq_moderation_mode;
 666         u16     rx_cq_moderation_usec;
 667         u16     rx_cq_moderation_pkts;
 668         u16     tx_cq_moderation_usec;
 669         u16     tx_cq_moderation_pkts;
 670         u16     min_rx_wqes;
 671         bool    hw_lro_en;
 672         bool    cqe_zipping_en;
 673         u32     lro_wqe_sz;
 674         u16     rx_hash_log_tbl_sz;
 675         u32     tx_pauseframe_control __aligned(4);
 676         u32     rx_pauseframe_control __aligned(4);
 677         u16     tx_max_inline;
 678         u8      tx_min_inline_mode;
 679         u8      tx_priority_flow_control;
 680         u8      rx_priority_flow_control;
 681         u8      channels_rsss;
 682 };
 683
 684 #define MLX5E_PARAMS(m)                                                 \
 685   m(+1, u64, tx_queue_size_max, "tx_queue_size_max", "Max send queue size") \
 686   m(+1, u64, rx_queue_size_max, "rx_queue_size_max", "Max receive queue size") \
 687   m(+1, u64, tx_queue_size, "tx_queue_size", "Default send queue size") \
 688   m(+1, u64, rx_queue_size, "rx_queue_size", "Default receive queue size") \
 689   m(+1, u64, channels, "channels", "Default number of channels")                \
 690   m(+1, u64, channels_rsss, "channels_rsss", "Default channels receive side scaling stride") \
 691   m(+1, u64, coalesce_usecs_max, "coalesce_usecs_max", "Maximum usecs for joining packets") \
 692   m(+1, u64, coalesce_pkts_max, "coalesce_pkts_max", "Maximum packets to join") \
 693   m(+1, u64, rx_coalesce_usecs, "rx_coalesce_usecs", "Limit in usec for joining rx packets") \
 694   m(+1, u64, rx_coalesce_pkts, "rx_coalesce_pkts", "Maximum number of rx packets to join") \
 695   m(+1, u64, rx_coalesce_mode, "rx_coalesce_mode", "0: EQE fixed mode 1: CQE fixed mode 2: EQE auto mode 3: CQE auto mode") \
 696   m(+1, u64, tx_coalesce_usecs, "tx_coalesce_usecs", "Limit in usec for joining tx packets") \
 697   m(+1, u64, tx_coalesce_pkts, "tx_coalesce_pkts", "Maximum number of tx packets to join") \
 698   m(+1, u64, tx_coalesce_mode, "tx_coalesce_mode", "0: EQE mode 1: CQE mode") \
 699   m(+1, u64, tx_completion_fact, "tx_completion_fact", "1..MAX: Completion event ratio") \
 700   m(+1, u64, tx_completion_fact_max, "tx_completion_fact_max", "Maximum completion event ratio") \
 701   m(+1, u64, hw_lro, "hw_lro", "set to enable hw_lro") \
 702   m(+1, u64, cqe_zipping, "cqe_zipping", "0 : CQE zipping disabled") \
 703   m(+1, u64, modify_tx_dma, "modify_tx_dma", "0: Enable TX 1: Disable TX") \
 704   m(+1, u64, modify_rx_dma, "modify_rx_dma", "0: Enable RX 1: Disable RX") \
 705   m(+1, u64, diag_pci_enable, "diag_pci_enable", "0: Disabled 1: Enabled") \
 706   m(+1, u64, diag_general_enable, "diag_general_enable", "0: Disabled 1: Enabled") \
 707   m(+1, u64, hw_mtu, "hw_mtu", "Current hardware MTU value") \
 708   m(+1, u64, mc_local_lb, "mc_local_lb", "0: Local multicast loopback enabled 1: Disabled") \
 709   m(+1, u64, uc_local_lb, "uc_local_lb", "0: Local unicast loopback enabled 1: Disabled")
 710
 711 #define MLX5E_PARAMS_NUM (0 MLX5E_PARAMS(MLX5E_STATS_COUNT))
 712
 713 struct mlx5e_params_ethtool {
 714         u64     arg [0];
 715         MLX5E_PARAMS(MLX5E_STATS_VAR)
 716         u64     max_bw_value[IEEE_8021QAZ_MAX_TCS];
 717         u8      max_bw_share[IEEE_8021QAZ_MAX_TCS];
 718         u8      prio_tc[MLX5E_MAX_PRIORITY];
 719         u8      dscp2prio[MLX5_MAX_SUPPORTED_DSCP];
 720         u8      trust_state;
 721         u8      fec_mask_10x_25x[MLX5E_MAX_FEC_10X_25X];
 722         u16     fec_mask_50x[MLX5E_MAX_FEC_50X];
 723         u8      fec_avail_10x_25x[MLX5E_MAX_FEC_10X_25X];
 724         u16     fec_avail_50x[MLX5E_MAX_FEC_50X];
 725         u32     fec_mode_active;
 726 };
 727
 728 struct mlx5e_cq {
 729         /* data path - accessed per cqe */
 730         struct mlx5_cqwq wq;
 731
 732         /* data path - accessed per HW polling */
 733         struct mlx5_core_cq mcq;
 734
 735         /* control */
 736         struct mlx5e_priv *priv;
 737         struct mlx5_wq_ctrl wq_ctrl;
 738 } __aligned(MLX5E_CACHELINE_SIZE);
 739
 740 struct mlx5e_rq_mbuf {
 741         bus_dmamap_t    dma_map;
 742         caddr_t         data;
 743         struct mbuf     *mbuf;
 744 };
 745
 746 struct mlx5e_rq {
 747         /* persistant fields */
 748         struct mtx mtx;
 749         struct mlx5e_rq_stats stats;
 750
 751         /* data path */
 752 #define mlx5e_rq_zero_start wq
 753         struct mlx5_wq_ll wq;
 754         bus_dma_tag_t dma_tag;
 755         u32     wqe_sz;
 756         u32     nsegs;
 757         struct mlx5e_rq_mbuf *mbuf;
 758         struct ifnet *ifp;
 759         struct mlx5e_cq cq;
 760         struct lro_ctrl lro;
 761         volatile int enabled;
 762         int     ix;
 763
 764         /* Dynamic Interrupt Moderation */
 765         struct net_dim dim;
 766
 767         /* control */
 768         struct mlx5_wq_ctrl wq_ctrl;
 769         u32     rqn;
 770         struct mlx5e_channel *channel;
 771         struct callout watchdog;
 772 } __aligned(MLX5E_CACHELINE_SIZE);
 773
 774 struct mlx5e_sq_mbuf {
 775         bus_dmamap_t dma_map;
 776         struct mbuf *mbuf;
 777         u32     num_bytes;
 778         u32     num_wqebbs;
 779 };
 780
 781 enum {
 782         MLX5E_SQ_READY,
 783         MLX5E_SQ_FULL
 784 };
 785
 786 struct mlx5e_snd_tag {
 787         struct m_snd_tag m_snd_tag;     /* send tag */
 788         u32     type;   /* tag type */
 789 };
 790
 791 struct mlx5e_sq {
 792         /* persistant fields */
 793         struct  mtx lock;
 794         struct  mtx comp_lock;
 795         struct  mlx5e_sq_stats stats;
 796
 797         /* data path */
 798 #define mlx5e_sq_zero_start dma_tag
 799         bus_dma_tag_t dma_tag;
 800
 801         /* dirtied @completion */
 802         u16     cc;
 803
 804         /* dirtied @xmit */
 805         u16     pc __aligned(MLX5E_CACHELINE_SIZE);
 806         u16     bf_offset;
 807         u16     cev_counter;            /* completion event counter */
 808         u16     cev_factor;             /* completion event factor */
 809         u16     cev_next_state;         /* next completion event state */
 810 #define MLX5E_CEV_STATE_INITIAL 0       /* timer not started */
 811 #define MLX5E_CEV_STATE_SEND_NOPS 1     /* send NOPs */
 812 #define MLX5E_CEV_STATE_HOLD_NOPS 2     /* don't send NOPs yet */
 813         u16     running;                /* set if SQ is running */
 814         struct callout cev_callout;
 815         union {
 816                 u32     d32[2];
 817                 u64     d64;
 818         } doorbell;
 819
 820         struct  mlx5e_cq cq;
 821
 822         /* pointers to per packet info: write@xmit, read@completion */
 823         struct  mlx5e_sq_mbuf *mbuf;
 824         struct  buf_ring *br;
 825
 826         /* read only */
 827         struct  mlx5_wq_cyc wq;
 828         struct  mlx5_uar uar;
 829         struct  ifnet *ifp;
 830         u32     sqn;
 831         u32     bf_buf_size;
 832         u32     mkey_be;
 833         u16     max_inline;
 834         u8      min_inline_mode;
 835         u8      min_insert_caps;
 836 #define MLX5E_INSERT_VLAN 1
 837 #define MLX5E_INSERT_NON_VLAN 2
 838
 839         /* control path */
 840         struct  mlx5_wq_ctrl wq_ctrl;
 841         struct  mlx5e_priv *priv;
 842         int     tc;
 843 } __aligned(MLX5E_CACHELINE_SIZE);
 844
 845 static inline bool
 846 mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 847 {
 848         u16 cc = sq->cc;
 849         u16 pc = sq->pc;
 850
 851         return ((sq->wq.sz_m1 & (cc - pc)) >= n || cc == pc);
 852 }
 853
 854 static inline u32
 855 mlx5e_sq_queue_level(struct mlx5e_sq *sq)
 856 {
 857         u16 cc;
 858         u16 pc;
 859
 860         if (sq == NULL)
 861                 return (0);
 862
 863         cc = sq->cc;
 864         pc = sq->pc;
 865
 866         return (((sq->wq.sz_m1 & (pc - cc)) *
 867             IF_SND_QUEUE_LEVEL_MAX) / sq->wq.sz_m1);
 868 }
 869
 870 struct mlx5e_channel {
 871         struct mlx5e_rq rq;
 872         struct mlx5e_snd_tag tag;
 873         struct mlx5e_sq sq[MLX5E_MAX_TX_NUM_TC];
 874         struct mlx5e_priv *priv;
 875         int     ix;
 876 } __aligned(MLX5E_CACHELINE_SIZE);
 877
 878 enum mlx5e_traffic_types {
 879         MLX5E_TT_IPV4_TCP,
 880         MLX5E_TT_IPV6_TCP,
 881         MLX5E_TT_IPV4_UDP,
 882         MLX5E_TT_IPV6_UDP,
 883         MLX5E_TT_IPV4_IPSEC_AH,
 884         MLX5E_TT_IPV6_IPSEC_AH,
 885         MLX5E_TT_IPV4_IPSEC_ESP,
 886         MLX5E_TT_IPV6_IPSEC_ESP,
 887         MLX5E_TT_IPV4,
 888         MLX5E_TT_IPV6,
 889         MLX5E_TT_ANY,
 890         MLX5E_NUM_TT,
 891 };
 892
 893 enum {
 894         MLX5E_RQT_SPREADING = 0,
 895         MLX5E_RQT_DEFAULT_RQ = 1,
 896         MLX5E_NUM_RQT = 2,
 897 };
 898
 899 struct mlx5_flow_rule;
 900
 901 struct mlx5e_eth_addr_info {
 902         u8      addr [ETH_ALEN + 2];
 903         u32     tt_vec;
 904         /* flow table rule per traffic type */
 905         struct mlx5_flow_rule   *ft_rule[MLX5E_NUM_TT];
 906 };
 907
 908 #define MLX5E_ETH_ADDR_HASH_SIZE (1 << BITS_PER_BYTE)
 909
 910 struct mlx5e_eth_addr_hash_node;
 911
 912 struct mlx5e_eth_addr_hash_head {
 913         struct mlx5e_eth_addr_hash_node *lh_first;
 914 };
 915
 916 struct mlx5e_eth_addr_db {
 917         struct mlx5e_eth_addr_hash_head if_uc[MLX5E_ETH_ADDR_HASH_SIZE];
 918         struct mlx5e_eth_addr_hash_head if_mc[MLX5E_ETH_ADDR_HASH_SIZE];
 919         struct mlx5e_eth_addr_info broadcast;
 920         struct mlx5e_eth_addr_info allmulti;
 921         struct mlx5e_eth_addr_info promisc;
 922         bool    broadcast_enabled;
 923         bool    allmulti_enabled;
 924         bool    promisc_enabled;
 925 };
 926
 927 enum {
 928         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 929         MLX5E_STATE_OPENED,
 930 };
 931
 932 enum {
 933         MLX5_BW_NO_LIMIT   = 0,
 934         MLX5_100_MBPS_UNIT = 3,
 935         MLX5_GBPS_UNIT     = 4,
 936 };
 937
 938 struct mlx5e_vlan_db {
 939         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 940         struct mlx5_flow_rule   *active_vlans_ft_rule[VLAN_N_VID];
 941         struct mlx5_flow_rule   *untagged_ft_rule;
 942         struct mlx5_flow_rule   *any_cvlan_ft_rule;
 943         struct mlx5_flow_rule   *any_svlan_ft_rule;
 944         bool    filter_disabled;
 945 };
 946
 947 struct mlx5e_flow_table {
 948         int num_groups;
 949         struct mlx5_flow_table *t;
 950         struct mlx5_flow_group **g;
 951 };
 952
 953 struct mlx5e_flow_tables {
 954         struct mlx5_flow_namespace *ns;
 955         struct mlx5e_flow_table vlan;
 956         struct mlx5e_flow_table main;
 957         struct mlx5e_flow_table inner_rss;
 958 };
 959
 960 #ifdef RATELIMIT
 961 #include "en_rl.h"
 962 #endif
 963
 964 #define MLX5E_TSTMP_PREC 10
 965
 966 struct mlx5e_clbr_point {
 967         uint64_t base_curr;
 968         uint64_t base_prev;
 969         uint64_t clbr_hw_prev;
 970         uint64_t clbr_hw_curr;
 971         u_int clbr_gen;
 972 };
 973
 974 struct mlx5e_dcbx {
 975         u32     cable_len;
 976         u32     xoff;
 977 };
 978
 979 struct mlx5e_priv {
 980         struct mlx5_core_dev *mdev;     /* must be first */
 981
 982         /* priv data path fields - start */
 983         int     order_base_2_num_channels;
 984         int     queue_mapping_channel_mask;
 985         int     num_tc;
 986         int     default_vlan_prio;
 987         /* priv data path fields - end */
 988
 989         unsigned long state;
 990         int     gone;
 991 #define PRIV_LOCK(priv) sx_xlock(&(priv)->state_lock)
 992 #define PRIV_UNLOCK(priv) sx_xunlock(&(priv)->state_lock)
 993 #define PRIV_LOCKED(priv) sx_xlocked(&(priv)->state_lock)
 994 #define PRIV_ASSERT_LOCKED(priv) sx_assert(&(priv)->state_lock, SA_XLOCKED)
 995         struct sx state_lock;           /* Protects Interface state */
 996         struct mlx5_uar cq_uar;
 997         u32     pdn;
 998         u32     tdn;
 999         struct mlx5_core_mr mr;
1000         volatile unsigned int channel_refs;
1001
1002         u32     tisn[MLX5E_MAX_TX_NUM_TC];
1003         u32     rqtn;
1004         u32     tirn[MLX5E_NUM_TT];
1005
1006         struct mlx5e_flow_tables fts;
1007         struct mlx5e_eth_addr_db eth_addr;
1008         struct mlx5e_vlan_db vlan;
1009
1010         struct mlx5e_params params;
1011         struct mlx5e_params_ethtool params_ethtool;
1012         union mlx5_core_pci_diagnostics params_pci;
1013         union mlx5_core_general_diagnostics params_general;
1014         struct mtx async_events_mtx;    /* sync hw events */
1015         struct work_struct update_stats_work;
1016         struct work_struct update_carrier_work;
1017         struct work_struct set_rx_mode_work;
1018         MLX5_DECLARE_DOORBELL_LOCK(doorbell_lock)
1019
1020         struct ifnet *ifp;
1021         struct sysctl_ctx_list sysctl_ctx;
1022         struct sysctl_oid *sysctl_ifnet;
1023         struct sysctl_oid *sysctl_hw;
1024         int     sysctl_debug;
1025         struct mlx5e_stats stats;
1026         int     counter_set_id;
1027
1028         struct workqueue_struct *wq;
1029
1030         eventhandler_tag vlan_detach;
1031         eventhandler_tag vlan_attach;
1032         struct ifmedia media;
1033         int     media_status_last;
1034         int     media_active_last;
1035
1036         struct callout watchdog;
1037 #ifdef RATELIMIT
1038         struct mlx5e_rl_priv_data rl;
1039 #endif
1040
1041         struct callout tstmp_clbr;
1042         int     clbr_done;
1043         int     clbr_curr;
1044         struct mlx5e_clbr_point clbr_points[2];
1045         u_int   clbr_gen;
1046
1047         struct mlx5e_dcbx dcbx;
1048         bool    sw_is_port_buf_owner;
1049
1050         struct mlx5e_channel channel[];
1051 };
1052
1053 #define MLX5E_NET_IP_ALIGN 2
1054
1055 struct mlx5e_tx_wqe {
1056         struct mlx5_wqe_ctrl_seg ctrl;
1057         struct mlx5_wqe_eth_seg eth;
1058 };
1059
1060 struct mlx5e_rx_wqe {
1061         struct mlx5_wqe_srq_next_seg next;
1062         struct mlx5_wqe_data_seg data[];
1063 };
1064
1065 /* the size of the structure above must be power of two */
1066 CTASSERT(powerof2(sizeof(struct mlx5e_rx_wqe)));
1067
1068 struct mlx5e_eeprom {
1069         int     lock_bit;
1070         int     i2c_addr;
1071         int     page_num;
1072         int     device_addr;
1073         int     module_num;
1074         int     len;
1075         int     type;
1076         int     page_valid;
1077         u32     *data;
1078 };
1079
1080 #define MLX5E_FLD_MAX(typ, fld) ((1ULL << __mlx5_bit_sz(typ, fld)) - 1ULL)
1081
1082 int     mlx5e_xmit(struct ifnet *, struct mbuf *);
1083
1084 int     mlx5e_open_locked(struct ifnet *);
1085 int     mlx5e_close_locked(struct ifnet *);
1086
1087 void    mlx5e_cq_error_event(struct mlx5_core_cq *mcq, int event);
1088 void    mlx5e_rx_cq_comp(struct mlx5_core_cq *);
1089 void    mlx5e_tx_cq_comp(struct mlx5_core_cq *);
1090 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
1091
1092 void    mlx5e_dim_work(struct work_struct *);
1093 void    mlx5e_dim_build_cq_param(struct mlx5e_priv *, struct mlx5e_cq_param *);
1094
1095 int     mlx5e_open_flow_table(struct mlx5e_priv *priv);
1096 void    mlx5e_close_flow_table(struct mlx5e_priv *priv);
1097 void    mlx5e_set_rx_mode_core(struct mlx5e_priv *priv);
1098 void    mlx5e_set_rx_mode_work(struct work_struct *work);
1099
1100 void    mlx5e_vlan_rx_add_vid(void *, struct ifnet *, u16);
1101 void    mlx5e_vlan_rx_kill_vid(void *, struct ifnet *, u16);
1102 void    mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
1103 void    mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
1104 int     mlx5e_add_all_vlan_rules(struct mlx5e_priv *priv);
1105 void    mlx5e_del_all_vlan_rules(struct mlx5e_priv *priv);
1106
1107 static inline void
1108 mlx5e_tx_notify_hw(struct mlx5e_sq *sq, u32 *wqe, int bf_sz)
1109 {
1110         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
1111
1112         /* ensure wqe is visible to device before updating doorbell record */
1113         wmb();
1114
1115         *sq->wq.db = cpu_to_be32(sq->pc);
1116
1117         /*
1118          * Ensure the doorbell record is visible to device before ringing
1119          * the doorbell:
1120          */
1121         wmb();
1122
1123         if (bf_sz) {
1124                 __iowrite64_copy(sq->uar.bf_map + ofst, wqe, bf_sz);
1125
1126                 /* flush the write-combining mapped buffer */
1127                 wmb();
1128
1129         } else {
1130                 mlx5_write64(wqe, sq->uar.map + ofst,
1131                     MLX5_GET_DOORBELL_LOCK(&sq->priv->doorbell_lock));
1132         }
1133
1134         sq->bf_offset ^= sq->bf_buf_size;
1135 }
1136
1137 static inline void
1138 mlx5e_cq_arm(struct mlx5e_cq *cq, spinlock_t *dblock)
1139 {
1140         struct mlx5_core_cq *mcq;
1141
1142         mcq = &cq->mcq;
1143         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, dblock, cq->wq.cc);
1144 }
1145
1146 static inline void
1147 mlx5e_ref_channel(struct mlx5e_priv *priv)
1148 {
1149
1150         KASSERT(priv->channel_refs < INT_MAX,
1151             ("Channel refs will overflow"));
1152         atomic_fetchadd_int(&priv->channel_refs, 1);
1153 }
1154
1155 static inline void
1156 mlx5e_unref_channel(struct mlx5e_priv *priv)
1157 {
1158
1159         KASSERT(priv->channel_refs > 0,
1160             ("Channel refs is not greater than zero"));
1161         atomic_fetchadd_int(&priv->channel_refs, -1);
1162 }
1163
1164 #define mlx5e_dbg(_IGN, _priv, ...) mlx5_core_dbg((_priv)->mdev, __VA_ARGS__)
1165
1166 extern const struct ethtool_ops mlx5e_ethtool_ops;
1167 void    mlx5e_create_ethtool(struct mlx5e_priv *);
1168 void    mlx5e_create_stats(struct sysctl_ctx_list *,
1169     struct sysctl_oid_list *, const char *,
1170     const char **, unsigned, u64 *);
1171 void    mlx5e_send_nop(struct mlx5e_sq *, u32);
1172 void    mlx5e_sq_cev_timeout(void *);
1173 int     mlx5e_refresh_channel_params(struct mlx5e_priv *);
1174 int     mlx5e_open_cq(struct mlx5e_priv *, struct mlx5e_cq_param *,
1175     struct mlx5e_cq *, mlx5e_cq_comp_t *, int eq_ix);
1176 void    mlx5e_close_cq(struct mlx5e_cq *);
1177 void    mlx5e_free_sq_db(struct mlx5e_sq *);
1178 int     mlx5e_alloc_sq_db(struct mlx5e_sq *);
1179 int     mlx5e_enable_sq(struct mlx5e_sq *, struct mlx5e_sq_param *, int tis_num);
1180 int     mlx5e_modify_sq(struct mlx5e_sq *, int curr_state, int next_state);
1181 void    mlx5e_disable_sq(struct mlx5e_sq *);
1182 void    mlx5e_drain_sq(struct mlx5e_sq *);
1183 void    mlx5e_modify_tx_dma(struct mlx5e_priv *priv, uint8_t value);
1184 void    mlx5e_modify_rx_dma(struct mlx5e_priv *priv, uint8_t value);
1185 void    mlx5e_resume_sq(struct mlx5e_sq *sq);
1186 void    mlx5e_update_sq_inline(struct mlx5e_sq *sq);
1187 void    mlx5e_refresh_sq_inline(struct mlx5e_priv *priv);
1188 int     mlx5e_update_buf_lossy(struct mlx5e_priv *priv);
1189 int     mlx5e_fec_update(struct mlx5e_priv *priv);
1190
1191 #endif                                  /* _MLX5_EN_H_ */