usr.sbin/bhyve/pci_e82545.c

   1 /*
   2  * Copyright (c) 2016 Alexander Motin <mav@FreeBSD.org>
   3  * Copyright (c) 2015 Peter Grehan <grehan@freebsd.org>
   4  * Copyright (c) 2013 Jeremiah Lott, Avere Systems
   5  * All rights reserved.
   6  *
   7  * Redistribution and use in source and binary forms, with or without
   8  * modification, are permitted provided that the following conditions
   9  * are met:
  10  * 1. Redistributions of source code must retain the above copyright
  11  *    notice, this list of conditions and the following disclaimer
  12  *    in this position and unchanged.
  13  * 2. Redistributions in binary form must reproduce the above copyright
  14  *    notice, this list of conditions and the following disclaimer in the
  15  *    documentation and/or other materials provided with the distribution.
  16  *
  17  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  18  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  19  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  20  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  21  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  22  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  23  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  24  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  25  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  26  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  27  * SUCH DAMAGE.
  28  */
  29
  30 #include <sys/cdefs.h>
  31 __FBSDID("$FreeBSD$");
  32
  33 #include <sys/types.h>
  34 #ifndef WITHOUT_CAPSICUM
  35 #include <sys/capsicum.h>
  36 #endif
  37 #include <sys/limits.h>
  38 #include <sys/ioctl.h>
  39 #include <sys/uio.h>
  40 #include <net/ethernet.h>
  41 #include <netinet/in.h>
  42 #include <netinet/tcp.h>
  43
  44 #include <err.h>
  45 #include <errno.h>
  46 #include <fcntl.h>
  47 #include <md5.h>
  48 #include <stdio.h>
  49 #include <stdlib.h>
  50 #include <string.h>
  51 #include <sysexits.h>
  52 #include <unistd.h>
  53 #include <pthread.h>
  54 #include <pthread_np.h>
  55
  56 #include "e1000_regs.h"
  57 #include "e1000_defines.h"
  58 #include "mii.h"
  59
  60 #include "bhyverun.h"
  61 #include "pci_emul.h"
  62 #include "mevent.h"
  63
  64 /* Hardware/register definitions XXX: move some to common code. */
  65 #define E82545_VENDOR_ID_INTEL                  0x8086
  66 #define E82545_DEV_ID_82545EM_COPPER            0x100F
  67 #define E82545_SUBDEV_ID                        0x1008
  68
  69 #define E82545_REVISION_4                       4
  70
  71 #define E82545_MDIC_DATA_MASK                   0x0000FFFF
  72 #define E82545_MDIC_OP_MASK                     0x0c000000
  73 #define E82545_MDIC_IE                          0x20000000
  74
  75 #define E82545_EECD_FWE_DIS     0x00000010 /* Flash writes disabled */
  76 #define E82545_EECD_FWE_EN      0x00000020 /* Flash writes enabled */
  77 #define E82545_EECD_FWE_MASK    0x00000030 /* Flash writes mask */
  78
  79 #define E82545_BAR_REGISTER                     0
  80 #define E82545_BAR_REGISTER_LEN                 (128*1024)
  81 #define E82545_BAR_FLASH                        1
  82 #define E82545_BAR_FLASH_LEN                    (64*1024)
  83 #define E82545_BAR_IO                           2
  84 #define E82545_BAR_IO_LEN                       8
  85
  86 #define E82545_IOADDR                           0x00000000
  87 #define E82545_IODATA                           0x00000004
  88 #define E82545_IO_REGISTER_MAX                  0x0001FFFF
  89 #define E82545_IO_FLASH_BASE                    0x00080000
  90 #define E82545_IO_FLASH_MAX                     0x000FFFFF
  91
  92 #define E82545_ARRAY_ENTRY(reg, offset)         (reg + (offset<<2))
  93 #define E82545_RAR_MAX                          15
  94 #define E82545_MTA_MAX                          127
  95 #define E82545_VFTA_MAX                         127
  96
  97 /* Slightly modified from the driver versions, hardcoded for 3 opcode bits,
  98  * followed by 6 address bits.
  99  * TODO: make opcode bits and addr bits configurable?
 100  * NVM Commands - Microwire */
 101 #define E82545_NVM_OPCODE_BITS  3
 102 #define E82545_NVM_ADDR_BITS    6
 103 #define E82545_NVM_DATA_BITS    16
 104 #define E82545_NVM_OPADDR_BITS  (E82545_NVM_OPCODE_BITS + E82545_NVM_ADDR_BITS)
 105 #define E82545_NVM_ADDR_MASK    ((1 << E82545_NVM_ADDR_BITS)-1)
 106 #define E82545_NVM_OPCODE_MASK  \
 107     (((1 << E82545_NVM_OPCODE_BITS) - 1) << E82545_NVM_ADDR_BITS)
 108 #define E82545_NVM_OPCODE_READ  (0x6 << E82545_NVM_ADDR_BITS)   /* read */
 109 #define E82545_NVM_OPCODE_WRITE (0x5 << E82545_NVM_ADDR_BITS)   /* write */
 110 #define E82545_NVM_OPCODE_ERASE (0x7 << E82545_NVM_ADDR_BITS)   /* erase */
 111 #define E82545_NVM_OPCODE_EWEN  (0x4 << E82545_NVM_ADDR_BITS)   /* wr-enable */
 112
 113 #define E82545_NVM_EEPROM_SIZE  64 /* 64 * 16-bit values == 128K */
 114
 115 #define E1000_ICR_SRPD          0x00010000
 116
 117 /* This is an arbitrary number.  There is no hard limit on the chip. */
 118 #define I82545_MAX_TXSEGS       64
 119
 120 /* Legacy receive descriptor */
 121 struct e1000_rx_desc {
 122         uint64_t buffer_addr;   /* Address of the descriptor's data buffer */
 123         uint16_t length;        /* Length of data DMAed into data buffer */
 124         uint16_t csum;          /* Packet checksum */
 125         uint8_t  status;        /* Descriptor status */
 126         uint8_t  errors;        /* Descriptor Errors */
 127         uint16_t special;
 128 };
 129
 130 /* Transmit descriptor types */
 131 #define E1000_TXD_MASK          (E1000_TXD_CMD_DEXT | 0x00F00000)
 132 #define E1000_TXD_TYP_L         (0)
 133 #define E1000_TXD_TYP_C         (E1000_TXD_CMD_DEXT | E1000_TXD_DTYP_C)
 134 #define E1000_TXD_TYP_D         (E1000_TXD_CMD_DEXT | E1000_TXD_DTYP_D)
 135
 136 /* Legacy transmit descriptor */
 137 struct e1000_tx_desc {
 138         uint64_t buffer_addr;   /* Address of the descriptor's data buffer */
 139         union {
 140                 uint32_t data;
 141                 struct {
 142                         uint16_t length;  /* Data buffer length */
 143                         uint8_t  cso;  /* Checksum offset */
 144                         uint8_t  cmd;  /* Descriptor control */
 145                 } flags;
 146         } lower;
 147         union {
 148                 uint32_t data;
 149                 struct {
 150                         uint8_t status; /* Descriptor status */
 151                         uint8_t css;  /* Checksum start */
 152                         uint16_t special;
 153                 } fields;
 154         } upper;
 155 };
 156
 157 /* Context descriptor */
 158 struct e1000_context_desc {
 159         union {
 160                 uint32_t ip_config;
 161                 struct {
 162                         uint8_t ipcss;  /* IP checksum start */
 163                         uint8_t ipcso;  /* IP checksum offset */
 164                         uint16_t ipcse;  /* IP checksum end */
 165                 } ip_fields;
 166         } lower_setup;
 167         union {
 168                 uint32_t tcp_config;
 169                 struct {
 170                         uint8_t tucss;  /* TCP checksum start */
 171                         uint8_t tucso;  /* TCP checksum offset */
 172                         uint16_t tucse;  /* TCP checksum end */
 173                 } tcp_fields;
 174         } upper_setup;
 175         uint32_t cmd_and_length;
 176         union {
 177                 uint32_t data;
 178                 struct {
 179                         uint8_t status;  /* Descriptor status */
 180                         uint8_t hdr_len;  /* Header length */
 181                         uint16_t mss;  /* Maximum segment size */
 182                 } fields;
 183         } tcp_seg_setup;
 184 };
 185
 186 /* Data descriptor */
 187 struct e1000_data_desc {
 188         uint64_t buffer_addr;  /* Address of the descriptor's buffer address */
 189         union {
 190                 uint32_t data;
 191                 struct {
 192                         uint16_t length;  /* Data buffer length */
 193                         uint8_t typ_len_ext;
 194                         uint8_t cmd;
 195                 } flags;
 196         } lower;
 197         union {
 198                 uint32_t data;
 199                 struct {
 200                         uint8_t status;  /* Descriptor status */
 201                         uint8_t popts;  /* Packet Options */
 202                         uint16_t special;
 203                 } fields;
 204         } upper;
 205 };
 206
 207 union e1000_tx_udesc {
 208         struct e1000_tx_desc td;
 209         struct e1000_context_desc cd;
 210         struct e1000_data_desc dd;
 211 };
 212
 213 /* Tx checksum info for a packet. */
 214 struct ck_info {
 215         int     ck_valid;       /* ck_info is valid */
 216         uint8_t ck_start;       /* start byte of cksum calcuation */
 217         uint8_t ck_off;         /* offset of cksum insertion */
 218         uint16_t ck_len;        /* length of cksum calc: 0 is to packet-end */
 219 };
 220
 221 /*
 222  * Debug printf
 223  */
 224 static int e82545_debug = 0;
 225 #define DPRINTF(msg,params...) if (e82545_debug) fprintf(stderr, "e82545: " msg, params)
 226 #define WPRINTF(msg,params...) fprintf(stderr, "e82545: " msg, params)
 227
 228 #define MIN(a,b) (((a)<(b))?(a):(b))
 229 #define MAX(a,b) (((a)>(b))?(a):(b))
 230
 231 /* s/w representation of the RAL/RAH regs */
 232 struct  eth_uni {
 233         int             eu_valid;
 234         int             eu_addrsel;
 235         struct ether_addr eu_eth;
 236 };
 237
 238
 239 struct e82545_softc {
 240         struct pci_devinst *esc_pi;
 241         struct vmctx    *esc_ctx;
 242         struct mevent   *esc_mevp;
 243         struct mevent   *esc_mevpitr;
 244         pthread_mutex_t esc_mtx;
 245         struct ether_addr esc_mac;
 246         int             esc_tapfd;
 247
 248         /* General */
 249         uint32_t        esc_CTRL;       /* x0000 device ctl */
 250         uint32_t        esc_FCAL;       /* x0028 flow ctl addr lo */
 251         uint32_t        esc_FCAH;       /* x002C flow ctl addr hi */
 252         uint32_t        esc_FCT;        /* x0030 flow ctl type */
 253         uint32_t        esc_VET;        /* x0038 VLAN eth type */
 254         uint32_t        esc_FCTTV;      /* x0170 flow ctl tx timer */
 255         uint32_t        esc_LEDCTL;     /* x0E00 LED control */
 256         uint32_t        esc_PBA;        /* x1000 pkt buffer allocation */
 257
 258         /* Interrupt control */
 259         int             esc_irq_asserted;
 260         uint32_t        esc_ICR;        /* x00C0 cause read/clear */
 261         uint32_t        esc_ITR;        /* x00C4 intr throttling */
 262         uint32_t        esc_ICS;        /* x00C8 cause set */
 263         uint32_t        esc_IMS;        /* x00D0 mask set/read */
 264         uint32_t        esc_IMC;        /* x00D8 mask clear */
 265
 266         /* Transmit */
 267         union e1000_tx_udesc *esc_txdesc;
 268         struct e1000_context_desc esc_txctx;
 269         pthread_t       esc_tx_tid;
 270         pthread_cond_t  esc_tx_cond;
 271         int             esc_tx_enabled;
 272         int             esc_tx_active;
 273         uint32_t        esc_TXCW;       /* x0178 transmit config */
 274         uint32_t        esc_TCTL;       /* x0400 transmit ctl */
 275         uint32_t        esc_TIPG;       /* x0410 inter-packet gap */
 276         uint16_t        esc_AIT;        /* x0458 Adaptive Interframe Throttle */
 277         uint64_t        esc_tdba;       /* verified 64-bit desc table addr */
 278         uint32_t        esc_TDBAL;      /* x3800 desc table addr, low bits */
 279         uint32_t        esc_TDBAH;      /* x3804 desc table addr, hi 32-bits */
 280         uint32_t        esc_TDLEN;      /* x3808 # descriptors in bytes */
 281         uint16_t        esc_TDH;        /* x3810 desc table head idx */
 282         uint16_t        esc_TDHr;       /* internal read version of TDH */
 283         uint16_t        esc_TDT;        /* x3818 desc table tail idx */
 284         uint32_t        esc_TIDV;       /* x3820 intr delay */
 285         uint32_t        esc_TXDCTL;     /* x3828 desc control */
 286         uint32_t        esc_TADV;       /* x382C intr absolute delay */
 287
 288         /* L2 frame acceptance */
 289         struct eth_uni  esc_uni[16];    /* 16 x unicast MAC addresses */
 290         uint32_t        esc_fmcast[128]; /* Multicast filter bit-match */
 291         uint32_t        esc_fvlan[128]; /* VLAN 4096-bit filter */
 292
 293         /* Receive */
 294         struct e1000_rx_desc *esc_rxdesc;
 295         pthread_cond_t  esc_rx_cond;
 296         int             esc_rx_enabled;
 297         int             esc_rx_active;
 298         int             esc_rx_loopback;
 299         uint32_t        esc_RCTL;       /* x0100 receive ctl */
 300         uint32_t        esc_FCRTL;      /* x2160 flow cntl thresh, low */
 301         uint32_t        esc_FCRTH;      /* x2168 flow cntl thresh, hi */
 302         uint64_t        esc_rdba;       /* verified 64-bit desc table addr */
 303         uint32_t        esc_RDBAL;      /* x2800 desc table addr, low bits */
 304         uint32_t        esc_RDBAH;      /* x2804 desc table addr, hi 32-bits*/
 305         uint32_t        esc_RDLEN;      /* x2808 #descriptors */
 306         uint16_t        esc_RDH;        /* x2810 desc table head idx */
 307         uint16_t        esc_RDT;        /* x2818 desc table tail idx */
 308         uint32_t        esc_RDTR;       /* x2820 intr delay */
 309         uint32_t        esc_RXDCTL;     /* x2828 desc control */
 310         uint32_t        esc_RADV;       /* x282C intr absolute delay */
 311         uint32_t        esc_RSRPD;      /* x2C00 recv small packet detect */
 312         uint32_t        esc_RXCSUM;     /* x5000 receive cksum ctl */
 313
 314         /* IO Port register access */
 315         uint32_t io_addr;
 316
 317         /* Shadow copy of MDIC */
 318         uint32_t mdi_control;
 319         /* Shadow copy of EECD */
 320         uint32_t eeprom_control;
 321         /* Latest NVM in/out */
 322         uint16_t nvm_data;
 323         uint16_t nvm_opaddr;
 324         /* stats */
 325         uint32_t missed_pkt_count; /* dropped for no room in rx queue */
 326         uint32_t pkt_rx_by_size[6];
 327         uint32_t pkt_tx_by_size[6];
 328         uint32_t good_pkt_rx_count;
 329         uint32_t bcast_pkt_rx_count;
 330         uint32_t mcast_pkt_rx_count;
 331         uint32_t good_pkt_tx_count;
 332         uint32_t bcast_pkt_tx_count;
 333         uint32_t mcast_pkt_tx_count;
 334         uint32_t oversize_rx_count;
 335         uint32_t tso_tx_count;
 336         uint64_t good_octets_rx;
 337         uint64_t good_octets_tx;
 338         uint64_t missed_octets; /* counts missed and oversized */
 339
 340         uint8_t nvm_bits:6; /* number of bits remaining in/out */
 341         uint8_t nvm_mode:2;
 342 #define E82545_NVM_MODE_OPADDR  0x0
 343 #define E82545_NVM_MODE_DATAIN  0x1
 344 #define E82545_NVM_MODE_DATAOUT 0x2
 345         /* EEPROM data */
 346         uint16_t eeprom_data[E82545_NVM_EEPROM_SIZE];
 347 };
 348
 349 static void e82545_reset(struct e82545_softc *sc, int dev);
 350 static void e82545_rx_enable(struct e82545_softc *sc);
 351 static void e82545_rx_disable(struct e82545_softc *sc);
 352 static void e82545_tap_callback(int fd, enum ev_type type, void *param);
 353 static void e82545_tx_start(struct e82545_softc *sc);
 354 static void e82545_tx_enable(struct e82545_softc *sc);
 355 static void e82545_tx_disable(struct e82545_softc *sc);
 356
 357 static inline int
 358 e82545_size_stat_index(uint32_t size)
 359 {
 360         if (size <= 64) {
 361                 return 0;
 362         } else if (size >= 1024) {
 363                 return 5;
 364         } else {
 365                 /* should be 1-4 */
 366                 return (ffs(size) - 6);
 367         }
 368 }
 369
 370 static void
 371 e82545_init_eeprom(struct e82545_softc *sc)
 372 {
 373         uint16_t checksum, i;
 374
 375         /* mac addr */
 376         sc->eeprom_data[NVM_MAC_ADDR] = ((uint16_t)sc->esc_mac.octet[0]) |
 377                 (((uint16_t)sc->esc_mac.octet[1]) << 8);
 378         sc->eeprom_data[NVM_MAC_ADDR+1] = ((uint16_t)sc->esc_mac.octet[2]) |
 379                 (((uint16_t)sc->esc_mac.octet[3]) << 8);
 380         sc->eeprom_data[NVM_MAC_ADDR+2] = ((uint16_t)sc->esc_mac.octet[4]) |
 381                 (((uint16_t)sc->esc_mac.octet[5]) << 8);
 382
 383         /* pci ids */
 384         sc->eeprom_data[NVM_SUB_DEV_ID] = E82545_SUBDEV_ID;
 385         sc->eeprom_data[NVM_SUB_VEN_ID] = E82545_VENDOR_ID_INTEL;
 386         sc->eeprom_data[NVM_DEV_ID] = E82545_DEV_ID_82545EM_COPPER;
 387         sc->eeprom_data[NVM_VEN_ID] = E82545_VENDOR_ID_INTEL;
 388
 389         /* fill in the checksum */
 390         checksum = 0;
 391         for (i = 0; i < NVM_CHECKSUM_REG; i++) {
 392                 checksum += sc->eeprom_data[i];
 393         }
 394         checksum = NVM_SUM - checksum;
 395         sc->eeprom_data[NVM_CHECKSUM_REG] = checksum;
 396         DPRINTF("eeprom checksum: 0x%x\r\n", checksum);
 397 }
 398
 399 static void
 400 e82545_write_mdi(struct e82545_softc *sc, uint8_t reg_addr,
 401                         uint8_t phy_addr, uint32_t data)
 402 {
 403         DPRINTF("Write mdi reg:0x%x phy:0x%x data: 0x%x\r\n", reg_addr, phy_addr, data);
 404 }
 405
 406 static uint32_t
 407 e82545_read_mdi(struct e82545_softc *sc, uint8_t reg_addr,
 408                         uint8_t phy_addr)
 409 {
 410         //DPRINTF("Read mdi reg:0x%x phy:0x%x\r\n", reg_addr, phy_addr);
 411         switch (reg_addr) {
 412         case PHY_STATUS:
 413                 return (MII_SR_LINK_STATUS | MII_SR_AUTONEG_CAPS |
 414                         MII_SR_AUTONEG_COMPLETE);
 415         case PHY_AUTONEG_ADV:
 416                 return NWAY_AR_SELECTOR_FIELD;
 417         case PHY_LP_ABILITY:
 418                 return 0;
 419         case PHY_1000T_STATUS:
 420                 return (SR_1000T_LP_FD_CAPS | SR_1000T_REMOTE_RX_STATUS |
 421                         SR_1000T_LOCAL_RX_STATUS);
 422         case PHY_ID1:
 423                 return (M88E1011_I_PHY_ID >> 16) & 0xFFFF;
 424         case PHY_ID2:
 425                 return (M88E1011_I_PHY_ID | E82545_REVISION_4) & 0xFFFF;
 426         default:
 427                 DPRINTF("Unknown mdi read reg:0x%x phy:0x%x\r\n", reg_addr, phy_addr);
 428                 return 0;
 429         }
 430         /* not reached */
 431 }
 432
 433 static void
 434 e82545_eecd_strobe(struct e82545_softc *sc)
 435 {
 436         /* Microwire state machine */
 437         /*
 438         DPRINTF("eeprom state machine srtobe "
 439                 "0x%x 0x%x 0x%x 0x%x\r\n",
 440                 sc->nvm_mode, sc->nvm_bits,
 441                 sc->nvm_opaddr, sc->nvm_data);*/
 442
 443         if (sc->nvm_bits == 0) {
 444                 DPRINTF("eeprom state machine not expecting data! "
 445                         "0x%x 0x%x 0x%x 0x%x\r\n",
 446                         sc->nvm_mode, sc->nvm_bits,
 447                         sc->nvm_opaddr, sc->nvm_data);
 448                 return;
 449         }
 450         sc->nvm_bits--;
 451         if (sc->nvm_mode == E82545_NVM_MODE_DATAOUT) {
 452                 /* shifting out */
 453                 if (sc->nvm_data & 0x8000) {
 454                         sc->eeprom_control |= E1000_EECD_DO;
 455                 } else {
 456                         sc->eeprom_control &= ~E1000_EECD_DO;
 457                 }
 458                 sc->nvm_data <<= 1;
 459                 if (sc->nvm_bits == 0) {
 460                         /* read done, back to opcode mode. */
 461                         sc->nvm_opaddr = 0;
 462                         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 463                         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 464                 }
 465         } else if (sc->nvm_mode == E82545_NVM_MODE_DATAIN) {
 466                 /* shifting in */
 467                 sc->nvm_data <<= 1;
 468                 if (sc->eeprom_control & E1000_EECD_DI) {
 469                         sc->nvm_data |= 1;
 470                 }
 471                 if (sc->nvm_bits == 0) {
 472                         /* eeprom write */
 473                         uint16_t op = sc->nvm_opaddr & E82545_NVM_OPCODE_MASK;
 474                         uint16_t addr = sc->nvm_opaddr & E82545_NVM_ADDR_MASK;
 475                         if (op != E82545_NVM_OPCODE_WRITE) {
 476                                 DPRINTF("Illegal eeprom write op 0x%x\r\n",
 477                                         sc->nvm_opaddr);
 478                         } else if (addr >= E82545_NVM_EEPROM_SIZE) {
 479                                 DPRINTF("Illegal eeprom write addr 0x%x\r\n",
 480                                         sc->nvm_opaddr);
 481                         } else {
 482                                 DPRINTF("eeprom write eeprom[0x%x] = 0x%x\r\n",
 483                                 addr, sc->nvm_data);
 484                                 sc->eeprom_data[addr] = sc->nvm_data;
 485                         }
 486                         /* back to opcode mode */
 487                         sc->nvm_opaddr = 0;
 488                         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 489                         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 490                 }
 491         } else if (sc->nvm_mode == E82545_NVM_MODE_OPADDR) {
 492                 sc->nvm_opaddr <<= 1;
 493                 if (sc->eeprom_control & E1000_EECD_DI) {
 494                         sc->nvm_opaddr |= 1;
 495                 }
 496                 if (sc->nvm_bits == 0) {
 497                         uint16_t op = sc->nvm_opaddr & E82545_NVM_OPCODE_MASK;
 498                         switch (op) {
 499                         case E82545_NVM_OPCODE_EWEN:
 500                                 DPRINTF("eeprom write enable: 0x%x\r\n",
 501                                         sc->nvm_opaddr);
 502                                 /* back to opcode mode */
 503                                 sc->nvm_opaddr = 0;
 504                                 sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 505                                 sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 506                                 break;
 507                         case E82545_NVM_OPCODE_READ:
 508                         {
 509                                 uint16_t addr = sc->nvm_opaddr &
 510                                         E82545_NVM_ADDR_MASK;
 511                                 sc->nvm_mode = E82545_NVM_MODE_DATAOUT;
 512                                 sc->nvm_bits = E82545_NVM_DATA_BITS;
 513                                 if (addr < E82545_NVM_EEPROM_SIZE) {
 514                                         sc->nvm_data = sc->eeprom_data[addr];
 515                                         DPRINTF("eeprom read: eeprom[0x%x] = 0x%x\r\n",
 516                                                 addr, sc->nvm_data);
 517                                 } else {
 518                                         DPRINTF("eeprom illegal read: 0x%x\r\n",
 519                                                 sc->nvm_opaddr);
 520                                         sc->nvm_data = 0;
 521                                 }
 522                                 break;
 523                         }
 524                         case E82545_NVM_OPCODE_WRITE:
 525                                 sc->nvm_mode = E82545_NVM_MODE_DATAIN;
 526                                 sc->nvm_bits = E82545_NVM_DATA_BITS;
 527                                 sc->nvm_data = 0;
 528                                 break;
 529                         default:
 530                                 DPRINTF("eeprom unknown op: 0x%x\r\r",
 531                                         sc->nvm_opaddr);
 532                                 /* back to opcode mode */
 533                                 sc->nvm_opaddr = 0;
 534                                 sc->nvm_mode = E82545_NVM_MODE_OPADDR;
 535                                 sc->nvm_bits = E82545_NVM_OPADDR_BITS;
 536                         }
 537                 }
 538         } else {
 539                 DPRINTF("eeprom state machine wrong state! "
 540                         "0x%x 0x%x 0x%x 0x%x\r\n",
 541                         sc->nvm_mode, sc->nvm_bits,
 542                         sc->nvm_opaddr, sc->nvm_data);
 543         }
 544 }
 545
 546 static void
 547 e82545_itr_callback(int fd, enum ev_type type, void *param)
 548 {
 549         uint32_t new;
 550         struct e82545_softc *sc = param;
 551
 552         pthread_mutex_lock(&sc->esc_mtx);
 553         new = sc->esc_ICR & sc->esc_IMS;
 554         if (new && !sc->esc_irq_asserted) {
 555                 DPRINTF("itr callback: lintr assert %x\r\n", new);
 556                 sc->esc_irq_asserted = 1;
 557                 pci_lintr_assert(sc->esc_pi);
 558         } else {
 559                 mevent_delete(sc->esc_mevpitr);
 560                 sc->esc_mevpitr = NULL;
 561         }
 562         pthread_mutex_unlock(&sc->esc_mtx);
 563 }
 564
 565 static void
 566 e82545_icr_assert(struct e82545_softc *sc, uint32_t bits)
 567 {
 568         uint32_t new;
 569
 570         DPRINTF("icr assert: 0x%x\r\n", bits);
 571
 572         /*
 573          * An interrupt is only generated if bits are set that
 574          * aren't already in the ICR, these bits are unmasked,
 575          * and there isn't an interrupt already pending.
 576          */
 577         new = bits & ~sc->esc_ICR & sc->esc_IMS;
 578         sc->esc_ICR |= bits;
 579
 580         if (new == 0) {
 581                 DPRINTF("icr assert: masked %x, ims %x\r\n", new, sc->esc_IMS);
 582         } else if (sc->esc_mevpitr != NULL) {
 583                 DPRINTF("icr assert: throttled %x, ims %x\r\n", new, sc->esc_IMS);
 584         } else if (!sc->esc_irq_asserted) {
 585                 DPRINTF("icr assert: lintr assert %x\r\n", new);
 586                 sc->esc_irq_asserted = 1;
 587                 pci_lintr_assert(sc->esc_pi);
 588                 if (sc->esc_ITR != 0) {
 589                         sc->esc_mevpitr = mevent_add(
 590                             (sc->esc_ITR + 3905) / 3906,  /* 256ns -> 1ms */
 591                             EVF_TIMER, e82545_itr_callback, sc);
 592                 }
 593         }
 594 }
 595
 596 static void
 597 e82545_ims_change(struct e82545_softc *sc, uint32_t bits)
 598 {
 599         uint32_t new;
 600
 601         /*
 602          * Changing the mask may allow previously asserted
 603          * but masked interrupt requests to generate an interrupt.
 604          */
 605         new = bits & sc->esc_ICR & ~sc->esc_IMS;
 606         sc->esc_IMS |= bits;
 607
 608         if (new == 0) {
 609                 DPRINTF("ims change: masked %x, ims %x\r\n", new, sc->esc_IMS);
 610         } else if (sc->esc_mevpitr != NULL) {
 611                 DPRINTF("ims change: throttled %x, ims %x\r\n", new, sc->esc_IMS);
 612         } else if (!sc->esc_irq_asserted) {
 613                 DPRINTF("ims change: lintr assert %x\n\r", new);
 614                 sc->esc_irq_asserted = 1;
 615                 pci_lintr_assert(sc->esc_pi);
 616                 if (sc->esc_ITR != 0) {
 617                         sc->esc_mevpitr = mevent_add(
 618                             (sc->esc_ITR + 3905) / 3906,  /* 256ns -> 1ms */
 619                             EVF_TIMER, e82545_itr_callback, sc);
 620                 }
 621         }
 622 }
 623
 624 static void
 625 e82545_icr_deassert(struct e82545_softc *sc, uint32_t bits)
 626 {
 627
 628         DPRINTF("icr deassert: 0x%x\r\n", bits);
 629         sc->esc_ICR &= ~bits;
 630
 631         /*
 632          * If there are no longer any interrupt sources and there
 633          * was an asserted interrupt, clear it
 634          */
 635         if (sc->esc_irq_asserted && !(sc->esc_ICR & sc->esc_IMS)) {
 636                 DPRINTF("icr deassert: lintr deassert %x\r\n", bits);
 637                 pci_lintr_deassert(sc->esc_pi);
 638                 sc->esc_irq_asserted = 0;
 639         }
 640 }
 641
 642 static void
 643 e82545_intr_write(struct e82545_softc *sc, uint32_t offset, uint32_t value)
 644 {
 645
 646         DPRINTF("intr_write: off %x, val %x\n\r", offset, value);
 647
 648         switch (offset) {
 649         case E1000_ICR:
 650                 e82545_icr_deassert(sc, value);
 651                 break;
 652         case E1000_ITR:
 653                 sc->esc_ITR = value;
 654                 break;
 655         case E1000_ICS:
 656                 sc->esc_ICS = value;    /* not used: store for debug */
 657                 e82545_icr_assert(sc, value);
 658                 break;
 659         case E1000_IMS:
 660                 e82545_ims_change(sc, value);
 661                 break;
 662         case E1000_IMC:
 663                 sc->esc_IMC = value;    /* for debug */
 664                 sc->esc_IMS &= ~value;
 665                 // XXX clear interrupts if all ICR bits now masked
 666                 // and interrupt was pending ?
 667                 break;
 668         default:
 669                 break;
 670         }
 671 }
 672
 673 static uint32_t
 674 e82545_intr_read(struct e82545_softc *sc, uint32_t offset)
 675 {
 676         uint32_t retval;
 677
 678         retval = 0;
 679
 680         DPRINTF("intr_read: off %x\n\r", offset);
 681
 682         switch (offset) {
 683         case E1000_ICR:
 684                 retval = sc->esc_ICR;
 685                 sc->esc_ICR = 0;
 686                 e82545_icr_deassert(sc, ~0);
 687                 break;
 688         case E1000_ITR:
 689                 retval = sc->esc_ITR;
 690                 break;
 691         case E1000_ICS:
 692                 /* write-only register */
 693                 break;
 694         case E1000_IMS:
 695                 retval = sc->esc_IMS;
 696                 break;
 697         case E1000_IMC:
 698                 /* write-only register */
 699                 break;
 700         default:
 701                 break;
 702         }
 703
 704         return (retval);
 705 }
 706
 707 static void
 708 e82545_devctl(struct e82545_softc *sc, uint32_t val)
 709 {
 710
 711         sc->esc_CTRL = val & ~E1000_CTRL_RST;
 712
 713         if (val & E1000_CTRL_RST) {
 714                 DPRINTF("e1k: s/w reset, ctl %x\n", val);
 715                 e82545_reset(sc, 1);
 716         }
 717         /* XXX check for phy reset ? */
 718 }
 719
 720 static void
 721 e82545_rx_update_rdba(struct e82545_softc *sc)
 722 {
 723
 724         /* XXX verify desc base/len within phys mem range */
 725         sc->esc_rdba = (uint64_t)sc->esc_RDBAH << 32 |
 726             sc->esc_RDBAL;
 727
 728         /* Cache host mapping of guest descriptor array */
 729         sc->esc_rxdesc = paddr_guest2host(sc->esc_ctx,
 730             sc->esc_rdba, sc->esc_RDLEN);
 731 }
 732
 733 static void
 734 e82545_rx_ctl(struct e82545_softc *sc, uint32_t val)
 735 {
 736         int on;
 737
 738         on = ((val & E1000_RCTL_EN) == E1000_RCTL_EN);
 739
 740         /* Save RCTL after stripping reserved bits 31:27,24,21,14,11:10,0 */
 741         sc->esc_RCTL = val & ~0xF9204c01;
 742
 743         DPRINTF("rx_ctl - %s RCTL %x, val %x\n",
 744                 on ? "on" : "off", sc->esc_RCTL, val);
 745
 746         /* state change requested */
 747         if (on != sc->esc_rx_enabled) {
 748                 if (on) {
 749                         /* Catch disallowed/unimplemented settings */
 750                         //assert(!(val & E1000_RCTL_LBM_TCVR));
 751
 752                         if (sc->esc_RCTL & E1000_RCTL_LBM_TCVR) {
 753                                 sc->esc_rx_loopback = 1;
 754                         } else {
 755                                 sc->esc_rx_loopback = 0;
 756                         }
 757
 758                         e82545_rx_update_rdba(sc);
 759                         e82545_rx_enable(sc);
 760                 } else {
 761                         e82545_rx_disable(sc);
 762                         sc->esc_rx_loopback = 0;
 763                         sc->esc_rdba = 0;
 764                         sc->esc_rxdesc = NULL;
 765                 }
 766         }
 767 }
 768
 769 static void
 770 e82545_tx_update_tdba(struct e82545_softc *sc)
 771 {
 772
 773         /* XXX verify desc base/len within phys mem range */
 774         sc->esc_tdba = (uint64_t)sc->esc_TDBAH << 32 | sc->esc_TDBAL;
 775
 776         /* Cache host mapping of guest descriptor array */
 777         sc->esc_txdesc = paddr_guest2host(sc->esc_ctx, sc->esc_tdba,
 778             sc->esc_TDLEN);
 779 }
 780
 781 static void
 782 e82545_tx_ctl(struct e82545_softc *sc, uint32_t val)
 783 {
 784         int on;
 785
 786         on = ((val & E1000_TCTL_EN) == E1000_TCTL_EN);
 787
 788         /* ignore TCTL_EN settings that don't change state */
 789         if (on == sc->esc_tx_enabled)
 790                 return;
 791
 792         if (on) {
 793                 e82545_tx_update_tdba(sc);
 794                 e82545_tx_enable(sc);
 795         } else {
 796                 e82545_tx_disable(sc);
 797                 sc->esc_tdba = 0;
 798                 sc->esc_txdesc = NULL;
 799         }
 800
 801         /* Save TCTL value after stripping reserved bits 31:25,23,2,0 */
 802         sc->esc_TCTL = val & ~0xFE800005;
 803 }
 804
 805 int
 806 e82545_bufsz(uint32_t rctl)
 807 {
 808
 809         switch (rctl & (E1000_RCTL_BSEX | E1000_RCTL_SZ_256)) {
 810         case (E1000_RCTL_SZ_2048): return (2048);
 811         case (E1000_RCTL_SZ_1024): return (1024);
 812         case (E1000_RCTL_SZ_512): return (512);
 813         case (E1000_RCTL_SZ_256): return (256);
 814         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_16384): return (16384);
 815         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_8192): return (8192);
 816         case (E1000_RCTL_BSEX|E1000_RCTL_SZ_4096): return (4096);
 817         }
 818         return (256);   /* Forbidden value. */
 819 }
 820
 821 static uint8_t dummybuf[2048];
 822
 823 /* XXX one packet at a time until this is debugged */
 824 static void
 825 e82545_tap_callback(int fd, enum ev_type type, void *param)
 826 {
 827         struct e82545_softc *sc = param;
 828         struct e1000_rx_desc *rxd;
 829         struct iovec vec[64];
 830         int left, len, lim, maxpktsz, maxpktdesc, bufsz, i, n, size;
 831         uint32_t cause = 0;
 832         uint16_t *tp, tag, head;
 833
 834         pthread_mutex_lock(&sc->esc_mtx);
 835         DPRINTF("rx_run: head %x, tail %x\r\n", sc->esc_RDH, sc->esc_RDT);
 836
 837         if (!sc->esc_rx_enabled || sc->esc_rx_loopback) {
 838                 DPRINTF("rx disabled (!%d || %d) -- packet(s) dropped\r\n",
 839                     sc->esc_rx_enabled, sc->esc_rx_loopback);
 840                 while (read(sc->esc_tapfd, dummybuf, sizeof(dummybuf)) > 0) {
 841                 }
 842                 goto done1;
 843         }
 844         bufsz = e82545_bufsz(sc->esc_RCTL);
 845         maxpktsz = (sc->esc_RCTL & E1000_RCTL_LPE) ? 16384 : 1522;
 846         maxpktdesc = (maxpktsz + bufsz - 1) / bufsz;
 847         size = sc->esc_RDLEN / 16;
 848         head = sc->esc_RDH;
 849         left = (size + sc->esc_RDT - head) % size;
 850         if (left < maxpktdesc) {
 851                 DPRINTF("rx overflow (%d < %d) -- packet(s) dropped\r\n",
 852                     left, maxpktdesc);
 853                 while (read(sc->esc_tapfd, dummybuf, sizeof(dummybuf)) > 0) {
 854                 }
 855                 goto done1;
 856         }
 857
 858         sc->esc_rx_active = 1;
 859         pthread_mutex_unlock(&sc->esc_mtx);
 860
 861         for (lim = size / 4; lim > 0 && left >= maxpktdesc; lim -= n) {
 862
 863                 /* Grab rx descriptor pointed to by the head pointer */
 864                 for (i = 0; i < maxpktdesc; i++) {
 865                         rxd = &sc->esc_rxdesc[(head + i) % size];
 866                         vec[i].iov_base = paddr_guest2host(sc->esc_ctx,
 867                             rxd->buffer_addr, bufsz);
 868                         vec[i].iov_len = bufsz;
 869                 }
 870                 len = readv(sc->esc_tapfd, vec, maxpktdesc);
 871                 if (len <= 0) {
 872                         DPRINTF("tap: readv() returned %d\n", len);
 873                         goto done;
 874                 }
 875
 876                 /*
 877                  * Adjust the packet length based on whether the CRC needs
 878                  * to be stripped or if the packet is less than the minimum
 879                  * eth packet size.
 880                  */
 881                 if (len < ETHER_MIN_LEN - ETHER_CRC_LEN)
 882                         len = ETHER_MIN_LEN - ETHER_CRC_LEN;
 883                 if (!(sc->esc_RCTL & E1000_RCTL_SECRC))
 884                         len += ETHER_CRC_LEN;
 885                 n = (len + bufsz - 1) / bufsz;
 886
 887                 DPRINTF("packet read %d bytes, %d segs, head %d\r\n",
 888                     len, n, head);
 889
 890                 /* Apply VLAN filter. */
 891                 tp = (uint16_t *)vec[0].iov_base + 6;
 892                 if ((sc->esc_RCTL & E1000_RCTL_VFE) &&
 893                     (ntohs(tp[0]) == sc->esc_VET)) {
 894                         tag = ntohs(tp[1]) & 0x0fff;
 895                         if ((sc->esc_fvlan[tag >> 5] &
 896                             (1 << (tag & 0x1f))) != 0) {
 897                                 DPRINTF("known VLAN %d\r\n", tag);
 898                         } else {
 899                                 DPRINTF("unknown VLAN %d\r\n", tag);
 900                                 n = 0;
 901                                 continue;
 902                         }
 903                 }
 904
 905                 /* Update all consumed descriptors. */
 906                 for (i = 0; i < n - 1; i++) {
 907                         rxd = &sc->esc_rxdesc[(head + i) % size];
 908                         rxd->length = bufsz;
 909                         rxd->csum = 0;
 910                         rxd->errors = 0;
 911                         rxd->special = 0;
 912                         rxd->status = E1000_RXD_STAT_DD;
 913                 }
 914                 rxd = &sc->esc_rxdesc[(head + i) % size];
 915                 rxd->length = len % bufsz;
 916                 rxd->csum = 0;
 917                 rxd->errors = 0;
 918                 rxd->special = 0;
 919                 /* XXX signal no checksum for now */
 920                 rxd->status = E1000_RXD_STAT_PIF | E1000_RXD_STAT_IXSM |
 921                     E1000_RXD_STAT_EOP | E1000_RXD_STAT_DD;
 922
 923                 /* Schedule receive interrupts. */
 924                 if (len <= sc->esc_RSRPD) {
 925                         cause |= E1000_ICR_SRPD | E1000_ICR_RXT0;
 926                 } else {
 927                         /* XXX: RDRT and RADV timers should be here. */
 928                         cause |= E1000_ICR_RXT0;
 929                 }
 930
 931                 head = (head + n) % size;
 932                 left -= n;
 933         }
 934
 935 done:
 936         pthread_mutex_lock(&sc->esc_mtx);
 937         sc->esc_rx_active = 0;
 938         if (sc->esc_rx_enabled == 0)
 939                 pthread_cond_signal(&sc->esc_rx_cond);
 940
 941         sc->esc_RDH = head;
 942         /* Respect E1000_RCTL_RDMTS */
 943         left = (size + sc->esc_RDT - head) % size;
 944         if (left < (size >> (((sc->esc_RCTL >> 8) & 3) + 1)))
 945                 cause |= E1000_ICR_RXDMT0;
 946         /* Assert all accumulated interrupts. */
 947         if (cause != 0)
 948                 e82545_icr_assert(sc, cause);
 949 done1:
 950         DPRINTF("rx_run done: head %x, tail %x\r\n", sc->esc_RDH, sc->esc_RDT);
 951         pthread_mutex_unlock(&sc->esc_mtx);
 952 }
 953
 954 static uint16_t
 955 e82545_carry(uint32_t sum)
 956 {
 957
 958         sum = (sum & 0xFFFF) + (sum >> 16);
 959         if (sum > 0xFFFF)
 960                 sum -= 0xFFFF;
 961         return (sum);
 962 }
 963
 964 static uint16_t
 965 e82545_buf_checksum(uint8_t *buf, int len)
 966 {
 967         int i;
 968         uint32_t sum = 0;
 969
 970         /* Checksum all the pairs of bytes first... */
 971         for (i = 0; i < (len & ~1U); i += 2)
 972                 sum += *((u_int16_t *)(buf + i));
 973
 974         /*
 975          * If there's a single byte left over, checksum it, too.
 976          * Network byte order is big-endian, so the remaining byte is
 977          * the high byte.
 978          */
 979         if (i < len)
 980                 sum += htons(buf[i] << 8);
 981
 982         return (e82545_carry(sum));
 983 }
 984
 985 static uint16_t
 986 e82545_iov_checksum(struct iovec *iov, int iovcnt, int off, int len)
 987 {
 988         int now, odd;
 989         uint32_t sum = 0, s;
 990
 991         /* Skip completely unneeded vectors. */
 992         while (iovcnt > 0 && iov->iov_len <= off && off > 0) {
 993                 off -= iov->iov_len;
 994                 iov++;
 995                 iovcnt--;
 996         }
 997
 998         /* Calculate checksum of requested range. */
 999         odd = 0;
1000         while (len > 0 && iovcnt > 0) {
1001                 now = MIN(len, iov->iov_len - off);
1002                 s = e82545_buf_checksum(iov->iov_base + off, now);
1003                 sum += odd ? (s << 8) : s;
1004                 odd ^= (now & 1);
1005                 len -= now;
1006                 off = 0;
1007                 iov++;
1008                 iovcnt--;
1009         }
1010
1011         return (e82545_carry(sum));
1012 }
1013
1014 /*
1015  * Return the transmit descriptor type.
1016  */
1017 int
1018 e82545_txdesc_type(uint32_t lower)
1019 {
1020         int type;
1021
1022         type = 0;
1023
1024         if (lower & E1000_TXD_CMD_DEXT)
1025                 type = lower & E1000_TXD_MASK;
1026
1027         return (type);
1028 }
1029
1030 static void
1031 e82545_transmit_checksum(struct iovec *iov, int iovcnt, struct ck_info *ck)
1032 {
1033         uint16_t cksum;
1034         int cklen;
1035
1036         DPRINTF("tx cksum: iovcnt/s/off/len %d/%d/%d/%d\r\n",
1037             iovcnt, ck->ck_start, ck->ck_off, ck->ck_len);
1038         cklen = ck->ck_len ? ck->ck_len - ck->ck_start + 1 : INT_MAX;
1039         cksum = e82545_iov_checksum(iov, iovcnt, ck->ck_start, cklen);
1040         *(uint16_t *)((uint8_t *)iov[0].iov_base + ck->ck_off) = ~cksum;
1041 }
1042
1043 static void
1044 e82545_transmit_backend(struct e82545_softc *sc, struct iovec *iov, int iovcnt)
1045 {
1046
1047         if (sc->esc_tapfd == -1)
1048                 return;
1049
1050         (void) writev(sc->esc_tapfd, iov, iovcnt);
1051 }
1052
1053 static void
1054 e82545_transmit_done(struct e82545_softc *sc, uint16_t head, uint16_t tail,
1055     uint16_t dsize, int *tdwb)
1056 {
1057         union e1000_tx_udesc *dsc;
1058
1059         for ( ; head != tail; head = (head + 1) % dsize) {
1060                 dsc = &sc->esc_txdesc[head];
1061                 if (dsc->td.lower.data & E1000_TXD_CMD_RS) {
1062                         dsc->td.upper.data |= E1000_TXD_STAT_DD;
1063                         *tdwb = 1;
1064                 }
1065         }
1066 }
1067
1068 static int
1069 e82545_transmit(struct e82545_softc *sc, uint16_t head, uint16_t tail,
1070     uint16_t dsize, uint16_t *rhead, int *tdwb)
1071 {
1072         uint8_t *hdr, *hdrp;
1073         struct iovec iovb[I82545_MAX_TXSEGS + 2];
1074         struct iovec tiov[I82545_MAX_TXSEGS + 2];
1075         struct e1000_context_desc *cd;
1076         struct ck_info ckinfo[2];
1077         struct iovec *iov;
1078         union  e1000_tx_udesc *dsc;
1079         int desc, dtype, len, ntype, iovcnt, tlen, tcp, tso;
1080         int mss, paylen, seg, tiovcnt, left, now, nleft, nnow, pv, pvoff;
1081         unsigned hdrlen, vlen;
1082         uint32_t tcpsum, tcpseq;
1083         uint16_t ipcs, tcpcs, ipid, ohead;
1084
1085         ckinfo[0].ck_valid = ckinfo[1].ck_valid = 0;
1086         iovcnt = 0;
1087         tlen = 0;
1088         ntype = 0;
1089         tso = 0;
1090         ohead = head;
1091
1092         /* iovb[0/1] may be used for writable copy of headers. */
1093         iov = &iovb[2];
1094
1095         for (desc = 0; ; desc++, head = (head + 1) % dsize) {
1096                 if (head == tail) {
1097                         *rhead = head;
1098                         return (0);
1099                 }
1100                 dsc = &sc->esc_txdesc[head];
1101                 dtype = e82545_txdesc_type(dsc->td.lower.data);
1102
1103                 if (desc == 0) {
1104                         switch (dtype) {
1105                         case E1000_TXD_TYP_C:
1106                                 DPRINTF("tx ctxt desc idx %d: %016jx "
1107                                     "%08x%08x\r\n",
1108                                     head, dsc->td.buffer_addr,
1109                                     dsc->td.upper.data, dsc->td.lower.data);
1110                                 /* Save context and return */
1111                                 sc->esc_txctx = dsc->cd;
1112                                 goto done;
1113                         case E1000_TXD_TYP_L:
1114                                 DPRINTF("tx legacy desc idx %d: %08x%08x\r\n",
1115                                     head, dsc->td.upper.data, dsc->td.lower.data);
1116                                 /*
1117                                  * legacy cksum start valid in first descriptor
1118                                  */
1119                                 ntype = dtype;
1120                                 ckinfo[0].ck_start = dsc->td.upper.fields.css;
1121                                 break;
1122                         case E1000_TXD_TYP_D:
1123                                 DPRINTF("tx data desc idx %d: %08x%08x\r\n",
1124                                     head, dsc->td.upper.data, dsc->td.lower.data);
1125                                 ntype = dtype;
1126                                 break;
1127                         default:
1128                                 break;
1129                         }
1130                 } else {
1131                         /* Descriptor type must be consistent */
1132                         assert(dtype == ntype);
1133                         DPRINTF("tx next desc idx %d: %08x%08x\r\n",
1134                             head, dsc->td.upper.data, dsc->td.lower.data);
1135                 }
1136
1137                 len = (dtype == E1000_TXD_TYP_L) ? dsc->td.lower.flags.length :
1138                     dsc->dd.lower.data & 0xFFFFF;
1139
1140                 if (len > 0) {
1141                         /* Strip checksum supplied by guest. */
1142                         if ((dsc->td.lower.data & E1000_TXD_CMD_EOP) != 0 &&
1143                             (dsc->td.lower.data & E1000_TXD_CMD_IFCS) == 0)
1144                                 len -= 2;
1145                         tlen += len;
1146                         if (iovcnt < I82545_MAX_TXSEGS) {
1147                                 iov[iovcnt].iov_base = paddr_guest2host(
1148                                     sc->esc_ctx, dsc->td.buffer_addr, len);
1149                                 iov[iovcnt].iov_len = len;
1150                         }
1151                         iovcnt++;
1152                 }
1153
1154                 /*
1155                  * Pull out info that is valid in the final descriptor
1156                  * and exit descriptor loop.
1157                  */
1158                 if (dsc->td.lower.data & E1000_TXD_CMD_EOP) {
1159                         if (dtype == E1000_TXD_TYP_L) {
1160                                 if (dsc->td.lower.data & E1000_TXD_CMD_IC) {
1161                                         ckinfo[0].ck_valid = 1;
1162                                         ckinfo[0].ck_off =
1163                                             dsc->td.lower.flags.cso;
1164                                         ckinfo[0].ck_len = 0;
1165                                 }
1166                         } else {
1167                                 cd = &sc->esc_txctx;
1168                                 if (dsc->dd.lower.data & E1000_TXD_CMD_TSE)
1169                                         tso = 1;
1170                                 if (dsc->dd.upper.fields.popts &
1171                                     E1000_TXD_POPTS_IXSM)
1172                                         ckinfo[0].ck_valid = 1;
1173                                 if (dsc->dd.upper.fields.popts &
1174                                     E1000_TXD_POPTS_IXSM || tso) {
1175                                         ckinfo[0].ck_start =
1176                                             cd->lower_setup.ip_fields.ipcss;
1177                                         ckinfo[0].ck_off =
1178                                             cd->lower_setup.ip_fields.ipcso;
1179                                         ckinfo[0].ck_len =
1180                                             cd->lower_setup.ip_fields.ipcse;
1181                                 }
1182                                 if (dsc->dd.upper.fields.popts &
1183                                     E1000_TXD_POPTS_TXSM)
1184                                         ckinfo[1].ck_valid = 1;
1185                                 if (dsc->dd.upper.fields.popts &
1186                                     E1000_TXD_POPTS_TXSM || tso) {
1187                                         ckinfo[1].ck_start =
1188                                             cd->upper_setup.tcp_fields.tucss;
1189                                         ckinfo[1].ck_off =
1190                                             cd->upper_setup.tcp_fields.tucso;
1191                                         ckinfo[1].ck_len =
1192                                             cd->upper_setup.tcp_fields.tucse;
1193                                 }
1194                         }
1195                         break;
1196                 }
1197         }
1198
1199         if (iovcnt > I82545_MAX_TXSEGS) {
1200                 WPRINTF("tx too many descriptors (%d > %d) -- dropped\r\n",
1201                     iovcnt, I82545_MAX_TXSEGS);
1202                 goto done;
1203         }
1204
1205         hdrlen = vlen = 0;
1206         /* Estimate writable space for VLAN header insertion. */
1207         if ((sc->esc_CTRL & E1000_CTRL_VME) &&
1208             (dsc->td.lower.data & E1000_TXD_CMD_VLE)) {
1209                 hdrlen = ETHER_ADDR_LEN*2;
1210                 vlen = ETHER_VLAN_ENCAP_LEN;
1211         }
1212         if (!tso) {
1213                 /* Estimate required writable space for checksums. */
1214                 if (ckinfo[0].ck_valid)
1215                         hdrlen = MAX(hdrlen, ckinfo[0].ck_off + 2);
1216                 if (ckinfo[1].ck_valid)
1217                         hdrlen = MAX(hdrlen, ckinfo[1].ck_off + 2);
1218                 /* Round up writable space to the first vector. */
1219                 if (hdrlen != 0 && iov[0].iov_len > hdrlen &&
1220                     iov[0].iov_len < hdrlen + 100)
1221                         hdrlen = iov[0].iov_len;
1222         } else {
1223                 /* In case of TSO header length provided by software. */
1224                 hdrlen = sc->esc_txctx.tcp_seg_setup.fields.hdr_len;
1225
1226                 /*
1227                  * Cap the header length at 240 based on 7.2.4.5 of
1228                  * the Intel 82576EB (Rev 2.63) datasheet.
1229                  */
1230                 if (hdrlen > 240) {
1231                         WPRINTF("TSO hdrlen too large: %d\r\n", hdrlen);
1232                         goto done;
1233                 }
1234
1235                 /*
1236                  * If VLAN insertion is requested, ensure the header
1237                  * at least holds the amount of data copied during
1238                  * VLAN insertion below.
1239                  *
1240                  * XXX: Realistic packets will include a full Ethernet
1241                  * header before the IP header at ckinfo[0].ck_start,
1242                  * but this check is sufficient to prevent
1243                  * out-of-bounds access below.
1244                  */
1245                 if (vlen != 0 && hdrlen < ETHER_ADDR_LEN*2) {
1246                         WPRINTF("TSO hdrlen too small for vlan insertion "
1247                             "(%d vs %d) -- dropped\r\n", hdrlen,
1248                             ETHER_ADDR_LEN*2);
1249                         goto done;
1250                 }
1251
1252                 /*
1253                  * Ensure that the header length covers the used fields
1254                  * in the IP and TCP headers as well as the IP and TCP
1255                  * checksums.  The following fields are accessed below:
1256                  *
1257                  * Header | Field | Offset | Length
1258                  * -------+-------+--------+-------
1259                  * IPv4   | len   | 2      | 2
1260                  * IPv4   | ID    | 4      | 2
1261                  * IPv6   | len   | 4      | 2
1262                  * TCP    | seq # | 4      | 4
1263                  * TCP    | flags | 13     | 1
1264                  * UDP    | len   | 4      | 4
1265                  */
1266                 if (hdrlen < ckinfo[0].ck_start + 6 ||
1267                     hdrlen < ckinfo[0].ck_off + 2) {
1268                         WPRINTF("TSO hdrlen too small for IP fields (%d) "
1269                             "-- dropped\r\n", hdrlen);
1270                         goto done;
1271                 }
1272                 if (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_TCP) {
1273                         if (hdrlen < ckinfo[1].ck_start + 14 ||
1274                             (ckinfo[1].ck_valid &&
1275                             hdrlen < ckinfo[1].ck_off + 2)) {
1276                                 WPRINTF("TSO hdrlen too small for TCP fields "
1277                                     "(%d) -- dropped\r\n", hdrlen);
1278                                 goto done;
1279                         }
1280                 } else {
1281                         if (hdrlen < ckinfo[1].ck_start + 8) {
1282                                 WPRINTF("TSO hdrlen too small for UDP fields "
1283                                     "(%d) -- dropped\r\n", hdrlen);
1284                                 goto done;
1285                         }
1286                 }
1287         }
1288
1289         /* Allocate, fill and prepend writable header vector. */
1290         if (hdrlen != 0) {
1291                 hdr = __builtin_alloca(hdrlen + vlen);
1292                 hdr += vlen;
1293                 for (left = hdrlen, hdrp = hdr; left > 0;
1294                     left -= now, hdrp += now) {
1295                         now = MIN(left, iov->iov_len);
1296                         memcpy(hdrp, iov->iov_base, now);
1297                         iov->iov_base += now;
1298                         iov->iov_len -= now;
1299                         if (iov->iov_len == 0) {
1300                                 iov++;
1301                                 iovcnt--;
1302                         }
1303                 }
1304                 iov--;
1305                 iovcnt++;
1306                 iov->iov_base = hdr;
1307                 iov->iov_len = hdrlen;
1308         } else
1309                 hdr = NULL;
1310
1311         /* Insert VLAN tag. */
1312         if (vlen != 0) {
1313                 hdr -= ETHER_VLAN_ENCAP_LEN;
1314                 memmove(hdr, hdr + ETHER_VLAN_ENCAP_LEN, ETHER_ADDR_LEN*2);
1315                 hdrlen += ETHER_VLAN_ENCAP_LEN;
1316                 hdr[ETHER_ADDR_LEN*2 + 0] = sc->esc_VET >> 8;
1317                 hdr[ETHER_ADDR_LEN*2 + 1] = sc->esc_VET & 0xff;
1318                 hdr[ETHER_ADDR_LEN*2 + 2] = dsc->td.upper.fields.special >> 8;
1319                 hdr[ETHER_ADDR_LEN*2 + 3] = dsc->td.upper.fields.special & 0xff;
1320                 iov->iov_base = hdr;
1321                 iov->iov_len += ETHER_VLAN_ENCAP_LEN;
1322                 /* Correct checksum offsets after VLAN tag insertion. */
1323                 ckinfo[0].ck_start += ETHER_VLAN_ENCAP_LEN;
1324                 ckinfo[0].ck_off += ETHER_VLAN_ENCAP_LEN;
1325                 if (ckinfo[0].ck_len != 0)
1326                         ckinfo[0].ck_len += ETHER_VLAN_ENCAP_LEN;
1327                 ckinfo[1].ck_start += ETHER_VLAN_ENCAP_LEN;
1328                 ckinfo[1].ck_off += ETHER_VLAN_ENCAP_LEN;
1329                 if (ckinfo[1].ck_len != 0)
1330                         ckinfo[1].ck_len += ETHER_VLAN_ENCAP_LEN;
1331         }
1332
1333         /* Simple non-TSO case. */
1334         if (!tso) {
1335                 /* Calculate checksums and transmit. */
1336                 if (ckinfo[0].ck_valid)
1337                         e82545_transmit_checksum(iov, iovcnt, &ckinfo[0]);
1338                 if (ckinfo[1].ck_valid)
1339                         e82545_transmit_checksum(iov, iovcnt, &ckinfo[1]);
1340                 e82545_transmit_backend(sc, iov, iovcnt);
1341                 goto done;
1342         }
1343
1344         /* Doing TSO. */
1345         tcp = (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_TCP) != 0;
1346         mss = sc->esc_txctx.tcp_seg_setup.fields.mss;
1347         paylen = (sc->esc_txctx.cmd_and_length & 0x000fffff);
1348         DPRINTF("tx %s segmentation offload %d+%d/%d bytes %d iovs\r\n",
1349             tcp ? "TCP" : "UDP", hdrlen, paylen, mss, iovcnt);
1350         ipid = ntohs(*(uint16_t *)&hdr[ckinfo[0].ck_start + 4]);
1351         tcpseq = 0;
1352         if (tcp)
1353                 tcpseq = ntohl(*(uint32_t *)&hdr[ckinfo[1].ck_start + 4]);
1354         ipcs = *(uint16_t *)&hdr[ckinfo[0].ck_off];
1355         tcpcs = 0;
1356         if (ckinfo[1].ck_valid) /* Save partial pseudo-header checksum. */
1357                 tcpcs = *(uint16_t *)&hdr[ckinfo[1].ck_off];
1358         pv = 1;
1359         pvoff = 0;
1360         for (seg = 0, left = paylen; left > 0; seg++, left -= now) {
1361                 now = MIN(left, mss);
1362
1363                 /* Construct IOVs for the segment. */
1364                 /* Include whole original header. */
1365                 tiov[0].iov_base = hdr;
1366                 tiov[0].iov_len = hdrlen;
1367                 tiovcnt = 1;
1368                 /* Include respective part of payload IOV. */
1369                 for (nleft = now; pv < iovcnt && nleft > 0; nleft -= nnow) {
1370                         nnow = MIN(nleft, iov[pv].iov_len - pvoff);
1371                         tiov[tiovcnt].iov_base = iov[pv].iov_base + pvoff;
1372                         tiov[tiovcnt++].iov_len = nnow;
1373                         if (pvoff + nnow == iov[pv].iov_len) {
1374                                 pv++;
1375                                 pvoff = 0;
1376                         } else
1377                                 pvoff += nnow;
1378                 }
1379                 DPRINTF("tx segment %d %d+%d bytes %d iovs\r\n",
1380                     seg, hdrlen, now, tiovcnt);
1381
1382                 /* Update IP header. */
1383                 if (sc->esc_txctx.cmd_and_length & E1000_TXD_CMD_IP) {
1384                         /* IPv4 -- set length and ID */
1385                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 2] =
1386                             htons(hdrlen - ckinfo[0].ck_start + now);
1387                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 4] =
1388                             htons(ipid + seg);
1389                 } else {
1390                         /* IPv6 -- set length */
1391                         *(uint16_t *)&hdr[ckinfo[0].ck_start + 4] =
1392                             htons(hdrlen - ckinfo[0].ck_start - 40 +
1393                                   now);
1394                 }
1395
1396                 /* Update pseudo-header checksum. */
1397                 tcpsum = tcpcs;
1398                 tcpsum += htons(hdrlen - ckinfo[1].ck_start + now);
1399
1400                 /* Update TCP/UDP headers. */
1401                 if (tcp) {
1402                         /* Update sequence number and FIN/PUSH flags. */
1403                         *(uint32_t *)&hdr[ckinfo[1].ck_start + 4] =
1404                             htonl(tcpseq + paylen - left);
1405                         if (now < left) {
1406                                 hdr[ckinfo[1].ck_start + 13] &=
1407                                     ~(TH_FIN | TH_PUSH);
1408                         }
1409                 } else {
1410                         /* Update payload length. */
1411                         *(uint32_t *)&hdr[ckinfo[1].ck_start + 4] =
1412                             hdrlen - ckinfo[1].ck_start + now;
1413                 }
1414
1415                 /* Calculate checksums and transmit. */
1416                 if (ckinfo[0].ck_valid) {
1417                         *(uint16_t *)&hdr[ckinfo[0].ck_off] = ipcs;
1418                         e82545_transmit_checksum(tiov, tiovcnt, &ckinfo[0]);
1419                 }
1420                 if (ckinfo[1].ck_valid) {
1421                         *(uint16_t *)&hdr[ckinfo[1].ck_off] =
1422                             e82545_carry(tcpsum);
1423                         e82545_transmit_checksum(tiov, tiovcnt, &ckinfo[1]);
1424                 }
1425                 e82545_transmit_backend(sc, tiov, tiovcnt);
1426         }
1427
1428 done:
1429         head = (head + 1) % dsize;
1430         e82545_transmit_done(sc, ohead, head, dsize, tdwb);
1431
1432         *rhead = head;
1433         return (desc + 1);
1434 }
1435
1436 static void
1437 e82545_tx_run(struct e82545_softc *sc)
1438 {
1439         uint32_t cause;
1440         uint16_t head, rhead, tail, size;
1441         int lim, tdwb, sent;
1442
1443         head = sc->esc_TDH;
1444         tail = sc->esc_TDT;
1445         size = sc->esc_TDLEN / 16;
1446         DPRINTF("tx_run: head %x, rhead %x, tail %x\r\n",
1447             sc->esc_TDH, sc->esc_TDHr, sc->esc_TDT);
1448
1449         pthread_mutex_unlock(&sc->esc_mtx);
1450         rhead = head;
1451         tdwb = 0;
1452         for (lim = size / 4; sc->esc_tx_enabled && lim > 0; lim -= sent) {
1453                 sent = e82545_transmit(sc, head, tail, size, &rhead, &tdwb);
1454                 if (sent == 0)
1455                         break;
1456                 head = rhead;
1457         }
1458         pthread_mutex_lock(&sc->esc_mtx);
1459
1460         sc->esc_TDH = head;
1461         sc->esc_TDHr = rhead;
1462         cause = 0;
1463         if (tdwb)
1464                 cause |= E1000_ICR_TXDW;
1465         if (lim != size / 4 && sc->esc_TDH == sc->esc_TDT)
1466                 cause |= E1000_ICR_TXQE;
1467         if (cause)
1468                 e82545_icr_assert(sc, cause);
1469
1470         DPRINTF("tx_run done: head %x, rhead %x, tail %x\r\n",
1471             sc->esc_TDH, sc->esc_TDHr, sc->esc_TDT);
1472 }
1473
1474 static _Noreturn void *
1475 e82545_tx_thread(void *param)
1476 {
1477         struct e82545_softc *sc = param;
1478
1479         pthread_mutex_lock(&sc->esc_mtx);
1480         for (;;) {
1481                 while (!sc->esc_tx_enabled || sc->esc_TDHr == sc->esc_TDT) {
1482                         if (sc->esc_tx_enabled && sc->esc_TDHr != sc->esc_TDT)
1483                                 break;
1484                         sc->esc_tx_active = 0;
1485                         if (sc->esc_tx_enabled == 0)
1486                                 pthread_cond_signal(&sc->esc_tx_cond);
1487                         pthread_cond_wait(&sc->esc_tx_cond, &sc->esc_mtx);
1488                 }
1489                 sc->esc_tx_active = 1;
1490
1491                 /* Process some tx descriptors.  Lock dropped inside. */
1492                 e82545_tx_run(sc);
1493         }
1494 }
1495
1496 static void
1497 e82545_tx_start(struct e82545_softc *sc)
1498 {
1499
1500         if (sc->esc_tx_active == 0)
1501                 pthread_cond_signal(&sc->esc_tx_cond);
1502 }
1503
1504 static void
1505 e82545_tx_enable(struct e82545_softc *sc)
1506 {
1507
1508         sc->esc_tx_enabled = 1;
1509 }
1510
1511 static void
1512 e82545_tx_disable(struct e82545_softc *sc)
1513 {
1514
1515         sc->esc_tx_enabled = 0;
1516         while (sc->esc_tx_active)
1517                 pthread_cond_wait(&sc->esc_tx_cond, &sc->esc_mtx);
1518 }
1519
1520 static void
1521 e82545_rx_enable(struct e82545_softc *sc)
1522 {
1523
1524         sc->esc_rx_enabled = 1;
1525 }
1526
1527 static void
1528 e82545_rx_disable(struct e82545_softc *sc)
1529 {
1530
1531         sc->esc_rx_enabled = 0;
1532         while (sc->esc_rx_active)
1533                 pthread_cond_wait(&sc->esc_rx_cond, &sc->esc_mtx);
1534 }
1535
1536 static void
1537 e82545_write_ra(struct e82545_softc *sc, int reg, uint32_t wval)
1538 {
1539         struct eth_uni *eu;
1540         int idx;
1541
1542         idx = reg >> 1;
1543         assert(idx < 15);
1544
1545         eu = &sc->esc_uni[idx];
1546
1547         if (reg & 0x1) {
1548                 /* RAH */
1549                 eu->eu_valid = ((wval & E1000_RAH_AV) == E1000_RAH_AV);
1550                 eu->eu_addrsel = (wval >> 16) & 0x3;
1551                 eu->eu_eth.octet[5] = wval >> 8;
1552                 eu->eu_eth.octet[4] = wval;
1553         } else {
1554                 /* RAL */
1555                 eu->eu_eth.octet[3] = wval >> 24;
1556                 eu->eu_eth.octet[2] = wval >> 16;
1557                 eu->eu_eth.octet[1] = wval >> 8;
1558                 eu->eu_eth.octet[0] = wval;
1559         }
1560 }
1561
1562 static uint32_t
1563 e82545_read_ra(struct e82545_softc *sc, int reg)
1564 {
1565         struct eth_uni *eu;
1566         uint32_t retval;
1567         int idx;
1568
1569         idx = reg >> 1;
1570         assert(idx < 15);
1571
1572         eu = &sc->esc_uni[idx];
1573
1574         if (reg & 0x1) {
1575                 /* RAH */
1576                 retval = (eu->eu_valid << 31) |
1577                          (eu->eu_addrsel << 16) |
1578                          (eu->eu_eth.octet[5] << 8) |
1579                          eu->eu_eth.octet[4];
1580         } else {
1581                 /* RAL */
1582                 retval = (eu->eu_eth.octet[3] << 24) |
1583                          (eu->eu_eth.octet[2] << 16) |
1584                          (eu->eu_eth.octet[1] << 8) |
1585                          eu->eu_eth.octet[0];
1586         }
1587
1588         return (retval);
1589 }
1590
1591 static void
1592 e82545_write_register(struct e82545_softc *sc, uint32_t offset, uint32_t value)
1593 {
1594         int ridx;
1595
1596         if (offset & 0x3) {
1597                 DPRINTF("Unaligned register write offset:0x%x value:0x%x\r\n", offset, value);
1598                 return;
1599         }
1600         DPRINTF("Register write: 0x%x value: 0x%x\r\n", offset, value);
1601
1602         switch (offset) {
1603         case E1000_CTRL:
1604         case E1000_CTRL_DUP:
1605                 e82545_devctl(sc, value);
1606                 break;
1607         case E1000_FCAL:
1608                 sc->esc_FCAL = value;
1609                 break;
1610         case E1000_FCAH:
1611                 sc->esc_FCAH = value & ~0xFFFF0000;
1612                 break;
1613         case E1000_FCT:
1614                 sc->esc_FCT = value & ~0xFFFF0000;
1615                 break;
1616         case E1000_VET:
1617                 sc->esc_VET = value & ~0xFFFF0000;
1618                 break;
1619         case E1000_FCTTV:
1620                 sc->esc_FCTTV = value & ~0xFFFF0000;
1621                 break;
1622         case E1000_LEDCTL:
1623                 sc->esc_LEDCTL = value & ~0x30303000;
1624                 break;
1625         case E1000_PBA:
1626                 sc->esc_PBA = value & 0x0000FF80;
1627                 break;
1628         case E1000_ICR:
1629         case E1000_ITR:
1630         case E1000_ICS:
1631         case E1000_IMS:
1632         case E1000_IMC:
1633                 e82545_intr_write(sc, offset, value);
1634                 break;
1635         case E1000_RCTL:
1636                 e82545_rx_ctl(sc, value);
1637                 break;
1638         case E1000_FCRTL:
1639                 sc->esc_FCRTL = value & ~0xFFFF0007;
1640                 break;
1641         case E1000_FCRTH:
1642                 sc->esc_FCRTH = value & ~0xFFFF0007;
1643                 break;
1644         case E1000_RDBAL(0):
1645                 sc->esc_RDBAL = value & ~0xF;
1646                 if (sc->esc_rx_enabled) {
1647                         /* Apparently legal: update cached address */
1648                         e82545_rx_update_rdba(sc);
1649                 }
1650                 break;
1651         case E1000_RDBAH(0):
1652                 assert(!sc->esc_rx_enabled);
1653                 sc->esc_RDBAH = value;
1654                 break;
1655         case E1000_RDLEN(0):
1656                 assert(!sc->esc_rx_enabled);
1657                 sc->esc_RDLEN = value & ~0xFFF0007F;
1658                 break;
1659         case E1000_RDH(0):
1660                 /* XXX should only ever be zero ? Range check ? */
1661                 sc->esc_RDH = value;
1662                 break;
1663         case E1000_RDT(0):
1664                 /* XXX if this opens up the rx ring, do something ? */
1665                 sc->esc_RDT = value;
1666                 break;
1667         case E1000_RDTR:
1668                 /* ignore FPD bit 31 */
1669                 sc->esc_RDTR = value & ~0xFFFF0000;
1670                 break;
1671         case E1000_RXDCTL(0):
1672                 sc->esc_RXDCTL = value & ~0xFEC0C0C0;
1673                 break;
1674         case E1000_RADV:
1675                 sc->esc_RADV = value & ~0xFFFF0000;
1676                 break;
1677         case E1000_RSRPD:
1678                 sc->esc_RSRPD = value & ~0xFFFFF000;
1679                 break;
1680         case E1000_RXCSUM:
1681                 sc->esc_RXCSUM = value & ~0xFFFFF800;
1682                 break;
1683         case E1000_TXCW:
1684                 sc->esc_TXCW = value & ~0x3FFF0000;
1685                 break;
1686         case E1000_TCTL:
1687                 e82545_tx_ctl(sc, value);
1688                 break;
1689         case E1000_TIPG:
1690                 sc->esc_TIPG = value;
1691                 break;
1692         case E1000_AIT:
1693                 sc->esc_AIT = value;
1694                 break;
1695         case E1000_TDBAL(0):
1696                 sc->esc_TDBAL = value & ~0xF;
1697                 if (sc->esc_tx_enabled) {
1698                         /* Apparently legal */
1699                         e82545_tx_update_tdba(sc);
1700                 }
1701                 break;
1702         case E1000_TDBAH(0):
1703                 //assert(!sc->esc_tx_enabled);
1704                 sc->esc_TDBAH = value;
1705                 break;
1706         case E1000_TDLEN(0):
1707                 //assert(!sc->esc_tx_enabled);
1708                 sc->esc_TDLEN = value & ~0xFFF0007F;
1709                 break;
1710         case E1000_TDH(0):
1711                 //assert(!sc->esc_tx_enabled);
1712                 /* XXX should only ever be zero ? Range check ? */
1713                 sc->esc_TDHr = sc->esc_TDH = value;
1714                 break;
1715         case E1000_TDT(0):
1716                 /* XXX range check ? */
1717                 sc->esc_TDT = value;
1718                 if (sc->esc_tx_enabled)
1719                         e82545_tx_start(sc);
1720                 break;
1721         case E1000_TIDV:
1722                 sc->esc_TIDV = value & ~0xFFFF0000;
1723                 break;
1724         case E1000_TXDCTL(0):
1725                 //assert(!sc->esc_tx_enabled);
1726                 sc->esc_TXDCTL = value & ~0xC0C0C0;
1727                 break;
1728         case E1000_TADV:
1729                 sc->esc_TADV = value & ~0xFFFF0000;
1730                 break;
1731         case E1000_RAL(0) ... E1000_RAH(15):
1732                 /* convert to u32 offset */
1733                 ridx = (offset - E1000_RAL(0)) >> 2;
1734                 e82545_write_ra(sc, ridx, value);
1735                 break;
1736         case E1000_MTA ... (E1000_MTA + (127*4)):
1737                 sc->esc_fmcast[(offset - E1000_MTA) >> 2] = value;
1738                 break;
1739         case E1000_VFTA ... (E1000_VFTA + (127*4)):
1740                 sc->esc_fvlan[(offset - E1000_VFTA) >> 2] = value;
1741                 break;
1742         case E1000_EECD:
1743         {
1744                 //DPRINTF("EECD write 0x%x -> 0x%x\r\n", sc->eeprom_control, value);
1745                 /* edge triggered low->high */
1746                 uint32_t eecd_strobe = ((sc->eeprom_control & E1000_EECD_SK) ?
1747                         0 : (value & E1000_EECD_SK));
1748                 uint32_t eecd_mask = (E1000_EECD_SK|E1000_EECD_CS|
1749                                         E1000_EECD_DI|E1000_EECD_REQ);
1750                 sc->eeprom_control &= ~eecd_mask;
1751                 sc->eeprom_control |= (value & eecd_mask);
1752                 /* grant/revoke immediately */
1753                 if (value & E1000_EECD_REQ) {
1754                         sc->eeprom_control |= E1000_EECD_GNT;
1755                 } else {
1756                         sc->eeprom_control &= ~E1000_EECD_GNT;
1757                 }
1758                 if (eecd_strobe && (sc->eeprom_control & E1000_EECD_CS)) {
1759                         e82545_eecd_strobe(sc);
1760                 }
1761                 return;
1762         }
1763         case E1000_MDIC:
1764         {
1765                 uint8_t reg_addr = (uint8_t)((value & E1000_MDIC_REG_MASK) >>
1766                                                 E1000_MDIC_REG_SHIFT);
1767                 uint8_t phy_addr = (uint8_t)((value & E1000_MDIC_PHY_MASK) >>
1768                                                 E1000_MDIC_PHY_SHIFT);
1769                 sc->mdi_control =
1770                         (value & ~(E1000_MDIC_ERROR|E1000_MDIC_DEST));
1771                 if ((value & E1000_MDIC_READY) != 0) {
1772                         DPRINTF("Incorrect MDIC ready bit: 0x%x\r\n", value);
1773                         return;
1774                 }
1775                 switch (value & E82545_MDIC_OP_MASK) {
1776                 case E1000_MDIC_OP_READ:
1777                         sc->mdi_control &= ~E82545_MDIC_DATA_MASK;
1778                         sc->mdi_control |= e82545_read_mdi(sc, reg_addr, phy_addr);
1779                         break;
1780                 case E1000_MDIC_OP_WRITE:
1781                         e82545_write_mdi(sc, reg_addr, phy_addr,
1782                                 value & E82545_MDIC_DATA_MASK);
1783                         break;
1784                 default:
1785                         DPRINTF("Unknown MDIC op: 0x%x\r\n", value);
1786                         return;
1787                 }
1788                 /* TODO: barrier? */
1789                 sc->mdi_control |= E1000_MDIC_READY;
1790                 if (value & E82545_MDIC_IE) {
1791                         // TODO: generate interrupt
1792                 }
1793                 return;
1794         }
1795         case E1000_MANC:
1796         case E1000_STATUS:
1797                 return;
1798         default:
1799                 DPRINTF("Unknown write register: 0x%x value:%x\r\n", offset, value);
1800                 return;
1801         }
1802 }
1803
1804 static uint32_t
1805 e82545_read_register(struct e82545_softc *sc, uint32_t offset)
1806 {
1807         uint32_t retval;
1808         int ridx;
1809
1810         if (offset & 0x3) {
1811                 DPRINTF("Unaligned register read offset:0x%x\r\n", offset);
1812                 return 0;
1813         }
1814
1815         DPRINTF("Register read: 0x%x\r\n", offset);
1816
1817         switch (offset) {
1818         case E1000_CTRL:
1819                 retval = sc->esc_CTRL;
1820                 break;
1821         case E1000_STATUS:
1822                 retval = E1000_STATUS_FD | E1000_STATUS_LU |
1823                     E1000_STATUS_SPEED_1000;
1824                 break;
1825         case E1000_FCAL:
1826                 retval = sc->esc_FCAL;
1827                 break;
1828         case E1000_FCAH:
1829                 retval = sc->esc_FCAH;
1830                 break;
1831         case E1000_FCT:
1832                 retval = sc->esc_FCT;
1833                 break;
1834         case E1000_VET:
1835                 retval = sc->esc_VET;
1836                 break;
1837         case E1000_FCTTV:
1838                 retval = sc->esc_FCTTV;
1839                 break;
1840         case E1000_LEDCTL:
1841                 retval = sc->esc_LEDCTL;
1842                 break;
1843         case E1000_PBA:
1844                 retval = sc->esc_PBA;
1845                 break;
1846         case E1000_ICR:
1847         case E1000_ITR:
1848         case E1000_ICS:
1849         case E1000_IMS:
1850         case E1000_IMC:
1851                 retval = e82545_intr_read(sc, offset);
1852                 break;
1853         case E1000_RCTL:
1854                 retval = sc->esc_RCTL;
1855                 break;
1856         case E1000_FCRTL:
1857                 retval = sc->esc_FCRTL;
1858                 break;
1859         case E1000_FCRTH:
1860                 retval = sc->esc_FCRTH;
1861                 break;
1862         case E1000_RDBAL(0):
1863                 retval = sc->esc_RDBAL;
1864                 break;
1865         case E1000_RDBAH(0):
1866                 retval = sc->esc_RDBAH;
1867                 break;
1868         case E1000_RDLEN(0):
1869                 retval = sc->esc_RDLEN;
1870                 break;
1871         case E1000_RDH(0):
1872                 retval = sc->esc_RDH;
1873                 break;
1874         case E1000_RDT(0):
1875                 retval = sc->esc_RDT;
1876                 break;
1877         case E1000_RDTR:
1878                 retval = sc->esc_RDTR;
1879                 break;
1880         case E1000_RXDCTL(0):
1881                 retval = sc->esc_RXDCTL;
1882                 break;
1883         case E1000_RADV:
1884                 retval = sc->esc_RADV;
1885                 break;
1886         case E1000_RSRPD:
1887                 retval = sc->esc_RSRPD;
1888                 break;
1889         case E1000_RXCSUM:
1890                 retval = sc->esc_RXCSUM;
1891                 break;
1892         case E1000_TXCW:
1893                 retval = sc->esc_TXCW;
1894                 break;
1895         case E1000_TCTL:
1896                 retval = sc->esc_TCTL;
1897                 break;
1898         case E1000_TIPG:
1899                 retval = sc->esc_TIPG;
1900                 break;
1901         case E1000_AIT:
1902                 retval = sc->esc_AIT;
1903                 break;
1904         case E1000_TDBAL(0):
1905                 retval = sc->esc_TDBAL;
1906                 break;
1907         case E1000_TDBAH(0):
1908                 retval = sc->esc_TDBAH;
1909                 break;
1910         case E1000_TDLEN(0):
1911                 retval = sc->esc_TDLEN;
1912                 break;
1913         case E1000_TDH(0):
1914                 retval = sc->esc_TDH;
1915                 break;
1916         case E1000_TDT(0):
1917                 retval = sc->esc_TDT;
1918                 break;
1919         case E1000_TIDV:
1920                 retval = sc->esc_TIDV;
1921                 break;
1922         case E1000_TXDCTL(0):
1923                 retval = sc->esc_TXDCTL;
1924                 break;
1925         case E1000_TADV:
1926                 retval = sc->esc_TADV;
1927                 break;
1928         case E1000_RAL(0) ... E1000_RAH(15):
1929                 /* convert to u32 offset */
1930                 ridx = (offset - E1000_RAL(0)) >> 2;
1931                 retval = e82545_read_ra(sc, ridx);
1932                 break;
1933         case E1000_MTA ... (E1000_MTA + (127*4)):
1934                 retval = sc->esc_fmcast[(offset - E1000_MTA) >> 2];
1935                 break;
1936         case E1000_VFTA ... (E1000_VFTA + (127*4)):
1937                 retval = sc->esc_fvlan[(offset - E1000_VFTA) >> 2];
1938                 break;
1939         case E1000_EECD:
1940                 //DPRINTF("EECD read %x\r\n", sc->eeprom_control);
1941                 retval = sc->eeprom_control;
1942                 break;
1943         case E1000_MDIC:
1944                 retval = sc->mdi_control;
1945                 break;
1946         case E1000_MANC:
1947                 retval = 0;
1948                 break;
1949         /* stats that we emulate. */
1950         case E1000_MPC:
1951                 retval = sc->missed_pkt_count;
1952                 break;
1953         case E1000_PRC64:
1954                 retval = sc->pkt_rx_by_size[0];
1955                 break;
1956         case E1000_PRC127:
1957                 retval = sc->pkt_rx_by_size[1];
1958                 break;
1959         case E1000_PRC255:
1960                 retval = sc->pkt_rx_by_size[2];
1961                 break;
1962         case E1000_PRC511:
1963                 retval = sc->pkt_rx_by_size[3];
1964                 break;
1965         case E1000_PRC1023:
1966                 retval = sc->pkt_rx_by_size[4];
1967                 break;
1968         case E1000_PRC1522:
1969                 retval = sc->pkt_rx_by_size[5];
1970                 break;
1971         case E1000_GPRC:
1972                 retval = sc->good_pkt_rx_count;
1973                 break;
1974         case E1000_BPRC:
1975                 retval = sc->bcast_pkt_rx_count;
1976                 break;
1977         case E1000_MPRC:
1978                 retval = sc->mcast_pkt_rx_count;
1979                 break;
1980         case E1000_GPTC:
1981         case E1000_TPT:
1982                 retval = sc->good_pkt_tx_count;
1983                 break;
1984         case E1000_GORCL:
1985                 retval = (uint32_t)sc->good_octets_rx;
1986                 break;
1987         case E1000_GORCH:
1988                 retval = (uint32_t)(sc->good_octets_rx >> 32);
1989                 break;
1990         case E1000_TOTL:
1991         case E1000_GOTCL:
1992                 retval = (uint32_t)sc->good_octets_tx;
1993                 break;
1994         case E1000_TOTH:
1995         case E1000_GOTCH:
1996                 retval = (uint32_t)(sc->good_octets_tx >> 32);
1997                 break;
1998         case E1000_ROC:
1999                 retval = sc->oversize_rx_count;
2000                 break;
2001         case E1000_TORL:
2002                 retval = (uint32_t)(sc->good_octets_rx + sc->missed_octets);
2003                 break;
2004         case E1000_TORH:
2005                 retval = (uint32_t)((sc->good_octets_rx +
2006                     sc->missed_octets) >> 32);
2007                 break;
2008         case E1000_TPR:
2009                 retval = sc->good_pkt_rx_count + sc->missed_pkt_count +
2010                     sc->oversize_rx_count;
2011                 break;
2012         case E1000_PTC64:
2013                 retval = sc->pkt_tx_by_size[0];
2014                 break;
2015         case E1000_PTC127:
2016                 retval = sc->pkt_tx_by_size[1];
2017                 break;
2018         case E1000_PTC255:
2019                 retval = sc->pkt_tx_by_size[2];
2020                 break;
2021         case E1000_PTC511:
2022                 retval = sc->pkt_tx_by_size[3];
2023                 break;
2024         case E1000_PTC1023:
2025                 retval = sc->pkt_tx_by_size[4];
2026                 break;
2027         case E1000_PTC1522:
2028                 retval = sc->pkt_tx_by_size[5];
2029                 break;
2030         case E1000_MPTC:
2031                 retval = sc->mcast_pkt_tx_count;
2032                 break;
2033         case E1000_BPTC:
2034                 retval = sc->bcast_pkt_tx_count;
2035                 break;
2036         case E1000_TSCTC:
2037                 retval = sc->tso_tx_count;
2038                 break;
2039         /* stats that are always 0. */
2040         case E1000_CRCERRS:
2041         case E1000_ALGNERRC:
2042         case E1000_SYMERRS:
2043         case E1000_RXERRC:
2044         case E1000_SCC:
2045         case E1000_ECOL:
2046         case E1000_MCC:
2047         case E1000_LATECOL:
2048         case E1000_COLC:
2049         case E1000_DC:
2050         case E1000_TNCRS:
2051         case E1000_SEC:
2052         case E1000_CEXTERR:
2053         case E1000_RLEC:
2054         case E1000_XONRXC:
2055         case E1000_XONTXC:
2056         case E1000_XOFFRXC:
2057         case E1000_XOFFTXC:
2058         case E1000_FCRUC:
2059         case E1000_RNBC:
2060         case E1000_RUC:
2061         case E1000_RFC:
2062         case E1000_RJC:
2063         case E1000_MGTPRC:
2064         case E1000_MGTPDC:
2065         case E1000_MGTPTC:
2066         case E1000_TSCTFC:
2067                 retval = 0;
2068                 break;
2069         default:
2070                 DPRINTF("Unknown read register: 0x%x\r\n", offset);
2071                 retval = 0;
2072                 break;
2073         }
2074
2075         return (retval);
2076 }
2077
2078 static void
2079 e82545_write(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2080              uint64_t offset, int size, uint64_t value)
2081 {
2082         struct e82545_softc *sc;
2083
2084         //DPRINTF("Write bar:%d offset:0x%lx value:0x%lx size:%d\r\n", baridx, offset, value, size);
2085
2086         sc = pi->pi_arg;
2087
2088         pthread_mutex_lock(&sc->esc_mtx);
2089
2090         switch (baridx) {
2091         case E82545_BAR_IO:
2092                 switch (offset) {
2093                 case E82545_IOADDR:
2094                         if (size != 4) {
2095                                 DPRINTF("Wrong io addr write sz:%d value:0x%lx\r\n", size, value);
2096                         } else
2097                                 sc->io_addr = (uint32_t)value;
2098                         break;
2099                 case E82545_IODATA:
2100                         if (size != 4) {
2101                                 DPRINTF("Wrong io data write size:%d value:0x%lx\r\n", size, value);
2102                         } else if (sc->io_addr > E82545_IO_REGISTER_MAX) {
2103                                 DPRINTF("Non-register io write addr:0x%x value:0x%lx\r\n", sc->io_addr, value);
2104                         } else
2105                                 e82545_write_register(sc, sc->io_addr,
2106                                                       (uint32_t)value);
2107                         break;
2108                 default:
2109                         DPRINTF("Unknown io bar write offset:0x%lx value:0x%lx size:%d\r\n", offset, value, size);
2110                         break;
2111                 }
2112                 break;
2113         case E82545_BAR_REGISTER:
2114                 if (size != 4) {
2115                         DPRINTF("Wrong register write size:%d offset:0x%lx value:0x%lx\r\n", size, offset, value);
2116                 } else
2117                         e82545_write_register(sc, (uint32_t)offset,
2118                                               (uint32_t)value);
2119                 break;
2120         default:
2121                 DPRINTF("Unknown write bar:%d off:0x%lx val:0x%lx size:%d\r\n",
2122                         baridx, offset, value, size);
2123         }
2124
2125         pthread_mutex_unlock(&sc->esc_mtx);
2126 }
2127
2128 static uint64_t
2129 e82545_read(struct vmctx *ctx, int vcpu, struct pci_devinst *pi, int baridx,
2130             uint64_t offset, int size)
2131 {
2132         struct e82545_softc *sc;
2133         uint64_t retval;
2134
2135         //DPRINTF("Read  bar:%d offset:0x%lx size:%d\r\n", baridx, offset, size);
2136         sc = pi->pi_arg;
2137         retval = 0;
2138
2139         pthread_mutex_lock(&sc->esc_mtx);
2140
2141         switch (baridx) {
2142         case E82545_BAR_IO:
2143                 switch (offset) {
2144                 case E82545_IOADDR:
2145                         if (size != 4) {
2146                                 DPRINTF("Wrong io addr read sz:%d\r\n", size);
2147                         } else
2148                                 retval = sc->io_addr;
2149                         break;
2150                 case E82545_IODATA:
2151                         if (size != 4) {
2152                                 DPRINTF("Wrong io data read sz:%d\r\n", size);
2153                         }
2154                         if (sc->io_addr > E82545_IO_REGISTER_MAX) {
2155                                 DPRINTF("Non-register io read addr:0x%x\r\n",
2156                                         sc->io_addr);
2157                         } else
2158                                 retval = e82545_read_register(sc, sc->io_addr);
2159                         break;
2160                 default:
2161                         DPRINTF("Unknown io bar read offset:0x%lx size:%d\r\n",
2162                                 offset, size);
2163                         break;
2164                 }
2165                 break;
2166         case E82545_BAR_REGISTER:
2167                 if (size != 4) {
2168                         DPRINTF("Wrong register read size:%d offset:0x%lx\r\n",
2169                                 size, offset);
2170                 } else
2171                         retval = e82545_read_register(sc, (uint32_t)offset);
2172                 break;
2173         default:
2174                 DPRINTF("Unknown read bar:%d offset:0x%lx size:%d\r\n",
2175                         baridx, offset, size);
2176                 break;
2177         }
2178
2179         pthread_mutex_unlock(&sc->esc_mtx);
2180
2181         return (retval);
2182 }
2183
2184 static void
2185 e82545_reset(struct e82545_softc *sc, int drvr)
2186 {
2187         int i;
2188
2189         e82545_rx_disable(sc);
2190         e82545_tx_disable(sc);
2191
2192         /* clear outstanding interrupts */
2193         if (sc->esc_irq_asserted)
2194                 pci_lintr_deassert(sc->esc_pi);
2195
2196         /* misc */
2197         if (!drvr) {
2198                 sc->esc_FCAL = 0;
2199                 sc->esc_FCAH = 0;
2200                 sc->esc_FCT = 0;
2201                 sc->esc_VET = 0;
2202                 sc->esc_FCTTV = 0;
2203         }
2204         sc->esc_LEDCTL = 0x07061302;
2205         sc->esc_PBA = 0x00100030;
2206
2207         /* start nvm in opcode mode. */
2208         sc->nvm_opaddr = 0;
2209         sc->nvm_mode = E82545_NVM_MODE_OPADDR;
2210         sc->nvm_bits = E82545_NVM_OPADDR_BITS;
2211         sc->eeprom_control = E1000_EECD_PRES | E82545_EECD_FWE_EN;
2212         e82545_init_eeprom(sc);
2213
2214         /* interrupt */
2215         sc->esc_ICR = 0;
2216         sc->esc_ITR = 250;
2217         sc->esc_ICS = 0;
2218         sc->esc_IMS = 0;
2219         sc->esc_IMC = 0;
2220
2221         /* L2 filters */
2222         if (!drvr) {
2223                 memset(sc->esc_fvlan, 0, sizeof(sc->esc_fvlan));
2224                 memset(sc->esc_fmcast, 0, sizeof(sc->esc_fmcast));
2225                 memset(sc->esc_uni, 0, sizeof(sc->esc_uni));
2226
2227                 /* XXX not necessary on 82545 ?? */
2228                 sc->esc_uni[0].eu_valid = 1;
2229                 memcpy(sc->esc_uni[0].eu_eth.octet, sc->esc_mac.octet,
2230                     ETHER_ADDR_LEN);
2231         } else {
2232                 /* Clear RAH valid bits */
2233                 for (i = 0; i < 16; i++)
2234                         sc->esc_uni[i].eu_valid = 0;
2235         }
2236
2237         /* receive */
2238         if (!drvr) {
2239                 sc->esc_RDBAL = 0;
2240                 sc->esc_RDBAH = 0;
2241         }
2242         sc->esc_RCTL = 0;
2243         sc->esc_FCRTL = 0;
2244         sc->esc_FCRTH = 0;
2245         sc->esc_RDLEN = 0;
2246         sc->esc_RDH = 0;
2247         sc->esc_RDT = 0;
2248         sc->esc_RDTR = 0;
2249         sc->esc_RXDCTL = (1 << 24) | (1 << 16); /* default GRAN/WTHRESH */
2250         sc->esc_RADV = 0;
2251         sc->esc_RXCSUM = 0;
2252
2253         /* transmit */
2254         if (!drvr) {
2255                 sc->esc_TDBAL = 0;
2256                 sc->esc_TDBAH = 0;
2257                 sc->esc_TIPG = 0;
2258                 sc->esc_AIT = 0;
2259                 sc->esc_TIDV = 0;
2260                 sc->esc_TADV = 0;
2261         }
2262         sc->esc_tdba = 0;
2263         sc->esc_txdesc = NULL;
2264         sc->esc_TXCW = 0;
2265         sc->esc_TCTL = 0;
2266         sc->esc_TDLEN = 0;
2267         sc->esc_TDT = 0;
2268         sc->esc_TDHr = sc->esc_TDH = 0;
2269         sc->esc_TXDCTL = 0;
2270 }
2271
2272 static void
2273 e82545_open_tap(struct e82545_softc *sc, char *opts)
2274 {
2275         char tbuf[80];
2276 #ifndef WITHOUT_CAPSICUM
2277         cap_rights_t rights;
2278 #endif
2279
2280         if (opts == NULL) {
2281                 sc->esc_tapfd = -1;
2282                 return;
2283         }
2284
2285         strcpy(tbuf, "/dev/");
2286         strlcat(tbuf, opts, sizeof(tbuf));
2287
2288         sc->esc_tapfd = open(tbuf, O_RDWR);
2289         if (sc->esc_tapfd == -1) {
2290                 DPRINTF("unable to open tap device %s\n", opts);
2291                 exit(1);
2292         }
2293
2294         /*
2295          * Set non-blocking and register for read
2296          * notifications with the event loop
2297          */
2298         int opt = 1;
2299         if (ioctl(sc->esc_tapfd, FIONBIO, &opt) < 0) {
2300                 WPRINTF("tap device O_NONBLOCK failed: %d\n", errno);
2301                 close(sc->esc_tapfd);
2302                 sc->esc_tapfd = -1;
2303         }
2304
2305 #ifndef WITHOUT_CAPSICUM
2306         cap_rights_init(&rights, CAP_EVENT, CAP_READ, CAP_WRITE);
2307         if (cap_rights_limit(sc->esc_tapfd, &rights) == -1 && errno != ENOSYS)
2308                 errx(EX_OSERR, "Unable to apply rights for sandbox");
2309 #endif
2310
2311         sc->esc_mevp = mevent_add(sc->esc_tapfd,
2312                                   EVF_READ,
2313                                   e82545_tap_callback,
2314                                   sc);
2315         if (sc->esc_mevp == NULL) {
2316                 DPRINTF("Could not register mevent %d\n", EVF_READ);
2317                 close(sc->esc_tapfd);
2318                 sc->esc_tapfd = -1;
2319         }
2320 }
2321
2322 static int
2323 e82545_parsemac(char *mac_str, uint8_t *mac_addr)
2324 {
2325         struct ether_addr *ea;
2326         char *tmpstr;
2327         char zero_addr[ETHER_ADDR_LEN] = { 0, 0, 0, 0, 0, 0 };
2328
2329         tmpstr = strsep(&mac_str,"=");
2330         if ((mac_str != NULL) && (!strcmp(tmpstr,"mac"))) {
2331                 ea = ether_aton(mac_str);
2332                 if (ea == NULL || ETHER_IS_MULTICAST(ea->octet) ||
2333                     memcmp(ea->octet, zero_addr, ETHER_ADDR_LEN) == 0) {
2334                         fprintf(stderr, "Invalid MAC %s\n", mac_str);
2335                         return (1);
2336                 } else
2337                         memcpy(mac_addr, ea->octet, ETHER_ADDR_LEN);
2338         }
2339         return (0);
2340 }
2341
2342 static int
2343 e82545_init(struct vmctx *ctx, struct pci_devinst *pi, char *opts)
2344 {
2345         DPRINTF("Loading with options: %s\r\n", opts);
2346
2347         MD5_CTX mdctx;
2348         unsigned char digest[16];
2349         char nstr[80];
2350         struct e82545_softc *sc;
2351         char *devname;
2352         char *vtopts;
2353         int mac_provided;
2354
2355         /* Setup our softc */
2356         sc = calloc(1, sizeof(*sc));
2357
2358         pi->pi_arg = sc;
2359         sc->esc_pi = pi;
2360         sc->esc_ctx = ctx;
2361
2362         pthread_mutex_init(&sc->esc_mtx, NULL);
2363         pthread_cond_init(&sc->esc_rx_cond, NULL);
2364         pthread_cond_init(&sc->esc_tx_cond, NULL);
2365         pthread_create(&sc->esc_tx_tid, NULL, e82545_tx_thread, sc);
2366         snprintf(nstr, sizeof(nstr), "e82545-%d:%d tx", pi->pi_slot,
2367             pi->pi_func);
2368         pthread_set_name_np(sc->esc_tx_tid, nstr);
2369
2370         pci_set_cfgdata16(pi, PCIR_DEVICE, E82545_DEV_ID_82545EM_COPPER);
2371         pci_set_cfgdata16(pi, PCIR_VENDOR, E82545_VENDOR_ID_INTEL);
2372         pci_set_cfgdata8(pi,  PCIR_CLASS, PCIC_NETWORK);
2373         pci_set_cfgdata8(pi, PCIR_SUBCLASS, PCIS_NETWORK_ETHERNET);
2374         pci_set_cfgdata16(pi, PCIR_SUBDEV_0, E82545_SUBDEV_ID);
2375         pci_set_cfgdata16(pi, PCIR_SUBVEND_0, E82545_VENDOR_ID_INTEL);
2376
2377         pci_set_cfgdata8(pi,  PCIR_HDRTYPE, PCIM_HDRTYPE_NORMAL);
2378         pci_set_cfgdata8(pi,  PCIR_INTPIN, 0x1);
2379
2380         /* TODO: this card also supports msi, but the freebsd driver for it
2381          * does not, so I have not implemented it. */
2382         pci_lintr_request(pi);
2383
2384         pci_emul_alloc_bar(pi, E82545_BAR_REGISTER, PCIBAR_MEM32,
2385                 E82545_BAR_REGISTER_LEN);
2386         pci_emul_alloc_bar(pi, E82545_BAR_FLASH, PCIBAR_MEM32,
2387                 E82545_BAR_FLASH_LEN);
2388         pci_emul_alloc_bar(pi, E82545_BAR_IO, PCIBAR_IO,
2389                 E82545_BAR_IO_LEN);
2390
2391         /*
2392          * Attempt to open the tap device and read the MAC address
2393          * if specified.  Copied from virtio-net, slightly modified.
2394          */
2395         mac_provided = 0;
2396         sc->esc_tapfd = -1;
2397         if (opts != NULL) {
2398                 int err;
2399
2400                 devname = vtopts = strdup(opts);
2401                 (void) strsep(&vtopts, ",");
2402
2403                 if (vtopts != NULL) {
2404                         err = e82545_parsemac(vtopts, sc->esc_mac.octet);
2405                         if (err != 0) {
2406                                 free(devname);
2407                                 return (err);
2408                         }
2409                         mac_provided = 1;
2410                 }
2411
2412                 if (strncmp(devname, "tap", 3) == 0 ||
2413                     strncmp(devname, "vmnet", 5) == 0)
2414                         e82545_open_tap(sc, devname);
2415
2416                 free(devname);
2417         }
2418
2419         /*
2420          * The default MAC address is the standard NetApp OUI of 00-a0-98,
2421          * followed by an MD5 of the PCI slot/func number and dev name
2422          */
2423         if (!mac_provided) {
2424                 snprintf(nstr, sizeof(nstr), "%d-%d-%s", pi->pi_slot,
2425                     pi->pi_func, vmname);
2426
2427                 MD5Init(&mdctx);
2428                 MD5Update(&mdctx, nstr, strlen(nstr));
2429                 MD5Final(digest, &mdctx);
2430
2431                 sc->esc_mac.octet[0] = 0x00;
2432                 sc->esc_mac.octet[1] = 0xa0;
2433                 sc->esc_mac.octet[2] = 0x98;
2434                 sc->esc_mac.octet[3] = digest[0];
2435                 sc->esc_mac.octet[4] = digest[1];
2436                 sc->esc_mac.octet[5] = digest[2];
2437         }
2438
2439         /* H/w initiated reset */
2440         e82545_reset(sc, 0);
2441
2442         return (0);
2443 }
2444
2445 struct pci_devemu pci_de_e82545 = {
2446         .pe_emu =       "e1000",
2447         .pe_init =      e82545_init,
2448         .pe_barwrite =  e82545_write,
2449         .pe_barread =   e82545_read
2450 };
2451 PCI_EMUL_SET(pci_de_e82545);
2452