contrib/llvm/lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CodeGen/Analysis.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DerivedTypes.h"
  30 #include "llvm/IR/GlobalAlias.h"
  31 #include "llvm/IR/GlobalVariable.h"
  32 #include "llvm/IR/Instructions.h"
  33 #include "llvm/IR/IntrinsicInst.h"
  34 #include "llvm/IR/Operator.h"
  35 #include "llvm/Support/CallSite.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/GetElementPtrTypeIterator.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 using namespace llvm;
  40
  41 namespace {
  42
  43 class X86FastISel : public FastISel {
  44   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  45   /// make the right decision when generating code for different targets.
  46   const X86Subtarget *Subtarget;
  47
  48   /// RegInfo - X86 register info.
  49   ///
  50   const X86RegisterInfo *RegInfo;
  51
  52   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  53   /// floating point ops.
  54   /// When SSE is available, use it for f32 operations.
  55   /// When SSE2 is available, use it for f64 operations.
  56   bool X86ScalarSSEf64;
  57   bool X86ScalarSSEf32;
  58
  59 public:
  60   explicit X86FastISel(FunctionLoweringInfo &funcInfo,
  61                        const TargetLibraryInfo *libInfo)
  62     : FastISel(funcInfo, libInfo) {
  63     Subtarget = &TM.getSubtarget<X86Subtarget>();
  64     X86ScalarSSEf64 = Subtarget->hasSSE2();
  65     X86ScalarSSEf32 = Subtarget->hasSSE1();
  66     RegInfo = static_cast<const X86RegisterInfo*>(TM.getRegisterInfo());
  67   }
  68
  69   virtual bool TargetSelectInstruction(const Instruction *I);
  70
  71   /// \brief The specified machine instr operand is a vreg, and that
  72   /// vreg is being provided by the specified load instruction.  If possible,
  73   /// try to fold the load as an operand to the instruction, returning true if
  74   /// possible.
  75   virtual bool tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
  76                                    const LoadInst *LI);
  77
  78   virtual bool FastLowerArguments();
  79
  80 #include "X86GenFastISel.inc"
  81
  82 private:
  83   bool X86FastEmitCompare(const Value *LHS, const Value *RHS, EVT VT);
  84
  85   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  86
  87   bool X86FastEmitStore(EVT VT, const Value *Val, const X86AddressMode &AM);
  88   bool X86FastEmitStore(EVT VT, unsigned Val, const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(const Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(const Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(const Instruction *I);
  97
  98   bool X86SelectStore(const Instruction *I);
  99
 100   bool X86SelectRet(const Instruction *I);
 101
 102   bool X86SelectCmp(const Instruction *I);
 103
 104   bool X86SelectZExt(const Instruction *I);
 105
 106   bool X86SelectBranch(const Instruction *I);
 107
 108   bool X86SelectShift(const Instruction *I);
 109
 110   bool X86SelectDivRem(const Instruction *I);
 111
 112   bool X86SelectSelect(const Instruction *I);
 113
 114   bool X86SelectTrunc(const Instruction *I);
 115
 116   bool X86SelectFPExt(const Instruction *I);
 117   bool X86SelectFPTrunc(const Instruction *I);
 118
 119   bool X86VisitIntrinsicCall(const IntrinsicInst &I);
 120   bool X86SelectCall(const Instruction *I);
 121
 122   bool DoSelectCall(const Instruction *I, const char *MemIntName);
 123
 124   const X86InstrInfo *getInstrInfo() const {
 125     return getTargetMachine()->getInstrInfo();
 126   }
 127   const X86TargetMachine *getTargetMachine() const {
 128     return static_cast<const X86TargetMachine *>(&TM);
 129   }
 130
 131   unsigned TargetMaterializeConstant(const Constant *C);
 132
 133   unsigned TargetMaterializeAlloca(const AllocaInst *C);
 134
 135   unsigned TargetMaterializeFloatZero(const ConstantFP *CF);
 136
 137   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 138   /// computed in an SSE register, not on the X87 floating point stack.
 139   bool isScalarFPTypeInSSEReg(EVT VT) const {
 140     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 141       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 142   }
 143
 144   bool isTypeLegal(Type *Ty, MVT &VT, bool AllowI1 = false);
 145
 146   bool IsMemcpySmall(uint64_t Len);
 147
 148   bool TryEmitSmallMemcpy(X86AddressMode DestAM,
 149                           X86AddressMode SrcAM, uint64_t Len);
 150 };
 151
 152 } // end anonymous namespace.
 153
 154 bool X86FastISel::isTypeLegal(Type *Ty, MVT &VT, bool AllowI1) {
 155   EVT evt = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 156   if (evt == MVT::Other || !evt.isSimple())
 157     // Unhandled type. Halt "fast" selection and bail.
 158     return false;
 159
 160   VT = evt.getSimpleVT();
 161   // For now, require SSE/SSE2 for performing floating-point operations,
 162   // since x87 requires additional work.
 163   if (VT == MVT::f64 && !X86ScalarSSEf64)
 164     return false;
 165   if (VT == MVT::f32 && !X86ScalarSSEf32)
 166     return false;
 167   // Similarly, no f80 support yet.
 168   if (VT == MVT::f80)
 169     return false;
 170   // We only handle legal types. For example, on x86-32 the instruction
 171   // selector contains all of the 64-bit instructions from x86-64,
 172   // under the assumption that i64 won't be used if the target doesn't
 173   // support it.
 174   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 175 }
 176
 177 #include "X86GenCallingConv.inc"
 178
 179 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 180 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 181 /// Return true and the result register by reference if it is possible.
 182 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 183                                   unsigned &ResultReg) {
 184   // Get opcode and regclass of the output for the given load instruction.
 185   unsigned Opc = 0;
 186   const TargetRegisterClass *RC = NULL;
 187   switch (VT.getSimpleVT().SimpleTy) {
 188   default: return false;
 189   case MVT::i1:
 190   case MVT::i8:
 191     Opc = X86::MOV8rm;
 192     RC  = &X86::GR8RegClass;
 193     break;
 194   case MVT::i16:
 195     Opc = X86::MOV16rm;
 196     RC  = &X86::GR16RegClass;
 197     break;
 198   case MVT::i32:
 199     Opc = X86::MOV32rm;
 200     RC  = &X86::GR32RegClass;
 201     break;
 202   case MVT::i64:
 203     // Must be in x86-64 mode.
 204     Opc = X86::MOV64rm;
 205     RC  = &X86::GR64RegClass;
 206     break;
 207   case MVT::f32:
 208     if (X86ScalarSSEf32) {
 209       Opc = Subtarget->hasAVX() ? X86::VMOVSSrm : X86::MOVSSrm;
 210       RC  = &X86::FR32RegClass;
 211     } else {
 212       Opc = X86::LD_Fp32m;
 213       RC  = &X86::RFP32RegClass;
 214     }
 215     break;
 216   case MVT::f64:
 217     if (X86ScalarSSEf64) {
 218       Opc = Subtarget->hasAVX() ? X86::VMOVSDrm : X86::MOVSDrm;
 219       RC  = &X86::FR64RegClass;
 220     } else {
 221       Opc = X86::LD_Fp64m;
 222       RC  = &X86::RFP64RegClass;
 223     }
 224     break;
 225   case MVT::f80:
 226     // No f80 support yet.
 227     return false;
 228   }
 229
 230   ResultReg = createResultReg(RC);
 231   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 232                          DL, TII.get(Opc), ResultReg), AM);
 233   return true;
 234 }
 235
 236 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 237 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 238 /// and a displacement offset, or a GlobalAddress,
 239 /// i.e. V. Return true if it is possible.
 240 bool
 241 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val, const X86AddressMode &AM) {
 242   // Get opcode and regclass of the output for the given store instruction.
 243   unsigned Opc = 0;
 244   switch (VT.getSimpleVT().SimpleTy) {
 245   case MVT::f80: // No f80 support yet.
 246   default: return false;
 247   case MVT::i1: {
 248     // Mask out all but lowest bit.
 249     unsigned AndResult = createResultReg(&X86::GR8RegClass);
 250     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 251             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 252     Val = AndResult;
 253   }
 254   // FALLTHROUGH, handling i1 as i8.
 255   case MVT::i8:  Opc = X86::MOV8mr;  break;
 256   case MVT::i16: Opc = X86::MOV16mr; break;
 257   case MVT::i32: Opc = X86::MOV32mr; break;
 258   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 259   case MVT::f32:
 260     Opc = X86ScalarSSEf32 ?
 261           (Subtarget->hasAVX() ? X86::VMOVSSmr : X86::MOVSSmr) : X86::ST_Fp32m;
 262     break;
 263   case MVT::f64:
 264     Opc = X86ScalarSSEf64 ?
 265           (Subtarget->hasAVX() ? X86::VMOVSDmr : X86::MOVSDmr) : X86::ST_Fp64m;
 266     break;
 267   case MVT::v4f32:
 268     Opc = X86::MOVAPSmr;
 269     break;
 270   case MVT::v2f64:
 271     Opc = X86::MOVAPDmr;
 272     break;
 273   case MVT::v4i32:
 274   case MVT::v2i64:
 275   case MVT::v8i16:
 276   case MVT::v16i8:
 277     Opc = X86::MOVDQAmr;
 278     break;
 279   }
 280
 281   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 282                          DL, TII.get(Opc)), AM).addReg(Val);
 283   return true;
 284 }
 285
 286 bool X86FastISel::X86FastEmitStore(EVT VT, const Value *Val,
 287                                    const X86AddressMode &AM) {
 288   // Handle 'null' like i32/i64 0.
 289   if (isa<ConstantPointerNull>(Val))
 290     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 291
 292   // If this is a store of a simple constant, fold the constant into the store.
 293   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 294     unsigned Opc = 0;
 295     bool Signed = true;
 296     switch (VT.getSimpleVT().SimpleTy) {
 297     default: break;
 298     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 299     case MVT::i8:  Opc = X86::MOV8mi;  break;
 300     case MVT::i16: Opc = X86::MOV16mi; break;
 301     case MVT::i32: Opc = X86::MOV32mi; break;
 302     case MVT::i64:
 303       // Must be a 32-bit sign extended value.
 304       if (isInt<32>(CI->getSExtValue()))
 305         Opc = X86::MOV64mi32;
 306       break;
 307     }
 308
 309     if (Opc) {
 310       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 311                              DL, TII.get(Opc)), AM)
 312                              .addImm(Signed ? (uint64_t) CI->getSExtValue() :
 313                                               CI->getZExtValue());
 314       return true;
 315     }
 316   }
 317
 318   unsigned ValReg = getRegForValue(Val);
 319   if (ValReg == 0)
 320     return false;
 321
 322   return X86FastEmitStore(VT, ValReg, AM);
 323 }
 324
 325 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 326 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 327 /// ISD::SIGN_EXTEND).
 328 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 329                                     unsigned Src, EVT SrcVT,
 330                                     unsigned &ResultReg) {
 331   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
 332                            Src, /*TODO: Kill=*/false);
 333   if (RR == 0)
 334     return false;
 335
 336   ResultReg = RR;
 337   return true;
 338 }
 339
 340 /// X86SelectAddress - Attempt to fill in an address from the given value.
 341 ///
 342 bool X86FastISel::X86SelectAddress(const Value *V, X86AddressMode &AM) {
 343   const User *U = NULL;
 344   unsigned Opcode = Instruction::UserOp1;
 345   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 346     // Don't walk into other basic blocks; it's possible we haven't
 347     // visited them yet, so the instructions may not yet be assigned
 348     // virtual registers.
 349     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(V)) ||
 350         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 351       Opcode = I->getOpcode();
 352       U = I;
 353     }
 354   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 355     Opcode = C->getOpcode();
 356     U = C;
 357   }
 358
 359   if (PointerType *Ty = dyn_cast<PointerType>(V->getType()))
 360     if (Ty->getAddressSpace() > 255)
 361       // Fast instruction selection doesn't support the special
 362       // address spaces.
 363       return false;
 364
 365   switch (Opcode) {
 366   default: break;
 367   case Instruction::BitCast:
 368     // Look past bitcasts.
 369     return X86SelectAddress(U->getOperand(0), AM);
 370
 371   case Instruction::IntToPtr:
 372     // Look past no-op inttoptrs.
 373     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 374       return X86SelectAddress(U->getOperand(0), AM);
 375     break;
 376
 377   case Instruction::PtrToInt:
 378     // Look past no-op ptrtoints.
 379     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 380       return X86SelectAddress(U->getOperand(0), AM);
 381     break;
 382
 383   case Instruction::Alloca: {
 384     // Do static allocas.
 385     const AllocaInst *A = cast<AllocaInst>(V);
 386     DenseMap<const AllocaInst*, int>::iterator SI =
 387       FuncInfo.StaticAllocaMap.find(A);
 388     if (SI != FuncInfo.StaticAllocaMap.end()) {
 389       AM.BaseType = X86AddressMode::FrameIndexBase;
 390       AM.Base.FrameIndex = SI->second;
 391       return true;
 392     }
 393     break;
 394   }
 395
 396   case Instruction::Add: {
 397     // Adds of constants are common and easy enough.
 398     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 399       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 400       // They have to fit in the 32-bit signed displacement field though.
 401       if (isInt<32>(Disp)) {
 402         AM.Disp = (uint32_t)Disp;
 403         return X86SelectAddress(U->getOperand(0), AM);
 404       }
 405     }
 406     break;
 407   }
 408
 409   case Instruction::GetElementPtr: {
 410     X86AddressMode SavedAM = AM;
 411
 412     // Pattern-match simple GEPs.
 413     uint64_t Disp = (int32_t)AM.Disp;
 414     unsigned IndexReg = AM.IndexReg;
 415     unsigned Scale = AM.Scale;
 416     gep_type_iterator GTI = gep_type_begin(U);
 417     // Iterate through the indices, folding what we can. Constants can be
 418     // folded, and one dynamic index can be handled, if the scale is supported.
 419     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 420          i != e; ++i, ++GTI) {
 421       const Value *Op = *i;
 422       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 423         const StructLayout *SL = TD.getStructLayout(STy);
 424         Disp += SL->getElementOffset(cast<ConstantInt>(Op)->getZExtValue());
 425         continue;
 426       }
 427
 428       // A array/variable index is always of the form i*S where S is the
 429       // constant scale size.  See if we can push the scale into immediates.
 430       uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 431       for (;;) {
 432         if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 433           // Constant-offset addressing.
 434           Disp += CI->getSExtValue() * S;
 435           break;
 436         }
 437         if (isa<AddOperator>(Op) &&
 438             (!isa<Instruction>(Op) ||
 439              FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 440                == FuncInfo.MBB) &&
 441             isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 442           // An add (in the same block) with a constant operand. Fold the
 443           // constant.
 444           ConstantInt *CI =
 445             cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 446           Disp += CI->getSExtValue() * S;
 447           // Iterate on the other operand.
 448           Op = cast<AddOperator>(Op)->getOperand(0);
 449           continue;
 450         }
 451         if (IndexReg == 0 &&
 452             (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 453             (S == 1 || S == 2 || S == 4 || S == 8)) {
 454           // Scaled-index addressing.
 455           Scale = S;
 456           IndexReg = getRegForGEPIndex(Op).first;
 457           if (IndexReg == 0)
 458             return false;
 459           break;
 460         }
 461         // Unsupported.
 462         goto unsupported_gep;
 463       }
 464     }
 465     // Check for displacement overflow.
 466     if (!isInt<32>(Disp))
 467       break;
 468     // Ok, the GEP indices were covered by constant-offset and scaled-index
 469     // addressing. Update the address state and move on to examining the base.
 470     AM.IndexReg = IndexReg;
 471     AM.Scale = Scale;
 472     AM.Disp = (uint32_t)Disp;
 473     if (X86SelectAddress(U->getOperand(0), AM))
 474       return true;
 475
 476     // If we couldn't merge the gep value into this addr mode, revert back to
 477     // our address and just match the value instead of completely failing.
 478     AM = SavedAM;
 479     break;
 480   unsupported_gep:
 481     // Ok, the GEP indices weren't all covered.
 482     break;
 483   }
 484   }
 485
 486   // Handle constant address.
 487   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 488     // Can't handle alternate code models yet.
 489     if (TM.getCodeModel() != CodeModel::Small)
 490       return false;
 491
 492     // Can't handle TLS yet.
 493     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 494       if (GVar->isThreadLocal())
 495         return false;
 496
 497     // Can't handle TLS yet, part 2 (this is slightly crazy, but this is how
 498     // it works...).
 499     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
 500       if (const GlobalVariable *GVar =
 501             dyn_cast_or_null<GlobalVariable>(GA->resolveAliasedGlobal(false)))
 502         if (GVar->isThreadLocal())
 503           return false;
 504
 505     // RIP-relative addresses can't have additional register operands, so if
 506     // we've already folded stuff into the addressing mode, just force the
 507     // global value into its own register, which we can use as the basereg.
 508     if (!Subtarget->isPICStyleRIPRel() ||
 509         (AM.Base.Reg == 0 && AM.IndexReg == 0)) {
 510       // Okay, we've committed to selecting this global. Set up the address.
 511       AM.GV = GV;
 512
 513       // Allow the subtarget to classify the global.
 514       unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 515
 516       // If this reference is relative to the pic base, set it now.
 517       if (isGlobalRelativeToPICBase(GVFlags)) {
 518         // FIXME: How do we know Base.Reg is free??
 519         AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
 520       }
 521
 522       // Unless the ABI requires an extra load, return a direct reference to
 523       // the global.
 524       if (!isGlobalStubReference(GVFlags)) {
 525         if (Subtarget->isPICStyleRIPRel()) {
 526           // Use rip-relative addressing if we can.  Above we verified that the
 527           // base and index registers are unused.
 528           assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 529           AM.Base.Reg = X86::RIP;
 530         }
 531         AM.GVOpFlags = GVFlags;
 532         return true;
 533       }
 534
 535       // Ok, we need to do a load from a stub.  If we've already loaded from
 536       // this stub, reuse the loaded pointer, otherwise emit the load now.
 537       DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 538       unsigned LoadReg;
 539       if (I != LocalValueMap.end() && I->second != 0) {
 540         LoadReg = I->second;
 541       } else {
 542         // Issue load from stub.
 543         unsigned Opc = 0;
 544         const TargetRegisterClass *RC = NULL;
 545         X86AddressMode StubAM;
 546         StubAM.Base.Reg = AM.Base.Reg;
 547         StubAM.GV = GV;
 548         StubAM.GVOpFlags = GVFlags;
 549
 550         // Prepare for inserting code in the local-value area.
 551         SavePoint SaveInsertPt = enterLocalValueArea();
 552
 553         if (TLI.getPointerTy() == MVT::i64) {
 554           Opc = X86::MOV64rm;
 555           RC  = &X86::GR64RegClass;
 556
 557           if (Subtarget->isPICStyleRIPRel())
 558             StubAM.Base.Reg = X86::RIP;
 559         } else {
 560           Opc = X86::MOV32rm;
 561           RC  = &X86::GR32RegClass;
 562         }
 563
 564         LoadReg = createResultReg(RC);
 565         MachineInstrBuilder LoadMI =
 566           BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), LoadReg);
 567         addFullAddress(LoadMI, StubAM);
 568
 569         // Ok, back to normal mode.
 570         leaveLocalValueArea(SaveInsertPt);
 571
 572         // Prevent loading GV stub multiple times in same MBB.
 573         LocalValueMap[V] = LoadReg;
 574       }
 575
 576       // Now construct the final address. Note that the Disp, Scale,
 577       // and Index values may already be set here.
 578       AM.Base.Reg = LoadReg;
 579       AM.GV = 0;
 580       return true;
 581     }
 582   }
 583
 584   // If all else fails, try to materialize the value in a register.
 585   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 586     if (AM.Base.Reg == 0) {
 587       AM.Base.Reg = getRegForValue(V);
 588       return AM.Base.Reg != 0;
 589     }
 590     if (AM.IndexReg == 0) {
 591       assert(AM.Scale == 1 && "Scale with no index!");
 592       AM.IndexReg = getRegForValue(V);
 593       return AM.IndexReg != 0;
 594     }
 595   }
 596
 597   return false;
 598 }
 599
 600 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 601 ///
 602 bool X86FastISel::X86SelectCallAddress(const Value *V, X86AddressMode &AM) {
 603   const User *U = NULL;
 604   unsigned Opcode = Instruction::UserOp1;
 605   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 606     Opcode = I->getOpcode();
 607     U = I;
 608   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 609     Opcode = C->getOpcode();
 610     U = C;
 611   }
 612
 613   switch (Opcode) {
 614   default: break;
 615   case Instruction::BitCast:
 616     // Look past bitcasts.
 617     return X86SelectCallAddress(U->getOperand(0), AM);
 618
 619   case Instruction::IntToPtr:
 620     // Look past no-op inttoptrs.
 621     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 622       return X86SelectCallAddress(U->getOperand(0), AM);
 623     break;
 624
 625   case Instruction::PtrToInt:
 626     // Look past no-op ptrtoints.
 627     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 628       return X86SelectCallAddress(U->getOperand(0), AM);
 629     break;
 630   }
 631
 632   // Handle constant address.
 633   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 634     // Can't handle alternate code models yet.
 635     if (TM.getCodeModel() != CodeModel::Small)
 636       return false;
 637
 638     // RIP-relative addresses can't have additional register operands.
 639     if (Subtarget->isPICStyleRIPRel() &&
 640         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 641       return false;
 642
 643     // Can't handle DLLImport.
 644     if (GV->hasDLLImportLinkage())
 645       return false;
 646
 647     // Can't handle TLS.
 648     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 649       if (GVar->isThreadLocal())
 650         return false;
 651
 652     // Okay, we've committed to selecting this global. Set up the basic address.
 653     AM.GV = GV;
 654
 655     // No ABI requires an extra load for anything other than DLLImport, which
 656     // we rejected above. Return a direct reference to the global.
 657     if (Subtarget->isPICStyleRIPRel()) {
 658       // Use rip-relative addressing if we can.  Above we verified that the
 659       // base and index registers are unused.
 660       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 661       AM.Base.Reg = X86::RIP;
 662     } else if (Subtarget->isPICStyleStubPIC()) {
 663       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 664     } else if (Subtarget->isPICStyleGOT()) {
 665       AM.GVOpFlags = X86II::MO_GOTOFF;
 666     }
 667
 668     return true;
 669   }
 670
 671   // If all else fails, try to materialize the value in a register.
 672   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 673     if (AM.Base.Reg == 0) {
 674       AM.Base.Reg = getRegForValue(V);
 675       return AM.Base.Reg != 0;
 676     }
 677     if (AM.IndexReg == 0) {
 678       assert(AM.Scale == 1 && "Scale with no index!");
 679       AM.IndexReg = getRegForValue(V);
 680       return AM.IndexReg != 0;
 681     }
 682   }
 683
 684   return false;
 685 }
 686
 687
 688 /// X86SelectStore - Select and emit code to implement store instructions.
 689 bool X86FastISel::X86SelectStore(const Instruction *I) {
 690   // Atomic stores need special handling.
 691   const StoreInst *S = cast<StoreInst>(I);
 692
 693   if (S->isAtomic())
 694     return false;
 695
 696   MVT VT;
 697   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 698     return false;
 699
 700   X86AddressMode AM;
 701   if (!X86SelectAddress(I->getOperand(1), AM))
 702     return false;
 703
 704   return X86FastEmitStore(VT, I->getOperand(0), AM);
 705 }
 706
 707 /// X86SelectRet - Select and emit code to implement ret instructions.
 708 bool X86FastISel::X86SelectRet(const Instruction *I) {
 709   const ReturnInst *Ret = cast<ReturnInst>(I);
 710   const Function &F = *I->getParent()->getParent();
 711   const X86MachineFunctionInfo *X86MFInfo =
 712       FuncInfo.MF->getInfo<X86MachineFunctionInfo>();
 713
 714   if (!FuncInfo.CanLowerReturn)
 715     return false;
 716
 717   CallingConv::ID CC = F.getCallingConv();
 718   if (CC != CallingConv::C &&
 719       CC != CallingConv::Fast &&
 720       CC != CallingConv::X86_FastCall &&
 721       CC != CallingConv::X86_64_SysV)
 722     return false;
 723
 724   if (Subtarget->isCallingConvWin64(CC))
 725     return false;
 726
 727   // Don't handle popping bytes on return for now.
 728   if (X86MFInfo->getBytesToPopOnReturn() != 0)
 729     return false;
 730
 731   // fastcc with -tailcallopt is intended to provide a guaranteed
 732   // tail call optimization. Fastisel doesn't know how to do that.
 733   if (CC == CallingConv::Fast && TM.Options.GuaranteedTailCallOpt)
 734     return false;
 735
 736   // Let SDISel handle vararg functions.
 737   if (F.isVarArg())
 738     return false;
 739
 740   // Build a list of return value registers.
 741   SmallVector<unsigned, 4> RetRegs;
 742
 743   if (Ret->getNumOperands() > 0) {
 744     SmallVector<ISD::OutputArg, 4> Outs;
 745     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
 746
 747     // Analyze operands of the call, assigning locations to each operand.
 748     SmallVector<CCValAssign, 16> ValLocs;
 749     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,
 750                    I->getContext());
 751     CCInfo.AnalyzeReturn(Outs, RetCC_X86);
 752
 753     const Value *RV = Ret->getOperand(0);
 754     unsigned Reg = getRegForValue(RV);
 755     if (Reg == 0)
 756       return false;
 757
 758     // Only handle a single return value for now.
 759     if (ValLocs.size() != 1)
 760       return false;
 761
 762     CCValAssign &VA = ValLocs[0];
 763
 764     // Don't bother handling odd stuff for now.
 765     if (VA.getLocInfo() != CCValAssign::Full)
 766       return false;
 767     // Only handle register returns for now.
 768     if (!VA.isRegLoc())
 769       return false;
 770
 771     // The calling-convention tables for x87 returns don't tell
 772     // the whole story.
 773     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
 774       return false;
 775
 776     unsigned SrcReg = Reg + VA.getValNo();
 777     EVT SrcVT = TLI.getValueType(RV->getType());
 778     EVT DstVT = VA.getValVT();
 779     // Special handling for extended integers.
 780     if (SrcVT != DstVT) {
 781       if (SrcVT != MVT::i1 && SrcVT != MVT::i8 && SrcVT != MVT::i16)
 782         return false;
 783
 784       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
 785         return false;
 786
 787       assert(DstVT == MVT::i32 && "X86 should always ext to i32");
 788
 789       if (SrcVT == MVT::i1) {
 790         if (Outs[0].Flags.isSExt())
 791           return false;
 792         SrcReg = FastEmitZExtFromI1(MVT::i8, SrcReg, /*TODO: Kill=*/false);
 793         SrcVT = MVT::i8;
 794       }
 795       unsigned Op = Outs[0].Flags.isZExt() ? ISD::ZERO_EXTEND :
 796                                              ISD::SIGN_EXTEND;
 797       SrcReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Op,
 798                           SrcReg, /*TODO: Kill=*/false);
 799     }
 800
 801     // Make the copy.
 802     unsigned DstReg = VA.getLocReg();
 803     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
 804     // Avoid a cross-class copy. This is very unlikely.
 805     if (!SrcRC->contains(DstReg))
 806       return false;
 807     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 808             DstReg).addReg(SrcReg);
 809
 810     // Add register to return instruction.
 811     RetRegs.push_back(VA.getLocReg());
 812   }
 813
 814   // The x86-64 ABI for returning structs by value requires that we copy
 815   // the sret argument into %rax for the return. We saved the argument into
 816   // a virtual register in the entry block, so now we copy the value out
 817   // and into %rax. We also do the same with %eax for Win32.
 818   if (F.hasStructRetAttr() &&
 819       (Subtarget->is64Bit() || Subtarget->isTargetWindows())) {
 820     unsigned Reg = X86MFInfo->getSRetReturnReg();
 821     assert(Reg &&
 822            "SRetReturnReg should have been set in LowerFormalArguments()!");
 823     unsigned RetReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
 824     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 825             RetReg).addReg(Reg);
 826     RetRegs.push_back(RetReg);
 827   }
 828
 829   // Now emit the RET.
 830   MachineInstrBuilder MIB =
 831     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::RET));
 832   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
 833     MIB.addReg(RetRegs[i], RegState::Implicit);
 834   return true;
 835 }
 836
 837 /// X86SelectLoad - Select and emit code to implement load instructions.
 838 ///
 839 bool X86FastISel::X86SelectLoad(const Instruction *I)  {
 840   // Atomic loads need special handling.
 841   if (cast<LoadInst>(I)->isAtomic())
 842     return false;
 843
 844   MVT VT;
 845   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 846     return false;
 847
 848   X86AddressMode AM;
 849   if (!X86SelectAddress(I->getOperand(0), AM))
 850     return false;
 851
 852   unsigned ResultReg = 0;
 853   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 854     UpdateValueMap(I, ResultReg);
 855     return true;
 856   }
 857   return false;
 858 }
 859
 860 static unsigned X86ChooseCmpOpcode(EVT VT, const X86Subtarget *Subtarget) {
 861   bool HasAVX = Subtarget->hasAVX();
 862   bool X86ScalarSSEf32 = Subtarget->hasSSE1();
 863   bool X86ScalarSSEf64 = Subtarget->hasSSE2();
 864
 865   switch (VT.getSimpleVT().SimpleTy) {
 866   default:       return 0;
 867   case MVT::i8:  return X86::CMP8rr;
 868   case MVT::i16: return X86::CMP16rr;
 869   case MVT::i32: return X86::CMP32rr;
 870   case MVT::i64: return X86::CMP64rr;
 871   case MVT::f32:
 872     return X86ScalarSSEf32 ? (HasAVX ? X86::VUCOMISSrr : X86::UCOMISSrr) : 0;
 873   case MVT::f64:
 874     return X86ScalarSSEf64 ? (HasAVX ? X86::VUCOMISDrr : X86::UCOMISDrr) : 0;
 875   }
 876 }
 877
 878 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 879 /// of the comparison, return an opcode that works for the compare (e.g.
 880 /// CMP32ri) otherwise return 0.
 881 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, const ConstantInt *RHSC) {
 882   switch (VT.getSimpleVT().SimpleTy) {
 883   // Otherwise, we can't fold the immediate into this comparison.
 884   default: return 0;
 885   case MVT::i8: return X86::CMP8ri;
 886   case MVT::i16: return X86::CMP16ri;
 887   case MVT::i32: return X86::CMP32ri;
 888   case MVT::i64:
 889     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 890     // field.
 891     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 892       return X86::CMP64ri32;
 893     return 0;
 894   }
 895 }
 896
 897 bool X86FastISel::X86FastEmitCompare(const Value *Op0, const Value *Op1,
 898                                      EVT VT) {
 899   unsigned Op0Reg = getRegForValue(Op0);
 900   if (Op0Reg == 0) return false;
 901
 902   // Handle 'null' like i32/i64 0.
 903   if (isa<ConstantPointerNull>(Op1))
 904     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 905
 906   // We have two options: compare with register or immediate.  If the RHS of
 907   // the compare is an immediate that we can fold into this compare, use
 908   // CMPri, otherwise use CMPrr.
 909   if (const ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 910     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 911       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareImmOpc))
 912         .addReg(Op0Reg)
 913         .addImm(Op1C->getSExtValue());
 914       return true;
 915     }
 916   }
 917
 918   unsigned CompareOpc = X86ChooseCmpOpcode(VT, Subtarget);
 919   if (CompareOpc == 0) return false;
 920
 921   unsigned Op1Reg = getRegForValue(Op1);
 922   if (Op1Reg == 0) return false;
 923   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareOpc))
 924     .addReg(Op0Reg)
 925     .addReg(Op1Reg);
 926
 927   return true;
 928 }
 929
 930 bool X86FastISel::X86SelectCmp(const Instruction *I) {
 931   const CmpInst *CI = cast<CmpInst>(I);
 932
 933   MVT VT;
 934   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 935     return false;
 936
 937   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 938   unsigned SetCCOpc;
 939   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 940   switch (CI->getPredicate()) {
 941   case CmpInst::FCMP_OEQ: {
 942     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 943       return false;
 944
 945     unsigned EReg = createResultReg(&X86::GR8RegClass);
 946     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 947     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETEr), EReg);
 948     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 949             TII.get(X86::SETNPr), NPReg);
 950     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 951             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 952     UpdateValueMap(I, ResultReg);
 953     return true;
 954   }
 955   case CmpInst::FCMP_UNE: {
 956     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 957       return false;
 958
 959     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 960     unsigned PReg = createResultReg(&X86::GR8RegClass);
 961     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETNEr), NEReg);
 962     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETPr), PReg);
 963     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::OR8rr),ResultReg)
 964       .addReg(PReg).addReg(NEReg);
 965     UpdateValueMap(I, ResultReg);
 966     return true;
 967   }
 968   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 969   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 970   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 971   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 972   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 973   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 974   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 975   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 976   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 977   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 978   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 979   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 980
 981   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 982   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 983   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 984   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 985   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 986   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 987   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 988   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 989   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 990   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 991   default:
 992     return false;
 993   }
 994
 995   const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 996   if (SwapArgs)
 997     std::swap(Op0, Op1);
 998
 999   // Emit a compare of Op0/Op1.
1000   if (!X86FastEmitCompare(Op0, Op1, VT))
1001     return false;
1002
1003   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(SetCCOpc), ResultReg);
1004   UpdateValueMap(I, ResultReg);
1005   return true;
1006 }
1007
1008 bool X86FastISel::X86SelectZExt(const Instruction *I) {
1009   // Handle zero-extension from i1 to i8, which is common.
1010   if (!I->getOperand(0)->getType()->isIntegerTy(1))
1011     return false;
1012
1013   EVT DstVT = TLI.getValueType(I->getType());
1014   if (!TLI.isTypeLegal(DstVT))
1015     return false;
1016
1017   unsigned ResultReg = getRegForValue(I->getOperand(0));
1018   if (ResultReg == 0)
1019     return false;
1020
1021   // Set the high bits to zero.
1022   ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg, /*TODO: Kill=*/false);
1023   if (ResultReg == 0)
1024     return false;
1025
1026   if (DstVT != MVT::i8) {
1027     ResultReg = FastEmit_r(MVT::i8, DstVT.getSimpleVT(), ISD::ZERO_EXTEND,
1028                            ResultReg, /*Kill=*/true);
1029     if (ResultReg == 0)
1030       return false;
1031   }
1032
1033   UpdateValueMap(I, ResultReg);
1034   return true;
1035 }
1036
1037
1038 bool X86FastISel::X86SelectBranch(const Instruction *I) {
1039   // Unconditional branches are selected by tablegen-generated code.
1040   // Handle a conditional branch.
1041   const BranchInst *BI = cast<BranchInst>(I);
1042   MachineBasicBlock *TrueMBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1043   MachineBasicBlock *FalseMBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1044
1045   // Fold the common case of a conditional branch with a comparison
1046   // in the same block (values defined on other blocks may not have
1047   // initialized registers).
1048   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1049     if (CI->hasOneUse() && CI->getParent() == I->getParent()) {
1050       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
1051
1052       // Try to take advantage of fallthrough opportunities.
1053       CmpInst::Predicate Predicate = CI->getPredicate();
1054       if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
1055         std::swap(TrueMBB, FalseMBB);
1056         Predicate = CmpInst::getInversePredicate(Predicate);
1057       }
1058
1059       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
1060       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
1061
1062       switch (Predicate) {
1063       case CmpInst::FCMP_OEQ:
1064         std::swap(TrueMBB, FalseMBB);
1065         Predicate = CmpInst::FCMP_UNE;
1066         // FALL THROUGH
1067       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
1068       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
1069       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
1070       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
1071       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
1072       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
1073       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
1074       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
1075       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
1076       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
1077       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
1078       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
1079       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
1080
1081       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
1082       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
1083       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
1084       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
1085       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
1086       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
1087       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
1088       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
1089       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
1090       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
1091       default:
1092         return false;
1093       }
1094
1095       const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
1096       if (SwapArgs)
1097         std::swap(Op0, Op1);
1098
1099       // Emit a compare of the LHS and RHS, setting the flags.
1100       if (!X86FastEmitCompare(Op0, Op1, VT))
1101         return false;
1102
1103       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BranchOpc))
1104         .addMBB(TrueMBB);
1105
1106       if (Predicate == CmpInst::FCMP_UNE) {
1107         // X86 requires a second branch to handle UNE (and OEQ,
1108         // which is mapped to UNE above).
1109         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JP_4))
1110           .addMBB(TrueMBB);
1111       }
1112
1113       FastEmitBranch(FalseMBB, DL);
1114       FuncInfo.MBB->addSuccessor(TrueMBB);
1115       return true;
1116     }
1117   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1118     // Handle things like "%cond = trunc i32 %X to i1 / br i1 %cond", which
1119     // typically happen for _Bool and C++ bools.
1120     MVT SourceVT;
1121     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1122         isTypeLegal(TI->getOperand(0)->getType(), SourceVT)) {
1123       unsigned TestOpc = 0;
1124       switch (SourceVT.SimpleTy) {
1125       default: break;
1126       case MVT::i8:  TestOpc = X86::TEST8ri; break;
1127       case MVT::i16: TestOpc = X86::TEST16ri; break;
1128       case MVT::i32: TestOpc = X86::TEST32ri; break;
1129       case MVT::i64: TestOpc = X86::TEST64ri32; break;
1130       }
1131       if (TestOpc) {
1132         unsigned OpReg = getRegForValue(TI->getOperand(0));
1133         if (OpReg == 0) return false;
1134         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TestOpc))
1135           .addReg(OpReg).addImm(1);
1136
1137         unsigned JmpOpc = X86::JNE_4;
1138         if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
1139           std::swap(TrueMBB, FalseMBB);
1140           JmpOpc = X86::JE_4;
1141         }
1142
1143         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(JmpOpc))
1144           .addMBB(TrueMBB);
1145         FastEmitBranch(FalseMBB, DL);
1146         FuncInfo.MBB->addSuccessor(TrueMBB);
1147         return true;
1148       }
1149     }
1150   }
1151
1152   // Otherwise do a clumsy setcc and re-test it.
1153   // Note that i1 essentially gets ANY_EXTEND'ed to i8 where it isn't used
1154   // in an explicit cast, so make sure to handle that correctly.
1155   unsigned OpReg = getRegForValue(BI->getCondition());
1156   if (OpReg == 0) return false;
1157
1158   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8ri))
1159     .addReg(OpReg).addImm(1);
1160   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JNE_4))
1161     .addMBB(TrueMBB);
1162   FastEmitBranch(FalseMBB, DL);
1163   FuncInfo.MBB->addSuccessor(TrueMBB);
1164   return true;
1165 }
1166
1167 bool X86FastISel::X86SelectShift(const Instruction *I) {
1168   unsigned CReg = 0, OpReg = 0;
1169   const TargetRegisterClass *RC = NULL;
1170   if (I->getType()->isIntegerTy(8)) {
1171     CReg = X86::CL;
1172     RC = &X86::GR8RegClass;
1173     switch (I->getOpcode()) {
1174     case Instruction::LShr: OpReg = X86::SHR8rCL; break;
1175     case Instruction::AShr: OpReg = X86::SAR8rCL; break;
1176     case Instruction::Shl:  OpReg = X86::SHL8rCL; break;
1177     default: return false;
1178     }
1179   } else if (I->getType()->isIntegerTy(16)) {
1180     CReg = X86::CX;
1181     RC = &X86::GR16RegClass;
1182     switch (I->getOpcode()) {
1183     case Instruction::LShr: OpReg = X86::SHR16rCL; break;
1184     case Instruction::AShr: OpReg = X86::SAR16rCL; break;
1185     case Instruction::Shl:  OpReg = X86::SHL16rCL; break;
1186     default: return false;
1187     }
1188   } else if (I->getType()->isIntegerTy(32)) {
1189     CReg = X86::ECX;
1190     RC = &X86::GR32RegClass;
1191     switch (I->getOpcode()) {
1192     case Instruction::LShr: OpReg = X86::SHR32rCL; break;
1193     case Instruction::AShr: OpReg = X86::SAR32rCL; break;
1194     case Instruction::Shl:  OpReg = X86::SHL32rCL; break;
1195     default: return false;
1196     }
1197   } else if (I->getType()->isIntegerTy(64)) {
1198     CReg = X86::RCX;
1199     RC = &X86::GR64RegClass;
1200     switch (I->getOpcode()) {
1201     case Instruction::LShr: OpReg = X86::SHR64rCL; break;
1202     case Instruction::AShr: OpReg = X86::SAR64rCL; break;
1203     case Instruction::Shl:  OpReg = X86::SHL64rCL; break;
1204     default: return false;
1205     }
1206   } else {
1207     return false;
1208   }
1209
1210   MVT VT;
1211   if (!isTypeLegal(I->getType(), VT))
1212     return false;
1213
1214   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1215   if (Op0Reg == 0) return false;
1216
1217   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1218   if (Op1Reg == 0) return false;
1219   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1220           CReg).addReg(Op1Reg);
1221
1222   // The shift instruction uses X86::CL. If we defined a super-register
1223   // of X86::CL, emit a subreg KILL to precisely describe what we're doing here.
1224   if (CReg != X86::CL)
1225     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1226             TII.get(TargetOpcode::KILL), X86::CL)
1227       .addReg(CReg, RegState::Kill);
1228
1229   unsigned ResultReg = createResultReg(RC);
1230   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpReg), ResultReg)
1231     .addReg(Op0Reg);
1232   UpdateValueMap(I, ResultReg);
1233   return true;
1234 }
1235
1236 bool X86FastISel::X86SelectDivRem(const Instruction *I) {
1237   const static unsigned NumTypes = 4; // i8, i16, i32, i64
1238   const static unsigned NumOps   = 4; // SDiv, SRem, UDiv, URem
1239   const static bool S = true;  // IsSigned
1240   const static bool U = false; // !IsSigned
1241   const static unsigned Copy = TargetOpcode::COPY;
1242   // For the X86 DIV/IDIV instruction, in most cases the dividend
1243   // (numerator) must be in a specific register pair highreg:lowreg,
1244   // producing the quotient in lowreg and the remainder in highreg.
1245   // For most data types, to set up the instruction, the dividend is
1246   // copied into lowreg, and lowreg is sign-extended or zero-extended
1247   // into highreg.  The exception is i8, where the dividend is defined
1248   // as a single register rather than a register pair, and we
1249   // therefore directly sign-extend or zero-extend the dividend into
1250   // lowreg, instead of copying, and ignore the highreg.
1251   const static struct DivRemEntry {
1252     // The following portion depends only on the data type.
1253     const TargetRegisterClass *RC;
1254     unsigned LowInReg;  // low part of the register pair
1255     unsigned HighInReg; // high part of the register pair
1256     // The following portion depends on both the data type and the operation.
1257     struct DivRemResult {
1258     unsigned OpDivRem;        // The specific DIV/IDIV opcode to use.
1259     unsigned OpSignExtend;    // Opcode for sign-extending lowreg into
1260                               // highreg, or copying a zero into highreg.
1261     unsigned OpCopy;          // Opcode for copying dividend into lowreg, or
1262                               // zero/sign-extending into lowreg for i8.
1263     unsigned DivRemResultReg; // Register containing the desired result.
1264     bool IsOpSigned;          // Whether to use signed or unsigned form.
1265     } ResultTable[NumOps];
1266   } OpTable[NumTypes] = {
1267     { &X86::GR8RegClass,  X86::AX,  0, {
1268         { X86::IDIV8r,  0,            X86::MOVSX16rr8, X86::AL,  S }, // SDiv
1269         { X86::IDIV8r,  0,            X86::MOVSX16rr8, X86::AH,  S }, // SRem
1270         { X86::DIV8r,   0,            X86::MOVZX16rr8, X86::AL,  U }, // UDiv
1271         { X86::DIV8r,   0,            X86::MOVZX16rr8, X86::AH,  U }, // URem
1272       }
1273     }, // i8
1274     { &X86::GR16RegClass, X86::AX,  X86::DX, {
1275         { X86::IDIV16r, X86::CWD,     Copy,            X86::AX,  S }, // SDiv
1276         { X86::IDIV16r, X86::CWD,     Copy,            X86::DX,  S }, // SRem
1277         { X86::DIV16r,  X86::MOV16r0, Copy,            X86::AX,  U }, // UDiv
1278         { X86::DIV16r,  X86::MOV16r0, Copy,            X86::DX,  U }, // URem
1279       }
1280     }, // i16
1281     { &X86::GR32RegClass, X86::EAX, X86::EDX, {
1282         { X86::IDIV32r, X86::CDQ,     Copy,            X86::EAX, S }, // SDiv
1283         { X86::IDIV32r, X86::CDQ,     Copy,            X86::EDX, S }, // SRem
1284         { X86::DIV32r,  X86::MOV32r0, Copy,            X86::EAX, U }, // UDiv
1285         { X86::DIV32r,  X86::MOV32r0, Copy,            X86::EDX, U }, // URem
1286       }
1287     }, // i32
1288     { &X86::GR64RegClass, X86::RAX, X86::RDX, {
1289         { X86::IDIV64r, X86::CQO,     Copy,            X86::RAX, S }, // SDiv
1290         { X86::IDIV64r, X86::CQO,     Copy,            X86::RDX, S }, // SRem
1291         { X86::DIV64r,  X86::MOV64r0, Copy,            X86::RAX, U }, // UDiv
1292         { X86::DIV64r,  X86::MOV64r0, Copy,            X86::RDX, U }, // URem
1293       }
1294     }, // i64
1295   };
1296
1297   MVT VT;
1298   if (!isTypeLegal(I->getType(), VT))
1299     return false;
1300
1301   unsigned TypeIndex, OpIndex;
1302   switch (VT.SimpleTy) {
1303   default: return false;
1304   case MVT::i8:  TypeIndex = 0; break;
1305   case MVT::i16: TypeIndex = 1; break;
1306   case MVT::i32: TypeIndex = 2; break;
1307   case MVT::i64: TypeIndex = 3;
1308     if (!Subtarget->is64Bit())
1309       return false;
1310     break;
1311   }
1312
1313   switch (I->getOpcode()) {
1314   default: llvm_unreachable("Unexpected div/rem opcode");
1315   case Instruction::SDiv: OpIndex = 0; break;
1316   case Instruction::SRem: OpIndex = 1; break;
1317   case Instruction::UDiv: OpIndex = 2; break;
1318   case Instruction::URem: OpIndex = 3; break;
1319   }
1320
1321   const DivRemEntry &TypeEntry = OpTable[TypeIndex];
1322   const DivRemEntry::DivRemResult &OpEntry = TypeEntry.ResultTable[OpIndex];
1323   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1324   if (Op0Reg == 0)
1325     return false;
1326   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1327   if (Op1Reg == 0)
1328     return false;
1329
1330   // Move op0 into low-order input register.
1331   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1332           TII.get(OpEntry.OpCopy), TypeEntry.LowInReg).addReg(Op0Reg);
1333   // Zero-extend or sign-extend into high-order input register.
1334   if (OpEntry.OpSignExtend) {
1335     if (OpEntry.IsOpSigned)
1336       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1337               TII.get(OpEntry.OpSignExtend));
1338     else
1339       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1340               TII.get(OpEntry.OpSignExtend), TypeEntry.HighInReg);
1341   }
1342   // Generate the DIV/IDIV instruction.
1343   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1344           TII.get(OpEntry.OpDivRem)).addReg(Op1Reg);
1345   // Copy output register into result register.
1346   unsigned ResultReg = createResultReg(TypeEntry.RC);
1347   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1348           TII.get(Copy), ResultReg).addReg(OpEntry.DivRemResultReg);
1349   UpdateValueMap(I, ResultReg);
1350
1351   return true;
1352 }
1353
1354 bool X86FastISel::X86SelectSelect(const Instruction *I) {
1355   MVT VT;
1356   if (!isTypeLegal(I->getType(), VT))
1357     return false;
1358
1359   // We only use cmov here, if we don't have a cmov instruction bail.
1360   if (!Subtarget->hasCMov()) return false;
1361
1362   unsigned Opc = 0;
1363   const TargetRegisterClass *RC = NULL;
1364   if (VT == MVT::i16) {
1365     Opc = X86::CMOVE16rr;
1366     RC = &X86::GR16RegClass;
1367   } else if (VT == MVT::i32) {
1368     Opc = X86::CMOVE32rr;
1369     RC = &X86::GR32RegClass;
1370   } else if (VT == MVT::i64) {
1371     Opc = X86::CMOVE64rr;
1372     RC = &X86::GR64RegClass;
1373   } else {
1374     return false;
1375   }
1376
1377   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1378   if (Op0Reg == 0) return false;
1379   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1380   if (Op1Reg == 0) return false;
1381   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1382   if (Op2Reg == 0) return false;
1383
1384   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1385     .addReg(Op0Reg).addReg(Op0Reg);
1386   unsigned ResultReg = createResultReg(RC);
1387   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
1388     .addReg(Op1Reg).addReg(Op2Reg);
1389   UpdateValueMap(I, ResultReg);
1390   return true;
1391 }
1392
1393 bool X86FastISel::X86SelectFPExt(const Instruction *I) {
1394   // fpext from float to double.
1395   if (X86ScalarSSEf64 &&
1396       I->getType()->isDoubleTy()) {
1397     const Value *V = I->getOperand(0);
1398     if (V->getType()->isFloatTy()) {
1399       unsigned OpReg = getRegForValue(V);
1400       if (OpReg == 0) return false;
1401       unsigned ResultReg = createResultReg(&X86::FR64RegClass);
1402       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1403               TII.get(X86::CVTSS2SDrr), ResultReg)
1404         .addReg(OpReg);
1405       UpdateValueMap(I, ResultReg);
1406       return true;
1407     }
1408   }
1409
1410   return false;
1411 }
1412
1413 bool X86FastISel::X86SelectFPTrunc(const Instruction *I) {
1414   if (X86ScalarSSEf64) {
1415     if (I->getType()->isFloatTy()) {
1416       const Value *V = I->getOperand(0);
1417       if (V->getType()->isDoubleTy()) {
1418         unsigned OpReg = getRegForValue(V);
1419         if (OpReg == 0) return false;
1420         unsigned ResultReg = createResultReg(&X86::FR32RegClass);
1421         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1422                 TII.get(X86::CVTSD2SSrr), ResultReg)
1423           .addReg(OpReg);
1424         UpdateValueMap(I, ResultReg);
1425         return true;
1426       }
1427     }
1428   }
1429
1430   return false;
1431 }
1432
1433 bool X86FastISel::X86SelectTrunc(const Instruction *I) {
1434   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1435   EVT DstVT = TLI.getValueType(I->getType());
1436
1437   // This code only handles truncation to byte.
1438   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1439     return false;
1440   if (!TLI.isTypeLegal(SrcVT))
1441     return false;
1442
1443   unsigned InputReg = getRegForValue(I->getOperand(0));
1444   if (!InputReg)
1445     // Unhandled operand.  Halt "fast" selection and bail.
1446     return false;
1447
1448   if (SrcVT == MVT::i8) {
1449     // Truncate from i8 to i1; no code needed.
1450     UpdateValueMap(I, InputReg);
1451     return true;
1452   }
1453
1454   if (!Subtarget->is64Bit()) {
1455     // If we're on x86-32; we can't extract an i8 from a general register.
1456     // First issue a copy to GR16_ABCD or GR32_ABCD.
1457     const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16) ?
1458       (const TargetRegisterClass*)&X86::GR16_ABCDRegClass :
1459       (const TargetRegisterClass*)&X86::GR32_ABCDRegClass;
1460     unsigned CopyReg = createResultReg(CopyRC);
1461     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1462             CopyReg).addReg(InputReg);
1463     InputReg = CopyReg;
1464   }
1465
1466   // Issue an extract_subreg.
1467   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1468                                                   InputReg, /*Kill=*/true,
1469                                                   X86::sub_8bit);
1470   if (!ResultReg)
1471     return false;
1472
1473   UpdateValueMap(I, ResultReg);
1474   return true;
1475 }
1476
1477 bool X86FastISel::IsMemcpySmall(uint64_t Len) {
1478   return Len <= (Subtarget->is64Bit() ? 32 : 16);
1479 }
1480
1481 bool X86FastISel::TryEmitSmallMemcpy(X86AddressMode DestAM,
1482                                      X86AddressMode SrcAM, uint64_t Len) {
1483
1484   // Make sure we don't bloat code by inlining very large memcpy's.
1485   if (!IsMemcpySmall(Len))
1486     return false;
1487
1488   bool i64Legal = Subtarget->is64Bit();
1489
1490   // We don't care about alignment here since we just emit integer accesses.
1491   while (Len) {
1492     MVT VT;
1493     if (Len >= 8 && i64Legal)
1494       VT = MVT::i64;
1495     else if (Len >= 4)
1496       VT = MVT::i32;
1497     else if (Len >= 2)
1498       VT = MVT::i16;
1499     else {
1500       VT = MVT::i8;
1501     }
1502
1503     unsigned Reg;
1504     bool RV = X86FastEmitLoad(VT, SrcAM, Reg);
1505     RV &= X86FastEmitStore(VT, Reg, DestAM);
1506     assert(RV && "Failed to emit load or store??");
1507
1508     unsigned Size = VT.getSizeInBits()/8;
1509     Len -= Size;
1510     DestAM.Disp += Size;
1511     SrcAM.Disp += Size;
1512   }
1513
1514   return true;
1515 }
1516
1517 bool X86FastISel::X86VisitIntrinsicCall(const IntrinsicInst &I) {
1518   // FIXME: Handle more intrinsics.
1519   switch (I.getIntrinsicID()) {
1520   default: return false;
1521   case Intrinsic::memcpy: {
1522     const MemCpyInst &MCI = cast<MemCpyInst>(I);
1523     // Don't handle volatile or variable length memcpys.
1524     if (MCI.isVolatile())
1525       return false;
1526
1527     if (isa<ConstantInt>(MCI.getLength())) {
1528       // Small memcpy's are common enough that we want to do them
1529       // without a call if possible.
1530       uint64_t Len = cast<ConstantInt>(MCI.getLength())->getZExtValue();
1531       if (IsMemcpySmall(Len)) {
1532         X86AddressMode DestAM, SrcAM;
1533         if (!X86SelectAddress(MCI.getRawDest(), DestAM) ||
1534             !X86SelectAddress(MCI.getRawSource(), SrcAM))
1535           return false;
1536         TryEmitSmallMemcpy(DestAM, SrcAM, Len);
1537         return true;
1538       }
1539     }
1540
1541     unsigned SizeWidth = Subtarget->is64Bit() ? 64 : 32;
1542     if (!MCI.getLength()->getType()->isIntegerTy(SizeWidth))
1543       return false;
1544
1545     if (MCI.getSourceAddressSpace() > 255 || MCI.getDestAddressSpace() > 255)
1546       return false;
1547
1548     return DoSelectCall(&I, "memcpy");
1549   }
1550   case Intrinsic::memset: {
1551     const MemSetInst &MSI = cast<MemSetInst>(I);
1552
1553     if (MSI.isVolatile())
1554       return false;
1555
1556     unsigned SizeWidth = Subtarget->is64Bit() ? 64 : 32;
1557     if (!MSI.getLength()->getType()->isIntegerTy(SizeWidth))
1558       return false;
1559
1560     if (MSI.getDestAddressSpace() > 255)
1561       return false;
1562
1563     return DoSelectCall(&I, "memset");
1564   }
1565   case Intrinsic::stackprotector: {
1566     // Emit code to store the stack guard onto the stack.
1567     EVT PtrTy = TLI.getPointerTy();
1568
1569     const Value *Op1 = I.getArgOperand(0); // The guard's value.
1570     const AllocaInst *Slot = cast<AllocaInst>(I.getArgOperand(1));
1571
1572     // Grab the frame index.
1573     X86AddressMode AM;
1574     if (!X86SelectAddress(Slot, AM)) return false;
1575     if (!X86FastEmitStore(PtrTy, Op1, AM)) return false;
1576     return true;
1577   }
1578   case Intrinsic::dbg_declare: {
1579     const DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1580     X86AddressMode AM;
1581     assert(DI->getAddress() && "Null address should be checked earlier!");
1582     if (!X86SelectAddress(DI->getAddress(), AM))
1583       return false;
1584     const MCInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1585     // FIXME may need to add RegState::Debug to any registers produced,
1586     // although ESP/EBP should be the only ones at the moment.
1587     addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II), AM).
1588       addImm(0).addMetadata(DI->getVariable());
1589     return true;
1590   }
1591   case Intrinsic::trap: {
1592     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TRAP));
1593     return true;
1594   }
1595   case Intrinsic::sadd_with_overflow:
1596   case Intrinsic::uadd_with_overflow: {
1597     // FIXME: Should fold immediates.
1598
1599     // Replace "add with overflow" intrinsics with an "add" instruction followed
1600     // by a seto/setc instruction.
1601     const Function *Callee = I.getCalledFunction();
1602     Type *RetTy =
1603       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1604
1605     MVT VT;
1606     if (!isTypeLegal(RetTy, VT))
1607       return false;
1608
1609     const Value *Op1 = I.getArgOperand(0);
1610     const Value *Op2 = I.getArgOperand(1);
1611     unsigned Reg1 = getRegForValue(Op1);
1612     unsigned Reg2 = getRegForValue(Op2);
1613
1614     if (Reg1 == 0 || Reg2 == 0)
1615       // FIXME: Handle values *not* in registers.
1616       return false;
1617
1618     unsigned OpC = 0;
1619     if (VT == MVT::i32)
1620       OpC = X86::ADD32rr;
1621     else if (VT == MVT::i64)
1622       OpC = X86::ADD64rr;
1623     else
1624       return false;
1625
1626     // The call to CreateRegs builds two sequential registers, to store the
1627     // both the returned values.
1628     unsigned ResultReg = FuncInfo.CreateRegs(I.getType());
1629     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg)
1630       .addReg(Reg1).addReg(Reg2);
1631
1632     unsigned Opc = X86::SETBr;
1633     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1634       Opc = X86::SETOr;
1635     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg+1);
1636
1637     UpdateValueMap(&I, ResultReg, 2);
1638     return true;
1639   }
1640   }
1641 }
1642
1643 bool X86FastISel::FastLowerArguments() {
1644   if (!FuncInfo.CanLowerReturn)
1645     return false;
1646
1647   const Function *F = FuncInfo.Fn;
1648   if (F->isVarArg())
1649     return false;
1650
1651   CallingConv::ID CC = F->getCallingConv();
1652   if (CC != CallingConv::C)
1653     return false;
1654
1655   if (Subtarget->isCallingConvWin64(CC))
1656     return false;
1657
1658   if (!Subtarget->is64Bit())
1659     return false;
1660
1661   // Only handle simple cases. i.e. Up to 6 i32/i64 scalar arguments.
1662   unsigned Idx = 1;
1663   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
1664        I != E; ++I, ++Idx) {
1665     if (Idx > 6)
1666       return false;
1667
1668     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
1669         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
1670         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
1671         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
1672       return false;
1673
1674     Type *ArgTy = I->getType();
1675     if (ArgTy->isStructTy() || ArgTy->isArrayTy() || ArgTy->isVectorTy())
1676       return false;
1677
1678     EVT ArgVT = TLI.getValueType(ArgTy);
1679     if (!ArgVT.isSimple()) return false;
1680     switch (ArgVT.getSimpleVT().SimpleTy) {
1681     case MVT::i32:
1682     case MVT::i64:
1683       break;
1684     default:
1685       return false;
1686     }
1687   }
1688
1689   static const uint16_t GPR32ArgRegs[] = {
1690     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1691   };
1692   static const uint16_t GPR64ArgRegs[] = {
1693     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8 , X86::R9
1694   };
1695
1696   Idx = 0;
1697   const TargetRegisterClass *RC32 = TLI.getRegClassFor(MVT::i32);
1698   const TargetRegisterClass *RC64 = TLI.getRegClassFor(MVT::i64);
1699   for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
1700        I != E; ++I, ++Idx) {
1701     if (I->use_empty())
1702       continue;
1703     bool is32Bit = TLI.getValueType(I->getType()) == MVT::i32;
1704     const TargetRegisterClass *RC = is32Bit ? RC32 : RC64;
1705     unsigned SrcReg = is32Bit ? GPR32ArgRegs[Idx] : GPR64ArgRegs[Idx];
1706     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
1707     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
1708     // Without this, EmitLiveInCopies may eliminate the livein if its only
1709     // use is a bitcast (which isn't turned into an instruction).
1710     unsigned ResultReg = createResultReg(RC);
1711     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1712             ResultReg).addReg(DstReg, getKillRegState(true));
1713     UpdateValueMap(I, ResultReg);
1714   }
1715   return true;
1716 }
1717
1718 bool X86FastISel::X86SelectCall(const Instruction *I) {
1719   const CallInst *CI = cast<CallInst>(I);
1720   const Value *Callee = CI->getCalledValue();
1721
1722   // Can't handle inline asm yet.
1723   if (isa<InlineAsm>(Callee))
1724     return false;
1725
1726   // Handle intrinsic calls.
1727   if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1728     return X86VisitIntrinsicCall(*II);
1729
1730   // Allow SelectionDAG isel to handle tail calls.
1731   if (cast<CallInst>(I)->isTailCall())
1732     return false;
1733
1734   return DoSelectCall(I, 0);
1735 }
1736
1737 static unsigned computeBytesPoppedByCallee(const X86Subtarget &Subtarget,
1738                                            const ImmutableCallSite &CS) {
1739   if (Subtarget.is64Bit())
1740     return 0;
1741   if (Subtarget.isTargetWindows())
1742     return 0;
1743   CallingConv::ID CC = CS.getCallingConv();
1744   if (CC == CallingConv::Fast || CC == CallingConv::GHC)
1745     return 0;
1746   if (!CS.paramHasAttr(1, Attribute::StructRet))
1747     return 0;
1748   if (CS.paramHasAttr(1, Attribute::InReg))
1749     return 0;
1750   return 4;
1751 }
1752
1753 // Select either a call, or an llvm.memcpy/memmove/memset intrinsic
1754 bool X86FastISel::DoSelectCall(const Instruction *I, const char *MemIntName) {
1755   const CallInst *CI = cast<CallInst>(I);
1756   const Value *Callee = CI->getCalledValue();
1757
1758   // Handle only C and fastcc calling conventions for now.
1759   ImmutableCallSite CS(CI);
1760   CallingConv::ID CC = CS.getCallingConv();
1761   bool isWin64 = Subtarget->isCallingConvWin64(CC);
1762   if (CC != CallingConv::C && CC != CallingConv::Fast &&
1763       CC != CallingConv::X86_FastCall && CC != CallingConv::X86_64_Win64 &&
1764       CC != CallingConv::X86_64_SysV)
1765     return false;
1766
1767   // fastcc with -tailcallopt is intended to provide a guaranteed
1768   // tail call optimization. Fastisel doesn't know how to do that.
1769   if (CC == CallingConv::Fast && TM.Options.GuaranteedTailCallOpt)
1770     return false;
1771
1772   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1773   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1774   bool isVarArg = FTy->isVarArg();
1775
1776   // Don't know how to handle Win64 varargs yet.  Nothing special needed for
1777   // x86-32.  Special handling for x86-64 is implemented.
1778   if (isVarArg && isWin64)
1779     return false;
1780
1781   // Fast-isel doesn't know about callee-pop yet.
1782   if (X86::isCalleePop(CC, Subtarget->is64Bit(), isVarArg,
1783                        TM.Options.GuaranteedTailCallOpt))
1784     return false;
1785
1786   // Check whether the function can return without sret-demotion.
1787   SmallVector<ISD::OutputArg, 4> Outs;
1788   GetReturnInfo(I->getType(), CS.getAttributes(), Outs, TLI);
1789   bool CanLowerReturn = TLI.CanLowerReturn(CS.getCallingConv(),
1790                                            *FuncInfo.MF, FTy->isVarArg(),
1791                                            Outs, FTy->getContext());
1792   if (!CanLowerReturn)
1793     return false;
1794
1795   // Materialize callee address in a register. FIXME: GV address can be
1796   // handled with a CALLpcrel32 instead.
1797   X86AddressMode CalleeAM;
1798   if (!X86SelectCallAddress(Callee, CalleeAM))
1799     return false;
1800   unsigned CalleeOp = 0;
1801   const GlobalValue *GV = 0;
1802   if (CalleeAM.GV != 0) {
1803     GV = CalleeAM.GV;
1804   } else if (CalleeAM.Base.Reg != 0) {
1805     CalleeOp = CalleeAM.Base.Reg;
1806   } else
1807     return false;
1808
1809   // Deal with call operands first.
1810   SmallVector<const Value *, 8> ArgVals;
1811   SmallVector<unsigned, 8> Args;
1812   SmallVector<MVT, 8> ArgVTs;
1813   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1814   unsigned arg_size = CS.arg_size();
1815   Args.reserve(arg_size);
1816   ArgVals.reserve(arg_size);
1817   ArgVTs.reserve(arg_size);
1818   ArgFlags.reserve(arg_size);
1819   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1820        i != e; ++i) {
1821     // If we're lowering a mem intrinsic instead of a regular call, skip the
1822     // last two arguments, which should not passed to the underlying functions.
1823     if (MemIntName && e-i <= 2)
1824       break;
1825     Value *ArgVal = *i;
1826     ISD::ArgFlagsTy Flags;
1827     unsigned AttrInd = i - CS.arg_begin() + 1;
1828     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1829       Flags.setSExt();
1830     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1831       Flags.setZExt();
1832
1833     if (CS.paramHasAttr(AttrInd, Attribute::ByVal)) {
1834       PointerType *Ty = cast<PointerType>(ArgVal->getType());
1835       Type *ElementTy = Ty->getElementType();
1836       unsigned FrameSize = TD.getTypeAllocSize(ElementTy);
1837       unsigned FrameAlign = CS.getParamAlignment(AttrInd);
1838       if (!FrameAlign)
1839         FrameAlign = TLI.getByValTypeAlignment(ElementTy);
1840       Flags.setByVal();
1841       Flags.setByValSize(FrameSize);
1842       Flags.setByValAlign(FrameAlign);
1843       if (!IsMemcpySmall(FrameSize))
1844         return false;
1845     }
1846
1847     if (CS.paramHasAttr(AttrInd, Attribute::InReg))
1848       Flags.setInReg();
1849     if (CS.paramHasAttr(AttrInd, Attribute::Nest))
1850       Flags.setNest();
1851
1852     // If this is an i1/i8/i16 argument, promote to i32 to avoid an extra
1853     // instruction.  This is safe because it is common to all fastisel supported
1854     // calling conventions on x86.
1855     if (ConstantInt *CI = dyn_cast<ConstantInt>(ArgVal)) {
1856       if (CI->getBitWidth() == 1 || CI->getBitWidth() == 8 ||
1857           CI->getBitWidth() == 16) {
1858         if (Flags.isSExt())
1859           ArgVal = ConstantExpr::getSExt(CI,Type::getInt32Ty(CI->getContext()));
1860         else
1861           ArgVal = ConstantExpr::getZExt(CI,Type::getInt32Ty(CI->getContext()));
1862       }
1863     }
1864
1865     unsigned ArgReg;
1866
1867     // Passing bools around ends up doing a trunc to i1 and passing it.
1868     // Codegen this as an argument + "and 1".
1869     if (ArgVal->getType()->isIntegerTy(1) && isa<TruncInst>(ArgVal) &&
1870         cast<TruncInst>(ArgVal)->getParent() == I->getParent() &&
1871         ArgVal->hasOneUse()) {
1872       ArgVal = cast<TruncInst>(ArgVal)->getOperand(0);
1873       ArgReg = getRegForValue(ArgVal);
1874       if (ArgReg == 0) return false;
1875
1876       MVT ArgVT;
1877       if (!isTypeLegal(ArgVal->getType(), ArgVT)) return false;
1878
1879       ArgReg = FastEmit_ri(ArgVT, ArgVT, ISD::AND, ArgReg,
1880                            ArgVal->hasOneUse(), 1);
1881     } else {
1882       ArgReg = getRegForValue(ArgVal);
1883     }
1884
1885     if (ArgReg == 0) return false;
1886
1887     Type *ArgTy = ArgVal->getType();
1888     MVT ArgVT;
1889     if (!isTypeLegal(ArgTy, ArgVT))
1890       return false;
1891     if (ArgVT == MVT::x86mmx)
1892       return false;
1893     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1894     Flags.setOrigAlign(OriginalAlignment);
1895
1896     Args.push_back(ArgReg);
1897     ArgVals.push_back(ArgVal);
1898     ArgVTs.push_back(ArgVT);
1899     ArgFlags.push_back(Flags);
1900   }
1901
1902   // Analyze operands of the call, assigning locations to each operand.
1903   SmallVector<CCValAssign, 16> ArgLocs;
1904   CCState CCInfo(CC, isVarArg, *FuncInfo.MF, TM, ArgLocs,
1905                  I->getParent()->getContext());
1906
1907   // Allocate shadow area for Win64
1908   if (isWin64)
1909     CCInfo.AllocateStack(32, 8);
1910
1911   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_X86);
1912
1913   // Get a count of how many bytes are to be pushed on the stack.
1914   unsigned NumBytes = CCInfo.getNextStackOffset();
1915
1916   // Issue CALLSEQ_START
1917   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1918   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackDown))
1919     .addImm(NumBytes);
1920
1921   // Process argument: walk the register/memloc assignments, inserting
1922   // copies / loads.
1923   SmallVector<unsigned, 4> RegArgs;
1924   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1925     CCValAssign &VA = ArgLocs[i];
1926     unsigned Arg = Args[VA.getValNo()];
1927     EVT ArgVT = ArgVTs[VA.getValNo()];
1928
1929     // Promote the value if needed.
1930     switch (VA.getLocInfo()) {
1931     case CCValAssign::Full: break;
1932     case CCValAssign::SExt: {
1933       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1934              "Unexpected extend");
1935       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1936                                        Arg, ArgVT, Arg);
1937       assert(Emitted && "Failed to emit a sext!"); (void)Emitted;
1938       ArgVT = VA.getLocVT();
1939       break;
1940     }
1941     case CCValAssign::ZExt: {
1942       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1943              "Unexpected extend");
1944       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1945                                        Arg, ArgVT, Arg);
1946       assert(Emitted && "Failed to emit a zext!"); (void)Emitted;
1947       ArgVT = VA.getLocVT();
1948       break;
1949     }
1950     case CCValAssign::AExt: {
1951       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1952              "Unexpected extend");
1953       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1954                                        Arg, ArgVT, Arg);
1955       if (!Emitted)
1956         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1957                                     Arg, ArgVT, Arg);
1958       if (!Emitted)
1959         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1960                                     Arg, ArgVT, Arg);
1961
1962       assert(Emitted && "Failed to emit a aext!"); (void)Emitted;
1963       ArgVT = VA.getLocVT();
1964       break;
1965     }
1966     case CCValAssign::BCvt: {
1967       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT(),
1968                                ISD::BITCAST, Arg, /*TODO: Kill=*/false);
1969       assert(BC != 0 && "Failed to emit a bitcast!");
1970       Arg = BC;
1971       ArgVT = VA.getLocVT();
1972       break;
1973     }
1974     case CCValAssign::VExt:
1975       // VExt has not been implemented, so this should be impossible to reach
1976       // for now.  However, fallback to Selection DAG isel once implemented.
1977       return false;
1978     case CCValAssign::Indirect:
1979       // FIXME: Indirect doesn't need extending, but fast-isel doesn't fully
1980       // support this.
1981       return false;
1982     }
1983
1984     if (VA.isRegLoc()) {
1985       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1986               VA.getLocReg()).addReg(Arg);
1987       RegArgs.push_back(VA.getLocReg());
1988     } else {
1989       unsigned LocMemOffset = VA.getLocMemOffset();
1990       X86AddressMode AM;
1991       AM.Base.Reg = RegInfo->getStackRegister();
1992       AM.Disp = LocMemOffset;
1993       const Value *ArgVal = ArgVals[VA.getValNo()];
1994       ISD::ArgFlagsTy Flags = ArgFlags[VA.getValNo()];
1995
1996       if (Flags.isByVal()) {
1997         X86AddressMode SrcAM;
1998         SrcAM.Base.Reg = Arg;
1999         bool Res = TryEmitSmallMemcpy(AM, SrcAM, Flags.getByValSize());
2000         assert(Res && "memcpy length already checked!"); (void)Res;
2001       } else if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal)) {
2002         // If this is a really simple value, emit this with the Value* version
2003         // of X86FastEmitStore.  If it isn't simple, we don't want to do this,
2004         // as it can cause us to reevaluate the argument.
2005         if (!X86FastEmitStore(ArgVT, ArgVal, AM))
2006           return false;
2007       } else {
2008         if (!X86FastEmitStore(ArgVT, Arg, AM))
2009           return false;
2010       }
2011     }
2012   }
2013
2014   // ELF / PIC requires GOT in the EBX register before function calls via PLT
2015   // GOT pointer.
2016   if (Subtarget->isPICStyleGOT()) {
2017     unsigned Base = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
2018     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2019             X86::EBX).addReg(Base);
2020   }
2021
2022   if (Subtarget->is64Bit() && isVarArg && !isWin64) {
2023     // Count the number of XMM registers allocated.
2024     static const uint16_t XMMArgRegs[] = {
2025       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2026       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2027     };
2028     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2029     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::MOV8ri),
2030             X86::AL).addImm(NumXMMRegs);
2031   }
2032
2033   // Issue the call.
2034   MachineInstrBuilder MIB;
2035   if (CalleeOp) {
2036     // Register-indirect call.
2037     unsigned CallOpc;
2038     if (Subtarget->is64Bit())
2039       CallOpc = X86::CALL64r;
2040     else
2041       CallOpc = X86::CALL32r;
2042     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
2043       .addReg(CalleeOp);
2044
2045   } else {
2046     // Direct call.
2047     assert(GV && "Not a direct call");
2048     unsigned CallOpc;
2049     if (Subtarget->is64Bit())
2050       CallOpc = X86::CALL64pcrel32;
2051     else
2052       CallOpc = X86::CALLpcrel32;
2053
2054     // See if we need any target-specific flags on the GV operand.
2055     unsigned char OpFlags = 0;
2056
2057     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2058     // external symbols most go through the PLT in PIC mode.  If the symbol
2059     // has hidden or protected visibility, or if it is static or local, then
2060     // we don't need to use the PLT - we can directly call it.
2061     if (Subtarget->isTargetELF() &&
2062         TM.getRelocationModel() == Reloc::PIC_ &&
2063         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2064       OpFlags = X86II::MO_PLT;
2065     } else if (Subtarget->isPICStyleStubAny() &&
2066                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2067                (!Subtarget->getTargetTriple().isMacOSX() ||
2068                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2069       // PC-relative references to external symbols should go through $stub,
2070       // unless we're building with the leopard linker or later, which
2071       // automatically synthesizes these stubs.
2072       OpFlags = X86II::MO_DARWIN_STUB;
2073     }
2074
2075
2076     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc));
2077     if (MemIntName)
2078       MIB.addExternalSymbol(MemIntName, OpFlags);
2079     else
2080       MIB.addGlobalAddress(GV, 0, OpFlags);
2081   }
2082
2083   // Add a register mask with the call-preserved registers.
2084   // Proper defs for return values will be added by setPhysRegsDeadExcept().
2085   MIB.addRegMask(TRI.getCallPreservedMask(CS.getCallingConv()));
2086
2087   // Add an implicit use GOT pointer in EBX.
2088   if (Subtarget->isPICStyleGOT())
2089     MIB.addReg(X86::EBX, RegState::Implicit);
2090
2091   if (Subtarget->is64Bit() && isVarArg && !isWin64)
2092     MIB.addReg(X86::AL, RegState::Implicit);
2093
2094   // Add implicit physical register uses to the call.
2095   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2096     MIB.addReg(RegArgs[i], RegState::Implicit);
2097
2098   // Issue CALLSEQ_END
2099   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
2100   const unsigned NumBytesCallee = computeBytesPoppedByCallee(*Subtarget, CS);
2101   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackUp))
2102     .addImm(NumBytes).addImm(NumBytesCallee);
2103
2104   // Build info for return calling conv lowering code.
2105   // FIXME: This is practically a copy-paste from TargetLowering::LowerCallTo.
2106   SmallVector<ISD::InputArg, 32> Ins;
2107   SmallVector<EVT, 4> RetTys;
2108   ComputeValueVTs(TLI, I->getType(), RetTys);
2109   for (unsigned i = 0, e = RetTys.size(); i != e; ++i) {
2110     EVT VT = RetTys[i];
2111     MVT RegisterVT = TLI.getRegisterType(I->getParent()->getContext(), VT);
2112     unsigned NumRegs = TLI.getNumRegisters(I->getParent()->getContext(), VT);
2113     for (unsigned j = 0; j != NumRegs; ++j) {
2114       ISD::InputArg MyFlags;
2115       MyFlags.VT = RegisterVT;
2116       MyFlags.Used = !CS.getInstruction()->use_empty();
2117       if (CS.paramHasAttr(0, Attribute::SExt))
2118         MyFlags.Flags.setSExt();
2119       if (CS.paramHasAttr(0, Attribute::ZExt))
2120         MyFlags.Flags.setZExt();
2121       if (CS.paramHasAttr(0, Attribute::InReg))
2122         MyFlags.Flags.setInReg();
2123       Ins.push_back(MyFlags);
2124     }
2125   }
2126
2127   // Now handle call return values.
2128   SmallVector<unsigned, 4> UsedRegs;
2129   SmallVector<CCValAssign, 16> RVLocs;
2130   CCState CCRetInfo(CC, false, *FuncInfo.MF, TM, RVLocs,
2131                     I->getParent()->getContext());
2132   unsigned ResultReg = FuncInfo.CreateRegs(I->getType());
2133   CCRetInfo.AnalyzeCallResult(Ins, RetCC_X86);
2134   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2135     EVT CopyVT = RVLocs[i].getValVT();
2136     unsigned CopyReg = ResultReg + i;
2137
2138     // If this is a call to a function that returns an fp value on the x87 fp
2139     // stack, but where we prefer to use the value in xmm registers, copy it
2140     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
2141     if ((RVLocs[i].getLocReg() == X86::ST0 ||
2142          RVLocs[i].getLocReg() == X86::ST1)) {
2143       if (isScalarFPTypeInSSEReg(RVLocs[i].getValVT())) {
2144         CopyVT = MVT::f80;
2145         CopyReg = createResultReg(&X86::RFP80RegClass);
2146       }
2147       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::FpPOP_RETVAL),
2148               CopyReg);
2149     } else {
2150       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
2151               CopyReg).addReg(RVLocs[i].getLocReg());
2152       UsedRegs.push_back(RVLocs[i].getLocReg());
2153     }
2154
2155     if (CopyVT != RVLocs[i].getValVT()) {
2156       // Round the F80 the right size, which also moves to the appropriate xmm
2157       // register. This is accomplished by storing the F80 value in memory and
2158       // then loading it back. Ewww...
2159       EVT ResVT = RVLocs[i].getValVT();
2160       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
2161       unsigned MemSize = ResVT.getSizeInBits()/8;
2162       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
2163       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2164                                 TII.get(Opc)), FI)
2165         .addReg(CopyReg);
2166       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
2167       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2168                                 TII.get(Opc), ResultReg + i), FI);
2169     }
2170   }
2171
2172   if (RVLocs.size())
2173     UpdateValueMap(I, ResultReg, RVLocs.size());
2174
2175   // Set all unused physreg defs as dead.
2176   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2177
2178   return true;
2179 }
2180
2181
2182 bool
2183 X86FastISel::TargetSelectInstruction(const Instruction *I)  {
2184   switch (I->getOpcode()) {
2185   default: break;
2186   case Instruction::Load:
2187     return X86SelectLoad(I);
2188   case Instruction::Store:
2189     return X86SelectStore(I);
2190   case Instruction::Ret:
2191     return X86SelectRet(I);
2192   case Instruction::ICmp:
2193   case Instruction::FCmp:
2194     return X86SelectCmp(I);
2195   case Instruction::ZExt:
2196     return X86SelectZExt(I);
2197   case Instruction::Br:
2198     return X86SelectBranch(I);
2199   case Instruction::Call:
2200     return X86SelectCall(I);
2201   case Instruction::LShr:
2202   case Instruction::AShr:
2203   case Instruction::Shl:
2204     return X86SelectShift(I);
2205   case Instruction::SDiv:
2206   case Instruction::UDiv:
2207   case Instruction::SRem:
2208   case Instruction::URem:
2209     return X86SelectDivRem(I);
2210   case Instruction::Select:
2211     return X86SelectSelect(I);
2212   case Instruction::Trunc:
2213     return X86SelectTrunc(I);
2214   case Instruction::FPExt:
2215     return X86SelectFPExt(I);
2216   case Instruction::FPTrunc:
2217     return X86SelectFPTrunc(I);
2218   case Instruction::IntToPtr: // Deliberate fall-through.
2219   case Instruction::PtrToInt: {
2220     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
2221     EVT DstVT = TLI.getValueType(I->getType());
2222     if (DstVT.bitsGT(SrcVT))
2223       return X86SelectZExt(I);
2224     if (DstVT.bitsLT(SrcVT))
2225       return X86SelectTrunc(I);
2226     unsigned Reg = getRegForValue(I->getOperand(0));
2227     if (Reg == 0) return false;
2228     UpdateValueMap(I, Reg);
2229     return true;
2230   }
2231   }
2232
2233   return false;
2234 }
2235
2236 unsigned X86FastISel::TargetMaterializeConstant(const Constant *C) {
2237   MVT VT;
2238   if (!isTypeLegal(C->getType(), VT))
2239     return 0;
2240
2241   // Can't handle alternate code models yet.
2242   if (TM.getCodeModel() != CodeModel::Small)
2243     return 0;
2244
2245   // Get opcode and regclass of the output for the given load instruction.
2246   unsigned Opc = 0;
2247   const TargetRegisterClass *RC = NULL;
2248   switch (VT.SimpleTy) {
2249   default: return 0;
2250   case MVT::i8:
2251     Opc = X86::MOV8rm;
2252     RC  = &X86::GR8RegClass;
2253     break;
2254   case MVT::i16:
2255     Opc = X86::MOV16rm;
2256     RC  = &X86::GR16RegClass;
2257     break;
2258   case MVT::i32:
2259     Opc = X86::MOV32rm;
2260     RC  = &X86::GR32RegClass;
2261     break;
2262   case MVT::i64:
2263     // Must be in x86-64 mode.
2264     Opc = X86::MOV64rm;
2265     RC  = &X86::GR64RegClass;
2266     break;
2267   case MVT::f32:
2268     if (X86ScalarSSEf32) {
2269       Opc = Subtarget->hasAVX() ? X86::VMOVSSrm : X86::MOVSSrm;
2270       RC  = &X86::FR32RegClass;
2271     } else {
2272       Opc = X86::LD_Fp32m;
2273       RC  = &X86::RFP32RegClass;
2274     }
2275     break;
2276   case MVT::f64:
2277     if (X86ScalarSSEf64) {
2278       Opc = Subtarget->hasAVX() ? X86::VMOVSDrm : X86::MOVSDrm;
2279       RC  = &X86::FR64RegClass;
2280     } else {
2281       Opc = X86::LD_Fp64m;
2282       RC  = &X86::RFP64RegClass;
2283     }
2284     break;
2285   case MVT::f80:
2286     // No f80 support yet.
2287     return 0;
2288   }
2289
2290   // Materialize addresses with LEA instructions.
2291   if (isa<GlobalValue>(C)) {
2292     X86AddressMode AM;
2293     if (X86SelectAddress(C, AM)) {
2294       // If the expression is just a basereg, then we're done, otherwise we need
2295       // to emit an LEA.
2296       if (AM.BaseType == X86AddressMode::RegBase &&
2297           AM.IndexReg == 0 && AM.Disp == 0 && AM.GV == 0)
2298         return AM.Base.Reg;
2299
2300       Opc = TLI.getPointerTy() == MVT::i32 ? X86::LEA32r : X86::LEA64r;
2301       unsigned ResultReg = createResultReg(RC);
2302       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2303                              TII.get(Opc), ResultReg), AM);
2304       return ResultReg;
2305     }
2306     return 0;
2307   }
2308
2309   // MachineConstantPool wants an explicit alignment.
2310   unsigned Align = TD.getPrefTypeAlignment(C->getType());
2311   if (Align == 0) {
2312     // Alignment of vector types.  FIXME!
2313     Align = TD.getTypeAllocSize(C->getType());
2314   }
2315
2316   // x86-32 PIC requires a PIC base register for constant pools.
2317   unsigned PICBase = 0;
2318   unsigned char OpFlag = 0;
2319   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
2320     OpFlag = X86II::MO_PIC_BASE_OFFSET;
2321     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
2322   } else if (Subtarget->isPICStyleGOT()) {
2323     OpFlag = X86II::MO_GOTOFF;
2324     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
2325   } else if (Subtarget->isPICStyleRIPRel() &&
2326              TM.getCodeModel() == CodeModel::Small) {
2327     PICBase = X86::RIP;
2328   }
2329
2330   // Create the load from the constant pool.
2331   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
2332   unsigned ResultReg = createResultReg(RC);
2333   addConstantPoolReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2334                                    TII.get(Opc), ResultReg),
2335                            MCPOffset, PICBase, OpFlag);
2336
2337   return ResultReg;
2338 }
2339
2340 unsigned X86FastISel::TargetMaterializeAlloca(const AllocaInst *C) {
2341   // Fail on dynamic allocas. At this point, getRegForValue has already
2342   // checked its CSE maps, so if we're here trying to handle a dynamic
2343   // alloca, we're not going to succeed. X86SelectAddress has a
2344   // check for dynamic allocas, because it's called directly from
2345   // various places, but TargetMaterializeAlloca also needs a check
2346   // in order to avoid recursion between getRegForValue,
2347   // X86SelectAddrss, and TargetMaterializeAlloca.
2348   if (!FuncInfo.StaticAllocaMap.count(C))
2349     return 0;
2350
2351   X86AddressMode AM;
2352   if (!X86SelectAddress(C, AM))
2353     return 0;
2354   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
2355   const TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
2356   unsigned ResultReg = createResultReg(RC);
2357   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2358                          TII.get(Opc), ResultReg), AM);
2359   return ResultReg;
2360 }
2361
2362 unsigned X86FastISel::TargetMaterializeFloatZero(const ConstantFP *CF) {
2363   MVT VT;
2364   if (!isTypeLegal(CF->getType(), VT))
2365     return 0;
2366
2367   // Get opcode and regclass for the given zero.
2368   unsigned Opc = 0;
2369   const TargetRegisterClass *RC = NULL;
2370   switch (VT.SimpleTy) {
2371   default: return 0;
2372   case MVT::f32:
2373     if (X86ScalarSSEf32) {
2374       Opc = X86::FsFLD0SS;
2375       RC  = &X86::FR32RegClass;
2376     } else {
2377       Opc = X86::LD_Fp032;
2378       RC  = &X86::RFP32RegClass;
2379     }
2380     break;
2381   case MVT::f64:
2382     if (X86ScalarSSEf64) {
2383       Opc = X86::FsFLD0SD;
2384       RC  = &X86::FR64RegClass;
2385     } else {
2386       Opc = X86::LD_Fp064;
2387       RC  = &X86::RFP64RegClass;
2388     }
2389     break;
2390   case MVT::f80:
2391     // No f80 support yet.
2392     return 0;
2393   }
2394
2395   unsigned ResultReg = createResultReg(RC);
2396   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg);
2397   return ResultReg;
2398 }
2399
2400
2401 bool X86FastISel::tryToFoldLoadIntoMI(MachineInstr *MI, unsigned OpNo,
2402                                       const LoadInst *LI) {
2403   X86AddressMode AM;
2404   if (!X86SelectAddress(LI->getOperand(0), AM))
2405     return false;
2406
2407   const X86InstrInfo &XII = (const X86InstrInfo&)TII;
2408
2409   unsigned Size = TD.getTypeAllocSize(LI->getType());
2410   unsigned Alignment = LI->getAlignment();
2411
2412   SmallVector<MachineOperand, 8> AddrOps;
2413   AM.getFullAddress(AddrOps);
2414
2415   MachineInstr *Result =
2416     XII.foldMemoryOperandImpl(*FuncInfo.MF, MI, OpNo, AddrOps, Size, Alignment);
2417   if (Result == 0) return false;
2418
2419   FuncInfo.MBB->insert(FuncInfo.InsertPt, Result);
2420   MI->eraseFromParent();
2421   return true;
2422 }
2423
2424
2425 namespace llvm {
2426   FastISel *X86::createFastISel(FunctionLoweringInfo &funcInfo,
2427                                 const TargetLibraryInfo *libInfo) {
2428     return new X86FastISel(funcInfo, libInfo);
2429   }
2430 }