contrib/llvm/lib/Target/X86/X86InstrExtension.td

   1 //===-- X86InstrExtension.td - Sign and Zero Extensions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the sign and zero extension operations.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let neverHasSideEffects = 1 in {
  15   let Defs = [AX], Uses = [AL] in
  16   def CBW : I<0x98, RawFrm, (outs), (ins),
  17               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
  18   let Defs = [EAX], Uses = [AX] in
  19   def CWDE : I<0x98, RawFrm, (outs), (ins),
  20               "{cwtl|cwde}", []>;   // EAX = signext(AX)
  21
  22   let Defs = [AX,DX], Uses = [AX] in
  23   def CWD : I<0x99, RawFrm, (outs), (ins),
  24               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
  25   let Defs = [EAX,EDX], Uses = [EAX] in
  26   def CDQ : I<0x99, RawFrm, (outs), (ins),
  27               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
  28
  29
  30   let Defs = [RAX], Uses = [EAX] in
  31   def CDQE : RI<0x98, RawFrm, (outs), (ins),
  32                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
  33
  34   let Defs = [RAX,RDX], Uses = [RAX] in
  35   def CQO  : RI<0x99, RawFrm, (outs), (ins),
  36                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
  37 }
  38
  39
  40
  41 // Sign/Zero extenders
  42 let neverHasSideEffects = 1 in {
  43 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
  44                    "movs{bw|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVSX_R16_R8>,
  45                    TB, OpSize, Sched<[WriteALU]>;
  46 let mayLoad = 1 in
  47 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
  48                    "movs{bw|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVSX_R16_M8>,
  49                    TB, OpSize, Sched<[WriteALULd]>;
  50 } // neverHasSideEffects = 1
  51 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8:$src),
  52                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
  53                    [(set GR32:$dst, (sext GR8:$src))], IIC_MOVSX>, TB,
  54                    Sched<[WriteALU]>;
  55 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
  56                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
  57                    [(set GR32:$dst, (sextloadi32i8 addr:$src))], IIC_MOVSX>, TB,
  58                    Sched<[WriteALULd]>;
  59 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
  60                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
  61                    [(set GR32:$dst, (sext GR16:$src))], IIC_MOVSX>, TB,
  62                    Sched<[WriteALU]>;
  63 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
  64                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
  65                    [(set GR32:$dst, (sextloadi32i16 addr:$src))], IIC_MOVSX>,
  66                    TB, Sched<[WriteALULd]>;
  67
  68 let neverHasSideEffects = 1 in {
  69 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8:$src),
  70                    "movz{bw|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX_R16_R8>,
  71                    TB, OpSize, Sched<[WriteALU]>;
  72 let mayLoad = 1 in
  73 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem:$src),
  74                    "movz{bw|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX_R16_M8>,
  75                    TB, OpSize, Sched<[WriteALULd]>;
  76 } // neverHasSideEffects = 1
  77 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
  78                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
  79                    [(set GR32:$dst, (zext GR8:$src))], IIC_MOVZX>, TB,
  80                    Sched<[WriteALU]>;
  81 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
  82                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
  83                    [(set GR32:$dst, (zextloadi32i8 addr:$src))], IIC_MOVZX>, TB,
  84                    Sched<[WriteALULd]>;
  85 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
  86                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
  87                    [(set GR32:$dst, (zext GR16:$src))], IIC_MOVZX>, TB,
  88                    Sched<[WriteALU]>;
  89 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
  90                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
  91                    [(set GR32:$dst, (zextloadi32i16 addr:$src))], IIC_MOVZX>,
  92                    TB, Sched<[WriteALULd]>;
  93
  94 // These are the same as the regular MOVZX32rr8 and MOVZX32rm8
  95 // except that they use GR32_NOREX for the output operand register class
  96 // instead of GR32. This allows them to operate on h registers on x86-64.
  97 let neverHasSideEffects = 1, isCodeGenOnly = 1 in {
  98 def MOVZX32_NOREXrr8 : I<0xB6, MRMSrcReg,
  99                          (outs GR32_NOREX:$dst), (ins GR8_NOREX:$src),
 100                          "movz{bl|x}\t{$src, $dst|$dst, $src}",
 101                          [], IIC_MOVZX>, TB, Sched<[WriteALU]>;
 102 let mayLoad = 1 in
 103 def MOVZX32_NOREXrm8 : I<0xB6, MRMSrcMem,
 104                          (outs GR32_NOREX:$dst), (ins i8mem_NOREX:$src),
 105                          "movz{bl|x}\t{$src, $dst|$dst, $src}",
 106                          [], IIC_MOVZX>, TB, Sched<[WriteALULd]>;
 107 }
 108
 109 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 110 // operand, which makes it a rare instruction with an 8-bit register
 111 // operand that can never access an h register. If support for h registers
 112 // were generalized, this would require a special register class.
 113 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 114                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 115                     [(set GR64:$dst, (sext GR8:$src))], IIC_MOVSX>, TB,
 116                     Sched<[WriteALU]>;
 117 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 118                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 119                     [(set GR64:$dst, (sextloadi64i8 addr:$src))], IIC_MOVSX>,
 120                     TB, Sched<[WriteALULd]>;
 121 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 122                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 123                     [(set GR64:$dst, (sext GR16:$src))], IIC_MOVSX>, TB,
 124                     Sched<[WriteALU]>;
 125 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 126                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 127                     [(set GR64:$dst, (sextloadi64i16 addr:$src))], IIC_MOVSX>,
 128                     TB, Sched<[WriteALULd]>;
 129 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 130                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 131                     [(set GR64:$dst, (sext GR32:$src))], IIC_MOVSX>,
 132                     Sched<[WriteALU]>;
 133 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 134                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 135                     [(set GR64:$dst, (sextloadi64i32 addr:$src))], IIC_MOVSX>,
 136                     Sched<[WriteALULd]>;
 137
 138 // movzbq and movzwq encodings for the disassembler
 139 def MOVZX64rr8_Q : RI<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8:$src),
 140                        "movz{bq|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX>,
 141                        TB, Sched<[WriteALU]>;
 142 def MOVZX64rm8_Q : RI<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem:$src),
 143                        "movz{bq|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX>,
 144                        TB, Sched<[WriteALULd]>;
 145 def MOVZX64rr16_Q : RI<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 146                        "movz{wq|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX>,
 147                        TB, Sched<[WriteALU]>;
 148 def MOVZX64rm16_Q : RI<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 149                        "movz{wq|x}\t{$src, $dst|$dst, $src}", [], IIC_MOVZX>,
 150                        TB, Sched<[WriteALULd]>;
 151
 152 // FIXME: These should be Pat patterns.
 153 let isCodeGenOnly = 1 in {
 154
 155 // Use movzbl instead of movzbq when the destination is a register; it's
 156 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 157 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 158                    "", [(set GR64:$dst, (zext GR8:$src))], IIC_MOVZX>, TB,
 159                    Sched<[WriteALU]>;
 160 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 161                    "", [(set GR64:$dst, (zextloadi64i8 addr:$src))], IIC_MOVZX>,
 162                    TB, Sched<[WriteALULd]>;
 163 // Use movzwl instead of movzwq when the destination is a register; it's
 164 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 165 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 166                    "", [(set GR64:$dst, (zext GR16:$src))], IIC_MOVZX>, TB,
 167                    Sched<[WriteALU]>;
 168 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 169                    "", [(set GR64:$dst, (zextloadi64i16 addr:$src))],
 170                    IIC_MOVZX>, TB, Sched<[WriteALULd]>;
 171
 172 // There's no movzlq instruction, but movl can be used for this purpose, using
 173 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 174 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 175 // zero-extension, however this isn't possible when the 32-bit value is
 176 // defined by a truncate or is copied from something where the high bits aren't
 177 // necessarily all zero. In such cases, we fall back to these explicit zext
 178 // instructions.
 179 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 180                     "", [(set GR64:$dst, (zext GR32:$src))], IIC_MOVZX>,
 181                     Sched<[WriteALU]>;
 182 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 183                     "", [(set GR64:$dst, (zextloadi64i32 addr:$src))],
 184                     IIC_MOVZX>, Sched<[WriteALULd]>;
 185 }
 186