contrib/llvm/lib/Target/X86/X86Schedule.td

   1 //===-- X86Schedule.td - X86 Scheduling Definitions --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 // InstrSchedModel annotations for out-of-order CPUs.
  11 //
  12 // These annotations are independent of the itinerary classes defined below.
  13
  14 // Instructions with folded loads need to read the memory operand immediately,
  15 // but other register operands don't have to be read until the load is ready.
  16 // These operands are marked with ReadAfterLd.
  17 def ReadAfterLd : SchedRead;
  18
  19 // Instructions with both a load and a store folded are modeled as a folded
  20 // load + WriteRMW.
  21 def WriteRMW : SchedWrite;
  22
  23 // Most instructions can fold loads, so almost every SchedWrite comes in two
  24 // variants: With and without a folded load.
  25 // An X86FoldableSchedWrite holds a reference to the corresponding SchedWrite
  26 // with a folded load.
  27 class X86FoldableSchedWrite : SchedWrite {
  28   // The SchedWrite to use when a load is folded into the instruction.
  29   SchedWrite Folded;
  30 }
  31
  32 // Multiclass that produces a linked pair of SchedWrites.
  33 multiclass X86SchedWritePair {
  34   // Register-Memory operation.
  35   def Ld : SchedWrite;
  36   // Register-Register operation.
  37   def NAME : X86FoldableSchedWrite {
  38     let Folded = !cast<SchedWrite>(NAME#"Ld");
  39   }
  40 }
  41
  42 // Arithmetic.
  43 defm WriteALU  : X86SchedWritePair; // Simple integer ALU op.
  44 defm WriteIMul : X86SchedWritePair; // Integer multiplication.
  45 defm WriteIDiv : X86SchedWritePair; // Integer division.
  46 def  WriteLEA  : SchedWrite;        // LEA instructions can't fold loads.
  47
  48 // Integer shifts and rotates.
  49 defm WriteShift : X86SchedWritePair;
  50
  51 // Loads, stores, and moves, not folded with other operations.
  52 def WriteLoad  : SchedWrite;
  53 def WriteStore : SchedWrite;
  54 def WriteMove  : SchedWrite;
  55
  56 // Idioms that clear a register, like xorps %xmm0, %xmm0.
  57 // These can often bypass execution ports completely.
  58 def WriteZero : SchedWrite;
  59
  60 // Branches don't produce values, so they have no latency, but they still
  61 // consume resources. Indirect branches can fold loads.
  62 defm WriteJump : X86SchedWritePair;
  63
  64 // Floating point. This covers both scalar and vector operations.
  65 defm WriteFAdd  : X86SchedWritePair; // Floating point add/sub/compare.
  66 defm WriteFMul  : X86SchedWritePair; // Floating point multiplication.
  67 defm WriteFDiv  : X86SchedWritePair; // Floating point division.
  68 defm WriteFSqrt : X86SchedWritePair; // Floating point square root.
  69 defm WriteFRcp  : X86SchedWritePair; // Floating point reciprocal.
  70 defm WriteFMA   : X86SchedWritePair; // Fused Multiply Add.
  71
  72 // FMA Scheduling helper class.
  73 class FMASC { X86FoldableSchedWrite Sched = WriteFAdd; }
  74
  75 // Vector integer operations.
  76 defm WriteVecALU   : X86SchedWritePair; // Vector integer ALU op, no logicals.
  77 defm WriteVecShift : X86SchedWritePair; // Vector integer shifts.
  78 defm WriteVecIMul  : X86SchedWritePair; // Vector integer multiply.
  79
  80 // Vector bitwise operations.
  81 // These are often used on both floating point and integer vectors.
  82 defm WriteVecLogic : X86SchedWritePair; // Vector and/or/xor.
  83 defm WriteShuffle  : X86SchedWritePair; // Vector shuffles and blends.
  84
  85 // Conversion between integer and float.
  86 defm WriteCvtF2I : X86SchedWritePair; // Float -> Integer.
  87 defm WriteCvtI2F : X86SchedWritePair; // Integer -> Float.
  88 defm WriteCvtF2F : X86SchedWritePair; // Float -> Float size conversion.
  89
  90 // Catch-all for expensive system instructions.
  91 def WriteSystem : SchedWrite;
  92
  93 // Old microcoded instructions that nobody use.
  94 def WriteMicrocoded : SchedWrite;
  95
  96 //===----------------------------------------------------------------------===//
  97 // Instruction Itinerary classes used for X86
  98 def IIC_ALU_MEM     : InstrItinClass;
  99 def IIC_ALU_NONMEM  : InstrItinClass;
 100 def IIC_LEA         : InstrItinClass;
 101 def IIC_LEA_16      : InstrItinClass;
 102 def IIC_MUL8        : InstrItinClass;
 103 def IIC_MUL16_MEM   : InstrItinClass;
 104 def IIC_MUL16_REG   : InstrItinClass;
 105 def IIC_MUL32_MEM   : InstrItinClass;
 106 def IIC_MUL32_REG   : InstrItinClass;
 107 def IIC_MUL64       : InstrItinClass;
 108 // imul by al, ax, eax, tax
 109 def IIC_IMUL8       : InstrItinClass;
 110 def IIC_IMUL16_MEM  : InstrItinClass;
 111 def IIC_IMUL16_REG  : InstrItinClass;
 112 def IIC_IMUL32_MEM  : InstrItinClass;
 113 def IIC_IMUL32_REG  : InstrItinClass;
 114 def IIC_IMUL64      : InstrItinClass;
 115 // imul reg by reg|mem
 116 def IIC_IMUL16_RM   : InstrItinClass;
 117 def IIC_IMUL16_RR   : InstrItinClass;
 118 def IIC_IMUL32_RM   : InstrItinClass;
 119 def IIC_IMUL32_RR   : InstrItinClass;
 120 def IIC_IMUL64_RM   : InstrItinClass;
 121 def IIC_IMUL64_RR   : InstrItinClass;
 122 // imul reg = reg/mem * imm
 123 def IIC_IMUL16_RMI  : InstrItinClass;
 124 def IIC_IMUL16_RRI  : InstrItinClass;
 125 def IIC_IMUL32_RMI  : InstrItinClass;
 126 def IIC_IMUL32_RRI  : InstrItinClass;
 127 def IIC_IMUL64_RMI  : InstrItinClass;
 128 def IIC_IMUL64_RRI  : InstrItinClass;
 129 // div
 130 def IIC_DIV8_MEM    : InstrItinClass;
 131 def IIC_DIV8_REG    : InstrItinClass;
 132 def IIC_DIV16       : InstrItinClass;
 133 def IIC_DIV32       : InstrItinClass;
 134 def IIC_DIV64       : InstrItinClass;
 135 // idiv
 136 def IIC_IDIV8       : InstrItinClass;
 137 def IIC_IDIV16      : InstrItinClass;
 138 def IIC_IDIV32      : InstrItinClass;
 139 def IIC_IDIV64      : InstrItinClass;
 140 // neg/not/inc/dec
 141 def IIC_UNARY_REG   : InstrItinClass;
 142 def IIC_UNARY_MEM   : InstrItinClass;
 143 // add/sub/and/or/xor/adc/sbc/cmp/test
 144 def IIC_BIN_MEM     : InstrItinClass;
 145 def IIC_BIN_NONMEM  : InstrItinClass;
 146 // shift/rotate
 147 def IIC_SR          : InstrItinClass;
 148 // shift double
 149 def IIC_SHD16_REG_IM : InstrItinClass;
 150 def IIC_SHD16_REG_CL : InstrItinClass;
 151 def IIC_SHD16_MEM_IM : InstrItinClass;
 152 def IIC_SHD16_MEM_CL : InstrItinClass;
 153 def IIC_SHD32_REG_IM : InstrItinClass;
 154 def IIC_SHD32_REG_CL : InstrItinClass;
 155 def IIC_SHD32_MEM_IM : InstrItinClass;
 156 def IIC_SHD32_MEM_CL : InstrItinClass;
 157 def IIC_SHD64_REG_IM : InstrItinClass;
 158 def IIC_SHD64_REG_CL : InstrItinClass;
 159 def IIC_SHD64_MEM_IM : InstrItinClass;
 160 def IIC_SHD64_MEM_CL : InstrItinClass;
 161 // cmov
 162 def IIC_CMOV16_RM : InstrItinClass;
 163 def IIC_CMOV16_RR : InstrItinClass;
 164 def IIC_CMOV32_RM : InstrItinClass;
 165 def IIC_CMOV32_RR : InstrItinClass;
 166 def IIC_CMOV64_RM : InstrItinClass;
 167 def IIC_CMOV64_RR : InstrItinClass;
 168 // set
 169 def IIC_SET_R : InstrItinClass;
 170 def IIC_SET_M : InstrItinClass;
 171 // jmp/jcc/jcxz
 172 def IIC_Jcc : InstrItinClass;
 173 def IIC_JCXZ : InstrItinClass;
 174 def IIC_JMP_REL : InstrItinClass;
 175 def IIC_JMP_REG : InstrItinClass;
 176 def IIC_JMP_MEM : InstrItinClass;
 177 def IIC_JMP_FAR_MEM : InstrItinClass;
 178 def IIC_JMP_FAR_PTR : InstrItinClass;
 179 // loop
 180 def IIC_LOOP : InstrItinClass;
 181 def IIC_LOOPE : InstrItinClass;
 182 def IIC_LOOPNE : InstrItinClass;
 183 // call
 184 def IIC_CALL_RI : InstrItinClass;
 185 def IIC_CALL_MEM : InstrItinClass;
 186 def IIC_CALL_FAR_MEM : InstrItinClass;
 187 def IIC_CALL_FAR_PTR : InstrItinClass;
 188 // ret
 189 def IIC_RET : InstrItinClass;
 190 def IIC_RET_IMM : InstrItinClass;
 191 //sign extension movs
 192 def IIC_MOVSX : InstrItinClass;
 193 def IIC_MOVSX_R16_R8 : InstrItinClass;
 194 def IIC_MOVSX_R16_M8 : InstrItinClass;
 195 def IIC_MOVSX_R16_R16 : InstrItinClass;
 196 def IIC_MOVSX_R32_R32 : InstrItinClass;
 197 //zero extension movs
 198 def IIC_MOVZX : InstrItinClass;
 199 def IIC_MOVZX_R16_R8 : InstrItinClass;
 200 def IIC_MOVZX_R16_M8 : InstrItinClass;
 201
 202 def IIC_REP_MOVS : InstrItinClass;
 203 def IIC_REP_STOS : InstrItinClass;
 204
 205 // SSE scalar/parallel binary operations
 206 def IIC_SSE_ALU_F32S_RR : InstrItinClass;
 207 def IIC_SSE_ALU_F32S_RM : InstrItinClass;
 208 def IIC_SSE_ALU_F64S_RR : InstrItinClass;
 209 def IIC_SSE_ALU_F64S_RM : InstrItinClass;
 210 def IIC_SSE_MUL_F32S_RR : InstrItinClass;
 211 def IIC_SSE_MUL_F32S_RM : InstrItinClass;
 212 def IIC_SSE_MUL_F64S_RR : InstrItinClass;
 213 def IIC_SSE_MUL_F64S_RM : InstrItinClass;
 214 def IIC_SSE_DIV_F32S_RR : InstrItinClass;
 215 def IIC_SSE_DIV_F32S_RM : InstrItinClass;
 216 def IIC_SSE_DIV_F64S_RR : InstrItinClass;
 217 def IIC_SSE_DIV_F64S_RM : InstrItinClass;
 218 def IIC_SSE_ALU_F32P_RR : InstrItinClass;
 219 def IIC_SSE_ALU_F32P_RM : InstrItinClass;
 220 def IIC_SSE_ALU_F64P_RR : InstrItinClass;
 221 def IIC_SSE_ALU_F64P_RM : InstrItinClass;
 222 def IIC_SSE_MUL_F32P_RR : InstrItinClass;
 223 def IIC_SSE_MUL_F32P_RM : InstrItinClass;
 224 def IIC_SSE_MUL_F64P_RR : InstrItinClass;
 225 def IIC_SSE_MUL_F64P_RM : InstrItinClass;
 226 def IIC_SSE_DIV_F32P_RR : InstrItinClass;
 227 def IIC_SSE_DIV_F32P_RM : InstrItinClass;
 228 def IIC_SSE_DIV_F64P_RR : InstrItinClass;
 229 def IIC_SSE_DIV_F64P_RM : InstrItinClass;
 230
 231 def IIC_SSE_COMIS_RR : InstrItinClass;
 232 def IIC_SSE_COMIS_RM : InstrItinClass;
 233
 234 def IIC_SSE_HADDSUB_RR : InstrItinClass;
 235 def IIC_SSE_HADDSUB_RM : InstrItinClass;
 236
 237 def IIC_SSE_BIT_P_RR  : InstrItinClass;
 238 def IIC_SSE_BIT_P_RM  : InstrItinClass;
 239
 240 def IIC_SSE_INTALU_P_RR  : InstrItinClass;
 241 def IIC_SSE_INTALU_P_RM  : InstrItinClass;
 242 def IIC_SSE_INTALUQ_P_RR  : InstrItinClass;
 243 def IIC_SSE_INTALUQ_P_RM  : InstrItinClass;
 244
 245 def IIC_SSE_INTMUL_P_RR : InstrItinClass;
 246 def IIC_SSE_INTMUL_P_RM : InstrItinClass;
 247
 248 def IIC_SSE_INTSH_P_RR : InstrItinClass;
 249 def IIC_SSE_INTSH_P_RM : InstrItinClass;
 250 def IIC_SSE_INTSH_P_RI : InstrItinClass;
 251
 252 def IIC_SSE_CMPP_RR : InstrItinClass;
 253 def IIC_SSE_CMPP_RM : InstrItinClass;
 254
 255 def IIC_SSE_SHUFP : InstrItinClass;
 256 def IIC_SSE_PSHUF : InstrItinClass;
 257
 258 def IIC_SSE_UNPCK : InstrItinClass;
 259
 260 def IIC_SSE_MOVMSK : InstrItinClass;
 261 def IIC_SSE_MASKMOV : InstrItinClass;
 262
 263 def IIC_SSE_PEXTRW : InstrItinClass;
 264 def IIC_SSE_PINSRW : InstrItinClass;
 265
 266 def IIC_SSE_PABS_RR : InstrItinClass;
 267 def IIC_SSE_PABS_RM : InstrItinClass;
 268
 269 def IIC_SSE_SQRTP_RR : InstrItinClass;
 270 def IIC_SSE_SQRTP_RM : InstrItinClass;
 271 def IIC_SSE_SQRTS_RR : InstrItinClass;
 272 def IIC_SSE_SQRTS_RM : InstrItinClass;
 273
 274 def IIC_SSE_RCPP_RR : InstrItinClass;
 275 def IIC_SSE_RCPP_RM : InstrItinClass;
 276 def IIC_SSE_RCPS_RR : InstrItinClass;
 277 def IIC_SSE_RCPS_RM : InstrItinClass;
 278
 279 def IIC_SSE_MOV_S_RR : InstrItinClass;
 280 def IIC_SSE_MOV_S_RM : InstrItinClass;
 281 def IIC_SSE_MOV_S_MR : InstrItinClass;
 282
 283 def IIC_SSE_MOVA_P_RR : InstrItinClass;
 284 def IIC_SSE_MOVA_P_RM : InstrItinClass;
 285 def IIC_SSE_MOVA_P_MR : InstrItinClass;
 286
 287 def IIC_SSE_MOVU_P_RR : InstrItinClass;
 288 def IIC_SSE_MOVU_P_RM : InstrItinClass;
 289 def IIC_SSE_MOVU_P_MR : InstrItinClass;
 290
 291 def IIC_SSE_MOVDQ : InstrItinClass;
 292 def IIC_SSE_MOVD_ToGP : InstrItinClass;
 293 def IIC_SSE_MOVQ_RR : InstrItinClass;
 294
 295 def IIC_SSE_MOV_LH : InstrItinClass;
 296
 297 def IIC_SSE_LDDQU : InstrItinClass;
 298
 299 def IIC_SSE_MOVNT : InstrItinClass;
 300
 301 def IIC_SSE_PHADDSUBD_RR : InstrItinClass;
 302 def IIC_SSE_PHADDSUBD_RM : InstrItinClass;
 303 def IIC_SSE_PHADDSUBSW_RR : InstrItinClass;
 304 def IIC_SSE_PHADDSUBSW_RM : InstrItinClass;
 305 def IIC_SSE_PHADDSUBW_RR : InstrItinClass;
 306 def IIC_SSE_PHADDSUBW_RM : InstrItinClass;
 307 def IIC_SSE_PSHUFB_RR : InstrItinClass;
 308 def IIC_SSE_PSHUFB_RM : InstrItinClass;
 309 def IIC_SSE_PSIGN_RR : InstrItinClass;
 310 def IIC_SSE_PSIGN_RM : InstrItinClass;
 311
 312 def IIC_SSE_PMADD : InstrItinClass;
 313 def IIC_SSE_PMULHRSW : InstrItinClass;
 314 def IIC_SSE_PALIGNR : InstrItinClass;
 315 def IIC_SSE_MWAIT : InstrItinClass;
 316 def IIC_SSE_MONITOR : InstrItinClass;
 317
 318 def IIC_SSE_PREFETCH : InstrItinClass;
 319 def IIC_SSE_PAUSE : InstrItinClass;
 320 def IIC_SSE_LFENCE : InstrItinClass;
 321 def IIC_SSE_MFENCE : InstrItinClass;
 322 def IIC_SSE_SFENCE : InstrItinClass;
 323 def IIC_SSE_LDMXCSR : InstrItinClass;
 324 def IIC_SSE_STMXCSR : InstrItinClass;
 325
 326 def IIC_SSE_CVT_PD_RR : InstrItinClass;
 327 def IIC_SSE_CVT_PD_RM : InstrItinClass;
 328 def IIC_SSE_CVT_PS_RR : InstrItinClass;
 329 def IIC_SSE_CVT_PS_RM : InstrItinClass;
 330 def IIC_SSE_CVT_PI2PS_RR : InstrItinClass;
 331 def IIC_SSE_CVT_PI2PS_RM : InstrItinClass;
 332 def IIC_SSE_CVT_Scalar_RR : InstrItinClass;
 333 def IIC_SSE_CVT_Scalar_RM : InstrItinClass;
 334 def IIC_SSE_CVT_SS2SI32_RM : InstrItinClass;
 335 def IIC_SSE_CVT_SS2SI32_RR : InstrItinClass;
 336 def IIC_SSE_CVT_SS2SI64_RM : InstrItinClass;
 337 def IIC_SSE_CVT_SS2SI64_RR : InstrItinClass;
 338 def IIC_SSE_CVT_SD2SI_RM : InstrItinClass;
 339 def IIC_SSE_CVT_SD2SI_RR : InstrItinClass;
 340
 341 // MMX
 342 def IIC_MMX_MOV_MM_RM : InstrItinClass;
 343 def IIC_MMX_MOV_REG_MM : InstrItinClass;
 344 def IIC_MMX_MOVQ_RM : InstrItinClass;
 345 def IIC_MMX_MOVQ_RR : InstrItinClass;
 346
 347 def IIC_MMX_ALU_RM : InstrItinClass;
 348 def IIC_MMX_ALU_RR : InstrItinClass;
 349 def IIC_MMX_ALUQ_RM : InstrItinClass;
 350 def IIC_MMX_ALUQ_RR : InstrItinClass;
 351 def IIC_MMX_PHADDSUBW_RM : InstrItinClass;
 352 def IIC_MMX_PHADDSUBW_RR : InstrItinClass;
 353 def IIC_MMX_PHADDSUBD_RM : InstrItinClass;
 354 def IIC_MMX_PHADDSUBD_RR : InstrItinClass;
 355 def IIC_MMX_PMUL : InstrItinClass;
 356 def IIC_MMX_MISC_FUNC_MEM : InstrItinClass;
 357 def IIC_MMX_MISC_FUNC_REG : InstrItinClass;
 358 def IIC_MMX_PSADBW : InstrItinClass;
 359 def IIC_MMX_SHIFT_RI : InstrItinClass;
 360 def IIC_MMX_SHIFT_RM : InstrItinClass;
 361 def IIC_MMX_SHIFT_RR : InstrItinClass;
 362 def IIC_MMX_UNPCK_H_RM : InstrItinClass;
 363 def IIC_MMX_UNPCK_H_RR : InstrItinClass;
 364 def IIC_MMX_UNPCK_L : InstrItinClass;
 365 def IIC_MMX_PCK_RM : InstrItinClass;
 366 def IIC_MMX_PCK_RR : InstrItinClass;
 367 def IIC_MMX_PSHUF : InstrItinClass;
 368 def IIC_MMX_PEXTR : InstrItinClass;
 369 def IIC_MMX_PINSRW : InstrItinClass;
 370 def IIC_MMX_MASKMOV : InstrItinClass;
 371
 372 def IIC_MMX_CVT_PD_RR : InstrItinClass;
 373 def IIC_MMX_CVT_PD_RM : InstrItinClass;
 374 def IIC_MMX_CVT_PS_RR : InstrItinClass;
 375 def IIC_MMX_CVT_PS_RM : InstrItinClass;
 376
 377 def IIC_CMPX_LOCK : InstrItinClass;
 378 def IIC_CMPX_LOCK_8 : InstrItinClass;
 379 def IIC_CMPX_LOCK_8B : InstrItinClass;
 380 def IIC_CMPX_LOCK_16B : InstrItinClass;
 381
 382 def IIC_XADD_LOCK_MEM : InstrItinClass;
 383 def IIC_XADD_LOCK_MEM8 : InstrItinClass;
 384
 385 def IIC_FILD : InstrItinClass;
 386 def IIC_FLD : InstrItinClass;
 387 def IIC_FLD80 : InstrItinClass;
 388 def IIC_FST : InstrItinClass;
 389 def IIC_FST80 : InstrItinClass;
 390 def IIC_FIST : InstrItinClass;
 391 def IIC_FLDZ : InstrItinClass;
 392 def IIC_FUCOM : InstrItinClass;
 393 def IIC_FUCOMI : InstrItinClass;
 394 def IIC_FCOMI : InstrItinClass;
 395 def IIC_FNSTSW : InstrItinClass;
 396 def IIC_FNSTCW : InstrItinClass;
 397 def IIC_FLDCW : InstrItinClass;
 398 def IIC_FNINIT : InstrItinClass;
 399 def IIC_FFREE : InstrItinClass;
 400 def IIC_FNCLEX : InstrItinClass;
 401 def IIC_WAIT : InstrItinClass;
 402 def IIC_FXAM : InstrItinClass;
 403 def IIC_FNOP : InstrItinClass;
 404 def IIC_FLDL : InstrItinClass;
 405 def IIC_F2XM1 : InstrItinClass;
 406 def IIC_FYL2X : InstrItinClass;
 407 def IIC_FPTAN : InstrItinClass;
 408 def IIC_FPATAN : InstrItinClass;
 409 def IIC_FXTRACT : InstrItinClass;
 410 def IIC_FPREM1 : InstrItinClass;
 411 def IIC_FPSTP : InstrItinClass;
 412 def IIC_FPREM : InstrItinClass;
 413 def IIC_FYL2XP1 : InstrItinClass;
 414 def IIC_FSINCOS : InstrItinClass;
 415 def IIC_FRNDINT : InstrItinClass;
 416 def IIC_FSCALE : InstrItinClass;
 417 def IIC_FCOMPP : InstrItinClass;
 418 def IIC_FXSAVE : InstrItinClass;
 419 def IIC_FXRSTOR : InstrItinClass;
 420
 421 def IIC_FXCH : InstrItinClass;
 422
 423 // System instructions
 424 def IIC_CPUID : InstrItinClass;
 425 def IIC_INT : InstrItinClass;
 426 def IIC_INT3 : InstrItinClass;
 427 def IIC_INVD : InstrItinClass;
 428 def IIC_INVLPG : InstrItinClass;
 429 def IIC_IRET : InstrItinClass;
 430 def IIC_HLT : InstrItinClass;
 431 def IIC_LXS : InstrItinClass;
 432 def IIC_LTR : InstrItinClass;
 433 def IIC_RDTSC : InstrItinClass;
 434 def IIC_RSM : InstrItinClass;
 435 def IIC_SIDT : InstrItinClass;
 436 def IIC_SGDT : InstrItinClass;
 437 def IIC_SLDT : InstrItinClass;
 438 def IIC_STR : InstrItinClass;
 439 def IIC_SWAPGS : InstrItinClass;
 440 def IIC_SYSCALL : InstrItinClass;
 441 def IIC_SYS_ENTER_EXIT : InstrItinClass;
 442 def IIC_IN_RR : InstrItinClass;
 443 def IIC_IN_RI : InstrItinClass;
 444 def IIC_OUT_RR : InstrItinClass;
 445 def IIC_OUT_IR : InstrItinClass;
 446 def IIC_INS : InstrItinClass;
 447 def IIC_MOV_REG_DR : InstrItinClass;
 448 def IIC_MOV_DR_REG : InstrItinClass;
 449 def IIC_MOV_REG_CR : InstrItinClass;
 450 def IIC_MOV_CR_REG : InstrItinClass;
 451 def IIC_MOV_REG_SR : InstrItinClass;
 452 def IIC_MOV_MEM_SR : InstrItinClass;
 453 def IIC_MOV_SR_REG : InstrItinClass;
 454 def IIC_MOV_SR_MEM : InstrItinClass;
 455 def IIC_LAR_RM : InstrItinClass;
 456 def IIC_LAR_RR : InstrItinClass;
 457 def IIC_LSL_RM : InstrItinClass;
 458 def IIC_LSL_RR : InstrItinClass;
 459 def IIC_LGDT : InstrItinClass;
 460 def IIC_LIDT : InstrItinClass;
 461 def IIC_LLDT_REG : InstrItinClass;
 462 def IIC_LLDT_MEM : InstrItinClass;
 463 def IIC_PUSH_CS : InstrItinClass;
 464 def IIC_PUSH_SR : InstrItinClass;
 465 def IIC_POP_SR : InstrItinClass;
 466 def IIC_POP_SR_SS : InstrItinClass;
 467 def IIC_VERR : InstrItinClass;
 468 def IIC_VERW_REG : InstrItinClass;
 469 def IIC_VERW_MEM : InstrItinClass;
 470 def IIC_WRMSR : InstrItinClass;
 471 def IIC_RDMSR : InstrItinClass;
 472 def IIC_RDPMC : InstrItinClass;
 473 def IIC_SMSW : InstrItinClass;
 474 def IIC_LMSW_REG : InstrItinClass;
 475 def IIC_LMSW_MEM : InstrItinClass;
 476 def IIC_ENTER : InstrItinClass;
 477 def IIC_LEAVE : InstrItinClass;
 478 def IIC_POP_MEM : InstrItinClass;
 479 def IIC_POP_REG16 : InstrItinClass;
 480 def IIC_POP_REG : InstrItinClass;
 481 def IIC_POP_F : InstrItinClass;
 482 def IIC_POP_FD : InstrItinClass;
 483 def IIC_POP_A : InstrItinClass;
 484 def IIC_PUSH_IMM : InstrItinClass;
 485 def IIC_PUSH_MEM : InstrItinClass;
 486 def IIC_PUSH_REG : InstrItinClass;
 487 def IIC_PUSH_F : InstrItinClass;
 488 def IIC_PUSH_A : InstrItinClass;
 489 def IIC_BSWAP : InstrItinClass;
 490 def IIC_BSF : InstrItinClass;
 491 def IIC_BSR : InstrItinClass;
 492 def IIC_MOVS : InstrItinClass;
 493 def IIC_STOS : InstrItinClass;
 494 def IIC_SCAS : InstrItinClass;
 495 def IIC_CMPS : InstrItinClass;
 496 def IIC_MOV : InstrItinClass;
 497 def IIC_MOV_MEM : InstrItinClass;
 498 def IIC_AHF : InstrItinClass;
 499 def IIC_BT_MI : InstrItinClass;
 500 def IIC_BT_MR : InstrItinClass;
 501 def IIC_BT_RI : InstrItinClass;
 502 def IIC_BT_RR : InstrItinClass;
 503 def IIC_BTX_MI : InstrItinClass;
 504 def IIC_BTX_MR : InstrItinClass;
 505 def IIC_BTX_RI : InstrItinClass;
 506 def IIC_BTX_RR : InstrItinClass;
 507 def IIC_XCHG_REG : InstrItinClass;
 508 def IIC_XCHG_MEM : InstrItinClass;
 509 def IIC_XADD_REG : InstrItinClass;
 510 def IIC_XADD_MEM : InstrItinClass;
 511 def IIC_CMPXCHG_MEM : InstrItinClass;
 512 def IIC_CMPXCHG_REG : InstrItinClass;
 513 def IIC_CMPXCHG_MEM8 : InstrItinClass;
 514 def IIC_CMPXCHG_REG8 : InstrItinClass;
 515 def IIC_CMPXCHG_8B : InstrItinClass;
 516 def IIC_CMPXCHG_16B : InstrItinClass;
 517 def IIC_LODS : InstrItinClass;
 518 def IIC_OUTS : InstrItinClass;
 519 def IIC_CLC : InstrItinClass;
 520 def IIC_CLD : InstrItinClass;
 521 def IIC_CLI : InstrItinClass;
 522 def IIC_CMC : InstrItinClass;
 523 def IIC_CLTS : InstrItinClass;
 524 def IIC_STC : InstrItinClass;
 525 def IIC_STI : InstrItinClass;
 526 def IIC_STD : InstrItinClass;
 527 def IIC_XLAT : InstrItinClass;
 528 def IIC_AAA : InstrItinClass;
 529 def IIC_AAD : InstrItinClass;
 530 def IIC_AAM : InstrItinClass;
 531 def IIC_AAS : InstrItinClass;
 532 def IIC_DAA : InstrItinClass;
 533 def IIC_DAS : InstrItinClass;
 534 def IIC_BOUND : InstrItinClass;
 535 def IIC_ARPL_REG : InstrItinClass;
 536 def IIC_ARPL_MEM : InstrItinClass;
 537 def IIC_MOVBE : InstrItinClass;
 538
 539 def IIC_NOP : InstrItinClass;
 540
 541 //===----------------------------------------------------------------------===//
 542 // Processor instruction itineraries.
 543
 544 // IssueWidth is analagous to the number of decode units. Core and its
 545 // descendents, including Nehalem and SandyBridge have 4 decoders.
 546 // Resources beyond the decoder operate on micro-ops and are bufferred
 547 // so adjacent micro-ops don't directly compete.
 548 //
 549 // MinLatency=0 indicates that RAW dependencies can be decoded in the
 550 // same cycle.
 551 //
 552 // HighLatency=10 is optimistic. X86InstrInfo::isHighLatencyDef
 553 // indicates high latency opcodes. Alternatively, InstrItinData
 554 // entries may be included here to define specific operand
 555 // latencies. Since these latencies are not used for pipeline hazards,
 556 // they do not need to be exact.
 557 //
 558 // ILPWindow=10 is an arbitrary threshold that approximates cycles of
 559 // latency hidden by instruction buffers. The actual value is not very
 560 // important but should be zero for inorder and nonzero for OOO processors.
 561 //
 562 // The GenericModel contains no instruciton itineraries.
 563 def GenericModel : SchedMachineModel {
 564   let IssueWidth = 4;
 565   let MinLatency = 0;
 566   let LoadLatency = 4;
 567   let HighLatency = 10;
 568   let ILPWindow = 10;
 569 }
 570
 571 include "X86ScheduleAtom.td"
 572 include "X86SchedSandyBridge.td"
 573 include "X86SchedHaswell.td"