tools/tools/cxgbtool/reg_defs_t3.c

   1 /*
   2  * $FreeBSD$
   3  */
   4
   5
   6 /* This file is automatically generated --- do not edit */
   7
   8 struct reg_info sge3_regs[] = {
   9         { "SG_CONTROL", 0x0, 0 },
  10                 { "EgrEnUpBp", 21, 1 },
  11                 { "DropPkt", 20, 1 },
  12                 { "EgrGenCtrl", 19, 1 },
  13                 { "UserSpaceSize", 14, 5 },
  14                 { "HostPageSize", 11, 3 },
  15                 { "PCIRelax", 10, 1 },
  16                 { "FLMode", 9, 1 },
  17                 { "PktShift", 6, 3 },
  18                 { "OneIntMultQ", 5, 1 },
  19                 { "FLPickAvail", 4, 1 },
  20                 { "BigEndianEgress", 3, 1 },
  21                 { "BigEndianIngress", 2, 1 },
  22                 { "IscsiCoalescing", 1, 1 },
  23                 { "GlobalEnable", 0, 1 },
  24         { "SG_KDOORBELL", 0x4, 0 },
  25                 { "SelEgrCntx", 31, 1 },
  26                 { "EgrCntx", 0, 16 },
  27         { "SG_GTS", 0x8, 0 },
  28                 { "RspQ", 29, 3 },
  29                 { "NewTimer", 16, 13 },
  30                 { "NewIndex", 0, 16 },
  31         { "SG_CONTEXT_CMD", 0xc, 0 },
  32                 { "Opcode", 28, 4 },
  33                 { "Busy", 27, 1 },
  34                 { "CQ_credit", 20, 7 },
  35                 { "CQ", 19, 1 },
  36                 { "RspQ", 18, 1 },
  37                 { "Egress", 17, 1 },
  38                 { "FreeList", 16, 1 },
  39                 { "Context", 0, 16 },
  40         { "SG_CONTEXT_DATA0", 0x10, 0 },
  41         { "SG_CONTEXT_DATA1", 0x14, 0 },
  42         { "SG_CONTEXT_DATA2", 0x18, 0 },
  43         { "SG_CONTEXT_DATA3", 0x1c, 0 },
  44         { "SG_CONTEXT_MASK0", 0x20, 0 },
  45         { "SG_CONTEXT_MASK1", 0x24, 0 },
  46         { "SG_CONTEXT_MASK2", 0x28, 0 },
  47         { "SG_CONTEXT_MASK3", 0x2c, 0 },
  48         { "SG_RSPQ_CREDIT_RETURN", 0x30, 0 },
  49                 { "RspQ", 29, 3 },
  50                 { "Data", 0, 16 },
  51         { "SG_HI_DRB_HI_THRSH", 0x38, 0 },
  52                 { "HiDrbHiThrsh", 0, 10 },
  53         { "SG_HI_DRB_LO_THRSH", 0x3c, 0 },
  54                 { "HiDrbLoThrsh", 0, 10 },
  55         { "SG_LO_DRB_HI_THRSH", 0x40, 0 },
  56                 { "LoDrbHiThrsh", 0, 10 },
  57         { "SG_LO_DRB_LO_THRSH", 0x44, 0 },
  58                 { "LoDrbLoThrsh", 0, 10 },
  59         { "SG_ONE_INT_MULT_Q_COALESCING_TIMER", 0x48, 0 },
  60         { "SG_RSPQ_FL_STATUS", 0x4c, 0 },
  61                 { "RspQ0Starved", 0, 1 },
  62                 { "RspQ1Starved", 1, 1 },
  63                 { "RspQ2Starved", 2, 1 },
  64                 { "RspQ3Starved", 3, 1 },
  65                 { "RspQ4Starved", 4, 1 },
  66                 { "RspQ5Starved", 5, 1 },
  67                 { "RspQ6Starved", 6, 1 },
  68                 { "RspQ7Starved", 7, 1 },
  69                 { "RspQ0Disabled", 8, 1 },
  70                 { "RspQ1Disabled", 9, 1 },
  71                 { "RspQ2Disabled", 10, 1 },
  72                 { "RspQ3Disabled", 11, 1 },
  73                 { "RspQ4Disabled", 12, 1 },
  74                 { "RspQ5Disabled", 13, 1 },
  75                 { "RspQ6Disabled", 14, 1 },
  76                 { "RspQ7Disabled", 15, 1 },
  77                 { "FL0Empty", 16, 1 },
  78                 { "FL1Empty", 17, 1 },
  79                 { "FL2Empty", 18, 1 },
  80                 { "FL3Empty", 19, 1 },
  81                 { "FL4Empty", 20, 1 },
  82                 { "FL5Empty", 21, 1 },
  83                 { "FL6Empty", 22, 1 },
  84                 { "FL7Empty", 23, 1 },
  85                 { "FL8Empty", 24, 1 },
  86                 { "FL9Empty", 25, 1 },
  87                 { "FL10Empty", 26, 1 },
  88                 { "FL11Empty", 27, 1 },
  89                 { "FL12Empty", 28, 1 },
  90                 { "FL13Empty", 29, 1 },
  91                 { "FL14Empty", 30, 1 },
  92                 { "FL15Empty", 31, 1 },
  93         { "SG_EGR_PRI_CNT", 0x50, 0 },
  94                 { "EgrPriCnt", 0, 5 },
  95         { "SG_EGR_RCQ_DRB_THRSH", 0x54, 0 },
  96                 { "HiRcqDrbThrsh", 16, 11 },
  97                 { "LoRcqDrbThrsh", 0, 11 },
  98         { "SG_EGR_CNTX_BADDR", 0x58, 0 },
  99                 { "EgrCntxBAddr", 5, 27 },
 100         { "SG_INT_CAUSE", 0x5c, 0 },
 101                 { "HiCtlDrbDropErr", 13, 1 },
 102                 { "LoCtlDrbDropErr", 12, 1 },
 103                 { "HiPioDrbDropErr", 11, 1 },
 104                 { "LoPioDrbDropErr", 10, 1 },
 105                 { "HiCrdtUndFlowErr", 9, 1 },
 106                 { "LoCrdtUndFlowErr", 8, 1 },
 107                 { "HiPriorityDBFull", 7, 1 },
 108                 { "HiPriorityDBEmpty", 6, 1 },
 109                 { "LoPriorityDBFull", 5, 1 },
 110                 { "LoPriorityDBEmpty", 4, 1 },
 111                 { "RspQDisabled", 3, 1 },
 112                 { "RspQCreditOverfow", 2, 1 },
 113                 { "FlEmpty", 1, 1 },
 114                 { "RspQStarve", 0, 1 },
 115         { "SG_INT_ENABLE", 0x60, 0 },
 116                 { "HiCtlDrbDropErr", 13, 1 },
 117                 { "LoCtlDrbDropErr", 12, 1 },
 118                 { "HiPioDrbDropErr", 11, 1 },
 119                 { "LoPioDrbDropErr", 10, 1 },
 120                 { "HiCrdtUndFlowErr", 9, 1 },
 121                 { "LoCrdtUndFlowErr", 8, 1 },
 122                 { "HiPriorityDBFull", 7, 1 },
 123                 { "HiPriorityDBEmpty", 6, 1 },
 124                 { "LoPriorityDBFull", 5, 1 },
 125                 { "LoPriorityDBEmpty", 4, 1 },
 126                 { "RspQDisabled", 3, 1 },
 127                 { "RspQCreditOverfow", 2, 1 },
 128                 { "FlEmpty", 1, 1 },
 129                 { "RspQStarve", 0, 1 },
 130         { "SG_CMDQ_CREDIT_TH", 0x64, 0 },
 131                 { "Timeout", 8, 24 },
 132                 { "Threshold", 0, 8 },
 133         { "SG_TIMER_TICK", 0x68, 0 },
 134         { "SG_CQ_CONTEXT_BADDR", 0x6c, 0 },
 135                 { "baseAddr", 5, 27 },
 136         { "SG_OCO_BASE", 0x70, 0 },
 137                 { "Base1", 16, 16 },
 138                 { "Base0", 0, 16 },
 139         { "SG_DRB_PRI_THRESH", 0x74, 0 },
 140                 { "DrbPriThrsh", 0, 16 },
 141         { "SG_DEBUG_INDEX", 0x78, 0 },
 142         { "SG_DEBUG_DATA", 0x7c, 0 },
 143         { NULL, 0, 0 }
 144 };
 145
 146 struct reg_info pcix1_regs[] = {
 147         { "PCIX_INT_ENABLE", 0x80, 0 },
 148                 { "MSIXParErr", 22, 3 },
 149                 { "CFParErr", 18, 4 },
 150                 { "RFParErr", 14, 4 },
 151                 { "WFParErr", 12, 2 },
 152                 { "PIOParErr", 11, 1 },
 153                 { "DetUncECCErr", 10, 1 },
 154                 { "DetCorECCErr", 9, 1 },
 155                 { "RcvSplCmpErr", 8, 1 },
 156                 { "UnxSplCmp", 7, 1 },
 157                 { "SplCmpDis", 6, 1 },
 158                 { "DetParErr", 5, 1 },
 159                 { "SigSysErr", 4, 1 },
 160                 { "RcvMstAbt", 3, 1 },
 161                 { "RcvTarAbt", 2, 1 },
 162                 { "SigTarAbt", 1, 1 },
 163                 { "MstDetParErr", 0, 1 },
 164         { "PCIX_INT_CAUSE", 0x84, 0 },
 165                 { "MSIXParErr", 22, 3 },
 166                 { "CFParErr", 18, 4 },
 167                 { "RFParErr", 14, 4 },
 168                 { "WFParErr", 12, 2 },
 169                 { "PIOParErr", 11, 1 },
 170                 { "DetUncECCErr", 10, 1 },
 171                 { "DetCorECCErr", 9, 1 },
 172                 { "RcvSplCmpErr", 8, 1 },
 173                 { "UnxSplCmp", 7, 1 },
 174                 { "SplCmpDis", 6, 1 },
 175                 { "DetParErr", 5, 1 },
 176                 { "SigSysErr", 4, 1 },
 177                 { "RcvMstAbt", 3, 1 },
 178                 { "RcvTarAbt", 2, 1 },
 179                 { "SigTarAbt", 1, 1 },
 180                 { "MstDetParErr", 0, 1 },
 181         { "PCIX_CFG", 0x88, 0 },
 182                 { "CLIDecEn", 18, 1 },
 183                 { "LatTmrDis", 17, 1 },
 184                 { "LowPwrEn", 16, 1 },
 185                 { "AsyncIntVec", 11, 5 },
 186                 { "MaxSplTrnC", 8, 3 },
 187                 { "MaxSplTrnR", 5, 3 },
 188                 { "MaxWrByteCnt", 3, 2 },
 189                 { "WrReqAtomicEn", 2, 1 },
 190                 { "CRstWrmMode", 1, 1 },
 191                 { "PIOAck64En", 0, 1 },
 192         { "PCIX_MODE", 0x8c, 0 },
 193                 { "PClkRange", 6, 2 },
 194                 { "PCIXInitPat", 2, 4 },
 195                 { "66MHz", 1, 1 },
 196                 { "64Bit", 0, 1 },
 197         { "PCIX_CAL", 0x90, 0 },
 198                 { "Busy", 31, 1 },
 199                 { "PerCalDiv", 22, 8 },
 200                 { "PerCalEn", 21, 1 },
 201                 { "SglCalEn", 20, 1 },
 202                 { "ZInUpdMode", 19, 1 },
 203                 { "ZInSel", 18, 1 },
 204                 { "ZPDMan", 15, 3 },
 205                 { "ZPUMan", 12, 3 },
 206                 { "ZPDOut", 9, 3 },
 207                 { "ZPUOut", 6, 3 },
 208                 { "ZPDIn", 3, 3 },
 209                 { "ZPUIn", 0, 3 },
 210         { "PCIX_WOL", 0x94, 0 },
 211                 { "WakeUp1", 3, 1 },
 212                 { "WakeUp0", 2, 1 },
 213                 { "SleepMode1", 1, 1 },
 214                 { "SleepMode0", 0, 1 },
 215         { NULL, 0, 0 }
 216 };
 217
 218 struct reg_info pcie0_regs[] = {
 219         { "PCIE_INT_ENABLE", 0x80, 0 },
 220                 { "BISTErr", 15, 8 },
 221                 { "MSIXParErr", 12, 3 },
 222                 { "CFParErr", 11, 1 },
 223                 { "RFParErr", 10, 1 },
 224                 { "WFParErr", 9, 1 },
 225                 { "PIOParErr", 8, 1 },
 226                 { "UnxSplCplErrC", 7, 1 },
 227                 { "UnxSplCplErrR", 6, 1 },
 228                 { "VPDAddrChng", 5, 1 },
 229                 { "BusMstrEn", 4, 1 },
 230                 { "PMStChng", 3, 1 },
 231                 { "PEXMsg", 2, 1 },
 232                 { "ZeroLenRd", 1, 1 },
 233                 { "PEXErr", 0, 1 },
 234         { "PCIE_INT_CAUSE", 0x84, 0 },
 235                 { "BISTErr", 15, 8 },
 236                 { "MSIXParErr", 12, 3 },
 237                 { "CFParErr", 11, 1 },
 238                 { "RFParErr", 10, 1 },
 239                 { "WFParErr", 9, 1 },
 240                 { "PIOParErr", 8, 1 },
 241                 { "UnxSplCplErrC", 7, 1 },
 242                 { "UnxSplCplErrR", 6, 1 },
 243                 { "VPDAddrChng", 5, 1 },
 244                 { "BusMstrEn", 4, 1 },
 245                 { "PMStChng", 3, 1 },
 246                 { "PEXMsg", 2, 1 },
 247                 { "ZeroLenRd", 1, 1 },
 248                 { "PEXErr", 0, 1 },
 249         { "PCIE_CFG", 0x88, 0 },
 250                 { "EnableLinkDwnDRst", 21, 1 },
 251                 { "EnableLinkDownRst", 20, 1 },
 252                 { "EnableHotRst", 19, 1 },
 253                 { "IniWaitForGnt", 18, 1 },
 254                 { "IniBEDis", 17, 1 },
 255                 { "CLIDecEn", 16, 1 },
 256                 { "AsyncIntVec", 11, 5 },
 257                 { "MaxSplTrnC", 7, 4 },
 258                 { "MaxSplTrnR", 1, 6 },
 259                 { "CRstWrmMode", 0, 1 },
 260         { "PCIE_MODE", 0x8c, 0 },
 261                 { "LnkCntlState", 2, 8 },
 262                 { "VC0Up", 1, 1 },
 263                 { "LnkInitial", 0, 1 },
 264         { "PCIE_CAL", 0x90, 0 },
 265                 { "CalBusy", 31, 1 },
 266                 { "CalFault", 30, 1 },
 267                 { "ZInSel", 11, 1 },
 268                 { "ZMan", 8, 3 },
 269                 { "ZOut", 3, 5 },
 270                 { "ZIn", 0, 3 },
 271         { "PCIE_WOL", 0x94, 0 },
 272                 { "WakeUp1", 3, 1 },
 273                 { "WakeUp0", 2, 1 },
 274                 { "SleepMode1", 1, 1 },
 275                 { "SleepMode0", 0, 1 },
 276         { "PCIE_PEX_CTRL0", 0x98, 0 },
 277                 { "NumFstTrnSeq", 22, 8 },
 278                 { "ReplayLmt", 2, 20 },
 279                 { "TxPndChkEn", 1, 1 },
 280                 { "CplPndChkEn", 0, 1 },
 281         { "PCIE_PEX_CTRL1", 0x9c, 0 },
 282                 { "DLLPTimeoutLmt", 11, 20 },
 283                 { "AckLat", 0, 11 },
 284         { "PCIE_PEX_CTRL2", 0xa0, 0 },
 285                 { "PMExitL1Req", 29, 1 },
 286                 { "PMTxIdle", 28, 1 },
 287                 { "PCIModeLoop", 27, 1 },
 288                 { "L1ASPMTxRxL0sTime", 15, 12 },
 289                 { "L0sIdleTime", 4, 11 },
 290                 { "EnterL23", 3, 1 },
 291                 { "EnterL1ASPMEn", 2, 1 },
 292                 { "EnterL1En", 1, 1 },
 293                 { "EnterL0sEn", 0, 1 },
 294         { "PCIE_PEX_ERR", 0xa4, 0 },
 295                 { "FlowCtlOFlowErr", 17, 1 },
 296                 { "ReplayTimeout", 16, 1 },
 297                 { "ReplayRollover", 15, 1 },
 298                 { "BadDLLP", 14, 1 },
 299                 { "DLLPErr", 13, 1 },
 300                 { "FlowCtlProtErr", 12, 1 },
 301                 { "CplTimeout", 11, 1 },
 302                 { "PHYRcvErr", 10, 1 },
 303                 { "DisTLP", 9, 1 },
 304                 { "BadECRC", 8, 1 },
 305                 { "BadTLP", 7, 1 },
 306                 { "MalTLP", 6, 1 },
 307                 { "UnxCpl", 5, 1 },
 308                 { "UnsReq", 4, 1 },
 309                 { "PsnReq", 3, 1 },
 310                 { "UnsCpl", 2, 1 },
 311                 { "CplAbt", 1, 1 },
 312                 { "PsnCpl", 0, 1 },
 313         { "PCIE_PIPE_CTRL", 0xa8, 0 },
 314                 { "RecDetUsec", 19, 3 },
 315                 { "PLLLckCyc", 6, 13 },
 316                 { "ElecIdleDetCyc", 3, 3 },
 317                 { "UseCDRLOS", 2, 1 },
 318                 { "PClkReqInP1", 1, 1 },
 319                 { "PClkOffInP1", 0, 1 },
 320         { "PCIE_SERDES_CTRL", 0xac, 0 },
 321                 { "ManMode", 31, 1 },
 322                 { "ManLpbkEn", 29, 2 },
 323                 { "ManTxRecDetEn", 28, 1 },
 324                 { "ManTxBeacon", 27, 1 },
 325                 { "ManTxEI", 26, 1 },
 326                 { "ManRxPolarity", 25, 1 },
 327                 { "ManTxRst", 24, 1 },
 328                 { "ManRxRst", 23, 1 },
 329                 { "ManTxEn", 22, 1 },
 330                 { "ManRxEn", 21, 1 },
 331                 { "ManEn", 20, 1 },
 332                 { "CMURange", 17, 3 },
 333                 { "BGEnb", 16, 1 },
 334                 { "EnSkpDrop", 15, 1 },
 335                 { "EnComma", 14, 1 },
 336                 { "En8B10B", 13, 1 },
 337                 { "EnElBuf", 12, 1 },
 338                 { "Gain", 7, 5 },
 339                 { "BandGap", 3, 4 },
 340                 { "RxComAdj", 2, 1 },
 341                 { "PreEmph", 0, 2 },
 342         { "PCIE_SERDES_STATUS0", 0xb0, 0 },
 343                 { "RxErrLane7", 21, 3 },
 344                 { "RxErrLane6", 18, 3 },
 345                 { "RxErrLane5", 15, 3 },
 346                 { "RxErrLane4", 12, 3 },
 347                 { "RxErrLane3", 9, 3 },
 348                 { "RxErrLane2", 6, 3 },
 349                 { "RxErrLane1", 3, 3 },
 350                 { "RxErrLane0", 0, 3 },
 351         { "PCIE_SERDES_STATUS1", 0xb4, 0 },
 352                 { "CMULock", 31, 1 },
 353                 { "RxKLockLane7", 23, 1 },
 354                 { "RxKLockLane6", 22, 1 },
 355                 { "RxKLockLane5", 21, 1 },
 356                 { "RxKLockLane4", 20, 1 },
 357                 { "RxKLockLane3", 19, 1 },
 358                 { "RxKLockLane2", 18, 1 },
 359                 { "RxKLockLane1", 17, 1 },
 360                 { "RxKLockLane0", 16, 1 },
 361                 { "RxUFlowLane7", 15, 1 },
 362                 { "RxUFlowLane6", 14, 1 },
 363                 { "RxUFlowLane5", 13, 1 },
 364                 { "RxUFlowLane4", 12, 1 },
 365                 { "RxUFlowLane3", 11, 1 },
 366                 { "RxUFlowLane2", 10, 1 },
 367                 { "RxUFlowLane1", 9, 1 },
 368                 { "RxUFlowLane0", 8, 1 },
 369                 { "RxOFlowLane7", 7, 1 },
 370                 { "RxOFlowLane6", 6, 1 },
 371                 { "RxOFlowLane5", 5, 1 },
 372                 { "RxOFlowLane4", 4, 1 },
 373                 { "RxOFlowLane3", 3, 1 },
 374                 { "RxOFlowLane2", 2, 1 },
 375                 { "RxOFlowLane1", 1, 1 },
 376                 { "RxOFlowLane0", 0, 1 },
 377         { "PCIE_SERDES_STATUS2", 0xb8, 0 },
 378                 { "TxRecDetLane7", 31, 1 },
 379                 { "TxRecDetLane6", 30, 1 },
 380                 { "TxRecDetLane5", 29, 1 },
 381                 { "TxRecDetLane4", 28, 1 },
 382                 { "TxRecDetLane3", 27, 1 },
 383                 { "TxRecDetLane2", 26, 1 },
 384                 { "TxRecDetLane1", 25, 1 },
 385                 { "TxRecDetLane0", 24, 1 },
 386                 { "RxEIDLane7", 23, 1 },
 387                 { "RxEIDLane6", 22, 1 },
 388                 { "RxEIDLane5", 21, 1 },
 389                 { "RxEIDLane4", 20, 1 },
 390                 { "RxEIDLane3", 19, 1 },
 391                 { "RxEIDLane2", 18, 1 },
 392                 { "RxEIDLane1", 17, 1 },
 393                 { "RxEIDLane0", 16, 1 },
 394                 { "RxRemSkipLane7", 15, 1 },
 395                 { "RxRemSkipLane6", 14, 1 },
 396                 { "RxRemSkipLane5", 13, 1 },
 397                 { "RxRemSkipLane4", 12, 1 },
 398                 { "RxRemSkipLane3", 11, 1 },
 399                 { "RxRemSkipLane2", 10, 1 },
 400                 { "RxRemSkipLane1", 9, 1 },
 401                 { "RxRemSkipLane0", 8, 1 },
 402                 { "RxAddSkipLane7", 7, 1 },
 403                 { "RxAddSkipLane6", 6, 1 },
 404                 { "RxAddSkipLane5", 5, 1 },
 405                 { "RxAddSkipLane4", 4, 1 },
 406                 { "RxAddSkipLane3", 3, 1 },
 407                 { "RxAddSkipLane2", 2, 1 },
 408                 { "RxAddSkipLane1", 1, 1 },
 409                 { "RxAddSkipLane0", 0, 1 },
 410         { "PCIE_SERDES_BIST", 0xbc, 0 },
 411                 { "BISTDone", 24, 8 },
 412                 { "BISTCycleThresh", 3, 16 },
 413                 { "BISTMode", 0, 3 },
 414         { NULL, 0, 0 }
 415 };
 416
 417 struct reg_info t3dbg_regs[] = {
 418         { "T3DBG_DBG0_CFG", 0xc0, 0 },
 419                 { "RegSelect", 9, 8 },
 420                 { "ModuleSelect", 4, 5 },
 421                 { "ClkSelect", 0, 4 },
 422         { "T3DBG_DBG0_EN", 0xc4, 0 },
 423                 { "SDRByte0", 8, 1 },
 424                 { "DDREn", 4, 1 },
 425                 { "PortEn", 0, 1 },
 426         { "T3DBG_DBG1_CFG", 0xc8, 0 },
 427                 { "RegSelect", 9, 8 },
 428                 { "ModuleSelect", 4, 5 },
 429                 { "ClkSelect", 0, 4 },
 430         { "T3DBG_DBG1_EN", 0xcc, 0 },
 431                 { "SDRByte0", 8, 1 },
 432                 { "DDREn", 4, 1 },
 433                 { "PortEn", 0, 1 },
 434         { "T3DBG_GPIO_EN", 0xd0, 0 },
 435                 { "GPIO11_OEn", 27, 1 },
 436                 { "GPIO10_OEn", 26, 1 },
 437                 { "GPIO9_OEn", 25, 1 },
 438                 { "GPIO8_OEn", 24, 1 },
 439                 { "GPIO7_OEn", 23, 1 },
 440                 { "GPIO6_OEn", 22, 1 },
 441                 { "GPIO5_OEn", 21, 1 },
 442                 { "GPIO4_OEn", 20, 1 },
 443                 { "GPIO3_OEn", 19, 1 },
 444                 { "GPIO2_OEn", 18, 1 },
 445                 { "GPIO1_OEn", 17, 1 },
 446                 { "GPIO0_OEn", 16, 1 },
 447                 { "GPIO11_Out_Val", 11, 1 },
 448                 { "GPIO10_Out_Val", 10, 1 },
 449                 { "GPIO9_Out_Val", 9, 1 },
 450                 { "GPIO8_Out_Val", 8, 1 },
 451                 { "GPIO7_Out_Val", 7, 1 },
 452                 { "GPIO6_Out_Val", 6, 1 },
 453                 { "GPIO5_Out_Val", 5, 1 },
 454                 { "GPIO4_Out_Val", 4, 1 },
 455                 { "GPIO3_Out_Val", 3, 1 },
 456                 { "GPIO2_Out_Val", 2, 1 },
 457                 { "GPIO1_Out_Val", 1, 1 },
 458                 { "GPIO0_Out_Val", 0, 1 },
 459         { "T3DBG_GPIO_IN", 0xd4, 0 },
 460                 { "GPIO11_IN", 11, 1 },
 461                 { "GPIO10_IN", 10, 1 },
 462                 { "GPIO9_IN", 9, 1 },
 463                 { "GPIO8_IN", 8, 1 },
 464                 { "GPIO7_IN", 7, 1 },
 465                 { "GPIO6_IN", 6, 1 },
 466                 { "GPIO5_IN", 5, 1 },
 467                 { "GPIO4_IN", 4, 1 },
 468                 { "GPIO3_IN", 3, 1 },
 469                 { "GPIO2_IN", 2, 1 },
 470                 { "GPIO1_IN", 1, 1 },
 471                 { "GPIO0_IN", 0, 1 },
 472         { "T3DBG_INT_ENABLE", 0xd8, 0 },
 473                 { "C_LOCK", 21, 1 },
 474                 { "M_LOCK", 20, 1 },
 475                 { "U_LOCK", 19, 1 },
 476                 { "R_LOCK", 18, 1 },
 477                 { "PX_LOCK", 17, 1 },
 478                 { "PE_LOCK", 16, 1 },
 479                 { "GPIO11", 11, 1 },
 480                 { "GPIO10", 10, 1 },
 481                 { "GPIO9", 9, 1 },
 482                 { "GPIO8", 8, 1 },
 483                 { "GPIO7", 7, 1 },
 484                 { "GPIO6", 6, 1 },
 485                 { "GPIO5", 5, 1 },
 486                 { "GPIO4", 4, 1 },
 487                 { "GPIO3", 3, 1 },
 488                 { "GPIO2", 2, 1 },
 489                 { "GPIO1", 1, 1 },
 490                 { "GPIO0", 0, 1 },
 491         { "T3DBG_INT_CAUSE", 0xdc, 0 },
 492                 { "C_LOCK", 21, 1 },
 493                 { "M_LOCK", 20, 1 },
 494                 { "U_LOCK", 19, 1 },
 495                 { "R_LOCK", 18, 1 },
 496                 { "PX_LOCK", 17, 1 },
 497                 { "PE_LOCK", 16, 1 },
 498                 { "GPIO11", 11, 1 },
 499                 { "GPIO10", 10, 1 },
 500                 { "GPIO9", 9, 1 },
 501                 { "GPIO8", 8, 1 },
 502                 { "GPIO7", 7, 1 },
 503                 { "GPIO6", 6, 1 },
 504                 { "GPIO5", 5, 1 },
 505                 { "GPIO4", 4, 1 },
 506                 { "GPIO3", 3, 1 },
 507                 { "GPIO2", 2, 1 },
 508                 { "GPIO1", 1, 1 },
 509                 { "GPIO0", 0, 1 },
 510         { "T3DBG_DBG0_RST_VALUE", 0xe0, 0 },
 511                 { "DebugData", 0, 1 },
 512         { "T3DBG_PLL_OCLK_PAD_EN", 0xe4, 0 },
 513                 { "PCIE_OCLK_En", 20, 1 },
 514                 { "PCIX_OCLK_En", 16, 1 },
 515                 { "U_OCLK_En", 12, 1 },
 516                 { "R_OCLK_En", 8, 1 },
 517                 { "M_OCLK_En", 4, 1 },
 518                 { "C_OCLK_En", 0, 1 },
 519         { "T3DBG_PLL_LOCK", 0xe8, 0 },
 520                 { "PCIE_LOCK", 20, 1 },
 521                 { "PCIX_LOCK", 16, 1 },
 522                 { "U_LOCK", 12, 1 },
 523                 { "R_LOCK", 8, 1 },
 524                 { "M_LOCK", 4, 1 },
 525                 { "C_LOCK", 0, 1 },
 526         { "T3DBG_SERDES_RBC_CFG", 0xec, 0 },
 527                 { "X_RBC_Lane_Sel", 16, 1 },
 528                 { "X_RBC_Dbg_En", 12, 1 },
 529                 { "X_Serdes_Sel", 8, 1 },
 530                 { "PE_RBC_Lane_Sel", 4, 1 },
 531                 { "PE_RBC_Dbg_En", 0, 1 },
 532         { "T3DBG_GPIO_ACT_LOW", 0xf0, 0 },
 533                 { "C_LOCK_ACT_LOW", 21, 1 },
 534                 { "M_LOCK_ACT_LOW", 20, 1 },
 535                 { "U_LOCK_ACT_LOW", 19, 1 },
 536                 { "R_LOCK_ACT_LOW", 18, 1 },
 537                 { "PX_LOCK_ACT_LOW", 17, 1 },
 538                 { "PE_LOCK_ACT_LOW", 16, 1 },
 539                 { "GPIO11_ACT_LOW", 11, 1 },
 540                 { "GPIO10_ACT_LOW", 10, 1 },
 541                 { "GPIO9_ACT_LOW", 9, 1 },
 542                 { "GPIO8_ACT_LOW", 8, 1 },
 543                 { "GPIO7_ACT_LOW", 7, 1 },
 544                 { "GPIO6_ACT_LOW", 6, 1 },
 545                 { "GPIO5_ACT_LOW", 5, 1 },
 546                 { "GPIO4_ACT_LOW", 4, 1 },
 547                 { "GPIO3_ACT_LOW", 3, 1 },
 548                 { "GPIO2_ACT_LOW", 2, 1 },
 549                 { "GPIO1_ACT_LOW", 1, 1 },
 550                 { "GPIO0_ACT_LOW", 0, 1 },
 551         { "T3DBG_PMON_CFG", 0xf4, 0 },
 552                 { "PMON_DONE", 29, 1 },
 553                 { "PMON_FAIL", 28, 1 },
 554                 { "PMON_FDEL_AUTO", 22, 1 },
 555                 { "PMON_CDEL_AUTO", 16, 1 },
 556                 { "PMON_FDEL_MANUAL", 10, 1 },
 557                 { "PMON_CDEL_MANUAL", 4, 1 },
 558                 { "PMON_MANUAL", 1, 1 },
 559                 { "PMON_AUTO", 0, 1 },
 560         { NULL, 0, 0 }
 561 };
 562
 563 struct reg_info mc7_pmrx_regs[] = {
 564         { "MC7_CFG", 0x100, 0 },
 565                 { "ImpSetUpdate", 14, 1 },
 566                 { "IFEn", 13, 1 },
 567                 { "TERM300", 12, 1 },
 568                 { "TERM150", 11, 1 },
 569                 { "Slow", 10, 1 },
 570                 { "Width", 8, 2 },
 571                 { "ODTEn", 7, 1 },
 572                 { "Bks", 6, 1 },
 573                 { "Org", 5, 1 },
 574                 { "Den", 2, 3 },
 575                 { "Rdy", 1, 1 },
 576                 { "ClkEn", 0, 1 },
 577         { "MC7_MODE", 0x104, 0 },
 578                 { "Busy", 31, 1 },
 579                 { "Mode", 0, 16 },
 580         { "MC7_EXT_MODE1", 0x108, 0 },
 581                 { "Busy", 31, 1 },
 582                 { "OCDAdjustMode", 20, 1 },
 583                 { "OCDCode", 16, 4 },
 584                 { "ExtMode1", 0, 16 },
 585         { "MC7_EXT_MODE2", 0x10c, 0 },
 586                 { "Busy", 31, 1 },
 587                 { "ExtMode2", 0, 16 },
 588         { "MC7_EXT_MODE3", 0x110, 0 },
 589                 { "Busy", 31, 1 },
 590                 { "ExtMode3", 0, 16 },
 591         { "MC7_PRE", 0x114, 0 },
 592                 { "Busy", 31, 1 },
 593         { "MC7_REF", 0x118, 0 },
 594                 { "Busy", 31, 1 },
 595                 { "PreRefDiv", 1, 14 },
 596                 { "PerRefEn", 0, 1 },
 597         { "MC7_DLL", 0x11c, 0 },
 598                 { "DLLLock", 31, 1 },
 599                 { "DLLDelta", 24, 7 },
 600                 { "ManDelta", 3, 7 },
 601                 { "DLLDeltaSel", 2, 1 },
 602                 { "DLLEnb", 1, 1 },
 603                 { "DLLRst", 0, 1 },
 604         { "MC7_PARM", 0x120, 0 },
 605                 { "ActToPreDly", 26, 4 },
 606                 { "ActToRdWrDly", 23, 3 },
 607                 { "PreCyc", 20, 3 },
 608                 { "RefCyc", 13, 7 },
 609                 { "BkCyc", 8, 5 },
 610                 { "WrToRdDly", 4, 4 },
 611                 { "RdToWrDly", 0, 4 },
 612         { "MC7_HWM_WRR", 0x124, 0 },
 613                 { "MEM_HWM", 26, 6 },
 614                 { "ULP_HWM", 22, 4 },
 615                 { "TOT_RLD_WT", 14, 8 },
 616                 { "MEM_RLD_WT", 7, 7 },
 617                 { "ULP_RLD_WT", 0, 7 },
 618         { "MC7_CAL", 0x128, 0 },
 619                 { "BUSY", 31, 1 },
 620                 { "CAL_FAULT", 30, 1 },
 621                 { "PER_CAL_DIV", 22, 8 },
 622                 { "PER_CAL_EN", 21, 1 },
 623                 { "SGL_CAL_EN", 20, 1 },
 624                 { "IMP_UPD_MODE", 19, 1 },
 625                 { "IMP_SEL", 18, 1 },
 626                 { "IMP_MAN_PD", 15, 3 },
 627                 { "IMP_MAN_PU", 12, 3 },
 628                 { "IMP_CAL_PD", 9, 3 },
 629                 { "IMP_CAL_PU", 6, 3 },
 630                 { "IMP_SET_PD", 3, 3 },
 631                 { "IMP_SET_PU", 0, 3 },
 632         { "MC7_ECC", 0x130, 0 },
 633                 { "UECnt", 10, 8 },
 634                 { "CECnt", 2, 8 },
 635                 { "ECCChkEn", 1, 1 },
 636                 { "ECCGenEn", 0, 1 },
 637         { "MC7_CE_ADDR", 0x134, 0 },
 638         { "MC7_CE_DATA0", 0x138, 0 },
 639         { "MC7_CE_DATA1", 0x13c, 0 },
 640         { "MC7_CE_DATA2", 0x140, 0 },
 641                 { "Data", 0, 8 },
 642         { "MC7_UE_ADDR", 0x144, 0 },
 643         { "MC7_UE_DATA0", 0x148, 0 },
 644         { "MC7_UE_DATA1", 0x14c, 0 },
 645         { "MC7_UE_DATA2", 0x150, 0 },
 646                 { "Data", 0, 8 },
 647         { "MC7_BD_ADDR", 0x154, 0 },
 648                 { "Addr", 3, 29 },
 649         { "MC7_BD_DATA0", 0x158, 0 },
 650         { "MC7_BD_DATA1", 0x15c, 0 },
 651         { "MC7_BD_DATA2", 0x160, 0 },
 652                 { "Data", 0, 8 },
 653         { "MC7_BD_OP", 0x164, 0 },
 654                 { "Busy", 31, 1 },
 655                 { "Op", 0, 1 },
 656         { "MC7_BIST_ADDR_BEG", 0x168, 0 },
 657                 { "AddrBeg", 5, 27 },
 658         { "MC7_BIST_ADDR_END", 0x16c, 0 },
 659                 { "AddrEnd", 5, 27 },
 660         { "MC7_BIST_DATA", 0x170, 0 },
 661         { "MC7_BIST_OP", 0x174, 0 },
 662                 { "Busy", 31, 1 },
 663                 { "Gap", 4, 5 },
 664                 { "Cont", 3, 1 },
 665                 { "DataPat", 1, 2 },
 666                 { "Op", 0, 1 },
 667         { "MC7_INT_ENABLE", 0x178, 0 },
 668                 { "AE", 17, 1 },
 669                 { "PE", 2, 15 },
 670                 { "UE", 1, 1 },
 671                 { "CE", 0, 1 },
 672         { "MC7_INT_CAUSE", 0x17c, 0 },
 673                 { "AE", 17, 1 },
 674                 { "PE", 2, 15 },
 675                 { "UE", 1, 1 },
 676                 { "CE", 0, 1 },
 677         { NULL, 0, 0 }
 678 };
 679
 680 struct reg_info mc7_pmtx_regs[] = {
 681         { "MC7_CFG", 0x180, 0 },
 682                 { "ImpSetUpdate", 14, 1 },
 683                 { "IFEn", 13, 1 },
 684                 { "TERM300", 12, 1 },
 685                 { "TERM150", 11, 1 },
 686                 { "Slow", 10, 1 },
 687                 { "Width", 8, 2 },
 688                 { "ODTEn", 7, 1 },
 689                 { "Bks", 6, 1 },
 690                 { "Org", 5, 1 },
 691                 { "Den", 2, 3 },
 692                 { "Rdy", 1, 1 },
 693                 { "ClkEn", 0, 1 },
 694         { "MC7_MODE", 0x184, 0 },
 695                 { "Busy", 31, 1 },
 696                 { "Mode", 0, 16 },
 697         { "MC7_EXT_MODE1", 0x188, 0 },
 698                 { "Busy", 31, 1 },
 699                 { "OCDAdjustMode", 20, 1 },
 700                 { "OCDCode", 16, 4 },
 701                 { "ExtMode1", 0, 16 },
 702         { "MC7_EXT_MODE2", 0x18c, 0 },
 703                 { "Busy", 31, 1 },
 704                 { "ExtMode2", 0, 16 },
 705         { "MC7_EXT_MODE3", 0x190, 0 },
 706                 { "Busy", 31, 1 },
 707                 { "ExtMode3", 0, 16 },
 708         { "MC7_PRE", 0x194, 0 },
 709                 { "Busy", 31, 1 },
 710         { "MC7_REF", 0x198, 0 },
 711                 { "Busy", 31, 1 },
 712                 { "PreRefDiv", 1, 14 },
 713                 { "PerRefEn", 0, 1 },
 714         { "MC7_DLL", 0x19c, 0 },
 715                 { "DLLLock", 31, 1 },
 716                 { "DLLDelta", 24, 7 },
 717                 { "ManDelta", 3, 7 },
 718                 { "DLLDeltaSel", 2, 1 },
 719                 { "DLLEnb", 1, 1 },
 720                 { "DLLRst", 0, 1 },
 721         { "MC7_PARM", 0x1a0, 0 },
 722                 { "ActToPreDly", 26, 4 },
 723                 { "ActToRdWrDly", 23, 3 },
 724                 { "PreCyc", 20, 3 },
 725                 { "RefCyc", 13, 7 },
 726                 { "BkCyc", 8, 5 },
 727                 { "WrToRdDly", 4, 4 },
 728                 { "RdToWrDly", 0, 4 },
 729         { "MC7_HWM_WRR", 0x1a4, 0 },
 730                 { "MEM_HWM", 26, 6 },
 731                 { "ULP_HWM", 22, 4 },
 732                 { "TOT_RLD_WT", 14, 8 },
 733                 { "MEM_RLD_WT", 7, 7 },
 734                 { "ULP_RLD_WT", 0, 7 },
 735         { "MC7_CAL", 0x1a8, 0 },
 736                 { "BUSY", 31, 1 },
 737                 { "CAL_FAULT", 30, 1 },
 738                 { "PER_CAL_DIV", 22, 8 },
 739                 { "PER_CAL_EN", 21, 1 },
 740                 { "SGL_CAL_EN", 20, 1 },
 741                 { "IMP_UPD_MODE", 19, 1 },
 742                 { "IMP_SEL", 18, 1 },
 743                 { "IMP_MAN_PD", 15, 3 },
 744                 { "IMP_MAN_PU", 12, 3 },
 745                 { "IMP_CAL_PD", 9, 3 },
 746                 { "IMP_CAL_PU", 6, 3 },
 747                 { "IMP_SET_PD", 3, 3 },
 748                 { "IMP_SET_PU", 0, 3 },
 749         { "MC7_ECC", 0x1b0, 0 },
 750                 { "UECnt", 10, 8 },
 751                 { "CECnt", 2, 8 },
 752                 { "ECCChkEn", 1, 1 },
 753                 { "ECCGenEn", 0, 1 },
 754         { "MC7_CE_ADDR", 0x1b4, 0 },
 755         { "MC7_CE_DATA0", 0x1b8, 0 },
 756         { "MC7_CE_DATA1", 0x1bc, 0 },
 757         { "MC7_CE_DATA2", 0x1c0, 0 },
 758                 { "Data", 0, 8 },
 759         { "MC7_UE_ADDR", 0x1c4, 0 },
 760         { "MC7_UE_DATA0", 0x1c8, 0 },
 761         { "MC7_UE_DATA1", 0x1cc, 0 },
 762         { "MC7_UE_DATA2", 0x1d0, 0 },
 763                 { "Data", 0, 8 },
 764         { "MC7_BD_ADDR", 0x1d4, 0 },
 765                 { "Addr", 3, 29 },
 766         { "MC7_BD_DATA0", 0x1d8, 0 },
 767         { "MC7_BD_DATA1", 0x1dc, 0 },
 768         { "MC7_BD_DATA2", 0x1e0, 0 },
 769                 { "Data", 0, 8 },
 770         { "MC7_BD_OP", 0x1e4, 0 },
 771                 { "Busy", 31, 1 },
 772                 { "Op", 0, 1 },
 773         { "MC7_BIST_ADDR_BEG", 0x1e8, 0 },
 774                 { "AddrBeg", 5, 27 },
 775         { "MC7_BIST_ADDR_END", 0x1ec, 0 },
 776                 { "AddrEnd", 5, 27 },
 777         { "MC7_BIST_DATA", 0x1f0, 0 },
 778         { "MC7_BIST_OP", 0x1f4, 0 },
 779                 { "Busy", 31, 1 },
 780                 { "Gap", 4, 5 },
 781                 { "Cont", 3, 1 },
 782                 { "DataPat", 1, 2 },
 783                 { "Op", 0, 1 },
 784         { "MC7_INT_ENABLE", 0x1f8, 0 },
 785                 { "AE", 17, 1 },
 786                 { "PE", 2, 15 },
 787                 { "UE", 1, 1 },
 788                 { "CE", 0, 1 },
 789         { "MC7_INT_CAUSE", 0x1fc, 0 },
 790                 { "AE", 17, 1 },
 791                 { "PE", 2, 15 },
 792                 { "UE", 1, 1 },
 793                 { "CE", 0, 1 },
 794         { NULL, 0, 0 }
 795 };
 796
 797 struct reg_info mc7_cm_regs[] = {
 798         { "MC7_CFG", 0x200, 0 },
 799                 { "ImpSetUpdate", 14, 1 },
 800                 { "IFEn", 13, 1 },
 801                 { "TERM300", 12, 1 },
 802                 { "TERM150", 11, 1 },
 803                 { "Slow", 10, 1 },
 804                 { "Width", 8, 2 },
 805                 { "ODTEn", 7, 1 },
 806                 { "Bks", 6, 1 },
 807                 { "Org", 5, 1 },
 808                 { "Den", 2, 3 },
 809                 { "Rdy", 1, 1 },
 810                 { "ClkEn", 0, 1 },
 811         { "MC7_MODE", 0x204, 0 },
 812                 { "Busy", 31, 1 },
 813                 { "Mode", 0, 16 },
 814         { "MC7_EXT_MODE1", 0x208, 0 },
 815                 { "Busy", 31, 1 },
 816                 { "OCDAdjustMode", 20, 1 },
 817                 { "OCDCode", 16, 4 },
 818                 { "ExtMode1", 0, 16 },
 819         { "MC7_EXT_MODE2", 0x20c, 0 },
 820                 { "Busy", 31, 1 },
 821                 { "ExtMode2", 0, 16 },
 822         { "MC7_EXT_MODE3", 0x210, 0 },
 823                 { "Busy", 31, 1 },
 824                 { "ExtMode3", 0, 16 },
 825         { "MC7_PRE", 0x214, 0 },
 826                 { "Busy", 31, 1 },
 827         { "MC7_REF", 0x218, 0 },
 828                 { "Busy", 31, 1 },
 829                 { "PreRefDiv", 1, 14 },
 830                 { "PerRefEn", 0, 1 },
 831         { "MC7_DLL", 0x21c, 0 },
 832                 { "DLLLock", 31, 1 },
 833                 { "DLLDelta", 24, 7 },
 834                 { "ManDelta", 3, 7 },
 835                 { "DLLDeltaSel", 2, 1 },
 836                 { "DLLEnb", 1, 1 },
 837                 { "DLLRst", 0, 1 },
 838         { "MC7_PARM", 0x220, 0 },
 839                 { "ActToPreDly", 26, 4 },
 840                 { "ActToRdWrDly", 23, 3 },
 841                 { "PreCyc", 20, 3 },
 842                 { "RefCyc", 13, 7 },
 843                 { "BkCyc", 8, 5 },
 844                 { "WrToRdDly", 4, 4 },
 845                 { "RdToWrDly", 0, 4 },
 846         { "MC7_HWM_WRR", 0x224, 0 },
 847                 { "MEM_HWM", 26, 6 },
 848                 { "ULP_HWM", 22, 4 },
 849                 { "TOT_RLD_WT", 14, 8 },
 850                 { "MEM_RLD_WT", 7, 7 },
 851                 { "ULP_RLD_WT", 0, 7 },
 852         { "MC7_CAL", 0x228, 0 },
 853                 { "BUSY", 31, 1 },
 854                 { "CAL_FAULT", 30, 1 },
 855                 { "PER_CAL_DIV", 22, 8 },
 856                 { "PER_CAL_EN", 21, 1 },
 857                 { "SGL_CAL_EN", 20, 1 },
 858                 { "IMP_UPD_MODE", 19, 1 },
 859                 { "IMP_SEL", 18, 1 },
 860                 { "IMP_MAN_PD", 15, 3 },
 861                 { "IMP_MAN_PU", 12, 3 },
 862                 { "IMP_CAL_PD", 9, 3 },
 863                 { "IMP_CAL_PU", 6, 3 },
 864                 { "IMP_SET_PD", 3, 3 },
 865                 { "IMP_SET_PU", 0, 3 },
 866         { "MC7_ECC", 0x230, 0 },
 867                 { "UECnt", 10, 8 },
 868                 { "CECnt", 2, 8 },
 869                 { "ECCChkEn", 1, 1 },
 870                 { "ECCGenEn", 0, 1 },
 871         { "MC7_CE_ADDR", 0x234, 0 },
 872         { "MC7_CE_DATA0", 0x238, 0 },
 873         { "MC7_CE_DATA1", 0x23c, 0 },
 874         { "MC7_CE_DATA2", 0x240, 0 },
 875                 { "Data", 0, 8 },
 876         { "MC7_UE_ADDR", 0x244, 0 },
 877         { "MC7_UE_DATA0", 0x248, 0 },
 878         { "MC7_UE_DATA1", 0x24c, 0 },
 879         { "MC7_UE_DATA2", 0x250, 0 },
 880                 { "Data", 0, 8 },
 881         { "MC7_BD_ADDR", 0x254, 0 },
 882                 { "Addr", 3, 29 },
 883         { "MC7_BD_DATA0", 0x258, 0 },
 884         { "MC7_BD_DATA1", 0x25c, 0 },
 885         { "MC7_BD_DATA2", 0x260, 0 },
 886                 { "Data", 0, 8 },
 887         { "MC7_BD_OP", 0x264, 0 },
 888                 { "Busy", 31, 1 },
 889                 { "Op", 0, 1 },
 890         { "MC7_BIST_ADDR_BEG", 0x268, 0 },
 891                 { "AddrBeg", 5, 27 },
 892         { "MC7_BIST_ADDR_END", 0x26c, 0 },
 893                 { "AddrEnd", 5, 27 },
 894         { "MC7_BIST_DATA", 0x270, 0 },
 895         { "MC7_BIST_OP", 0x274, 0 },
 896                 { "Busy", 31, 1 },
 897                 { "Gap", 4, 5 },
 898                 { "Cont", 3, 1 },
 899                 { "DataPat", 1, 2 },
 900                 { "Op", 0, 1 },
 901         { "MC7_INT_ENABLE", 0x278, 0 },
 902                 { "AE", 17, 1 },
 903                 { "PE", 2, 15 },
 904                 { "UE", 1, 1 },
 905                 { "CE", 0, 1 },
 906         { "MC7_INT_CAUSE", 0x27c, 0 },
 907                 { "AE", 17, 1 },
 908                 { "PE", 2, 15 },
 909                 { "UE", 1, 1 },
 910                 { "CE", 0, 1 },
 911         { NULL, 0, 0 }
 912 };
 913
 914 struct reg_info cim_regs[] = {
 915         { "CIM_BOOT_CFG", 0x280, 0 },
 916                 { "BootAddr", 2, 30 },
 917                 { "BootSdram", 1, 1 },
 918                 { "uPCRst", 0, 1 },
 919         { "CIM_FLASH_BASE_ADDR", 0x284, 0 },
 920                 { "FlashBaseAddr", 2, 22 },
 921         { "CIM_FLASH_ADDR_SIZE", 0x288, 0 },
 922                 { "FlashAddrSize", 2, 22 },
 923         { "CIM_SDRAM_BASE_ADDR", 0x28c, 0 },
 924                 { "SdramBaseAddr", 2, 30 },
 925         { "CIM_SDRAM_ADDR_SIZE", 0x290, 0 },
 926                 { "SdramAddrSize", 2, 30 },
 927         { "CIM_UP_SPARE_INT", 0x294, 0 },
 928                 { "uPSpareInt", 0, 3 },
 929         { "CIM_HOST_INT_ENABLE", 0x298, 0 },
 930                 { "Timer1IntEn", 15, 1 },
 931                 { "Timer0IntEn", 14, 1 },
 932                 { "PrefDropIntEn", 13, 1 },
 933                 { "BlkWrPlIntEn", 12, 1 },
 934                 { "BlkRdPlIntEn", 11, 1 },
 935                 { "BlkWrCtlIntEn", 10, 1 },
 936                 { "BlkRdCtlIntEn", 9, 1 },
 937                 { "BlkWrFlashIntEn", 8, 1 },
 938                 { "BlkRdFlashIntEn", 7, 1 },
 939                 { "SglWrFlashIntEn", 6, 1 },
 940                 { "WrBlkFlashIntEn", 5, 1 },
 941                 { "BlkWrBootIntEn", 4, 1 },
 942                 { "BlkRdBootIntEn", 3, 1 },
 943                 { "FlashRangeIntEn", 2, 1 },
 944                 { "SdramRangeIntEn", 1, 1 },
 945                 { "RsvdSpaceIntEn", 0, 1 },
 946         { "CIM_HOST_INT_CAUSE", 0x29c, 0 },
 947                 { "Timer1Int", 15, 1 },
 948                 { "Timer0Int", 14, 1 },
 949                 { "PrefDropInt", 13, 1 },
 950                 { "BlkWrPlInt", 12, 1 },
 951                 { "BlkRdPlInt", 11, 1 },
 952                 { "BlkWrCtlInt", 10, 1 },
 953                 { "BlkRdCtlInt", 9, 1 },
 954                 { "BlkWrFlashInt", 8, 1 },
 955                 { "BlkRdFlashInt", 7, 1 },
 956                 { "SglWrFlashInt", 6, 1 },
 957                 { "WrBlkFlashInt", 5, 1 },
 958                 { "BlkWrBootInt", 4, 1 },
 959                 { "BlkRdBootInt", 3, 1 },
 960                 { "FlashRangeInt", 2, 1 },
 961                 { "SdramRangeInt", 1, 1 },
 962                 { "RsvdSpaceInt", 0, 1 },
 963         { "CIM_UP_INT_ENABLE", 0x2a0, 0 },
 964                 { "MstPlIntEn", 16, 1 },
 965                 { "Timer1IntEn", 15, 1 },
 966                 { "Timer0IntEn", 14, 1 },
 967                 { "PrefDropIntEn", 13, 1 },
 968                 { "BlkWrPlIntEn", 12, 1 },
 969                 { "BlkRdPlIntEn", 11, 1 },
 970                 { "BlkWrCtlIntEn", 10, 1 },
 971                 { "BlkRdCtlIntEn", 9, 1 },
 972                 { "BlkWrFlashIntEn", 8, 1 },
 973                 { "BlkRdFlashIntEn", 7, 1 },
 974                 { "SglWrFlashIntEn", 6, 1 },
 975                 { "WrBlkFlashIntEn", 5, 1 },
 976                 { "BlkWrBootIntEn", 4, 1 },
 977                 { "BlkRdBootIntEn", 3, 1 },
 978                 { "FlashRangeIntEn", 2, 1 },
 979                 { "SdramRangeIntEn", 1, 1 },
 980                 { "RsvdSpaceIntEn", 0, 1 },
 981         { "CIM_UP_INT_CAUSE", 0x2a4, 0 },
 982                 { "MstPlInt", 16, 1 },
 983                 { "Timer1Int", 15, 1 },
 984                 { "Timer0Int", 14, 1 },
 985                 { "PrefDropInt", 13, 1 },
 986                 { "BlkWrPlInt", 12, 1 },
 987                 { "BlkRdPlInt", 11, 1 },
 988                 { "BlkWrCtlInt", 10, 1 },
 989                 { "BlkRdCtlInt", 9, 1 },
 990                 { "BlkWrFlashInt", 8, 1 },
 991                 { "BlkRdFlashInt", 7, 1 },
 992                 { "SglWrFlashInt", 6, 1 },
 993                 { "WrBlkFlashInt", 5, 1 },
 994                 { "BlkWrBootInt", 4, 1 },
 995                 { "BlkRdBootInt", 3, 1 },
 996                 { "FlashRangeInt", 2, 1 },
 997                 { "SdramRangeInt", 1, 1 },
 998                 { "RsvdSpaceInt", 0, 1 },
 999         { "CIM_IBQ_FULLA_THRSH", 0x2a8, 0 },
1000                 { "Ibq0FullThrsh", 0, 9 },
1001                 { "Ibq1FullThrsh", 16, 9 },
1002         { "CIM_IBQ_FULLB_THRSH", 0x2ac, 0 },
1003                 { "Ibq2FullThrsh", 0, 9 },
1004                 { "Ibq3FullThrsh", 16, 9 },
1005         { "CIM_HOST_ACC_CTRL", 0x2b0, 0 },
1006                 { "HostBusy", 17, 1 },
1007                 { "HostWrite", 16, 1 },
1008                 { "HostAddr", 0, 16 },
1009         { "CIM_HOST_ACC_DATA", 0x2b4, 0 },
1010         { "CIM_IBQ_DBG_CFG", 0x2c0, 0 },
1011                 { "IbqDbgAddr", 16, 9 },
1012                 { "IbqDbgQID", 3, 2 },
1013                 { "IbqDbgWr", 2, 1 },
1014                 { "IbqDbgBusy", 1, 1 },
1015                 { "IbqDbgEn", 0, 1 },
1016         { "CIM_OBQ_DBG_CFG", 0x2c4, 0 },
1017                 { "ObqDbgAddr", 16, 9 },
1018                 { "ObqDbgQID", 3, 2 },
1019                 { "ObqDbgWr", 2, 1 },
1020                 { "ObqDbgBusy", 1, 1 },
1021                 { "ObqDbgEn", 0, 1 },
1022         { "CIM_IBQ_DBG_DATA", 0x2c8, 0 },
1023         { "CIM_OBQ_DBG_DATA", 0x2cc, 0 },
1024         { "CIM_CDEBUGDATA", 0x2d0, 0 },
1025                 { "CDebugDataH", 16, 16 },
1026                 { "CDebugDataL", 0, 16 },
1027         { NULL, 0, 0 }
1028 };
1029
1030 struct reg_info tp1_regs[] = {
1031         { "TP_IN_CONFIG", 0x300, 0 },
1032                 { "RXFbArbPrio", 25, 1 },
1033                 { "TXFbArbPrio", 24, 1 },
1034                 { "DBMaxOpCnt", 16, 8 },
1035                 { "NICMode", 14, 1 },
1036                 { "EChecksumCheckTCP", 13, 1 },
1037                 { "EChecksumCheckIP", 12, 1 },
1038                 { "ECPL", 10, 1 },
1039                 { "EEthernet", 8, 1 },
1040                 { "ETunnel", 7, 1 },
1041                 { "CChecksumCheckTCP", 6, 1 },
1042                 { "CChecksumCheckIP", 5, 1 },
1043                 { "CCPL", 3, 1 },
1044                 { "CEthernet", 1, 1 },
1045                 { "CTunnel", 0, 1 },
1046         { "TP_OUT_CONFIG", 0x304, 0 },
1047                 { "VLANExtractionEnable", 12, 1 },
1048                 { "EChecksumGenerateTCP", 11, 1 },
1049                 { "EChecksumGenerateIP", 10, 1 },
1050                 { "ECPL", 8, 1 },
1051                 { "EEthernet", 6, 1 },
1052                 { "CChecksumGenerateTCP", 5, 1 },
1053                 { "CChecksumGenerateIP", 4, 1 },
1054                 { "CCPL", 2, 1 },
1055                 { "CEthernet", 0, 1 },
1056         { "TP_GLOBAL_CONFIG", 0x308, 0 },
1057                 { "RXFlowControlDisable", 25, 1 },
1058                 { "TXPacingEnable", 24, 1 },
1059                 { "AttackFilterEnable", 23, 1 },
1060                 { "SYNCookieNoOptions", 22, 1 },
1061                 { "ProtectedMode", 21, 1 },
1062                 { "PingDrop", 20, 1 },
1063                 { "FragmentDrop", 19, 1 },
1064                 { "FiveTupleLookup", 17, 2 },
1065                 { "PathMTU", 15, 1 },
1066                 { "IPIdentSplit", 14, 1 },
1067                 { "IPChecksumOffload", 13, 1 },
1068                 { "UDPChecksumOffload", 12, 1 },
1069                 { "TCPChecksumOffload", 11, 1 },
1070                 { "QOSMapping", 10, 1 },
1071                 { "TCAMServerUse", 8, 2 },
1072                 { "IPTTL", 0, 8 },
1073         { "TP_GLOBAL_RX_CREDIT", 0x30c, 0 },
1074         { "TP_CMM_SIZE", 0x310, 0 },
1075                 { "CMMemMgrSize", 0, 28 },
1076         { "TP_CMM_MM_BASE", 0x314, 0 },
1077                 { "CMMemMgrBase", 0, 28 },
1078         { "TP_CMM_TIMER_BASE", 0x318, 0 },
1079                 { "CMTimerBase", 0, 28 },
1080         { "TP_PMM_SIZE", 0x31c, 0 },
1081                 { "PMSize", 0, 28 },
1082         { "TP_PMM_TX_BASE", 0x320, 0 },
1083         { "TP_PMM_DEFRAG_BASE", 0x324, 0 },
1084         { "TP_PMM_RX_BASE", 0x328, 0 },
1085         { "TP_PMM_RX_PAGE_SIZE", 0x32c, 0 },
1086         { "TP_PMM_RX_MAX_PAGE", 0x330, 0 },
1087                 { "PMRxMaxPage", 0, 21 },
1088         { "TP_PMM_TX_PAGE_SIZE", 0x334, 0 },
1089         { "TP_PMM_TX_MAX_PAGE", 0x338, 0 },
1090                 { "PMTxMaxPage", 0, 21 },
1091         { "TP_TCP_OPTIONS", 0x340, 0 },
1092                 { "MTUDefault", 16, 16 },
1093                 { "MTUEnable", 10, 1 },
1094                 { "SACKTx", 9, 1 },
1095                 { "SACKRx", 8, 1 },
1096                 { "SACKMode", 4, 2 },
1097                 { "WindowScaleMode", 2, 2 },
1098                 { "TimestampsMode", 0, 2 },
1099         { "TP_DACK_CONFIG", 0x344, 0 },
1100                 { "AutoState3", 30, 2 },
1101                 { "AutoState2", 28, 2 },
1102                 { "AutoState1", 26, 2 },
1103                 { "ByteThreshold", 5, 20 },
1104                 { "MSSThreshold", 3, 2 },
1105                 { "AutoCareful", 2, 1 },
1106                 { "AutoEnable", 1, 1 },
1107                 { "Mode", 0, 1 },
1108         { "TP_PC_CONFIG", 0x348, 0 },
1109                 { "TxTosQueueMapMode", 26, 1 },
1110                 { "RddpCongEn", 25, 1 },
1111                 { "EnableOnFlyPDU", 24, 1 },
1112                 { "EnableEPCMDAFull", 23, 1 },
1113                 { "ModulateUnionMode", 22, 1 },
1114                 { "TxDataAckRateEnable", 21, 1 },
1115                 { "TxDeferEnable", 20, 1 },
1116                 { "RxCongestionMode", 19, 1 },
1117                 { "HearbeatOnceDACK", 18, 1 },
1118                 { "HearbeatOnceHeap", 17, 1 },
1119                 { "HearbeatDACK", 16, 1 },
1120                 { "TxCongestionMode", 15, 1 },
1121                 { "AcceptLatestRcvAdv", 14, 1 },
1122                 { "DisableSYNData", 13, 1 },
1123                 { "DisableWindowPSH", 12, 1 },
1124                 { "DisableFINOldData", 11, 1 },
1125                 { "EnableFLMError", 10, 1 },
1126                 { "DisableFINOldDataFix", 9, 1 },
1127                 { "FilterPeerFIN", 8, 1 },
1128                 { "EnableFeedbackSend", 7, 1 },
1129                 { "EnableRDMAError", 6, 1 },
1130                 { "EnableDDPFlowControl", 5, 1 },
1131                 { "DisableHeldData", 4, 1 },
1132                 { "TableLatencyDelta", 0, 4 },
1133         { "TP_TCP_BACKOFF_REG0", 0x350, 0 },
1134                 { "TimerBackoffIndex3", 24, 8 },
1135                 { "TimerBackoffIndex2", 16, 8 },
1136                 { "TimerBackoffIndex1", 8, 8 },
1137                 { "TimerBackoffIndex0", 0, 8 },
1138         { "TP_TCP_BACKOFF_REG1", 0x354, 0 },
1139                 { "TimerBackoffIndex7", 24, 8 },
1140                 { "TimerBackoffIndex6", 16, 8 },
1141                 { "TimerBackoffIndex5", 8, 8 },
1142                 { "TimerBackoffIndex4", 0, 8 },
1143         { "TP_TCP_BACKOFF_REG2", 0x358, 0 },
1144                 { "TimerBackoffIndex11", 24, 8 },
1145                 { "TimerBackoffIndex10", 16, 8 },
1146                 { "TimerBackoffIndex9", 8, 8 },
1147                 { "TimerBackoffIndex8", 0, 8 },
1148         { "TP_TCP_BACKOFF_REG3", 0x35c, 0 },
1149                 { "TimerBackoffIndex15", 24, 8 },
1150                 { "TimerBackoffIndex14", 16, 8 },
1151                 { "TimerBackoffIndex13", 8, 8 },
1152                 { "TimerBackoffIndex12", 0, 8 },
1153         { "TP_PARA_REG0", 0x360, 0 },
1154                 { "InitCwnd", 24, 3 },
1155                 { "DupAckThresh", 20, 4 },
1156         { "TP_PARA_REG1", 0x364, 0 },
1157                 { "InitRwnd", 16, 16 },
1158                 { "InitialSSThresh", 0, 16 },
1159         { "TP_PARA_REG2", 0x368, 0 },
1160                 { "MaxRxData", 16, 16 },
1161                 { "RxCoalesceSize", 0, 16 },
1162         { "TP_PARA_REG3", 0x36c, 0 },
1163                 { "TunnelCngDrop1", 21, 1 },
1164                 { "TunnelCngDrop0", 20, 1 },
1165                 { "TxDataAckIdx", 16, 4 },
1166                 { "RxFragEnable", 12, 3 },
1167                 { "TxPaceFixedStrict", 11, 1 },
1168                 { "TxPaceAutoStrict", 10, 1 },
1169                 { "TxPaceFixed", 9, 1 },
1170                 { "TxPaceAuto", 8, 1 },
1171                 { "RxUrgMode", 5, 1 },
1172                 { "TxUrgMode", 4, 1 },
1173                 { "CngCtrlMode", 2, 2 },
1174                 { "RxCoalesceEnable", 1, 1 },
1175                 { "RxCoalescePshEn", 0, 1 },
1176         { "TP_PARA_REG4", 0x370, 0 },
1177                 { "HighSpeedCfg", 24, 8 },
1178                 { "NewRenoCfg", 16, 8 },
1179                 { "TahoeCfg", 8, 8 },
1180                 { "RenoCfg", 0, 8 },
1181         { "TP_PARA_REG5", 0x374, 0 },
1182                 { "IndicateSize", 16, 16 },
1183                 { "SchdEnable", 8, 1 },
1184                 { "OnFlyDDPEnable", 2, 1 },
1185                 { "DackTimerSpin", 1, 1 },
1186                 { "PushTimerEnable", 0, 1 },
1187         { "TP_PARA_REG6", 0x378, 0 },
1188                 { "TxPDUSizeAdj", 16, 8 },
1189                 { "EnableEPDU", 14, 1 },
1190                 { "EnableESnd", 13, 1 },
1191                 { "EnableCSnd", 12, 1 },
1192                 { "EnableDeferACK", 9, 1 },
1193                 { "EnablePDUC", 8, 1 },
1194                 { "EnablePDUI", 7, 1 },
1195                 { "EnablePDUE", 6, 1 },
1196                 { "EnableDefer", 5, 1 },
1197                 { "EnableClearRxmtOos", 4, 1 },
1198                 { "DisablePDUCng", 3, 1 },
1199                 { "DisablePDUTimeout", 2, 1 },
1200                 { "DisablePDURxmt", 1, 1 },
1201                 { "DisablePDUxmt", 0, 1 },
1202         { "TP_PARA_REG7", 0x37c, 0 },
1203                 { "PMMaxXferLen1", 16, 16 },
1204                 { "PMMaxXferLen0", 0, 16 },
1205         { "TP_TIMER_RESOLUTION", 0x390, 0 },
1206                 { "TimerResolution", 16, 8 },
1207                 { "TimestampResolution", 8, 8 },
1208                 { "DelayedACKResolution", 0, 8 },
1209         { "TP_MSL", 0x394, 0 },
1210                 { "MSL", 0, 30 },
1211         { "TP_RXT_MIN", 0x398, 0 },
1212                 { "RxtMin", 0, 30 },
1213         { "TP_RXT_MAX", 0x39c, 0 },
1214                 { "RxtMax", 0, 30 },
1215         { "TP_PERS_MIN", 0x3a0, 0 },
1216                 { "PersMin", 0, 30 },
1217         { "TP_PERS_MAX", 0x3a4, 0 },
1218                 { "PersMax", 0, 30 },
1219         { "TP_KEEP_IDLE", 0x3a8, 0 },
1220                 { "KeepaliveIdle", 0, 30 },
1221         { "TP_KEEP_INTVL", 0x3ac, 0 },
1222                 { "KeepaliveIntvl", 0, 30 },
1223         { "TP_INIT_SRTT", 0x3b0, 0 },
1224                 { "InitSrtt", 0, 16 },
1225         { "TP_DACK_TIMER", 0x3b4, 0 },
1226                 { "DackTime", 0, 12 },
1227         { "TP_FINWAIT2_TIMER", 0x3b8, 0 },
1228                 { "Finwait2Time", 0, 30 },
1229         { "TP_FAST_FINWAIT2_TIMER", 0x3bc, 0 },
1230                 { "FastFinwait2Time", 0, 30 },
1231         { "TP_SHIFT_CNT", 0x3c0, 0 },
1232                 { "SynShiftMax", 24, 8 },
1233                 { "RxtShiftMaxR1", 20, 4 },
1234                 { "RxtShiftMaxR2", 16, 4 },
1235                 { "PerShiftBackoffMax", 12, 4 },
1236                 { "PerShiftMax", 8, 4 },
1237                 { "KeepaliveMax", 0, 8 },
1238         { "TP_TIME_HI", 0x3c8, 0 },
1239         { "TP_TIME_LO", 0x3cc, 0 },
1240         { "TP_ULP_TABLE", 0x3d4, 0 },
1241                 { "ULPType7Field", 28, 4 },
1242                 { "ULPType6Field", 24, 4 },
1243                 { "ULPType5Field", 20, 4 },
1244                 { "ULPType4Field", 16, 4 },
1245                 { "ULPType3Field", 12, 4 },
1246                 { "ULPType2Field", 8, 4 },
1247                 { "ULPType1Field", 4, 4 },
1248                 { "ULPType0Field", 0, 4 },
1249         { "TP_PACE_TABLE", 0x3d8, 0 },
1250         { "TP_CCTRL_TABLE", 0x3dc, 0 },
1251         { "TP_TOS_TABLE", 0x3e0, 0 },
1252         { "TP_MTU_TABLE", 0x3e4, 0 },
1253         { "TP_RSS_MAP_TABLE", 0x3e8, 0 },
1254         { "TP_RSS_LKP_TABLE", 0x3ec, 0 },
1255         { "TP_RSS_CONFIG", 0x3f0, 0 },
1256                 { "TNL4tupEn", 29, 1 },
1257                 { "TNL2tupEn", 28, 1 },
1258                 { "TNLprtEn", 26, 1 },
1259                 { "TNLMapEn", 25, 1 },
1260                 { "TNLLkpEn", 24, 1 },
1261                 { "OFD4tupEn", 21, 1 },
1262                 { "OFD2tupEn", 20, 1 },
1263                 { "OFDMapEn", 17, 1 },
1264                 { "OFDLkpEn", 16, 1 },
1265                 { "SYN4tupEn", 13, 1 },
1266                 { "SYN2tupEn", 12, 1 },
1267                 { "SYNMapEn", 9, 1 },
1268                 { "SYNLkpEn", 8, 1 },
1269                 { "RRCPLMapEn", 7, 1 },
1270                 { "RRCPLCPUSIZE", 4, 3 },
1271                 { "RQFeedbackEnable", 3, 1 },
1272                 { "HashToeplitz", 2, 1 },
1273                 { "HashSave", 1, 1 },
1274                 { "Disable", 0, 1 },
1275         { "TP_RSS_CONFIG_TNL", 0x3f4, 0 },
1276                 { "MaskSize", 28, 3 },
1277                 { "DefaultCPUBase", 22, 6 },
1278                 { "DefaultCPU", 16, 6 },
1279                 { "DefaultQueue", 0, 16 },
1280         { "TP_RSS_CONFIG_OFD", 0x3f8, 0 },
1281                 { "MaskSize", 28, 3 },
1282                 { "DefaultCPUBase", 22, 6 },
1283                 { "DefaultCPU", 16, 6 },
1284                 { "DefaultQueue", 0, 16 },
1285         { "TP_RSS_CONFIG_SYN", 0x3fc, 0 },
1286                 { "MaskSize", 28, 3 },
1287                 { "DefaultCPUBase", 22, 6 },
1288                 { "DefaultCPU", 16, 6 },
1289                 { "DefaultQueue", 0, 16 },
1290         { "TP_RSS_SECRET_KEY0", 0x400, 0 },
1291         { "TP_RSS_SECRET_KEY1", 0x404, 0 },
1292         { "TP_RSS_SECRET_KEY2", 0x408, 0 },
1293         { "TP_RSS_SECRET_KEY3", 0x40c, 0 },
1294         { "TP_TM_PIO_ADDR", 0x418, 0 },
1295         { "TP_TM_PIO_DATA", 0x41c, 0 },
1296         { "TP_TX_MOD_QUE_TABLE", 0x420, 0 },
1297         { "TP_TX_RESOURCE_LIMIT", 0x424, 0 },
1298                 { "TX_RESOURCE_LIMIT_CH1_PC", 24, 8 },
1299                 { "TX_RESOURCE_LIMIT_CH1_NON_PC", 16, 8 },
1300                 { "TX_RESOURCE_LIMIT_CH0_PC", 8, 8 },
1301                 { "TX_RESOURCE_LIMIT_CH0_NON_PC", 0, 8 },
1302         { "TP_TX_MOD_QUEUE_REQ_MAP", 0x428, 0 },
1303                 { "RX_MOD_WEIGHT", 24, 8 },
1304                 { "TX_MOD_WEIGHT", 16, 8 },
1305                 { "TX_MOD_TIMER_MODE", 8, 8 },
1306                 { "TX_MOD_QUEUE_REQ_MAP", 0, 8 },
1307         { "TP_TX_MOD_QUEUE_WEIGHT1", 0x42c, 0 },
1308                 { "TP_TX_MOD_QUEUE_WEIGHT7", 24, 8 },
1309                 { "TP_TX_MOD_QUEUE_WEIGHT6", 16, 8 },
1310                 { "TP_TX_MOD_QUEUE_WEIGHT5", 8, 8 },
1311                 { "TP_TX_MOD_QUEUE_WEIGHT4", 0, 8 },
1312         { "TP_TX_MOD_QUEUE_WEIGHT0", 0x430, 0 },
1313                 { "TP_TX_MOD_QUEUE_WEIGHT3", 24, 8 },
1314                 { "TP_TX_MOD_QUEUE_WEIGHT2", 16, 8 },
1315                 { "TP_TX_MOD_QUEUE_WEIGHT1", 8, 8 },
1316                 { "TP_TX_MOD_QUEUE_WEIGHT0", 0, 8 },
1317         { "TP_MOD_CHANNEL_WEIGHT", 0x434, 0 },
1318                 { "RX_MOD_CHANNEL_WEIGHT1", 24, 8 },
1319                 { "RX_MOD_CHANNEL_WEIGHT0", 16, 8 },
1320                 { "TX_MOD_CHANNEL_WEIGHT1", 8, 8 },
1321                 { "TX_MOD_CHANNEL_WEIGHT0", 0, 8 },
1322         { "TP_MOD_RATE_LIMIT", 0x438, 0 },
1323                 { "RX_MOD_RATE_LIMIT_INC", 24, 8 },
1324                 { "RX_MOD_RATE_LIMIT_TICK", 16, 8 },
1325                 { "TX_MOD_RATE_LIMIT_INC", 8, 8 },
1326                 { "TX_MOD_RATE_LIMIT_TICK", 0, 8 },
1327         { "TP_PIO_ADDR", 0x440, 0 },
1328         { "TP_PIO_DATA", 0x444, 0 },
1329         { "TP_RESET", 0x44c, 0 },
1330                 { "FlstInitEnable", 1, 1 },
1331                 { "TPReset", 0, 1 },
1332         { "TP_MIB_INDEX", 0x450, 0 },
1333         { "TP_MIB_RDATA", 0x454, 0 },
1334         { "TP_SYNC_TIME_HI", 0x458, 0 },
1335         { "TP_SYNC_TIME_LO", 0x45c, 0 },
1336         { "TP_CMM_MM_RX_FLST_BASE", 0x460, 0 },
1337                 { "CMRxFlstBase", 0, 28 },
1338         { "TP_CMM_MM_TX_FLST_BASE", 0x464, 0 },
1339                 { "CMTxFlstBase", 0, 28 },
1340         { "TP_CMM_MM_PS_FLST_BASE", 0x468, 0 },
1341                 { "CMPsFlstBase", 0, 28 },
1342         { "TP_CMM_MM_MAX_PSTRUCT", 0x46c, 0 },
1343                 { "CMMaxPstruct", 0, 21 },
1344         { "TP_INT_ENABLE", 0x470, 0 },
1345         { "TP_INT_CAUSE", 0x474, 0 },
1346         { "TP_FLM_FREE_PS_CNT", 0x480, 0 },
1347                 { "FreePstructCount", 0, 21 },
1348         { "TP_FLM_FREE_RX_CNT", 0x484, 0 },
1349                 { "FreeRxPageCount", 0, 21 },
1350         { "TP_FLM_FREE_TX_CNT", 0x488, 0 },
1351                 { "FreeTxPageCount", 0, 21 },
1352         { "TP_TM_HEAP_PUSH_CNT", 0x48c, 0 },
1353         { "TP_TM_HEAP_POP_CNT", 0x490, 0 },
1354         { "TP_TM_DACK_PUSH_CNT", 0x494, 0 },
1355         { "TP_TM_DACK_POP_CNT", 0x498, 0 },
1356         { "TP_TM_MOD_PUSH_CNT", 0x49c, 0 },
1357         { "TP_MOD_POP_CNT", 0x4a0, 0 },
1358         { "TP_TIMER_SEPARATOR", 0x4a4, 0 },
1359         { "TP_DEBUG_SEL", 0x4a8, 0 },
1360         { "TP_DEBUG_FLAGS", 0x4ac, 0 },
1361                 { "RXDebugFlags", 16, 16 },
1362                 { "TXDebugFlags", 0, 16 },
1363         { "TP_CM_FLOW_CNTL_MODE", 0x4b0, 0 },
1364                 { "CMFlowCacheDisable", 0, 1 },
1365         { "TP_PC_CONGESTION_CNTL", 0x4b4, 0 },
1366                 { "EDropTunnel", 19, 1 },
1367                 { "CDropTunnel", 18, 1 },
1368                 { "EThreshold", 12, 6 },
1369                 { "CThreshold", 6, 6 },
1370                 { "TxThreshold", 0, 6 },
1371         { "TP_TX_DROP_COUNT", 0x4bc, 0 },
1372         { "TP_CLEAR_DEBUG", 0x4c0, 0 },
1373                 { "ClrDebug", 0, 1 },
1374         { "TP_DEBUG_VEC", 0x4c4, 0 },
1375         { "TP_DEBUG_VEC2", 0x4c8, 0 },
1376         { "TP_DEBUG_REG_SEL", 0x4cc, 0 },
1377         { "TP_DEBUG", 0x4d0, 0 },
1378         { "TP_DBG_LA_CONFIG", 0x4d4, 0 },
1379         { "TP_DBG_LA_DATAH", 0x4d8, 0 },
1380         { "TP_DBG_LA_DATAL", 0x4dc, 0 },
1381         { "TP_EMBED_OP_FIELD0", 0x4e8, 0 },
1382         { "TP_EMBED_OP_FIELD1", 0x4ec, 0 },
1383         { "TP_EMBED_OP_FIELD2", 0x4f0, 0 },
1384         { "TP_EMBED_OP_FIELD3", 0x4f4, 0 },
1385         { "TP_EMBED_OP_FIELD4", 0x4f8, 0 },
1386         { "TP_EMBED_OP_FIELD5", 0x4fc, 0 },
1387         { NULL, 0, 0 }
1388 };
1389
1390 struct reg_info ulp2_rx_regs[] = {
1391         { "ULPRX_CTL", 0x500, 0 },
1392                 { "PCMD1Threshold", 24, 8 },
1393                 { "PCMD0Threshold", 16, 8 },
1394                 { "round_robin", 4, 1 },
1395                 { "RDMA_permissive_mode", 3, 1 },
1396                 { "PagePodME", 2, 1 },
1397                 { "IscsiTagTcb", 1, 1 },
1398                 { "TddpTagTcb", 0, 1 },
1399         { "ULPRX_INT_ENABLE", 0x504, 0 },
1400                 { "ParErr", 0, 1 },
1401         { "ULPRX_INT_CAUSE", 0x508, 0 },
1402                 { "ParErr", 0, 1 },
1403         { "ULPRX_ISCSI_LLIMIT", 0x50c, 0 },
1404                 { "IscsiLlimit", 6, 26 },
1405         { "ULPRX_ISCSI_ULIMIT", 0x510, 0 },
1406                 { "IscsiUlimit", 6, 26 },
1407         { "ULPRX_ISCSI_TAGMASK", 0x514, 0 },
1408                 { "IscsiTagMask", 6, 26 },
1409         { "ULPRX_ISCSI_PSZ", 0x518, 0 },
1410                 { "Hpz3", 24, 4 },
1411                 { "Hpz2", 16, 4 },
1412                 { "Hpz1", 8, 4 },
1413                 { "Hpz0", 0, 4 },
1414         { "ULPRX_TDDP_LLIMIT", 0x51c, 0 },
1415                 { "TddpLlimit", 6, 26 },
1416         { "ULPRX_TDDP_ULIMIT", 0x520, 0 },
1417                 { "TddpUlimit", 6, 26 },
1418         { "ULPRX_TDDP_TAGMASK", 0x524, 0 },
1419                 { "TddpTagMask", 6, 26 },
1420         { "ULPRX_TDDP_PSZ", 0x528, 0 },
1421                 { "Hpz3", 24, 4 },
1422                 { "Hpz2", 16, 4 },
1423                 { "Hpz1", 8, 4 },
1424                 { "Hpz0", 0, 4 },
1425         { "ULPRX_STAG_LLIMIT", 0x52c, 0 },
1426         { "ULPRX_STAG_ULIMIT", 0x530, 0 },
1427         { "ULPRX_RQ_LLIMIT", 0x534, 0 },
1428         { "ULPRX_RQ_ULIMIT", 0x538, 0 },
1429         { "ULPRX_PBL_LLIMIT", 0x53c, 0 },
1430         { "ULPRX_PBL_ULIMIT", 0x540, 0 },
1431         { NULL, 0, 0 }
1432 };
1433
1434 struct reg_info ulp2_tx_regs[] = {
1435         { "ULPTX_CONFIG", 0x580, 0 },
1436                 { "CFG_RR_ARB", 0, 1 },
1437         { "ULPTX_INT_ENABLE", 0x584, 0 },
1438                 { "Pbl_bound_err_ch1", 1, 1 },
1439                 { "Pbl_bound_err_ch0", 0, 1 },
1440         { "ULPTX_INT_CAUSE", 0x588, 0 },
1441                 { "Pbl_bound_err_ch1", 1, 1 },
1442                 { "Pbl_bound_err_ch0", 0, 1 },
1443         { "ULPTX_TPT_LLIMIT", 0x58c, 0 },
1444         { "ULPTX_TPT_ULIMIT", 0x590, 0 },
1445         { "ULPTX_PBL_LLIMIT", 0x594, 0 },
1446         { "ULPTX_PBL_ULIMIT", 0x598, 0 },
1447         { "ULPTX_CPL_ERR_OFFSET", 0x59c, 0 },
1448         { "ULPTX_CPL_ERR_MASK", 0x5a0, 0 },
1449         { "ULPTX_CPL_ERR_VALUE", 0x5a4, 0 },
1450         { "ULPTX_CPL_PACK_SIZE", 0x5a8, 0 },
1451                 { "value", 24, 8 },
1452                 { "Ch1Size2", 24, 8 },
1453                 { "Ch1Size1", 16, 8 },
1454                 { "Ch0Size2", 8, 8 },
1455                 { "Ch0Size1", 0, 8 },
1456         { "ULPTX_DMA_WEIGHT", 0x5ac, 0 },
1457                 { "D1_WEIGHT", 16, 16 },
1458                 { "D0_WEIGHT", 0, 16 },
1459         { NULL, 0, 0 }
1460 };
1461
1462 struct reg_info pm1_rx_regs[] = {
1463         { "PM1_RX_CFG", 0x5c0, 0 },
1464         { "PM1_RX_MODE", 0x5c4, 0 },
1465                 { "stat_channel", 1, 1 },
1466                 { "priority_ch", 0, 1 },
1467         { "PM1_RX_STAT_CONFIG", 0x5c8, 0 },
1468         { "PM1_RX_STAT_COUNT", 0x5cc, 0 },
1469         { "PM1_RX_STAT_MSB", 0x5d0, 0 },
1470         { "PM1_RX_STAT_LSB", 0x5d4, 0 },
1471         { "PM1_RX_INT_ENABLE", 0x5d8, 0 },
1472                 { "zero_e_cmd_error", 18, 1 },
1473                 { "iespi0_fifo2x_Rx_framing_error", 17, 1 },
1474                 { "iespi1_fifo2x_Rx_framing_error", 16, 1 },
1475                 { "iespi0_Rx_framing_error", 15, 1 },
1476                 { "iespi1_Rx_framing_error", 14, 1 },
1477                 { "iespi0_Tx_framing_error", 13, 1 },
1478                 { "iespi1_Tx_framing_error", 12, 1 },
1479                 { "ocspi0_Rx_framing_error", 11, 1 },
1480                 { "ocspi1_Rx_framing_error", 10, 1 },
1481                 { "ocspi0_Tx_framing_error", 9, 1 },
1482                 { "ocspi1_Tx_framing_error", 8, 1 },
1483                 { "ocspi0_ofifo2x_Tx_framing_error", 7, 1 },
1484                 { "ocspi1_ofifo2x_Tx_framing_error", 6, 1 },
1485                 { "iespi_par_error", 3, 3 },
1486                 { "ocspi_par_error", 0, 3 },
1487         { "PM1_RX_INT_CAUSE", 0x5dc, 0 },
1488                 { "zero_e_cmd_error", 18, 1 },
1489                 { "iespi0_fifo2x_Rx_framing_error", 17, 1 },
1490                 { "iespi1_fifo2x_Rx_framing_error", 16, 1 },
1491                 { "iespi0_Rx_framing_error", 15, 1 },
1492                 { "iespi1_Rx_framing_error", 14, 1 },
1493                 { "iespi0_Tx_framing_error", 13, 1 },
1494                 { "iespi1_Tx_framing_error", 12, 1 },
1495                 { "ocspi0_Rx_framing_error", 11, 1 },
1496                 { "ocspi1_Rx_framing_error", 10, 1 },
1497                 { "ocspi0_Tx_framing_error", 9, 1 },
1498                 { "ocspi1_Tx_framing_error", 8, 1 },
1499                 { "ocspi0_ofifo2x_Tx_framing_error", 7, 1 },
1500                 { "ocspi1_ofifo2x_Tx_framing_error", 6, 1 },
1501                 { "iespi_par_error", 3, 3 },
1502                 { "ocspi_par_error", 0, 3 },
1503         { NULL, 0, 0 }
1504 };
1505
1506 struct reg_info pm1_tx_regs[] = {
1507         { "PM1_TX_CFG", 0x5e0, 0 },
1508         { "PM1_TX_MODE", 0x5e4, 0 },
1509                 { "stat_channel", 1, 1 },
1510                 { "priority_ch", 0, 1 },
1511         { "PM1_TX_STAT_CONFIG", 0x5e8, 0 },
1512         { "PM1_TX_STAT_COUNT", 0x5ec, 0 },
1513         { "PM1_TX_STAT_MSB", 0x5f0, 0 },
1514         { "PM1_TX_STAT_LSB", 0x5f4, 0 },
1515         { "PM1_TX_INT_ENABLE", 0x5f8, 0 },
1516                 { "zero_c_cmd_error", 18, 1 },
1517                 { "icspi0_fifo2x_Rx_framing_error", 17, 1 },
1518                 { "icspi1_fifo2x_Rx_framing_error", 16, 1 },
1519                 { "icspi0_Rx_framing_error", 15, 1 },
1520                 { "icspi1_Rx_framing_error", 14, 1 },
1521                 { "icspi0_Tx_framing_error", 13, 1 },
1522                 { "icspi1_Tx_framing_error", 12, 1 },
1523                 { "oespi0_Rx_framing_error", 11, 1 },
1524                 { "oespi1_Rx_framing_error", 10, 1 },
1525                 { "oespi0_Tx_framing_error", 9, 1 },
1526                 { "oespi1_Tx_framing_error", 8, 1 },
1527                 { "oespi0_ofifo2x_Tx_framing_error", 7, 1 },
1528                 { "oespi1_ofifo2x_Tx_framing_error", 6, 1 },
1529                 { "icspi_par_error", 3, 3 },
1530                 { "oespi_par_error", 0, 3 },
1531         { "PM1_TX_INT_CAUSE", 0x5fc, 0 },
1532                 { "zero_c_cmd_error", 18, 1 },
1533                 { "icspi0_fifo2x_Rx_framing_error", 17, 1 },
1534                 { "icspi1_fifo2x_Rx_framing_error", 16, 1 },
1535                 { "icspi0_Rx_framing_error", 15, 1 },
1536                 { "icspi1_Rx_framing_error", 14, 1 },
1537                 { "icspi0_Tx_framing_error", 13, 1 },
1538                 { "icspi1_Tx_framing_error", 12, 1 },
1539                 { "oespi0_Rx_framing_error", 11, 1 },
1540                 { "oespi1_Rx_framing_error", 10, 1 },
1541                 { "oespi0_Tx_framing_error", 9, 1 },
1542                 { "oespi1_Tx_framing_error", 8, 1 },
1543                 { "oespi0_ofifo2x_Tx_framing_error", 7, 1 },
1544                 { "oespi1_ofifo2x_Tx_framing_error", 6, 1 },
1545                 { "icspi_par_error", 3, 3 },
1546                 { "oespi_par_error", 0, 3 },
1547         { NULL, 0, 0 }
1548 };
1549
1550 struct reg_info mps0_regs[] = {
1551         { "MPS_CFG", 0x600, 0 },
1552                 { "SGETPQid", 8, 3 },
1553                 { "TPRxPortSize", 7, 1 },
1554                 { "TPTxPort1Size", 6, 1 },
1555                 { "TPTxPort0Size", 5, 1 },
1556                 { "TPRxPortEn", 4, 1 },
1557                 { "TPTxPort1En", 3, 1 },
1558                 { "TPTxPort0En", 2, 1 },
1559                 { "Port1Active", 1, 1 },
1560                 { "Port0Active", 0, 1 },
1561         { "MPS_DRR_CFG1", 0x604, 0 },
1562                 { "RldWtTPD1", 11, 11 },
1563                 { "RldWtTPD0", 0, 11 },
1564         { "MPS_DRR_CFG2", 0x608, 0 },
1565                 { "RldWtTotal", 0, 12 },
1566         { "MPS_MCA_STATUS", 0x60c, 0 },
1567                 { "MCAPktCnt", 12, 20 },
1568                 { "MCADepth", 0, 12 },
1569         { "MPS_TX0_TP_CNT", 0x610, 0 },
1570                 { "TX0TPDisCnt", 24, 8 },
1571                 { "TX0TPCnt", 0, 24 },
1572         { "MPS_TX1_TP_CNT", 0x614, 0 },
1573                 { "TX1TPDisCnt", 24, 8 },
1574                 { "TX1TPCnt", 0, 24 },
1575         { "MPS_RX_TP_CNT", 0x618, 0 },
1576                 { "RXTPDisCnt", 24, 8 },
1577                 { "RXTPCnt", 0, 24 },
1578         { "MPS_INT_ENABLE", 0x61c, 0 },
1579                 { "MCAParErrEnb", 6, 3 },
1580                 { "RXTpParErrEnb", 4, 2 },
1581                 { "TX1TpParErrEnb", 2, 2 },
1582                 { "TX0TpParErrEnb", 0, 2 },
1583         { "MPS_INT_CAUSE", 0x620, 0 },
1584                 { "MCAParErr", 6, 3 },
1585                 { "RXTpParErr", 4, 2 },
1586                 { "TX1TpParErr", 2, 2 },
1587                 { "TX0TpParErr", 0, 2 },
1588         { NULL, 0, 0 }
1589 };
1590
1591 struct reg_info cpl_switch_regs[] = {
1592         { "CPL_SWITCH_CNTRL", 0x640, 0 },
1593                 { "cpl_pkt_tid", 8, 24 },
1594                 { "cpu_no_3F_CIM_enable", 3, 1 },
1595                 { "switch_table_enable", 2, 1 },
1596                 { "sge_enable", 1, 1 },
1597                 { "cim_enable", 0, 1 },
1598         { "CPL_SWITCH_TBL_IDX", 0x644, 0 },
1599                 { "switch_tbl_idx", 0, 4 },
1600         { "CPL_SWITCH_TBL_DATA", 0x648, 0 },
1601         { "CPL_SWITCH_ZERO_ERROR", 0x64c, 0 },
1602                 { "zero_cmd", 0, 8 },
1603         { "CPL_INTR_ENABLE", 0x650, 0 },
1604                 { "cim_ovfl_error", 4, 1 },
1605                 { "tp_framing_error", 3, 1 },
1606                 { "sge_framing_error", 2, 1 },
1607                 { "cim_framing_error", 1, 1 },
1608                 { "zero_switch_error", 0, 1 },
1609         { "CPL_INTR_CAUSE", 0x654, 0 },
1610                 { "cim_ovfl_error", 4, 1 },
1611                 { "tp_framing_error", 3, 1 },
1612                 { "sge_framing_error", 2, 1 },
1613                 { "cim_framing_error", 1, 1 },
1614                 { "zero_switch_error", 0, 1 },
1615         { "CPL_MAP_TBL_IDX", 0x658, 0 },
1616                 { "cpl_map_tbl_idx", 0, 8 },
1617         { "CPL_MAP_TBL_DATA", 0x65c, 0 },
1618                 { "cpl_map_tbl_data", 0, 8 },
1619         { NULL, 0, 0 }
1620 };
1621
1622 struct reg_info smb0_regs[] = {
1623         { "SMB_GLOBAL_TIME_CFG", 0x660, 0 },
1624                 { "LADbgWrPtr", 24, 8 },
1625                 { "LADbgRdPtr", 16, 8 },
1626                 { "LADbgEn", 13, 1 },
1627                 { "MacroCntCfg", 8, 5 },
1628                 { "MicroCntCfg", 0, 8 },
1629         { "SMB_MST_TIMEOUT_CFG", 0x664, 0 },
1630                 { "DebugSelH", 28, 4 },
1631                 { "DebugSelL", 24, 4 },
1632                 { "MstTimeOutCfg", 0, 24 },
1633         { "SMB_MST_CTL_CFG", 0x668, 0 },
1634                 { "MstFifoDbg", 31, 1 },
1635                 { "MstFifoDbgClr", 30, 1 },
1636                 { "MstRxByteCfg", 12, 6 },
1637                 { "MstTxByteCfg", 6, 6 },
1638                 { "MstReset", 1, 1 },
1639                 { "MstCtlEn", 0, 1 },
1640         { "SMB_MST_CTL_STS", 0x66c, 0 },
1641                 { "MstRxByteCnt", 12, 6 },
1642                 { "MstTxByteCnt", 6, 6 },
1643                 { "MstBusySts", 0, 1 },
1644         { "SMB_MST_TX_FIFO_RDWR", 0x670, 0 },
1645         { "SMB_MST_RX_FIFO_RDWR", 0x674, 0 },
1646         { "SMB_SLV_TIMEOUT_CFG", 0x678, 0 },
1647                 { "SlvTimeOutCfg", 0, 24 },
1648         { "SMB_SLV_CTL_CFG", 0x67c, 0 },
1649                 { "SlvFifoDbg", 31, 1 },
1650                 { "SlvFifoDbgClr", 30, 1 },
1651                 { "SlvAddrCfg", 4, 7 },
1652                 { "SlvAlrtSet", 2, 1 },
1653                 { "SlvReset", 1, 1 },
1654                 { "SlvCtlEn", 0, 1 },
1655         { "SMB_SLV_CTL_STS", 0x680, 0 },
1656                 { "SlvFifoTxCnt", 12, 6 },
1657                 { "SlvFifoCnt", 6, 6 },
1658                 { "SlvAlrtSts", 2, 1 },
1659                 { "SlvBusySts", 0, 1 },
1660         { "SMB_SLV_FIFO_RDWR", 0x684, 0 },
1661         { "SMB_SLV_CMD_FIFO_RDWR", 0x688, 0 },
1662         { "SMB_INT_ENABLE", 0x68c, 0 },
1663                 { "SlvTimeOutIntEn", 7, 1 },
1664                 { "SlvErrIntEn", 6, 1 },
1665                 { "SlvDoneIntEn", 5, 1 },
1666                 { "SlvRxRdyIntEn", 4, 1 },
1667                 { "MstTimeOutIntEn", 3, 1 },
1668                 { "MstNAckIntEn", 2, 1 },
1669                 { "MstLostArbIntEn", 1, 1 },
1670                 { "MstDoneIntEn", 0, 1 },
1671         { "SMB_INT_CAUSE", 0x690, 0 },
1672                 { "SlvTimeOutInt", 7, 1 },
1673                 { "SlvErrInt", 6, 1 },
1674                 { "SlvDoneInt", 5, 1 },
1675                 { "SlvRxRdyInt", 4, 1 },
1676                 { "MstTimeOutInt", 3, 1 },
1677                 { "MstNAckInt", 2, 1 },
1678                 { "MstLostArbInt", 1, 1 },
1679                 { "MstDoneInt", 0, 1 },
1680         { "SMB_DEBUG_DATA", 0x694, 0 },
1681                 { "DebugDataH", 16, 16 },
1682                 { "DebugDataL", 0, 16 },
1683         { "SMB_DEBUG_LA", 0x69c, 0 },
1684                 { "DebugLAReqAddr", 0, 10 },
1685         { NULL, 0, 0 }
1686 };
1687
1688 struct reg_info i2cm0_regs[] = {
1689         { "I2C_CFG", 0x6a0, 0 },
1690                 { "ClkDiv", 0, 12 },
1691         { "I2C_DATA", 0x6a4, 0 },
1692                 { "Data", 0, 8 },
1693         { "I2C_OP", 0x6a8, 0 },
1694                 { "Busy", 31, 1 },
1695                 { "Ack", 30, 1 },
1696                 { "Cont", 1, 1 },
1697                 { "Op", 0, 1 },
1698         { NULL, 0, 0 }
1699 };
1700
1701 struct reg_info mi1_regs[] = {
1702         { "MI1_CFG", 0x6b0, 0 },
1703                 { "ClkDiv", 5, 8 },
1704                 { "St", 3, 2 },
1705                 { "PreEn", 2, 1 },
1706                 { "MDIInv", 1, 1 },
1707                 { "MDIEn", 0, 1 },
1708         { "MI1_ADDR", 0x6b4, 0 },
1709                 { "PhyAddr", 5, 5 },
1710                 { "RegAddr", 0, 5 },
1711         { "MI1_DATA", 0x6b8, 0 },
1712                 { "Data", 0, 16 },
1713         { "MI1_OP", 0x6bc, 0 },
1714                 { "Busy", 31, 1 },
1715                 { "Inc", 2, 1 },
1716                 { "Op", 0, 2 },
1717         { NULL, 0, 0 }
1718 };
1719
1720 struct reg_info jm1_regs[] = {
1721         { "JM_CFG", 0x6c0, 0 },
1722                 { "ClkDiv", 2, 8 },
1723                 { "TRst", 1, 1 },
1724                 { "En", 0, 1 },
1725         { "JM_MODE", 0x6c4, 0 },
1726         { "JM_DATA", 0x6c8, 0 },
1727         { "JM_OP", 0x6cc, 0 },
1728                 { "Busy", 31, 1 },
1729                 { "Cnt", 0, 5 },
1730         { NULL, 0, 0 }
1731 };
1732
1733 struct reg_info sf1_regs[] = {
1734         { "SF_DATA", 0x6d8, 0 },
1735         { "SF_OP", 0x6dc, 0 },
1736                 { "Busy", 31, 1 },
1737                 { "Cont", 3, 1 },
1738                 { "ByteCnt", 1, 2 },
1739                 { "Op", 0, 1 },
1740         { NULL, 0, 0 }
1741 };
1742
1743 struct reg_info pl3_regs[] = {
1744         { "PL_INT_ENABLE0", 0x6e0, 0 },
1745                 { "EXT", 24, 1 },
1746                 { "T3DBG", 23, 1 },
1747                 { "XGMAC0_1", 20, 1 },
1748                 { "XGMAC0_0", 19, 1 },
1749                 { "MC5A", 18, 1 },
1750                 { "SF1", 17, 1 },
1751                 { "SMB0", 15, 1 },
1752                 { "I2CM0", 14, 1 },
1753                 { "MI1", 13, 1 },
1754                 { "CPL_SWITCH", 12, 1 },
1755                 { "MPS0", 11, 1 },
1756                 { "PM1_TX", 10, 1 },
1757                 { "PM1_RX", 9, 1 },
1758                 { "ULP2_TX", 8, 1 },
1759                 { "ULP2_RX", 7, 1 },
1760                 { "TP1", 6, 1 },
1761                 { "CIM", 5, 1 },
1762                 { "MC7_CM", 4, 1 },
1763                 { "MC7_PMTX", 3, 1 },
1764                 { "MC7_PMRX", 2, 1 },
1765                 { "PCIM0", 1, 1 },
1766                 { "SGE3", 0, 1 },
1767         { "PL_INT_CAUSE0", 0x6e4, 0 },
1768                 { "EXT", 24, 1 },
1769                 { "T3DBG", 23, 1 },
1770                 { "XGMAC0_1", 20, 1 },
1771                 { "XGMAC0_0", 19, 1 },
1772                 { "MC5A", 18, 1 },
1773                 { "SF1", 17, 1 },
1774                 { "SMB0", 15, 1 },
1775                 { "I2CM0", 14, 1 },
1776                 { "MI1", 13, 1 },
1777                 { "CPL_SWITCH", 12, 1 },
1778                 { "MPS0", 11, 1 },
1779                 { "PM1_TX", 10, 1 },
1780                 { "PM1_RX", 9, 1 },
1781                 { "ULP2_TX", 8, 1 },
1782                 { "ULP2_RX", 7, 1 },
1783                 { "TP1", 6, 1 },
1784                 { "CIM", 5, 1 },
1785                 { "MC7_CM", 4, 1 },
1786                 { "MC7_PMTX", 3, 1 },
1787                 { "MC7_PMRX", 2, 1 },
1788                 { "PCIM0", 1, 1 },
1789                 { "SGE3", 0, 1 },
1790         { "PL_INT_ENABLE1", 0x6e8, 0 },
1791                 { "EXT", 24, 1 },
1792                 { "T3DBG", 23, 1 },
1793                 { "XGMAC0_1", 20, 1 },
1794                 { "XGMAC0_0", 19, 1 },
1795                 { "MC5A", 18, 1 },
1796                 { "SF1", 17, 1 },
1797                 { "SMB0", 15, 1 },
1798                 { "I2CM0", 14, 1 },
1799                 { "MI1", 13, 1 },
1800                 { "CPL_SWITCH", 12, 1 },
1801                 { "MPS0", 11, 1 },
1802                 { "PM1_TX", 10, 1 },
1803                 { "PM1_RX", 9, 1 },
1804                 { "ULP2_TX", 8, 1 },
1805                 { "ULP2_RX", 7, 1 },
1806                 { "TP1", 6, 1 },
1807                 { "CIM", 5, 1 },
1808                 { "MC7_CM", 4, 1 },
1809                 { "MC7_PMTX", 3, 1 },
1810                 { "MC7_PMRX", 2, 1 },
1811                 { "PCIM0", 1, 1 },
1812                 { "SGE3", 0, 1 },
1813         { "PL_INT_CAUSE1", 0x6ec, 0 },
1814                 { "EXT", 24, 1 },
1815                 { "T3DBG", 23, 1 },
1816                 { "XGMAC0_1", 20, 1 },
1817                 { "XGMAC0_0", 19, 1 },
1818                 { "MC5A", 18, 1 },
1819                 { "SF1", 17, 1 },
1820                 { "SMB0", 15, 1 },
1821                 { "I2CM0", 14, 1 },
1822                 { "MI1", 13, 1 },
1823                 { "CPL_SWITCH", 12, 1 },
1824                 { "MPS0", 11, 1 },
1825                 { "PM1_TX", 10, 1 },
1826                 { "PM1_RX", 9, 1 },
1827                 { "ULP2_TX", 8, 1 },
1828                 { "ULP2_RX", 7, 1 },
1829                 { "TP1", 6, 1 },
1830                 { "CIM", 5, 1 },
1831                 { "MC7_CM", 4, 1 },
1832                 { "MC7_PMTX", 3, 1 },
1833                 { "MC7_PMRX", 2, 1 },
1834                 { "PCIM0", 1, 1 },
1835                 { "SGE3", 0, 1 },
1836         { "PL_RST", 0x6f0, 0 },
1837                 { "CRstWrm", 1, 1 },
1838                 { "CRstWrmMode", 0, 1 },
1839         { "PL_REV", 0x6f4, 0 },
1840                 { "Rev", 0, 4 },
1841         { "PL_CLI", 0x6f8, 0 },
1842         { NULL, 0, 0 }
1843 };
1844
1845 struct reg_info mc5a_regs[] = {
1846         { "MC5_BUF_CONFIG", 0x700, 0 },
1847                 { "term300_240", 31, 1 },
1848                 { "term150", 30, 1 },
1849                 { "term60", 29, 1 },
1850                 { "gddriii", 28, 1 },
1851                 { "gddrii", 27, 1 },
1852                 { "gddri", 26, 1 },
1853                 { "read", 25, 1 },
1854                 { "cal_imp_upd", 23, 1 },
1855                 { "cal_busy", 22, 1 },
1856                 { "cal_error", 21, 1 },
1857                 { "sgl_cal_en", 20, 1 },
1858                 { "imp_upd_mode", 19, 1 },
1859                 { "imp_sel", 18, 1 },
1860                 { "man_pu", 15, 3 },
1861                 { "man_pd", 12, 3 },
1862                 { "cal_pu", 9, 3 },
1863                 { "cal_pd", 6, 3 },
1864                 { "set_pu", 3, 3 },
1865                 { "set_pd", 0, 3 },
1866         { "MC5_DB_CONFIG", 0x704, 0 },
1867                 { "TMCfgWrLock", 31, 1 },
1868                 { "TMTypeHi", 30, 1 },
1869                 { "TMPartSize", 28, 2 },
1870                 { "TMType", 26, 2 },
1871                 { "TMPartCount", 24, 2 },
1872                 { "nLIP", 18, 6 },
1873                 { "COMPEN", 17, 1 },
1874                 { "BUILD", 16, 1 },
1875                 { "TM_IO_PDOWN", 9, 1 },
1876                 { "SYNMode", 7, 2 },
1877                 { "PRTYEN", 6, 1 },
1878                 { "MBUSEN", 5, 1 },
1879                 { "DBGIEN", 4, 1 },
1880                 { "TMRDY", 2, 1 },
1881                 { "TMRST", 1, 1 },
1882                 { "TMMode", 0, 1 },
1883         { "MC5_DB_ROUTING_TABLE_INDEX", 0x70c, 0 },
1884                 { "RTINDX", 0, 22 },
1885         { "MC5_DB_SERVER_INDEX", 0x714, 0 },
1886                 { "SRINDX", 0, 22 },
1887         { "MC5_DB_LIP_RAM_ADDR", 0x718, 0 },
1888                 { "RAMWR", 8, 1 },
1889                 { "RAMADDR", 0, 6 },
1890         { "MC5_DB_LIP_RAM_DATA", 0x71c, 0 },
1891         { "MC5_DB_RSP_LATENCY", 0x720, 0 },
1892                 { "RDLAT", 16, 5 },
1893                 { "LRNLAT", 8, 5 },
1894                 { "SRCHLAT", 0, 5 },
1895         { "MC5_DB_PARITY_LATENCY", 0x724, 0 },
1896                 { "PARLAT", 0, 4 },
1897         { "MC5_DB_WR_LRN_VERIFY", 0x728, 0 },
1898                 { "VWVEREN", 2, 1 },
1899                 { "LRNVEREN", 1, 1 },
1900                 { "POVEREN", 0, 1 },
1901         { "MC5_DB_PART_ID_INDEX", 0x72c, 0 },
1902                 { "IDINDEX", 0, 4 },
1903         { "MC5_DB_RESET_MAX", 0x730, 0 },
1904                 { "RSTMAX", 0, 4 },
1905         { "MC5_DB_ACT_CNT", 0x734, 0 },
1906                 { "ACTCNT", 0, 20 },
1907         { "MC5_DB_INT_ENABLE", 0x740, 0 },
1908                 { "MsgSel", 28, 4 },
1909                 { "DelActEmpty", 18, 1 },
1910                 { "DispQParErr", 17, 1 },
1911                 { "ReqQParErr", 16, 1 },
1912                 { "UnknownCmd", 15, 1 },
1913                 { "SYNCookieOff", 11, 1 },
1914                 { "SYNCookieBad", 10, 1 },
1915                 { "SYNCookie", 9, 1 },
1916                 { "NFASrchFail", 8, 1 },
1917                 { "ActRgnFull", 7, 1 },
1918                 { "ParityErr", 6, 1 },
1919                 { "LIPMiss", 5, 1 },
1920                 { "LIP0", 4, 1 },
1921                 { "Miss", 3, 1 },
1922                 { "RoutingHit", 2, 1 },
1923                 { "ActiveHit", 1, 1 },
1924                 { "ActiveOutHit", 0, 1 },
1925         { "MC5_DB_INT_CAUSE", 0x744, 0 },
1926                 { "DelActEmpty", 18, 1 },
1927                 { "DispQParErr", 17, 1 },
1928                 { "ReqQParErr", 16, 1 },
1929                 { "UnknownCmd", 15, 1 },
1930                 { "SYNCookieOff", 11, 1 },
1931                 { "SYNCookieBad", 10, 1 },
1932                 { "SYNCookie", 9, 1 },
1933                 { "NFASrchFail", 8, 1 },
1934                 { "ActRgnFull", 7, 1 },
1935                 { "ParityErr", 6, 1 },
1936                 { "LIPMiss", 5, 1 },
1937                 { "LIP0", 4, 1 },
1938                 { "Miss", 3, 1 },
1939                 { "RoutingHit", 2, 1 },
1940                 { "ActiveHit", 1, 1 },
1941                 { "ActiveOutHit", 0, 1 },
1942         { "MC5_DB_INT_TID", 0x748, 0 },
1943                 { "INTTID", 0, 20 },
1944         { "MC5_DB_INT_PTID", 0x74c, 0 },
1945                 { "INTPTID", 0, 20 },
1946         { "MC5_DB_DBGI_CONFIG", 0x774, 0 },
1947                 { "WRReqSize", 22, 10 },
1948                 { "SADRSel", 4, 1 },
1949                 { "CMDMode", 0, 3 },
1950         { "MC5_DB_DBGI_REQ_CMD", 0x778, 0 },
1951                 { "MBusCmd", 0, 4 },
1952                 { "IDTCmdHi", 11, 3 },
1953                 { "IDTCmdLo", 0, 4 },
1954                 { "IDTCmd", 0, 20 },
1955                 { "LCMDB", 16, 11 },
1956                 { "LCMDA", 0, 11 },
1957         { "MC5_DB_DBGI_REQ_ADDR0", 0x77c, 0 },
1958         { "MC5_DB_DBGI_REQ_ADDR1", 0x780, 0 },
1959         { "MC5_DB_DBGI_REQ_ADDR2", 0x784, 0 },
1960                 { "DBGIReqAdrHi", 0, 8 },
1961         { "MC5_DB_DBGI_REQ_DATA0", 0x788, 0 },
1962         { "MC5_DB_DBGI_REQ_DATA1", 0x78c, 0 },
1963         { "MC5_DB_DBGI_REQ_DATA2", 0x790, 0 },
1964         { "MC5_DB_DBGI_REQ_DATA3", 0x794, 0 },
1965         { "MC5_DB_DBGI_REQ_DATA4", 0x798, 0 },
1966                 { "DBGIReqData4", 0, 16 },
1967         { "MC5_DB_DBGI_REQ_MASK0", 0x79c, 0 },
1968         { "MC5_DB_DBGI_REQ_MASK1", 0x7a0, 0 },
1969         { "MC5_DB_DBGI_REQ_MASK2", 0x7a4, 0 },
1970         { "MC5_DB_DBGI_REQ_MASK3", 0x7a8, 0 },
1971         { "MC5_DB_DBGI_REQ_MASK4", 0x7ac, 0 },
1972                 { "DBGIReqMsk4", 0, 16 },
1973         { "MC5_DB_DBGI_RSP_STATUS", 0x7b0, 0 },
1974                 { "DBGIRspMsg", 8, 4 },
1975                 { "DBGIRspMsgVld", 2, 1 },
1976                 { "DBGIRspHit", 1, 1 },
1977                 { "DBGIRspValid", 0, 1 },
1978         { "MC5_DB_DBGI_RSP_DATA0", 0x7b4, 0 },
1979         { "MC5_DB_DBGI_RSP_DATA1", 0x7b8, 0 },
1980         { "MC5_DB_DBGI_RSP_DATA2", 0x7bc, 0 },
1981         { "MC5_DB_DBGI_RSP_DATA3", 0x7c0, 0 },
1982         { "MC5_DB_DBGI_RSP_DATA4", 0x7c4, 0 },
1983                 { "DBGIRspData3", 0, 16 },
1984         { "MC5_DB_DBGI_RSP_LAST_CMD", 0x7c8, 0 },
1985                 { "LastCmdB", 16, 11 },
1986                 { "LastCmdA", 0, 11 },
1987         { "MC5_DB_POPEN_DATA_WR_CMD", 0x7cc, 0 },
1988                 { "PO_DWR", 0, 20 },
1989         { "MC5_DB_POPEN_MASK_WR_CMD", 0x7d0, 0 },
1990                 { "PO_MWR", 0, 20 },
1991         { "MC5_DB_AOPEN_SRCH_CMD", 0x7d4, 0 },
1992                 { "AO_SRCH", 0, 20 },
1993         { "MC5_DB_AOPEN_LRN_CMD", 0x7d8, 0 },
1994                 { "AO_LRN", 0, 20 },
1995         { "MC5_DB_SYN_SRCH_CMD", 0x7dc, 0 },
1996                 { "SYN_SRCH", 0, 20 },
1997         { "MC5_DB_SYN_LRN_CMD", 0x7e0, 0 },
1998                 { "SYN_LRN", 0, 20 },
1999         { "MC5_DB_ACK_SRCH_CMD", 0x7e4, 0 },
2000                 { "ACK_SRCH", 0, 20 },
2001         { "MC5_DB_ACK_LRN_CMD", 0x7e8, 0 },
2002                 { "ACK_LRN", 0, 20 },
2003         { "MC5_DB_ILOOKUP_CMD", 0x7ec, 0 },
2004                 { "I_SRCH", 0, 20 },
2005         { "MC5_DB_ELOOKUP_CMD", 0x7f0, 0 },
2006                 { "E_SRCH", 0, 20 },
2007         { "MC5_DB_DATA_WRITE_CMD", 0x7f4, 0 },
2008                 { "Write", 0, 20 },
2009         { "MC5_DB_DATA_READ_CMD", 0x7f8, 0 },
2010                 { "ReadCmd", 0, 20 },
2011         { "MC5_DB_MASK_WRITE_CMD", 0x7fc, 0 },
2012                 { "MaskWr", 0, 16 },
2013         { NULL, 0, 0 }
2014 };
2015
2016 struct reg_info xgmac0_0_regs[] = {
2017         { "XGM_TX_CTRL", 0x800, 0 },
2018                 { "SendPause", 2, 1 },
2019                 { "SendZeroPause", 1, 1 },
2020                 { "TxEn", 0, 1 },
2021         { "XGM_TX_CFG", 0x804, 0 },
2022                 { "CfgClkSpeed", 2, 3 },
2023                 { "StretchMode", 1, 1 },
2024                 { "TxPauseEn", 0, 1 },
2025         { "XGM_TX_PAUSE_QUANTA", 0x808, 0 },
2026                 { "TxPauseQuanta", 0, 16 },
2027         { "XGM_RX_CTRL", 0x80c, 0 },
2028                 { "RxEn", 0, 1 },
2029         { "XGM_RX_CFG", 0x810, 0 },
2030                 { "Con802_3Preamble", 12, 1 },
2031                 { "EnNon802_3Preamble", 11, 1 },
2032                 { "CopyPreamble", 10, 1 },
2033                 { "DisPauseFrames", 9, 1 },
2034                 { "En1536BFrames", 8, 1 },
2035                 { "EnJumbo", 7, 1 },
2036                 { "RmFCS", 6, 1 },
2037                 { "DisNonVlan", 5, 1 },
2038                 { "EnExtMatch", 4, 1 },
2039                 { "EnHashUcast", 3, 1 },
2040                 { "EnHashMcast", 2, 1 },
2041                 { "DisBCast", 1, 1 },
2042                 { "CopyAllFrames", 0, 1 },
2043         { "XGM_RX_HASH_LOW", 0x814, 0 },
2044         { "XGM_RX_HASH_HIGH", 0x818, 0 },
2045         { "XGM_RX_EXACT_MATCH_LOW_1", 0x81c, 0 },
2046         { "XGM_RX_EXACT_MATCH_HIGH_1", 0x820, 0 },
2047                 { "address_high", 0, 16 },
2048         { "XGM_RX_EXACT_MATCH_LOW_2", 0x824, 0 },
2049         { "XGM_RX_EXACT_MATCH_HIGH_2", 0x828, 0 },
2050                 { "address_high", 0, 16 },
2051         { "XGM_RX_EXACT_MATCH_LOW_3", 0x82c, 0 },
2052         { "XGM_RX_EXACT_MATCH_HIGH_3", 0x830, 0 },
2053                 { "address_high", 0, 16 },
2054         { "XGM_RX_EXACT_MATCH_LOW_4", 0x834, 0 },
2055         { "XGM_RX_EXACT_MATCH_HIGH_4", 0x838, 0 },
2056                 { "address_high", 0, 16 },
2057         { "XGM_RX_EXACT_MATCH_LOW_5", 0x83c, 0 },
2058         { "XGM_RX_EXACT_MATCH_HIGH_5", 0x840, 0 },
2059                 { "address_high", 0, 16 },
2060         { "XGM_RX_EXACT_MATCH_LOW_6", 0x844, 0 },
2061         { "XGM_RX_EXACT_MATCH_HIGH_6", 0x848, 0 },
2062                 { "address_high", 0, 16 },
2063         { "XGM_RX_EXACT_MATCH_LOW_7", 0x84c, 0 },
2064         { "XGM_RX_EXACT_MATCH_HIGH_7", 0x850, 0 },
2065                 { "address_high", 0, 16 },
2066         { "XGM_RX_EXACT_MATCH_LOW_8", 0x854, 0 },
2067         { "XGM_RX_EXACT_MATCH_HIGH_8", 0x858, 0 },
2068                 { "address_high", 0, 16 },
2069         { "XGM_RX_TYPE_MATCH_1", 0x85c, 0 },
2070                 { "EnTypeMatch", 31, 1 },
2071                 { "type", 0, 16 },
2072         { "XGM_RX_TYPE_MATCH_2", 0x860, 0 },
2073                 { "EnTypeMatch", 31, 1 },
2074                 { "type", 0, 16 },
2075         { "XGM_RX_TYPE_MATCH_3", 0x864, 0 },
2076                 { "EnTypeMatch", 31, 1 },
2077                 { "type", 0, 16 },
2078         { "XGM_RX_TYPE_MATCH_4", 0x868, 0 },
2079                 { "EnTypeMatch", 31, 1 },
2080                 { "type", 0, 16 },
2081         { "XGM_INT_STATUS", 0x86c, 0 },
2082                 { "XGMIIExtInt", 10, 1 },
2083                 { "LinkFaultChange", 9, 1 },
2084                 { "PhyFrameComplete", 8, 1 },
2085                 { "PauseFrameTxmt", 7, 1 },
2086                 { "PauseCntrTimeOut", 6, 1 },
2087                 { "Non0PauseRcvd", 5, 1 },
2088                 { "StatOFlow", 4, 1 },
2089                 { "TxErrFIFO", 3, 1 },
2090                 { "TxUFlow", 2, 1 },
2091                 { "FrameTxmt", 1, 1 },
2092                 { "FrameRcvd", 0, 1 },
2093         { "XGM_XGM_INT_MASK", 0x870, 0 },
2094                 { "XGMIIExtInt", 10, 1 },
2095                 { "LinkFaultChange", 9, 1 },
2096                 { "PhyFrameComplete", 8, 1 },
2097                 { "PauseFrameTxmt", 7, 1 },
2098                 { "PauseCntrTimeOut", 6, 1 },
2099                 { "Non0PauseRcvd", 5, 1 },
2100                 { "StatOFlow", 4, 1 },
2101                 { "TxErrFIFO", 3, 1 },
2102                 { "TxUFlow", 2, 1 },
2103                 { "FrameTxmt", 1, 1 },
2104                 { "FrameRcvd", 0, 1 },
2105         { "XGM_XGM_INT_ENABLE", 0x874, 0 },
2106                 { "XGMIIExtInt", 10, 1 },
2107                 { "LinkFaultChange", 9, 1 },
2108                 { "PhyFrameComplete", 8, 1 },
2109                 { "PauseFrameTxmt", 7, 1 },
2110                 { "PauseCntrTimeOut", 6, 1 },
2111                 { "Non0PauseRcvd", 5, 1 },
2112                 { "StatOFlow", 4, 1 },
2113                 { "TxErrFIFO", 3, 1 },
2114                 { "TxUFlow", 2, 1 },
2115                 { "FrameTxmt", 1, 1 },
2116                 { "FrameRcvd", 0, 1 },
2117         { "XGM_XGM_INT_DISABLE", 0x878, 0 },
2118                 { "XGMIIExtInt", 10, 1 },
2119                 { "LinkFaultChange", 9, 1 },
2120                 { "PhyFrameComplete", 8, 1 },
2121                 { "PauseFrameTxmt", 7, 1 },
2122                 { "PauseCntrTimeOut", 6, 1 },
2123                 { "Non0PauseRcvd", 5, 1 },
2124                 { "StatOFlow", 4, 1 },
2125                 { "TxErrFIFO", 3, 1 },
2126                 { "TxUFlow", 2, 1 },
2127                 { "FrameTxmt", 1, 1 },
2128                 { "FrameRcvd", 0, 1 },
2129         { "XGM_TX_PAUSE_TIMER", 0x87c, 0 },
2130                 { "CurPauseTimer", 0, 16 },
2131         { "XGM_STAT_CTRL", 0x880, 0 },
2132                 { "ReadSnpShot", 4, 1 },
2133                 { "TakeSnpShot", 3, 1 },
2134                 { "ClrStats", 2, 1 },
2135                 { "IncrStats", 1, 1 },
2136                 { "EnTestModeWr", 0, 1 },
2137         { "XGM_RXFIFO_CFG", 0x884, 0 },
2138                 { "RxFIFOPauseHWM", 17, 12 },
2139                 { "RxFIFOPauseLWM", 5, 12 },
2140                 { "ForcedPause", 4, 1 },
2141                 { "ExternLoopback", 3, 1 },
2142                 { "RxByteSwap", 2, 1 },
2143                 { "RxStrFrwrd", 1, 1 },
2144                 { "DisErrFrames", 0, 1 },
2145         { "XGM_TXFIFO_CFG", 0x888, 0 },
2146                 { "TxIPG", 13, 8 },
2147                 { "TxFIFOThresh", 4, 9 },
2148                 { "InternLoopback", 3, 1 },
2149                 { "TxByteSwap", 2, 1 },
2150                 { "DisCRC", 1, 1 },
2151                 { "DisPreAmble", 0, 1 },
2152         { "XGM_SLOW_TIMER", 0x88c, 0 },
2153                 { "PauseSlowTimerEn", 31, 1 },
2154                 { "PauseSlowTimer", 0, 20 },
2155         { "XGM_SERDES_CTRL", 0x890, 0 },
2156                 { "SERDESEn", 25, 1 },
2157                 { "SERDESReset_", 24, 1 },
2158                 { "CMURange", 21, 3 },
2159                 { "BGEnb", 20, 1 },
2160                 { "EnSkpDrop", 19, 1 },
2161                 { "EnComma", 18, 1 },
2162                 { "En8B10B", 17, 1 },
2163                 { "EnElBuf", 16, 1 },
2164                 { "Gain", 11, 5 },
2165                 { "BandGap", 7, 4 },
2166                 { "LpbkEn", 5, 2 },
2167                 { "RxEn", 4, 1 },
2168                 { "TxEn", 3, 1 },
2169                 { "RxComAdj", 2, 1 },
2170                 { "PreEmph", 0, 2 },
2171         { "XGM_XAUI_PCS_TEST", 0x894, 0 },
2172                 { "TestPattern", 1, 2 },
2173                 { "EnTest", 0, 1 },
2174         { "XGM_RGMII_CTRL", 0x898, 0 },
2175                 { "PhAlignFIFOThresh", 1, 2 },
2176                 { "TxClk90Shift", 0, 1 },
2177         { "XGM_RGMII_IMP", 0x89c, 0 },
2178                 { "ImpSetUpdate", 6, 1 },
2179                 { "RGMIIImpPD", 3, 3 },
2180                 { "RGMIIImpPU", 0, 3 },
2181         { "XGM_XAUI_IMP", 0x8a0, 0 },
2182                 { "CalBusy", 31, 1 },
2183                 { "CalFault", 29, 1 },
2184                 { "CalImp", 24, 5 },
2185                 { "XAUIImp", 0, 3 },
2186         { "XGM_SERDES_BIST", 0x8a4, 0 },
2187                 { "BISTDone", 28, 4 },
2188                 { "BISTCycleThresh", 3, 17 },
2189                 { "BISTMode", 0, 3 },
2190         { "XGM_RX_MAX_PKT_SIZE", 0x8a8, 0 },
2191                 { "RxMaxPktSize", 0, 14 },
2192         { "XGM_RESET_CTRL", 0x8ac, 0 },
2193                 { "XG2G_Reset_", 3, 1 },
2194                 { "RGMII_Reset_", 2, 1 },
2195                 { "PCS_Reset_", 1, 1 },
2196                 { "MAC_Reset_", 0, 1 },
2197         { "XGM_XAUI1G_CTRL", 0x8b0, 0 },
2198                 { "XAUI1GLinkId", 0, 2 },
2199         { "XGM_SERDES_LANE_CTRL", 0x8b4, 0 },
2200                 { "LaneReversal", 8, 1 },
2201                 { "TxPolarity", 4, 4 },
2202                 { "RxPolarity", 0, 4 },
2203         { "XGM_PORT_CFG", 0x8b8, 0 },
2204                 { "SafeSpeedChange", 4, 1 },
2205                 { "ClkDivReset_", 3, 1 },
2206                 { "PortSpeed", 1, 2 },
2207                 { "EnRGMII", 0, 1 },
2208         { "XGM_EPIO_DATA0", 0x8c0, 0 },
2209         { "XGM_EPIO_DATA1", 0x8c4, 0 },
2210         { "XGM_EPIO_DATA2", 0x8c8, 0 },
2211         { "XGM_EPIO_DATA3", 0x8cc, 0 },
2212         { "XGM_EPIO_OP", 0x8d0, 0 },
2213                 { "PIO_Ready", 31, 1 },
2214                 { "PIO_WrRd", 24, 1 },
2215                 { "PIO_Address", 0, 8 },
2216         { "XGM_INT_ENABLE", 0x8d4, 0 },
2217                 { "SERDESCMULock_loss", 24, 1 },
2218                 { "RGMIIRxFIFOOverflow", 23, 1 },
2219                 { "RGMIIRxFIFOUnderflow", 22, 1 },
2220                 { "RxPktSizeError", 21, 1 },
2221                 { "WOLPatDetected", 20, 1 },
2222                 { "TXFIFO_prty_err", 17, 3 },
2223                 { "RXFIFO_prty_err", 14, 3 },
2224                 { "TXFIFO_underrun", 13, 1 },
2225                 { "RXFIFO_overflow", 12, 1 },
2226                 { "SERDESBIST_err", 8, 4 },
2227                 { "SERDES_los", 4, 4 },
2228                 { "XAUIPCSCTCErr", 3, 1 },
2229                 { "XAUIPCSAlignChange", 2, 1 },
2230                 { "RGMIILinkStsChange", 1, 1 },
2231                 { "xgm_int", 0, 1 },
2232         { "XGM_INT_CAUSE", 0x8d8, 0 },
2233                 { "SERDESCMULock_loss", 24, 1 },
2234                 { "RGMIIRxFIFOOverflow", 23, 1 },
2235                 { "RGMIIRxFIFOUnderflow", 22, 1 },
2236                 { "RxPktSizeError", 21, 1 },
2237                 { "WOLPatDetected", 20, 1 },
2238                 { "TXFIFO_prty_err", 17, 3 },
2239                 { "RXFIFO_prty_err", 14, 3 },
2240                 { "TXFIFO_underrun", 13, 1 },
2241                 { "RXFIFO_overflow", 12, 1 },
2242                 { "SERDESBIST_err", 8, 4 },
2243                 { "SERDES_los", 4, 4 },
2244                 { "XAUIPCSCTCErr", 3, 1 },
2245                 { "XAUIPCSAlignChange", 2, 1 },
2246                 { "RGMIILinkStsChange", 1, 1 },
2247                 { "xgm_int", 0, 1 },
2248         { "XGM_STAT_TX_BYTE_LOW", 0x900, 0 },
2249         { "XGM_STAT_TX_BYTE_HIGH", 0x904, 0 },
2250                 { "TxBytes_high", 0, 13 },
2251         { "XGM_STAT_TX_FRAME_LOW", 0x908, 0 },
2252         { "XGM_STAT_TX_FRAME_HIGH", 0x90c, 0 },
2253                 { "TxFrames_high", 0, 4 },
2254         { "XGM_STAT_TX_BCAST", 0x910, 0 },
2255         { "XGM_STAT_TX_MCAST", 0x914, 0 },
2256         { "XGM_STAT_TX_PAUSE", 0x918, 0 },
2257         { "XGM_STAT_TX_64B_FRAMES", 0x91c, 0 },
2258         { "XGM_STAT_TX_65_127B_FRAMES", 0x920, 0 },
2259         { "XGM_STAT_TX_128_255B_FRAMES", 0x924, 0 },
2260         { "XGM_STAT_TX_256_511B_FRAMES", 0x928, 0 },
2261         { "XGM_STAT_TX_512_1023B_FRAMES", 0x92c, 0 },
2262         { "XGM_STAT_TX_1024_1518B_FRAMES", 0x930, 0 },
2263         { "XGM_STAT_TX_1519_MAXB_FRAMES", 0x934, 0 },
2264         { "XGM_STAT_TX_ERR_FRAMES", 0x938, 0 },
2265         { "XGM_STAT_RX_BYTES_LOW", 0x93c, 0 },
2266         { "XGM_STAT_RX_BYTES_HIGH", 0x940, 0 },
2267                 { "RxBytes_high", 0, 13 },
2268         { "XGM_STAT_RX_FRAMES_LOW", 0x944, 0 },
2269         { "XGM_STAT_RX_FRAMES_HIGH", 0x948, 0 },
2270                 { "RxFrames_high", 0, 4 },
2271         { "XGM_STAT_RX_BCAST_FRAMES", 0x94c, 0 },
2272         { "XGM_STAT_RX_MCAST_FRAMES", 0x950, 0 },
2273         { "XGM_STAT_RX_PAUSE_FRAMES", 0x954, 0 },
2274                 { "RxPauseFrames", 0, 16 },
2275         { "XGM_STAT_RX_64B_FRAMES", 0x958, 0 },
2276         { "XGM_STAT_RX_65_127B_FRAMES", 0x95c, 0 },
2277         { "XGM_STAT_RX_128_255B_FRAMES", 0x960, 0 },
2278         { "XGM_STAT_RX_256_511B_FRAMES", 0x964, 0 },
2279         { "XGM_STAT_RX_512_1023B_FRAMES", 0x968, 0 },
2280         { "XGM_STAT_RX_1024_1518B_FRAMES", 0x96c, 0 },
2281         { "XGM_STAT_RX_1519_MAXB_FRAMES", 0x970, 0 },
2282         { "XGM_STAT_RX_SHORT_FRAMES", 0x974, 0 },
2283                 { "RxShortFrames", 0, 16 },
2284         { "XGM_STAT_RX_OVERSIZE_FRAMES", 0x978, 0 },
2285                 { "RxOversizeFrames", 0, 16 },
2286         { "XGM_STAT_RX_JABBER_FRAMES", 0x97c, 0 },
2287                 { "RxJabberFrames", 0, 16 },
2288         { "XGM_STAT_RX_CRC_ERR_FRAMES", 0x980, 0 },
2289                 { "RxCRCErrFrames", 0, 16 },
2290         { "XGM_STAT_RX_LENGTH_ERR_FRAMES", 0x984, 0 },
2291                 { "RxLengthErrFrames", 0, 16 },
2292         { "XGM_STAT_RX_SYM_CODE_ERR_FRAMES", 0x988, 0 },
2293                 { "RxSymCodeErrFrames", 0, 16 },
2294         { "XGM_SERDES_STATUS0", 0x98c, 0 },
2295                 { "RxErrLane3", 9, 3 },
2296                 { "RxErrLane2", 6, 3 },
2297                 { "RxErrLane1", 3, 3 },
2298                 { "RxErrLane0", 0, 3 },
2299         { "XGM_SERDES_STATUS1", 0x990, 0 },
2300                 { "CMULock", 31, 1 },
2301                 { "RxKLockLane3", 11, 1 },
2302                 { "RxKLockLane2", 10, 1 },
2303                 { "RxKLockLane1", 9, 1 },
2304                 { "RxKLockLane0", 8, 1 },
2305                 { "RxUFlowLane3", 7, 1 },
2306                 { "RxUFlowLane2", 6, 1 },
2307                 { "RxUFlowLane1", 5, 1 },
2308                 { "RxUFlowLane0", 4, 1 },
2309                 { "RxOFlowLane3", 3, 1 },
2310                 { "RxOFlowLane2", 2, 1 },
2311                 { "RxOFlowLane1", 1, 1 },
2312                 { "RxOFlowLane0", 0, 1 },
2313         { "XGM_SERDES_STATUS2", 0x994, 0 },
2314                 { "RxEIDLane3", 11, 1 },
2315                 { "RxEIDLane2", 10, 1 },
2316                 { "RxEIDLane1", 9, 1 },
2317                 { "RxEIDLane0", 8, 1 },
2318                 { "RxRemSkipLane3", 7, 1 },
2319                 { "RxRemSkipLane2", 6, 1 },
2320                 { "RxRemSkipLane1", 5, 1 },
2321                 { "RxRemSkipLane0", 4, 1 },
2322                 { "RxAddSkipLane3", 3, 1 },
2323                 { "RxAddSkipLane2", 2, 1 },
2324                 { "RxAddSkipLane1", 1, 1 },
2325                 { "RxAddSkipLane0", 0, 1 },
2326         { "XGM_XAUI_PCS_ERR", 0x998, 0 },
2327                 { "PCS_SyncStatus", 5, 4 },
2328                 { "PCS_CTCFIFOErr", 1, 4 },
2329                 { "PCS_NotAligned", 0, 1 },
2330         { "XGM_RGMII_STATUS", 0x99c, 0 },
2331                 { "GMIIDuplex", 3, 1 },
2332                 { "GMIISpeed", 1, 2 },
2333                 { "GMIILinkStatus", 0, 1 },
2334         { "XGM_WOL_STATUS", 0x9a0, 0 },
2335                 { "PatDetected", 31, 1 },
2336                 { "MatchedFilter", 0, 3 },
2337         { "XGM_RX_MAX_PKT_SIZE_ERR_CNT", 0x9a4, 0 },
2338         { "XGM_TX_SPI4_SOP_EOP_CNT", 0x9a8, 0 },
2339                 { "TxSPI4SopCnt", 16, 16 },
2340                 { "TxSPI4EopCnt", 0, 16 },
2341         { "XGM_RX_SPI4_SOP_EOP_CNT", 0x9ac, 0 },
2342                 { "RxSPI4SopCnt", 16, 16 },
2343                 { "RxSPI4EopCnt", 0, 16 },
2344         { NULL, 0, 0 }
2345 };
2346
2347 struct reg_info xgmac0_1_regs[] = {
2348         { "XGM_TX_CTRL", 0xa00, 0 },
2349                 { "SendPause", 2, 1 },
2350                 { "SendZeroPause", 1, 1 },
2351                 { "TxEn", 0, 1 },
2352         { "XGM_TX_CFG", 0xa04, 0 },
2353                 { "CfgClkSpeed", 2, 3 },
2354                 { "StretchMode", 1, 1 },
2355                 { "TxPauseEn", 0, 1 },
2356         { "XGM_TX_PAUSE_QUANTA", 0xa08, 0 },
2357                 { "TxPauseQuanta", 0, 16 },
2358         { "XGM_RX_CTRL", 0xa0c, 0 },
2359                 { "RxEn", 0, 1 },
2360         { "XGM_RX_CFG", 0xa10, 0 },
2361                 { "Con802_3Preamble", 12, 1 },
2362                 { "EnNon802_3Preamble", 11, 1 },
2363                 { "CopyPreamble", 10, 1 },
2364                 { "DisPauseFrames", 9, 1 },
2365                 { "En1536BFrames", 8, 1 },
2366                 { "EnJumbo", 7, 1 },
2367                 { "RmFCS", 6, 1 },
2368                 { "DisNonVlan", 5, 1 },
2369                 { "EnExtMatch", 4, 1 },
2370                 { "EnHashUcast", 3, 1 },
2371                 { "EnHashMcast", 2, 1 },
2372                 { "DisBCast", 1, 1 },
2373                 { "CopyAllFrames", 0, 1 },
2374         { "XGM_RX_HASH_LOW", 0xa14, 0 },
2375         { "XGM_RX_HASH_HIGH", 0xa18, 0 },
2376         { "XGM_RX_EXACT_MATCH_LOW_1", 0xa1c, 0 },
2377         { "XGM_RX_EXACT_MATCH_HIGH_1", 0xa20, 0 },
2378                 { "address_high", 0, 16 },
2379         { "XGM_RX_EXACT_MATCH_LOW_2", 0xa24, 0 },
2380         { "XGM_RX_EXACT_MATCH_HIGH_2", 0xa28, 0 },
2381                 { "address_high", 0, 16 },
2382         { "XGM_RX_EXACT_MATCH_LOW_3", 0xa2c, 0 },
2383         { "XGM_RX_EXACT_MATCH_HIGH_3", 0xa30, 0 },
2384                 { "address_high", 0, 16 },
2385         { "XGM_RX_EXACT_MATCH_LOW_4", 0xa34, 0 },
2386         { "XGM_RX_EXACT_MATCH_HIGH_4", 0xa38, 0 },
2387                 { "address_high", 0, 16 },
2388         { "XGM_RX_EXACT_MATCH_LOW_5", 0xa3c, 0 },
2389         { "XGM_RX_EXACT_MATCH_HIGH_5", 0xa40, 0 },
2390                 { "address_high", 0, 16 },
2391         { "XGM_RX_EXACT_MATCH_LOW_6", 0xa44, 0 },
2392         { "XGM_RX_EXACT_MATCH_HIGH_6", 0xa48, 0 },
2393                 { "address_high", 0, 16 },
2394         { "XGM_RX_EXACT_MATCH_LOW_7", 0xa4c, 0 },
2395         { "XGM_RX_EXACT_MATCH_HIGH_7", 0xa50, 0 },
2396                 { "address_high", 0, 16 },
2397         { "XGM_RX_EXACT_MATCH_LOW_8", 0xa54, 0 },
2398         { "XGM_RX_EXACT_MATCH_HIGH_8", 0xa58, 0 },
2399                 { "address_high", 0, 16 },
2400         { "XGM_RX_TYPE_MATCH_1", 0xa5c, 0 },
2401                 { "EnTypeMatch", 31, 1 },
2402                 { "type", 0, 16 },
2403         { "XGM_RX_TYPE_MATCH_2", 0xa60, 0 },
2404                 { "EnTypeMatch", 31, 1 },
2405                 { "type", 0, 16 },
2406         { "XGM_RX_TYPE_MATCH_3", 0xa64, 0 },
2407                 { "EnTypeMatch", 31, 1 },
2408                 { "type", 0, 16 },
2409         { "XGM_RX_TYPE_MATCH_4", 0xa68, 0 },
2410                 { "EnTypeMatch", 31, 1 },
2411                 { "type", 0, 16 },
2412         { "XGM_INT_STATUS", 0xa6c, 0 },
2413                 { "XGMIIExtInt", 10, 1 },
2414                 { "LinkFaultChange", 9, 1 },
2415                 { "PhyFrameComplete", 8, 1 },
2416                 { "PauseFrameTxmt", 7, 1 },
2417                 { "PauseCntrTimeOut", 6, 1 },
2418                 { "Non0PauseRcvd", 5, 1 },
2419                 { "StatOFlow", 4, 1 },
2420                 { "TxErrFIFO", 3, 1 },
2421                 { "TxUFlow", 2, 1 },
2422                 { "FrameTxmt", 1, 1 },
2423                 { "FrameRcvd", 0, 1 },
2424         { "XGM_XGM_INT_MASK", 0xa70, 0 },
2425                 { "XGMIIExtInt", 10, 1 },
2426                 { "LinkFaultChange", 9, 1 },
2427                 { "PhyFrameComplete", 8, 1 },
2428                 { "PauseFrameTxmt", 7, 1 },
2429                 { "PauseCntrTimeOut", 6, 1 },
2430                 { "Non0PauseRcvd", 5, 1 },
2431                 { "StatOFlow", 4, 1 },
2432                 { "TxErrFIFO", 3, 1 },
2433                 { "TxUFlow", 2, 1 },
2434                 { "FrameTxmt", 1, 1 },
2435                 { "FrameRcvd", 0, 1 },
2436         { "XGM_XGM_INT_ENABLE", 0xa74, 0 },
2437                 { "XGMIIExtInt", 10, 1 },
2438                 { "LinkFaultChange", 9, 1 },
2439                 { "PhyFrameComplete", 8, 1 },
2440                 { "PauseFrameTxmt", 7, 1 },
2441                 { "PauseCntrTimeOut", 6, 1 },
2442                 { "Non0PauseRcvd", 5, 1 },
2443                 { "StatOFlow", 4, 1 },
2444                 { "TxErrFIFO", 3, 1 },
2445                 { "TxUFlow", 2, 1 },
2446                 { "FrameTxmt", 1, 1 },
2447                 { "FrameRcvd", 0, 1 },
2448         { "XGM_XGM_INT_DISABLE", 0xa78, 0 },
2449                 { "XGMIIExtInt", 10, 1 },
2450                 { "LinkFaultChange", 9, 1 },
2451                 { "PhyFrameComplete", 8, 1 },
2452                 { "PauseFrameTxmt", 7, 1 },
2453                 { "PauseCntrTimeOut", 6, 1 },
2454                 { "Non0PauseRcvd", 5, 1 },
2455                 { "StatOFlow", 4, 1 },
2456                 { "TxErrFIFO", 3, 1 },
2457                 { "TxUFlow", 2, 1 },
2458                 { "FrameTxmt", 1, 1 },
2459                 { "FrameRcvd", 0, 1 },
2460         { "XGM_TX_PAUSE_TIMER", 0xa7c, 0 },
2461                 { "CurPauseTimer", 0, 16 },
2462         { "XGM_STAT_CTRL", 0xa80, 0 },
2463                 { "ReadSnpShot", 4, 1 },
2464                 { "TakeSnpShot", 3, 1 },
2465                 { "ClrStats", 2, 1 },
2466                 { "IncrStats", 1, 1 },
2467                 { "EnTestModeWr", 0, 1 },
2468         { "XGM_RXFIFO_CFG", 0xa84, 0 },
2469                 { "RxFIFOPauseHWM", 17, 12 },
2470                 { "RxFIFOPauseLWM", 5, 12 },
2471                 { "ForcedPause", 4, 1 },
2472                 { "ExternLoopback", 3, 1 },
2473                 { "RxByteSwap", 2, 1 },
2474                 { "RxStrFrwrd", 1, 1 },
2475                 { "DisErrFrames", 0, 1 },
2476         { "XGM_TXFIFO_CFG", 0xa88, 0 },
2477                 { "TxIPG", 13, 8 },
2478                 { "TxFIFOThresh", 4, 9 },
2479                 { "InternLoopback", 3, 1 },
2480                 { "TxByteSwap", 2, 1 },
2481                 { "DisCRC", 1, 1 },
2482                 { "DisPreAmble", 0, 1 },
2483         { "XGM_SLOW_TIMER", 0xa8c, 0 },
2484                 { "PauseSlowTimerEn", 31, 1 },
2485                 { "PauseSlowTimer", 0, 20 },
2486         { "XGM_SERDES_CTRL", 0xa90, 0 },
2487                 { "SERDESEn", 25, 1 },
2488                 { "SERDESReset_", 24, 1 },
2489                 { "CMURange", 21, 3 },
2490                 { "BGEnb", 20, 1 },
2491                 { "EnSkpDrop", 19, 1 },
2492                 { "EnComma", 18, 1 },
2493                 { "En8B10B", 17, 1 },
2494                 { "EnElBuf", 16, 1 },
2495                 { "Gain", 11, 5 },
2496                 { "BandGap", 7, 4 },
2497                 { "LpbkEn", 5, 2 },
2498                 { "RxEn", 4, 1 },
2499                 { "TxEn", 3, 1 },
2500                 { "RxComAdj", 2, 1 },
2501                 { "PreEmph", 0, 2 },
2502         { "XGM_XAUI_PCS_TEST", 0xa94, 0 },
2503                 { "TestPattern", 1, 2 },
2504                 { "EnTest", 0, 1 },
2505         { "XGM_RGMII_CTRL", 0xa98, 0 },
2506                 { "PhAlignFIFOThresh", 1, 2 },
2507                 { "TxClk90Shift", 0, 1 },
2508         { "XGM_RGMII_IMP", 0xa9c, 0 },
2509                 { "ImpSetUpdate", 6, 1 },
2510                 { "RGMIIImpPD", 3, 3 },
2511                 { "RGMIIImpPU", 0, 3 },
2512         { "XGM_XAUI_IMP", 0xaa0, 0 },
2513                 { "CalBusy", 31, 1 },
2514                 { "CalFault", 29, 1 },
2515                 { "CalImp", 24, 5 },
2516                 { "XAUIImp", 0, 3 },
2517         { "XGM_SERDES_BIST", 0xaa4, 0 },
2518                 { "BISTDone", 28, 4 },
2519                 { "BISTCycleThresh", 3, 17 },
2520                 { "BISTMode", 0, 3 },
2521         { "XGM_RX_MAX_PKT_SIZE", 0xaa8, 0 },
2522                 { "RxMaxPktSize", 0, 14 },
2523         { "XGM_RESET_CTRL", 0xaac, 0 },
2524                 { "XG2G_Reset_", 3, 1 },
2525                 { "RGMII_Reset_", 2, 1 },
2526                 { "PCS_Reset_", 1, 1 },
2527                 { "MAC_Reset_", 0, 1 },
2528         { "XGM_XAUI1G_CTRL", 0xab0, 0 },
2529                 { "XAUI1GLinkId", 0, 2 },
2530         { "XGM_SERDES_LANE_CTRL", 0xab4, 0 },
2531                 { "LaneReversal", 8, 1 },
2532                 { "TxPolarity", 4, 4 },
2533                 { "RxPolarity", 0, 4 },
2534         { "XGM_PORT_CFG", 0xab8, 0 },
2535                 { "SafeSpeedChange", 4, 1 },
2536                 { "ClkDivReset_", 3, 1 },
2537                 { "PortSpeed", 1, 2 },
2538                 { "EnRGMII", 0, 1 },
2539         { "XGM_EPIO_DATA0", 0xac0, 0 },
2540         { "XGM_EPIO_DATA1", 0xac4, 0 },
2541         { "XGM_EPIO_DATA2", 0xac8, 0 },
2542         { "XGM_EPIO_DATA3", 0xacc, 0 },
2543         { "XGM_EPIO_OP", 0xad0, 0 },
2544                 { "PIO_Ready", 31, 1 },
2545                 { "PIO_WrRd", 24, 1 },
2546                 { "PIO_Address", 0, 8 },
2547         { "XGM_INT_ENABLE", 0xad4, 0 },
2548                 { "SERDESCMULock_loss", 24, 1 },
2549                 { "RGMIIRxFIFOOverflow", 23, 1 },
2550                 { "RGMIIRxFIFOUnderflow", 22, 1 },
2551                 { "RxPktSizeError", 21, 1 },
2552                 { "WOLPatDetected", 20, 1 },
2553                 { "TXFIFO_prty_err", 17, 3 },
2554                 { "RXFIFO_prty_err", 14, 3 },
2555                 { "TXFIFO_underrun", 13, 1 },
2556                 { "RXFIFO_overflow", 12, 1 },
2557                 { "SERDESBIST_err", 8, 4 },
2558                 { "SERDES_los", 4, 4 },
2559                 { "XAUIPCSCTCErr", 3, 1 },
2560                 { "XAUIPCSAlignChange", 2, 1 },
2561                 { "RGMIILinkStsChange", 1, 1 },
2562                 { "xgm_int", 0, 1 },
2563         { "XGM_INT_CAUSE", 0xad8, 0 },
2564                 { "SERDESCMULock_loss", 24, 1 },
2565                 { "RGMIIRxFIFOOverflow", 23, 1 },
2566                 { "RGMIIRxFIFOUnderflow", 22, 1 },
2567                 { "RxPktSizeError", 21, 1 },
2568                 { "WOLPatDetected", 20, 1 },
2569                 { "TXFIFO_prty_err", 17, 3 },
2570                 { "RXFIFO_prty_err", 14, 3 },
2571                 { "TXFIFO_underrun", 13, 1 },
2572                 { "RXFIFO_overflow", 12, 1 },
2573                 { "SERDESBIST_err", 8, 4 },
2574                 { "SERDES_los", 4, 4 },
2575                 { "XAUIPCSCTCErr", 3, 1 },
2576                 { "XAUIPCSAlignChange", 2, 1 },
2577                 { "RGMIILinkStsChange", 1, 1 },
2578                 { "xgm_int", 0, 1 },
2579         { "XGM_STAT_TX_BYTE_LOW", 0xb00, 0 },
2580         { "XGM_STAT_TX_BYTE_HIGH", 0xb04, 0 },
2581                 { "TxBytes_high", 0, 13 },
2582         { "XGM_STAT_TX_FRAME_LOW", 0xb08, 0 },
2583         { "XGM_STAT_TX_FRAME_HIGH", 0xb0c, 0 },
2584                 { "TxFrames_high", 0, 4 },
2585         { "XGM_STAT_TX_BCAST", 0xb10, 0 },
2586         { "XGM_STAT_TX_MCAST", 0xb14, 0 },
2587         { "XGM_STAT_TX_PAUSE", 0xb18, 0 },
2588         { "XGM_STAT_TX_64B_FRAMES", 0xb1c, 0 },
2589         { "XGM_STAT_TX_65_127B_FRAMES", 0xb20, 0 },
2590         { "XGM_STAT_TX_128_255B_FRAMES", 0xb24, 0 },
2591         { "XGM_STAT_TX_256_511B_FRAMES", 0xb28, 0 },
2592         { "XGM_STAT_TX_512_1023B_FRAMES", 0xb2c, 0 },
2593         { "XGM_STAT_TX_1024_1518B_FRAMES", 0xb30, 0 },
2594         { "XGM_STAT_TX_1519_MAXB_FRAMES", 0xb34, 0 },
2595         { "XGM_STAT_TX_ERR_FRAMES", 0xb38, 0 },
2596         { "XGM_STAT_RX_BYTES_LOW", 0xb3c, 0 },
2597         { "XGM_STAT_RX_BYTES_HIGH", 0xb40, 0 },
2598                 { "RxBytes_high", 0, 13 },
2599         { "XGM_STAT_RX_FRAMES_LOW", 0xb44, 0 },
2600         { "XGM_STAT_RX_FRAMES_HIGH", 0xb48, 0 },
2601                 { "RxFrames_high", 0, 4 },
2602         { "XGM_STAT_RX_BCAST_FRAMES", 0xb4c, 0 },
2603         { "XGM_STAT_RX_MCAST_FRAMES", 0xb50, 0 },
2604         { "XGM_STAT_RX_PAUSE_FRAMES", 0xb54, 0 },
2605                 { "RxPauseFrames", 0, 16 },
2606         { "XGM_STAT_RX_64B_FRAMES", 0xb58, 0 },
2607         { "XGM_STAT_RX_65_127B_FRAMES", 0xb5c, 0 },
2608         { "XGM_STAT_RX_128_255B_FRAMES", 0xb60, 0 },
2609         { "XGM_STAT_RX_256_511B_FRAMES", 0xb64, 0 },
2610         { "XGM_STAT_RX_512_1023B_FRAMES", 0xb68, 0 },
2611         { "XGM_STAT_RX_1024_1518B_FRAMES", 0xb6c, 0 },
2612         { "XGM_STAT_RX_1519_MAXB_FRAMES", 0xb70, 0 },
2613         { "XGM_STAT_RX_SHORT_FRAMES", 0xb74, 0 },
2614                 { "RxShortFrames", 0, 16 },
2615         { "XGM_STAT_RX_OVERSIZE_FRAMES", 0xb78, 0 },
2616                 { "RxOversizeFrames", 0, 16 },
2617         { "XGM_STAT_RX_JABBER_FRAMES", 0xb7c, 0 },
2618                 { "RxJabberFrames", 0, 16 },
2619         { "XGM_STAT_RX_CRC_ERR_FRAMES", 0xb80, 0 },
2620                 { "RxCRCErrFrames", 0, 16 },
2621         { "XGM_STAT_RX_LENGTH_ERR_FRAMES", 0xb84, 0 },
2622                 { "RxLengthErrFrames", 0, 16 },
2623         { "XGM_STAT_RX_SYM_CODE_ERR_FRAMES", 0xb88, 0 },
2624                 { "RxSymCodeErrFrames", 0, 16 },
2625         { "XGM_SERDES_STATUS0", 0xb8c, 0 },
2626                 { "RxErrLane3", 9, 3 },
2627                 { "RxErrLane2", 6, 3 },
2628                 { "RxErrLane1", 3, 3 },
2629                 { "RxErrLane0", 0, 3 },
2630         { "XGM_SERDES_STATUS1", 0xb90, 0 },
2631                 { "CMULock", 31, 1 },
2632                 { "RxKLockLane3", 11, 1 },
2633                 { "RxKLockLane2", 10, 1 },
2634                 { "RxKLockLane1", 9, 1 },
2635                 { "RxKLockLane0", 8, 1 },
2636                 { "RxUFlowLane3", 7, 1 },
2637                 { "RxUFlowLane2", 6, 1 },
2638                 { "RxUFlowLane1", 5, 1 },
2639                 { "RxUFlowLane0", 4, 1 },
2640                 { "RxOFlowLane3", 3, 1 },
2641                 { "RxOFlowLane2", 2, 1 },
2642                 { "RxOFlowLane1", 1, 1 },
2643                 { "RxOFlowLane0", 0, 1 },
2644         { "XGM_SERDES_STATUS2", 0xb94, 0 },
2645                 { "RxEIDLane3", 11, 1 },
2646                 { "RxEIDLane2", 10, 1 },
2647                 { "RxEIDLane1", 9, 1 },
2648                 { "RxEIDLane0", 8, 1 },
2649                 { "RxRemSkipLane3", 7, 1 },
2650                 { "RxRemSkipLane2", 6, 1 },
2651                 { "RxRemSkipLane1", 5, 1 },
2652                 { "RxRemSkipLane0", 4, 1 },
2653                 { "RxAddSkipLane3", 3, 1 },
2654                 { "RxAddSkipLane2", 2, 1 },
2655                 { "RxAddSkipLane1", 1, 1 },
2656                 { "RxAddSkipLane0", 0, 1 },
2657         { "XGM_XAUI_PCS_ERR", 0xb98, 0 },
2658                 { "PCS_SyncStatus", 5, 4 },
2659                 { "PCS_CTCFIFOErr", 1, 4 },
2660                 { "PCS_NotAligned", 0, 1 },
2661         { "XGM_RGMII_STATUS", 0xb9c, 0 },
2662                 { "GMIIDuplex", 3, 1 },
2663                 { "GMIISpeed", 1, 2 },
2664                 { "GMIILinkStatus", 0, 1 },
2665         { "XGM_WOL_STATUS", 0xba0, 0 },
2666                 { "PatDetected", 31, 1 },
2667                 { "MatchedFilter", 0, 3 },
2668         { "XGM_RX_MAX_PKT_SIZE_ERR_CNT", 0xba4, 0 },
2669         { "XGM_TX_SPI4_SOP_EOP_CNT", 0xba8, 0 },
2670                 { "TxSPI4SopCnt", 16, 16 },
2671                 { "TxSPI4EopCnt", 0, 16 },
2672         { "XGM_RX_SPI4_SOP_EOP_CNT", 0xbac, 0 },
2673                 { "RxSPI4SopCnt", 16, 16 },
2674                 { "RxSPI4EopCnt", 0, 16 },
2675         { NULL, 0, 0 }
2676 };