sys/dev/pci/pcivar.h

   1 /*-
   2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice unmodified, this list of conditions, and the following
  10  *    disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  * $FreeBSD$
  27  *
  28  */
  29
  30 #ifndef _PCIVAR_H_
  31 #define _PCIVAR_H_
  32
  33 #include <sys/queue.h>
  34
  35 /* some PCI bus constants */
  36
  37 #define PCI_DOMAINMAX   65535   /* highest supported domain number */
  38 #define PCI_BUSMAX      255     /* highest supported bus number */
  39 #define PCI_SLOTMAX     31      /* highest supported slot number */
  40 #define PCI_FUNCMAX     7       /* highest supported function number */
  41 #define PCI_REGMAX      255     /* highest supported config register addr. */
  42
  43 #define PCI_MAXMAPS_0   6       /* max. no. of memory/port maps */
  44 #define PCI_MAXMAPS_1   2       /* max. no. of maps for PCI to PCI bridge */
  45 #define PCI_MAXMAPS_2   1       /* max. no. of maps for CardBus bridge */
  46
  47 typedef uint64_t pci_addr_t;
  48
  49 /* Interesting values for PCI power management */
  50 struct pcicfg_pp {
  51     uint16_t    pp_cap;         /* PCI power management capabilities */
  52     uint8_t     pp_status;      /* config space address of PCI power status reg */
  53     uint8_t     pp_pmcsr;       /* config space address of PMCSR reg */
  54     uint8_t     pp_data;        /* config space address of PCI power data reg */
  55 };
  56
  57 struct vpd_readonly {
  58     char        keyword[2];
  59     char        *value;
  60 };
  61
  62 struct vpd_write {
  63     char        keyword[2];
  64     char        *value;
  65     int         start;
  66     int         len;
  67 };
  68
  69 struct pcicfg_vpd {
  70     uint8_t     vpd_reg;        /* base register, + 2 for addr, + 4 data */
  71     char        vpd_cached;
  72     char        *vpd_ident;     /* string identifier */
  73     int         vpd_rocnt;
  74     struct vpd_readonly *vpd_ros;
  75     int         vpd_wcnt;
  76     struct vpd_write *vpd_w;
  77 };
  78
  79 /* Interesting values for PCI MSI */
  80 struct pcicfg_msi {
  81     uint16_t    msi_ctrl;       /* Message Control */
  82     uint8_t     msi_location;   /* Offset of MSI capability registers. */
  83     uint8_t     msi_msgnum;     /* Number of messages */
  84     int         msi_alloc;      /* Number of allocated messages. */
  85     uint64_t    msi_addr;       /* Contents of address register. */
  86     uint16_t    msi_data;       /* Contents of data register. */
  87     u_int       msi_handlers;
  88 };
  89
  90 /* Interesting values for PCI MSI-X */
  91 struct msix_vector {
  92     uint64_t    mv_address;     /* Contents of address register. */
  93     uint32_t    mv_data;        /* Contents of data register. */
  94     int         mv_irq;
  95 };
  96
  97 struct msix_table_entry {
  98     u_int       mte_vector;     /* 1-based index into msix_vectors array. */
  99     u_int       mte_handlers;
 100 };
 101
 102 struct pcicfg_msix {
 103     uint16_t    msix_ctrl;      /* Message Control */
 104     uint16_t    msix_msgnum;    /* Number of messages */
 105     uint8_t     msix_location;  /* Offset of MSI-X capability registers. */
 106     uint8_t     msix_table_bar; /* BAR containing vector table. */
 107     uint8_t     msix_pba_bar;   /* BAR containing PBA. */
 108     uint32_t    msix_table_offset;
 109     uint32_t    msix_pba_offset;
 110     int         msix_alloc;     /* Number of allocated vectors. */
 111     int         msix_table_len; /* Length of virtual table. */
 112     struct msix_table_entry *msix_table; /* Virtual table. */
 113     struct msix_vector *msix_vectors;   /* Array of allocated vectors. */
 114     struct resource *msix_table_res;    /* Resource containing vector table. */
 115     struct resource *msix_pba_res;      /* Resource containing PBA. */
 116 };
 117
 118 /* Interesting values for HyperTransport */
 119 struct pcicfg_ht {
 120     uint8_t     ht_msimap;      /* Offset of MSI mapping cap registers. */
 121     uint16_t    ht_msictrl;     /* MSI mapping control */
 122     uint64_t    ht_msiaddr;     /* MSI mapping base address */
 123 };
 124
 125 /* config header information common to all header types */
 126 typedef struct pcicfg {
 127     struct device *dev;         /* device which owns this */
 128
 129     uint32_t    bar[PCI_MAXMAPS_0]; /* BARs */
 130     uint32_t    bios;           /* BIOS mapping */
 131
 132     uint16_t    subvendor;      /* card vendor ID */
 133     uint16_t    subdevice;      /* card device ID, assigned by card vendor */
 134     uint16_t    vendor;         /* chip vendor ID */
 135     uint16_t    device;         /* chip device ID, assigned by chip vendor */
 136
 137     uint16_t    cmdreg;         /* disable/enable chip and PCI options */
 138     uint16_t    statreg;        /* supported PCI features and error state */
 139
 140     uint8_t     baseclass;      /* chip PCI class */
 141     uint8_t     subclass;       /* chip PCI subclass */
 142     uint8_t     progif;         /* chip PCI programming interface */
 143     uint8_t     revid;          /* chip revision ID */
 144
 145     uint8_t     hdrtype;        /* chip config header type */
 146     uint8_t     cachelnsz;      /* cache line size in 4byte units */
 147     uint8_t     intpin;         /* PCI interrupt pin */
 148     uint8_t     intline;        /* interrupt line (IRQ for PC arch) */
 149
 150     uint8_t     mingnt;         /* min. useful bus grant time in 250ns units */
 151     uint8_t     maxlat;         /* max. tolerated bus grant latency in 250ns */
 152     uint8_t     lattimer;       /* latency timer in units of 30ns bus cycles */
 153
 154     uint8_t     mfdev;          /* multi-function device (from hdrtype reg) */
 155     uint8_t     nummaps;        /* actual number of PCI maps used */
 156
 157     uint32_t    domain;         /* PCI domain */
 158     uint8_t     bus;            /* config space bus address */
 159     uint8_t     slot;           /* config space slot address */
 160     uint8_t     func;           /* config space function number */
 161
 162     struct pcicfg_pp pp;        /* pci power management */
 163     struct pcicfg_vpd vpd;      /* pci vital product data */
 164     struct pcicfg_msi msi;      /* pci msi */
 165     struct pcicfg_msix msix;    /* pci msi-x */
 166     struct pcicfg_ht ht;        /* HyperTransport */
 167 } pcicfgregs;
 168
 169 /* additional type 1 device config header information (PCI to PCI bridge) */
 170
 171 #define PCI_PPBMEMBASE(h,l)  ((((pci_addr_t)(h) << 32) + ((l)<<16)) & ~0xfffff)
 172 #define PCI_PPBMEMLIMIT(h,l) ((((pci_addr_t)(h) << 32) + ((l)<<16)) | 0xfffff)
 173 #define PCI_PPBIOBASE(h,l)   ((((h)<<16) + ((l)<<8)) & ~0xfff)
 174 #define PCI_PPBIOLIMIT(h,l)  ((((h)<<16) + ((l)<<8)) | 0xfff)
 175
 176 typedef struct {
 177     pci_addr_t  pmembase;       /* base address of prefetchable memory */
 178     pci_addr_t  pmemlimit;      /* topmost address of prefetchable memory */
 179     uint32_t    membase;        /* base address of memory window */
 180     uint32_t    memlimit;       /* topmost address of memory window */
 181     uint32_t    iobase;         /* base address of port window */
 182     uint32_t    iolimit;        /* topmost address of port window */
 183     uint16_t    secstat;        /* secondary bus status register */
 184     uint16_t    bridgectl;      /* bridge control register */
 185     uint8_t     seclat;         /* CardBus latency timer */
 186 } pcih1cfgregs;
 187
 188 /* additional type 2 device config header information (CardBus bridge) */
 189
 190 typedef struct {
 191     uint32_t    membase0;       /* base address of memory window */
 192     uint32_t    memlimit0;      /* topmost address of memory window */
 193     uint32_t    membase1;       /* base address of memory window */
 194     uint32_t    memlimit1;      /* topmost address of memory window */
 195     uint32_t    iobase0;        /* base address of port window */
 196     uint32_t    iolimit0;       /* topmost address of port window */
 197     uint32_t    iobase1;        /* base address of port window */
 198     uint32_t    iolimit1;       /* topmost address of port window */
 199     uint32_t    pccardif;       /* PC Card 16bit IF legacy more base addr. */
 200     uint16_t    secstat;        /* secondary bus status register */
 201     uint16_t    bridgectl;      /* bridge control register */
 202     uint8_t     seclat;         /* CardBus latency timer */
 203 } pcih2cfgregs;
 204
 205 extern uint32_t pci_numdevs;
 206
 207 /* Only if the prerequisites are present */
 208 #if defined(_SYS_BUS_H_) && defined(_SYS_PCIIO_H_)
 209 struct pci_devinfo {
 210         STAILQ_ENTRY(pci_devinfo) pci_links;
 211         struct resource_list resources;
 212         pcicfgregs              cfg;
 213         struct pci_conf         conf;
 214 };
 215 #endif
 216
 217 #ifdef _SYS_BUS_H_
 218
 219 #include "pci_if.h"
 220
 221 /*
 222  * Define pci-specific resource flags for accessing memory via dense
 223  * or bwx memory spaces. These flags are ignored on i386.
 224  */
 225 #define PCI_RF_DENSE    0x10000
 226 #define PCI_RF_BWX      0x20000
 227
 228 enum pci_device_ivars {
 229     PCI_IVAR_SUBVENDOR,
 230     PCI_IVAR_SUBDEVICE,
 231     PCI_IVAR_VENDOR,
 232     PCI_IVAR_DEVICE,
 233     PCI_IVAR_DEVID,
 234     PCI_IVAR_CLASS,
 235     PCI_IVAR_SUBCLASS,
 236     PCI_IVAR_PROGIF,
 237     PCI_IVAR_REVID,
 238     PCI_IVAR_INTPIN,
 239     PCI_IVAR_IRQ,
 240     PCI_IVAR_DOMAIN,
 241     PCI_IVAR_BUS,
 242     PCI_IVAR_SLOT,
 243     PCI_IVAR_FUNCTION,
 244     PCI_IVAR_ETHADDR,
 245     PCI_IVAR_CMDREG,
 246     PCI_IVAR_CACHELNSZ,
 247     PCI_IVAR_MINGNT,
 248     PCI_IVAR_MAXLAT,
 249     PCI_IVAR_LATTIMER,
 250 };
 251
 252 /*
 253  * Simplified accessors for pci devices
 254  */
 255 #define PCI_ACCESSOR(var, ivar, type)                                   \
 256         __BUS_ACCESSOR(pci, var, PCI, ivar, type)
 257
 258 PCI_ACCESSOR(subvendor,         SUBVENDOR,      uint16_t)
 259 PCI_ACCESSOR(subdevice,         SUBDEVICE,      uint16_t)
 260 PCI_ACCESSOR(vendor,            VENDOR,         uint16_t)
 261 PCI_ACCESSOR(device,            DEVICE,         uint16_t)
 262 PCI_ACCESSOR(devid,             DEVID,          uint32_t)
 263 PCI_ACCESSOR(class,             CLASS,          uint8_t)
 264 PCI_ACCESSOR(subclass,          SUBCLASS,       uint8_t)
 265 PCI_ACCESSOR(progif,            PROGIF,         uint8_t)
 266 PCI_ACCESSOR(revid,             REVID,          uint8_t)
 267 PCI_ACCESSOR(intpin,            INTPIN,         uint8_t)
 268 PCI_ACCESSOR(irq,               IRQ,            uint8_t)
 269 PCI_ACCESSOR(domain,            DOMAIN,         uint32_t)
 270 PCI_ACCESSOR(bus,               BUS,            uint8_t)
 271 PCI_ACCESSOR(slot,              SLOT,           uint8_t)
 272 PCI_ACCESSOR(function,          FUNCTION,       uint8_t)
 273 PCI_ACCESSOR(ether,             ETHADDR,        uint8_t *)
 274 PCI_ACCESSOR(cmdreg,            CMDREG,         uint8_t)
 275 PCI_ACCESSOR(cachelnsz,         CACHELNSZ,      uint8_t)
 276 PCI_ACCESSOR(mingnt,            MINGNT,         uint8_t)
 277 PCI_ACCESSOR(maxlat,            MAXLAT,         uint8_t)
 278 PCI_ACCESSOR(lattimer,          LATTIMER,       uint8_t)
 279
 280 #undef PCI_ACCESSOR
 281
 282 /*
 283  * Operations on configuration space.
 284  */
 285 static __inline uint32_t
 286 pci_read_config(device_t dev, int reg, int width)
 287 {
 288     return PCI_READ_CONFIG(device_get_parent(dev), dev, reg, width);
 289 }
 290
 291 static __inline void
 292 pci_write_config(device_t dev, int reg, uint32_t val, int width)
 293 {
 294     PCI_WRITE_CONFIG(device_get_parent(dev), dev, reg, val, width);
 295 }
 296
 297 /*
 298  * Ivars for pci bridges.
 299  */
 300
 301 /*typedef enum pci_device_ivars pcib_device_ivars;*/
 302 enum pcib_device_ivars {
 303         PCIB_IVAR_DOMAIN,
 304         PCIB_IVAR_BUS
 305 };
 306
 307 #define PCIB_ACCESSOR(var, ivar, type)                                   \
 308     __BUS_ACCESSOR(pcib, var, PCIB, ivar, type)
 309
 310 PCIB_ACCESSOR(domain,           DOMAIN,         uint32_t)
 311 PCIB_ACCESSOR(bus,              BUS,            uint32_t)
 312
 313 #undef PCIB_ACCESSOR
 314
 315 /*
 316  * PCI interrupt validation.  Invalid interrupt values such as 0 or 128
 317  * on i386 or other platforms should be mapped out in the MD pcireadconf
 318  * code and not here, since the only MI invalid IRQ is 255.
 319  */
 320 #define PCI_INVALID_IRQ         255
 321 #define PCI_INTERRUPT_VALID(x)  ((x) != PCI_INVALID_IRQ)
 322
 323 /*
 324  * Convenience functions.
 325  *
 326  * These should be used in preference to manually manipulating
 327  * configuration space.
 328  */
 329 static __inline int
 330 pci_enable_busmaster(device_t dev)
 331 {
 332     return(PCI_ENABLE_BUSMASTER(device_get_parent(dev), dev));
 333 }
 334
 335 static __inline int
 336 pci_disable_busmaster(device_t dev)
 337 {
 338     return(PCI_DISABLE_BUSMASTER(device_get_parent(dev), dev));
 339 }
 340
 341 static __inline int
 342 pci_enable_io(device_t dev, int space)
 343 {
 344     return(PCI_ENABLE_IO(device_get_parent(dev), dev, space));
 345 }
 346
 347 static __inline int
 348 pci_disable_io(device_t dev, int space)
 349 {
 350     return(PCI_DISABLE_IO(device_get_parent(dev), dev, space));
 351 }
 352
 353 static __inline int
 354 pci_get_vpd_ident(device_t dev, const char **identptr)
 355 {
 356     return(PCI_GET_VPD_IDENT(device_get_parent(dev), dev, identptr));
 357 }
 358
 359 static __inline int
 360 pci_get_vpd_readonly(device_t dev, const char *kw, const char **identptr)
 361 {
 362     return(PCI_GET_VPD_READONLY(device_get_parent(dev), dev, kw, identptr));
 363 }
 364
 365 /*
 366  * Check if the address range falls within the VGA defined address range(s)
 367  */
 368 static __inline int
 369 pci_is_vga_ioport_range(u_long start, u_long end)
 370 {
 371
 372         return (((start >= 0x3b0 && end <= 0x3bb) ||
 373             (start >= 0x3c0 && end <= 0x3df)) ? 1 : 0);
 374 }
 375
 376 static __inline int
 377 pci_is_vga_memory_range(u_long start, u_long end)
 378 {
 379
 380         return ((start >= 0xa0000 && end <= 0xbffff) ? 1 : 0);
 381 }
 382
 383 /*
 384  * PCI power states are as defined by ACPI:
 385  *
 386  * D0   State in which device is on and running.  It is receiving full
 387  *      power from the system and delivering full functionality to the user.
 388  * D1   Class-specific low-power state in which device context may or may not
 389  *      be lost.  Buses in D1 cannot do anything to the bus that would force
 390  *      devices on that bus to lose context.
 391  * D2   Class-specific low-power state in which device context may or may
 392  *      not be lost.  Attains greater power savings than D1.  Buses in D2
 393  *      can cause devices on that bus to lose some context.  Devices in D2
 394  *      must be prepared for the bus to be in D2 or higher.
 395  * D3   State in which the device is off and not running.  Device context is
 396  *      lost.  Power can be removed from the device.
 397  */
 398 #define PCI_POWERSTATE_D0       0
 399 #define PCI_POWERSTATE_D1       1
 400 #define PCI_POWERSTATE_D2       2
 401 #define PCI_POWERSTATE_D3       3
 402 #define PCI_POWERSTATE_UNKNOWN  -1
 403
 404 static __inline int
 405 pci_set_powerstate(device_t dev, int state)
 406 {
 407     return PCI_SET_POWERSTATE(device_get_parent(dev), dev, state);
 408 }
 409
 410 static __inline int
 411 pci_get_powerstate(device_t dev)
 412 {
 413     return PCI_GET_POWERSTATE(device_get_parent(dev), dev);
 414 }
 415
 416 static __inline int
 417 pci_find_extcap(device_t dev, int capability, int *capreg)
 418 {
 419     return PCI_FIND_EXTCAP(device_get_parent(dev), dev, capability, capreg);
 420 }
 421
 422 static __inline int
 423 pci_alloc_msi(device_t dev, int *count)
 424 {
 425     return (PCI_ALLOC_MSI(device_get_parent(dev), dev, count));
 426 }
 427
 428 static __inline int
 429 pci_alloc_msix(device_t dev, int *count)
 430 {
 431     return (PCI_ALLOC_MSIX(device_get_parent(dev), dev, count));
 432 }
 433
 434 static __inline int
 435 pci_remap_msix(device_t dev, int count, const u_int *vectors)
 436 {
 437     return (PCI_REMAP_MSIX(device_get_parent(dev), dev, count, vectors));
 438 }
 439
 440 static __inline int
 441 pci_release_msi(device_t dev)
 442 {
 443     return (PCI_RELEASE_MSI(device_get_parent(dev), dev));
 444 }
 445
 446 static __inline int
 447 pci_msi_count(device_t dev)
 448 {
 449     return (PCI_MSI_COUNT(device_get_parent(dev), dev));
 450 }
 451
 452 static __inline int
 453 pci_msix_count(device_t dev)
 454 {
 455     return (PCI_MSIX_COUNT(device_get_parent(dev), dev));
 456 }
 457
 458 device_t pci_find_bsf(uint8_t, uint8_t, uint8_t);
 459 device_t pci_find_dbsf(uint32_t, uint8_t, uint8_t, uint8_t);
 460 device_t pci_find_device(uint16_t, uint16_t);
 461
 462 /*
 463  * Can be used by MD code to request the PCI bus to re-map an MSI or
 464  * MSI-X message.
 465  */
 466 int     pci_remap_msi_irq(device_t dev, u_int irq);
 467
 468 /* Can be used by drivers to manage the MSI-X table. */
 469 int     pci_pending_msix(device_t dev, u_int index);
 470
 471 int     pci_msi_device_blacklisted(device_t dev);
 472
 473 void    pci_ht_map_msi(device_t dev, uint64_t addr);
 474
 475 #endif  /* _SYS_BUS_H_ */
 476
 477 /*
 478  * cdev switch for control device, initialised in generic PCI code
 479  */
 480 extern struct cdevsw pcicdev;
 481
 482 /*
 483  * List of all PCI devices, generation count for the list.
 484  */
 485 STAILQ_HEAD(devlist, pci_devinfo);
 486
 487 extern struct devlist   pci_devq;
 488 extern uint32_t pci_generation;
 489
 490 #endif /* _PCIVAR_H_ */